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DE102016115983A1 - Halbleiterstruktur und Herstellungsverfahren - Google Patents

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DE102016115983A1
DE102016115983A1 DE102016115983.2A DE102016115983A DE102016115983A1 DE 102016115983 A1 DE102016115983 A1 DE 102016115983A1 DE 102016115983 A DE102016115983 A DE 102016115983A DE 102016115983 A1 DE102016115983 A1 DE 102016115983A1
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DE
Germany
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gate
gate structure
electrode layer
plug
layer
Prior art date
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Pending
Application number
DE102016115983.2A
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English (en)
Inventor
Chih-Hung Hsieh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung umfasst einen ersten und einen zweiten FET, die einen ersten bzw. einen zweiten Kanalbereich aufweisen. Der erste und der zweite FET umfassen eine erste bzw. eine zweite Gatestruktur. Die erste und die zweite Gatestruktur umfassen eine erste und eine zweite Gatedielektrikumsschicht über dem ersten und dem zweiten Kanalbereich und eine erste und eine zweite Gateelektrodenschicht, die über der ersten und der zweiten Gatedielektrikumsschicht ausgebildet sind. Die erste und die zweite Gatestruktur erstrecken sich entlang einer ersten Richtung. Die erste Gatestruktur und die zweite Gatestruktur sind durch einen Trennstecker aus einem isolierenden Material getrennt. Die erste Gateelektrodenschicht steht in Kontakt mit einer Seitenwand des Trennsteckers.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Halbleitervorrichtung mit einer Finnenstruktur und deren Herstellungsverfahren.
  • HINTERGRUND
  • Während die Halbleiterindustrie auf der Suche nach höherer Bauteildichte, höherer Leistungsfähigkeit und niedrigeren Kosten in Nanometertechnologie-Verfahrensknoten vorgedrungen ist, haben Herausforderungen sowohl bei Herstellungs- als auch Designproblemen zu der Entwicklung von dreidimensionalen Designs geführt, beispielsweise Fin-Feldeffekttransistoren (FinFETs). FinFET-Vorrichtungen umfassen üblicherweise Halbleiterfinnen oder -grate mit hohem Seitenverhältnis, in denen Kanal- und Source/Drain-Bereiche von Halbleitertransistorvorrichtungen ausgebildet werden. Ein Gate ist entlang den Seiten der Finnenstrukturen und über ihnen (z. B. sie umgebend) ausgebildet, wobei der Vorteil einer erhöhten Oberfläche der Kanal- und Source/Drain-Bereiche genutzt wird, um schnellere, zuverlässigere und besser steuerbare Halbleitertransistorvorrichtungen herzustellen. Eine Metallgatestruktur zusammen mit einem High-k-Gatedielektrikum, das eine hohe Dielektrizitätskonstante hat, wird oft in FinFET-Vorrichtung verwendet und durch eine Gate-Ersatz-Technik hergestellt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
  • 1 bis 9E zeigen beispielhafte sequenzielle Verfahren zur Herstellung einer FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 10A und 10B zeigen eine beispielhafte Struktur einer FET-Vorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • 11A und 11B zeigen eine beispielhafte Struktur einer FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Abmessungen der Elemente sind beispielsweise nicht auf offenbarte Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können der Einfachheit und Klarheit halber in verschiedenen Maßstäben gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus” entweder ”umfassend” oder ”bestehend aus” bedeuten.
  • 1 bis 9E zeigen Schnittansichten und/oder Draufsichten von beispielhaften sequenziellen Verfahren zur Herstellung der FinFET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Vorgängen vorgesehen sein können, die in den 1 bis 9E gezeigt sind, und dass einige der unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder entfernt werden können. Die Reihenfolge der Vorgänge/Verfahren kann vertauscht werden.
  • 1 zeigt eine beispielhafte Schnittansicht, in der Finnenstrukturen 20 über einem Substrat 10 ausgebildet werden. Um eine Finnenstruktur herzustellen, wird eine Maskenschicht über dem Substrat (z. B. einem Halbleiterwafer) beispielsweise durch ein thermisches Oxidationsverfahren und/oder ein chemisches Dampfabscheidungsverfahren (CVD) ausgebildet. Das Substrat ist beispielsweise ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich zwischen etwa 1·1015 cm–3 und etwa 5·1015 cm–3. In anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich zwischen etwa 1·1015 cm–3 und etwa 5·1015 cm–3.
  • Alternativ kann das Substrat 10 andere elementare Halbleiter umfassen, beispielsweise Germanium; einen Verbindungshalbleiter, der IV-IV-Verbindungshalbleiter wie SiC und SiGe, III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon aufweist. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI-(Silizium-auf-Isolator)-Substrats. Wenn ein SOI-Substrat verwendet wird, kann die Finnenstruktur aus der Siliziumschicht des SOI-Substrats oder aus der Isolierschicht des SOI-Substrats herausragen. Im zweiten Fall wird die Siliziumschicht des SOI-Substrats verwendet, um die Finnenstruktur auszubilden. Amorphe Substrate, beispielsweise amorphes Si oder amorphes SiC, oder isolierendes Material wie Siliziumoxid können auch als Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche umfassen, die geeignet mit Verunreinigungen dotiert wurden (z. B. der p-Typ- oder n-Typ-Leitfähigkeit).
  • Die Maskenschicht umfasst in einigen Ausführungsformen beispielsweise eine Pad-Oxid-Schicht (beispielsweise Siliziumdioxid) und eine Siliziumnitrid-Maskenschicht. Die Pad-Oxid-Schicht kann durch Verwendung von thermischer Oxidation oder eines CVD-Verfahrens ausgebildet werden. Die Siliziumnitrid-Maskenschicht kann durch physikalische Dampfabscheidung (PVD), etwa einem Sputterverfahren, CVD, plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Dampfabscheidung bei Atmosphärendruck (APCVD), Niederdruck-CVD (LPCVD), Hochdichtes-Plasma-CVD (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren ausgebildet werden.
  • Die Dicke der Pad-Oxid-Schicht liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 15 nm und die Dicke der Siliziumnitrid-Maskenschicht im Bereich von etwa 2 nm bis etwa 50 nm. Eine Maskenstruktur wird weiter über der Maskenschicht ausgebildet. Die Maskenstruktur ist beispielsweise eine Photoresiststruktur, die durch Photolithographie ausgebildet wird.
  • Indem die Maskenstruktur als Ätzmaske verwendet wird, wird eine Hartmaskenstruktur 100 der Pad-Oxid-Schicht 106 und der Siliziumnitrid-Maskenschicht 107 ausgebildet.
  • Indem die Hartmaskenstruktur als Ätzmaske verwendet wird, wird das Substrat durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens in Finnenstrukturen 20 strukturiert.
  • Die Finnenstrukturen 20, die über dem Substrat 10 angeordnet sind, sind in einigen Ausführungsformen aus dem gleichen Material wie das Substrat 10 hergestellt und erstrecken sich durchgehend von dem Substrat 10. Die Finnenstrukturen 20 können intrinsisch oder geeignet mit einer n-Typ-Verunreinigung oder einer p-Typ-Verunreinigung dotiert sein.
  • In 1 werden vier Finnenstrukturen 20 angeordnet. Diese Finnenstrukturen werden für einen p-Typ-FinFET und/oder einen n-Typ-FinFET verwendet. Die Anzahl der Finnenstrukturen ist nicht auf vier beschränkt. Die Anzahl kann nur eins oder größer als vier sein. Zusätzlich können eine oder mehrere Dummy-Finnenstrukturen angrenzend an beide Seiten der Finnenstrukturen 20 angeordnet werden, um die Strukturtreue in Strukturierungsverfahren zu verbessern. Die Breite W1 der Finnenstrukturen 20 liegt im Bereich zwischen etwa 5 nm und etwa 40 nm in einigen Ausführungsformen und im Bereich zwischen etwa 7 nm und etwa 20 nm in bestimmten Ausführungsformen. Die Höhe H1 der Finnenstrukturen 20 liegt im Bereich zwischen etwa 100 nm und etwa 300 nm in einigen Ausführungsformen und im Bereich zwischen etwa 50 nm und etwa 100 nm in anderen Ausführungsformen. Wenn die Höhe der Finnenstrukturen nicht einheitlich ist, kann die Höhe ab dem Substrat von der Ebene aus gemessen werden, die der durchschnittlichen Höhe der Finnenstrukturen entspricht.
  • Wie in 2 gezeigt, wird eine Isoliermaterialschicht 50 zum Ausbilden einer Trennisolierschicht über dem Substrat 10 so ausgebildet, dass sie die Finnenstrukturen 20 vollständig bedeckt.
  • Das Isoliermaterial für die Trennisolierschicht 50 ist beispielsweise aus Siliziumdioxid hergestellt, das durch LPCVD (chemische Dampfabscheidung bei Niederdruck), Plasma-CVD oder fließfähige CVD ausgebildet wird. Bei fließfähiger CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie der Name schon sagt, während des Abscheidens „fließen”, um Lücken oder Räume mit hohem Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Stoffe zu siliziumhaltigen Vorläufern hinzugefügt, um den abgeschiedenen Film fließen zu lassen. In einigen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliziumoxid-Vorläufer, umfassen Silikat, Siloxan, Methylsilsesquioxan (MSQ), Hydrogensilsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), Tetraethylorthosilikat (TEOS) oder ein Silylamin, etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Mehrschrittverfahren ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann geglüht, um unerwünschte Element(e) zu entfernen, um Siliziumoxid ausbilden. Wenn die unerwünschten Element(e) entfernt wurden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Glühverfahren durchgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und geglüht. Die Trennisolierschicht 50 kann aus SOG, SiO, SiON, SiOCN oder Fluor-dotiertem Silikatglas (FSG) bestehen. Die Trennisolierschicht 50 kann mit Bor und/oder Phosphor dotiert sein.
  • Nachdem die Trennisolierschicht 50 ausgebildet wurde, wird ein Planarisierungsvorgang durchgeführt, um einen oberen Teil der Trennisolierschicht 50 und der Maskenschicht 100 zu entfernen, der die Pad-Oxidschicht 106 und die Siliziumnitrid-Maskenschicht 107 umfasst. Dann wird die Trennisolierschicht 50 weiter entfernt, so dass ein oberer Teil der Finnenstrukturen 20 freigelegt wird, der ein Kanalbereich werden soll, wie in 3 gezeigt ist.
  • Nach dem Ausbilden der Trennisolierschicht 50 wird ein thermisches Verfahren, beispielsweise ein Glühverfahren wahlweise durchgeführt, um die Qualität der Trennisolierschicht 50 zu verbessern. In bestimmten Ausführungsformen wird das thermische Verfahren durchgeführt, indem Kurzzeittempern (RTA) bei einer Temperatur in einem Bereich von etwa 900°C bis etwa 1050°C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung durchgeführt wird, beispielsweise einer N2-, Ar- oder He-Umgebung.
  • Nachdem die oberen Abschnitte der Finnenstrukturen 20 von der Trennisolierschicht 50 freigelegt wurden, werden eine Gateisolierschicht 105 und eine Polysiliziumschicht über der Trennisolierschicht 50 und den freigelegten Finnenstrukturen 20 ausgebildet und dann Strukturierungsvorgänge durchgeführt, um eine Gateschicht 110 zu erhalten, die aus Polysilizium hergestellt ist, wie in 4A bis 4D gezeigt ist. Die Gateisolierschicht 105 kann aus Siliziumoxid bestehen, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Verfahren ausgebildet wird. Eine Dicke der Polysiliziumschicht liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 100 nm. Bei der in dieser Ausführungsform beschriebenen Gate-Ersatztechnik sind sowohl die Gateisolierschicht 105 als auch die Gateschicht 100 Dummy-Schichten, die später entfernt werden.
  • Nach dem Strukturieren der Polysiliziumschicht werden auch Seitenwand-Isolierschichten 80 (Seitenwandabstandshalter) auf beiden Seitenflächen der Gateschicht 110 ausgebildet. Die Seitenwand-Isolierschichten 80 sind aus einer oder mehreren Schichten aus Siliziumoxid- oder Siliziumnitrid-basierten Materialien wie SiN, SiON, SiCN oder SiOCN hergestellt. In einer Ausführungsform wird Siliziumnitrid verwendet.
  • Nachdem die Seitenwand-Isolierschichten 80 ausgebildet wurden, kann eine Isolierschicht (nicht gezeigt), die als Kontaktätzstoppschicht (CESL) verwendet wird, wahlweise über der Polysiliziumschicht 110 und der Seitenwand-Isolierschicht 80 ausgebildet werden. Die CESL-Schicht kann aus einer oder mehreren Schichten aus Siliziumoxid- oder Siliziumnitrid-basierten Materialien wie SiN, SiON, SiCN oder SiOCN hergestellt sein. In einer Ausführungsform wird Siliziumnitrid verwendet.
  • Ferner wird eine dielektrische Zwischenschicht (IDL) 70 in Räumen zwischen den Gateschichten 110 mit den Seitenwand-Isolierschichten 80 (und der CESL, wenn ausgebildet) und über der Gateschicht 110 ausgebildet. Die ILD 70 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, Fluor-dotiertes Silikatglas (FSG) oder ein low-k-dielektrisches Material umfassen und durch CVD oder ein anderes geeignetes Verfahren hergestellt werden. Das Isoliermaterial für die Trennisolierschicht 50 kann das gleiche wie das für die ILD 70 sein.
  • Planarisierungsvorgänge wie beispielsweise ein Rückätzverfahren und/oder ein chemisch-mechanisches Polier-(CMP)-Verfahren werden durchgeführt, um die in 4A bis 4D gezeigte Struktur zu erhalten. 4 ist eine Draufsicht und 4B eine perspektivische Ansicht der FinFET-Vorrichtung, nachdem die Gateschicht 110 und die dielektrische Zwischenschicht 70 ausgebildet wurden. 1 bis 3 und 4C entsprechen Schnittansichten entlang der Linie X1-X1 in 4A, 4D entspricht einer Schnittansicht entlang der Linie Y1-Y1 in 4A und 4B entspricht dem umschlossenen Abschnitt B1 in 4B.
  • Wie in 4A und 4B gezeigt, sind die Gateschichten 110 in einer Linie-Zwischenraum-Anordnung ausgebildet, die sich in einer Richtung (X-Richtung) mit einem konstanten Abstand erstreckt. Die Gateschichten 110 können eine andere Linie-Zwischenraum-Anordnung in einer anderen Richtung (Y-Richtung) senkrecht zu der einen Richtung und eine andere Linie-Zwischenraum-Anordnung mit anderen Abmessungen aufweisen.
  • Die Gateschichten 110 bedecken die Kanalbereiche der FinFETs, die mit den Finnenstrukturen 20 ausgebildet werden. Mit anderen Worten werden die Gateschichten 110 über den Kanalbereichen ausgebildet. Die Finnenstrukturen, die nicht von den Gateschichten bedeckt sind, werden durch geeignete Source/Drain-Herstellungsvorgänge zu Source/Drain-Bereichen.
  • Als nächstes werden, wie in 5A bis 5C gezeigt, nach dem Planarisierungsvorgang zum Freilegen der oberen Fläche der Gateschichten 110, die Gateschichten 110 und die Gateisolierschicht 105 (d. h. die Dummy-Schichten) entfernt, wobei Trockenätzen und/oder Nassätzen verwendet wird, wodurch eine Gateleitungsöffnung 120 ausgebildet wird, wie in 5A bis 5C gezeigt ist.
  • Als nächstes werden, wie in 6A bis 6D gezeigt, Metallgatestrukturen, die eine Gatedielektrikumsschicht 130 und eine Metallgate-Elektrodenschicht 140 umfassen, in der Gateleitungsöffnung 120 ausgebildet. 6D ist eine vergrößerte Ansicht des Bereichs B2 von 6B.
  • In bestimmten Ausführungsformen umfasst die Gatedielektrikumsschicht 130 eine Grenzschicht 132, die aus Siliziumoxid und einer oder mehreren Schichten aus dielektrischem Material 134 wie Siliziumoxid, Siliziumnitrid oder high-k-dielektrischem Material, anderen geeigneten dielektrischen Materialien und/oder Kombinationen davon hergestellt ist. Beispiele für high-k-dielektrische Materialien umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-(HfO2-Al2O3)-Legierung, andere geeignete high-k-dielektrische Materialien und/oder Kombinationen daraus. Die Grenzschicht 132 wird beispielsweise durch thermische Oxidation des Kanalbereichs der Finnenstruktur 20 ausgebildet. Die Schicht aus dielektrischem Material 134 wird durch CVD oder ALD über den Kanalbereichen der Finnenstrukturen und der oberen Fläche der Trennisolierschicht 50 ausgebildet.
  • In bestimmten Ausführungsformen umfasst die Metallgate-Elektrodenschicht 140 darunterliegende Schichten, etwa eine Sperrschicht 142, eine Austrittsarbeit-Einstellungsschicht 144 und eine Klebe-(oder Haft-)Schicht 146 und eine Hauptmetallschicht 148, in dieser Reihenfolge gestapelt, wie in 6D gezeigt ist.
  • Obwohl der obere Abschnitt des Kanalbereichs der Finnenstrukturen 20 zur Beschreibung in 6B so gezeigt ist, dass er eine rechteckige Form (rechte Winkel) hat, hat der obere Abschnitt des Kanalbereichs der Finnenstrukturen 20 im Allgemeinen eine runde Form, wie in 6D gezeigt ist.
  • Die Sperrschicht 142 ist beispielsweise aus TiN, TaN, TiAlN, TaCN, TaC oder TaSiN hergestellt. In einer Ausführungsform wird TaN verwendet.
  • Die Austrittsarbeits-Einstellschicht 144 ist aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET wird eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeits-Einstellschicht und für den p-Kanal-FET eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder andere geeignete Verfahren ausgebildet werden. Weiter kann die Austrittsarbeits-Einstellschicht getrennt für den n-Kanal-FinFET und den p-Kanal-FinFET ausgebildet werden, die verschiedene Metallschichten verwenden können.
  • Die Klebeschicht 146 ist beispielsweise aus TiN, TaN, TiAlN, TaCN, TaC oder TaSiN hergestellt. In einer Ausführungsform wird TiN verwendet.
  • Die Hauptmetallschicht 148 umfasst eine oder mehrere Schichten aus einem geeigneten Metallmaterial, beispielsweise Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Beim Ausbilden der Metallgatestrukturen werden die Gatedielektrikumsschicht 130 und die Gateelektrodenschicht 140 durch ein geeignetes Schichtausbildungsverfahren ausgebildet, beispielsweise CVD oder ALD für die Gatedielektrikumsschicht und CVD, PVD, ALD oder Galvanisieren für die Metallschichten, und dann wird ein Planarisierungsvorgang wie CMP durchgeführt.
  • Nachdem die Metallgatestrukturen ausgebildet wurden, wird eine Maskenstruktur 150 über der Anordnung von 6A bis 6D ausgebildet. 7A ist eine Schnittansicht, die zu der Linie X1-X1 in 7C entspricht, und 7B eine Perspektivansicht des Bereichs, der zu dem Bereich B1 von 4A gehört, und 7C eine Draufsicht.
  • Die Maskenstruktur 150 wird beispielsweise durch ein Material ausgebildet, das eine hohe Ätzselektivität gegenüber den Metallmaterialien aufweist, die die Metallgatestruktur bilden. In einer Ausführungsform ist die Maskenstruktur 150 aus Siliziumoxid oder Siliziumnitrid hergestellt. Die Maskenstruktur 150 weist eine Öffnung 155 auf. Eine Breite der Öffnung 155 entlang der X-Richtung liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 100 nm und im Bereich von etwa 10 nm bis etwa 30 nm in anderen Ausführungsformen. Die Breite W2 der Öffnung 155 entlang der Y-Richtung ist so eingestellt, dass sie eine gewünschte Anzahl von Gatestrukturen freilegt. In 7C hat die Breite W2 der Öffnung 155 entlang der Y-Richtung eine solche Länge, dass zwei Gatestrukturen in der Öffnung 155 freigelegt und die Ränder der Öffnung in Y-Richtung zwischen benachbarten Gatestrukturen über der ILD 70 angeordnet sind.
  • Wie in 8A bis 8C gezeigt, wird unter Verwendung der Maskenstruktur 150 als Ätzmaske ein Teil der Metallgateschicht 140 und der Gatedielektrikumsschicht 130 entfernt, um eine Öffnung 160 zu erhalten, die die Gatestruktur teilt. Das Ätzen der Gateschicht wird durch Plasmaätzen durchgeführt.
  • Wie in 8A gezeigt, wird die Metallgate-Elektrodenschicht 140 in der Öffnung 160 entlang der Richtung Y freigelegt, und wie in 8B gezeigt, wird die Öffnung 160 entlang der X-Richtung durch die Gatedielektrikumsschicht 130 gebildet.
  • In einigen Ausführungsformen wird, wie in 8A bis 8C gezeigt, die Gatedielektrikumsschicht 130 vollständig von dem Boden der Öffnung 160 entfernt. Weiter kann die Gatedielektrikumsschicht 130 auch vollständig in der Öffnung 160 entfernt werden, so dass kein Teil der dielektrischen Schicht in der Öffnung 160 verbleibt. In anderen Ausführungsformen bleibt die Gatedielektrikumsschicht 130 am Boden der Öffnung 160.
  • Man beachte, dass die Schnittansicht der Öffnung 160 in 8B eine rechtwinklige Form hat, aber in einigen Ausführungsformen die Öffnung 160 eine abgeschrägte Form hat, die oben größer und unten kleiner ist.
  • Dann wird, wie in 9A bis 9E gezeigt, ein Trennstecker 170 in der Öffnung 160 ausgebildet. 9A ist eine Draufsicht, 9B eine Schnittansicht der Linie X1-X1 von 9A und 9C eine Schnittansicht der Linie Y1-Y1 von 9A. 9D ist eine Perspektivansicht und 9E eine vergrößerte Ansicht des Bereichs B3 von 9B.
  • Um den Trennstecker 170 auszubilden, wird eine durchgehende Schicht eines Isoliermaterials in die Öffnung 160 gefüllt und über der Gateelektrode 140 und der ILD 70 ausgebildet, indem CVD oder ALD verwendet wird, und dann ein Planarisierungsvorgang wie CMP durchgeführt. Hier wird das CMP durchgeführt, um die obere Fläche der Metallgate-Elektrodenschichten 140 freizulegen, wie in 9A und 9B gezeigt ist. Mit anderen Worten dienen die Metallgate-Elektrodenschichten 140 als Stopper für das CMP-Verfahren. Durch diesen Planarisierungsvorgang wird ein Trennstecker 170 ausgebildet.
  • Der Trennstecker 170 ist beispielsweise aus Siliziumoxid- oder Siliziumnitrid-basiertem Material wie SiN, SiON, SiCN oder SiOCN hergestellt.
  • In der vorliegenden Ausführungsform werden, nachdem die Gatedielektrikumsschicht 130 und die Metallgate-Elektrodenschicht 140 ausgebildet wurden, die Öffnung 160 und der Trennstecker 170 ausgebildet. Daher steht, wie in 9E gezeigt, die Hauptmetallschicht 148 in Kontakt mit der Seitenwand des Trennsteckers. Weiter liegt der oberste Teil der Gatedielektrikumsschicht 130 entlang der Y-Richtung über der Finnenstruktur 20 und der oberste Teil der darunter liegenden Schichten 142, 144 und 146 der Metallgate-Elektrodenschicht 140 entlang der Y-Richtung auch über der Finnenstruktur 20. Entlang der X-Richtung haben die Metallgate-Elektrodenschicht 140 und die Gatedielektrikumsschicht die gleiche Höhe.
  • In der vorstehenden Ausführungsform ist die Gatestruktur in zwei Metallgate-Elektrodenschichten 140 geteilt, die jeweils eine Gatedielektrikumsschicht 130 aufweisen, wie in 7A bis 8C gezeigt ist. In anderen Ausführungsformen wird die Metallgatestruktur jedoch durch die Strukturierungsvorgänge in mehr als zwei Gateelektrodenschichten aufgeteilt. In diesem Fall sind, wie in 10A gezeigt, mehrere Metallgatestrukturen, die jeweils die Metallgate-Elektrodenschicht 140 und die Gatedielektrikumsschicht 130 umfassen, an einander ausgerichtet und durch Trennstecker 170 getrennt.
  • Ferner weist die Metallgatestruktur vor dem Trennvorgang zwei Enden in Längsrichtung auf. In einigen Ausführungsformen ist der Trennstecker 170 in mindestens einem dieser Enden ausgebildet, wie in Bereich B3 von 10A gezeigt ist. In diesem Fall ist die geteilte Gatestruktur, die die Metallgate-Elektrodenschicht 140 und die Gatedielektrikumsschicht 130 umfasst, zwischen zwei Trennsteckern 170 angeordnet.
  • In anderen Ausführungsformen ist der Trennstecker 170 nicht in mindestens einem dieser Enden ausgebildet, wie in Bereich B4 von 10A gezeigt ist. In diesem Fall weist ein Ende der Gatestruktur, die die Metallgate-Elektrodenschicht 140 und die Gatedielektrikumsschicht 130 umfasst, einen Trennstecker 170 und das andere Ende der Gatestruktur die Struktur auf, die in 10B gezeigt ist. 10B ist eine Schnittansicht der Linie B5 von 10A. Wie in 10B gezeigt, steht die Gatestruktur, insbesondere die Gatedielektrikumsschicht 130, in Kontakt mit der ILD 70 und die Metallgate-Elektrodenschicht 140, insbesondere die Haupt-Metallgate-Elektrodenschicht 148, nicht in Kontakt mit der ILD 70.
  • Wenn der Trennstecker zuerst durch Teilen der Dummy-Gateelektrode und Füllen einer Öffnung zwischen der geteilten Dummy-Gateelektrode ausgebildet wird und dann die Räume mit Metallgatematerial gefüllt werden, die durch Entfernen der geteilten Dummy-Gateelektrode ausgebildet wurden, werden die Gatedielektrikumsschicht und darunter liegende Metallschichten wie beispielsweise eine Sperrschicht, eine Austrittsarbeits-Einstellungsschicht und eine Klebeschicht auf der Seitenfläche des Trennsteckers ausgebildet. In diesem Fall kann der Abstand D1 zwischen dem Trennstecker und der Finnenstruktur, wie in 9E gezeigt ist, nicht zu klein eingestellt werden, da ein kleinerer Abstand D1 verhindern kann, dass die Hauptmetallschicht 148 den Raum zwischen dem Trennstecker und der Finnenstruktur vollständig füllt.
  • Im Gegensatz dazu kann in der vorliegenden Ausführungsform, da keine Gatedielektrikumsschicht und keine darunter liegenden Metallschichten auf der Seitenfläche des Trennsteckers ausgebildet werden, selbst wenn der Abstand D1 kleiner wird, die Hauptmetallschicht 148 den Raum zwischen dem Trennstecker 170 und der Firmenstruktur 20 vollständig füllen. So ist es möglich, die Halbleitervorrichtung zu verkleinern.
  • In einer weiteren Ausführungsform ist eine Gateisolierschicht 105 keine Dummy-Schicht und ist aus einem dielektrischen Material hergestellt, das schließlich in der FET-Vorrichtung verwendet wird. In diesem Fall kann ein high-k-dielektrisches Material, wie es oben beschrieben ist, verwendet werden. Wenn die Gateisolierschicht 105 keine Dummy-Schicht ist, wird die Gatedielektrikumsschicht 130 nicht abgeschieden, bevor die Metallgate-Elektrodenschicht 140 ausgebildet wird.
  • Es versteht sich, dass die in 9A bis 9E gezeigte Struktur weiteren CMOS-Verfahren unterzogen wird, um verschiedene Elemente wie Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten etc. auszubilden.
  • In den obigen Ausführungsformen wird ein FinFET verwendet. Die vorstehenden Technologien können jedoch auf einen planaren FET angewendet werden, wie in 11A und 11B gezeigt ist. Wie in 11A und 11B gezeigt, umfasst der FET einen Kanalbereich 25 eines Halbleitersubstrats und eine Gatestruktur, die eine Gatedielektrikumsschicht 130', die über dem Kanalbereich 25 ausgebildet ist, und eine Metallgate-Elektrodenschicht 140' umfasst, die über der Gatedielektrikumsschicht 130' ausgebildet ist. Die Gatedielektrikumsschicht 130' umfasst eine Grenzschicht 132' und eine oder mehrere Schichten aus dielektrischem Material 134', ähnlich wie die Gatedielektrikumsschicht 130. Die Metallgate-Elektrodenschicht 140' umfasst eine Sperrschicht 142', eine Austrittsarbeit-Einstellungsschicht 144' und eine Klebe-(oder Haft-)Schicht 146' und eine Hauptmetallschicht 148', in dieser Reihenfolge gestapelt, ähnlich wie die Metallgate-Elektrodenschicht 140. Die Kanalbereiche sind durch die Trennisolierschichten 50 getrennt und zwei Gatestrukturen sind durch einen Trennstecker 170 getrennt.
  • Die verschiedenen hier beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. Da beispielsweise keine Gatedielektrikumsschicht und keine darunter liegenden Metallschichten auf der Seitenfläche des Trennsteckers ausgebildet werden, kann die Breite der Gatelücke in Y-Richtung, die mit Metallgatematerialien gefüllt werden soll, größer werden. Durch die vergrößerte Gateöffnung können Metallgatematerialien wie ein Metallgate-Elektrodenmaterial vollständig in die Öffnung gefüllt werden, ohne dass sich Hohlräume bilden. Dies wiederum verkleinert den Abstand zwischen dem Trennstecker und der Finnenstruktur und die Halbleitervorrichtung kann verkleinert werden.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hier beschrieben wurden, kein bestimmter Vorteil bei allen Ausführungsformen oder Beispielen erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Fin-Feldeffekttransistor (FinFET) und einen zweiten FinFET. Der erste FinFET umfasst eine erste Finnenstruktur, die sich in einer ersten Richtung erstreckt, und eine erste Gatestruktur. Die erste Gatestruktur umfasst eine erste Gatedielektrikumsschicht, die über der ersten Finnenstruktur ausgebildet ist, und eine erste Gateelektrodenschicht, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in einer zweiten Richtung senkrecht zu der ersten Richtung. Der zweite FinFET umfasst eine zweite Finnenstruktur, die sich in der ersten Richtung erstreckt, und eine zweite Gatestruktur. Die zweite Gatestruktur umfasst eine zweite Gatedielektrikumsschicht, die über der zweiten Finnenstruktur ausgebildet ist, und eine zweite Gateelektrodenschicht, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in der zweiten Richtung. Die erste Gatestruktur und die zweite Gatestruktur sind entlang der zweiten Richtung ausgerichtet. Die erste Gatestruktur und die zweite Gatestruktur sind durch einen Trennstecker aus einem isolierenden Material getrennt. Die erste Gateelektrodenschicht steht in Kontakt mit einer Seitenwand des Trennsteckers.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Fin-Feldeffekttransistor (FET) und einen zweiten FET. Der erste FET umfasst einen ersten Kanalbereich eines Halbleitersubstrats und eine erste Gatestruktur. Die erste Gatestruktur umfasst eine erste Gatedielektrikumsschicht, die über dem ersten Kanalbereich ausgebildet ist, und eine erste Gateelektrodenschicht, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in einer ersten Richtung. Der zweite FET umfasst einen zweiten Kanalbereich des Halbleitersubstrats und eine zweite Gatestruktur. Die zweite Gatestruktur umfasst eine zweite Gatedielektrikumsschicht, die über dem zweiten Kanalbereich ausgebildet ist, und eine zweite Gateelektrodenschicht, die über der zweiten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in der ersten Richtung. Die erste Gatestruktur und die zweite Gatestruktur sind entlang der ersten Richtung ausgerichtet. Die erste Gatestruktur und die zweite Gatestruktur sind durch einen Trennstecker aus einem isolierenden Material getrennt. Die erste Gateelektrodenschicht steht in Kontakt mit einer Seitenwand des Trennsteckers.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung das Ausbilden einer Dummy-Gatestruktur über Kanalbereichen, die über einem Substrat ausgebildet sind. Die Dummy-Gatestruktur umfasst eine Dummy-Gateelektrodenschicht. Dielektrische Zwischenschichten werden auf beiden Seiten der Dummy-Gatestruktur ausgebildet. Nach dem Ausbilden der dielektrischen Zwischenschicht wird die Dummy-Gateelektrodenschicht entfernt, so dass ein Elektrodenraum ausgebildet wird. Eine Gatestruktur wird in dem Elektrodenraum ausgebildet. Die Gatestruktur umfasst eine Gateelektrodenschicht. Die Gatestruktur wird so strukturiert, dass die Gatestruktur in mindestens zwei getrennte Gatestrukturen geteilt ist, die eine erste Gatestruktur und eine zweite Gatestruktur umfassen, die durch eine Öffnung getrennt sind. Ein Trennstecker wird durch Füllen der Öffnung mit einem isolierenden Material ausgebildet. Die Gateelektrodenschicht in der ersten Gatestruktur steht in Kontakt mit einer Seitenwand des Trennsteckers.
  • Das Vorangegangene beschreibt Elemente von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: einen ersten Fin-Feldeffekttransistor (FinFET), der eine erste Finnenstruktur, die sich in einer ersten Richtung erstreckt, und eine erste Gatestruktur umfasst, wobei die erste Gatestruktur eine erste Gatedielektrikumsschicht, die über der ersten Finnenstruktur ausgebildet ist, und eine erste Gateelektrodenschicht umfasst, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt; und einen zweiten FinFET, der eine zweite Finnenstruktur, die sich in der ersten Richtung erstreckt, und eine zweite Gatestruktur umfasst, wobei die zweite Gatestruktur eine zweite Gatedielektrikumsschicht, die über der zweiten Finnenstruktur ausgebildet ist, und eine zweite Gateelektrodenschicht umfasst, die über der zweiten Gatedielektrikumsschicht ausgebildet ist, und sich in einer zweiten Richtung erstreckt, wobei: die erste Gatestruktur und die zweite Gatestruktur entlang der zweiten Richtung ausgerichtet sind, die erste Gatestruktur und die zweite Gatestruktur durch einen Trennstecker aus einem isolierenden Material getrennt sind und die erste Gateelektrodenschicht in Kontakt mit einer Seitenwand des Trennsteckers steht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Gateelektrodenschicht darunterliegende Schichten und eine Haupt-Metallelektrodenschicht umfasst, die über der ersten Finnenstruktur ausgebildet sind, und die Haupt-Metallelektrodenschicht in Kontakt mit der Seitenwand des Trennsteckers steht.
  3. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei oberste Abschnitte der darunterliegenden Schichten entlang der zweiten Richtung über der ersten Finnenstruktur liegen.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die zweite Gateelektrodenschicht darunterliegende Schichten und eine Haupt-Metallelektrodenschicht umfasst, die über der zweiten Finnenstruktur ausgebildet sind, und die Haupt-Metallelektrodenschicht der zweiten Gateelektrodenschicht in Kontakt mit einer Seitenwand des Trennsteckers steht.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein oberster Teil der ersten Gatedielektrikumsschicht entlang der zweiten Richtung über der ersten Finnenstruktur liegt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei der Trennstecker aus Siliziumnitrid-basiertem Material hergestellt sind.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die erste Gatestruktur ein erstes Ende und ein zweites Ende aufweist, der Trennstecker an dem ersten Ende vorgesehen ist und ein weiterer Trennstecker an dem zweiten Ende vorgesehen ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei: die erste Gatestruktur ein erstes Ende und ein zweites Ende aufweist, der Trennstecker an dem ersten Ende vorgesehen ist und kein weiterer Trennstecker an dem zweiten Ende vorgesehen ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Gateelektrodenschicht an dem zweiten Ende nicht in Kontakt mit einer Seitenwand des weiteren Trennsteckers steht.
  10. Halbleitervorrichtung, umfassend: einen ersten Feldeffekttransistor (FET), der einen ersten Kanalbereich eines Halbleitersubstrats und eine erste Gatestruktur umfasst, wobei die erste Gatestruktur eine erste Gatedielektrikumsschicht, die über dem ersten Kanalbereich ausgebildet ist, und eine erste Gateelektrodenschicht umfasst, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und sich in einer ersten Richtung erstreckt; und einen zweiten FET, der einen zweiten Kanalbereich des Halbleitersubstrats und eine zweite Gatestruktur umfasst, wobei die zweite Gatestruktur eine zweite Gatedielektrikumsschicht, die über dem zweiten Kanalbereich ausgebildet ist, und eine zweite Gateelektrodenschicht umfasst, die über der zweiten Gatedielektrikumsschicht ausgebildet ist, und sich in der ersten Richtung erstreckt, wobei: die erste Gatestruktur und die zweite Gatestruktur entlang der ersten Richtung ausgerichtet sind, die erste Gatestruktur und die zweite Gatestruktur durch einen Trennstecker aus einem isolierenden Material getrennt sind und die erste Gateelektrodenschicht in Kontakt mit einer Seitenwand des Trennsteckers steht.
  11. Halbleitervorrichtung nach Anspruch 10, wobei: die erste Gateelektrodenschicht darunterliegende Schichten und eine Haupt-Metallelektrodenschicht umfasst, die über dem ersten Kanalbereich ausgebildet sind, und die Haupt-Metallelektrodenschicht in Kontakt mit der Seitenwand des Trennsteckers steht.
  12. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer Dummy-Gatestruktur über Kanalbereichen, die über einem Substrat ausgebildet sind, wobei die Dummy-Gatestruktur eine Dummy-Gateelektrodenschicht umfasst; Ausbilden von dielektrischen Zwischenschichten auf beiden Seiten der Dummy-Gatestruktur; nach dem Ausbilden der dielektrischen Zwischenschichten, Entfernen der Dummy-Gateelektrodenschicht, so dass ein Elektrodenraum ausgebildet wird; Ausbilden einer Gatestruktur in dem Elektrodenraum, wobei die Gatestruktur eine Gateelektrodenschicht umfasst; Strukturieren der Gatestruktur so, dass die Gatestruktur in mindestens zwei getrennte Gatestrukturen geteilt wird, die eine erste Gatestruktur und eine zweite Gatestruktur umfassen, die durch eine Trennöffnung getrennt sind; und Ausbilden eines Trennsteckers durch Füllen der Trennöffnung mit einem isolierenden Material, wobei die Gateelektrodenschicht in der ersten Gatestruktur in Kontakt mit einer Seitenwand des Trennsteckers steht.
  13. Verfahren nach Anspruch 12, wobei bei dem Strukturieren der Gatestruktur die Gatestruktur in drei oder mehr getrennte Gatestrukturen geteilt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei nach dem Ausbilden der Trennöffnung die Gateelektrodenschicht in der Trennöffnung freigelegt ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Strukturieren der Gatestruktur umfasst: Ausbilden einer Maskenschicht über der Gatestruktur und der dielektrischen Zwischenschicht; Strukturieren der Maskenschicht so, dass eine Öffnungsstruktur ausgebildet wird; und Ätzen eines Teils der Gatestruktur unter der Öffnungsstruktur so, dass die Trennöffnung ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei: die erste Gateelektrodenschicht darunterliegende Schichten und eine Haupt-Metallelektrodenschicht umfasst, die über den Kanalbereichen ausgebildet sind, und die Haupt-Metallelektrodenschicht in Kontakt mit der Seitenwand des Trennsteckers steht.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei: die Dummy-Gatestruktur weiter eine Dummy-Gatedielektrikumsschicht und Seitenwandabstandshalter-Schichten umfasst, die auf beiden Seiten der Dummy-Gateelektrodenschicht angeordnet sind, und der Elektrodenraum ausgebildet wird, indem die Dummy-Gateelektrodenschicht und die Dummy-Gatedielektrikumsschicht entfernt werden.
  18. Verfahren nach Anspruch 17, wobei bei dem Ausbilden einer Gatestruktur in dem Elektrodenraum die Gatestruktur eine Gatedielektrikumsschicht umfasst.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei: die Gatestruktur, bevor sie geteilt wird, ein erstes Ende und ein zweites Ende aufweist, die erste Gatestruktur das erste Ende hat, das von dem Trennstecker abgewandt ist, und ein weiterer Trennstecker an dem ersten Ende ausgebildet wird.
  20. Verfahren nach einem der Ansprüche 12 bis 18, wobei: die Gatestruktur, bevor sie geteilt wird, ein erstes Ende und ein zweites Ende aufweist, die erste Gatestruktur das erste Ende hat, das von dem Trennstecker abgewandt ist, und kein weiterer Trennstecker an dem ersten Ende ausgebildet wird.
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