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DE102016114869A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

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DE102016114869A1
DE102016114869A1 DE102016114869.5A DE102016114869A DE102016114869A1 DE 102016114869 A1 DE102016114869 A1 DE 102016114869A1 DE 102016114869 A DE102016114869 A DE 102016114869A DE 102016114869 A1 DE102016114869 A1 DE 102016114869A1
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DE
Germany
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conductive layer
layer
gate
conductive
region
Prior art date
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Application number
DE102016114869.5A
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English (en)
Inventor
Po-Hsueh Li
Chih-Yang Yeh
Chun-Chan HSIAO
Kuan-Lin Yeh
Yuan-Sheng Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

In einem Verfahren zur Herstellung einer Halbleitervorrichtung wird eine Dummy-Gate-Struktur über einem Substrat gebildet. Eine erste Isolierschicht wird über der Dummy-Gate-Struktur gebildet. Die Dummy-Gate-Struktur wird entfernt, sodass ein Gate-Raum in der ersten Isolierschicht gebildet wird. Eine erste leitfähige Schicht wird im Gate-Raum gebildet, sodass ein verkleinerter Gate-Raum gebildet wird. Der verkleinerte Gate-Raum wird mit einer zweiten leitfähigen Schicht gefüllt, die aus einem anderen Material als die erste leitfähige Schicht besteht. Die eingefüllte erste leitfähige Schicht und die zweite leitfähige Schicht werden vertieft, sodass eine erste Gate-Vertiefung entsteht. Eine dritte leitfähige Schicht wird über der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht in der ersten Gate-Vertiefung gebildet. Nach dem Vertiefen der eingefüllten ersten leitfähigen Schicht und der zweiten leitfähigen Schicht ragt die zweite leitfähige Schicht von der ersten leitfähigen Schicht vor.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US Anmeldung 62/273,706, eingereicht am 31. Dezember 2015, deren gesamte Offenbarung hier zum Zwecke der Bezugnahme zitiert wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere eine Struktur und ein Herstellungsverfahren für eine Metall-Gate-Struktur.
  • HINTERGRUND
  • Mit der Entwicklung in der Halbleiterindustrie zu Nanometertechnologie-Prozessknoten, in dem Streben nach höherer Vorrichtungsdichte, höherer Leistung und geringeren Kosten, haben Anforderungen sowohl aufgrund von Herstellungs- als auch Designproblemen zur Entwicklung dreidimensionaler Designs wie Fin-Feldeffekttransistoren (FinFET) und zur Verwendung einer Metall-Gate-Struktur mit einem Material mit hohem k-Wert (dielektrische Konstante) geführt. Die Metall-Gate-Struktur wird häufig unter Verwendung von Gate-Ersatztechnologien (Gate Replacement) hergestellt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
  • 1A–15 zeigen einen beispielhaften Ablauf eines Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 16–20 zeigen einen beispielhaften Ablauf eines Herstellungsprozesses einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • 21–23 zeigen einen beispielhaften Ablauf eines Herstellungsprozesses einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • 24 zeigt eine beispielhafte Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • 1B–24 sind Querschnittsansichten entsprechend der Linie X1-X1 von 1A.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es ist klar, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vorsieht. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel sind Dimensionen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Ferner kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Verschiedene Merkmale können der Einfachheit und Klarheit wegen beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Ferner können raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”niedriger”, ”oberhalb”, ”oberer” und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden. Zusätzlich kann der Begriff ”gemacht aus” entweder ”umfassend” oder ”bestehend aus” bedeuten.
  • 1A–15 zeigen einen beispielhaften Ablauf eines Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1B–15 sind Querschnittsansichten entsprechend der Linie X1-X1 von 1A. Es ist klar, dass zusätzliche Arbeitsschritte vor, während und nach den Prozessen vorgesehen sein können, die durch 1A–15 dargestellt sind, und einige der in der Folge beschriebenen Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert sein können. Die Reihenfolge der Arbeitsschritte/Prozesse kann veränderbar sein.
  • 1A zeigt eine Ansicht von oben (Draufsicht) einer Struktur einer Halbleitervorrichtung, nachdem Dummy-Gate-Strukturen über einem Substrat gebildet wurden. In 1A und 1B sind Dummy-Gate-Strukturen 40, 41 und 42 über einer Kanalschicht, zum Beispiel einem Teil einer Fin-Struktur 20, gebildet. Jede der Dummy-Gate-Strukturen 40, 41 entspricht Kurzkanal-FETs mit einer Gate-Länge Lg1 und die Dummy-Gate-Struktur 42 entspricht einem Langkanal-FET mit einer Gate-Länge Lg2, wobei Lg1 < Lg2. In einigen Ausführungsformen ist Lg1 kleiner als etwa 30 nm. Die Kurzkanal-FETs sind in Bereich A angeordnet und der Langkanal-FET ist in Bereich B angeordnet. Obwohl die Dummy-Gate-Strukturen 40, 41 und 42 in 1A und 1B nebeneinander angeordnet sind, ist die Anordnung nicht darauf beschränkt. Die Dummy-Gate-Strukturen 40, 41 und 42 sind in einigen Ausführungsformen durch einen Abstand voneinander getrennt gebildet.
  • Die Fin-Struktur 20 ist über einem Substrat 10 gebildet und erstreckt sich von einer isolierenden Isolierschicht 30. Zur Erklärung, die Dummy-Gate-Strukturen 40, 41 und 42 sind über derselben Fin-Struktur 20 gebildet, aber in einigen Ausführungsformen sind Dummy-Gate-Strukturen 40, 41 und 42 jeweils über verschiedenen Fin-Strukturen gebildet. Obwohl zwei Fin-Strukturen 20 in 1A dargestellt sind, ist die Anzahl von Fin-Struktur pro Gate-Struktur ebenso nicht auf zwei beschränkt und kann eins oder drei oder mehr sein.
  • Das Substrat 10 ist zum Beispiel ein Siliziumsubstrat vom p-Typ mit einer Konzentration von Unreinheiten im Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm3. In anderen Ausführungsformen ist das Substrat ein Siliziumsubstrat vom n-Typ mit einer Konzentration von Unreinheiten im Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm–3. Alternativ kann das Substrat einen anderen elementaren Halbleiter, wie Germanium; einen Verbindungshalbleiter, der Verbindungshalbleiter der Gruppe IV-IV enthält, wie SiC und SiGe, Verbindungshalbleiter der Gruppe III-V, wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. In einer Ausführungsform ist das Substrat eine Siliziumschicht aus einem SOI-(Silizium auf Isolator)Substrat.
  • Die Fin-Strukturen 20 können durch Grabenätzen des Substrats gebildet werden. Nach der Bildung der Fin-Strukturen 20 wird die isolierende Isolierschicht 30 über den Fin-Strukturen 20 gebildet. Die isolierende Isolierschicht 30 enthält eine oder mehrere Schichten aus Isoliermaterialien, wie Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, die durch LPCVD (chemische Niederdruckdampfphasenabscheidung), Plasma-CVD oder fließfähige CVD gebildet ist. Die isolierende Isolierschicht kann durch eine oder mehrere Schichten aus Spin-on-Glass (SOG), SiO, SiON, SiOCN und/oder fluordotiertem Silikatglas (FSG) gebildet sein.
  • Nach der Bildung der isolierenden Isolierschicht 30 über den Fin-Strukturen 20 wird ein Planarisierungsvorgang ausgeführt, um einen Teil der isolierenden Isolierschicht 30 zu entfernen. Der Planarisierungsvorgang kann ein chemisch-mechanisches Polieren (CMP) und/oder einen Rückätzprozess enthalten. Dann wird die isolierende Isolierschicht 30 weiter entfernt (vertieft), sodass die oberen Regionen der Fin-Strukturen 20 freigelegt werden.
  • Dann werden die Dummy-Gate-Strukturen 40, 41 und 42 über den freigelegten Fin-Strukturen 20 gebildet. Die Dummy-Gate-Struktur enthält eine Dummy-Gate-Elektrodenschicht 44, die aus Polysilizium besteht, und eine dielektrische Dummy-Gate-Schicht 43. Seitenwandabstandshalter 48, die eine oder mehrere Schichten aus Isoliermaterialien enthalten, werden ebenso an Seitenwänden der Dummy-Gate-Elektrodenschicht gebildet. Die Seitenwandabstandshalter 48 enthalten eine oder mehrere Schichten aus Isoliermaterial wie Material auf Siliziumnitridbasis, enthaltend SiN, SiON, SiCN und SiOCN. Die Filmdicke der Seitenwandabstandshalter 48 am Boden der Seitenwandabstandshalter liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 15 nm und in anderen Ausführungsformen im Bereich von etwa 4 nm bis etwa 8 nm.
  • Die Dummy-Gate-Strukturen enthalten ferner eine Maskenisolierschicht 46, die zum Strukturieren einer Polysiliziumschicht in die Dummy-Gate-Elektrodenschichten verwendet wird. Die Dicke der Maskenisolierschicht 46 liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm und in anderen Ausführungsformen im Bereich von etwa 15 nm bis etwa 20 nm.
  • Wie in 2 dargestellt, werden nach der Bildung der Dummy-Gate-Strukturen Source/Drain-Regionen 60 gebildet. In der vorliegenden Offenbarung werden eine Source und ein Drain untereinander austauschbar verwendet und der Begriff Source/Drain bezieht sich entweder auf eine Source oder einen Drain. In einigen Ausführungsformen ist die Fin-Struktur 20, die nicht von den Dummy-Gate-Strukturen bedeckt ist, unter der oberen Oberfläche der isolierenden Isolierschicht 30 vertieft. Dann werden die Source/Drain-Regionen 60 über der vertieften Fin-Struktur durch ein Epitaxiewachstumsverfahren gebildet. Die Source/Drain-Regionen 60 können ein Dehnungsmaterial enthalten, um eine Belastung auf die Kanalregion auszuüben. Zusätzliche Source/Drain-Regionen 60 können an der linken Seite der Dummy-Gate-Struktur 40 und/oder an der rechten Seite der Dummy-Gate-Struktur 42 gebildet werden.
  • Wie in 3 dargestellt ist, werden dann eine erste Ätzstoppschicht (ESL) 70 und eine erste isolierende Zwischenschicht (ILD) 75 über den Dummy-Gate-Strukturen und den Source/Drain-Regionen gebildet. Die erste ESL 70 enthält eine oder mehrere Schichten Isoliermaterial, wie Materialien auf Siliziumnitridbasis, enthaltend SiN, SiCN und SiOCN. Die Dicke der ersten ESL 70 liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 10 nm. Die erste ILD-Schicht 75 enthält eine oder mehrere Schichten Isoliermaterial, wie Material auf Siliziumoxidbasis, wie Siliziumdioxid (SiO2) und SiON.
  • Nach dem Planarisierungsarbeitsschritt an der ersten ILD-Schicht 75 und der ESI 70 werden die Dummy-Gate-Strukturen entfernt, so dass Gate-Räume 81, 82 und 83 entstehen, wie in 4 dargestellt ist. Wie in 4 dargestellt ist, verbleiben die Gate-Seitenwandabstandshalter 48 in den Gate-Räumen.
  • Dann wird, wie in 5 dargestellt, eine dielektrische Gate-Schicht 85 gebildet. Die dielektrische Gate-Schicht 85 enthält eine oder mehrere Schichten aus dielektrischem Material, wie Metalloxid hoher k-Zahl. Beispiele für Metalloxide, die für Dielektrika hoher k-Zahl verwendet werden, enthalten Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische davon. In einigen anderen Ausführungsformen wird eine Grenzflächenschicht (nicht dargestellt), die zum Beispiel aus Siliziumoxid besteht, über der Fin-Struktur (Kanalregion) vor der Bildung der dielektrischen Gate-Schicht 85 gebildet. Eine Deckschicht aus einem geeigneten dielektrischen Material wird über den Gate-Räumen und der ersten ILD-Schicht 75 mittels CVD, PVD, ALD oder anderen geeigneten filmbildenden Verfahren gebildet.
  • Ferner wird eine Arbeitsfunktionseinstellungs-(WFA)Schicht 90 für einen p-Kanal FET in den Gate-Räumen 81, 82 und 83 gebildet. Eine Deckschicht aus einem geeigneten leitfähigen Material wird über den Gate-Räumen und der ersten ILD-Schicht 75 gebildet. Die WFA-Schicht 90 enthält eine oder mehrere Schichten aus leitfähigem Material. Beispiele für die WFA-Schicht 90 für einen p-Kanal FET enthalten Ti, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co. In einer Ausführungsform wird TiN für einen p-Kanal FET verwendet. Beispiele für die WFA-Schicht 90 für einen n-Kanal FET enthalten TiN, TaN, TaAlC, TiC, TiAl, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC. In einer Ausführungsform wird TaAlC, TiAl oder Al für einen n-Kanal FET verwendet. Die Dicke der WFA-Schicht 90 liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 10 nm. Die WFA-Schicht kann durch chemische Dampfphasenabscheidung (CVD), physikalische Dampfphasenabscheidung (PVD), enthaltend Sputtern, Atomlagenabscheidung (ALD) oder andere geeignete Verfahren gebildet werden. Wie in 5 dargestellt, wird die WFA-Schicht konform in den Gate-Räumen gebildet.
  • Wie in 6 dargestellt, wird dann ein erstes Metallmaterial 100 über der Struktur von 5 gebildet. Das erste Metallmaterial enthält eine oder mehrere Schichten aus Metallmaterial, wie Al, Co, Cu, W. Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, andere leitfähige Materialien. In einer Ausführungsform wird W, Co oder Al verwendet. Das erste Metallmaterial wird durch CVD, PVD, ALD, Elektroplattieren oder andere geeignete Verfahren gebildet. Das erste Metallmaterial 100 besteht aus einem anderen Material als die WFA-Schicht 90.
  • Dann, wie in 7 dargestellt, wird ein Planarisierungsarbeitsschritt durchgeführt, um den oberen Teil des abgeschiedenen ersten Metallmaterials 100 zu entfernen. Nach dem Planarisierungsarbeitsschritt werden die erste leitfähige Schicht 100A für eine Metall-Gate-Elektrode eines Kurzkanal-FET und die erste leitfähige Schicht 100B für eine Metall-Gate-Elektrode eines Langkanal-FET in jedem der Gate-Räume gebildet. Die Kurzkanal-FETs in Bereich A enthalten auch eine dielektrische Gate-Schicht 85A und eine WFA-Schicht 90A und der Langkanal-FET in Bereich B enthält auch eine dielektrische Gate-Schicht 85B und eine WFA-Schicht 90B. Der Planarisierungsarbeitsschritt kann ein chemisch-mechanisches Polieren (CMP) und/oder einen Rückätzprozess enthalten.
  • Anschließend wird eine Schutzschicht 110 über der Struktur von 7 gebildet und eine Maskenstruktur 115 wird so gebildet, dass sie Bereich B für den Langkanal-FET bedeckt, wie in 8 dargestellt ist. Die Schutzschicht 110 enthält eine oder mehrere Schichten Isoliermaterial, wie SiN. Die Maskenstruktur 115 ist in einigen Ausführungsformen eine Fotolackstruktur.
  • Durch Verwendung der Maskenstruktur 115 als Ätzmaske wird die Schutzschicht 110 strukturiert, um einen Bereich über Bereich A zu öffnen. Dann wird unter Verwendung der strukturierten Schutzschicht 110 als Ätzmaske der obere Teil der ersten leitfähigen Schicht 100A, der dielektrischen Gate-Schicht 85A, der WFA-Schicht 90A, der Seitenwandabstandshalter 48, der ersten ESL 70 und der ersten ILD-Schicht 75 vertieft, wie in 9A dargestellt ist. In einigen Ausführungsformen bleibt die Maskenstruktur 115 auf der Schutzschicht 110. In anderen Ausführungsformen wird der obere Teil der ersten leitfähigen Schicht 100A, der dielektrischen Gate-Schicht 85A, der WFA-Schicht 90A, der Seitenwandabstandshalter 48, der ersten ESL 70 und der ersten ILD-Schicht 75 nicht wesentlich vertieft, wie in 9B dargestellt ist.
  • Nach der Ätzung der Vertiefung von Bereich A werden die ersten leitfähigen Schichten 100A und die WFA-Schichten 90A vertieft (zurückgeätzt), um Gate-Vertiefungen 87 und 89 zu bilden, wie in 10 dargestellt ist. Da die Materialien für die ersten leitfähigen Schichten 100A und die WFA-Schicht 90A unterschiedlich sind, ist das Ausmaß des Ätzens (Tiefe) der ersten leitfähigen Schichten 100A und der WFA-Schicht 90A unterschiedlich. Wenn zum Beispiel die ersten leitfähigen Schichten 100A aus W bestehen und die WFA-Schicht 90A aus TiN oder einem aluminiumhaltigen Material (TiAl, TaAlC oder Al), wird die WFA-Schicht 90A mehr geätzt als die erste leitfähige Schicht 100A. Infolgedessen ragt die erste leitfähige Schicht 100A von der WFA-Schicht 90A vor, wie in 10 dargestellt ist. Das Ausmaß H1 des Vorsprungs liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 50 nm. Die dielektrischen Gate-Schichten 85A werden auch durch einen zusätzlichen Ätzarbeitsschritt geätzt (vertieft). In anderen Ausführungsformen werden die dielektrischen Gate-Schichten 85A nicht geätzt (vertieft).
  • Wie in 11 dargestellt, wird dann eine Deckschicht aus einem zweiten Metallmaterial 120 konform über der Struktur von 10 gebildet. Anschließend wird eine dritte Metallmaterialschicht 130 über der zweiten Metallmaterialschicht 120 gebildet, wie in 12 dargestellt ist. Die dritte Metallmaterialschicht 130 enthält eines oder mehrere von Al, Co, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, Co, Si, anderen leitfähigen Materialien. In einer Ausführungsform wird W, Co oder Al verwendet. In dieser Ausführungsform besteht die dritte Metallmaterialschicht 130 aus demselben Material wie die erste leitfähige Schicht 100. Die zweite leitfähige Schicht 120 dient als Klebeschicht für die dritte leitfähige Schicht 130 und enthält eine oder mehrere Schichten aus TiN, Ti oder TaN. Das zweite und dritte Metallmaterial wird durch CVD, PVD, ALD, Elektroplattieren oder andere geeignete Verfahren gebildet.
  • Anschließend wird ein Rückätzarbeitsschritt an der dritten leitfähigen Schicht 130 ausgeführt. Durch den Rückätzarbeitsschritt werden die dritten leitfähigen Schichten 130A in den Gate-Vertiefungen 87, 89 gebildet und die dritte leitfähige Schicht, die über Bereich B gebildet ist, wird entfernt, wie in 13 dargestellt. Im Rückätzarbeitsschritt wird auch das zweite Metallmaterial 120 entfernt, wodurch zweite leitfähige Schichten 120A gebildet werden.
  • Wie in 14 dargestellt, wird die Maskenschicht 110 entfernt und dann wird erneut ein Rückätzarbeitsschritt durchgeführt, um die dritten leitfähigen Schichten 130A im ersten Bereich A zu entfernen, wodurch erste Gate-Vertiefungen 91, 92 und die erste leitfähige Schicht 100B im zweiten Bereich B gebildet werden, wodurch eine zweite Gate-Vertiefung 93 gebildet wird. Im Rückätzarbeitsschritt werden auch die dielektrische Gate-Schicht 85B und die WFA-Schicht 90B im zweiten Bereich B vertieft. In einigen Ausführungsformen wird die dielektrische Gate-Schicht 85B nicht geätzt (vertieft).
  • Wie in 14 dargestellt, ragt die erste leitfähige Schicht 100B von der WFA-Schicht 90B in einem Ausmaß von H4 vor, da die Materialien für die erste leitfähige Schicht 100B und die WFA-Schicht 90B unterschiedlich sind, und das Ausmaß der Ätzung (die Tiefe) der ersten leitfähigen Schichten 100B und der WFA-Schicht 90B unterschiedlich sind. In einigen Ausführungsformen ist H4 kleiner als etwa ±50 nm.
  • In einigen Ausführungsformen unterscheidet sich eine Höhe der vertieften dritten leitfähigen Schicht 100A, gemessen vom Substrat, von einer Höhe der vertieften ersten leitfähigen Schicht 100B um ein Ausmaß H2. In einigen Ausführungsformen ist H2 kleiner als etwa ±60 nm. In einigen Ausführungsformen ist die Höhe der vertieften ersten leitfähigen Schicht 100B größer als die Höhe der vertieften dritten leitfähigen Schicht 130A und in anderen Ausführungsformen ist die Höhe der vertieften ersten leitfähigen Schicht 100B kleiner als die Höhe der vertieften dritten leitfähigen Schicht 130A.
  • Ebenso unterscheidet sich eine Höhe der WFA-Schicht 90A im Bereich A, gemessen vom Substrat, von einer Höhe der WFA-Schicht 90B im Bereich B um ein Ausmaß H3. In einigen Ausführungsformen ist H3 kleiner als etwa ±60 nm. In einigen Ausführungsformen ist die Höhe der WFA-Schicht 90A größer als die Höhe der Höhe der WFA-Schicht 90B und in anderen Ausführungsformen ist die Höhe der WFA-Schicht 90A kleiner als die Höhe der WFA-Schicht 90B.
  • Wie in 15 dargestellt, werden ferner die Gate-Vertiefungen 91, 92 und 93 mit einer zweiten Isolierschicht 140 gefüllt. Eine Deckschicht aus einem zweiten Isoliermaterial wird gebildet und ein Planarisierungsarbeitsschritt, wie ein CMP-Prozess, wird durchgeführt. Die zweite Isolierschicht 140 enthält eine oder mehrere Schichten Isoliermaterial, wie ein Material auf Siliziumnitridbasis, enthaltend SiN, SiCN oder SiOCN.
  • Wie in 15 dargestellt, enthalten Kurzkanal-FETs 101, 102 eine erste dielektrische Gate-Schicht 85A und eine erste Gate-Elektrode. Die erste Gate-Elektrode enthält eine WFA-Schicht 90A (die unter der leitfähigen Schicht liegt) in Kontakt mit der ersten dielektrischen Gate-Schicht 85A und einer ersten leitfähigen Schicht 100A (leitfähigen Volumen-Schicht). Die erste Gate-Elektrode enthält ferner eine dritte leitfähige Schicht 130A (obere leitfähige Schicht) und eine zweite leitfähige Schicht 120A) leitfähige Zwischenschicht), die zwischen der ersten leitfähigen Schicht 100A und der dritten leitfähigen Schicht 130A angeordnet ist. Die erste leitfähige Schicht 100A ragt von der WFA-Schicht 90A vor. Eine Isolierschicht 140 ist in Kontakt mit der dritten leitfähigen Schicht 130A vorgesehen.
  • Ein Langkanal-FET 103 enthält eine zweite dielektrische Schicht 85B und eine zweite Gate-Elektrode. Die zweite Gate-Elektrode enthält eine WFA-Schicht 90B in Kontakt mit der zweiten dielektrischen Gate-Schicht 85B und einer ersten leitfähigen Schicht 100B. Eine Isolierschicht 140 ist in Kontakt mit einer oberen Oberfläche der WFA-Schicht 90B und der ersten leitfähigen Schicht 100B vorgesehen.
  • 16–20 zeigen beispielhafte Abläufe des Herstellungsprozesses einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 16–20 sind Querschnittsansichten entsprechend Linie X1-X1 von 1A. Es ist klar, dass zusätzliche Arbeitsschritte vor, während und nach Prozessen vorgesehen sein können, die durch 16–20 dargestellt sind, und einige der in der Folge beschriebenen Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Arbeitsschritte/Prozesse kann veränderbar sein. Ferner können dieselbe(n) oder ähnliche(n) Konfiguration, Struktur, Materialien, Arbeitsschritte oder Prozesse der vorangehenden Ausführungsformen in dieser Ausführungsform verwendet werden und die ausführliche Erklärung kann unterlassen werden.
  • In dieser Ausführungsform werden ein Kurzkanal-FET vom n-Typ, ein Langkanal-FET vom n-Typ und ein Kurzkanal-FET vom p-Typ in Bereich A, Bereich B bzw. Bereich C gebildet.
  • Nachdem die Dummy-Gate-Strukturen ähnlich wie in 4 entfernt wurden, wird eine dielektrische Gate-Schicht 85 im Gate-Raum 81', 82' und 83' gebildet, wie in 16 dargestellt ist. Ferner wird eine erste Arbeitsfunktionseinstellungs-(WFA)Schicht 92 für einen p-Kanal-FET im Gate-Raum 82' in Bereich C gebildet, wie in 16 dargestellt ist.
  • Eine Deckschicht aus einem geeigneten leitfähigen Material wird über den Gate-Räumen und der ersten ILD-Schicht 75 gebildet und ein Strukturierungsarbeitsschritt, der Lithografie und Ätzen enthält, wird zur Bildung der ersten WFA-Schicht 92 für einen p-Kanal-FET im Gate-Raum 82' (und dem umgebenden Bereich) ausgeführt. Die erste WFA-Schicht 92 enthält eine oder mehrere Schichten aus leitfähigem Material. Beispiele für die erste WFA-Schicht 92 für den p-Kanal-FET enthalten Ti, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co. In einer Ausführungsform wird Ti verwendet. Die Dicke der ersten WFA-Schicht 92 liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 10 nm. Die erste WFA-Schicht 92 kann durch chemische Dampfphasenabscheidung (CVD), physikalische Dampfphasenabscheidung (PVD), enthaltend Sputtern, Atomlagenabscheidung (ALD) oder andere geeignete Verfahren gebildet werden. Wie in 16 dargestellt, wird die erste WFA-Schicht 92 konform im Gate-Raum 82' gebildet.
  • Wie in 17 dargestellt, wird dann eine zweite WFA-Schicht 94 für n-Kanal-FETs in den Gate-Räumen 81' und 83' gebildet. Eine Deckschicht aus einem geeigneten leitfähigen Material wird über den Gate-Räumen und der ersten WFA-Schicht 92 gebildet. Die zweite WFA-Schicht 94 enthält eine oder mehrere Schichten aus leitfähigem Material. Beispiele für die zweite WFA-Schicht 94 für einen n-Kanal-FET enthalten TiN, TaN, TaAlC, TiC, TiAl, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC. In einer Ausführungsform wird Ti verwendet. Die Dicke der zweiten WFA-Schicht 94 liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 10 nm. Die zweite WFA-Schicht 94 kann durch chemische Dampfphasenabscheidung (CVD), physikalische Dampfphasenabscheidung (PVD), enthaltend Sputtern, Atomlagenabscheidung (ALD) oder andere geeignete Verfahren gebildet werden. Wie in 17 dargestellt, wird die zweite WFA-Schicht 94 konform in den Gate-Räumen 81' und 83' gebildet. Es wird festgehalten, dass die Reihenfolge der Bildung der ersten WFA-Schicht 92 und der zweiten WFA-Schicht 94 verändert werden kann. Die zweite WFA-Schicht 94 besteht aus einem anderen Material als die erste WFA-Schicht 92.
  • Anschließend wird, ähnlich wie in 6, ein erstes Metallmaterial 100 über der Struktur von 17 gebildet, wie in 18 dargestellt ist. Das erste Metallmaterial 100 besteht aus einem anderen Material als zumindest eine der ersten WFA-Schicht 92 und der zweiten WFA-Schicht 94.
  • Wie in 19 dargestellt ist, wird dann ein Planarisierungsarbeitsschritt durchgeführt, um den oberen Teil des abgeschiedenen ersten Metallmaterials 100 zu entfernen. Nach dem Planarisierungsarbeitsschritt werden die erste leitfähige Schicht 100A für eine Metall-Gate-Elektrode eines Kurzkanal-FET vom n-Typ, die erste leitfähige Schicht 100B für eine Metall-Gate-Elektrode eines Langkanal-FET vom n-Typ und die erste leitfähige Schicht 100C für eine Metall-Gate-Elektrode eines Kurzkanal-FET vom p-Typ in jedem der Gate-Räume gebildet. Der Kurzkanal-FET vom n-Typ in Bereich A enthält auch eine dielektrische Gate-Schicht 85A und eine zweite WFA-Schicht 94A, der Langkanal-FET in Bereich B enthält auch eine dielektrische Gate-Schicht 85B und eine zweite WFA-Schicht 94B und der Kurzkanal-FET vom p-Typ in Bereich C enthält eine dielektrische Gate-Schicht 85C und eine zweite WFA-Schicht 94C.
  • Sobald die Struktur von 19 gebildet ist, werden ähnliche Arbeitsschritte wie in 8–15 durchgeführt und die Struktur von 20 wird erhalten.
  • Wie in 20 dargestellt, enthält ein Kurzkanal-FET 104 vom n-Typ eine erste dielektrische Gate-Schicht 85A und eine erste Gate-Elektrode. Die erste Gate-Elektrode enthält eine zweite WFA-Schicht 94A in Kontakt mit der ersten dielektrischen Gate-Schicht 85A und einer ersten leitfähigen Schicht 100A. Ferner enthält die erste Gate-Elektrode eine dritte leitfähige Schicht 130A und eine zweite leitfähige Schicht 120A, die zwischen der ersten und zweiten leitfähigen Schicht 100A, 120A und der dritten leitfähigen Schicht 130A angeordnet sind. Die erste leitfähige Schicht 100A ragt von der zweiten leitfähigen Schicht 120A vor. Eine Isolierschicht 140 ist in Kontakt mit der dritten leitfähigen Schicht 130A vorgesehen.
  • Ein Langkanal-FET 106 vom n-Typ enthält eine zweite dielektrische Gate-Schicht 85B und eine zweite Gate-Elektrode. Die zweite Gate-Elektrode enthält eine zweite WFA-Schicht 94B in Kontakt mit der zweiten dielektrischen Gate-Schicht 85B und einer ersten leitfähigen Schicht 100B. Eine Isolierschicht 140 ist in Kontakt mit einer oberen Oberfläche der zweiten WFA-Schicht 94B und der ersten leitfähigen Schicht 100B.
  • Ein Kurzkanal-FET 105 vom p-Typ enthält eine dritte dielektrische Gate-Schicht 85C und eine dritte Gate-Elektrode. Die dritte Gate-Elektrode enthält eine erste WFA-Schicht 92C in Kontakt mit der ersten dielektrischen Gate-Schicht 85A, einer zweiten WFA-Schicht 94C und einer ersten leitfähigen Schicht. Ferner enthält die dritte Gate-Elektrode eine dritte leitfähige Schicht und eine zweite leitfähige Schicht, die zwischen der ersten und zweiten leitfähigen Schicht und der dritten leitfähigen Schicht angeordnet sind, ähnlich wie bei dem Kurzkanal-FET vom n-Typ. Die erste leitfähige Schicht ragt von der zweiten leitfähigen Schicht vor. Eine Isolierschicht 140 ist in Kontakt mit der dritten leitfähigen Schicht vorgesehen.
  • 21–23 zeigen beispielhafte Abläufe eines Herstellungsprozesses einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 21–23 sind Querschnittsansichten entsprechend einer Linie X1-X1 von 1A. Es ist klar, dass zusätzliche Arbeitsschritte vor, während und nach den Prozessen vorgesehen sein können, die durch 21–23 dargestellt sind, und einige der in der Folge beschriebenen Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert sein können. Die Reihenfolge der Arbeitsschritte/Prozesse kann veränderbar sein. Ferner können dieselbe(n) oder ähnliche(n) Konfiguration, Struktur, Materialien, Arbeitsschritte oder Prozesse der vorangehenden Ausführungsformen in dieser Ausführungsform verwendet werden und die ausführliche Erklärung kann unterlassen werden.
  • Sobald die Struktur von 10 gebildet ist, wie in 21 dargestellt, werden dritte leitfähige Schichten 130A über den ersten leitfähigen Schichten 100A und den WFA-Schichten 90A gebildet. In einer Ausführungsform enthalten die dritten leitfähigen Schichten 130A' Wolfram (W), gebildet zum Beispiel durch ALD unter Verwendung von WCl5 und H2 als Quellengase. Im Allgemeinen wird Wolfram durch ALD selektiv über einer leitfähigen Oberfläche gebildet und wird nicht über eine Isolierfläche gebildet. Daher können die dritten leitfähigen Schichten 130A', die aus W bestehen, nur auf den ersten leitfähigen Schichten 100A und den WFA-Schichten 90A gebildet werden. Durch Einstellen der Abscheidungszeit können die dritten leitfähigen Schichten 130' mit einer erforderlichen Dicke gebildet werden.
  • Sobald die Struktur von 21 gebildet ist, werden ähnliche Arbeitsschritte wie in 14 durchgeführt und die Struktur von 22 wird erhalten.
  • Ferner werden ähnliche Arbeitsschritte wie in 15 durchgeführt und die Struktur von 23 wird erhalten.
  • Wie in 23 dargestellt, enthalten Kurzkanal-FETs 101', 102' eine erste dielektrische Gate-Schicht 85A und eine erste Gate-Elektrode. Die erste Gate-Elektrode enthält eine WFA-Schicht 90A in Kontakt mit der ersten dielektrischen Gate-Schicht 85A und einer ersten leitfähigen Schicht 100A. Ferner enthält die erste Gate-Elektrode eine dritte leitfähige Schicht 130A'. Die erste leitfähige Schicht 100A ragt von der zweiten leitfähigen Schicht 120A vor. Eine Isolierschicht 140 ist in Kontakt mit der dritten leitfähigen Schicht 130A' vorgesehen. Wenn die erste leitfähige Schicht 100A und die dritte leitfähige Schicht 130A' aus einem anderen Material bestehen, kann eine Grenzfläche zwischen diesen zwei Schichten beobachtet werden. Wenn die erste leitfähige Schicht 100A und die dritte leitfähige Schicht 130A' aus demselben Material bestehen (z. B. W) kann keine Grenzfläche zwischen diesen zwei Schichten beobachtet werden und die Kombination der ersten leitfähigen Schicht 100A und der dritten leitfähigen Schicht 130A' bildet eine T-Form im Querschnitt.
  • Ein Langkanal-FET 103' enthält eine zweite dielektrische Gate-Schicht 85B und eine zweite Gate-Elektrode. Die zweite Gate-Elektrode enthält eine zweite WFA-Schicht 90B in Kontakt mit der zweiten dielektrische Gate-Schicht 85B und einer ersten leitfähigen Schicht 100B. Eine Isolierschicht 140 ist in Kontakt mit einer oberen Oberfläche der WFA-Schicht 90B und der ersten leitfähigen Schicht 100B vorgesehen.
  • 24 zeigt eine beispielhafte Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es können dieselbe(n) oder ähnliche(n) Konfiguration, Struktur, Materialien, Arbeitsschritte oder Prozesse der vorangehenden Ausführungsformen in dieser Ausführungsform verwendet werden und die ausführliche Erklärung kann unterlassen werden.
  • In dieser Ausführungsform ist die erste leitfähige Schicht nicht über der oberen Oberfläche der WFA-Schicht 90A' angeordnet. Während der Bildung der WFA-Schicht 90A' wird ein Gate-Raum vollständig mit einem Material für die WFA-Schicht gefüllt und ein Rückätzarbeitsschritt wird durchgeführt, um das für die WFA-Schicht eingefüllte Material zurückzuätzen. Dann wird eine zweite leitfähige Schicht 120A' gebildet, gefolgt von einer Bildung der dritten leitfähigen Schicht 130A''.
  • In Bereich B ist die Dicke der WFA-Schicht 90B' größer als im Fall der vorangehenden Ausführungsformen, zum Beispiel 15.
  • Die Höhe der dritten leitfähigen Schicht 130A'' von einem Substrat unterscheidet sich in einigen Ausführungsformen von einer Höhe der ersten leitfähigen Schicht 100B. In anderen Ausführungsformen ist die Höhe der dritten leitfähigen Schicht 130A'' im Wesentlichen dieselbe wie die Höhe der ersten leitfähigen Schicht 100B, wobei der Höhenunterschied innerhalb von etwa 2 nm liegt.
  • Es ist klar, dass die in 15, 20, 23 und 24 dargestellten Vorrichtungen weiteren CMOS-Prozessen zur Bildung verschiedener Merkmale unterzogen werden, wie verbindender leitfähiger Schichten, dielektrischer Schichten, Passivierungsschichten, usw. In der vorangehenden Ausführungsform sind die Herstellungsschritte für einen FinFET beschrieben. Der obenstehende Herstellungsprozess kann jedoch auch bei anderen Arten von FET, wie einem planaren FET, angewendet werden.
  • Die verschiedenen, hier beschriebenen Ausführungsformen oder Beispiele bieten gegenüber dem Stand der Technik mehrere Vorteile. Da zum Beispiel in der vorliegenden Offenbarung die dritte leitfähige Schicht, die ein Metallmaterial mit einem geringeren Widerstand als die WFA-Schichten enthält, abgeschieden wird, kann der Gate-Widerstand verringert werden. Da ferner die Metall-Gate-Struktur für einen Kurzkanal-FET und die Metall-Gate-Struktur für einen Langkanal-FET separat gebildet werden, kann das Ausmaß einer Ätzung der WFA für den Kurzkanal-FET und den Langkanal-FET kontrolliert werden.
  • Es ist klar, dass nicht alle Vorteile unbedingt hier besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Dummy-Gate-Struktur über einem Substrat gebildet. Eine erste Isolierschicht wird über der Dummy-Gate-Struktur gebildet. Die Dummy-Gate-Struktur wird entfernt, sodass ein Gate-Raum in der ersten Isolierschicht gebildet wird. Eine erste leitfähige Schicht wird im Gate-Raum gebildet, sodass ein verkleinerter Gate-Raum gebildet wird. Der verkleinerte Gate-Raum wird mit einer zweiten leitfähigen Schicht gefüllt, die aus einem anderen Material als die erste leitfähige Schicht besteht. Die eingefüllte erste leitfähige Schicht und die zweite leitfähige Schicht werden vertieft, sodass eine erste Gate-Vertiefung entsteht. Eine dritte leitfähige Schicht wird über der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht in der ersten Gate-Vertiefung gebildet. Nach dem Vertiefen der eingefüllten ersten leitfähigen Schicht und der zweiten leitfähigen Schicht ragt die zweite leitfähige Schicht von der ersten leitfähigen Schicht vor.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Dummy-Gate-Struktur für einen ersten Feldeffekttransistor (FET) mit einer Gate-Länge Lg1 in einer ersten Region gebildet und eine zweite Dummy-Gate-Struktur für einen zweiten FET mit einer Gate-Länge Lg2 wird in einer zweiten Region gebildet. Lg2 ist größer als Lg1. Eine erste Isolierschicht wird über der ersten und zweiten Dummy-Gate-Struktur gebildet. Die erste und zweite Dummy-Gate-Struktur werden entfernt, sodass ein erster Gate-Raum bzw. ein zweiter Gate-Raum in der Isolierschicht gebildet werden. Eine erste erste leitfähige Schicht wird im ersten Gate-Raum gebildet, sodass ein erster verkleinerter Gate-Raum entsteht, und eine zweite erste leitfähige Schicht wird im ersten Gate-Raum gebildet, sodass ein zweiter verkleinerter Gate-Raum entsteht. Der erste verkleinerte Gate-Raum wird mit einer ersten zweiten leitfähigen Schicht gefüllt, die aus einem anderen Material als die erste erste leitfähige Schicht besteht, und der zweite verkleinerte Gate-Raum wird mit einer zweiten zweiten leitfähigen Schicht aus einem andere Material als die zweite erste leitfähige Schicht gefüllt. Die zweite Region wird mit einer Maskenschicht bedeckt. Die eingefüllte erste erste leitfähige Schicht und die erste zweite leitfähige Schicht werden vertieft, sodass eine erste Gate-Vertiefung entsteht, während die zweite Region mit der Maskenschicht bedeckt ist. Eine dritte leitfähige Schicht wird über der ersten ersten leitfähigen Schicht und der ersten zweiten leitfähigen Schicht in der ersten Gate-Vertiefung gebildet, während die zweite Region mit der Maskenschicht bedeckt ist. Nach dem Bilden der dritten leitfähigen Schicht wird die Maskenschicht entfernt. Die dritte leitfähige Schicht in der ersten Region und die zweite erste leitfähige Schicht und die zweite zweite leitfähige Schicht in der zweiten Region werden vertieft.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung einen ersten Feldeffekttransistor (FET), der eine erste dielektrische Schicht und eine erste Gate-Elektrode enthält. Die erste Gate-Elektrode enthält eine erste untere leitfähige Schicht, eine erste obere leitfähige Schicht und eine leitfähige Zwischenschicht, die zwischen der ersten unteren leitfähigen Schicht und der ersten oberen leitfähigen Schicht angeordnet ist. Die erste untere leitfähige Schicht enthält eine erste darunterliegende leitfähige Schicht in Kontakt mit der ersten dielektrischen Gate-Schicht und eine erste leitfähige Volumen-Schicht. Die erste leitfähige Volumen-Schicht ragt von der ersten darunterliegenden leitfähigen Schicht vor.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer Dummy-Gate-Struktur über einem Substrat; Bilden einer ersten Isolierschicht über der Dummy-Gate-Struktur; Entfernen der Dummy-Gate-Struktur, sodass ein Gate-Raum in der ersten Isolierschicht entsteht; Bilden einer ersten leitfähigen Schicht im Gate-Raum, sodass ein verkleinerter Gate-Raum entsteht; Füllen des verkleinerten Gate-Raums mit einer zweiten leitfähigen Schicht, die aus einem anderen Material als die erste leitfähige Schicht besteht; Vertiefen der eingefüllten ersten leitfähigen Schicht und der zweiten leitfähigen Schicht, sodass eine erste Gate-Vertiefung entsteht; und Bilden einer dritten leitfähigen Schicht über der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht in der ersten Gate-Vertiefung, wobei nach dem Vertiefen der eingefüllten ersten leitfähigen Schicht und der zweiten leitfähigen Schicht die zweite leitfähige Schicht von der ersten leitfähigen Schicht vorragt.
  2. Verfahren nach Anspruch 1, des Weiteren umfassend ein Bilden einer vierten leitfähigen Schicht über der zweiten leitfähigen Schicht vor dem Bilden der dritten leitfähigen Schicht.
  3. Verfahren nach Anspruch 1 oder 2, des Weiteren umfassend: Vertiefen der dritten leitfähigen Schicht, sodass eine zweite Gate-Vertiefung gebildet wird; und Bilden einer zweiten Isolierschicht über der vertieften dritten leitfähigen Schicht in der zweiten Gate-Vertiefung.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Material der zweiten leitfähigen Schicht dasselbe ist wie ein Material der dritten leitfähigen Schicht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei das Material der zweiten leitfähigen Schicht zumindest eines von W, Co, Ti, Al und Cu enthält.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Material der ersten leitfähigen Schicht zumindest eines von TiN, Al, TaAlC und TiAl enthält.
  7. Verfahren nach Anspruch 4 und einem der vorangehenden Ansprüche, wobei das Material der vierten leitfähigen Schicht zumindest eines von TiN, TaN und Ti enthält.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer ersten Dummy-Gate-Struktur für einen ersten Feldeffekttransistor (FET) mit einer Gate-Länge Lg1 in einer ersten Region und einer zweiten Dummy-Gate-Struktur für einen zweiten Feldeffekttransistor (FET) mit einer Gate-Länge Lg2 in einer zweiten Region, wobei Lg2 größer als Lg1 ist; Bilden einer ersten Isolierschicht über der ersten und der zweiten Dummy-Gate-Struktur; Entfernen der ersten und der zweiten Dummy-Gate-Struktur, sodass ein erster Gate-Raum bzw. ein zweiter Gate-Raum in der ersten Isolierschicht entstehen; Bilden einer ersten ersten leitfähigen Schicht im ersten Gate-Raum, sodass ein erster verkleinerter Gate-Raum entsteht, und einer zweiten ersten leitfähigen Schicht im ersten Gate-Raum, sodass ein zweiter verkleinerter Gate-Raum entsteht; Füllen des ersten verkleinerten Gate-Raums mit einer ersten zweiten leitfähigen Schicht, die aus einem anderen Material als die erste erste leitfähige Schicht besteht, und des zweiten verkleinerten Gate-Raums mit einer zweiten zweiten leitfähigen Schicht, die aus einem anderen Material als die zweite erste leitfähige Schicht besteht; Bedecken der zweiten Region mit einer Maskenschicht; Vertiefen der eingefüllten ersten ersten leitfähigen Schicht und der ersten zweiten leitfähigen Schicht, sodass eine erste Gate-Vertiefung entsteht, während die zweite Region mit der Maskenschicht bedeckt ist; Bilden einer dritten leitfähigen Schicht über der ersten ersten leitfähigen Schicht und der zweiten ersten leitfähigen Schicht in der ersten Gate-Vertiefung, während die zweite Region mit der Maskenschicht bedeckt ist; nach dem Bilden der dritten leitfähigen Schicht, Entfernen der Maskenschicht; und Vertiefen der dritten leitfähigen Schicht in der ersten Region und der zweiten ersten leitfähigen Schicht und der zweiten zweiten leitfähigen Schicht in der zweiten Region.
  9. Verfahren nach Anspruch 8, wobei nach dem Vertiefen der eingefüllten ersten ersten leitfähigen Schicht und der ersten zweiten leitfähigen Schicht die erste zweite leitfähige Schicht von der ersten ersten leitfähigen Schicht vorragt.
  10. Verfahren nach Anspruch 8 oder 9, wobei nach dem Vertiefen der dritten leitfähigen Schicht in der ersten Region und der zweiten ersten leitfähigen Schicht und der zweiten zweiten leitfähigen Schicht in der zweiten Region die zweite zweite leitfähige Schicht von der zweiten ersten leitfähigen Schicht vorragt.
  11. Verfahren nach Anspruch 8 oder 9, wobei nach dem Vertiefen der dritten leitfähigen Schicht in der ersten Region und der zweiten ersten leitfähigen Schicht und der zweiten zweiten leitfähigen Schicht in der zweiten Region sich die Höhe der vertieften dritten leitfähigen Schicht von einem Substrat von der Höhe der vertieften zweiten zweiten leitfähigen Schicht vom Substrat unterscheidet.
  12. Verfahren nach einem der Ansprüche 8 bis 11, des Weiteren umfassend ein Bilden einer vierten leitfähigen Schicht über der ersten zweiten leitfähigen Schicht vor dem Bilden der dritten leitfähigen Schicht.
  13. Verfahren nach einem der Ansprüche 8 bis 12, des Weiteren umfassend, nach dem Vertiefen der dritten leitfähigen Schicht in der ersten Region und der zweiten ersten leitfähigen Schicht und der zweiten zweiten leitfähigen Schicht in der zweiten Region, ein Bilden einer zweiten Isolierschicht über der vertieften dritten leitfähigen Schicht und der vertieften zweiten zweiten leitfähigen Schicht und der zweiten ersten leitfähigen Schicht.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Material der ersten zweiten leitfähigen Schicht dasselbe ist wie ein Material der dritten leitfähigen Schicht.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei das Material der ersten und zweiten leitfähigen Schicht zumindest eines von W, Co, Ti, Al und Cu enthält.
  16. Verfahren nach einem der Ansprüche 8 bis 14, wobei das Material der ersten und zweiten ersten leitfähigen Schicht zumindest eines von TiN, Al, TaAlC und TiAl enthält.
  17. Verfahren nach Anspruch 12 und einem der Ansprüche 8 bis 16, wobei das Material der vierten leitfähigen Schicht zumindest eines von TiN, TaN und Ti enthält.
  18. Halbleitervorrichtung, umfassend: einen ersten Feldeffekttransistor (FET), enthaltend eine erste dielektrische Gate-Schicht und eine erste Gate-Elektrode, wobei: die erste Gate-Elektrode eine erste untere leitfähige Schicht, eine erste obere leitfähige Schicht und eine leitfähige Zwischenschicht zwischen der ersten unteren leitfähigen Schicht und der ersten oberen leitfähigen Schicht enthält; die erste untere leitfähige Schicht eine erste darunterliegende leitfähige Schicht in Kontakt mit der ersten dielektrischen Gate-Schicht und einer ersten leitfähigen Volumen-Schicht enthält; und die erste leitfähige Volumen-Schicht von der ersten darunterliegenden leitfähigen Schicht vorragt.
  19. Halbleitervorrichtung nach Anspruch 18, des Weiteren umfassend: einen zweiten FET, enthaltend eine zweite dielektrische Gate-Schicht und eine zweite Gate-Elektrode, wobei: die zweite Gate-Elektrode eine zweite darunterliegende leitfähige Schicht in Kontakt mit der zweiten dielektrischen Gate-Schicht und einer zweiten leitfähigen Volumen-Schicht enthält; und die Isolierschicht in Kontakt mit einer oberen Oberfläche der zweiten darunterliegenden Schicht vorgesehen ist.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei sich die Höhe der ersten oberen leitfähigen Schicht von einem Substrat von der Höhe der zweiten oberen leitfähigen Schicht von dem Substrat unterscheidet.
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