CN111162121A - 半导体装置 - Google Patents

Abstract

提供可抑制通断损耗的半导体装置。半导体衬底(50)具有第1表面(S1)、第2表面(S2)，第2表面设置有沟槽(TR)的开口(OP)。第1导电型载流子存储层(52)设置于第1导电型漂移层(51)的第2表面(S2)侧。第2导电型基极层(53)设置于载流子存储层(52)的第2表面(S2)侧，到达第2表面(S2)。第1导电型杂质层(54)设置于基极层(53)的第2表面(S2)侧。沟槽电极(70)隔着内表面绝缘膜(61)设置于沟槽(TR)内。内表面绝缘膜(61)在面向基极层(53)的部分具有第1厚度(Ta)，在面向漂移层(51)的部分具有第2厚度，在面向载流子存储层(52)的部分具有第1厚度(Ta)及第2厚度(Tb)。第2厚度(Tb)比第1厚度(Ta)厚。

Description

半导体装置

技术领域

本发明涉及半导体装置，特别涉及具有沟槽电极的半导体装置。

背景技术

就IGBT(Insulated Gate Bipolar Transistor：绝缘栅极双极晶体管)等半导体开关元件(半导体装置)而言，例如在通用逆变器及AC(Alternating Current：交流)伺服机构等领域中广泛应用于功率模块，该功率模块用于进行三相电动机的可变速控制。从节能的观点出发，谋求减少半导体开关元件的功率损耗。半导体开关元件的功率损耗主要是由接通损耗、通断损耗引起的。

例如，根据日本特开2016-111077号公报，公开了具有沟槽栅极构造的IGBT。通过应用沟槽栅极构造而使沟道密度提高，由此能够降低接通损耗。另外，就上述公报所公开的IGBT而言，具有比漂移层的杂质浓度高的杂质浓度的载流子存储层配置于基极层之下，由此能够进一步降低损耗。

专利文献1：日本特开2016-111077号公报

作为降低沟槽栅极型的IGBT的通断损耗的方法之一，存在降低作为寄生电容之一的栅极-集电极间电容(下面也称为“Cgc”)的方法。但是，关于具有载流子存储层的IGBT，迄今为止没有对抑制向其它特性的不良影响并且降低Cgc的方法进行充分研究。更一般而言，对于具有载流子存储层的半导体装置，迄今为止没有针对抑制向其它特性的不良影响并且降低寄生电容的方法进行充分研究。

发明内容

本发明就是为了解决上述那样的课题而提出的，其目的在于提供设置载流子存储层并且能够抑制通断损耗的半导体装置。

本发明的半导体装置具有半导体衬底、内表面绝缘膜、沟槽电极。半导体衬底具有第1表面、第2表面，该第2表面是与第1表面相反侧的面且设置有沟槽的开口。半导体衬底具有第1导电型的漂移层、第1导电型的载流子存储层、第2导电型的基极层、以及第1导电型的杂质层。载流子存储层设置于漂移层的第2表面侧，具有比漂移层的杂质浓度高的杂质浓度。基极层设置于载流子存储层的第2表面侧，到达第2表面。杂质层设置于基极层的第2表面侧。沟槽贯穿杂质层、基极层、载流子存储层而到达漂移层。内表面绝缘膜覆盖沟槽的内表面。沟槽电极以隔着内表面绝缘膜而面向漂移层、载流子存储层、基极层、杂质层的方式设置于沟槽内。内表面绝缘膜在面向基极层的部分具有第1厚度，在面向漂移层的部分具有第2厚度，在面向载流子存储层的部分具有第1厚度及所述第2厚度。第2厚度比第1厚度厚。

发明的效果

根据本发明，内表面绝缘膜在面向基极层的部分具有第1厚度，在面向漂移层的部分具有第2厚度，在面向载流子存储层的部分具有第1厚度及第2厚度，第2厚度比第1厚度厚。由此，不会对由基极层构成的沟道的电压阈值特性造成影响，降低由沟槽电极引起的寄生电容。能够通过该寄生电容的降低，对半导体装置的通断损耗进行抑制。

附图说明

图1是概略地表示本发明的实施方式1中的半导体装置的结构的俯视图。

图2是沿图1的线IIA-IIA的局部剖视图(A)、及沿图1的线IIB-IIB的局部剖视图(B)。

图3是表示图2的半导体装置所具有的半导体衬底的杂质浓度分布的第1例的曲线图。

图4是表示图2的半导体装置所具有的半导体衬底的杂质浓度分布的第2例的曲线图。

图5是表示图2的半导体装置所具有的半导体衬底的杂质浓度分布的第3例的曲线图。

图6是表示图2的半导体装置所具有的半导体衬底的杂质浓度分布的第4例的曲线图。

图7是表示对比例的半导体装置的结构的局部剖视图，对比例的半导体装置设置有具有均匀厚度的内表面绝缘膜。

图8是针对沟槽的深度比载流子存储层的底面浅的半导体装置，示出断开状态下的电位分布的模拟结果的局部剖视图。

图9是针对沟槽的深度比载流子存储层的底面深的半导体装置，示出断开状态下的电位分布的模拟结果的局部剖视图。

图10是基于图8及图9的结果，示意性地表示半导体衬底中的深度和电场强度的关系的曲线图。

图11是概略地表示本发明的实施方式2中的半导体装置的结构的局部剖视图。

图12是概略地表示本发明的实施方式3中的半导体装置的结构的局部剖视图。

图13是表示本发明的实施方式3及其第1及第2变形例中的接通电压和栅极-集电极间电容Cgc的关系的例子的曲线图。

图14是概略地表示本发明的实施方式4中的半导体装置的结构的局部剖视图。

图15是概略地表示本发明的实施方式5中的半导体装置的结构的局部剖视图。

图16是概略地表示本发明的实施方式6中的半导体装置的结构的局部剖视图。

图17是概略地表示本发明的实施方式7中的半导体装置的结构的局部俯视图。

图18是沿图17的线XVIII-XVIII的局部剖视图。

图19是沿图17的线XIX-XIX的局部剖视图。

图20是概略地表示本发明的实施方式7的变形例中的半导体装置的结构的局部俯视图。

图21是概略地表示本发明的实施方式8中的半导体装置的结构的局部俯视图。

图22是沿图21的线XXII-XXII的局部剖视图。

图23是表示沟槽间距比图24的情况宽的情况下的断开状态时的电位分布的模拟结果的局部剖视图。

图24是表示沟槽间距比图23的情况窄的情况下的断开状态时的电位分布的模拟结果的局部剖视图。

图25是概略地表示本发明的实施方式9中的半导体装置的结构的局部俯视图。

图26是概略地表示本发明的实施方式10中的半导体装置的结构的局部俯视图。

标号的说明

BT底部，R1单元区域，R2电极配线区域，R3栅极配线区域，R5终端区域，S1、S2表面(第1及第2表面)，IS内表面，OP开口，TR沟槽，Pc棱角面，Ps侧面，Pu上表面，TRe1～TRe4延长沟槽部，TRx1～TRx3交叉沟槽部，TRc1～TRc4单元沟槽部，52载流子存储层，21、22、24接触部，45栅极焊盘，37层间绝缘膜，41集电极(collector)电极(electrode)(第1主电极)，42发射极电极(第2主电极)，46栅极配线层，50半导体衬底，51n^-漂移层，52n载流子存储层，53、53a、53bp基极层、54发射极层、56n缓冲层，57p集电极层，61内表面绝缘膜，63分离绝缘膜，70、71沟槽电极，71a、74a上部电极，71b、73b埋入电极，71bp凸起部，74ap凸起部分，101、102、201～209 IGBT(半导体装置)。

具体实施方式

下面，基于附图对本发明的实施方式进行说明。此外，在以下附图中，对相同或相当的部分标注相同的参照标号，不重复其说明。

<实施方式1>

(结构)

图1是概略地表示本实施方式1中的IGBT 101(半导体装置)的结构的俯视图。图2(A)及图2(B)是IGBT 101的单元区域R1(图1)处的彼此相邻的局部剖视图，具体而言，是各自沿图1的线IIA-IIA及线IIB-IIB的局部剖视图。此外，在图1中，为了容易观察图，针对发射极电极42(第2主电极)，仅通过双点划线示出其外缘。

IGBT 101具有半导体衬底50、内表面绝缘膜61、沟槽电极70、集电极电极41(第1主电极)、发射极电极42、层间绝缘膜37。半导体衬底50具有表面S1(第1表面)、与表面S1相反侧的面即表面S2(第2表面)。在本说明书中，将半导体衬底50中的“深度”定义为从表面S2算起的距离。半导体衬底50具有n^-漂移层51、n载流子存储层52、p基极层53、n⁺发射极层54(杂质层)、p集电极层57。半导体衬底50还可以具有n缓冲层56。

n^-漂移层51具有面向表面S1的下表面、面向表面S2的上表面。n^-漂移层51呈n型(第1导电型)。n载流子存储层52设置于表面S2侧，具体而言，设置于n^-漂移层51的上表面之上。n载流子存储层52呈n型，具有比n^-漂移层51的杂质浓度高的杂质浓度。p基极层53设置于n载流子存储层52的表面S2侧，具体而言，设置于n载流子存储层52的上表面之上。p基极层53呈p型(与第1导电型不同的第2导电型)。p基极层53由p型p基极层53b和p⁺型p基极层53a构成。p基极层53在图2(A)的剖面位置处没有到达表面S2，但如图2(B)所示在与图2(A)的剖面相邻的其它剖面位置到达表面S2。在图2(B)中，就p基极层53而言，将包含到达表面S2的面在内的区域的杂质浓度提高而设为p⁺型的p基极层53a，但也可以不将到达表面S2的面的杂质浓度提高而是将包含到达表面S2的面的区域也与p基极层53b一体地形成。以后，省略p基极层53a和p基极层53b的区别而表示为p基极层53，但以下所示的p基极层53也可以与图2(A)及图2(B)同样地由p基极层53a及p基极层53b构成，也可以仅由p基极层53b构成。n⁺发射极层54选择性地设置于p基极层53的表面S2侧。具体而言，n⁺发射极层54局部地设置于p基极层53的上表面侧，到达表面S2。n⁺发射极层54呈n型。n缓冲层56呈n型，具有比n^-漂移层51的杂质浓度高的杂质浓度。n缓冲层56配置于n^-漂移层51和集电极电极41之间，具体而言配置于n^-漂移层51和p集电极层57之间。p集电极层57隔着n缓冲层56设置于n^-漂移层51的下表面之上。也可以省略n缓冲层56。

集电极电极41设置于半导体衬底50的第1表面S1之上。集电极电极41通过与p集电极层57接触而与p集电极层57电连接。发射极电极42设置于半导体衬底50的表面S2之上。发射极电极42通过与n⁺发射极层54接触而与n⁺发射极层54(杂质层)电连接。

在半导体衬底50设置有沟槽TR。沟槽TR具有底部BT、开口OP、连接底部BT和开口OP的内表面IS。沟槽TR的开口OP设置于半导体衬底50的表面S2。沟槽TR贯穿n⁺发射极层54、p基极层53、n载流子存储层52而到达n^-漂移层51。优选沟槽电极70的最深部的深度处的沟槽TR的宽度Wbt比表面S2处的开口OP的宽度Wop小。换言之，优选沟槽TR在内表面绝缘膜61和沟槽电极70的边界的最深部(图2中的最下部)的深度Dd处，具有比宽度Wop小的宽度Wbt。

内表面绝缘膜61覆盖沟槽TR的内表面。沟槽电极70以隔着内表面绝缘膜61而面向n^-漂移层51、n载流子存储层52、p基极层53、n⁺发射极层54的方式设置于沟槽TR内。内表面绝缘膜61在面向p基极层53的部分具有厚度Ta(第1厚度)，在面向n^-漂移层51的部分具有厚度Tb(第2厚度)，在面向n载流子存储层52的部分具有厚度Ta及厚度Tb。厚度Tb比厚度Ta厚。将p基极层53和n载流子存储层52的边界的深度定义为Dp，并且将n载流子存储层52和n^-漂移层51的边界的深度定义为Dn，并且将满足Dp<Dg<Dn的一个深度定义为深度Dg。内表面绝缘膜61具有配置得比深度Dg浅的上部分61a、配置得比深度Dg深的下部分61b。优选下部分61b具有比厚度Ta大的厚度Tb。在本实施方式中，下部分61b的厚度可以是均匀的。

此外，上述的关于内表面绝缘膜61的厚度的特征在单元区域R1内满足即可，在单元区域R1外可以不满足。

就半导体衬底50(图2)而言，作为面内方向(与半导体衬底50的厚度方向垂直的方向)的布局即平面布局(图1)，而具有单元区域R1、配置于单元区域R1的外侧的栅极配线区域R3、配置于单元区域R1及栅极配线区域R3的外侧的终端区域R5。栅极配线区域R3是用于将栅极电位施加于沟槽电极70的区域。为此，在栅极配线区域R3设置有栅极配线层46。栅极配线层46将栅极焊盘45、沟槽电极70彼此连接。栅极焊盘45是用于从外部向IGBT 101施加栅极电位的电极。在终端区域R5，典型地说，设置有如保护环(未图示)那样的用于使耐压提高的构造。

图3～图6各自是深度方向的半导体衬底50的杂质浓度分布的第1～第4例。此外，本分布是图2(A)所示的局部剖视图中的分布。在这些例子中，在深度Dn处，观察到杂质浓度分布中的弯折部KN。因此，通过进行深度方向的杂质浓度分布分析，能够对深度Dn进行测定。另外，在这些例子中，n载流子存储层52的杂质浓度的最小值比n^-漂移层51的杂质浓度的最大值高。典型地说，n^-漂移层51的杂质浓度大致是均匀(恒定)的。

(对比例)

图7是概略地表示对比例的IGBT 100的结构的局部剖视图，IGBT 100设置有具有均匀厚度的内表面绝缘膜。IGBT 100的内表面绝缘膜60具有均匀的厚度Ta。因此，在沟槽TR的底部BT附近的对比中，对比例的IGBT 100的内表面绝缘膜60(图7)比本实施方式的IGBT101的内表面绝缘膜61(图2)薄。其结果，对比例的IGBT100具有更大的栅极-集电极间电容Cgc，因此，具有更大的通断损耗。

这里，第1，如果将IGBT 100的厚度Ta设得更大，则栅极-集电极间电容Cgc变小。但是，这会增大IGBT的阈值电压。电压阈值需要根据IGBT的用途而处于特定的范围内。因此，通常不允许为了减小Cgc而自由地将厚度Ta优化。

第2，如果将沟槽TR的宽度(图7中的横向的尺寸)设得更小，则对沟槽TR的底部BT附近的栅极-集电极间电容Cgc的形成进行抑制。但是，在该情况下，为了形成沟槽电极70而向沟槽TR内填充导电体的工序变得困难。

第3，如果将沟槽TR的深度(图7中的纵向的尺寸)设得更小，则对沟槽TR的侧面的栅极-集电极间电容Cgc的形成进行抑制。但是，该方法存在极限，难以显著地降低Cgc。这是因为如果将沟槽TR的深度设为比载流子存储层52的底面浅，则耐压会降低。下面对该情况进行说明。

图8及图9各自是表示沟槽TR的深度比载流子存储层52的底面的深度Dn浅的情况和比其深的情况下的断开状态时的电位分布的模拟结果的局部剖视图。在图中，等高线表示电位。在沟槽TR浅的情况下，在沟槽TR的底部附近，特别在角部CT处，等高线变得密集，这意味着电场集中。图10是基于这些模拟结果，示意性地表示半导体衬底中的深度和电场强度的关系的曲线图。通常，耐压大致与电场强度的深度方向的积分值对应。根据图10可知，在沟槽TR的深度比深度Dn小的情况下，耐压会显著降低。

(效果的总结)

根据本实施方式，内表面绝缘膜61(图2)在面向p基极层53的部分具有厚度Ta，在面向n^-漂移层51的部分具有厚度Tb，在面向n载流子存储层52的部分具有厚度Ta及厚度Tb，厚度Tb比厚度Ta厚。由此，不会对由p基极层53构成的沟道的电压阈值特性造成影响，降低栅极-集电极间电容Cgc。能够通过Cgc的降低，对IGBT的通断损耗进行抑制。

优选沟槽电极70的最深部的深度处的沟槽TR的宽度Wbt(图2)比表面S2处的开口OP的宽度Wop小。由此，能够避免在沟槽TR内埋入电极的工序变得困难，并且降低沟槽TR的底面的面积。通过降低沟槽TR的底面的面积，从而进一步降低栅极-集电极间电容Cgc。因此，能够进一步对IGBT的通断损耗进行抑制。

<实施方式2>

(结构)

图11是概略地表示本实施方式2中的IGBT 102(半导体装置)的结构的局部剖视图。IGBT 102也与IGBT 101(图2：实施方式1)同样地，内表面绝缘膜61在面向p基极层53的部分具有厚度Ta，在面向n^-漂移层51的部分具有厚度Tb，在面向n载流子存储层52的部分具有厚度Ta及厚度Tb，厚度Tb比厚度Ta厚。在本实施方式中，进一步地，内表面绝缘膜61中的比沟槽电极70的最深部的深度深的部分具有厚度Tc(第3厚度)，厚度Tc比厚度Tb厚。具体而言，内表面绝缘膜61的下部分61b在沟槽TR的底部BT之上具有比厚度Tb大的厚度Tc。

此外，在本说明书中，内表面绝缘膜的“厚度”被定义为内表面绝缘膜的与沟槽的内表面垂直的方向的尺寸。例如，在图11中，在沟槽TR的底部BT，由于内表面IS的法线沿着纵向，因此纵向的尺寸与厚度对应，在从底部BT离开一定程度的位置处，由于内表面IS的法线沿着横向(严格而言，从横向稍微倾斜的方向)，因此横向(严格而言，从横向稍微倾斜的方向)的尺寸与厚度对应。

此外，由于上述之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

(效果)

根据本实施方式，内表面绝缘膜61中的比沟槽电极70的最深部的深度深的部分具有比厚度Tb厚的厚度Tc。由此，避免由于沟槽TR的侧面上的内表面绝缘膜61而使得向沟槽TR内埋入沟槽电极70的工序变得困难，并且对沟槽TR的底部BT附近的栅极-集电极间电容Cgc的形成进行抑制。因此，能够使用实用的制造方法，并且进一步对IGBT的通断损耗进行抑制。

<实施方式3>

(结构)

图12是概略地表示本实施方式3中的IGBT 201(半导体装置)的结构的局部剖视图。IGBT 201具有沟槽电极71以替代沟槽电极70(图1：实施方式1)。沟槽电极71具有上部电极71a、埋入电极71b。上部电极71a与内表面绝缘膜61中的具有厚度Ta的部分接触。埋入电极71b与内表面绝缘膜61中的具有厚度Tb的部分接触。具体而言，沟槽电极71具有配置得比深度Dg浅的上部电极71a、配置得比上部电极71a深的埋入电极71b。IGBT 201在沟槽TR内具有将上部电极71a和埋入电极71b隔开的分离绝缘膜63。在本实施方式中，埋入电极71b与具有作为栅极电极的功能的上部电极71a电连接。作为用于得到这样的电连接的结构，例如，使用后述的实施方式7的第1变形例。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

(效果)

根据本实施方式，在沟槽TR内设置将上部电极71a和埋入电极71b隔开的分离绝缘膜63。由此，抑制在沟槽TR内表面中的面向分离绝缘膜63的部分附近即虚线部CC(图12)处形成栅极-集电极间电容Cgc。由此，能够进一步对IGBT的通断损耗进行抑制。

埋入电极71b在本实施方式中与上部电极71a电连接。由此，将埋入电极71b的电位稳定化。因此，能够将IGBT的特性稳定化。

(变形例)

在上述本实施方式中，埋入电极71b与上部电极71a电连接，由此将埋入电极71b的电位设为栅极电位。作为变形例，可以将埋入电极71b的电位设为栅极电位之外的电位。

作为第1变形例，也可以是埋入电极71b与发射极电极42电连接而并非上部电极71a。在该情况下，埋入电极71b经由发射极电极42与n⁺发射极层54(杂质层)电连接。由此，将埋入电极71b的电位设为发射极电位。作为用于得到这样的电连接的结构，例如，使用后述的实施方式7。根据本变形例，通过固定为发射极电位的埋入电极71b而将上部电极71a屏蔽。因此，降低作为栅极电极的上部电极71a的栅极-集电极间电容Cgc。通过Cgc的降低，能够对IGBT的通断损耗进行抑制。

作为第2变形例，埋入电极71b也可以是电浮动的。由此，将埋入电极71b的电位设为浮动电位。根据本变形例，不需要设置用于固定埋入电极71b的电位的结构。因此，能够将IGBT的结构简化。

图13是表示本实施方式3及其第1及第2变形例中的接通电压和栅极-集电极间电容Cgc的关系的例子的曲线图。从降低栅极-集电极间电容Cgc的观点出发，优异度从低到高的顺序为第1变形例、第2变形例、及本实施方式。从降低接通电压的观点出发，优异度从低到高的顺序为本实施方式、第2变形例、及第1变形例。

<实施方式4>

图14是概略地表示本实施方式4中的IGBT 202(半导体装置)的结构的局部剖视图。IGBT 202也与IGBT 201(图12：实施方式2)同样地，内表面绝缘膜61在面向p基极层53的部分具有厚度Ta，在面向n^-漂移层51的部分具有厚度Tb，在面向n载流子存储层52的部分具有厚度Ta及厚度Tb，厚度Tb比厚度Ta厚。在本实施方式中，进一步地，内表面绝缘膜61中的比沟槽电极70的最深部的深度深的部分具有厚度Tc(第3厚度)，厚度Tc比厚度Tb。具体而言，内表面绝缘膜61的下部分61b在沟槽TR的底部BT之上具有比厚度Tb大的厚度Tc。由于除此之外的结构与上述实施方式3的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

根据本实施方式，得到与实施方式2的效果类似的效果。具体而言，避免由于沟槽TR侧面上的内表面绝缘膜61而使得向沟槽TR内埋入沟槽电极70的工序变得困难，并且对沟槽TR的底部BT附近的栅极-集电极间电容Cgc的形成进行抑制。因此，能够进一步对IGBT的通断损耗进行抑制。

<实施方式5>

图15是概略地表示本实施方式5中的IGBT 203(半导体装置)的结构的局部剖视图。IGBT 203具有埋入电极73b以替代埋入电极71b(图12：实施方式3)。埋入电极73b具有表面S2侧的上表面Pu、面向n^-漂移层51及n载流子存储层52的侧面Ps、配置于上表面Pu和侧面Ps之间且相对于上表面Pu及侧面Ps的每一者倾斜的棱角面(angular surface)Pc。上表面Pu面向沟槽TR的开口OP，侧面Ps面向沟槽TR的内表面IS。以其它观点而言，上表面Pu和侧面Ps所成的角部是圆形的，在角部附近内表面绝缘膜61的厚度局部增大。此外，由于除此之外的结构与上述实施方式3或4的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

根据本实施方式，埋入电极73b的角部的尖锐度得到抑制。因此，向埋入电极73b的角部的电场集中得到抑制。因此，能够使IGBT的耐压提高。

<实施方式6>

图16是概略地表示本实施方式6中的IGBT 204(半导体装置)的结构的局部剖视图。IGBT 204具有上部电极74a以替代上部电极71a(图12：实施方式3)。上部电极74a具有凸起部分74ap。凸起部分74ap在半导体衬底50的面内方向(图16中的横向)隔着分离绝缘膜63与埋入电极71b相对。埋入电极71b的上方角部(上表面的端部)隔着分离绝缘膜63被上部电极74a覆盖。优选凸起部分74ap从比深度Dp深且比深度Dg浅的位置延伸至深度Dg。此外，由于除此之外的结构与上述实施方式3或4的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

根据本实施方式，上部电极74a具有凸起部分74ap，由此增强了埋入电极71b和上部电极74a之间的电容耦合。由此，在埋入电极71b处于浮动状态的情况下，埋入电极71b的电位也一定程度被稳定化。因此，能够将IGBT的特性稳定化。

此外，“埋入电极71b处于浮动状态的情况”并不限于有意地不设置用于固定埋入电极71b的电位的电气路径的情况，还包含在制造时设置了该电气路径，但之后由于某些原因而使该电气路径发生了断线的情况。由于不能够可靠预测该断线何时产生，因此即使在设置了该电气路径的情况下，为了应对将来有可能产生的断线，应用本实施方式也是有效的。

<实施方式7>

(结构)

图17是概略地表示本实施方式7中的IGBT 205(半导体装置)的结构的局部俯视图。图18及图19各自是沿图17的线XVIII－XVIII及线XIX-XIX的局部剖视图。此外，在图17中，为了容易观察图，省略了若干部件的图示。

就半导体衬底50而言，作为平面布局，区分为单元区域R1、电极配线区域R2、栅极配线区域R3、终端区域R5。电极配线区域R2配置于单元区域R1和栅极配线区域R3之间。栅极配线区域R3用于将栅极电位施加于上部电极71a。电极配线区域R2在本实施方式中用于将发射极电位施加于埋入电极71b。在单元区域R1(图17)，沟槽TR具有单元沟槽部TRc1～TRc4。单元沟槽部TRc1～TRc4彼此相邻，各自线状地延伸。在图17中，单元沟槽部TRc1～TRc4各自在横向延伸。

在电极配线区域R2，设置有延长沟槽部TRe1～TRe4、交叉沟槽部TRx1～TRx3。延长沟槽部TRe1～TRe4各自线状地延伸。在图17中，延长沟槽部TRe1～TRe4各自在横向延伸。延长沟槽部TRe1～TRe4彼此相邻。延长沟槽部TRe1～TRe4各自从单元沟槽部TRc1～TRc4延长。延长沟槽部TRe1～TRe4到达栅极配线区域R3。交叉沟槽部TRx1～TRx3各自在与延长沟槽部TRe1～TRe4交叉的方向，具体而言在图17中的纵向延伸。在本实施方式中，交叉沟槽部TRx1～TRx3各自与延长沟槽部TRe1～TRe4交叉，在图中是正交的。交叉沟槽部TRx1～TRx3彼此相邻。

在延长沟槽部TRe1～TRe4中的至少1个处，在交叉沟槽部TRx1～TRx3之间，埋入电极71b具有向沟槽TR的开口OP(在图18中，向上方)凸出且贯穿上部电极71a的凸起部71bp。凸起部71bp向沟槽TR的开口OP(在图18中，向上方)局部地凸出。此外，凸起部71bp和上部电极71a之间通过分离绝缘膜63而绝缘。

在本实施方式中，延长沟槽部TRe1～TRe4全部具有凸起部71bp。换言之，延长沟槽部TRe1～TRe4各自具有凸起部71bp。交叉沟槽部TRx1～TRx3形成由彼此相邻的交叉沟槽部TRx1、TRx2夹着的第1区域、由彼此相邻的交叉沟槽部TRx2、TRx3夹着的第2区域。设置于延长沟槽部TRe1～TRe4每一者的凸起部71bp仅设置于第1及第2区域的一者。另外，在第1及第2区域的每一者设置有至少1个凸起部71bp。优选设置于延长沟槽部TRe1～TRe4的凸起部71bp如图17所示，交替地配置于第1及第2区域。

在凸起部71bp之上设置有与凸起部71bp接触且由导电体构成的接触部21。接触部21与发射极电极42电连接。换言之，将发射极电位施加于接触部21。为此，接触部21可以为发射极电极42的一部分，或者可以是与发射极电极42接触的部件。

延长沟槽部TRe1～TRe4的一端(图17中的右端)位于电极配线区域R2和栅极配线区域R3的边界。在电极配线区域R2处在延长沟槽部TRe1～TRe4内延伸的上部电极71a从电极配线区域R2和栅极配线区域R3的边界进一步延伸至栅极配线区域R3内。因此，在上述边界处上部电极71a延伸至延长沟槽部TRe1～TRe4外。由此，在栅极配线区域R3处能够容易地得到与上部电极71a的电连接。为了该电连接，在栅极配线区域R3设置有与上部电极71a接触且由导电体构成的接触部22。接触部22与栅极配线层46(图1)电连接。换言之，将栅极电位施加于接触部22。为此，接触部22可以为栅极配线层46的一部分，或者可以是与栅极配线层46接触的部件。

此外，由于除此之外的结构与上述实施方式3～6的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

(效果)

根据本实施方式，通过经由凸起部71bp的与埋入电极71b的电连接，能够将埋入电极71b的电位固定为发射极电位。由于凸起部71bp配置于单元区域R1和栅极配线区域R3间的电极配线区域R2，因此在平面布局中凸起部71bp与为了将栅极电位施加于上部电极71a而设置于栅极配线区域R3的构造不重叠。由此，避免了由于配线重叠而形成过大的台阶。

延长沟槽部TRe1～TRe4全部具有凸起部71bp，由此能够使埋入电极71b的电位更充分地稳定化。

(第1变形例)

在本变形例中，接触部21(图18)与作为栅极电极的上部电极71a电连接而并非发射极电极。换言之，将栅极电位施加于接触部21。为此，接触部21可以为栅极配线层46(图1)的一部分，或者可以是与栅极配线层46接触的部件。根据本变形例，通过经由凸起部71bp的与埋入电极71b的电连接，也能够将埋入电极71b的电位固定。

(第2变形例)

图20是概略地表示本实施方式7的变形例中的IGBT 206(半导体装置)的结构的局部俯视图。此外，在图20中，为了容易观察图，省略了若干部件的图示。在本变形例中，仅延长沟槽部TRe1～TRe4的一部分具有凸起部71bp。在图中，延长沟槽部TRe1～TRe4中仅延长沟槽部TRe1及延长沟槽部TRe3具有凸起部71bp。由此，能够省略交叉沟槽部TRx1～TRx3(图17)中的交叉沟槽部TRx3。因此，能够降低电极配线区域R2的宽度(图20中的横向的尺寸)。因此，能够增大IGBT的有效面积。

<实施方式8>

(结构)

图21是概略地表示本实施方式8中的IGBT 207(半导体装置)的结构的局部俯视图。图22是沿图21的线XXII-XXII的局部剖视图。沿图21的线XIX-XIX的局部剖视图与上述图19相同。此外，在图21中，为了容易观察图，省略了若干部件的图示。

就半导体衬底50而言，作为平面布局，区分为单元区域R1、电极配线区域R2、栅极配线区域R3、终端区域R5。电极配线区域R2配置于单元区域R1和栅极配线区域R3之间。栅极配线区域R3在本实施方式中用于将栅极电位施加于上部电极71a的一部分(第1部分)。电极配线区域R2在本实施方式中用于将上部电极71a的一部分(第2部分)与发射极电极42(主电极)电连接。

在电极配线区域R2设置有延长沟槽部TRe1～TRe4、交叉沟槽部TRx1及TRx2。延长沟槽部TRe1～TRe4各自线状地延伸。延长沟槽部TRe1～TRe4彼此相邻。延长沟槽部TRe1～TRe4各自从单元沟槽部TRc1～TRc4延长。延长沟槽部TRe1～TRe4的一部分，具体而言延长沟槽部TRe1、TRe3到达栅极配线区域R3。交叉沟槽部TRx1及TRx2各自在与延长沟槽部TRe1～TRe4交叉的方向，具体而言在图21中的纵向延伸。在本实施方式中，交叉沟槽部TRx2与延长沟槽部TRe1～TRe4交叉。交叉沟槽部TRx1与延长沟槽部TRe1、TRe3交叉，与延长沟槽部TRe2、TRe4的端部接触。交叉沟槽部TRx1、TRx2彼此相邻。

延长沟槽部TRe1～TRe4包含延长沟槽部TRe1及TRe3(至少1个第1沟槽部)、延长沟槽部TRe2及TRe4(至少1个第2沟槽部)。延长沟槽部TRe1及TRe3中的上部电极71a与栅极配线区域R3的接触部22电连接。延长沟槽部TRe2及TRe4处的上部电极71a经由接触部24与发射极电极42电连接。在延长沟槽部TRe2及TRe4(第2沟槽部)处，埋入电极71b在交叉沟槽部TRx1、TRx2中的与单元区域R1最接近的交叉沟槽部TRx2和单元区域R1之间具有凸起部71bp。凸起部71bp如在实施方式7中叙述过那样，向沟槽TR的开口OP(在图18中，向上方)凸出且贯穿上部电极71a。另外，凸起部71bp通过向沟槽TR的开口OP局部地凸出而将上部电极71a断开。在这些凸起部71bp与单元区域R1之间，IGBT 207在上部电极71a之上具有接触部24(图22)。接触部24与n⁺发射极层54(杂质层)电连接。换言之，接触部24与发射极电极42电连接。为了得到该电连接，典型地说，为了得到短路，接触部24可以为发射极电极42的一部分，或者可以为与发射极电极42电接触的部件。

此外，由于除此之外的结构与上述实施方式7或其变形例的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

(效果)

根据本实施方式，在延长沟槽部TRe2及TRe4(第2沟槽部)处，通过凸起部71bp(图18)将上部电极71a从栅极配线区域R3电断开。该被断开的部分通过设置于其上的接触部24(图22)与n⁺发射极层54电连接(典型地说，短路)。通过该结构，将延长沟槽部TRe2及TRe4内的上部电极71a的电位固定为发射极电位，因此延长沟槽部TRe2及TRe4内的上部电极71a失去作为栅极电极的功能。其结果，能够使沟槽TR中的作为栅极沟槽起作用的沟槽的间距比沟槽TR的间距大。因此，能够缩小栅极电容而不扩大沟槽TR的间距。其结果，通过栅极电容的降低使通断特性提高，并且如下面说明的那样，能够避免由沟槽间距过大引起的耐压的降低。

图23及图24各自是表示沟槽间距相对宽的情况及窄的情况下的断开状态时的电位分布的模拟结果的局部剖视图。在图中，等高线表示电位。在沟槽间距宽的情况下(图23)，在沟槽TR的底部附近，特别在角部CT处，等高线变得密集，这意味着电场集中。该电场集中可能导致耐压的降低。

<实施方式9>

图25是概略地表示本实施方式9中的IGBT 208(半导体装置)的结构的局部俯视图。此外，在图25中，为了容易观察图，省略了若干部件的图示。

就IGBT 208而言，作为与IGBT 205(图17：实施方式7)的差异，延长沟槽部TRe1～TRe4及交叉沟槽部TRx1～TRx3的线宽不是均匀的。具体而言，相比于与交叉沟槽部TRx1～TRx3分离的部分，在与交叉沟槽部TRx1～TRx3接触的部分，延长沟槽部TRe1～TRe4具有更窄的宽度。另外，相比于与延长沟槽部TRe1～TRe4分离的部分，在与延长沟槽部TRe1～TRe4接触的部分，交叉沟槽部TRx1～TRx3具有更窄的宽度。其结果，延长沟槽部TRe1～TRe4和交叉沟槽部TRx1～TRx3的交叉部的最大宽度Ws变窄。此外，由于除此之外的结构与上述实施方式7或其变形例的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

根据本实施方式，由于最大宽度Ws变窄，因此能够改善将电极材料(典型地说，多晶硅)堆积于沟槽内时的埋入性。此外，根据并非延长沟槽部及交叉沟槽部这两者而是仅其中一者如上述那样局部地具有窄的宽度的变形例，交叉部的最大宽度Ws也一定程度变窄。因此，即使在这样的情况下，也会一定程度得到与本实施方式同样的效果。另外，如上所述沟槽局部地具有窄的宽度这一特征不仅能够应用于实施方式7，也能够应用于实施方式7的变形例或实施方式8。

<实施方式10>

图26是概略地表示本实施方式10中的IGBT 209(半导体装置)的结构的局部俯视图。此外，在图26中，为了容易观察图，省略了若干部件的图示。

就IGBT 209而言，作为与IGBT 205(图17：实施方式7)的差异，延长沟槽部TRe1～TRe4、交叉沟槽部TRx1～TRx3彼此(并非是十字状)T字状地连接。其结果，在延长沟槽部TRe1～TRe4和交叉沟槽部TRx1～TRx3的连接部处，距离沟槽侧壁最远的位置PE和沟槽侧壁之间的距离DE变小。此外，由于除此之外的结构与上述实施方式7或其变形例的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。

根据本实施方式，能够改善将电极材料(典型地说，多晶硅)堆积于沟槽内时的埋入性。此外，如上所述沟槽接合部为T字状这一特征不仅能够应用于实施方式7，也能够应用于实施方式7的变形例或实施方式8。

在上述各实施方式中对简单的IGBT进行了详述，但半导体装置也可以是反向导通(RC：Reverse Conducting)-IGBT。另外，半导体装置也可以是与IGBT不同的装置，例如，也可以是MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)。另外，对第1导电型为n型且第2导电型为p型的情况进行了详述，但这些导电型也可以是相反的。另外，半导体衬底的制造方法并不特别限定，也可使用浮动区(FZ：Floating Zone)衬底来准备，或者也可以使用外延衬底来准备。本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

Claims (16)

1.一种半导体装置，其具备半导体衬底，该半导体衬底具有第1表面以及第2表面，该第2表面是与所述第1表面相反侧的面且设置有沟槽的开口，所述半导体衬底包含：

第1导电型的漂移层；

第1导电型的载流子存储层，其设置于所述漂移层的所述第2表面侧，具有比所述漂移层的杂质浓度高的杂质浓度；

第2导电型的基极层，其设置于所述载流子存储层的所述第2表面侧，到达所述第2表面；以及

第1导电型的杂质层，其选择性地设置于所述基极层的所述第2表面侧，

所述沟槽贯穿所述杂质层、所述基极层、所述载流子存储层而到达所述漂移层，

所述半导体装置还具备：

内表面绝缘膜，其覆盖所述沟槽的内表面；以及

沟槽电极，其以隔着所述内表面绝缘膜而面向所述漂移层、所述载流子存储层、所述基极层、所述杂质层的方式设置于所述沟槽内，

所述内表面绝缘膜在面向所述基极层的部分具有第1厚度，在面向所述漂移层的部分具有第2厚度，在面向所述载流子存储层的部分具有所述第1厚度及所述第2厚度，所述第2厚度比所述第1厚度厚。

2.根据权利要求1所述的半导体装置，其中，

所述沟槽电极的最深部的深度处的所述沟槽的宽度比所述第2表面处的所述沟槽的所述开口的宽度小。

3.根据权利要求1或2所述的半导体装置，其中，

所述内表面绝缘膜中的比所述沟槽电极的最深部的深度深的部分具有第3厚度，所述第3厚度比所述第2厚度厚。

4.根据权利要求1至3中任一项所述的半导体装置，其中，

所述沟槽电极具有上部电极以及埋入电极，该上部电极与所述内表面绝缘膜中的具有所述第1厚度的部分接触，该埋入电极与所述内表面绝缘膜中的具有所述第2厚度的部分接触，

所述半导体装置在所述沟槽内还具备将所述上部电极和所述埋入电极隔开的分离绝缘膜。

5.根据权利要求4所述的半导体装置，其中，

所述埋入电极具有所述第2表面侧的上表面、面向所述漂移层及所述载流子存储层的侧面、配置于所述上表面和所述侧面之间且相对于所述上表面及所述侧面的每一者倾斜的棱角面。

6.根据权利要求4所述的半导体装置，其中，

所述上部电极具有隔着所述分离绝缘膜在所述半导体衬底的面内方向与所述埋入电极相对的部分。

7.根据权利要求4至6中任一项所述的半导体装置，其中，

所述埋入电极是电浮动的。

8.根据权利要求4至6中任一项所述的半导体装置，其中，

所述埋入电极与所述上部电极电连接。

9.根据权利要求4至6中任一项所述的半导体装置，其中，

所述埋入电极与所述杂质层电连接。

10.根据权利要求8或9所述的半导体装置，其中，

就所述半导体衬底而言，作为面内方向上的布局，区分为单元区域、用于将栅极电位施加于所述上部电极的栅极配线区域、以及在所述单元区域和所述栅极配线区域之间配置的用于将电位施加于所述埋入电极的电极配线区域，

在所述单元区域，所述沟槽具有各自线状地延伸并且彼此相邻的多个单元沟槽部，

在所述半导体衬底的所述电极配线区域设置有：

多个延长沟槽部，它们各自线状地延伸且彼此相邻，并且，各自从所述多个单元沟槽部延长且到达所述栅极配线区域；以及

多个交叉沟槽部，它们各自在与所述多个延长沟槽部交叉的方向延伸，并且彼此相邻，

在所述多个延长沟槽部中的至少1个处，在所述多个交叉沟槽部之间，所述埋入电极具有向所述沟槽的所述开口凸出且贯穿所述上部电极的凸起部。

11.根据权利要求10所述的半导体装置，其中，

所述多个延长沟槽部全部具有所述凸起部。

12.根据权利要求10所述的半导体装置，其中，

仅所述多个延长沟槽部的一部分具有所述凸起部。

13.根据权利要求10至12中任一项所述的半导体装置，其中，

相比于与所述多个交叉沟槽部分离的部分，在与所述多个交叉沟槽部接触的部分，所述多个延长沟槽部具有更窄的宽度。

14.根据权利要求10至13中任一项所述的半导体装置，其中，

相比于与所述多个延长沟槽部分离的部分，在与所述多个延长沟槽部接触的部分，所述多个交叉沟槽部具有更窄的宽度。

15.根据权利要求10至12中任一项所述的半导体装置，其中，

所述多个延长沟槽部和所述多个交叉沟槽部彼此T字状地连接。

16.根据权利要求4至6中任一项所述的半导体装置，其中，

还具备与所述杂质层电连接的主电极，

就所述半导体衬底而言，作为面内方向上的布局，区分为单元区域、用于将栅极电位施加于所述上部电极的栅极配线区域、以及在所述单元区域和所述栅极配线区域之间配置的用于将所述上部电极与所述主电极电连接的电极配线区域，

在所述单元区域，所述沟槽具有各自线状地延伸并且彼此相邻的多个单元沟槽部，

在所述半导体衬底的所述电极配线区域设置有多个延长沟槽部，该多个延长沟槽部各自线状地延伸且彼此相邻，并且各自从所述多个单元沟槽部延长且与所述栅极配线区域电连接，

所述多个延长沟槽部包含所述上部电极与所述栅极配线区域电连接的至少1个第1沟槽部、以及所述上部电极与所述主电极电连接的至少1个第2沟槽部。

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