[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN110571194A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN110571194A
CN110571194A CN201810570900.8A CN201810570900A CN110571194A CN 110571194 A CN110571194 A CN 110571194A CN 201810570900 A CN201810570900 A CN 201810570900A CN 110571194 A CN110571194 A CN 110571194A
Authority
CN
China
Prior art keywords
region
gate structure
dummy gate
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810570900.8A
Other languages
English (en)
Other versions
CN110571194B (zh
Inventor
张海洋
钟伯琛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Tianjin Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810570900.8A priority Critical patent/CN110571194B/zh
Publication of CN110571194A publication Critical patent/CN110571194A/zh
Application granted granted Critical
Publication of CN110571194B publication Critical patent/CN110571194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种半导体器件的制造方法，先在第一区和第二区内形成顶面高度不同的第一虚拟栅极结构和第二虚拟栅极结构，然后利用层间介质层将顶面高度相对较低的第一虚拟栅极结构保护起来，并将第二虚拟栅极结构替换为第二金属栅极结构，之后再次通过化学机械平坦化工艺对第二虚拟栅极结构顶面的高度进行较低，直至暴露出第一虚拟栅极结构，由此可以将第一虚拟栅极结构替换为第一金属栅极结构，本发明的方法避免了原有的形成不同的功函数层时的光刻工艺和刻蚀工艺，使得第一金属栅极结构和第二金属栅极结构的形成工艺能够相互独立，不会对彼此所在的半导体衬底的区域带来额外的工艺损伤，提高最终制得的半导体器件的性能。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
FinFET(鳍式场效应管)器件是一种用于22nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，它可以实现缩小器件的栅极宽度，其结构一般包括凸出于半导体衬底表面的鳍(Fin)、覆盖部分所述鳍(沟道区)的顶面和/或侧壁上的栅极堆叠结构以及位于所述栅极堆叠结构两侧的鳍内的源区和漏区，与平面MOSFET(金属氧化硅半导体场效应管)器件相比，FinFET器件能够在保持很低的截止电流的同时提高驱动电流，因此能够有效的抑制短沟道效应。同时，为了进一步提高FinFET的器件性能，业界普遍采用高K(介电常数)金属栅极结构(高K栅介质层+金属栅电极)来替换常用的多晶硅栅极堆叠结构(氧化硅栅介质层+多晶硅栅电极)。然而目前的高K金属栅极结构的制造方法难以满足更小尺寸、更高性能的FinFET器件的制造。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，能够在不同区分别形成金属栅极结构，且避免某个区的金属栅极结构形成工艺对其他区造成工艺损伤等不利影响，保证了各个区的金属栅极结构的质量，提高最终形成的器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供具有第一区和第二区的半导体衬底；
在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构，且所述第一虚拟栅极结构的顶面低于所述第二虚拟栅极结构的顶面；
在所述第一虚拟栅极结构、第二虚拟栅极结构和所述半导体衬底的表面上沉积层间介质层，并平坦化所述层间介质的顶面至所述第二虚拟栅极结构的顶面；
去除所述第二虚拟栅极结构以形成第二栅极沟槽，在所述第二栅极沟槽中填充第二金属栅极结构，并平坦化所述第二金属栅极结构的顶面至所述第一虚拟栅极结构的顶面；
去除所述第一虚拟栅极结构以形成第一栅极沟槽，在所述第一栅极沟槽中填充第一金属栅极结构。
可选的，所述第一区为NMOS区，所述第二区为PMOS区；或者，所述第一区为PMOS区，所述第二区为NMOS区。
可选的，所述第一金属栅极结构和所述第二金属栅极结构均包括功函数层和金属栅电极层，其中，所述第一金属栅极结构和所述第二金属栅极结构的功函数层的材料不同。
可选的，所述半导体衬底包括：半导体基底；分别位于第一区和第二区的半导体基底表面的多个鳍；位于所述半导体基底的表面的隔离层，所述隔离层覆盖各个鳍的部分侧壁，且所述隔离层的上表面低于每个鳍的顶面。
可选的，所述第一虚拟栅极结构横跨所述第一区的鳍，且覆盖在所述第一区的鳍的部分区域的侧壁和顶面上；所述第二虚拟栅极结构横跨所述第二区的鳍，且覆盖在所述第二区的鳍的部分区域的侧壁和顶面上。
可选的，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上依次形成虚拟栅介质层、虚拟栅极层和硬掩膜层，以在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构，所述初始虚拟结构包括虚拟栅介质层、虚拟栅极层和硬掩膜层；
对所述第一区内的初始虚拟栅极结构中的硬掩膜层进行回刻蚀，使所述第一区的硬掩膜层的顶面低于所述第二区的硬掩膜层的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构；
可选的，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构；
在所述初始虚拟栅极结构和所述半导体衬底的表面上形成硬掩膜层；
图案化所述硬掩膜层，仅保留所述虚拟栅极结构顶面的硬掩膜层；
回刻蚀所述第一区内的硬掩膜层，使所述第一区的硬掩膜层的顶面低于所述第二区的硬掩膜层的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构；
可选的，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构；
对所述第一区内的初始虚拟栅极结构进行回刻蚀，使所述第一区的虚拟栅极结构的顶面低于所述第二区的虚拟栅极结构的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构。
可选的，在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构之后，在所述初始虚拟栅极结构的侧壁上形成栅极侧墙。
可选的，在形成所述栅极侧墙之前或者之后，采用离子注入工艺或者嵌入式源漏外延工艺，在所述初始虚拟栅极结构两侧的半导体衬底中形成源漏区。
可选的，所述硬掩膜层的材料选自氮化硅、氮氧化硅、硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、含硅的抗反射材料和无定形碳中的至少一种。
可选的，所述初始虚拟栅极结构的材料包括多晶硅、非晶硅、锗、硅锗、硅碳中的至少一种。
可选的，在沉积所述层间介质层之前，先在所述第一虚拟栅极结构、第二虚拟栅极结构和所述半导体衬底的表面上沉积刻蚀停止层。
与现有技术相比，本发明的半导体器件的制造方法，在第一区和第二区内形成顶面高度不同的第一虚拟栅极结构和第二虚拟栅极结构后，借助层间介质层对顶面相对较低的第一虚拟栅极结构的保护作用，先将顶面相对较高的第二虚拟栅极结构替换为第二金属栅极结构，并将第二金属栅极结构平坦化至第一虚拟栅极结构的顶面，再将第一虚拟栅极结构替换为第一金属栅极结构，由此可以避免某个区的金属栅极结构形成工艺对其他区造成工艺损伤等不利影响，保证了各个区的金属栅极结构的质量，提高最终形成的器件性能。
附图说明
图1A至图1C是一种半导体器件的制造方法中的器件结构剖面示意图；
图2是本发明具体实施例的半导体器件的制造方法的流程图；
图3A至图3G是本发明具体实施例的半导体器件的制造方法中的器件结构剖面示意图。
具体实施方式
互补型金属氧化物半导体管(Complementary Metal-Oxide-Semiconductor，CMOS)是构成集成电路的基本半导体器件之一。所述互补型金属氧化物半导体管包括：P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管。现有技术为了在减小栅极尺寸的同时控制短沟道效应，通常采用后栅(Gate Last)工艺制作具有高K金属栅(HKMG，High K Metal Gate)的FinFET器件，即采用高K介质材料取代常规的氧化硅等材料作为晶体管的栅介质层，采用金属材料取代常规的多晶硅等材料作为晶体管的栅电极层。而且，为了调节PMOS管和NMOS管的阈值电压，一般会在PMOS晶体管和NMOS晶体管的栅介质层表面形成功函数层(work function layer)，且PMOS晶体管和NMOS晶体管的功函数层一般采用不同的功函数调节材料，其中，PMOS晶体管的功函数层需要具有较高的功函数，而NMOS晶体管的功函数层需要具有较低的功函数，例如PMOS晶体管的功函数层为TiN，PMOS晶体管的功函数层为TiAL，因此，一种常见的具有高K金属栅极结构的FinFET器件的制造过程，包括以下步骤：
首先，请参考图1A，提供一具有NMOS区I和PMOS区II的半导体衬底100，所述半导体衬底100上形成有分别位于NMOS区I和PMOS区II内的鳍100a，相邻鳍100之间形成有顶面低于鳍100a的隔离层100b，且隔离层100b覆盖各个鳍100a的部分侧壁，所述鳍100a的部分区域的侧壁和顶面上形成有多晶硅虚拟栅极结构(未图示)，所述多晶硅虚拟栅极结构的侧壁上形成有栅极侧墙102，所述多晶硅虚拟栅极结构和栅极侧墙102两侧的鳍100a上形成有嵌入式源漏区103，嵌入式源漏区103的顶面通常高于鳍100a的顶面，且能够向沟道区引入应力；
接着，请继续参考图1A，在鳍100a、隔离层100b、多晶硅虚拟栅极结构、栅极侧墙102以及嵌入式源漏区103的表面上依次沉积刻蚀停止层104(可以是氮化硅)以及足够厚的层间介质层105(可以是介电常数K低于4的低K介质)，并对层间介质层105进行顶面平坦化，以暴露出多晶硅虚拟栅极结构的顶面，然后采用刻蚀工艺同时去除NMOS区I和PMOS区II的多晶硅虚拟栅极结构，从而形成位于NMOS区I的栅极沟槽101a以及位于PMOS区II的栅极沟槽101b；
然后，请参考图1B，在层间介质层105、栅极沟槽101a和101b的表面上依次沉积高K栅介质层(K可以大于7)106、TiN(氮化钛)层107、平坦层108以及图案化光刻胶层109，所述图案化光刻胶层109能够遮挡和保护PMOS区II而暴露出NMOS区I；
接着，请参考图1C，以所述图案化光刻胶层109为掩膜，依次刻蚀平坦层108和TiN层107，以去除NMOS区I的TiN层107，保留PMOS区II的TiN层107以作为PMOS区II的功函数层；
之后，可以去除图案化光刻胶层109以及平坦层108，在剩余的TiN层107的表面以及高K栅介质层106的表面上依次沉积TiAl(钛铝)层(未图示)以及金属栅电极层(例如为Al、W等)，沉积的金属栅电极层的厚度足以填满栅极沟槽101a和101b，并对沉积的金属栅电极层进行顶面平坦化至层间介质层105的顶面，从而在NMOS区I和PMOS区II同时形成高K金属栅极结构。
然而，上述方法中，需要在形成PMOS区II的功函数层(即TiN层107)时需要借助一道相应的光刻工艺和刻蚀工艺来暴露出NMOS区I，以去除覆盖在NMOS区I的用于PMOS区II的功函数层，当随着器件尺寸越来越小，例如缩减至7nm时，光学临近效应对光刻工艺的负面影响较大，使得图1B中形成的图案化光刻胶层109会呈锥状(taper profile)，图形的关键尺寸会超出要求范围，由此会导致去除NMOS区I的用于PMOS区II的功函数层的刻蚀工艺产生偏移以及过刻蚀等问题，很容易造成图1C的栅极沟槽底部的鳍(如图1C中的110a虚线框区域的鳍)以及NMOS区I和PMOS区II交界区域的结构(如图1C中的110b虚线框区域的结构)受损，造成最终形成的器件性能下降，甚至失效。
本发明的技术方案，通过在不同区形成顶面高度不同的虚拟栅极结构，无需借助额外的光刻工艺就能将不同区的虚拟栅极结构分别替换为金属栅极结构，可以避免某个区的金属栅极结构形成工艺对其他区造成工艺损伤等不利影响，保证了各个区的金属栅极结构的质量，提高最终形成的器件性能。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，一种半导体器件的制造方法，包括以下步骤：
S1，提供具有第一区和第二区的半导体衬底；
S2，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构，且所述第一虚拟栅极结构的顶面低于所述第二虚拟栅极结构的顶面；
S3，在所述第一虚拟栅极结构、第二虚拟栅极结构和所述半导体衬底的表面上沉积层间介质层，并平坦化所述层间介质的顶面至所述第二虚拟栅极结构的顶面；
S4，去除所述第二虚拟栅极结构以形成第二栅极沟槽，在所述第二栅极沟槽中填充第二金属栅极结构，并平坦化所述第二金属栅极结构的顶面至所述第一虚拟栅极结构的顶面；
S5，去除所述第一虚拟栅极结构以形成第一栅极沟槽，在所述第一栅极沟槽中填充第一金属栅极结构。
请参考图3A，在步骤S1中，提供的半导体衬底300为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底。此外，当待形成的半导体器件为FinFET器件，所述半导体衬底300中形成有若干凸起的鳍(Fin，未图示，可参考图1A的300a)以及位于相邻两鳍之间且顶面齐平于或低于鳍顶面的隔离层(未图示，可参考图1A的300b)，且所述隔离层还将所述半导体衬底300划分出第一区I和第二区II，其中一种提供所述半导体衬底300的步骤包括：
首先，提供一半导体基底，并通过外延生长工艺在所述半导体基底的表面上形成半导体外延层；
然后，刻蚀所述半导体外延层至所述半导体外延层中一定深度或者至所述半导体基底表面或者至所述半导体基底中一定深度，从而形成多个鳍；
接着，在所述半导体基底和鳍的表面上沉积隔离材料，并化学机械平坦化所述隔离材料的顶面，直至暴露出所述鳍的顶面，从而形成顶面与鳍的顶面齐平的隔离层，所述隔离层还将所述半导体基底划分出第一区I和第二区II，还可进一步回刻蚀所述隔离层至一定深度，使得鳍的顶面高出剩余的隔离层的顶面，以使得在后续可以形成围绕在鳍的侧壁和顶面的金属栅极结构，进而提高器件性能，即此时，所述隔离层覆盖各个鳍的部分侧壁，且所述隔离层的上表面低于每个鳍的顶面。
在本发明的其他实施例中，提供所述半导体衬底300的步骤还可以包括：先在半导体衬底300表面上形成具有若干沟槽的图形化硬掩膜层，然后在所述沟槽中外延生长不同于半导体衬底300的半导体外延层，去除所述图形化硬掩膜层后，外延生长的半导体外延层即为半导体衬底300表面上的凸起的鳍；然后可以通过相应的沉积和回刻蚀等工艺在鳍之间的沟槽中形成隔离层。其中，所述第一区I可以为NMOS区，所述第二区II可以为PMOS区；或者，所述第一区I可以为PMOS区，所述第二区II为NMOS区；或者所述第一区I和第二区II均为NMOS区或PMOS区，但之后形成的金属栅极结构中的功函数层不同。
请继续参考图3A，在步骤S2中，首先，可以采用沉积工艺或者热氧化工艺等在所述半导体衬底300的表面上形成虚拟栅介质层(未图示)，所述虚拟栅介质层的材料可以为可包括二氧化硅(SiO2)；然后，在所述虚拟栅介质层的表面上依次沉积虚拟栅极层301和硬掩膜层302，并形成用于定义出初始虚拟栅极结构3020的形状、位置等的图形化光刻胶层(未图示)，其中，所述硬掩膜层301的材料可以选自氮化硅、氮氧化硅、硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、含硅的抗反射材料和无定形碳中的至少一种，所述虚拟栅极层302的材料包括多晶硅、非晶硅、锗、硅锗、硅碳中的至少一种；接着，以所述图形化光刻胶层为掩膜，依次刻蚀所述硬掩膜层302、虚拟栅极层301和虚拟栅介质层，从而在所述半导体衬底300上形成分别位于所述第一区I内和所述第二区II内的初始虚拟栅极结构3020，此时所述第一区I内和所述第二区II内的初始虚拟栅极结构3020的顶面齐平(即高度相同)，且各个初始虚拟栅极结构3020均包括依次层叠在半导体衬底300上的虚拟栅介质层、虚拟栅极层302以及硬掩膜层301，当半导体衬底300具有鳍时，初始虚拟栅极结构3020覆盖在鳍的部分区域(即沟道区)的侧壁和顶面上；
请继续参考图1A和图3A，在步骤S2中，然后，通过侧墙工艺在各个所述初始虚拟栅极结构3020的侧壁上形成栅极侧墙(未图示，可以参考图1A中的102)，用于保护所述初始虚拟栅极结构3020的侧壁，防止所述初始虚拟栅极结构3020的侧壁在后续的源漏区制造工艺中受损，同时还能保护后续的层间介质层的侧壁在所述初始虚拟栅极结构3020的去除工艺中不受损坏；所述侧墙工艺为本领域中常用的制造工艺，具体过程在此不再赘述，此时所述栅极侧墙覆盖在所述虚拟栅介质层、虚拟栅极层以及硬掩膜层的侧壁上，所述栅极侧墙可以是单层结构，也可以是叠层结构，其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种；
请继续参考图1A和图3A，在步骤S2中，接着，可以采用离子注入工艺或者嵌入式源漏外延工艺在所述栅极侧墙和初始虚拟栅极结构3020两侧的半导体衬底300中制造源漏区，嵌入式源漏区的制造过程包括：可以先采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉管工艺(furnance)等，在半导体衬底300、栅极侧墙以及初始虚拟栅极结构3020的表面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，在后续刻蚀初始虚拟栅极结构3020和栅极侧墙两侧的半导体衬底300形成源漏凹槽时，所述掩膜层可以对其他区域以及初始虚拟栅极结构3020和栅极侧墙进行遮蔽保护；之后，通过光刻胶涂覆、曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述图案化光刻胶中的图案定义出了半导体衬底300待刻蚀形成源漏凹槽的区域；然后以所述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻蚀工艺刻蚀掩膜层以及半导体衬底300，以形成源漏凹槽，源漏凹槽的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形，接着，可以通过氧灰化工艺去除图案化光刻胶和所述掩膜层。在本发明的其他实施例中，也可以直接以初始虚拟栅极结构3020和栅极侧墙为掩膜，刻蚀初始虚拟栅极结构3020和栅极侧墙两侧的半导体衬底(例如鳍)，以形成源漏凹槽303；然后，可以通过选择性外延生长工艺继续在源漏凹槽的表面上外延生长合适的应力层，本实施例中，当所述半导体衬底300为硅衬底且第一区I内待形成的器件为NMOS晶体管时，第一区I内的源漏凹槽中外延生长的应力层的材质可以选自硅、硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑和碳硅磷锑砷中的至少一种，第二区II内待形成的器件为PMOS晶体管时，第二区II内的源漏凹槽中外延生长的应力层的材质可以选自硅、锗、硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓和硅锗硼镓铟中至少一种，由此可以产生晶格失配，进而向沟道中引入更大的应力，能够增强载流子迁移率，提高后续形成的金属栅极结构的沟道控制能力，减少漏电流，降低SCE效应和RSCE效应，进一步提高器件性能。需要说明的是，当所述半导体衬底300具有鳍时，源漏区形成在初始虚拟栅极结构3020两侧的鳍上。
请参考图3B，在步骤S2中，接着，对所述第一区I内的初始虚拟栅极结构3020中的硬掩膜层进行回刻蚀，使所述第一区I的硬掩膜层的顶面低于所述第二区II的硬掩膜层的顶面，从而形成位于所述第一区I内的第一虚拟栅极结构3021以及位于所述第二区II内的第二虚拟栅极结构3022，即第一虚拟栅极结构3021包括依次层叠的虚拟栅介质层、虚拟栅极层301a以及硬掩膜层302a，第二虚拟栅极结构3022包括依次层叠的虚拟栅介质层、虚拟栅极层301b以及硬掩膜层302b，且第一虚拟栅极结构3021的虚拟栅介质层和第二虚拟栅极结构3022的虚拟栅介质层的顶面齐平，虚拟栅极层301a和虚拟栅极层301b的顶面齐平，而硬掩膜层302a的顶面低于硬掩膜层302b。这种形成第一虚拟栅极结构3021和第二虚拟栅极结构3022的方法，能够尽量减少回刻蚀初始虚拟栅极结构3020时对半导体衬底300造成的损伤，且能够利用形成初始虚拟栅极结构3020时的原有硬掩膜层，直接制造顶面高度不同的第一虚拟栅极结构3021和第二虚拟栅极结构3022，工艺简单。
若第一区I内的栅极侧墙还覆盖在第一区I内的硬掩膜层的侧壁上时，则可以在回刻蚀所述第一区I内的硬掩膜层的同时，回刻蚀掉所述第一区I内相同高度的所述栅极侧墙，此时栅极侧墙和硬掩膜层的刻蚀选择比接近1:1；或者，在回刻蚀第一区I内的硬掩膜层之后，通过湿法腐蚀等合适的工艺修剪所述第一区I内的所述栅极侧墙至所述第一区I内的硬掩膜层的顶面，以为后续工艺提供相对较大和较为平坦的工艺窗口和工艺表面。
在本发明的其他实施例的步骤S2中，当虚拟栅极层的材质合适时，可以不借助硬掩膜层302，在形成初始虚拟栅极结构的刻蚀工艺完成后，即可去除图3A中剩余的硬掩膜层302，来直接对第一区I内的虚拟栅极层进行回刻蚀，而来获得顶面高度不同的第一虚拟栅极结构和第二虚拟栅极结构，具体过程如下：首先，可以在所述半导体衬底300的表面上依次覆盖虚拟栅介质层(未图示)和虚拟栅极层；然后，对虚拟栅极层和虚拟栅介质层进行刻蚀直至半导体衬底300的表面上，从而在所述半导体衬底300上形成分别位于所述第一区I内和所述第二区II内的初始虚拟栅极结构，此时的初始虚拟栅极结构包括虚拟栅极层和虚拟栅介质层；接着，可以直接对第一区I内的虚拟栅极层进行回刻蚀，以使得第一区I内的虚拟栅极层顶面低于第二区II内的虚拟栅极层顶面，从而形成位于所述第一区I内的第一虚拟栅极结构3021以及位于所述第二区II内的第二虚拟栅极结构3022。此外，在回刻蚀所述虚拟栅极层之前或之后，还可以在各个所述的初始虚拟栅极结构的侧壁上形成栅极侧墙，以及在所述栅极侧墙和初始虚拟栅极结构外侧的半导体衬底300上形成源漏区。这种方法下形成的第一虚拟栅极结构3021和第二虚拟栅极结构3022均包括依次层叠的虚拟栅介质层和虚拟栅极层，只不过第一虚拟栅极结构3021的虚拟栅极层的顶面低于第二虚拟栅极结构3022的虚拟栅极层的顶面。
在本发明的其他实施例的步骤S2中，因虚拟栅极层和硬掩膜层的材质的问题，会造成回刻蚀虚拟栅极层或硬掩膜层的深度不能精确控制，和/或，回刻蚀虚拟栅极层或硬掩膜层时容易对半导体衬底300的表面造成损伤时，还可以在形成初始虚拟栅极结构的刻蚀工艺完成后，先在各个所述的初始虚拟栅极结构的侧壁上形成栅极侧墙，以及在所述栅极侧墙和初始虚拟栅极结构的两侧的半导体衬底300上形成源漏区，然后，去除之前的硬掩膜层，并在暴露出的半导体衬底300、虚拟栅极层以及虚拟栅介质层的表面上重新覆盖一层新的硬掩膜层；然后，通过刻蚀工艺图案化所述硬掩膜层，仅保留所述虚拟栅极结构顶面的新的硬掩膜层；接着，回刻蚀所述第一区I内的新的硬掩膜层，使所述第一区I内的新的硬掩膜层的顶面低于所述第二区II内的新的硬掩膜层的顶面，从而形成位于所述第一区I内的第一虚拟栅极结构3021以及位于所述第二区II内的第二虚拟栅极结构3022。这种方法下的第一虚拟栅极结构3021和第二虚拟栅极结构3022也均包括虚拟栅介质层、虚拟栅极层以及新的硬掩膜层，且第一虚拟栅极结构3021的虚拟栅介质层和第二虚拟栅极结构3022的虚拟栅介质层的顶面齐平，第一虚拟栅极结构3021的虚拟栅极层和第二虚拟栅极结构3022的虚拟栅极层的顶面齐平，而第一虚拟栅极结构3021的新的硬掩膜层的顶面低于第二虚拟栅极结构3022的新的硬掩膜层的顶面。
请参考图3C，在步骤S3中，首先，可以通过物理气相沉积或化学气相沉积等工艺在半导体衬底300、第一虚拟栅极结构3021和第二虚拟栅极结构3022的表面上形成一层刻蚀停止层(未图示)，以保护源漏区及半导体衬底300的其他区域；然后，可以通过物理气相沉积、化学气相沉积或旋涂等工艺，在半导体衬底300、第一虚拟栅极结构3021和第二虚拟栅极结构3022的表面上覆盖足够厚度的层间介质(ILD)层303，此时层间介质层303在半导体衬底300的表面上的沉积厚度不低于第二虚拟栅极结构3022在半导体衬底300的表面上的高度；接着，对层间介质层303的顶面进行化学机械平坦化(CMP，或者化学机械抛光)，直至暴露出第二虚拟栅极结构3022的顶面，图3C中即暴露出硬掩膜层302b的顶面。其中，所述层间介质层303的材质需要根据第一虚拟栅极结构3021和第二虚拟栅极结构3022的材质来选择，只要能够满足在后续去除第一虚拟栅极结构3021和第二虚拟栅极结构3022时能够使得第一虚拟栅极结构3021和第二虚拟栅极结构3022均与其具有较高的刻蚀选择比即可，例如可以为二氧化硅、氮氧化硅、介电常数K低于4的低K介质、有机介电质(ODL)、旋涂碳(SOC)或者抗反射介质(例如含硅的抗反射介质，Si-ARC或者其他底部抗反射介质BARC)等。
请参考图3C、图3D和图3E，在步骤S4中，首先，可以根据硬掩膜层302b、虚拟栅极层301b以及虚拟栅介质层的材质来选择合适的去除工艺，来去除第二虚拟栅极结构3022，例如，先通过干法刻蚀工艺去除硬掩膜层302b，然后通过湿法刻蚀工艺去除虚拟栅极层301b以及虚拟栅介质层，从而在第二虚拟栅极结构的位置形成第二栅极沟槽303a；接着，在所述第二栅极沟槽303a中依次填充高K栅介质层(未图示)、功函数层(未图示)和金属电极层(未图示)，以形成填充于第二栅极沟槽303a的第二金属栅极结构304a；然后，对第二金属栅极结构304a的顶面进行化学机械平坦化，即对金属栅电极层的顶面进行化学机械平坦化，直至暴露出第一虚拟栅极结构3021的顶面，此时第一虚拟栅极结构3021上方多余的高K栅介质层、功函数层以及金属栅电极层等均被去除。其中，高K栅介质层可以采用原子层沉积法(ALD)，从而保证沉积的高K栅介质层在第二栅极沟槽302a1的侧壁以及底部上具有优良的覆盖性(conformality)，其材质可以是氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆等中的一种或几种，功函数层可以采用射频物理气相沉积法(RFPVD)来形成，其材质可以是Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，且TiN常用作P型金属氧化物半导体(PMOS)的功函数层，TiAl常用作N型金属氧化物半导体(NMOS)的功函数层，金属栅电极层可以采用真空蒸镀、溅射、电镀或者化学气相沉积等工艺沉积，其材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。此外，在沉积功函数层之前，还可以先在高K栅介质层的表面上形成至少一层用于阻挡金属栅电极层以及功函数金属层中的金属向高K栅介质层中扩散的金属阻挡层，在沉积功函数层之后且沉积金属栅电极层之前，还可以先在功函数层的表面上形成至少一层用于阻挡金属栅电极层中的金属向下扩散的金属阻挡层。
请参考图3E至图3G，在步骤S5中，当第一虚拟栅极结构3021的材质与第二虚拟栅极结构3022的材质相同时，可以参考步骤S4中去除第二虚拟栅极结构3022的工艺来去除第一虚拟栅极结构3021，以形成第一栅极沟槽303b，具体过程在此不再赘述；然后，在所述第一栅极沟槽303b中依次填充高K栅介质层(未图示)、另一种功函数层(未图示)和金属电极层(未图示)，以形成填充于第以栅极沟槽303b的第一金属栅极结构304b；之后，可以对第一金属栅极结构304b的顶面进行化学机械平坦化，以为后续工艺提供平坦的工艺窗口。
综上所述，本发明的半导体器件的制造方法，先在第一区和第二区内形成顶面高度不同的第一虚拟栅极结构和第二虚拟栅极结构，然后利用层间介质层将顶面高度相对较低的第一虚拟栅极结构保护起来，并将第二虚拟栅极结构替换为第二金属栅极结构，之后再次通过化学机械平坦化工艺对第二虚拟栅极结构顶面的高度进行较低，直至暴露出第一虚拟栅极结构，由此可以将第一虚拟栅极结构替换为第一金属栅极结构，可见，本发明的方法避免了原有的形成不同的功函数层时的光刻工艺和刻蚀工艺，使得第一金属栅极结构和第二金属栅极结构的形成工艺能够相互独立，不会对彼此所在的半导体衬底的区域带来额外的工艺损伤，能够保证形成的第一金属栅极结构和第二金属栅极结构的质量，提高最终制得的半导体器件的性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供具有第一区和第二区的半导体衬底；
在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构，且所述第一虚拟栅极结构的顶面低于所述第二虚拟栅极结构的顶面；
在所述第一虚拟栅极结构、第二虚拟栅极结构和所述半导体衬底的表面上沉积层间介质层，并平坦化所述层间介质的顶面至所述第二虚拟栅极结构的顶面；
去除所述第二虚拟栅极结构以形成第二栅极沟槽，在所述第二栅极沟槽中填充第二金属栅极结构，并平坦化所述第二金属栅极结构的顶面至所述第一虚拟栅极结构的顶面；
去除所述第一虚拟栅极结构以形成第一栅极沟槽，在所述第一栅极沟槽中填充第一金属栅极结构。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一区为NMOS区，所述第二区为PMOS区；或者，所述第一区为PMOS区，所述第二区为NMOS区。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一金属栅极结构和所述第二金属栅极结构均包括功函数层和金属栅电极层，其中，所述第一金属栅极结构和所述第二金属栅极结构的功函数层的材料不同。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底包括：半导体基底；分别位于第一区和第二区的半导体基底表面的多个鳍；位于所述半导体基底的表面的隔离层，所述隔离层覆盖各个鳍的部分侧壁，且所述隔离层的上表面低于每个鳍的顶面。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一虚拟栅极结构横跨所述第一区的鳍，且覆盖在所述第一区的鳍的部分区域的侧壁和顶面上；所述第二虚拟栅极结构横跨所述第二区的鳍，且覆盖在所述第二区的鳍的部分区域的侧壁和顶面上。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上依次形成虚拟栅介质层、虚拟栅极层和硬掩膜层，以在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构，所述初始虚拟结构包括虚拟栅介质层、虚拟栅极层和硬掩膜层；
对所述第一区内的初始虚拟栅极结构中的硬掩膜层进行回刻蚀，使所述第一区的硬掩膜层的顶面低于所述第二区的硬掩膜层的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构；
在所述初始虚拟栅极结构和所述半导体衬底的表面上形成硬掩膜层；
图案化所述硬掩膜层，仅保留所述初始虚拟栅极结构顶面的硬掩膜层；
回刻蚀所述第一区内的硬掩膜层，使所述第一区的硬掩膜层的顶面低于所述第二区的硬掩膜层的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构的步骤包括：
在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构；
对所述第一区内的初始虚拟栅极结构进行回刻蚀，使所述第一区的虚拟栅极结构的顶面低于所述第二区的虚拟栅极结构的顶面，从而形成位于所述第一区内的第一虚拟栅极结构以及位于所述第二区内的第二虚拟栅极结构。
9.如权利要求6至8中任一项所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成位于所述第一区内和所述第二区内的初始虚拟栅极结构之后，在所述初始虚拟栅极结构的侧壁上形成栅极侧墙。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，在形成所述栅极侧墙之前或者之后，采用离子注入工艺或者嵌入式源漏外延工艺，在所述虚拟栅极结构两侧的半导体衬底中形成源漏区。
11.如权利要求6或7所述的半导体器件的制造方法，其特征在于，所述硬掩膜层的材料选自氮化硅、氮氧化硅、硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、含硅的抗反射材料和无定形碳中的至少一种。
12.如权利要求6至8中任一项所述的半导体器件的制造方法，其特征在于，所述初始虚拟栅极结构的材料包括多晶硅、非晶硅、锗、硅锗和硅碳中的至少一种。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，在沉积所述层间介质层之前，先在所述第一虚拟栅极结构、第二虚拟栅极结构和所述半导体衬底的表面上沉积刻蚀停止层。
CN201810570900.8A 2018-06-05 2018-06-05 半导体器件的制造方法 Active CN110571194B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810570900.8A CN110571194B (zh) 2018-06-05 2018-06-05 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810570900.8A CN110571194B (zh) 2018-06-05 2018-06-05 半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN110571194A true CN110571194A (zh) 2019-12-13
CN110571194B CN110571194B (zh) 2021-11-19

Family

ID=68771803

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810570900.8A Active CN110571194B (zh) 2018-06-05 2018-06-05 半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN110571194B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256064A (zh) * 2021-11-25 2022-03-29 上海华力集成电路制造有限公司 一种改善回刻光刻胶工艺窗口的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103854980A (zh) * 2012-11-29 2014-06-11 中国科学院微电子研究所 形成半导体器件替代栅的方法以及制造半导体器件的方法
US8987083B1 (en) * 2014-03-10 2015-03-24 Globalfoundries Inc. Uniform gate height for semiconductor structure with N and P type fins
CN106206441A (zh) * 2016-08-30 2016-12-07 上海华力微电子有限公司 金属栅极的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103854980A (zh) * 2012-11-29 2014-06-11 中国科学院微电子研究所 形成半导体器件替代栅的方法以及制造半导体器件的方法
US8987083B1 (en) * 2014-03-10 2015-03-24 Globalfoundries Inc. Uniform gate height for semiconductor structure with N and P type fins
CN106206441A (zh) * 2016-08-30 2016-12-07 上海华力微电子有限公司 金属栅极的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256064A (zh) * 2021-11-25 2022-03-29 上海华力集成电路制造有限公司 一种改善回刻光刻胶工艺窗口的方法

Also Published As

Publication number Publication date
CN110571194B (zh) 2021-11-19

Similar Documents

Publication Publication Date Title
US10923353B2 (en) Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
KR102093297B1 (ko) 반도체 디바이스 및 방법
TWI419236B (zh) 鰭式場效電晶體元件之製作方法
US8609495B2 (en) Hybrid gate process for fabricating finfet device
KR100614240B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US9281378B2 (en) Fin recess last process for FinFET fabrication
US11631754B2 (en) Method of fabricating semiconductor device
US12027625B2 (en) Semiconductor device having fins and method of fabricating the same
TW202013518A (zh) 半導體裝置的製作方法
KR102374206B1 (ko) 반도체 장치 제조 방법
KR20140059690A (ko) 반도체 디바이스의 컨택 구조물
US20200105577A1 (en) Semiconductor device and manufacturing method thereof
CN110571141B (zh) 金属栅极的制造方法和半导体器件的制造方法
TWI725557B (zh) 半導體裝置的製造方法
TW202131389A (zh) 半導體結構及其形成方法
CN110571188B (zh) 接触插塞、半导体器件及其制造方法
US10211317B1 (en) Vertical-transport field-effect transistors with an etched-through source/drain cavity
CN110571193B (zh) 单扩散隔断结构的制造方法和半导体器件的制造方法
CN110571194B (zh) 半导体器件的制造方法
TW201913749A (zh) 半導體裝置及其形成方法
KR20210053156A (ko) 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법
CN107706110B (zh) FinFET器件的制造方法
TWI795774B (zh) 填充結構及其製造方法
CN110571187A (zh) 半导体器件的制造方法
KR20180082340A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant