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CN110571193B - 单扩散隔断结构的制造方法和半导体器件的制造方法 - Google Patents

单扩散隔断结构的制造方法和半导体器件的制造方法 Download PDF

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CN110571193B
CN110571193B CN201810570149.1A CN201810570149A CN110571193B CN 110571193 B CN110571193 B CN 110571193B CN 201810570149 A CN201810570149 A CN 201810570149A CN 110571193 B CN110571193 B CN 110571193B
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Abstract

本发明提供一种单扩散隔断结构的制造方法和半导体器件的制造方法，是一种自对准工艺方法，先在目标刻蚀层上形成具有埋置结构的层间介质层，然后去除所述埋置结构以在所述埋置结构的位置形成对准沟槽，和/或，去除两个所述埋置结构之间的区域以形成对准沟槽，之后刻蚀对准沟槽底部的目标刻蚀层，以在所述目标刻蚀层中形成与所述对准沟槽自对准的隔断沟槽，之后形成填充于所述隔断沟槽中的单扩散隔断结构；显然，本发明利用埋置结构能够限制和保证形成的对准沟槽的关键尺寸，避免将光刻图案向层间介质层中转移来形成对准沟槽时引起的关键尺寸偏差，进而保证最终形成的单扩散隔断结构的关键尺寸，同时降低了工艺要求，改善了最终形成的器件的性能。

Description

单扩散隔断结构的制造方法和半导体器件的制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种单扩散隔断结构的制造方法和半导体器件的制造方法。
背景技术
随着半导体工业进入到16nm及以下技术工艺节点，诸如鳍式场效应晶体管(FinFET)等三维结构的设计成为本领域关注的热点。FinFET一般具有从衬底上向上垂直延伸的多个薄的“鳍片”(Fin)，在该鳍片中形成FinFET的沟道，在鳍片上方形成有栅极结构，在栅极结构的两侧的鳍片中形成有源区和漏区，且相邻的鳍片之间可以通过浅沟槽隔离结构隔离开来。随着器件的不断小型化，为了制作尺寸更小、分布更密集的鳍片，现有技术引入了单扩散隔断(Single diffusion break，SDB)结构，其一般分布在沿鳍片的长度方向上，通过刻蚀工艺去除鳍片的某些区域，在鳍片中形成一个甚至多个隔断沟槽，然后通过热氧化等工艺在这些沟槽中填充二氧化硅等绝缘材料后，可以将鳍片分隔成多个小鳍片，由此可以防止鳍片两相邻区域之间以及相邻的两个鳍片之间的漏电流，还可以避免鳍片中形成的源区和漏区之间的桥接(source-drainbridge)。显然，SDB结构的关键尺寸会影响最终形成的FinFET器件的性能。
发明内容
本发明的目的在于提供一种单扩散隔断结构的制造方法和半导体器件的制造方法，能够保证形成的单扩散隔断结构的关键尺寸，进而改善器件性能。
为了实现上述目的，本发明提供一种单扩散隔断结构的制造方法，包括以下步骤：
提供一半导体衬底，形成直立于所述半导体衬底上的鳍片，所述鳍片作为所述目标刻蚀层；
在所述鳍片上形成至少一个虚拟栅极结构；
在所述虚拟栅极结构两侧的鳍片中形成源漏区；
在所述半导体衬底、鳍片和虚拟栅极结构的表面上沉积第一层间介质层，并平坦化所述第一层间介质层的顶面至所述虚拟栅极结构的顶面；
去除所述虚拟栅极结构，形成栅极沟槽；
形成填充于所述栅极沟槽中的金属栅极结构；
在所述第一层间介质层和所述金属栅极结构的顶面上覆盖第二层间介质层，以形成具有至少一个埋置结构的层间介质层；
至少去除一个所述埋置结构以形成对准沟槽，和/或，至少刻蚀相邻两个所述埋置结构之间的区域至暴露出所述鳍片的表面，以形成对准沟槽；
沿所述对准沟槽刻蚀所述目标刻蚀层，以在所述目标刻蚀层中形成隔断沟槽；
形成填充于所述隔断沟槽中的单扩散隔断结构。
可选的，所述目标刻蚀层为源漏区、栅极层、浅沟槽隔离结构和鳍片中的至少一种。
可选的，所述埋置结构的顶面与所述层间介质层的顶面齐平，或者，所述埋置结构的顶面位于所述层间介质层中。
可选的，所述埋置结构可以包括栅极结构、源漏区和导电插塞中的至少一种。
可选的，形成对准沟槽的步骤包括：
在所述层间介质层和所述埋置结构上形成图案化的掩膜层，所述图案化的掩膜层具有对准所述埋置结构的开口和/或具有对准相邻两个所述埋置结构之间的区域的开口，所述开口的数量为大于等于1；
以所述图案化的掩膜层为掩膜，刻蚀所述层间介质层和/或所述埋置结构，以形成对准沟槽。
可选的，所述图案化的掩膜层包括依次层叠在所述层间介质层上的硬掩膜层以及图案化的光刻胶层，所述图案化的光刻胶层具有对准所述埋置结构的开口和/或具有对准相邻两个所述埋置结构之间的区域的开口，所述开口的数量为大于等于1。
可选的，所述硬掩膜层和所述图案化的光刻胶层之间还形成有覆盖层，所述覆盖层包括有机介电层和/或旋涂碳层；在形成所述对准沟槽之后且在刻蚀所述目标刻蚀层之前，至少去除所述覆盖层以及图案化的光刻胶层。
可选的，在所述第一层间介质层和所述金属栅极结构的顶面上覆盖第二层间介质层，以形成具有至少一个埋置结构的层间介质层的步骤包括：
刻蚀所述第二层间介质层，以在所述第二层间介质层中形成暴露出所述金属栅极结构顶部的栅极接触孔以及暴露出所述源漏区顶部的源漏接触孔；
形成于填充于所述栅极接触孔中的栅极导电插塞以及填充于所述源漏接触孔中的源漏导电插塞，以形成具有至少一个埋置结构的层间介质层。
可选的，所述金属栅极结构作为所述埋置结构，所述金属栅极包括依次形成于所述栅极沟槽中的功函数层和金属栅电极层，刻蚀去除所述金属栅极结构的金属栅电极层，刻蚀停止在所述功函数层的表面，以形成所述对准沟槽。
可选的，在一所述栅极导电插塞两侧的源漏导电插塞作为相邻两个所述埋置结构，以所述图案化的掩膜层为掩膜，刻蚀去除相邻两个所述源漏导电插塞之间的栅极导电插塞、所述栅极导电插塞下方的金属栅极结构以及第一层间介质层和第二层间介质层并暴露出所述鳍片的表面，以形成所述对准沟槽，所述对准沟槽的侧壁为所述源漏导电插塞的侧壁。
本发明还提供一种半导体器件的制造方法，包括以下步骤：
提供具有一目标刻蚀层的半导体衬底；
采用上述的单扩散隔断结构的制造方法，在所述目标刻蚀层中形成单扩散隔断结构。
可选的，所述半导体器件为FinFET，所述目标刻蚀层为直立于所述半导体衬底上的鳍片。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的单扩散隔断结构的制造方法，是一种自对准工艺方法，工艺简单，先在目标刻蚀层上形成具有埋置结构的层间介质层，然后去除所述埋置结构以在所述埋置结构的位置形成对准沟槽，或者去除相邻两个所述埋置结构之间的区域以形成对准沟槽，之后可以刻蚀对准沟槽底部的目标刻蚀层，以在所述目标刻蚀层中形成与所述对准沟槽自对准的隔断沟槽，之后形成填充于所述隔断沟槽中的单扩散隔断结构；显然，本发明利用埋置结构能够限制和保证形成的对准沟槽的关键尺寸，避免将光刻图案向层间介质层中转移来形成对准沟槽时引起的关键尺寸偏差，进而保证最终形成的单扩散隔断结构的关键尺寸，同时降低了对光刻工艺和刻蚀工艺的要求，改善了最终形成的器件的性能。
2、本发明的半导体器件的制造方法，采用本发明的单扩散隔断结构的制造方法形成所需的单扩散隔断结构，使得形成的单扩散隔断结构的关键尺寸得以保证，进而改善了最终形成的器件的性能。此外，当待制造的半导体器件为FinFET器件时，本发明的方法有利于制作尺寸更小、分布更密集的鳍片，进而形成具有更小尺寸、更高性能的FinFET器件。
附图说明
图1A至图1D是一种单扩散隔断结构的制造方法中的器件结构剖面示意图；
图2是本发明具体实施例的单扩散隔断结构的制造方法的流程图；
图3A至图3D是本发明一实施例的单扩散隔断结构的制造方法中的器件结构剖面示意图；
图4A至图4D是本发明另一实施例的单扩散隔断结构的制造方法中的器件结构剖面示意图。
具体实施方式
一种用于FinFET器件的SDB(单扩散隔断)结构的制造方法，通常在形成鳍片之后且在鳍片上形成栅极结构之前进行，包括以下步骤：
首先，在鳍片(Fin)100上依次覆盖层间介质层101、硬掩膜层102以及图案化的光刻胶层103，其中层间介质层101的顶面平坦且能够完全覆盖鳍片100的顶面，能为后续层的形成提供一平坦的工艺表面，其材质可以是有机介电材料、无定形碳(APF)或低K介质(介电常数K<4)等；图案化的光刻胶层103中具有定义出SDB隔离结构的位置、形状等的开口；
然后，请参考图1B，图案化的光刻胶层103为掩膜，依次刻蚀硬掩膜层102和层间介质层101，刻蚀停止在鳍片100的顶面上，由此将图案化的光刻胶层103转移到硬掩膜层102和层间介质层101中；之后，可以通过灰化工艺等去除图案化的光刻胶层103
接着，请参考图1C，以硬掩膜层102和层间介质层101为掩膜，刻蚀鳍片至一定深度，形成隔断沟槽104a；
接着，请参考图1D，可以采用气相沉积等工艺向隔断沟槽104a中填充氧化硅、氮化硅等绝缘介质，直至填满隔断沟槽104a，并进一步通过化学机械抛光(CMP，又称为化学机械平坦化)工艺来对绝缘介质进行顶部平坦化，直至硬掩膜层102表面或者直至层间介质层101表面，从而形成用于将鳍片100进一步隔断的SDB隔离结构。
上述制造方法中，一方面需要通过光刻工艺来定义出SDB结构的图案，当器件尺寸缩小到14nm及以下技术节点时，对光刻工艺的精度要求较高，工艺难度大；另一方面，需要通过刻蚀工艺将图1A所示的图案化光刻层103中的图案转移到层间介质层101中，受刻蚀工艺等精度的影响，层间介质层101中形成的图案通常会相对图案化光刻层103中图案发生变化，例如图案关键尺寸变大，当以硬掩膜层102和层间介质层101为掩膜，继续刻蚀鳍片100而形成隔断沟槽104a时，会导致鳍片100中的隔断沟槽104a的关键尺寸变大，由此会影响最终制得FinFET器件的性能。
基于此，本发明提出一种通过自对准工艺来制造SDB结构的方法，利用层间介质层中的埋置结构来限定和保证层间介质层中形成的图案的关键尺寸，降低了对光刻工艺的要求，避免了通过刻蚀工艺将图1A所示的图案化光刻层103中的图案转移到层间介质层101中时产生的关键尺寸偏差。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种单扩散隔断结构的制造方法，包括以下步骤：
S1，在一目标刻蚀层上形成具有至少一个埋置结构的层间介质层；
S2，至少去除一个所述埋置结构以形成对准沟槽，和/或，至少刻蚀相邻两个所述埋置结构之间的区域，以形成对准沟槽；
S3，沿所述对准沟槽刻蚀所述目标刻蚀层，以在所述目标刻蚀层中形成隔断沟槽；
S4，形成填充于所述隔断沟槽中的单扩散隔断结构。
请参考图3A，在步骤S1中，提供的目标刻蚀层300可以是源漏区、栅极层、浅沟槽隔离结构和鳍片中的至少一种。本实施例中，目标刻蚀层300为用于制作FinFET器件的鳍片(Fin)，采用后栅工艺在其表面上形成金属栅极结构301作为埋置结构，具体过程包括：
首先，提供一半导体衬底，为后续工艺提供工作平台，所述半导体衬底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底；此外，当待形成的半导体器件为FinFET器件，所述半导体衬底上形成有若干直立于半导体衬底上的凸起的鳍片(Fin，未图示)以及位于相邻两鳍片之间且顶面齐平于或低于鳍片顶面的浅沟槽隔离结构(未图示)，鳍片作为目标刻蚀层，具体过程包括：(1)提供一半导体基底，并通过外延生长工艺在所述半导体基底的表面上形成半导体外延层；(2)刻蚀所述半导体外延层至所述半导体外延层中一定深度或者至所述半导体基底表面或者至所述半导体基底中一定深度，从而形成多个鳍片；(3)在所述半导体基底和鳍片的表面上沉积隔离材料，并化学机械平坦化所述隔离材料的顶面，直至暴露出所述鳍片的顶面，从而形成顶面与鳍片的顶面齐平的浅沟槽隔离结构(STI)，进一步回刻蚀所述浅沟槽隔离结构至一定深度，使得鳍片的顶面高出剩余的浅沟槽隔离结构的顶面，以使得在后续可以形成围绕在鳍片的侧壁和顶面的金属栅极结构301，进而提高器件性能，即此时，所述浅沟槽隔离结构覆盖各个鳍的部分侧壁，且所述浅沟槽隔离结构的上表面低于每个鳍片的顶面；在本发明的其他实施例中，提供所述半导体衬底的步骤还可以包括：先在半导体衬底表面上形成具有若干沟槽的图形化硬掩膜层，然后在所述沟槽中外延生长不同于半导体衬底的半导体外延层，去除所述图形化硬掩膜层后，外延生长的半导体外延层即为半导体衬底表面上的凸起的鳍片；然后可以通过相应的隔离材料沉积和回刻蚀等工艺在鳍片之间的沟槽中形成浅沟槽隔离结构；
然后，在所述鳍片(即所述目标刻蚀层300)上形成至少一个虚拟栅极结构(未图示)，每个虚拟栅极结构覆盖在鳍片的部分区域的顶面和侧壁上，在虚拟栅极结构的侧壁上形成栅极侧墙(未图示)，具体过程包括：可以采用沉积工艺或者热氧化工艺等在所述鳍片的表面上形成虚拟栅介质层(未图示)，所述虚拟栅介质层的材料可以为可包括二氧化硅(SiO2)；然后，在所述虚拟栅介质层的表面上依次沉积虚拟栅极层和硬掩膜层，并形成用于定义出虚拟栅极结构的形状、位置等的图形化光刻胶层(未图示)，其中，所述硬掩膜层的材料可以选自氮化硅、氮氧化硅、硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、含硅的抗反射材料和无定形碳中的至少一种，所述虚拟栅极层的材料包括多晶硅、非晶硅、锗、硅锗、硅碳中的至少一种；接着，以所述图形化光刻胶层为掩膜，依次刻蚀所述硬掩膜层、虚拟栅极层和虚拟栅介质层，从而在所述鳍片上形成包括虚拟栅介质层和虚拟栅极层的虚拟栅极结构，虚拟栅极结构覆盖在鳍片的部分区域(即沟道区)的侧壁和顶面上；再通过侧墙工艺在各个所述虚拟栅极结构的侧壁上形成栅极侧墙(未图示)，用于保护所述虚拟栅极结构的侧壁，防止所述虚拟栅极结构的侧壁在后续的源漏区制造工艺中受损，同时还能保护后续的第一层间介质层303的侧壁在所述虚拟栅极结构的去除工艺中不受损坏；所述侧墙工艺为本领域中常用的制造工艺，具体过程在此不再赘述，此时所述栅极侧墙覆盖在所述虚拟栅介质层、虚拟栅极层以及硬掩膜层的侧壁上，所述栅极侧墙可以是单层结构，也可以是叠层结构，其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种；
接着，在所述虚拟栅极结构和栅极侧墙两侧的鳍片中形成源漏区302，具体地，可以采用离子注入工艺或者嵌入式源漏外延工艺在所述栅极侧墙和虚拟栅极结构两侧的鳍片中制造源漏区，其中，采用嵌入式源漏外延工艺制造嵌入式源漏区(即抬升的源漏区)的制造过程包括：可以先采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉管工艺(furnance)等，在鳍片、栅极侧墙以及虚拟栅极结构的表面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，在后续刻蚀虚拟栅极结构和栅极侧墙两侧的鳍片形成源漏凹槽时，所述掩膜层可以对其他区域以及虚拟栅极结构和栅极侧墙进行遮蔽保护；之后，通过光刻胶涂覆、曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述图案化光刻胶中的图案定义出了鳍片待刻蚀形成源漏凹槽的区域；然后以所述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻蚀工艺刻蚀掩膜层以及鳍片，以形成源漏凹槽，源漏凹槽的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形，接着，可以通过氧灰化工艺去除图案化光刻胶和所述掩膜层，在本发明的其他实施例中，也可以直接以虚拟栅极结构和栅极侧墙为掩膜，刻蚀虚拟栅极结构和栅极侧墙两侧的鳍片，以形成源漏凹槽；然后，可以通过选择性外延生长工艺继续在源漏凹槽的表面上外延生长合适的应力层，本实施例中，当所述半导体衬底为硅衬底且待形成的器件为NMOS晶体管时，源漏凹槽中外延生长的应力层的材质可以选自硅、硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑和碳硅磷锑砷中的至少一种，当待形成的器件为PMOS晶体管时，所述源漏凹槽中外延生长的应力层的材质可以选自硅、锗、硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓和硅锗硼镓铟中至少一种，由此可以产生晶格失配，进而向沟道中引入更大的应力，能够增强载流子迁移率，提高后续形成的金属栅极结构的沟道控制能力，减少漏电流，降低SCE效应和RSCE效应，进一步提高器件性能；
然后，在所述半导体衬底、鳍片(即所述目标刻蚀层300)栅极侧墙和虚拟栅极结构的表面上沉积接触孔刻蚀停止层(未图示，用于监测刻蚀停止点并保护目标刻蚀层300)、第一层间介质层303，并平坦化所述第一层间介质层303的顶面至所述虚拟栅极结构的顶面；
接着，采用湿法刻蚀工艺和/或干法刻蚀工艺去除所述虚拟栅极结构，形成栅极沟槽，例如，先采用干法刻蚀工艺对虚拟栅极结构进行初步刻蚀，然后采用湿法刻蚀工艺对虚拟栅极结构进行主刻蚀，以去除大部分虚拟栅极结构，最后采用干法刻蚀工艺或者湿法刻蚀工艺对虚拟栅极结构进行一定的软着陆刻蚀，来完全去除虚拟栅极结构以及刻蚀残留物，形成栅极沟槽；
然后，通过依次沉积高K(K>7)栅介质层、功函数层以及金属栅电极层等，并进一步对金属栅电极层进行CMP至第一层间介质层303的顶面，形成填充于所述栅极沟槽中的金属栅极结构301，此时金属栅极结构301的顶面与第一层间介质层303的顶面齐平，其中，高K栅介质层可以采用原子层沉积法(ALD)，从而保证沉积的高K栅介质层在第二栅极沟槽302a1的侧壁以及底部上具有优良的覆盖性(conformality)，其材质可以是氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆等中的一种或几种，功函数层可以采用射频物理气相沉积法(RFPVD)来形成，其材质可以是Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，且TiN常用作P型金属氧化物半导体(PMOS)的功函数层，TiAl常用作N型金属氧化物半导体(NMOS)的功函数层，金属栅电极层可以采用真空蒸镀、溅射、电镀或者化学气相沉积等工艺沉积，其材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种；此外，在沉积功函数层之前，还可以先在高K栅介质层的表面上形成至少一层用于阻挡金属栅电极层以及功函数金属层中的金属向高K栅介质层中扩散的金属阻挡层，在沉积功函数层之后且沉积金属栅电极层之前，还可以先在功函数层的表面上形成至少一层用于阻挡金属栅电极层中的金属向下扩散的金属阻挡层；
接着，在所述第一层间介质层303和所述金属栅极结构301的顶面上覆盖第二层间介质层304，以形成具有至少一个埋置结构的层间介质层，其中的埋置结构为金属栅极结构301，层间介质层包括层叠在一起的第一层间介质层303和第二层间介质层304，金属栅极结构301(即埋置结构)的顶面被所述第二层间介质层304覆盖在内。第二层介质层304的材质可以与第一层间介质层303相同，也可以不同，第二层介质层304和第一层间介质层303的材质可以包括氧化硅、氮化硅、氮氧化硅、低K介质、有机介电质、无定形碳等中的至少一种。
在本发明的其他实施例中，所述栅极结构301也可以是多晶硅栅极结构，也可以是通过先栅工艺形成的高K金属栅极结构，还可以是叠栅结构(例如为浮栅、ONO(氧化硅-氮化硅-氧化硅)以及控制栅依次层叠的结构)，可以直接通过沉积工艺或者涂覆工艺在金属栅极结构301和目标刻蚀层300的表面上覆盖足够厚度的层间介质层，层间介质层在目标刻蚀层300上的厚度大于栅极结构301的高度，之后通过CMP工艺对层间介质层的顶部进行平坦化，为后续工艺提供平坦的工艺平台。
请参考图3A和3B，在步骤S2中，首先，在第二层间介质层304的表面上依次形成硬掩膜层305和图案化的光刻胶层306，所述硬掩膜层305的材质可以为TiN等金属氮化物，也可以为氮化硅、氧化硅或氮氧化硅，所述图案化的光刻胶层306具有至少一个开口306a，每个开口对准一个所述栅极结构301(即所述埋置结构)，即开口306a的数量为大于等于1；然后，以所述图案化的光刻胶层306为掩膜，依次刻蚀硬掩膜层305和第二层间介质层304，刻蚀停止在金属栅极结构301的顶面，将述图案化的光刻胶层306转移到硬掩膜层305和第二层间介质层304中，以暴露出金属栅极结构301的顶部，显然，图案化的光刻胶层306的开口306a只要能够使得转移到第二层间介质层304中的图案能够暴露出金属栅极结构301的顶部即可，开口306a的关键尺寸无需与金属栅极结构301的关键尺寸相同，因此第二层间介质层304中的图案不是必须将金属栅极结构301的全部顶面暴露出来，也无需正好完全对准金属栅极结构301的顶面，可见能够降低对光刻工艺的精度要求；接着，采用氧灰化工艺等去除所述图案化的光刻胶层306，并以硬掩膜层305和第二层间介质层304为掩膜，来对开口底部的金属栅极结构301进行部分刻蚀，例如刻蚀去除暴露出的金属栅极结构301中的金属栅电极层等，刻蚀停止在金属栅极结构301中的功函数层表面，形成至少一个对准沟槽301a，此过程中硬掩膜层305和第二层间介质层304能够保护第一层间介质层304其他区域中的结构，利用功函数层作为自对准层，来限定对准沟槽301a的关键尺寸。
请参考图3C，在步骤S3中，可以采用干法刻蚀工艺沿对准沟槽301a继续刻蚀底部的功函数层、高K栅介质层、接触孔刻蚀停止层以及鳍片(即目标刻蚀停止层300)等，刻蚀停止在鳍片中一定深度，从而在鳍片中形成与对准沟槽自对准的隔断沟槽307，此时隔断沟槽307的底面可以低于、高于或齐平于鳍片之间的浅沟槽隔离结构的底面。本步骤中，由于对准沟槽侧壁上的功函数层对第一层间介质层303的保护，因此不会扩大对准沟槽301a，从而保证了形成的隔断沟槽307的关键尺寸。
请参考图3D，在步骤S4中，可以采用热氧化工艺、物理气相沉积工艺或化学气相沉积工艺等在隔断沟槽307中填充二氧化硅、氮化硅等绝缘介质，直至填满隔断沟槽307，然后对隔断沟槽307中填充的绝缘介质进行平坦化，直至暴露出第二层间介质层304的顶面或者直至暴露出硬掩膜层305的顶面(之后可以通过湿法刻蚀工艺去除硬掩膜层305)，从而在鳍片(即目标刻蚀层300)中形成SDB结构308。
上述实施例中，在步骤S2中，所述埋置结构相当于一个用于形成对准沟槽的虚拟结构，即埋置结构的位置就是对准沟槽，控制好埋置结构的关键尺寸，就能够保证形成的SDB结构的关键尺寸。需要说明的是，在本发明的其他实施例中，步骤S2中的对准沟槽可以是去除两个埋置结构之间的区域而形成的，具体地，去除图3A中的两个相邻的金属栅极结构301(即埋置结构)之间的第一层间介质层303和源漏区302，形成所需的对准沟槽。此外，在本发明的其他实施例中，层间介质层中除了埋置结构之外还可形成有其他结构，当形成对准沟槽时，根据需要来决定是否去除其他结构。例如，本发明的另一实施例中，层间介质层中的埋置结构为源漏导电插塞，且层间介质层中还形成有栅极结构和栅极导电插塞，该实施例的单扩散隔断结构的制造方法，包括以下过程：
首先，请参考图4A，在步骤S1中，首先，在一半导体衬底上形成凸起的鳍片以作为目标刻蚀层400；然后，在所述目标刻蚀层400(即鳍片)上依次形成接触孔刻蚀停止层(CESL，未图示)和第一层间介质层403，所述第一层间介质层403中形成有顶面与所述第一层间介质层403齐平的栅极结构401，所述栅极结构401可以是多晶硅栅极结构，也可以是采用先栅工艺或后栅工艺形成的金属栅极结构，还可以是叠栅结构(例如浮栅-ONO-控制栅层叠的结构)，栅极结构401的具体制造工艺可以参考本领域中较为成熟的工艺，在此不再赘述，所述栅极结构401的两侧的所述目标刻蚀层400(即鳍片)中形成有源漏区402，所述源漏区402可以采用离子注入工艺或者是嵌入式源漏工艺形成，具体过程可以参考上述实施例；接着，在所述第一层间介质层403和栅极结构401的表面上覆盖第二层间介质层404，然后，刻蚀所述第二层间介质层404，以在所述第二层间介质层404中形成暴露出所述栅极结构401顶部的栅极接触孔以及暴露出所述源漏区402顶部的源漏接触孔；之后，可以采用物理气相沉积工艺或化学气相沉积工艺等向所述栅极接触孔和源漏接触孔中填充TiN等粘附层以及W等导电材料，直至填满向所述栅极接触孔和源漏接触孔，并对填充的材料进行顶部平坦化，从而形成于填充于所述栅极接触孔中的栅极导电插塞405b以及填充于所述源漏接触孔中的源漏导电插塞405a，源漏导电插塞405a和栅极导电插塞405b的顶面均与第二层间介质层404的顶面齐平，且源漏导电插塞405a作为埋置结构，第一层间介质层403和第二层间介质层404层叠为层间介质层，即埋置结构的顶面与所述层间介质层的顶面齐平，层间介质层中除了埋置结构(即源漏导电插塞405a)之外，还有栅极导电插塞405b和栅极结构401等其他结构。
接着，请参考图4A和图4B，在步骤S2中，在第二层间介质层404、源漏导电插塞405a和栅极导电插塞405b的表面上依次形成硬掩膜层406、覆盖层407以及图案化的光刻胶层408，以作为图案化的掩膜层，其中，所述覆盖层407为图案化的光刻胶层408的制造工艺提供平坦的工艺平台，同时避免图案化的光刻胶层408的制造时对下方各层的损伤以及提高图案化的光刻胶层408的曝光效果，覆盖层407包括有机介电层(ODL)和/或旋涂碳(SOC)层,图案化的光刻胶层408具有对准相邻两个源漏导电插塞405a(即埋置结构)之间的区域的开口408a；然后，以图案化的光刻胶层408为掩膜，依次刻蚀覆盖层407和硬掩膜层406，将图案化的光刻胶层408的图案转移到硬掩膜层406中，以暴露出相邻两个源漏导电插塞405a之间区域；接着，去除图案化的光刻胶层408和覆盖层407，以硬掩膜层406为掩膜，继续刻蚀相邻两个源漏导电插塞405a之间区域，直至接触孔刻蚀停止层表面，形成对准沟槽401a，即去除了相邻两个源漏导电插塞405a(即埋置结构)之间的栅极导电插塞405b、第二层间介质层404、栅极结构401以及第一层间介质层403，在此过程中，硬掩膜层405可以保护其他区域的第二层间介质层404不受损伤，源漏导电插塞405a(即埋置结构)侧壁的TiN等粘附层作为对准沟槽401a的侧壁，限制和保证了对准沟槽401a的关键尺寸。
请参考图4C，在步骤S3中，可以采用干法刻蚀工艺和湿法刻蚀工艺中的至少一种，沿对准沟槽401a继续进行刻蚀，以去除对准沟槽401a底部一定深度的鳍片，即刻蚀停止在鳍片中，形成与对准沟槽401a自对准的隔断沟槽401b。
请参考图4D，在步骤S4中，可以采用热氧化工艺、物理气相沉积工艺或化学气相沉积工艺等在隔断沟槽401b中填充二氧化硅等绝缘介质，直至填满401b，然后对401b中填充的绝缘介质进行平坦化，直至暴露出第二层间介质层405的顶面或者直至暴露出硬掩膜层406的顶面(之后可以通过湿法刻蚀工艺去除硬掩膜层406)，从而在鳍片(即目标刻蚀层400)中形成SDB结构409。
需要说明的是，上述各实施例中的目标刻蚀层均以FiNFET器件的鳍片为例，埋置结构是栅极结构或源漏导电插塞，但本发明的技术方案并不仅仅限定于此，所述目标刻蚀层还可以是栅极层、源漏区、浅沟槽隔离结构等；所述埋置结构还可以是嵌入式源漏区、栅极导电插塞、金属互连线之间的导电插塞等，所述层间介质层的材质除了绝缘介质以外，还可以是半导体材料。
综上所述，本发明的单扩散隔断结构的制造方法，是一种自对准工艺方法，工艺简单，先在目标刻蚀层上形成具有埋置结构的层间介质层，然后去除所述埋置结构以在所述埋置结构的位置形成对准沟槽，或者去除两个所述埋置结构之间的区域以形成对准沟槽，之后可以刻蚀对准沟槽底部的目标刻蚀层，以在所述目标刻蚀层中形成与所述对准沟槽自对准的隔断沟槽，之后形成填充于所述隔断沟槽中的单扩散隔断结构；显然，本发明利用埋置结构能够限制和保证形成的对准沟槽的关键尺寸，避免将光刻图案向层间介质层中转移来形成对准沟槽时引起的关键尺寸偏差，进而保证最终形成的单扩散隔断结构的关键尺寸，同时降低了对光刻工艺和刻蚀工艺的要求，改善了最终形成的器件的性能，特别适用于14nm及以下技术节点的FinFET等半导体器件的制造。
由此，本发明还提供一种半导体器件的制造方法，包括以下步骤：
首先，提供具有一目标刻蚀层的半导体衬底，例如当待制造的半导体器件为FinFET器件时，提供一硅衬底等作为半导体衬底，并通过刻蚀所述半导体衬底来形成直立于所述半导体衬底上的鳍片，所述鳍片作为所述目标刻蚀停止层，具体过程可以参考上述实施例，在此不再赘述；
然后，采用图2所示的单扩散隔断结构的制造方法，在所述目标刻蚀层(即鳍片)中形成单扩散隔断结构，由此制造出更小尺寸、更高集成密度以及更高性能的FinFET器件，具体过程可以参考上述实施例，在此不再赘述。
本发明的半导体器件的制造方法，采用本发明的单扩散隔断结构的制造方法形成所需的单扩散隔断结构，使得形成的单扩散隔断结构的关键尺寸得以保证，进而改善了最终形成的器件的性能。此外，当待制造的半导体器件为FinFET器件时，本发明的方法有利于制作尺寸更小、分布更密集的鳍片，进而形成具有更小尺寸、更高性能的FinFET器件。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种单扩散隔断结构的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，形成直立于所述半导体衬底上的鳍片，所述鳍片作为目标刻蚀层；
在所述鳍片上形成至少一个虚拟栅极结构；
在所述虚拟栅极结构两侧的鳍片中形成源漏区；
在所述半导体衬底、鳍片和虚拟栅极结构的表面上沉积第一层间介质层，并平坦化所述第一层间介质层的顶面至所述虚拟栅极结构的顶面；
去除所述虚拟栅极结构，形成栅极沟槽；
形成填充于所述栅极沟槽中的金属栅极结构；
在所述第一层间介质层和所述金属栅极结构的顶面上覆盖第二层间介质层，以形成具有至少一个埋置结构的层间介质层，所述层间介质层包括层叠在一起所述第一层间介质层和所述第二层间介质层；
至少去除一个所述埋置结构以形成对准沟槽，和/或，至少刻蚀相邻两个所述埋置结构之间区域至暴露出下方的所述鳍片的表面，以形成对准沟槽；
沿所述对准沟槽刻蚀所述目标刻蚀层，以在所述目标刻蚀层中形成隔断沟槽；
形成填充于所述隔断沟槽中的单扩散隔断结构。
2.如权利要求1所述的单扩散隔断结构的制造方法，其特征在于，所述埋置结构的顶面与所述层间介质层的顶面齐平，或者，所述埋置结构的顶面位于所述层间介质层中。
3.如权利要求2所述的单扩散隔断结构的制造方法，其特征在于，所述埋置结构包括栅极结构、源漏区和导电插塞中的至少一种。
4.如权利要求1所述的单扩散隔断结构的制造方法，其特征在于，形成对准沟槽的步骤包括：
在所述层间介质层和所述埋置结构上形成图案化的掩膜层，所述图案化的掩膜层具有对准所述埋置结构的开口和/或具有对准相邻两个所述埋置结构之间的区域的开口，所述开口的数量为大于等于1；
以所述图案化的掩膜层为掩膜，刻蚀所述层间介质层和/或所述埋置结构，以形成对准沟槽。
5.如权利要求4所述的单扩散隔断结构的制造方法，其特征在于，所述图案化的掩膜层包括依次层叠在所述层间介质层上的硬掩膜层以及图案化的光刻胶层，所述图案化的光刻胶层具有对准所述埋置结构的开口和/或具有对准相邻两个所述埋置结构之间的区域的开口，所述开口的数量为大于等于1。
6.如权利要求5所述的单扩散隔断结构的制造方法，其特征在于，所述硬掩膜层和所述图案化的光刻胶层之间还形成有覆盖层，所述覆盖层包括有机介电层和/或旋涂碳层；在形成所述对准沟槽之后且在刻蚀所述目标刻蚀层之前，至少去除所述覆盖层以及图案化的光刻胶层。
7.如权利要求1所述的单扩散隔断结构的制造方法，其特征在于，在所述第一层间介质层和所述金属栅极结构的顶面上覆盖第二层间介质层，以形成具有至少一个埋置结构的层间介质层的步骤包括：
刻蚀所述第二层间介质层，以在所述第二层间介质层中形成暴露出所述金属栅极结构顶部的栅极接触孔以及暴露出所述源漏区顶部的源漏接触孔；
形成于填充于所述栅极接触孔中的栅极导电插塞以及填充于所述源漏接触孔中的源漏导电插塞，以形成具有至少一个埋置结构的层间介质层。
8.如权利要求1至7中任一项所述的单扩散隔断结构的制造方法，其特征在于，所述金属栅极结构作为所述埋置结构，所述金属栅极包括依次形成于所述栅极沟槽中的功函数层和金属栅电极层，刻蚀去除所述金属栅极结构的金属栅电极层，刻蚀停止在所述功函数层的表面，以形成所述对准沟槽。
9.如权利要求7所述的单扩散隔断结构的制造方法，其特征在于，在一所述栅极导电插塞两侧的源漏导电插塞作为相邻两个所述埋置结构，以图案化的掩膜层为掩膜，刻蚀去除相邻两个所述源漏导电插塞之间的栅极导电插塞、所述栅极导电插塞下方的金属栅极结构以及第一层间介质层和第二层间介质层，并暴露出下方的鳍片的表面，以形成所述对准沟槽，所述对准沟槽的侧壁为所述源漏导电插塞的侧壁。
10.一种半导体器件的制造方法，其特征在于，所述半导体器件为FinFET，所述半导体器件的制造方法包括：
提供具有一目标刻蚀层的半导体衬底，且所述目标刻蚀层为直立于所述半导体衬底上的鳍片；
采用权利要求1至9中任一项所述的单扩散隔断结构的制造方法，在所述目标刻蚀层中形成单扩散隔断结构。
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