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KR100614240B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 Download PDF

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KR100614240B1
KR100614240B1 KR1020040042613A KR20040042613A KR100614240B1 KR 100614240 B1 KR100614240 B1 KR 100614240B1 KR 1020040042613 A KR1020040042613 A KR 1020040042613A KR 20040042613 A KR20040042613 A KR 20040042613A KR 100614240 B1 KR100614240 B1 KR 100614240B1
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삼성전자주식회사
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Abstract

트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 그것의 아랫부분이 기판의 소정영역에 형성된 채널 트랜치를 채우고, 그것의 윗부분이 기판 위로 돌출된 금속 게이트 전극, 채널 트랜치의 내측벽 및 바닥면과, 금속 게이트 전극 사이에 개재된 게이트 절연막, 및 금속 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역을 구비한다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES INCLUDING A FIELD EFFECT TRANSISTOR AND METHODS OF THE SAME}
도 1은 종래의 반도체 소자의 전계 효과 트랜지스터를 나타내는 개략도이다.
도 2는 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)는 기판에 서로 이격되어 형성된 소오스 및 드레인 영역들, 상기 소오스 및 드레인 영역 사이의 채널 영역 상에 게이트 산화막을 개재하여 배치된 게이트 전극을 포함한다.
통상적으로, 상기 게이트 전극은 도핑된 폴리실리콘을 포함한다. 도핑된 폴 리실리콘은 그 형성 방법이 매우 용이하며, 실리콘 산화막으로 형성되는 상기 게이트 산화막간의 계면 특성이 우수하여 트랜지스터의 게이트 전극으로 많이 사용되고 있다.
반도체 소자의 고집적화 경향에 따라, 게이트 전극의 선폭이 점점 감소하고 있다. 이에 따라, 게이트 전극의 저항이 증가되어 트랜지스터의 동작 속도가 느려지고 있다. 이를 해결하기 위한 방안으로, 폴리사이드로 게이트 전극을 형성하는 방안이 제안된바 있다. 폴리사이드는 차례로 적층된 도핑된 폴리실리콘 및 텅스텐실리사이드로 구성된다. 한국공개특허공보 제2004-37957호는 폴리사이드로 형성된 게이트 전극을 포함하는 트랜지스터를 개시하고 있다. 이를 도 1을 참조하여 설명한다.
도 1은 종래의 반도체 소자의 전계 효과 트랜지스터를 나타내는 개략도이다.
도 1을 참조하면, 반도체 기판(1)의 활성영역 상에 게이트 산화막(2), 도핑된 폴리실리콘 패턴(3) 및 텅스텐 실리사이드 패턴(4)이 차례로 적층된다. 상기 텅스텐 실리사이드 패턴(4)은 상기 도핑된 폴리실리콘 패턴(3)보다 낮은 비저항을 갖는다. 상기 게이트 전극(5) 양측의 상기 활성영역에 소오스/드레인 영역(6)이 형성된다.
게이트 전극(5)은 상기 도핑된 폴리실리콘 패턴(3) 및 상기 도핑된 폴리실리콘 패턴(3)에 형성된 텅스텐 실리사이드 패턴(4)을 포함한다. 낮은 비저항의 상기 텅스텐 실리사이드 패턴(4)으로 인하여, 상기 게이트 전극(5)의 저항이 감소되어 트랜지스터의 동작 속도가 빨라질 수 있다.
하지만, 반도체 소자의 최소선폭이 100nm이하로 감소되고 있는 현 시점에서, 상기 게이트 전극(5)이 폴리사이드로 형성될지라도, 감소된 선폭에 의하여 게이트 전극의 저항이 증가되어 트랜지스터의 동작 속도가 점점 느려질 수 있다. 또한, 상기 게이트 전극(5) 아래의 채널영역의 길이가 감소되어 단채널 효과등이 유발되고, 소오스/드레인 영역들간의 펀치스루 특성이 열화될 수 있다. 이러한 문제점들에 의하여 트랜지스터를 축소(scaling down)시키는데 많은 어려움이 발생되고 있다.
이에 더하여, 상기 게이트 전극(5)은 플라즈마 식각 공정을 포함하는 패터닝 공정에 의해 형성된다. 이에 따라, 상기 게이트 전극(5)의 가장자리 아래의 상기 게이트 산화막(2)이 플라즈마 손상될 수 있다. 그 결과, 트랜지스터의 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고속으로 동작할 수 있는 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인 영역들간의 펀치스루 특성을 향상을 시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 트랜지스터를 포함하는 반도체 소자 를 제공한다. 이 소자는 그것의 아랫부분이 기판의 소정영역에 형성된 채널 트랜치를 채우고 그것의 윗부분이 상기 기판 위로 돌출된 금속 게이트 전극을 포함한다. 상기 채널 트랜치의 내측벽 및 바닥면과, 상기 금속 게이트 전극 사이에 게이트 절연막이 개재되고, 상기 금속 게이트 전극 양측의 상기 기판에 소오스/드레인 영역이 배치된다.
구체적으로, 상기 채널 트랜치의 바닥면은 상기 소오스/드레인 영역의 바닥면에 비하여 낮은 것이 바람직하다. 상기 소자는 상기 금속 게이트 전극 상에 배치된 캐핑 패턴을 더 포함할 수 있다. 상기 캐핑 패턴은 상기 금속 게이트 전극의 측벽에 정렬된 측벽을 갖는다. 상기 소자는 상기 게이트 절연막 및 상기 금속 게이트 전극 사이에 개재된 베리어 도전 패턴을 더 포함하는 것이 바람직하다. 이때, 상기 베리어 도전 패턴의 양단은 위로 연장되어 상기 금속 게이트 전극의 윗부분의 양측벽을 덮는 것이 바람직하다. 이 경우에, 상기 캐핑 패턴은 상기 베리어 도전 패턴의 연장된 부분의 외측벽에 정렬된 측벽을 갖는다. 상기 소자는 상기 캐핑 패턴의 양측벽과, 상기 금속 게이트 전극의 윗부분의 양측벽을 덮는 게이트 절연 스페이서를 더 포함할 수 있다. 이때, 상기 베리어 도전 패턴의 연장된 부분은 상기 금속 게이트 전극과 상기 게이트 절연 스페이서 사이에 개재된다.
상술한 기술적 과제들을 해결하기 위한 트랜지스터를 포함하는 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 스텝들을 포함한다. 기판 상에 형성된 몰드층을 패터닝하여 상기 기판의 소정영역을 노출시키는 오프닝을 형성하고, 상기 노출된 기판을 식각하여 채널 트랜치를 형성한다. 상기 채널 트랜치의 내측벽 및 바닥면에 게이트 절연막을 형성하고, 상기 기판 전면 상에 상기 오프닝 및 채널 트랜치를 채우는 금속막을 형성한다. 상기 금속막의 일부를 제거하여 상기 오프닝 및 채널 트랜치 내에 금속 게이트 전극을 형성하고, 상기 몰드층을 선택적으로 제거한다. 상기 금속 게이트 전극 양측의 상기 기판에 소오스/드레인 영역을 형성한다.
구체적으로, 상기 방법은 상기 채널 트랜치를 형성하기 전에, 상기 오프닝의 내측벽에 측벽 스페이서를 형성하는 단계를 더 포함하는 것이 바람직하다. 이 경우에, 상기 몰드층 및 상기 측벽 스페이서를 마스크로 사용하여 상기 노출된 기판을 식각하여 상기 채널 트랜치를 형성한다. 상기 방법은 상기 금속 게이트 전극을 형성한 후에, 상기 측벽 스페이서를 제거하는 단계를 더 포함할 수 있다. 상기 채널 트랜치의 바닥면은 상기 소오스/드레인 영역의 하부면에 비하여 낮게 형성되는 것이 바람직하다. 상기 방법은 상기 몰드층을 제거하기 전에, 상기 금속 게이트 전극의 상부면을 리세스하여 상기 오프닝의 일부를 비우는 단계, 및 상기 오프닝의 빈 영역내에 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 몰드층을 형성하기 전에, 상기 기판 상에 버퍼 절연막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 오프닝은 상기 몰드층 및 상기 버퍼 절연막을 연속적으로 패터닝하여 형성된다. 상기 방법은 상기 몰드층을 제거한 후에, 상기 버퍼 절연막을 제거하는 단계를 더 포함할 수 있다. 이에 더하여, 상기 방법은 상기 몰드층을 형성한 후에, 상기 몰드층 상에 하드마스크막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 오프닝은 상기 하드마스크막, 몰드층 및 버퍼 절연막을 연속적으로 패터닝하여 형성된다. 상기 방법은 상기 몰드층을 제거하기 전에, 상기 하 드마스크막을 제거하는 단계를 더 포함할 수 있다. 상기 방법은 상기 게이트 절연막을 갖는 기판에 베리어 도전막을 콘포말하게 형성하는 단계를 더 포함할 수 있다. 이때, 상기 금속 게이트 전극을 형성하는 단계는 상기 금속막의 일부 및 상기 베리어 도전막의 일부를 제거하여 상기 오프닝 및 채널 트랜치내에 차례로 적층된 베리어 도전 패턴 및 금속 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 몰드층을 제거하기 전에, 상기 금속 게이트 전극 및 베리어 도전 패턴의 상부면을 리세스하여 상기 오프닝의 일부를 비우는 단계, 및 상기 오프닝의 빈 영역내에 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 몰드층을 제거한 후에, 상기 캐핑 패턴의 양측벽 및 상기 금속 게이트 전극의 상기 기판 위로 돌출된 부분의 양측벽을 덮는 게이트 절연 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 베리어 도전 패턴의 일부는 상기 금속 게이트 전그과 상기 게이트 절연 스페이서 사이에 개재된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100, 이하 기판이라고 함)의 소정영역에 활성영역을 한정하는 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 얕은 트랜치형 소자분리막일 수 있다.
상기 활성영역을 가로지르는 금속 게이트 전극(120a')이 기판(100)에 배치된다. 이때, 상기 금속 게이트 전극(120a') 아래의 활성영역에 채널 트랜치(114)가 형성되어 있다. 상기 채널 트랜치(114)의 바닥면은 상기 활성영역의 상부면에 비하여 낮다. 상기 금속 게이트 전극(120a')은 아래로 연장되어 상기 채널 트랜치(114)를 채운다. 즉, 상기 금속 게이트 전극(120a')의 아랫부분(lower portion)은 상기 채널 트랜치(114)를 채우며, 상기 금속 게이트 전극(120a')의 윗부분(upper portion)은 상기 기판(100) 위로 수직으로 돌출된다. 상기 채널 트랜치(114)의 폭은 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작을 수 있다. 상기 금속 게이트 전극(120a')과, 상기 채널 트랜치(114)의 내측벽 및 바닥면 사이에 게이트 절연막(116)이 개재된다.
상기 금속 게이트 전극(120a')은 종래의 폴리사이드에 비하여 비저항이 낮은 금속으로 이루어진다. 예컨대, 상기 금속 게이트 전극(120a')은 텅스텐, 알루미늄, 구리 또는 몰리브덴 중에 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다. 물론, 상기 금속 게이트 전극(120a')은 상술한 예들 이외의 다른 비저항이 낮은 금속으로 이루어질 수도 있다. 상기 게이트 절연막(116)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 이와는 달리, 상기 게이트 절연막(116)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 이루어질 수도 있다. 예컨대, 상기 고유전막은 금속 산화막인 알루미늄 산화막 또는 하프늄 산화막 중 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다. 상기 게이트 절연막(116)이 고유전막으로 이루어짐으로써, 상기 금속 게이트 전극(120a')과 상기 활성영역간의 정전용량이 증가됨으로 상기 게이트절연막(116)의 두게를 증가시킬 수 있다. 이로써, 상기 게이트 절연막(116)의 절연 특성을 향상시킬 수 있다.
상기 게이트 절연막(116)과 상기 금속 게이트 전극(120a') 사이에 베리어 도전 패턴(118a')이 개재되는 것이 바람직하다. 상기 베리어 도전 패턴(118a')은 상기 금속 게이트 전극(120a')과 상기 게이트 절연막(116)간의 반응을 억제하는 기능을 수행한다. 또한, 상기 베리어 도전 패턴(118a')은 상기 금속 게이트 전극(120a')의 금속이 상기 게이트 절연막(116)으로 침투하는 것을 방지한다. 상기 베리어 도전 패턴(118a')의 양단은 위로 연장되어 상기 금속 게이트 전극(120a')의 윗부분의 양측벽을 덮는다. 즉, 상기 베리어 도전 패턴(118a')은 상기 금속 게이트 전극(120a')의 하부면 및 양측벽을 둘러싸는 형태이다. 상기 베리어 도전 패턴(118a')은 도전성 금속질화물을 포함하는 것이 바람직하다. 예컨대, 상기 베리어 도전 패턴(118a')은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화탄탈늄(TaN), 탄탈늄/질화탄탈늄(Ta/TaN), 질화티타늄실리콘(TiSiN) 또는 질화 탄탈늄실리콘(TaSiN) 중 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다.
상기 금속 게이트 전극(120a') 상에 캐핑 패턴(124a)이 배치된다. 상기 캐핑 패턴(124a)은 상기 금속 게이트 전극(120a')의 상부면 및 상기 베리어 도전 패턴(118a')의 연장된 부분의 최상부면을 덮는다. 이때, 상기 캐핑 패턴(124a)은 상기 베리어 도전 패턴(118a')의 연장된 부분의 외측벽에 정렬된 측벽을 갖는다. 특히, 상기 캐핑 패턴(124a) 및 상기 베리어 도전 패턴(118a')의 연장된 부분의 외측벽은 동일한 가상의 수직선 상에 배치될수 있다. 상기 가상의 수직선은 상기 기판(100)의 표면에 대하여 수직한 가상의 선이다. 상기 캐핑 패턴(124a)은 절연물질로 이루어진다. 예컨대, 상기 캐핑 패턴(124a)은 실리콘 질화막으로 이루어질 수 있다.
한편, 상기 베리어 도전 패턴(118a')은 경우에 따라 생략될 수도 있다. 이 경우에, 상기 캐핑 패턴(124a)의 측벽은 상기 금속 게이트 전극(120a')의 양측벽에 정렬된다. 특히, 상기 캐핑 패턴(124a)의 측벽 및 상기 금속 게이트 전극(120a')의 측벽은 동일한 가상의 수직선 상에 배치될 수 있다.
상기 캐핑 패턴(124a) 및 상기 금속 게이트 전극(120a')의 돌출된 윗부분의 양측벽을 덮는 게이트 절연 스페이서(130)가 배치될 수 있다. 이때, 상기 베리어 도전 패턴(118a')의 연장된 부분은 상기 금속 게이트 전극(120a')과 상기 게이트 절연 스페이서(130) 사이에 개재된다. 상기 게이트 절연막(116)이 고유전막으로 이루어질 경우, 상기 게이트 절연막(116)의 양단들은 위로 연장되어 상기 베리어 도전 패턴(118a')의 연장된 부분과 상기 게이트 절연 스페이서(130) 사이에 개재될 수도 있다. 상기 게이트 절연 스페이서(130)는 절연 물질인 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다. 특히, 상기 게이트 절연 스페이서(130)는 상기 캐핑 패턴(124a)과 동일한 물질로 이루어질 수 있다.
상기 금속 게이트 전극(120a') 양측의 상기 활성영역내에 소오스/드레인 영역(128)이 배치된다. 상기 소오스/드레인 영역(128)은 불순물 도핑층으로 이루어진다. 상기 채널 트랜치(114)의 바닥면은 상기 소오스/드레인 영역(128)의 하부면에 비하여 낮은 것이 바람직하다. 이로써, 상기 금속 게이트 전극(120a') 아래의 채널 영역은 상기 채널 트랜치(114)의 바닥면 및 양측벽을 따라 형성되어 상기 소오스/드레인 영역들(128)간의 거리인 상기 채널 영역의 길이가 증가된다. 상기 소오스/드레인 영역(128)은 엘디디 구조일 수도 있다.
상기 금속 게이트 전극(120a'), 게이트 절연막(116) 및 소오스/드레인 영역(128)은 트랜지스터에 포함된다.
상술한 구조의 트랜지스터를 갖는 반도체 소자에 있어서, 상기 금속 게이트 전극(120a')은 비저항이 종래의 폴리사이드에 비하여 낮은 금속으로 형성됨으로써, 상기 트랜지스터는 종래의 트랜지스터에 비하여 동작속도가 빠르다. 결과적으로, 고속 동작의 반도체 소자를 구현할 수 있으며, 상기 게이트 전극(120a')의 선폭을 감소시켜 고집적화된 반도체 소자를 구현할 수 있다.
또한, 상기 트랜지스터의 채널영역은 상기 채널 트랜치(114)의 바닥면 및 양측벽을 따라 형성된다. 이에 따라, 제한된 면적에서 상기 채널 영역의 길이가 증가된다. 결과적으로 종래의 단채널 효과등을 최소화하고, 소오스/드레인 영역들(128) 간의 펀치스루 특성이 향상된다.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 소자분리막(102)은 얕은 트랜치형 소자분리막으로 형성할 수 있다.
상기 기판(100) 상에 버퍼 절연막(104), 몰드층(106) 및 하드마스크막(108)을 차례로 형성한다. 상기 버퍼 절연막(104)은 CVD 실리콘 산화막으로 형성할 수 있다. 특히, 상기 버퍼 절연막(104)은 MTO막으로 형성할 수 있다. 상기 몰드층(106)은 실리콘게르마늄막 또는 폴리실리콘막으로 형성할 수 있다. 상기 하드마스크막(108)은 상기 몰드층(106), 버퍼 절연막(104) 및 기판(100)에 대하여 식각선택비를 갖는 물질막, 예컨대, 실리콘 질화막으로 형성할 수 있다.
상기 하드마스크막(108)은 생략될 수도 있다. 이 경우에, 상기 몰드층(106)은 상기 기판(100)에 대하여 식각선택비를 갖는 것이 바람직하다. 따라서, 상기 몰드층(106)은 실리콘게르마늄막으로 형성할 수 있다. 상기 버퍼 절연막(104)도 생략될 수 있다. 이 경우에도, 상기 몰드층(106)은 상기 기판(100)에 대하여 식각선택비를 갖는 것이 바람직하다.
도 4 및 도 5를 참조하면, 상기 하드마스크막(108), 몰드층(106) 및 버퍼 절연막(104)을 연속적으로 패터닝하여 상기 활성영역의 소정영역을 노출시키는 오프닝(110)을 형성한다. 감광막 패턴을 이용하여 상기 하드마스크막(108)을 패터닝한 후에, 상기 패터닝된 하드마스크막(108)을 식각마스크로 사용하여 상기 몰드층(106) 및 버퍼 절연막(104)을 식각하여 상기 오프닝(110)을 형성할 수 있다. 상기 오프닝(110)은 상기 활성영역을 가로지르는 그루브 형태일 수 있다.
상기 오프닝(110)의 측벽에 측벽 스페이서(112)를 형성할 수 있다. 상기 하드마스크막(108) 및 측벽 스페이서(112)를 식각 마스크로 사용하여 상기 오프닝(110)에 노출된 활성영역을 식각하여 채널 트랜치(114)를 형성한다. 이에 따라, 상기 채널 트랜치(114)의 내측벽은 상기 오프닝(110)의 내측벽에 자기정렬된다. 특히, 상기 채널 트랜치(114)는 상기 측벽 스페이서(112)에 자기정렬될 수 있다. 상기 채널 트랜치(114)의 폭은 포토리소그라피 공정으로 정의할 수 있는 최소선폭에 비하여 작게 형성할 수 있다. 즉, 상기 오프닝(110)의 폭이 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성되면, 상기 측벽 스페이서(112)로 인하여 상기 채널 트랜치(114)의 폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 작게 형성된다. 경우에 따라서는, 상기 측벽 스페이서(112)를 형성하는 단계가 생략될 수도 있다. 상기 측벽 스페이서(112)가 생략될 경우, 상기 하드마스크막(108)을 식각마스크로 사용하여 상기 노출된 기판을 식각하여 상기 채널 트랜치(114)를 형성할 수 있다. 이 경우에, 상기 채널 트랜치(114)의 내측벽은 상기 오프닝(110)의 내측벽에 자기정렬된다.
도 6 및 도 7을 참조하면, 상기 채널 트랜치(114)의 바닥면 및 내측벽에 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 열산화막으로 형성할 수 있다. 이와는 달리, 상기 게이트 절연막(116)은 실리콘 질화막에 비하여 높은 유전 상수를 갖는 고유전막으로 형성할 수도 있다. 상기 고유전막은 금속 산화막으로 형성할 수 있다. 예컨대, 상기 고유전막은 알루미늄 산화막 또는 하프늄 산화막 중 어느 하나, 또는 이들의 조합막으로 형성할 수 있다. 상기 고유전막은 화학기상증착법 또는 원자층 적층법으로 형성할 수 있다. 이에 따라, 상기 게이트 절연막(116)이 상기 고유전막으로 형성될 경우, 상기 게이트 절연막(116)은 상기 채널 트랜치(114)의 바닥면 및 내측벽, 및 상기 오프닝(110)의 내측벽을 포함한 기판(100)에 콘포말하게 형성될 수 있다. 도면들에서는, 상기 게이트 절연막(116)을 열산화막으로 형성한 상태를 도시하였다.
상기 게이트 절연막(116)을 갖는 기판(100)에 콘포말한 베리어 도전막(118)을 형성한다. 상기 베리어 도전막(118)은 도전성 금속질화막을 포함할 수 있다. 예컨대, 상기 베리어 도전막(118)은 질화티타늄(TiN)막, 티타늄/질화티타늄(Ti/TiN)막, 질화탄탈늄(TaN)막, 탄탈늄/질화탄탈늄(Ta/TaN)막, 질화티타늄실리콘(TiSiN)막 또는 질화탄탈늄실리콘(TaSiN)막 중 어느 하나, 또는 이들의 조합막으로 형성할 수 있다.
상기 베리어 도전막(118) 상에 상기 채널 트랜치(114) 및 오프닝(110)을 채우는 금속막(120)을 형성한다. 상기 금속막(120)은 폴리사이드막에 비하여 낮은 비저항을 갖는 금속으로 형성하는 것이 바람직하다. 예컨대, 상기 금속막(120)은 텅스텐, 알루미늄, 구리 또는 몰리브덴 중 어느 하나, 또는 이들의 조합막으로 형성하는 것이 바람직하다.
경우에 따라서는, 상기 베리어 도전막(118)이 생략될 수도 있다. 이 경우에, 상기 채널 트랜치(114) 및 오프닝(110)은 상기 금속막(120)에 의해 채워진다.
상기 금속막(120) 및 상기 베리어 도전막(118)을 상기 하드마스크막(108)이 노출될때까지 평탄화시키어 상기 채널 트랜치(114) 및 오프닝(110)내에 차례로 적층된 베리어 도전 패턴(118a) 및 금속 게이트 전극(120a)을 형성한다.
다른 방법으로, 상기 평탄화 공정시, 상기 하드마스크막(108)이 제거되어 상기 몰드층(108)이 노출될 수도 있다. 즉, 상기 금속막(120), 베리어 도전막(118) 및 하드마스크막(108)을 상기 몰드층(106)이 노출될때까지 평탄화시킬 수 있다. 이때, 상기 하드마스크막(108)의 측벽에 형성된 상기 측벽 스페이서(112)의 윗부분(upper portion)도 함께 제거될 수 있다. 상기 평탄화 공정은 화학적기계적 연마공정을 수행하는 것이 바람직하다. 이와는 달리, 상기 평탄화 공정은 에치백 공정으로 수행할 수도 있다. 도면들에서는, 상기 금속막(120) 및 베리어 도전막(118)을 평탄화한 상태를 도시하였다.
도 8 및 도 9를 참조하면, 상기 금속 게이트 전극(120a) 및 상기 베리어 도전 패턴(118a)의 상부면들을 리세스하여 상기 오프닝(110)의 상부를 비운다. 상기 리세스된 금속 게이트 전극(120a') 및 베리어 도전 패턴(118a')의 상부면들은 상기 몰드층(106)의 상부면에 비하여 낮을 수 있다.
상기 기판(100) 상에 상기 오프닝(110)의 빈 영역을 채우는 캐핑막(124)을 형성한다. 상기 캐핑막(124)은 상기 몰드층(106) 및 버퍼 절연막(106)에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 예컨대, 상기 캐핑막(124)은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑막(124) 및 상기 하드마스크막(108)을 상기 몰드 층(106)이 노출될때까지 평탄화시키어 상기 리세스된 금속 게이트 전극(120a') 및 베리어 도전 패턴(118a') 상에 캐핑 패턴(124a)을 형성한다. 이때, 상기 하드마스크막(108)의 측벽에 형성된 상기 측벽 스페이서(112)의 윗부분도 함께 제거된다. 상기 캐핑 패턴(124a)의 측벽은 상기 오프닝(110) 및 측벽 스페이서(112)에 의하여 상기 리세스된 베리어 도전 패턴(118a')의 외측벽에 자기정렬된다. 상기 베리어 도전막(118)이 생략될 경우, 상기 캐핑 패턴(124a)의 측벽은 상기 오프닝(110) 및 측벽 스페이서(112)에 의해 상기 리세스된 금속 게이트 전극(120a')의 측벽에 자기정렬된다.
한편, 상기 하드마스크막(108)이 상기 금속 게이트 전극(120a) 형성시 제거된 경우, 상기 캐핑막(124)을 상기 몰드층(106)이 노출될때까지 평탄화시키어 상기 캐핑 패턴(124a)을 형성할 수 있다.
도 10을 참조하면, 상기 캐핑 패턴(124a)을 갖는 기판(100)으로부터 상기 몰드층(106)을 제거한다. 이어서, 상기 버퍼 절연막(104)을 제거할 수 있다. 상기 측벽 스페이서(112)는 상기 몰드층(106)과 동일한 식각율을 갖는 물질로 형성할 수 있다. 이와는 달리, 상기 버퍼 절연막(104)은 상기 버퍼 절연막(104)과 동일한 식각을 갖는 물질로 형성할 수 있다. 이에 따라, 상기 측벽 스페이서(112)는 상기 몰드층(106)과 함께 제거되거나, 상기 버퍼 절연막(104)과 함께 제거될 수 있다. 바람직하게는, 상기 측벽 스페이서(112)는 상기 버퍼 절연막(104)과 동일한 식각율을 갖는다. 예컨대, 상기 버퍼 절연막(104)은 CVD 실리콘 산화막으로 형성할 수 있다. 특히, MTO막으로 형성할 수 있다. 상기 버퍼 절연막(104)이 제거된 기판(100)의 표면에 이온주입 버퍼막(126)을 형성하고, 상기 금속 게이트 전극(120a') 및 캐핑 패턴(124a)을 마스크로 사용하여 불순물 이온들을 주입하여 소오스/드레인 영역(128)을 형성한다. 상기 이온주입 버퍼막(126)은 절연막으로 형성한다. 예컨대, 실리콘 산화막으로 형성할 수 있다. 상기 소오스/드레인 영역(128)은 상기 금속 게이트 전극(120a') 양측의 활성영역에 형성된다. 이때, 상기 소오스/드레인 영역(128)의 하부면은 상기 채널 트랜치(114)의 바닥면에 비하여 높게 형성되는 것이 바람직하다.
이어서, 도 2에 도시된 게이트 절연 스페이서(130)을 형성한다. 상기 게이트 절연 스페이서(130)는 상기 캐핑 패턴(124a)의 양측벽, 및 상기 금속 게이트 전극(120a')의 돌출된 윗부분의 양측벽을 덮도록 형성된다. 이때, 상기 베리어 도전 패턴(118a')은 상기 게이트 절연 스페이서(130)와 상기 금속 게이트 전극(120a') 사이에 개재된다.
이어서, 상기 캐핑 패턴(124a) 및 게이트 절연 스페이서(130)를 마스크로 사용하여 불순물 이온들을 주입할 수 있다. 이 경우에, 상기 소오스/드레인 영역(128)은 엘디디 구조로 형성될 수 있다.
상술한 반도체 소자의 형성 방법에 있어서, 상기 금속 게이트 전극(120a')은 종래의 폴리사이드에 비하여 비저항이 낮은 금속으로 형성된다. 이로써, 트랜지스터의 동작 속도를 증가시켜 고속 동작의 반도체 소자를 구현할 수 있다.
또한, 상기 금속 게이트 전극(120a') 아래의 채널 영역은 상기 채널 트랜치(114)의 양측벽 및 바닥면을 따라 형성된다. 이에 따라, 제한된 면적에서 채널 길이를 증가시켜 단채널 효과등을 최소화하고, 소오스/드레인 영역들(128)간의 펀치스루 특성을 향상시킬 수 있다.
또한, 상기 측벽 스페이서(112)로 인하여, 상기 금속 게이트 전극(120a')의 선폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭 보다 작게 형성할 수 있다. 따라서, 반도체 소자를 매우 고집적화시킬 수 있다.
이에 더하여, 상기 금속 게이트 전극(120a')은 서로 자기정렬된 상기 오프닝(110) 및 채널 트랜치(114)내에 평탄화 공정으로 형성된다. 이에 따라, 상기 금속 게이트 전극(120a')과 상기 채널 영역 사이의 상기 게이트 절연막(116)은 전혀 플라즈마 손상되지 않는다. 즉, 상기 금속 게이트 전극(120a')의 형성 공정은 감광막 패턴 및 플라즈마 식각을 구비하는 패터닝 공정이 전혀 요구되지 않는다. 이로써, 상기 소오스/드레인 영역(128)과 인접한 부분의 상기 게이트 절연막(116)은 전혀 플라즈마 손상되지 않는다. 결과적으로, 종래의 게이트 산화막의 플라즈마 손상에 의한 트랜지스터의 특성 열화를 방지할 수 있다.
더 나아가서, 상기 금속 게이트 전극(120a')을 패터닝 공정으로 형성하지 않을지라도, 상기 캐핑 패턴(124a)은 상기 오프닝(110)에 의하여 상기 금속 게이트 전극(120a')에 자기정렬되어 형성된다.
결과적으로, 고집적화되고, 고속으로 동작하는 반도체 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 몰드층의 오프닝과 상기 오프닝에 자기정렬된 활성영역의 채널 트랜치내에 평탄화 공정으로 금속 게이트 전극을 형성한 다. 이에 따라, 고속으로 동작하는 반도체 소자를 구현할 수 있으며, 제한된 면적에서 채널길이를 증가시켜 고집적화된 반도체 소자를 구현할 수 있다. 또한, 게이트 절연막의 플라즈마 손상을 방지하여 트랜지스터의 특성 열화를 방지할 수 있다.
또한, 오프닝의 내측벽에 측벽 스페이서를 형성함으로써, 포토리소그라피 공정이 정의할 수 있는 최소선폭보다 작은 선폭의 금속 게이트 전극을 구현할 수 있다. 이로써, 고집적화된 반도체 소자를 보다 고집적화시킬 수 있다.

Claims (16)

  1. 아랫부분이 기판의 소정영역에 형성된 채널 트랜치를 채우고, 윗부분이 상기 기판 위로 돌출된 금속 게이트 전극;
    상기 채널 트랜치의 내측벽 및 바닥면과, 상기 금속 게이트 전극 사이에 개재된 게이트 절연막; 및
    상기 금속 게이트 전극 양측의 상기 기판에 형성된 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 채널 트랜치의 바닥면은 상기 소오스/드레인 영역의 바닥면에 비하여 낮은 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 게이트 전극 상에 배치된 캐핑 패턴을 더 포함하되, 상기 캐핑 패턴은 상기 금속 게이트 전극의 측벽에 정렬된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막 및 상기 금속 게이트 전극 사이에 개재된 베리어 도전 패턴을 더 포함하되, 상기 베리어 도전 패턴의 양단은 위로 연장되어 상기 금속 게이트 전극의 윗부분의 양측벽을 덮는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 금속 게이트 전극 상에 배치된 캐핑 패턴을 더 포함하되, 상기 캐핑 패턴은 상기 베리어 도전 패턴의 연장된 부분의 측벽에 정렬된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 캐핑 패턴의 양측벽과, 상기 금속 게이트 전극의 윗부분의 양측벽을 덮는 게이트 절연 스페이서를 더 포함하되, 상기 베리어 도전 패턴의 연장된 부분은 상기 금속 게이트 전극과 상기 게이트 절연 스페이서 사이에 개재되는 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 형성된 몰드층을 패터닝하여 상기 기판의 소정영역을 노출시키는 오프닝을 형성하는 단계;
    상기 노출된 기판을 식각하여 채널 트랜치를 형성하는 단계;
    상기 채널 트랜치의 내측벽 및 바닥면에 게이트 절연막을 형성하는 단계;
    상기 기판 전면 상에 상기 오프닝 및 채널 트랜치를 채우는 금속막을 형성하 는 단계;
    상기 금속막의 일부를 제거하여 상기 오프닝 및 채널 트랜치 내에 금속 게이트 전극을 형성하는 단계;
    상기 몰드층을 선택적으로 제거하는 단계; 및
    상기 금속 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 채널 트랜치를 형성하기 전에,
    상기 오프닝의 내측벽에 측벽 스페이서를 형성하는 단계를 더 포함하되, 상기 채널 트랜치는 상기 몰드층 및 상기 측벽 스페이서를 마스크로 사용하여 상기 노출된 기판을 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 금속 게이트 전극을 형성한 후에,
    상기 측벽 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 7 항에 있어서,
    상기 채널 트랜치의 바닥면은 상기 소오스/드레인 영역의 하부면에 비하여 낮게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 7 항 내지 제 10 항 중에 어느 한 항에 있어서,
    상기 몰드층을 제거하기 전에,
    상기 금속 게이트 전극의 상부면을 리세스하여 상기 오프닝의 일부를 비우는 단계; 및
    상기 오프닝의 빈 영역내에 캐핑 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 7 항 내지 제 10 항 중에 어느 한 항에 있어서,
    상기 몰드층을 형성하기 전에,
    상기 기판 상에 버퍼 절연막을 형성하는 단계를 더 포함하되,
    상기 오프닝은 상기 몰드층 및 상기 버퍼 절연막을 연속적으로 패터닝하여 형성하고,
    상기 몰드층을 제거한 후에,
    상기 버퍼 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 몰드층을 형성한 후에,
    상기 몰드층 상에 하드마스크막을 형성하는 단계를 더 포함하되,
    상기 오프닝은 상기 하드마스크막, 몰드층 및 버퍼 절연막을 연속적으로 패터닝하여 형성하고,
    상기 몰드층을 제거하기 전에,
    상기 하드마스크막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 7 항 내지 제 10 항 중에 어느 한 항에 있어서,
    상기 금속막을 형성하기 전에,
    상기 게이트 절연막을 갖는 기판에 베리어 도전막을 콘포말하게 형성하는 단계를 더 포함하되,
    상기 금속 게이트 전극을 형성하는 단계는,
    상기 금속막의 일부 및 상기 베리어 도전막의 일부를 제거하여 상기 오프닝 및 채널 트랜치내에 차례로 적층된 베리어 도전 패턴 및 금속 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 몰드층을 제거하기 전에,
    상기 금속 게이트 전극 및 베리어 도전 패턴의 상부면을 리세스하여 상기 오프닝의 일부를 비우는 단계; 및
    상기 오프닝의 빈 영역내에 캐핑 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 몰드층을 제거한 후에,
    상기 캐핑 패턴의 양측벽 및 상기 금속 게이트 전극의 상기 기판 위로 돌출된 부분의 양측벽을 덮는 게이트 절연 스페이서를 형성하는 단계를 더 포함하되, 상기 베리어 도전 패턴의 일부는 상기 금속 게이트 전극과 상기 게이트 절연 스페이서 사이에 개재되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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