[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN115966589A - 半导体芯片及其制造方法 - Google Patents

半导体芯片及其制造方法 Download PDF

Info

Publication number
CN115966589A
CN115966589A CN202211136290.3A CN202211136290A CN115966589A CN 115966589 A CN115966589 A CN 115966589A CN 202211136290 A CN202211136290 A CN 202211136290A CN 115966589 A CN115966589 A CN 115966589A
Authority
CN
China
Prior art keywords
chip
plane
wafer
processed wafer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211136290.3A
Other languages
English (en)
Inventor
长屋正武
渡边弘纪
大原淳士
河口大祐
原佳祐
笹冈千秋
小岛淳
恩田正一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University Corp Donghai National University
Hamamatsu Photonics KK
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Original Assignee
National University Corp Donghai National University
Hamamatsu Photonics KK
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University Corp Donghai National University, Hamamatsu Photonics KK, Denso Corp, Toyota Motor Corp, Mirise Technologies Corp filed Critical National University Corp Donghai National University
Publication of CN115966589A publication Critical patent/CN115966589A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147Semiconductor insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Led Devices (AREA)
  • Dicing (AREA)

Abstract

一种半导体芯片包括构成芯片的基板(110),其具有一个表面(110a)、与所述一个表面相反的另一表面(110b)、以及连接所述一个表面和所述另一表面的两对相反侧表面(110c)。所述一个表面和所述另一表面沿着{0001}c‑平面、{1‑100}m‑平面和{11‑20}a‑平面中的一个。两对相反侧表面中的一对沿着{0001}c‑平面、{1‑100}m‑平面和{11‑20}a‑平面中的另一个。两对相反侧表面中的另一对沿着{0001}c‑平面、{1‑100}m‑平面和{11‑20}a‑平面中的另外一个。所述侧表面包括在作为侧表面的法线方向的深度方向上的表面层部分中包含氧化镓和镓金属的改变层(120)。

Description

半导体芯片及其制造方法
技术领域
本公开涉及一种设置有包含氮化镓(以下也简称为GaN)的构成芯片的基板的半导体芯片及其制造方法。
背景技术
传统上,已经提出了一种通过将已加工晶圆(processed wafer)分成芯片单元(chip units)来制造半导体芯片的方法(参见例如JP 2019-126838 A)。具体而言,在该制造方法中,制备已加工晶圆,该已加工晶圆包含氧化镓并且具有由切割线限定的多个芯片形成区域。在该制造方法中,通过用激光束照射切割线以形成改变层(altered layer),然后用切割刀片沿着切割线切割已加工晶圆以将其分开成芯片单元来制造半导体芯片。
发明内容
本发明人考虑使用包含具有诸如宽带隙和高电子饱和速度等优点的GaN的已加工晶圆来制造半导体芯片。根据本发明人的研究,在将这样的已加工晶圆分开成芯片时,可能从侧表面向内产生裂纹,或者可能在侧表面上产生过大应变。
鉴于上述情况,本公开的一个目的在于提供一种半导体芯片及其制造方法,以抑制在侧表面上产生裂纹和过大应变。
根据本公开的一个方面,一种半导体芯片包括:构成芯片的基板,其具有一个表面、与所述一个表面相反的另一表面、以及连接所述一个表面和所述另一表面的两对相反侧表面。构成芯片的基板包含六方氮化镓。所述一个表面和所述另一表面沿着{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的一个。两对相反侧表面中的一对沿着{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的另一个。两对相反侧表面中的另一对沿着{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的另外一个。所述侧表面包括在作为侧表面法线方向的深度方向的表面层部分上含有氧化镓和金属镓的改变层。
因此,半导体芯片的侧表面容易裂开。因此,当半导体芯片从已加工晶圆分离时,能够抑制在侧表面产生裂纹和过大应变。在半导体芯片中,侧表面的表面层部分包括含有氧化镓的改变层。因此,能够提高侧表面的绝缘性。
根据本公开的另一方面,一种制造半导体芯片的方法包括:制备具有一个表面和另一个表面并且包含六方氮化镓的已加工晶圆,所述已加工晶圆具有由切割线限定的多个芯片形成区域;利用激光束照射已加工晶圆,以形成在其中氮与镓沿切割线分离的芯片转变层;以及以芯片转变层为边界将所述芯片形成区域彼此分开以便形成所述构成芯片的基板,其具有由所述已加工晶圆的所述一个表面构成的一个表面,由所述已加工晶圆的所述另一表面构成的另一表面,以及沿切割线以便连接所述一个表面和所述另一表面的两对相反侧表面。
因此,制造了具有容易裂开的侧表面的半导体芯片。因此,在将所述半导体芯片从已加工晶圆分离时,能够抑制在侧表面上产生向内延伸的裂纹和在侧表面上产生过大应变。在所述半导体芯片中,所述侧表面的表面层部分包括含有氧化镓的改变层。因此,能够提高侧表面的绝缘性。
附着于每个部件等的附图标记表示部件等与以下实施例中描述的具体部件等之间的对应关系的示例。
附图说明
图1A是显示根据第一实施例的半导体芯片的制造工序的横截面图。
图1B是显示接在图1A之后的半导体芯片制造工序的横截面图。
图1C是显示接在图1B之后的半导体芯片制造工序的横截面图。
图1D是显示接在图1C之后的半导体芯片制造工序的横截面图。
图1E是显示接在图1D之后的半导体芯片制造工序的横截面图。
图1F是显示接在图1E之后的半导体芯片制造工序的横截面图。
图1G是显示接在图1F之后的半导体芯片制造工序的横截面图。
图1H是显示接在图1G之后的半导体器件制造工序的横截面图。
图1I是显示接在图1H之后的半导体芯片制造工序的横截面图。
图1J是显示接在图1I之后的半导体芯片制造工序的横截面图。
图2是已加工晶圆的示意图。
图3A是显示形成晶圆转变层(wafer transformation layer)而没有形成芯片转变层(chip transformation layer)的情形的示意图。
图3B是显示在形成芯片转变层后形成晶圆转变层的情形的示意图。
图4是构成芯片的基板的示意图。
图5是显示通过X射线光电子能谱得到的光谱的图。
具体实施方式
在下文中,将参照附图描述本公开的实施例。在以下实施例中,相同或等同的部分采用相同的附图标记表示。
(第一实施例)
将参照附图描述第一实施例。下面将描述制造半导体芯片100的方法,在半导体芯片100中,半导体元件形成在包含GaN的构成芯片的基板110上。在下文中,在表示晶体取向时,应在期望数字的上方附加横杠(-),但由于电子申请对表述有限制,因此在期望数字前加横杠。
首先,如图1A所示,制备具有一个表面1a和另一表面1b并且具有块体晶圆形状的GaN晶圆1。例如,作为GaN晶圆1,使用掺杂有硅、氧、锗或类似物且杂质浓度为5×1017cm-3至5×1019cm-3的晶圆。GaN晶圆1的厚度可以是任意的,例如,制备厚度为约400μm的晶圆。
本实施例的GaN晶圆1由六方晶体(hexagonal crystal)构成,并且所述一个表面1a和所述另一表面1b为{0001}c-平面。在本实施例的GaN晶圆1中,所述一个表面1a为(0001)Ga表面,所述另一表面1b为(000-1)N表面。此外,在执行下文描述的半导体芯片100的制造工序之后,通过回收图1J的回收晶圆(recycled wafer)40来制备GaN晶圆1,这将在后面描述。如果必要,可以在GaN晶圆1的所述另一表面1b上形成由氧化膜或类似物制成的保护膜。
接下来,如图1B所示,在GaN晶圆1的所述一个表面1a上形成由GaN制成的具有约10至60μm厚度的外延膜3。因此,制备了已加工晶圆10,其中由切割线SL划分多个芯片形成区域RA。在本实施例中,外延膜3是通过在GaN晶圆1上依次沉积n+型外延层3a和n-型外延层3b形成的。例如,n+型外延层3a掺杂有硅、氧、锗等,并且具有约5×1017cm-3至1×1018cm-3的杂质浓度。n-型外延层3b掺杂有硅或类似物,并且杂质浓度为约1×1017cm-3至4×1017cm-3
在下文将描述的一个表面侧元件部件11(例如扩散层12)形成在具有厚度例如约8μm至10μm的n-型外延层3b中。n+型外延层3a用于确保后面将描述的半导体芯片100的厚度,并且具有例如约40μm至50μm的厚度。n+型外延层3a的厚度和n-型外延层3b的厚度可以是任意的,例如,n+型外延层3a比n-型外延层3b厚,以便保证半导体芯片100的厚度。
在下文中,将已加工晶圆10的具有外延膜3的表面称为已加工晶圆10的一个表面10a,并将已加工晶圆10的与GaN晶圆1相邻的另一表面称为已加工晶圆10的另一表面10b。另外,如上所述,GaN晶圆1由六方晶体构成。外延膜3形成在GaN晶圆1的所述一个表面1a上,并且已加工晶圆10的所述另一表面10b由GaN晶圆1的所述另一表面1b构成。因此,已加工晶圆10由六方晶体构成,并且所述一个表面10a和所述另一表面10b为{0001}c-平面。每个芯片形成区域RA与已加工晶圆10的所述一个表面10a相邻地布置。
接下来,如图1C所示,执行一般的半导体制造工序以在每个芯片形成区域RA中形成半导体元件的一个表面侧元件部件11,例如扩散层12、栅电极13、表面电极、布线图案和钝化膜(未示出)。作为半导体元件,采用具有各种结构的半导体元件,例如,采用功率器件例如高电子迁移率晶体管(HEMT)和光半导体元件(optical semiconductor element)例如发光二极管。之后,如果必要,在已加工晶圆10的所述一个表面10a上形成由抗蚀剂等构成的表面保护膜。
随后,如图1D所示,在已加工晶圆10的所述一个表面10a上布置保持构件20。例如使用具有基材21和粘合剂22的切割带或类似物作为保持构件20。基材21由在制造工序中不易翘曲的材料制成,由例如玻璃、硅基板、陶瓷或类似物制成。粘合剂22由能够改变其粘合强度的材料制成。例如,使用其粘合强度依据温度或光而变化的粘合剂。在这种情况下,粘合剂22由例如紫外线固化树脂、蜡、双面胶带或类似物制成。粘合剂22由即使形成后面将描述的图1H的另一表面侧元件部件60时也保持粘合力的材料制成。
接下来,如图1E所示,利用激光束L照射已加工晶圆10的所述另一表面10b以沿着切割线SL形成芯片转变层14。在本实施例中,如图2所示,由切割线SL包围的每个芯片形成区域RA具有矩形的平面形状。另外,在本实施例中,调整每个芯片形成区域RA使得被分开成芯片单元的平面是{1-100}m-平面或{11-20}a-平面。即,切割线SL被调整为沿着{1-100}m-平面或{11-20}a-平面延伸。因此,芯片转变层14形成为沿着{1-100}m-平面或{11-20}a-平面延伸。换言之,芯片转变层14沿着六方晶体的容易裂开的平面形成。
在本实施例中,在该步骤中,制备激光装置。激光装置具有使激光束L振荡的激光源、被布置成改变激光束的光轴(即光路)的方向的分光镜、用于会聚激光束的聚光透镜(即聚光光学系统),可移动工作台等。在形成芯片转变层14时,将已加工晶圆10放置在所述工作台上,并且调整所述工作台的位置,使得激光L的焦点沿着切割线SL相对地扫描。
结果,沿切割线SL形成芯片转变层14,在芯片转变层14中,GaN通过热能分解成镓和氮。更具体地,通过照射激光束L,形成其中镓被沉积同时氮作为气体蒸发的芯片转变层14。芯片转变层14处于其中通过排放氮而形成细孔的状态。
另外,在本实施例中,在形成芯片转变层14时适当移动工作台,并且照射激光L,使得焦点移动到已加工晶圆10的厚度方向上的两个或更多个不同的位置。在这种情况下,芯片转变层14形成在已加工晶圆10的厚度方向上的不同位置处,但是芯片转变层14可以彼此分离或者可以彼此连接。此外,当聚光点移动到已加工晶圆10的厚度方向上的两个或更多个不同位置时,聚光点从已加工晶圆10的所述一个表面10a朝向所述另一表面10b移动。
在芯片转变层14中,当形成后面将描述的如图1F所示的晶圆转变层15时,通过形成晶圆转变层15而产生的氮通过芯片转变层14的细孔排出到外部。此外,虽然没有特别地限制,但在本实施例中,当形成芯片转变层14时,具有绿色激光束的532nm波长的固态激光束被用作激光束L。激光束L以2μJ的加工点输出(processing point output)、500ps的脉冲宽度、和500mm/s的加工速度进行照射。在此,这些条件仅仅是一个示例,本发明人证实即使激光束L的加工点输出更低或脉冲宽度更短,也能够适当地形成芯片转变层14。另外,本发明人证实即使激光束L的加工点输出更高或脉冲宽度更长,也能够适当地形成芯片转变层14。
随后,如图1F所示,从已加工晶圆10的所述另一表面10b照射激光束L,并且在距已加工晶圆10的所述一个表面10a预定深度D的位置处沿着已加工晶圆10的表面方向形成晶圆转变层15。在本实施例中,通过使用用于形成芯片转变层14的激光设备形成晶圆转变层15。
然后,当形成晶圆转变层15时,调整工作台的位置,使得沿着已加工晶圆10的表面方向相对地扫描激光束L的聚光点。结果,沿着所述表面方向在已加工晶圆10上形成晶圆转变层15。与芯片转变层14类似,晶圆转变层15具有其中氮蒸发为气体和镓被沉淀的结构。
在这种情况下,在本实施例中,晶圆转变层15形成为与芯片转变层14交叉或直接通过芯片转变层14的下方。由此,在本实施例中,能够抑制在形成晶圆转变层15时对每个芯片形成区域RA施加大的变形。
也就是说,在没有形成芯片转变层14时,如图3A所示,在形成晶圆转变层15时产生的氮难以释放到外部,因此已加工晶圆10的变形因晶圆转变层15的形成而趋于增加。相反,根据本实施例,形成芯片转变层14,并且晶圆转变层15形成为与芯片转变层14交叉或直接通过芯片转变层14的下方。因此,如图3B所示,在形成晶圆转变层15时产生的氮通过芯片转变层14的细孔容易释放到外部。因此,能够抑制已加工晶圆10的应变由于晶圆转变层15的形成而增加,并且能够减小被施加到每个芯片形成区域RA的应变。
另外,虽然没有特别地限制,但在本实施例中,在形成晶圆转变层15时,使用具有绿色激光束的532nm波长的固态激光束作为激光束L。激光束L以0.1μJ至0.3μJ的加工点输出、500ps的脉冲宽度、和50mm/s至500mm/s的加工速度进行照射。这些条件只是一个示例,并且本发明人证实即使激光束L的加工点输出进一步降低或脉冲宽度进一步缩短,也能够适当地形成晶圆转变层15。另外,本发明人证实即使激光束L的加工点输出更高或脉冲宽度更长,也能够适当地形成晶圆转变层15。
另外,形成晶圆转变层15时的预定深度D根据半导体芯片100的操作容易性、耐压性等来设定,并且为约10μm至200μm。在这种情况下,晶圆转变层15的位置根据外延膜3的厚度而改变。晶圆转变层15至少形成在外延膜3中、在外延膜3与GaN晶圆1之间的边界处或在GaN晶圆1中。需要注意的是,图1F示出了其中晶圆转变层15形成在外延膜3与GaN晶圆1之间的边界处的示例。
如后面将描述的,已加工晶圆10中的GaN晶圆1的至少一部分作为回收晶圆40被回收。因此,晶圆转变层15可以优选地形成在外延膜3的内部或在外延膜3与GaN晶圆1之间的边界处。当晶圆转变层15形成在GaN晶圆1的内部时,晶圆转变层15可以优选地形成为邻近GaN晶圆1的所述一个表面1a。
在晶圆转变层15形成在外延膜3的内部时,晶圆转变层15形成在n+型外延层3a的内部,而不是在构成半导体元件的n-型外延层3b的内部。在以下的说明中,将已加工晶圆10的在所述另一表面10b与晶圆转变层15之间的部分称为回收晶圆40。
接下来,如图1G所示,在已加工晶圆10的所述另一表面10b上布置辅助构件50。与保持构件20一样,辅助构件50是例如具有基材51和粘合剂52的切割带。基材51由例如玻璃、硅基板、陶瓷或类似物制成。粘合剂52由例如紫外线固化树脂、蜡、双面胶带或类似物构成。保持构件20和辅助构件50被保持并且在已加工晶圆10的厚度方向上施加张力,使得已加工晶圆10与回收晶圆40以晶圆转变层15为边界(即,分支的起点)分离。
在以下步骤中,将已加工晶圆10的与回收晶圆40分离的表面定义为已加工晶圆10的所述另一表面10b。由于晶圆转变层15是沿已加工晶圆10的表面方向形成的,因此被分开的已加工晶圆10的所述另一表面10b是{0001}c-平面。以下,将回收晶圆40的被分开的表面称为一个表面40a。在图1G之后的每个附图中,适当时省略了残留在已加工晶圆10的所述另一表面10b和回收晶圆40的所述一个表面40a上的晶圆转变层15等。
之后,如图1H所示,执行一般的半导体制造工序,并且执行用于形成半导体元件的另一表面侧元件部件60的步骤,例如在已加工晶圆10的所述另一表面10上形成构成后表面电极(back surface electrode)的金属膜61。
在形成另一表面侧元件部件60的步骤之前,可以根据需要执行通过CMP(chemicalmechanical polishing的缩写,化学机械抛光)法等对已加工晶圆10的所述另一表面10b进行平坦化的工序。图1H示出了已加工晶圆10的所述另一表面10b被平坦化的视图。另外,在执行形成另一表面侧元件部件60的工序后,为了使金属膜61与已加工晶圆10的所述另一表面10b欧姆接触,必要时也可以执行热处理例如激光退火等。
随后,如图1I所示,扩大保持构件20,并且以芯片转变层14为边界(即,分支的起点)将芯片形成区域RA彼此分开。结果,从已加工晶圆10构成具有构成芯片的基板110的半导体芯片100。构成芯片的基板110具有由已加工晶圆10的所述一个表面10a构成的一个表面110a、和由已加工晶圆10的所述另一表面10b构成的另一表面110b、和由切割线SL构成的侧表面110c。换言之,半导体芯片100由具有所述一个表面110a、与所述一个表面110a相反的所述另一表面110b、以及连接所述一个表面110a和所述另一表面110b的两对相反侧表面110c的长方体的构成芯片的基板110构成。
如上所述,切割线SL沿着{1-100}m-平面或{11-20}a-平面延伸。因此,构成芯片的基板110(即半导体芯片100)的两对相反侧表面110c中的一对是沿着{1-100}m-平面,另一对是沿{11-20}a-平面。即,如图4所示,构成芯片的基板110的所述一个表面110a和所述另一表面110b是沿{0001}c-平面。此外,两对相反侧表面110c中的一对是沿{1-100}m-平面,而两对相反侧表面110c中的另一对是沿{11-20}a-平面。
{1-100}m-平面和{11-20}a-平面与作为已加工晶圆10的所述一个表面10a的{0001}c-平面正交并且容易裂开。因此,当以芯片转变层14为边界分开每个芯片形成区域RA时,能够抑制从侧表面110c向内延伸的裂纹和侧表面110c中的过大应变。
之后,通过热处理或利用光照射减弱粘合剂22的粘合力,并且拾取半导体芯片100。结果,制造了半导体芯片100。在分开芯片形成区域RA之前,如果必要,可以在金属膜61中每个芯片形成区域RA的边界处形成狭缝等,以便对于每个芯片形成区域RA容易地分开金属膜61。在这种情况下,在图1H的步骤中,可以制备覆盖将分开部分的金属掩模,使得金属膜61不形成在将分开部分上。
由于半导体芯片100是通过以芯片转变层14为边界进行分开而制造的,因此由芯片转变层14构成的改变层120以其中形成微小不平坦度的状态残留在侧表面110c上。因此,在本实施例的制造方法中,制造了易于操作的半导体芯片100。
发明人进一步研究了侧表面110c的状态并获得了以下结果。首先,如上所述,半导体芯片100的侧表面110c为{1-100}m-平面或{11-20}a-平面。然后,当本发明的发明人使用X射线光电子能谱(X-ray photoelectron spectroscopy,以下也称为XPS)对侧表面110c进行深度方向分析时,得到图5所示的结果。
应该注意的是,图5示出了使用氩离子的溅射蚀刻在深度方向进行分析的结果,并且溅射速率设定为20nm。此外,图5示出了在由{11-20}a-平面构成的侧表面110c上以侧表面110c的法线方向作为深度方向(以下也简称为深度方向)进行XPS的结果。但是,根据本发明人的研究,证实了即使在由{1-100}m-平面构成的侧表面110c上进行XPS,也能够得到类似的结果。另外,图5中的c/s表示每秒的电子计数。
如图5所示,在溅射次数(图5中的溅射循环(sputter cycle))为0时获得的光谱中,证实了Ga2O3(即氧化镓)和Ga金属被混合。证实了不存在GaN。更具体地,图5中的第0次溅射循环的结果的定量分析证实了存在90%或更多的Ga2O3和少于10%的Ga金属。换言之,溅射次数为0时的分析结果能够说是侧表面110c的最外层部分的分析结果。
在溅射次数为1次或更多次时获得的光谱中,仅证实了GaN而没有证实Ga2O3和Ga金属。
根据上面的描述,能够说每个侧表面110c具有包含在深度方向上形成于表面层上的Ga2O3和Ga金属的改变层120。此外,如上所述,图5显示溅射速率设定为20nm时的结果。因此,能够说改变层120仅存在于在深度方向上距侧表面110c为20nm或更小的范围内。换言之,能够说,就使用氩离子的溅射蚀刻的溅射速率而言,改变层120仅存在于距侧表面110c为20nm或更小的范围内。另外,如上所述,侧表面110c处于其中形成微小不平坦度的状态。因此,此处的沿深度方向20nm或更小的范围也能够说是平均深度20nm或更小的范围。
此外,如图1J所示,通过使用抛光装置70等在图1G中构造的回收晶圆40的所述一个表面40a上执行CMP法,所述一个表面40a被平坦化。然后,将平坦化的回收晶圆40用作GaN晶圆1,并再次执行图1A之后的步骤。结果,能够多次使用GaN晶圆1来形成半导体芯片100。
根据本实施例,半导体芯片100的所述一个表面110a与所述另一表面110b为{0001}c-平面,而侧表面110c为{1-100}m-平面或{11-20}a-平面。因此,在将已加工晶圆10分开成每个芯片形成区域RA时,能够抑制在侧表面110c中产生向内延伸的裂纹和在侧表面110c中产生过大的应变。
此外,侧表面110c的表面层部分配置为包括含有小于10%的Ga金属和90%或更多的Ga2O3的改变层120。即,侧表面110c主要由氧化镓构成。因此,能够提高侧表面110c的绝缘性。
(1)在本实施例中,改变层120形成在深度方向上距侧表面110c为20nm或更小的范围内。因此,半导体芯片100的大部分能够形成为元件区域。
(2)在本实施例中,芯片形成区域RA是通过扩展保持构件20来分开的。因此,例如,与每个芯片形成区域RA由切割刀片等分开的情形相比,能够简化制造过程。
(3)在本实施例中,在形成芯片转变层14和晶圆转变层15时,它们相互交叉。另外,在形成晶圆转变层15时,经由芯片转变层14释放在形成晶圆转变层15时产生的氮。因此,能够减少在每个芯片形成区域RA中产生的变形,并且能够抑制半导体芯片100中缺陷的产生。
(4)在本实施例中,回收晶圆40被从已加工晶圆10分开并且回收晶圆40被重新用作GaN晶圆1。因此,不是每次制造半导体芯片时都必须重新制备GaN晶圆1,并且能够有效地使用GaN晶圆1。因此,能够提高半导体芯片100的生产率。
(5)在本实施例中,在将已加工晶圆10变薄时,照射激光束L以形成晶圆转变层15,并且以晶圆转变层15为边界分开回收晶圆40。因此,与利用CMP法等从已加工晶圆10的所述另一表面10b通过研磨等减小厚度的情形相比,能够缩短制造时间。
(6)在本实施例中,半导体芯片100的侧表面110c处于其中形成微小不规则度的状态。因此,能够方便半导体芯片100的操作。
(其他实施例)
尽管已经根据实施例描述了本公开,但是应当理解,本公开不限于这样的实施例或结构。本公开包括在等同物范围内的各种修改和变型。此外,虽然各种组合和配置是优选的,但包括更多、更少或仅单个元件的其他组合和配置也在本公开的精神和范围内。
在本实施例中,构成芯片的基板110的所述一个表面110a、所述另一表面110b及所述侧表面110c为{0001}c-平面、{1-100}m-平面或{11-20}a-平面,具体的表面结构能够适当变化。例如,所述一个表面110a和所述另一表面110b可以是{1-100}m-平面,而所述侧表面110c可以是{0001}c-平面或{11-20}a-平面。根据本发明人的研究,已经证实在所述侧表面110c是{0001}c-平面时,XPS结果类似于图5所示的结果。
另外,在第一实施例中,已加工晶圆10也可以仅由单晶基板构成。此外,可以在执行图1E的工序之前或者在执行图1E的工序之后不执行图1F的工序,通过研磨所述另一表面10b调整已加工晶圆10的厚度。
在第一实施例中,外延膜3可以仅由n-型外延层3b构成。
此外,在第一实施例中,在图1B所示的形成外延膜3的工序中,外延膜也可以形成在GaN晶圆1的第二表面1b上。据此,例如,即使当晶圆转变层15形成在GaN晶圆1中时,回收晶圆40保持等于或大于预定厚度的厚度变得容易,并且能够增加回收晶圆能够回收的次数。
此外,在第一实施例中,图1E的形成芯片转变层14的步骤可以在图1D的布置保持构件20的步骤之前执行。在这种情形下,激光束L可以从已加工晶圆10的所述一个表面10a照射。当激光束L从已加工晶圆10的所述一个表面10a照射时,激光束L的聚光点的位置可以根据形成在所述一个表面10a上的表面电极、布线图案等进行变化。因此,可以优选从已加工晶圆10的所述另一表面10b照射激光束。

Claims (5)

1.一种半导体芯片,包括:
构成芯片的基板,其具有一个表面、与所述一个表面相反的另一表面、以及连接所述一个表面和所述另一表面的两对相反侧表面,所述构成芯片的基板包含六方氮化镓,其中
所述一个表面和所述另一表面沿着{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的一个,
所述两对相反侧表面中的一对沿着所述{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的另一个,
所述两对相反侧表面中的另一对沿着所述{0001}c-平面、{1-100}m-平面和{11-20}a-平面中的另外一个,并且
所述侧表面包括在作为所述侧表面的法线方向的深度方向上的表面层部分中含有氧化镓和镓金属的改变层。
2.根据权利要求1所述的半导体芯片,其中,所述改变层形成在深度方向上距所述侧表面20nm或更小的范围内。
3.根据权利要求1所述的半导体芯片,其中,所述改变层包含小于10%的镓金属。
4.一种用于制造根据权利要求1至3中任一项所述的半导体芯片的方法,包括:
制备具有一个表面和另一表面并包含六方氮化镓的已加工晶圆,所述已加工晶圆具有由切割线限定的多个芯片形成区域;
利用激光束照射所述已加工晶圆以形成芯片转变层,在所述芯片转变层中,氮与镓沿所述切割线分离;和
以所述芯片转变层为边界将所述芯片形成区域彼此分开,以便形成所述构成芯片的基板,所述构成芯片的基板具有由所述已加工晶圆的所述一个表面构成的所述一个表面、由所述已加工晶圆的所述另一表面构成的所述另一表面,以及沿所述切割线的连接所述一个表面和所述另一表面的两对相反侧表面。
5.根据权利要求4所述的方法,还包括:
在形成所述构成芯片的基板之前,在所述已加工晶圆的所述一个表面上布置保持构件;和
在所述芯片形成区域的分开中扩展所述保持构件以形成所述构成芯片的基板。
CN202211136290.3A 2021-10-08 2022-09-19 半导体芯片及其制造方法 Pending CN115966589A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021166151A JP2023056752A (ja) 2021-10-08 2021-10-08 半導体チップおよびその製造方法
JP2021-166151 2021-10-08

Publications (1)

Publication Number Publication Date
CN115966589A true CN115966589A (zh) 2023-04-14

Family

ID=85797265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211136290.3A Pending CN115966589A (zh) 2021-10-08 2022-09-19 半导体芯片及其制造方法

Country Status (3)

Country Link
US (1) US20230116302A1 (zh)
JP (1) JP2023056752A (zh)
CN (1) CN115966589A (zh)

Also Published As

Publication number Publication date
US20230116302A1 (en) 2023-04-13
JP2023056752A (ja) 2023-04-20

Similar Documents

Publication Publication Date Title
US8912025B2 (en) Method for manufacture of bright GaN LEDs using a selective removal process
TWI494983B (zh) 利用具有電漿蝕刻之混合式多步驟雷射劃線製程的晶圓切割
US20140213041A1 (en) Laser and plasma etch wafer dicing with etch chamber shield ring for film frame wafer applications
TWI610357B (zh) 晶圓加工方法
TW201411758A (zh) 使用雙面uv可固化膠膜之雷射與電漿蝕刻晶圓切割
JPH04276645A (ja) 化合物半導体ウエーハのダイシング方法
US20090230514A1 (en) Method of manufacturing nitride semiconductor device
US10147646B2 (en) Manufacturing process of element chip
JP7477835B2 (ja) 半導体チップの製造方法
CN115966589A (zh) 半导体芯片及其制造方法
US12062533B2 (en) Method of producing a substrate and system for producing a substrate
US7026261B2 (en) Method for fabricating semiconductor device
US20140284660A1 (en) Method for manufacturing semiconductor wafer, and semiconductor wafer
US20220285219A1 (en) Semiconductor chip, processed wafer, and method for manufacturing semiconductor chip
CN115274843A (zh) 半导体芯片及其制造方法
JP7553915B2 (ja) 窒化ガリウム半導体装置の製造方法
US11881406B2 (en) Method of manufacturing a semiconductor device and semiconductor wafer
JPWO2015140849A1 (ja) 紫外線発光素子の製造方法、紫外線発光素子
JP7182105B2 (ja) Iii族窒化物半導体デバイスの製造方法
TWI835575B (zh) 半導體晶圓的製造方法
JP7585714B2 (ja) チップ構成ウェハの製造方法
JP2022128560A (ja) 半導体チップの製造方法
JP2022179136A (ja) 半導体チップの製造方法
JP2023108897A (ja) 窒化ガリウム基板の製造方法
JP2022128561A (ja) 窒化ガリウムウェハおよび半導体チップの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination