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CN114597262A - 半导体装置 - Google Patents

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CN114597262A
CN114597262A CN202111464542.0A CN202111464542A CN114597262A CN 114597262 A CN114597262 A CN 114597262A CN 202111464542 A CN202111464542 A CN 202111464542A CN 114597262 A CN114597262 A CN 114597262A
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semiconductor device
region
gate structure
fin structure
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United Microelectronics Corp
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Abstract

半导体装置包括半导体衬底、鳍状结构、栅极结构、第一掺杂区、第二掺杂区和中间区。鳍状结构设置在半导体衬底的顶表面上并在竖直方向上从其延伸。栅极结构设置为跨越鳍状结构的一部分。第一掺杂区的至少一部分设置在鳍状结构中。第二掺杂区设置在鳍状结构中并且在竖直方向上设置在第一掺杂区上方。中间区设置在鳍状结构中。第二掺杂区通过中间区与第一掺杂区分开，并且栅极结构的底表面在竖直方向上低于第一掺杂区的顶表面或与其共面。

Description

半导体装置
技术领域
本发明涉及半导体装置，并且更具体地，涉及包括鳍状结构的半导体装置。
背景技术
随着场效应晶体管(FET)的尺寸不断变小，传统的平面场效应晶体管由于制造限制而难以开发。因此，为了克服制造限制，开发诸如鳍式场效应晶体管(FinFET)技术等非平面晶体管技术来替代平面FET，成为相关行业的发展趋势。由于FinFET的三维结构增加了栅极与鳍状结构之间的重叠面积，栅极可以更有效地控制沟道区。这样，可以减少小尺寸的装置的漏极诱导势垒降低(DIBL)效应和短沟道效应(SCE)。然而，为了进一步改善其电学特性，FinFET中仍有一些问题需要解决。
发明内容
在本发明中提供了一种半导体装置及其制造方法。通过分离掺杂区、修改由跨越鳍状结构的栅极结构覆盖的鳍状结构的面积，和/或扩大栅极结构的底部部分，可以减少鳍状结构内的不同掺杂区之间的泄漏电流和/或电容，以改善半导体装置的电气特性。
根据本发明的实施例，提供了一种半导体装置。半导体装置包括半导体衬底、鳍状结构、栅极结构、第一掺杂区、第二掺杂区和中间区。鳍状结构设置在半导体衬底的顶表面上并在竖直方向上从半导体衬底的顶表面延伸。栅极结构设置为跨越鳍状结构的一部分。第一掺杂区的至少一部分设置在鳍状结构中。第二掺杂区设置在鳍状结构中并且在竖直方向上设置在第一掺杂区上方。中间区设置在鳍状结构中。第二掺杂区通过中间区与第一掺杂区分开，并且栅极结构的底表面在竖直方向上低于第一掺杂区的顶表面或与第一掺杂区的顶表面共面。
根据本发明的实施例，提供了一种半导体装置的制造方法。制造方法包括以下步骤。鳍状结构形成在半导体衬底上，并且鳍状结构在竖直方向上从半导体衬底的顶表面向上延伸。第一掺杂区的至少一部分位于鳍状结构中。第二掺杂区形成在鳍状结构中。第二掺杂区在竖直方向上位于第一掺杂区上方，并且第二掺杂区通过位于鳍状结构中的中间区与第一掺杂区分开。栅极结构形成为跨越鳍状结构的一部分。栅极结构的底表面在竖直方向上低于第一掺杂区的顶表面或与第一掺杂区的顶表面共面。
根据本发明的实施例，提供了一种半导体装置。半导体装置包括半导体衬底、鳍状结构和栅极结构。鳍状结构设置在半导体衬底的顶表面上并在竖直方向上从半导体衬底的顶表面延伸。栅极结构设置为跨越鳍状结构的一部分，并且栅极结构包括第一部分和设置在第一部分上的第二部分。栅极结构的第一部分的宽度大于栅极结构的第二部分的宽度。
根据本发明的实施例，提供了一种半导体装置的制造方法。制造方法包括以下步骤。鳍状结构形成在半导体衬底上，并且鳍状结构在竖直方向上从半导体衬底的顶表面向上延伸。栅极结构形成为跨越鳍状结构的一部分，并且栅极结构包括第一部分和设置在第一部分上的第二部分。第一部分的宽度大于第二部分的宽度。
在阅读了在各个附图和图片中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域普通技术人员来说无疑将变得显而易见。
附图说明
图1是示出了根据本发明的第一实施例的半导体装置的立体示意图。
图2是示出了根据本发明的第一实施例的半导体装置的截面示意图。
图3是示出了根据本发明的第一实施例的半导体装置中的源极/漏极结构的截面示意图。
图4是示出了根据本发明的第一实施例的半导体装置中的栅极结构的截面示意图。
图5-9是示出了根据本发明的第一实施例的半导体装置的制造方法的立体示意图，其中，图6是图5的后续步骤中的立体示意图，图7是图6的后续步骤中的立体示意图，图8是图7的后续步骤中的立体示意图，并且图9是图8的后续步骤中的立体示意图。
图10是示出了根据本发明的第二实施例的半导体装置中的源极/漏极结构的截面示意图。
图11是示出了根据本发明的第二实施例的半导体装置中的栅极结构的截面示意图。
图12-14是示出了根据本发明的第二实施例的半导体装置的制造方法的立体示意图，其中图13是图12的后续步骤中的立体示意图，并且图14是图13的后续步骤中的立体示意图。
图15是示出了根据本发明的第三实施例的半导体装置中的源极/漏极结构的截面示意图。
图16是示出了根据本发明的第三实施例的半导体装置中的栅极结构的截面示意图。
图17-19是示出了根据本发明的第三实施例的半导体装置的制造方法的立体示意图，其中图18是图17的后续步骤中的立体示意图，并且图19是图18的后续步骤中的立体示意图。
图20是示出了根据本发明的第四实施例的半导体装置的立体示意图。
图21是示出了根据本发明的第四实施例的半导体装置的截面示意图。
图22是示出了根据本发明的第四实施例的半导体装置中的栅极结构的截面示意图。
图23-26是示出了根据本发明的第四实施例的半导体装置的制造方法的立体示意图，其中，图24是图23的后续步骤中的立体示意图，图25是图24的后续步骤中的立体示意图，并且图26是图25的后续步骤中的立体示意图。
图27是示出了根据本发明的第五实施例的半导体装置的截面示意图。
图28-32是示出了根据本发明的第五实施例的半导体装置的制造方法的立体示意图，其中，图29是图28的后续步骤中的立体示意图，图30是图29的后续步骤中的立体示意图，图31是图30的后续步骤中的立体示意图，并且图32是图31的后续步骤中的立体示意图。
图33是示出了根据本发明的第六实施例的半导体装置的截面示意图。
图34和图35是示出了根据本发明的第六实施例的半导体装置的制造方法的立体示意图，其中图35是图34的后续步骤中的立体示意图。
图36是示出了根据本发明的第七实施例的半导体装置的截面示意图。
图37和图38是示出了根据本发明的第七实施例的半导体装置的制造方法的立体示意图，其中图38是图37的后续步骤中的立体示意图。
图39是示出了根据本发明的第八实施例的半导体装置的截面示意图。
图40和图41是示出了根据本发明的第八实施例的半导体装置的制造方法的立体示意图，其中图41是图40的后续步骤中的立体示意图。
图42是示出了根据本发明的第九实施例的半导体装置的截面示意图。
图43和图44是示出了根据本发明的第九实施例的半导体装置的制造方法的立体示意图，其中图44是图43的后续步骤中的立体示意图。
图45和图46是示出了根据本发明的第十实施例的半导体装置的制造方法的立体示意图，其中图46是图45的后续步骤中的立体示意图。
图47是示出了根据本发明的第十一实施例的半导体装置的制造方法的立体示意图。
具体实施方式
尽管讨论了具体的配置和布置，但可以理解的是，这只是为了说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下可以使用其他配置和布置。对于相关领域的技术人员来说显而易见的是，本发明还可以用于各种其他应用。
需要注意的是，本说明书中对“一个实施例”、“实施例”、“一些实施例”等的引用，表示所描述的实施例可以包括特定的特征、结构或特性，但不一定每个实施例都包括特定的特征、结构或特性。此外，这些短语不一定指同一个实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，相关领域技术人员都知道如何结合其他实施例来实现这样的特征、结构或特性。
可以理解，尽管术语“第一”、“第二”等可以在本文中用来描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、部件、区、层和/或部分与另一个区分开来。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分。
应当理解的是，在本公开中，“上”、“上方”或“之上”可以以最广泛的方式解释，使得“上”不仅意味着“直接在”某物“上面”，而是还包括意味着在之间具有中间特征或层的情况下在某物“上面”，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，而是还包括意味着在之前没有中间特征或层的情况下在某物“上方”或“之上”(即，直接在某物上面)。
术语“蚀刻”在本文中用于描述对材料层进行图案化以便保留蚀刻后的材料层的至少一部分的过程。在“蚀刻”材料层时，处理结束后保留材料层的至少一部分。相比之下，当材料层被“移除”时，基本上所有的材料层都在该过程中被移除。然而，在一些实施例中，“移除”被认为是广义的术语并且可以包括蚀刻。
在下文中使用术语“形成”或术语“设置”来描述将材料层施加到基板的行为。这些术语旨在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
图1是示出了根据本发明的第一实施例的半导体装置101的立体示意图，图2是示出了该实施例中的半导体装置101的截面示意图，图3是示出了根据该实施例的半导体装置101中的源极/漏极结构30的截面示意图，并且图4是示出了根据该实施例的半导体装置101中的栅极结构GS的截面示意图。图2可以视为沿着半导体装置101中的鳍状结构FS的伸长方向(例如，图1-4中所示的第一方向D1)截取的截面图，图3和图4可以视为沿着垂直于鳍状结构FS的伸长方向的方向截取的截面图(例如，图1-4中所示的第二方向D2)。如图1-4所示，半导体装置101包括半导体衬底10、鳍状结构FS、栅极结构GS、第一掺杂区14、第二掺杂区24和中间区16。鳍状结构FS设置在半导体衬底10上并且在竖直方向上(例如，图1-4中所示的第三方向D3)从半导体衬底10的顶表面10TS向上延伸。栅极结构GS设置为跨越鳍状结构FS的一部分。第一掺杂区14的至少一部分设置在鳍状结构FS中。第二掺杂区24设置鳍状结构FS中并且在第三方向D3上设置在第一掺杂区14上方。中间区16设置在鳍状结构FS中。第二掺杂区24通过中间区16与第一掺杂区14分开，并且栅极结构GS的底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面。
在一些实施例中，鳍状结构FS可以通过蚀刻半导体衬底10的一部分形成，并且鳍状结构FS的材料组成和/或鳍状结构FS的底部的材料组成可以与半导体衬底10的材料组成和/或半导体衬底10的与鳍状结构FS的底部直接连接的顶部的材料组成相同。例如，当半导体衬底10是硅半导体衬底时，鳍状结构FS可以是硅半导体鳍状结构FS，但不限于此。换言之，在本发明中，鳍状结构FS不是直接形成在绝缘体上半导体(SOI)衬底的绝缘体层上的鳍状结构。在一些实施例中，半导体衬底10可以包括硅半导体衬底、硅锗半导体衬底、碳化硅半导体衬底，或由其他合适的半导体材料制成的衬底。在半导体装置101的俯视图中，鳍状结构FS可以在第一方向D1上伸长，栅极结构GS可以在第二方向D2上伸长以跨越鳍状结构FS的一部分，并且第二方向D2可以基本上正交于第一方向D1，但不限于此。因此，栅极结构GS可以在第二方向D2上部分地设置在鳍状结构FS的两个相对侧，并且鳍状结构FS可以在第一方向D1部分地设置在栅极结构GS的两个相对侧。值得注意的是，本发明的附图中所示的一些部件可以进一步在第一方向D1和/或第二方向D2上延伸，并且不限于图中所示的形状。例如，在第二方向D3上设置在鳍状结构FS的两个相对侧的栅极结构GS可以进一步在第二方向D2上延伸以跨越另一鳍状结构，但不限于此。
在一些实施例中，第三方向D3可以视为半导体衬底10的厚度方向，并且半导体衬底10可以具有顶表面10TS和在第三方向D3上与顶表面10TS相对的底表面。在一些实施例中，第一方向D1和第二方向D2可以视为位于正交于竖直方向(例如，第三方向D3)的水平面中的水平方向，并且与半导体衬底10的顶表面10TS和/或底表面平行，但不限于此。此外，在本说明书中，半导体衬底10的底表面与在第三方向D3上相对较高的位置和/或相对较高的部分之间的距离大于半导体衬底10的底表面与在第三方向D3上相对较低的位置和/或相对较低的部分之间的距离。每个部件的底部或下部可以比该部件的顶部或上部在第三方向D3上更接近半导体衬底10的底表面。设置在特定部件上的另一部件可以视为在第三方向D3上相对更加远离半导体衬底10的底表面，并且设置在特定部件下的另一部件可以视为在第三方向D3上相对更加靠近半导体衬底10的底表面。此外，在本说明书中，特定部件的顶表面可以包括该部件在第三方向D3上的最顶部表面，并且特定部件的底表面可以包括该部件在第三方向D3上的最底部表面。
在一些实施例中，第二掺杂区24的导电类型可以与第一掺杂区14的导电类型不同且互补。例如，第一掺杂区14可以包含第一导电杂质，第二掺杂区24可以包含第二导电杂质，并且第一导电杂质的导电类型可以不同于第二导电杂质。在一些实施例中，当半导体装置101为n型晶体管时，第一掺杂区14可以是包含p型杂质的p型掺杂的区，并且第二掺杂区24可以是包含n型杂质的n型掺杂的区。当半导体装置101是p型晶体管时，第一掺杂区14可以是包含n型杂质的n型掺杂的区，并且第二掺杂区24可以是包含p型杂质的p型掺杂的区。上述p型杂质可包括硼(B)或其他合适的p型导电杂质，上述n型杂质可包括磷(P)、砷(As)或其他合适的n型导电杂质，但不限于此。此外，中间区16的导电类型可以与第一掺杂区14的导电类型相同，并且第一掺杂区14中的杂质浓度可以高于中间区16中的杂质浓度。例如，中间区16可以包括第三导电杂质，第三导电杂质的导电类型可以与第一导电杂质相同，但是中间区16中的第三导电杂质的浓度低于第一掺杂区14中的第一导电杂质的浓度。在一些实施例中，第三导电杂质可以与第一导电杂质相同或不同，但是第一导电杂质和第三导电杂质都是n型导电杂质或p型导电杂质。
在一些实施例中，半导体装置101还可以包括阱区12、隔离结构15、沟道区18、间隔体结构26、源极/漏极区28、源极/漏极结构30和电介质层32。阱区12可以部分地设置在半导体衬底10中并且部分地设置在鳍状结构FS中，并且第一掺杂区14可以设置在阱区12上方。因此，第一掺杂区14的底表面14BS可以在第三方向D3上高于半导体衬底10的顶表面10TS，但不限于此。在一些实施例中，阱区12的导电类型可以与第一掺杂区14的导电类型相同，并且第一掺杂区14中的杂质浓度可以高于阱区12中的杂质浓度。例如，阱区12可以包括第四导电杂质，第四导电杂质的导电类型可以与第一导电杂质相同，但是阱区12的第四导电杂质的浓度低于第一掺杂区14中的第一导电杂质的浓度。在一些实施例中，第四导电杂质可以与第一导电杂质相同或不同，但是第一导电杂质和第四导电杂质都是n型导电杂质或p型导电杂质。
沟道区18可以设置在鳍状结构FS中，并且在第三方向D3上位于中间区16上方。在一些实施例中，沟道区18的导电类型可以与中间区16的导电类型相同，沟道区18可以包含与中间区16中的第三导电杂质相同的导电杂质，并且沟道区18中的杂质浓度可以基本上等于中间区16中的杂质浓度，但不限于此。在一些实施例中，沟道区18可以与中间区16直接连接，并且栅极结构GS可以在第二方向D2和第三方向D3上覆盖沟道区18，并且在第二方向D2上覆盖中间区16的一部分。
在一些实施例中，栅极结构GS可以包括栅极电介质和设置在栅极电介质层上的栅极材料层(未在图中示出)。栅极电介质层可以包括高介电常数(高k)电介质材料或其他合适的电介质材料。上述高k电介质材料可以包括氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化锆(ZrO2)或其他合适的高k材料。栅极材料层可以包括非金属导电材料(例如掺杂多晶硅)或金属导电材料，例如由功函数层和低电阻率层相互堆叠形成的金属栅极结构，但不限于此。上述功函数层可以包括氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、碳化钨(WC)、三铝化钛(TiAl3)、氮化铝钛(TiAlN)，或其他合适的导电功函数材料。上述低电阻率层可以包括钨、铝、铜、铝化钛、钛或其他合适的低电阻率材料。
隔离结构15可以设置在半导体衬底10上并且围绕鳍状结构FS的一部分，例如鳍状结构FS的下部。隔离结构15可以包括单层或多层的绝缘材料，例如氧化物绝缘材料(例如氧化硅)，或其他合适的绝缘材料。在一些实施例中，栅极结构GS的一部分可以在第三方向D3上设置在隔离结构15上，并且隔离结构15的顶表面15TS可以在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面。在一些实施例中，栅极结构GS的底表面BS可以直接接触隔离结构15的顶表面15TS，并且栅极结构GS可以在第二方向D2上覆盖中间区16的侧表面16SS。栅极结构GS的底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面，以确保位于沟道区18和第一掺杂区14之间的中间区16在第二方向D2上由栅极结构GS覆盖。
间隔体结构26可以包括单层或多层的电介质材料，例如氧化硅、氮化硅、氮氧化硅或其他合适的电介质材料。间隔体结构26可以部分地设置在栅极结构GS的侧壁上，并且部分地设置在鳍状结构FS的侧壁上。例如，间隔体结构26可以包括设置在栅极结构GS的侧壁上的第一部分26A和设置在鳍状结构FS的下部的侧壁上的第二部分26B，但不限于此。第一部分26A的一部分可以与第二部分26B直接连接，且第二部分26B的顶表面可以在第三方向D3上低于第一部分26A的顶表面。源极/漏极区28设置在鳍状结构FS中并且在第三方向D3上设置在第二掺杂区24上方。源极/漏极区28的导电类型可以与第二掺杂区24的导电类型相同，并且源极/漏极区28中的杂质浓度可以高于第二掺杂区24中的杂质浓度。例如，源极/漏极区28可以包括第五导电杂质，第五导电杂质的导电类型可以与第二掺杂区24中的第二导电杂质相同，但是源极/漏极区28中的第五导电杂质的浓度高于第二掺杂区24中的第二导电杂质的浓度。因此，源极/漏极区28可以视为重掺杂区，而第二掺杂区24可以视为重掺杂区或相对轻的掺杂区(例如轻掺杂漏极，LDD)，但不限于此。在一些实施例中，第五电杂质可以与第二导电杂质相同或不同，但是第二导电杂质和第五导电杂质都是n型导电杂质或p型导电杂质。例如，对于n型晶体管，第二掺杂区24中的第二导电杂质可以是砷，且源极/漏极区28中的第五导电杂质可以是磷，因为砷不太可能比磷扩散，但不限于此。
在一些实施例中，源极/漏极结构30可以设置在鳍状结构FS上并且包围源极/漏极区28，但不限于此。源极/漏极结构30可以包括外延材料，例如外延硅、外延硅锗(SiGe)、外延磷化硅(SiP)，或其他合适的外延材料。在一些实施例中，源极/漏极结构30包含的导电杂质可以与源极/漏极区28中的第五导电杂质相同或相似。源极/漏极结构30可以包括在第一方向D1上分别设置在栅极结构GS的两个相对侧的两个分开的部分，且源极/漏极结构30的这两个部分可以分别视为半导体装置的源极电极和漏极电极。源极/漏极区28可以包括在第一方向D1上分别设置在栅极结构GS的两个相对侧的两个分开的部分，且源极/漏极区28的这两个部分可以分别视为半导体装置的源极掺杂区和漏极掺杂区。第二掺杂区24可以包括在第一方向D1上分别设置在栅极结构GS的两个相对侧的两个分开的部分，且第二掺杂区24的这两个部分可以分别视为半导体装置中的源极电极的LDD区和漏极电极的LDD区，但不限于此。电介质层32可以包括单层或多层的电介质材料，例如氧化硅、氮化硅、氮氧化硅或其他合适的电介质材料。电介质层32可以覆盖源极/漏极结构30和间隔体结构26，且电介质层32的顶表面32TS可以基本上与栅极结构GS的顶表面共面，但不限于此。
具有相对高的杂质浓度的第一掺杂区14可以用于减少鳍状结构FS的底部处的源极电极和漏极电极(例如，在第一方向D1上分别设置在栅极结构GS的两个相对侧的源极/漏极结构30的不同部分)之间的漏电流，且第一掺杂区14可以视为沟道切割区，但不限于此。设置在第一掺杂区14和第二掺杂区24之间的具有相对低的杂质浓度的中间区16可以用于减少第一掺杂区14和第二掺杂区24之间的漏电流和/或第一掺杂区14和第二掺杂区24之间的电容。此外，具有底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面的栅极结构GS可以通过覆盖位于沟道区18和第一掺杂区14之间的中间区16来减少不同的轻掺杂区(例如，在第一方向D1上分别设置在栅极结构GS的两个相对侧的第二掺杂区24的不同部分)之间的漏电流。因此，半导体装置的电特性可以通过设置在第一掺杂区14和第二掺杂区24之间的中间区16以及具有底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面的栅极结构GS来改善。
图5-9是示出了根据本发明的第一实施例的半导体装置101的制造方法的立体示意图，其中图6是图5的后续步骤中的立体示意图，图7是图6的后续步骤中的立体示意图，图8是图7的后续步骤中的立体示意图，图9是图8的后续步骤中的立体示意图，且图1可以视为图9的后续步骤中的立体示意图。如图1-4所示，半导体装置101的制造方法可以包括以下步骤。鳍状结构FS形成在半导体衬底10上，且鳍状结构FS在竖直方向(例如第三方向D3)上从半导体衬底10的顶表面10TS向上延伸。第一掺杂区14的至少一部分位于鳍状结构FS中。第二掺杂区24形成在鳍状结构FS中。第二掺杂区24在第三方向D3上位于第一掺杂区14上方，且第二掺杂区24通过位于鳍状结构FS中的中间区16与第一掺杂区14分开。栅极结构GS形成为跨越鳍状结构FS的一部分。栅极结构GS的底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面。
具体来说，该实施例中的半导体装置101的制造方法包括但不限于以下步骤。首先，如图5所示，提供了半导体衬底10，且第一掺杂区14可以通过掺杂工艺91形成在半导体衬底10中。本说明书中描述的掺杂工艺可以包括离子注入工艺或其他合适的杂质掺杂方法。半导体衬底10中第一掺杂区14的范围、深度和杂质浓度可以通过修改掺杂工艺91的工艺参数来控制。然后，如图5和图6所示，鳍状结构FS可以通过对半导体衬底10进行图案化工艺来形成，并且隔离结构15可以形成为围绕鳍状结构FS的下部。在一些实施例中，半导体衬底10的原始表面10S的一部分可以通过图案化工艺来凹陷以成为图3和图4所示的半导体衬底10的顶表面10TS，并且半导体衬底10的原始表面10S的另一部分可以成为鳍状结构FS的顶表面，但不限于此。在一些实施例中，隔离结构15的顶表面15TS可以通过对隔离结构15进行回蚀刻工艺来控制，使隔离结构15凹陷并暴露鳍状结构FS的上部和鳍状结构FS的侧壁SW1的一部分。在形成隔离结构15的步骤之后，鳍状结构FS的暴露部分可以如上所述用第三导电杂质掺杂，并且隔离结构15的顶表面15TS可以控制为在第三方向D3上与第一掺杂区14的顶表面基本上共面和/或与第一掺杂区14的顶表面对准。因此，第一掺杂区14可以在形成鳍状结构FS的步骤之前形成，但不限于此。在一些实施例中，根据其他设计和/或工艺考量，第一掺杂区14可以在形成鳍状结构FS的步骤之后形成。
如图8所示，虚设栅极DG形成为跨越鳍状结构FS。在一些实施例中，形成虚设栅极DG的方法可以包括但不限于以下步骤。如图6和图7所示，材料层可以形成在隔离结构上并覆盖鳍状结构FS，并且可以用形成在材料层上的作为掩模的掩模层22对材料层进行图案化工艺，以在形成鳍状结构FS的步骤之后在半导体衬底上形成图案化的材料层20P。可以在形成材料层之后并且在形成掩模层22之前进行材料层的平坦化工艺(例如，化学机械抛光(CMP))。掩模层22可以包括氧化物绝缘材料(例如，氧化硅)，或其他合适的绝缘材料。在一些实施例中，图案化的材料层20P可以包括第一部分20A和与第一部分20A连接的第二部分20B。第一部分20A可以设置为跨越鳍状结构FS的一部分，并且第二部分20B可以在第一方向D1上伸长并且覆盖鳍状结构FS的侧壁SW1的一部分。例如，图案化的材料层20P的第二部分20B可以覆盖暴露的鳍状结构FS的下部的侧壁SW1。在形成图案化的材料层20P的步骤之后，第二掺杂区24可以通过进行另一掺杂工艺92而形成在鳍状结构FS中。在一些实施例中，图案化的材料层20P可以在掺杂工艺92中用作掩模，第二掺杂区24可以形成在鳍状结构FS的暴露部分中，且鳍状结构FS由图案化的材料层20P覆盖的一部分可以是上述中间区16和沟道区。如图7和图8所示，在形成第二掺杂区24的步骤之后，可以对图案化的材料层20P进行蚀刻工艺，并且图案化的材料层20P可以通过蚀刻工艺被蚀刻为虚设栅极DG。在一些实施例中，图案化的材料层20P的第二部分20B可以通过蚀刻工艺来移除，并且图案化的材料层20P的第一部分20A可以视为虚设栅极DG，但不限于此。在一些实施例中，第二掺杂区24可以在形成图案化的材料层20P的步骤之后且在图案化的材料层20P的第二部分20B通过蚀刻工艺移除之前形成，但不限于此。此外，虚设栅极DG可以在第二方向D2上覆盖中间区16的侧表面的一部分，并且虚设栅极DG可以在后续工艺中如上所述用栅极结构替换。在一些实施例中，虚设栅极DG可以由图案化的材料层20P形成，并且虚设栅极DG和图案化的材料层20P可以包括含硅材料，例如多晶硅、非晶硅或其他合适的材料。
如图9所示，间隔体结构26可以在形成第二掺杂区24的步骤之后形成，间隔体结构26的第一部分26A可以形成在虚设栅极DG的侧壁上，且间隔体结构26的第二部分26B可以形成在鳍状结构FS的侧壁上。在一些实施例中，间隔体结构26的第二部分26B的一部分可以被回蚀刻以暴露鳍状结构FS的上部，且源极/漏极结构30可以通过外延生长工艺或其他合适的方法形成在暴露的鳍状结构FS上。在一些实施例中，电介质层(例如图3所示的电介质层19)可以在形成上述材料层的步骤和形成间隔体结构26的步骤之前形成在鳍状结构FS上，电介质层的一部分必须在形成源极/漏极结构30的步骤之前被移除，并且电介质层的一部分可以保留并位于间隔体结构26和鳍状结构FS之间，但不限于此。在一些实施例中，源极/漏极结构30可以在形成源极/漏极结构30的工艺期间进行原位掺杂，且源极/漏极区28可以同时通过该工艺形成，但不限于此。替代上述原位掺杂工艺，源极/漏极结构30和源极/漏极区28可以在形成间隔体结构26之后通过离子注入工艺掺杂。随后，如图9和图1所示，可以形成电介质层32，并且虚设栅极DG可以通过替换金属栅极(RMG)工艺由栅极结构GS替换，但不限于此。在一些实施例中，虚设栅极DG和掩模层22可以由栅极结构GS替换。在一些实施例中，掩模层22可以通过对电介质层32、间隔体结构26和掩模层22进行的平坦化工艺来移除，并且虚设栅极DG可以在平坦化工艺之后由栅极结构GS来替换。平坦化工艺可以包括CMP工艺、回蚀刻工艺、或其他合适的平坦化方法。
值得注意的是，半导体装置的制造方法不限于上述方法，本发明的半导体装置的制造方法也可以采用其他合适的方法。此外，上述制造方法中的至少一些步骤也可以应用于本发明的其他实施例中。
以下描述将详细说明本发明的不同实施例。为简化说明，以下各实施例中相同的元件均以相同的符号标示。为便于理解实施例之间的差异，以下描述将详细说明不同实施例之间的不同之处，相同的特征不再赘述。
图10是示出了根据本发明的第二实施例的半导体装置102中的源极/漏极结构30的截面示意图，图11是示出了根据该实施例的半导体装置102中的栅极结构GS的截面示意图。图10和图11可以视为半导体装置102的不同部分处的截面图。如图10和图11所示，在半导体装置102中，鳍状结构FS可以包括第一部分P1、第二部分P2和第三部分P3。第二部分P2在第三方向D3上设置在第一部分P1上，并且第三部分P3在第三方向D3上设置在第一部分P1和第二部分P2之间。第一部分P1的宽度W1可以大于第二部分P2的宽度W2，且第三部分P3的侧壁SW2可以是锥形的，以增加由栅极结构GS覆盖的鳍状结构FS的面积。在一些实施例中，第一部分P1的宽度W1可以视为第一部分P1在第二方向D2上的长度，并且第二部分P2的宽度W2可以视为第二部分P2在第二方向D2上的长度。此外，中间区16的至少一部分可以设置在第三部分P3中，第一掺杂区14的至少一部分可以设置在第一部分P1中，且第二掺杂区24和源极/漏极区28可以设置在第二部分P2中，但不限于此。在一些实施例中，第一部分P1和第三部分P3之间的在第三方向D3上的界面可以与隔离结构15的顶表面15TS和/或栅极结构GS的底表面BS基本上共面，但不限于此。此外，第二部分P2在第三方向D3上的长度可以大于第三部分P3在第三方向D3上的长度，第二部分P2的侧壁的斜度可以大于第三部分P3的侧壁SW2的斜度，并且第三部分P3可以视为增大部分，用于增加由栅极结构GS覆盖的鳍状结构FS的表面积，但不限于此。
图12-14是示出了根据本发明的第二实施例的半导体装置102的制造方法的立体示意图，其中图13是图12的后续步骤中的立体示意图，图14是图13的后续步骤中的立体示意图，且图10和图11可以视为图14的后续步骤中的截面示意图。如图10-12所示，上述包括第一部分P1、第二部分P2和第三部分P3的鳍状结构FS可以通过修改上述对半导体衬底10的图案化工艺来形成。如图10、11和13所示，在一些实施例中，在用于形成第二掺杂区24的掺杂工艺92期间，图案化的材料层20P的第二部分20B可以在第二方向D2上覆盖鳍状结构FS的第三部分P3和第二部分P2的一部分。如图10、11、13和14所示，图案化的材料层20P的第二部分20B可以被移除以形成虚设栅极DG，虚设栅极DG可以覆盖第三部分P3的侧壁SW2的一部分，并且中间区16可以部分地形成在第三部分P3中且部分地形成在第二部分P2中，但不限于此。随后，虚设栅极DG可以用栅极结构GS替换以形成半导体装置102。
值得注意的是，半导体装置102的制造方法不限于上述方法，半导体装置102的制造方法也可以采用其他合适的方法。此外，在该实施例中，包括第一部分P1、第二部分P2和第三部分P3的鳍状结构FS也可以应用于本发明的其他实施例。
图15是示出了根据本发明的第三实施例的半导体装置103中的源极/漏极结构30的截面示意图，图16是示出了根据该实施例的半导体装置103中的栅极结构GS的截面示意图。图15和图16可以视为半导体装置103的不同部分处的截面图。如图15和图16所示，在半导体装置103中，隔离结构15的顶表面15TS和栅极结构GS的底表面BS可以在第三方向D3上低于第一掺杂区14的顶表面14TS且在第三方向D3上高于第一掺杂区14的底表面14BS。因此，栅极结构GS可以在第二方向D2上进一步覆盖第一掺杂区14的侧表面14SS的一部分，以确保位于沟道区18和第一掺杂区14之间的中间区16在第二方向D2上由栅极结构GS覆盖。
图17-19是示出了根据本发明的第三实施例的半导体装置103的制造方法的立体示意图，其中图18是图17的后续步骤中的立体示意图，图19是图18的后续步骤中的立体示意图，且图15和图16可以视为图19的后续步骤中的截面示意图。如图17所示，在形成隔离结构15的步骤之后，隔离结构15的顶表面15TS可以低于鳍状结构FS中的第一掺杂区14的顶表面14TS。在一些实施例中，隔离结构15的顶表面15TS可以通过对隔离结构15进行回蚀刻工艺来控制，使隔离结构15凹陷并暴露鳍状结构FS的上部和第一掺杂区14的一部分。如图18所示，在一些实施例中，在用于形成第二掺杂区24的掺杂工艺92期间，图案化的材料层20P的第二部分20B可以在第二方向D2上覆盖中间区16的侧表面和第一掺杂区14的侧表面的一部分。如图18和图19所示，图案化的材料层20P的第二部分20B可以被移除以形成虚设栅极DG，虚设栅极DG可以在第二方向D2上覆盖中间区16的侧表面16SS的一部分和第一掺杂区14的侧表面14SS的一部分，并且虚设栅极DG的底表面可以在第三方向D3上低于第一掺杂区的顶表面14TS。随后，如图19、15和16所示，虚设栅极DG可以用栅极结构GS替换以形成半导体装置103。
值得注意的是，半导体装置103的制造方法不限于上述方法，半导体装置103的制造方法也可以采用其他合适的方法。此外，在该实施例中，覆盖中间区16的侧表面16SS的一部分和第一掺杂区14的侧表面14SS的一部分的栅极结构GS也可以应用于本发明的其他实施例。
图20是示出了根据本发明的第四实施例的半导体装置104的立体示意图，图21是示出了该实施例中的半导体装置104的截面示意图，且图22是示出了根据该实施例的半导体装置104中的栅极结构GS的截面示意图。图21可以视为沿着半导体装置104中的鳍状结构FS的伸长方向截取的截面图，且图22可以视为沿着垂直于鳍状结构FS的伸长方向的方向截图的截面图。如图20-22所示，半导体装置104包括半导体衬底10、鳍状结构FS和栅极结构GS。鳍状结构FS设置在半导体衬底10的顶表面10TS上并且在竖直方向上(例如，第三方向D3)从其向上延伸。栅极结构GS设置为跨越鳍状结构FS的一部分，并且栅极结构GS包括第一部分GS1和第二部分GS2，第二部分GS2在第三方向D3上设置在第一部分GS1上并且与其直接连接。栅极结构GS的第一部分GS1的宽度W3大于栅极结构GS的第二部分GS2的宽度W4。第二部分GS2的宽度W4可以视为第二部分GS2在第一方向D1上的长度，并且第一部分GS1的宽度W3可以视为第一部分GS1在第一方向D1上的长度，例如第一部分GS1在第一方向D1上的最大长度，但不限于此。
在一些实施例中，栅极结构GS的第一部分GS1可以包括下部GS11和与下部GS11直接连接的上部GS12，下部GS11的侧壁SW3的斜度可以不同于上部GS12的侧壁SW4的斜度，且栅极结构GS的第一部分GS1的宽度可以在第一方向D3上逐渐变化，但不限于此。例如，下部GS11的侧壁SW3的斜度可以大于上部GS12的侧壁SW4的斜度，且栅极结构GS的第一部分GS1的宽度可以从栅极结构GS的底表面BS到第一部分GS1和第二部分GS2之间的界面逐渐减小。在一些实施例中，下部GS11的侧壁SW3与栅极结构GS的底表面BS之间的夹角可以大于上部GS12的侧壁SW4与平行于半导体衬底10的顶表面10TS的水平面HP之间的夹角AG，以增加由栅极结构GS的第一部分GS1覆盖的鳍状结构FS的面积。例如，上部GS12的侧壁SW4与水平面HP之间的夹角AG可以小于45度，且下部GS11的侧壁SW3与栅极结构GS的底表面BS之间的夹角可以大于45度且小于90度，但不限于此。在一些实施例中，第一部分GS1的侧壁可以具有弯曲的表面，且其宽度从栅极结构GS的底表面BS到第一部分GS1和第二部分GS2之间的界面逐渐减小。此外，第二部分GS2在第三方向D3上的长度可以大于第一部分GS1在第三方向D3上的长度，并且第二部分GS2的侧壁的斜度可以大于下部GS11的侧壁SW3的斜度。因此，在第三方向D3上，第二部分GS2的宽度的变化率可以小于第一部分GS1。此外，栅极结构GS的第一部分GS1可以包括在第二方向D2上分别设置在鳍状结构FS的两个相对侧的两个分开的部分，并且两个分开的部分中的每一个包括上述下部GS11和上部GS12。
类似地，半导体装置104还可以如上所述包括阱区12、第一掺杂区14、隔离结构15、沟道区18、间隔体结构26、源极/漏极区28、源极/漏极结构30和电介质层32。第一掺杂区14的至少一部分可以设置在鳍状结构FS中。第二掺杂区24可以设置在鳍状结构FS中并且在第三方向D3上设置在第一掺杂区14上方，且第二掺杂区24的导电类型可以与第一掺杂区14的导电类型不同且互补。栅极结构GS的底表面BS可以在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面。在一些实施例中，第二掺杂区24可以与第一掺杂区14直接连接，且栅极结构GS的第一部分GS1可以视为栅极结构GS的扩大的底部部分，以减少第一掺杂区14和第二掺杂区24之间的漏电流以及第一掺杂区14和第二掺杂区24之间的电容，因为第二掺杂区24和第一掺杂区14之间的界面的面积相对减小了，第二掺杂区24在第三方向D3上通过由栅极结构GS的第一部分GS1覆盖的沟道区18的一部分与第一掺杂区14分开，和/或第一掺杂区14中的杂质浓度可以相对降低。换言之，半导体装置104的电特性可以通过包括上述第一部分GS1的栅极结构GS来改善，而无需形成将第一掺杂区14和第二掺杂区24分开的中间区。
图23-26是示出了根据本发明的第五实施例的半导体装置104的制造方法的立体示意图，其中，图24是图23的后续步骤中的立体示意图，图25是图24的后续步骤中的立体示意图，图26是图25的后续步骤中的立体示意图，并且图20可以被认为是图26的后续步骤中的立体示意图。如图20-22所示，半导体装置104的制造方法可以包括以下步骤。鳍状结构FS形成在半导体衬底10上，且鳍状结构FS在竖直方向(例如第三方向D3)上从半导体衬底10的顶表面10TS向上延伸。栅极结构GS形成为跨越鳍状结构FS的一部分，并且栅极结构GS包括第一部分GS1和设置在第一部分GS1上的第二部分GS2。第一部分GS1的宽度W3大于第二部分GS2的宽度W4。
具体来说，该实施例中的半导体装置104的制造方法包括但不限于以下步骤。如图25所示，虚设栅极DG形成为跨越鳍状结构FS的一部分。在该实施例中，虚设栅极DG可以包括第一部分DG1和设置在第一部分DG1上的第二部分DG2，并且虚设栅极DG的第一部分DG1的宽度可以大于虚设栅极DG的第二部分DG2的宽度。此外，虚设栅极DG的第一部分DG1可以包括下部DG11和上部DG12，并且下部DG11的侧壁SW5的斜度可以不同于上部DG12的侧壁SW6的斜度。在一些实施例中，虚设栅极DG的形状可以与上述栅极结构的形状(例如，图20-22所示的栅极结构GS的形状)基本相同。换言之，如图25和图20-22所示，虚设栅极DG的第一部分DG1的形状和尺寸可以与栅极结构GS的第一部分GS1相同或类似，并且虚设栅极DG的第二部分DG2的形状和尺寸可以与栅极结构GS的第二部分GS2相同或类似。如图25所示，第一掺杂区14的至少一部分可以位于鳍状结构FS中，并且第二掺杂区24可以在形成虚设栅极DG的步骤之后通过掺杂工艺92形成在鳍状结构FS中。第二掺杂区24可以在第三方向D3上位于第一掺杂区14上方，并且第二掺杂区24的导电类型可以与第一掺杂区14的导电类型不同且互补。
在一些实施例中，形成包括上述第一部分DG1和第二部分DG2的虚设栅极DG的方法可以包括但不限于以下步骤。如图23所示，图案化的材料层20P可以在形成鳍状结构FS的步骤之后形成在半导体衬底上。在一些实施例中，图案化的材料层20P可以包括设置为跨越鳍状结构FS的第一部分20A和设置在第一部分20A上的第三部分20C，并且掩模层22可以设置在图案化的材料层20P的第三部分20C上。此外，虚设间隔体DS可以形成在第三部分20C的侧壁和掩模层22的侧壁上，并且图案化的掩模层23可以形成为覆盖第一部分20A的一部分、虚设间隔体DS的一部分和掩模层22的一部分。在一些实施例中，虚设间隔体DS可以包括绝缘材料，例如氮化硅，或其他合适的绝缘材料，且图案化的掩模层23可以包括光致抗蚀剂或其他合适的掩模材料。在一些实施例中，虚设间隔体DS的材料组成可以与在后续蚀刻工艺中蚀刻的图案化的材料层20P的材料组成相同或相似，但不限于此。之后，如图23和图24所示，利用图案化的掩模层23作为蚀刻掩模，可以对图案化的材料层20P、虚设间隔体DS和掩模层22进行蚀刻工艺，以移除虚设间隔体DS的暴露部分、掩模层22的暴露部分、图案化的材料层20P的第三部分20C，以及图案化的材料层20P的第一部分20A的暴露部分的一部分，并且在图案化的材料层20P中形成第四部分20D。图案化的掩模层23可以在上述蚀刻工艺之后移除。第四部分20D的形状可以类似于蚀刻工艺之前的虚设间隔体DS的暴露部分和掩模层22的暴露部分的形状，并且蚀刻工艺可以被视为是将虚设间隔体DS的暴露部分和掩模层22的暴露部分的形状转印到图案化的材料层20P中的工艺，但不限于此。
随后，如图24和图25所示，可以利用掩模层22作为蚀刻掩模，对包括第一部分20A、第三部分20C和第四部分20D的图案化的材料层20P进行另一蚀刻工艺，并且图案化的材料层20P可以通过蚀刻工艺被蚀刻为包括上述第一部分DG1和第二部分DG2的虚设栅极DG。在形成虚设栅极DG的步骤之后，第二掺杂区24可以形成在鳍状结构FS中，并且由虚设栅极DG覆盖的鳍状结构FS的一部分可以是上述沟道区。如图25和图26所示，间隔体结构26可以在形成第二掺杂区24的步骤之后形成，间隔体结构26的第二部分26B的一部分可以被回蚀刻以暴露鳍状结构FS的上部，并且源极/漏极结构30可以通过外延生长工艺或其他合适的方法形成在暴露的鳍状结构FS上。在一些实施例中，源极/漏极结构30可以在形成源极/漏极结构30的工艺期间进行原位掺杂，且源极/漏极区28可以同时通过该工艺形成，但不限于此。替代上述原位掺杂工艺，源极/漏极结构30和源极/漏极区28可以在形成源极/漏极结构30之后通过离子注入工艺掺杂。随后，如图26和图20所示，可以形成电介质层32，并且虚设栅极DG可以通过RMG工艺由栅极结构GS替换，但不限于此。
值得注意的是，半导体装置104的制造方法不限于上述方法，本发明的半导体装置104的制造方法也可以采用其他合适的方法。此外，在该实施例中，包括第一部分GS1和第二部分GS2的栅极结构GS也可以应用于本发明的其他实施例。
图27是示出了根据本发明的第五实施例的半导体装置105的立体示意图。如图27所示，在半导体装置105中，栅极结构GS包括第一部分GS1和第二部分GS2，第二部分GS2在第三方向D3上设置在第一部分GS1上并且与其直接连接。栅极结构GS的第一部分GS1的宽度W3大于栅极结构GS的第二部分GS2的宽度W4。一些实施例中，第一部分GS1的侧壁与栅极结构GS的底表面BS之间的夹角可以约为90度，并且栅极宽度可以从第二部分GS2和第一部分GS1之间的界面到第一部分GS1急剧增加。换言之，在第三方向D3上，从第一部分GS1到第二部分GS2和第一部分GS1之间的界面的栅极宽度的变化率可以大于第二部分GS2。栅极结构GS的第一部分GS1可以被视为栅极结构GS的放大的底部部分，以减少第一掺杂区14和第二掺杂区24之间的漏电流，以及第一掺杂区14和第二掺杂区24之间的电容，因为第二掺杂区24和第一掺杂区14之间的界面的面积被相对降低和/或第一掺杂区14中的杂质浓度可以相对降低。
图28-32是示出了根据本发明的第五实施例的半导体装置105的制造方法的立体示意图，其中图29是图28的后续步骤中的立体示意图，图30是图29的后续步骤中的立体示意图，图31是图30的后续步骤中的立体示意图，图32是图31的后续步骤中的立体示意图，且图27可以视为图32的后续步骤中的截面示意图。如图32所示，虚设栅极DG形成为跨越鳍状结构FS的一部分。在该实施例中，虚设栅极DG可以包括第一部分DG1和设置在第一部分DG1上的第二部分DG2，并且虚设栅极DG的第一部分DG1的宽度可以大于虚设栅极DG的第二部分DG2的宽度。在一些实施例中，虚设栅极DG的形状可以与上述栅极结构的形状(例如，图27所示的栅极结构GS的形状)基本相同。换言之，如图32和图27所示，虚设栅极DG的第一部分DG1的形状和尺寸可以与栅极结构GS的第一部分GS1相同或类似，并且虚设栅极DG的第二部分DG2的形状和尺寸可以与栅极结构GS的第二部分GS2相同或类似。如图32所示，第一掺杂区14的至少一部分可以位于鳍状结构FS中，第二掺杂区24可以在形成虚设栅极DG的步骤之后通过掺杂工艺92形成在鳍状结构FS中，并且由虚设栅极DG覆盖的鳍状结构FS的一部分可以是上述沟道区。
在一些实施例中，形成包括上述第一部分DG1和第二部分DG2的虚设栅极DG的方法可以包括但不限于以下步骤。如图28所示，在形成鳍状结构FS的步骤之后，材料层20可以形成在半导体衬底上并且覆盖鳍状结构FS。材料层20可以包括含硅材料，例如多晶硅、非晶硅或其他合适的材料。随后，掩模层22可以形成在材料层20上，并且虚设间隔体DS可以形成在材料层20和掩模层22的侧壁上。在一些实施例中，对于后续蚀刻步骤中涉及的蚀刻选择性，虚设间隔体DS的材料组成可以不同于掩模层22的材料组成和材料层20的材料组成。例如，在一些实施例中，虚设间隔体DS的材料可以是氮化硅，掩模层22的材料可以是氧化硅，且材料层20可以是多晶硅层，但不限于此。在一些实施例中，如图28和图29所示，可以对虚设间隔体DS和掩模层22进行蚀刻工艺以移除虚设间隔体DS的一部分和掩模层22的一部分，并且调节虚设间隔体DS和掩模层22在第二方向D2上的长度和/或材料层20在第三方向D3上被虚设间隔体DS和掩模层22重叠的部分的面积。
随后，如图29和图30所示，可以利用掩模层22和虚设间隔体DS作为蚀刻掩模，对材料层20进行另一蚀刻工艺，以形成包括第一部分20A和第三部分20C的图案化的材料层20P。换言之，材料层20可以使用掩模层22和虚设间隔体DS作为蚀刻掩模通过蚀刻工艺被图案化为图案化的材料层20P。如图30-32所示，虚设间隔体DS可以在形成图案化的材料层20P的步骤之后被移除，并且可以利用掩模层22作为蚀刻掩模对包括第一部分20A和第三部分20C的图案化的材料层20P进行蚀刻工艺，用于形成图32所示的包括第一部分DG1和第二部分DG2的虚设栅极DG。在一些实施例中，蚀刻工艺可以视为将第三部分20C的形状转印到虚设栅极DG的第一部分DG1的工艺，但不限于此。在形成虚设栅极DG的步骤之后，第二掺杂区24可以通过进行掺杂工艺92形成在鳍状结构FS中。如图32和图27所示，间隔体结构26、源极/漏极结构30、源极/漏极区28和电介质层32可以在形成第二掺杂区24的步骤之后形成，并且虚设栅极DG可以通过RMG工艺由栅极结构GS替换以形成图27所示的半导体装置105。
值得注意的是，半导体装置105的制造方法不限于上述方法，本发明的半导体装置105的制造方法也可以采用其他合适的方法。此外，在该实施例中，包括第一部分GS1和第二部分GS2的栅极结构GS也可以应用于本发明的其他实施例。
图33是示出了根据本发明的第六实施例的半导体装置106的截面示意图。如图33所示，在半导体装置106中，栅极结构GS可以包括第一部分GS1和第二部分GS2，且第一部分GS1可以包括上述下部GS11和上部GS12。换言之，在该实施例中，栅极结构GS可以与上述的图20-22中所示的栅极结构GS相同或至少相似。此外，半导体装置106还可以包括设置在鳍状结构FS中的中间区16，并且第二掺杂区24可以通过中间区16与第一掺杂区14分开。中间区16的导电类型可以与第一掺杂区14的导电类型相同，并且第一掺杂区14中的杂质浓度可以高于中间区16中的杂质浓度。栅极结构GS的底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面，并且位于沟道区18的中间区16的一部分以及位于第二掺杂区24和第一掺杂区14之间的中间区16的一部分可以在第二方向D2上由栅极结构GS覆盖。在一些实施例中，中间区16的形状受到形成栅极结构GS的工艺影响，并且中间区16的上部的形状可以类似于栅极结构GS的第一部分GS1的形状，但不限于此。因此，中间区16的顶表面16TS(例如，中间区16的最顶部表面)可以在第三方向D3上高于第二掺杂区24的底表面24BS(例如，第二掺杂区24的最底表面)。
在该实施例中，设置在第一掺杂区14和第二掺杂区24之间的具有相对低的杂质浓度的中间区16可以用于减少第一掺杂区14和第二掺杂区24之间的漏电流和/或第一掺杂区14和第二掺杂区24之间的电容。此外，栅极结构GS的第一部分GS1可以视为栅极结构GS的扩大的底部部分，以减少第一掺杂区14和第二掺杂区24之间的漏电流以及第一掺杂区14和第二掺杂区24之间的电容，因为第二掺杂区24的一部分与第一掺杂区14在第三方向D3上的距离通过中间区16的上部增加，位于沟道区18与第一掺杂区14之间的中间区16的一部分以及位于第二掺杂区24与第一掺杂区14之间的中间区16的一部分在第二方向D2上被栅极结构GS覆盖，和/或第一掺杂区14中的杂质浓度可以相对降低。换言之，半导体装置106的电特性可以通过上述包括第一部分GS1和第二部分GS2的栅极结构GS以及分离第一掺杂区14和第二掺杂区24的中间区16来改善。
图34和图35是示出了根据本发明的第六实施例的半导体装置105的制造方法的立体示意图，其中图35是图34的后续步骤中的立体示意图，并且图33可以视为图35的后续步骤中的截面示意图。如图34所示，图案化的材料层20P可以包括第一部分20A、第二部分20B，以及在第三方向D3上位于第一部分20A和第二部分20B之间的第五部分20E。第一部分20A可以设置为跨越鳍状结构FS，并且第二部分20B可以覆盖鳍状结构FS的侧壁SW1的一部分。在一些实施例中，第五部分20E的形状可以类似于上述的图25中所示的第一部分DG1的形状，并且形成包括第一部分20A、第二部分20B和第五部分20E的图案化的材料层20P的方法可以类似于上述的图23-25中所示的方法，但不限于此。随后，第二掺杂区24可以形成在鳍状结构FS中，并且鳍状结构FS中的中间区16可以在第二方向D2上被图案化的材料层20P覆盖。如图34和图35所示，在形成第二掺杂区24的步骤之后，可以对图案化的材料层20P进行蚀刻工艺，图案化的材料层20P可以通过蚀刻工艺被蚀刻为包括第一部分DG1和第二部分DG2的虚设栅极DG，并且图案化的材料层20P的第二部分20B的至少一部分可以通过蚀刻工艺移除。虚设栅极DG可以在第二方向D2上覆盖第一掺杂区14的侧表面的一部分，虚设栅极DG可以包括第一部分DG1和设置在第一部分DG1上的第二部分DG2，并且虚设栅极DG的第一部分DG1的宽度可以大于虚设栅极DG的第二部分DG2的宽度。此外，虚设栅极DG的第一部分DG1可以包括下部DG11和上部DG12，并且下部DG11的侧壁SW5的斜度可以不同于上部DG12的侧壁SW6的斜度。在一些实施例中，在该实施例中，第二掺杂区24可以在形成图案化的材料层20P的步骤之后，且在形成虚设栅极DG的步骤和移除图案化的材料层20P的第二部分20B的至少一部分的步骤之前形成。如图35和图33所示，间隔体结构26、源极/漏极结构30、源极/漏极区28和电介质层32可以在形成虚设栅极DG的步骤之后形成，并且虚设栅极DG然后可以通过RMG工艺用栅极结构GS替换以形成半导体装置106。
值得注意的是，半导体装置106的制造方法不限于上述方法，本发明的半导体装置106的制造方法也可以采用其他合适的方法。
图36是示出了根据本发明的第七实施例的半导体装置107的截面示意图。如图36所示，在半导体装置107中，栅极结构GS可以包括第一部分GS1和第二部分GS2，并且在该实施例中，栅极结构GS可以与上述的图27中所示的栅极结构GS相同或至少类似。此外，半导体装置107还可以包括设置在鳍状结构FS中的中间区16，并且第二掺杂区24可以通过中间区16与第一掺杂区14分开。中间区16的导电类型可以与第一掺杂区14的导电类型相同，并且第一掺杂区14中的杂质浓度可以高于中间区16中的杂质浓度。栅极结构GS的底表面BS在第三方向D3上低于第一掺杂区14的顶表面14TS或与其共面，并且位于沟道区18和第一掺杂区14之间的中间区16的一部分以及位于第二掺杂区24和第一掺杂区14之间的中间区16的一部分可以在第二方向D2上由栅极结构GS覆盖。在一些实施例中，中间区16的形状受到形成栅极结构GS的工艺影响，并且中间区16的上部的形状可以类似于栅极结构GS的第一部分GS1的形状，但不限于此。因此，中间区16的顶表面16TS(例如，中间区16的最顶部表面)可以在第三方向D3上高于第二掺杂区24的底表面24BS(例如，第二掺杂区24的最底表面)。栅极结构GS的第一部分GS1的宽度W3大于栅极结构GS的第二部分GS2的宽度W4，并且栅极宽度可以从第二部分GS2和第一部分GS1之间的界面到第一部分GS1急剧增加。半导体装置107的电特性可以通过上述包括第一部分GS1和第二部分GS2的栅极结构GS以及分离第一掺杂区14和第二掺杂区24的中间区16来改善。
图37和图38是示出了根据本发明的第七实施例的半导体装置107的制造方法的立体示意图，其中图38是图37的后续步骤中的立体示意图，并且图36可以视为图38的后续步骤中的截面示意图。如图37所示，图案化的材料层20P可以包括第一部分20A、第二部分20B，以及在第三方向D3上位于第一部分20A和第二部分20B之间的第五部分20E。在一些实施例中，第五部分20E的形状可以类似于上述的图27中所示的虚设栅极DG的第一部分DG1的形状，并且形成包括第一部分20A、第二部分20B和第五部分20E的图案化的材料层20P的方法可以类似于上述的图28-32中所示的方法，但不限于此。随后，第二掺杂区24可以形成在鳍状结构FS中，并且鳍状结构FS中的中间区16可以在第二方向D2上被图案化的材料层20P覆盖。如图37和图38所示，在形成第二掺杂区24的步骤之后，可以对图案化的材料层20P进行蚀刻工艺，并且图案化的材料层20P可以通过蚀刻工艺被蚀刻为包括第一部分DG1和第二部分DG2的虚设栅极DG。因此，在该实施例中，第二掺杂区24可以形成图案化的材料层20P的步骤之后且在形成虚设栅极DG的步骤之前形成。如图38和图36所示，间隔体结构26、源极/漏极结构30、源极/漏极区28和电介质层32可以在形成虚设栅极DG的步骤之后形成，并且虚设栅极DG然后可以通过RMG工艺用栅极结构GS替换以形成半导体装置107。
值得注意的是，半导体装置107的制造方法不限于上述方法，本发明的半导体装置107的制造方法也可以采用其他合适的方法。
此外，图33可以视为示出了根据本发明的另一实施例的半导体装置的截面示意图，图10可以视为示出了该实施例中的源极/漏极结构30的截面示意图，并且图11可以视为示出了该半导体装置中的栅极结构GS的截面示意图。如图33、图10和图11所示，鳍状结构FS可以包括上述第一部分P1、第二部分P2和第三部分P3。第一部分P1的宽度W1可以大于第二部分P2的宽度W2，并且第三部分P3的侧壁SW2可以是锥形的，以增加由上述的图33中所示的包括第一部分GS1和第二部分GS2的栅极结构GS覆盖的鳍状结构FS的面积。
此外，图36可以视为示出了根据本发明的另一实施例的半导体装置的截面示意图，图10可以视为示出了该实施例中的源极/漏极结构30的截面示意图，并且图11可以视为示出了该半导体装置中的栅极结构GS的截面示意图。如图36、图10和图11所示，鳍状结构FS可以包括上述第一部分P1、第二部分P2和第三部分P3。第一部分P1的宽度W1可以大于第二部分P2的宽度W2，并且第三部分P3的侧壁SW2可以是锥形的，以增加由上述的图36中所示的包括第一部分GS1和第二部分GS2的栅极结构GS覆盖的鳍状结构FS的面积。
图39是示出了108根据本发明的第八实施例的半导体装置108的截面示意图。如图39所示，在半导体装置108中，栅极结构GS的底表面BS可以在第三方向D3上低于第一掺杂区14的顶表面14TS，并且栅极结构GS可以在第二方向D2上覆盖中间区16的侧表面的一部分和第一掺杂区14的侧表面的一部分，以确保在第三方向D3上位于沟道区18和第一掺杂区14之间的中间区16在第二方向D2上由栅极结构GS覆盖。在一些实施例中，第一掺杂区14的侧表面的一部分可以在第二方向D2上由栅极结构GS的第一部分GS1覆盖，并且中间区16的侧表面的一部分可以在第二方向D2上由栅极结构GS的第二部分GS2覆盖，但不限于此。半导体装置108的电特性可以通过上述包括第一部分GS1和第二部分GS2的栅极结构GS以及分离第一掺杂区14和第二掺杂区24的中间区16来改善。
图40和图41是示出了根据本发明的第八实施例的半导体装置108的制造方法的立体示意图，其中图41是图40的后续步骤中的立体示意图，并且图39可以视为图41的后续步骤中的截面示意图。如图40所示，在形成隔离结构15的步骤之后，隔离结构15的顶表面15TS可以低于鳍状结构FS中的第一掺杂区14的顶表面。在该实施例中，包括第一部分20A、第二部分20B和第五部分20E的图案化的材料层20P的形状可以类似于上述的图34中所示的图案化的材料层20P，但是在该实施例中，第二部分20B可以相对较厚，以在形成第二掺杂区24的掺杂工艺92期间在第二方向D2上覆盖中间区16的侧表面和第一掺杂区14的侧表面的一部分。如图40和图41所示，在形成第二掺杂区24的步骤之后，可以对图案化的材料层20P进行蚀刻工艺，并且图案化的材料层20P可以通过蚀刻工艺被蚀刻为包括第一部分DG1和第二部分DG2的虚设栅极DG。如图41和图39所示，间隔体结构26、源极/漏极结构30、源极/漏极区28和电介质层32可以在形成虚设栅极DG的步骤之后形成，并且虚设栅极DG然后可以通过RMG工艺用栅极结构GS替换以形成半导体装置108。
值得注意的是，半导体装置108的制造方法不限于上述方法，本发明的半导体装置108的制造方法也可以采用其他合适的方法。
图42是示出了根据本发明的第九实施例的半导体装置109的截面示意图。如图42所示，在半导体装置109中，栅极结构GS的底表面BS可以在第三方向D3上低于第一掺杂区14的顶表面14TS，并且栅极结构GS可以在第二方向D2上覆盖中间区16的侧表面的一部分和第一掺杂区14的侧表面的一部分，以确保在第三方向D3上位于沟道区18和第一掺杂区14之间的中间区16在第二方向D2上由栅极结构GS覆盖。在一些实施例中，第一掺杂区14的侧表面的一部分可以在第二方向D2上由栅极结构GS的第一部分GS1覆盖，并且中间区16的侧表面的一部分可以在第二方向D2上由栅极结构GS的第二部分GS2覆盖，但不限于此。栅极结构GS的第一部分GS1的宽度W3大于栅极结构GS的第二部分GS2的宽度W4，并且栅极宽度可以从第二部分GS2和第一部分GS1之间的界面到第一部分GS1急剧增加。半导体装置109的电特性可以通过上述包括第一部分GS1和第二部分GS2的栅极结构GS以及分离第一掺杂区14和第二掺杂区24的中间区16来改善。
图43和图44是示出了根据本发明的第九实施例的半导体装置109的制造方法的立体示意图，其中图44是图43的后续步骤中的立体示意图，并且图42可以视为图44的后续步骤中的截面示意图。如图43所示，在形成隔离结构15的步骤之后，隔离结构15的顶表面15TS可以低于鳍状结构FS中的第一掺杂区14的顶表面。在该实施例中，包括第一部分20A、第二部分20B和第五部分20E的图案化的材料层20P的形状可以类似于上述的图37中所示的图案化的材料层20P，但是在该实施例中，第二部分20B可以相对较厚，以在形成第二掺杂区24的掺杂工艺92期间在第二方向D2上覆盖中间区16的侧表面和第一掺杂区14的侧表面的一部分。如图43和图44所示，在形成第二掺杂区24的步骤之后，可以对图案化的材料层20P进行蚀刻工艺，并且图案化的材料层20P可以通过蚀刻工艺被蚀刻为包括第一部分DG1和第二部分DG2的虚设栅极DG。如图44和图42所示，间隔体结构26、源极/漏极结构30、源极/漏极区28和电介质层32可以在形成虚设栅极DG的步骤之后形成，并且虚设栅极DG然后可以通过RMG工艺用栅极结构GS替换以形成半导体装置109。
值得注意的是，半导体装置109的制造方法不限于上述方法，本发明的半导体装置109的制造方法也可以采用其他合适的方法。
图45和图46是示出了根据本发明的第十实施例的半导体装置的制造方法的立体示意图，其中图46是图45的后续步骤中的立体示意图，并且图45可以视为图8的后续步骤中的立体示意图。如图8和图45所示，在一些实施例中，在回蚀刻间隔体结构26的第二部分26B和暴露鳍状结构FS的上部的步骤之后，鳍状结构FS的暴露部分(例如第二掺杂区24的上部)可以通过蚀刻工艺93移除。随后，如图45和图46所示，源极/漏极结构30可以通过外延生长工艺或其他合适的方法形成在鳍状结构FS上。值得注意的是，在形成源极/漏极结构30的步骤之前移除鳍状结构FS的一部分的方法也可以应用于本发明的其他实施例(例如上述实施例)。蚀刻工艺93可以包括干法蚀刻工艺或湿法蚀刻工艺。在图46所示的结构中，源极/漏极结构30可以横向地推动或拉动沟道区18。因此，在形成源极/漏极结构30的步骤之前移除鳍状结构FS的一部分可能增加鳍式场效应晶体管(fin-FET)的源极/漏极电流，因为可能增加沟道区18的横向应力。此外，在图46所示的结构中，具有重杂质浓度的源极/漏极结构30设置为比其他实施例更靠近第二掺杂区24的底表面。因此，源极/漏极结构30的杂质可以在第三方向D3上向下扩散超出第二掺杂区24的底表面。即使在这种情况下，如果第二掺杂区24的由间隔体结构26的第一部分26A覆盖的部分与第一掺杂区14分开，则本发明的其他实施例的其他实施例的优点仍然有效。
图47是示出了根据本发明的第十一实施例的半导体装置的制造方法的立体示意图。如图47所示，鳍状结构FS可以包括在第三方向D3上交替堆叠的多个第一层11A和多个第二层11B。每个第一层11A的材料组成可以不同于每个第二层11B的材料组成。例如，第一层11A可以是硅层，且第二层11B可以是硅锗层，但不限于此。在一些实施例中，虚设栅极DG可以形成为跨越包括交替堆叠的第一层11A和第二层11B的鳍状结构FS，且上述第二掺杂区和/或源极/漏极区可以形成在鳍状结构FS的第一层11A和/或第二层11B中，但不限于此。在一些实施例中，第二层11B的由虚设栅极DG的部分可以在上述形成虚设栅极DG的步骤之后并且在形成栅极结构的步骤之前移除，并且栅极结构可以围绕每个第一层11A的一部分以形成环栅(GAA)晶体管，但不限于此。值得注意的是，包括交替堆叠的第一层11A和第二层11B的鳍状结构FS也可以应用在本发明的其他实施例中(例如上述实施例)。在环栅晶体管(GAA)中，短沟道效应(SCE)可以得到抑制，因为由第一层11A构成的沟道被栅极结构围绕。在图47所示的结构中，第一掺杂区14的顶表面14TS设置为高于隔离结构15的顶表面15TS或与其共面。因此，如果不应用本发明的实施例中解释的结构，第二掺杂区24会形成在第一掺杂区14的顶部中且会增加漏电流和/或电容。因此，即使在环栅晶体管(GAA)的情况下，本发明的其他实施例的优点仍然有效。
综上所述，根据本发明中的半导体装置及其制造方法，鳍状结构内的第一掺杂区和第二掺杂区之间的漏电流和/或电容可以通过以下方式减小：将第一掺杂区与第二掺杂区分开，修改由跨越鳍状结构的栅极结构覆盖的鳍状结构的面积，和/或扩大栅极结构的底部部分以改善半导体装置的电特性。
本领域技术人员将容易地观察到在保留本发明的教导的同时可以对装置和方法进行多种修改和改变。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (20)

1.一种半导体装置，包括：
半导体衬底；
鳍状结构，设置在所述半导体的顶表面上并在竖直方向上从所述半导体的顶表面向上延伸；
栅极结构，设置为跨越所述鳍状结构的一部分；
第一掺杂区，其中所述第一掺杂区的至少一部分设置在所述鳍状结构中；
第二掺杂区，设置在所述鳍状结构中并在所述竖直方向上设置在所述第一掺杂区上方；以及
中间区，设置在所述鳍状结构中，其中所述第二掺杂区通过所述中间区与所述第一掺杂区分开，并且所述栅极结构的底表面在所述竖直方向上低于所述第一掺杂区的顶表面或与所述第一掺杂区的顶表面共面。
2.如权利要求1所述的半导体装置，其中，所述第二掺杂区的导电类型与所述第一掺杂区的导电类型互补。
3.如权利要求2所述的半导体装置，其中，所述中间区的导电类型与所述第一掺杂区的导电类型相同，并且所述第一掺杂区中的杂质浓度高于所述中间区中的杂质浓度。
4.如权利要求1所述的半导体装置，其中，所述栅极结构在水平方向上覆盖所述中间区的侧表面的一部分。
5.如权利要求4所述的半导体装置，其中，所述栅极结构还在所述水平方向上覆盖所述第一掺杂区的侧表面的一部分。
6.如权利要求1所述的半导体装置，还包括：
隔离结构，设置在所述半导体衬底上并围绕所述鳍状结构，其中所述栅极结构的一部分设置在所述隔离结构上，并且所述隔离结构的顶表面在所述竖直方向上低于所述第一掺杂区的顶表面或与所述第一掺杂区的顶表面共面。
7.如权利要求1所述的半导体装置，其中所述鳍状结构包括：
第一部分；
第二部分，在所述竖直方向上设置在所述第一部分上，其中所述第一部分的宽度大于所述第二部分的宽度；以及
第三部分，在所述竖直方向上设置在所述第一部分和所述第二部分之间，其中所述第三部分的侧壁是锥形的，并且所述中间区的至少一部分设置在所述第三部分中。
8.如权利要求1所述的半导体装置，其中所述栅极结构包括：
第一部分；以及
第二部分，设置在所述第一部分上，其中所述栅极结构的第一部分的宽度大于所述栅极结构的第二部分的宽度。
9.如权利要求8所述的半导体装置，其中所述栅极结构的第一部分包括：
下部；以及
上部，其中所述下部的侧壁的斜度不同于所述上部的侧壁的斜度。
10.如权利要求9所述的半导体装置，其中，所述上部的侧壁与平行于所述半导体衬底的顶表面的水平面之间的夹角小于45度。
11.如权利要求8所述的半导体装置，其中，所述栅极结构的第一部分的宽度在所述竖直方向上逐渐变化。
12.一种半导体装置，包括：
半导体衬底；
鳍状结构，设置在所述半导体的顶表面上并在竖直方向上从所述半导体的顶表面向上延伸；以及
栅极结构，设置为跨越所述鳍状结构的一部分，其中所述栅极结构包括：
第一部分；以及
第二部分，设置在所述第一部分上，其中所述栅极结构的第一部分的宽度大于所述栅极结构的第二部分的宽度。
13.如权利要求12所述的半导体装置，其中所述栅极结构的第一部分包括：
下部；以及
上部，其中的下部的侧壁的斜度不同于所述上部的侧壁的斜度。
14.如权利要求13所述的半导体装置，其中，所述上部的侧壁与平行于所述半导体衬底的顶表面的水平面之间的夹角小于45度。
15.如权利要求12所述的半导体装置，其中，所述栅极结构的第一部分的宽度在所述竖直方向上逐渐变化。
16.如权利要求12所述的半导体装置，还包括：
第一掺杂区，其中所述第一掺杂区的至少一部分设置在所述鳍状结构中；以及
第二掺杂区，设置在所述鳍状结构中并且在所述竖直方向上设置在所述第一掺杂区上方，其中所述第二掺杂区的导电类型与所述第一掺杂区的导电类型互补。
17.如权利要求16所述的半导体装置，其中，所述栅极结构的底表面在所述竖直方向上低于所述第一掺杂区的顶表面或与所述第一掺杂区的顶表面共面。
18.如权利要求16所述的半导体装置，还包括：
中间区，设置在所述鳍状结构中，其中所述第二掺杂区通过所述中间区与所述第一掺杂区分开，所述中间区的导电类型与所述第一掺杂区的导电类型相同，并且所述第一掺杂区中的杂质浓度高于所述中间区中的杂质浓度。
19.如权利要求18所述的半导体装置，其中，所述栅极结构在水平方向上覆盖所述中间区的侧表面的一部分和所述第一掺杂区的侧表面的一部分。
20.如权利要求18所述的半导体装置，其中，所述中间区的顶表面在所述竖直方向上高于所述第二掺杂区的底表面。
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