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CN115527933A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

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CN115527933A
CN115527933A CN202110701973.8A CN202110701973A CN115527933A CN 115527933 A CN115527933 A CN 115527933A CN 202110701973 A CN202110701973 A CN 202110701973A CN 115527933 A CN115527933 A CN 115527933A
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武咏琴
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North Ic Technology Innovation Center Beijing Co ltd
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Abstract

一种半导体结构的形成方法，包括：提供基底，包括第一器件区、以及第二器件区；在第一器件区的基底上形成第一沟道结构，包括一个或多个堆叠的第一沟道叠层，包括第一牺牲层和位于第一牺牲层上的第一沟道层，第一沟道结构具有第一宽度，且第一牺牲层的材料为含锗材料；在第二器件区的基底上形成第二沟道结构，包括一个或多个堆叠的第二沟道叠层，包括第二牺牲层和位于第二牺牲层上的第二沟道层，第二沟道结构具有第二宽度，第二宽度大于第一宽度，其中，第二牺牲层的材料为含锗材料，第二牺牲层中锗的原子百分比大于第一牺牲层中锗的原子百分比；去除第一牺牲层和第二牺牲层；形成栅极结构。本发明使得去除第一牺牲层和第二牺牲层的时间趋于相同。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off) 沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区、以及用于形成第二器件的第二器件区，所述第一器件的沟道宽度小于所述第二器件的沟道宽度；在所述第一器件区的基底上形成第一沟道结构，所述第一沟道结构包括一个或多个堆叠的第一沟道叠层，所述第一沟道叠层包括第一牺牲层和位于所述第一牺牲层上的第一沟道层，沿所述第一沟道结构的延伸方向上，所述第一沟道结构包括第一沟道区，沿与所述第一沟道结构延伸方向相垂直的方向上，所述第一沟道结构具有第一宽度，且所述第一牺牲层的材料为含锗材料；在所述第二器件区的基底上形成第二沟道结构，所述第二沟道结构包括一个或多个堆叠的第二沟道叠层，所述第二沟道叠层包括第二牺牲层和位于所述第二牺牲层上的第二沟道层，沿所述第二沟道结构的延伸方向上，所述第二沟道结构包括第二沟道区，沿与所述第二沟道结构延伸方向相垂直的方向上，所述第二沟道结构具有第二宽度，所述第二宽度大于所述第一宽度，其中，所述第二牺牲层的材料为含锗材料，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比；去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层；去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层后，在所述第一沟道区和第二沟道区中，形成栅极结构，所述栅极结构包括环绕覆盖所述第一沟道层和第二沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，沿与所述第一沟道结构延伸方向相垂直的方向上，所述第一沟道结构具有第一宽度，与所述第二沟道结构延伸方向相垂直的方向上，所述第二沟道结构具有第二宽度，所述第二宽度大于所述第一宽度，其中，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比；所述第一器件的沟道宽度小于所述第二器件的沟道宽度，也就是说，所述第一沟道结构的沟道宽度小于所述第二沟道结构的沟道宽度，所述第一牺牲层的宽度小于所述第二牺牲层的宽度，则所述第一牺牲层的宽度尺寸较小，所述第二牺牲层的宽度尺寸较大，因此，在去除所述第一牺牲层和第二牺牲层的过程中，当仅考虑宽度尺寸的影响时，去除所述第一牺牲层的时间较短，而去除所述第二牺牲层的时间较长，本发明实施例中，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比，锗的原子百分比越大的材料被去除的速率越快，则提高了所述第二牺牲层的被去除的速率，从而有利于减小第一沟道结构和第二沟道结构的宽度差异对去除第一牺牲层和第二牺牲层的时间所带来的影响，使得去除所述第一牺牲层和第二牺牲层的时间趋于相同，进而有利于在完全去除第一牺牲层和第二牺牲层的同时，减小对第一沟道层的损伤，相应有利于提高所述半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括用于形成第一器件的第一器件区 10A、以及用于形成第二器件的第二器件区10B，所述第一器件的沟道宽度小于所述第二器件的沟道宽度，在所述第一器件区10A的基底10上形成有第一沟道结构30，所述第一沟道结构30包括一个或多个堆叠的第一沟道叠层31，所述第一沟道叠层31包括第一牺牲层32和位于所述第一牺牲层32上的第一沟道层33，在所述第二器件区10B的基底10上形成有第二沟道结构40，所述第二沟道结构40包括一个或多个堆叠的第二沟道叠层41，所述第二沟道叠层41 包括第二牺牲层42和位于所述第二牺牲层42上的第二沟道层43。
所述第一器件的沟道宽度小于所述第二器件的沟道宽度，也就是说，所述第一沟道结构30的宽度w1小于所述第二沟道结构40的宽度w2。
参考图2，去除所述第一牺牲层32和第二牺牲层33，露出所述第一沟道层 33和第二沟道层43的各个表面。
去除所述第一牺牲层32和第二牺牲层33，使得所述第一沟道层33和第二沟道层43的各个表面暴露，后续在所述第一沟道层33和第二沟道层43之间形成栅极结构后，栅极结构能够环绕覆盖所述第一沟道层33和第二沟道层43的各个表面。
由于所述第一沟道结构30的宽度w1小于所述第二沟道结构40的宽度w2，也就是说，所述第一牺牲层32的宽度小于所述第二牺牲层42的宽度，则在去除所述第一牺牲层32和第二牺牲层33的过程中，当仅考虑宽度尺寸的影响时，去除所述第一牺牲层32的时间较短，而去除所述第二牺牲层42的时间较长，难以平衡去除所述第一牺牲层32和第二牺牲层33的时间，将所述第一牺牲层 32去除干净时，所述第二牺牲层42还存在有残留，继续将所述第二牺牲层42 去除干净，则容易对所述第一沟道层33过刻蚀，对所述第一沟道层33造成损伤，从而导致最终器件的性能和预期设计产生较大的偏差，进而影响所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区、以及用于形成第二器件的第二器件区，所述第一器件的沟道宽度小于所述第二器件的沟道宽度；在所述第一器件区的基底上形成第一沟道结构，所述第一沟道结构包括一个或多个堆叠的第一沟道叠层，所述第一沟道叠层包括第一牺牲层和位于所述第一牺牲层上的第一沟道层，沿所述第一沟道结构的延伸方向上，所述第一沟道结构包括第一沟道区，沿与所述第一沟道结构延伸方向相垂直的方向上，所述第一沟道结构具有第一宽度，且所述第一牺牲层的材料为含锗材料；在所述第二器件区的基底上形成第二沟道结构，所述第二沟道结构包括一个或多个堆叠的第二沟道叠层，所述第二沟道叠层包括第二牺牲层和位于所述第二牺牲层上的第二沟道层，沿所述第二沟道结构的延伸方向上，所述第二沟道结构包括第二沟道区，沿与所述第二沟道结构延伸方向相垂直的方向上，所述第二沟道结构具有第二宽度，所述第二宽度大于所述第一宽度，其中，所述第二牺牲层的材料为含锗材料，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比；去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层；去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层后，在所述第一沟道区和第二沟道区中，形成栅极结构，所述栅极结构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
所述第一器件的沟道宽度小于所述第二器件的沟道宽度，也就是说，所述第一沟道结构的沟道宽度小于所述第二沟道结构的沟道宽度，所述第一牺牲层的宽度小于所述第二牺牲层的宽度，则所述第一牺牲层的宽度尺寸较小，所述第二牺牲层的宽度尺寸较大，因此，在去除所述第一牺牲层和第二牺牲层的过程中，当仅考虑宽度尺寸的影响时，去除所述第一牺牲层的时间较短，而去除所述第二牺牲层的时间较长，本发明实施例中，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比，锗的原子百分比越大的材料被去除的速率越快，则提高了所述第二牺牲层的被去除的速率，从而有利于减小第一沟道结构和第二沟道结构的宽度差异对去除第一牺牲层和第二牺牲层的时间所带来的影响，使得去除所述第一牺牲层和第二牺牲层的时间趋于相同，进而有利于在完全去除第一牺牲层和第二牺牲层的同时，减小对第一沟道层的损伤，相应有利于提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底100，包括用于形成第一器件的第一器件区100A、以及用于形成第二器件的第二器件区100B，所述第一器件的沟道宽度小于所述第二器件的沟道宽度。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极 (Forksheet)晶体管。
所述基底100包括衬底(未标示)。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底100还可以包括：鳍部(未标示)，位于所述衬底上。
本实施例中，所述基底100还包括隔离层(未标示)，位于所述基底100 中，所述隔离层用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层。
本实施例中，所述隔离层位于衬底上，并覆盖所述鳍部的侧壁。
本实施例中，以所述半导体结构为全包围栅极晶体管为例，所述基底100 包括用于形成第一器件的第一器件区100A、以及用于形成第二器件的第二器件区100B，所述第一器件的沟道宽度小于所述第二器件的沟道宽度。
结合参考图3至图10，在所述第一器件区100A的基底100上形成第一沟道结构300，所述第一沟道结构300包括一个或多个堆叠的第一沟道叠层310，所述第一沟道叠层310包括第一牺牲层320和位于所述第一牺牲层320上的第一沟道层330，沿所述第一沟道结构300的延伸方向上，所述第一沟道结构300 包括第一沟道区300c(如图6所示)，沿与所述第一沟道结构300延伸方向相垂直的方向上，所述第一沟道结构300具有第一宽度w1(如图5所示)，且所述第一牺牲层320的材料为含锗材料；在所述第二器件区100B的基底100上形成第二沟道结构400，所述第二沟道结构400包括一个或多个堆叠的第二沟道叠层410，所述第二沟道叠层410包括第二牺牲层420和位于所述第二牺牲层420上的第二沟道层430，沿所述第二沟道结构400的延伸方向上，所述第二沟道结构400包括第二沟道区410c(如图10所示)，沿与所述第二沟道结构 400延伸方向相垂直的方向上，所述第二沟道结构400具有第二宽度w2(如图 9所示)，所述第二宽度w2大于所述第一宽度w1，其中，所述第二牺牲层420 的材料为含锗材料，所述第二牺牲层420中锗的原子百分比大于所述第一牺牲层320中锗的原子百分比。
所述第一器件的沟道宽度小于所述第二器件的沟道宽度，也就是说，所述第一沟道结构300的沟道宽度小于所述第二沟道结构400的沟道宽度，所述第一牺牲层320的宽度小于所述第二牺牲层420的宽度，则所述第一牺牲层320 的宽度尺寸较小，所述第二牺牲层420的宽度尺寸较大，因此，在去除所述第一牺牲层320和第二牺牲层420的过程中，当仅考虑宽度尺寸的影响时，去除所述第一牺牲层320的时间较短，而去除所述第二牺牲层420的时间较长，本发明实施例中，所述第二牺牲层420中锗的原子百分比大于所述第一牺牲层320 中锗的原子百分比，锗的原子百分比越大的材料被去除的速率越快，则提高了所述第二牺牲层420的被去除的速率，从而有利于减小第一沟道结构300和第二沟道结构400的宽度差异对去除第一牺牲层320和第二牺牲层420的时间所带来的影响，使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同，进而有利于在完全去除第一牺牲层320和第二牺牲层420的同时，减小对第一沟道层330的损伤，相应有利于提高所述半导体结构的性能。
所述第一沟道结构300中的第一沟道层330和第二沟道结构400中的第二沟道层430用于提供晶体管的沟道，所述第一牺牲层320和第二牺牲层420用于为后续实现所述第一沟道层330和第二沟道层430的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述第一牺牲层320和第二牺牲层420，使得第一沟道层330和第二沟道层430悬空，后续在所述第一沟道层330与所述基底100之间、第二沟道层430与所述基底100 之间、相邻所述第一沟道层330之间、以及相邻所述第二沟道层430之间形成栅极结构，从而使得栅极结构环绕覆盖第一沟道层330和第二沟道层430。
第一沟道层330和第二沟道层430中被栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中，所述第一沟道层330和第二沟道层430的顶部、底部和侧壁均能够作为沟道，增大了第一沟道层330和第二沟道层430中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
结合参考图6，图6是任一个第一沟道结构300的俯视图，沿所述第一沟道结构300的延伸方向上，所述第一沟道结构300包括第一沟道区300c，所述第一沟道区300c的第一沟道层330用于作为第一器件的沟道。
结合参考图10，图10是任一个第二沟道结构400的俯视图，沿所述第二沟道结构400的延伸方向上，所述第二沟道结构400包括第二沟道区400c。所述第二沟道区400c的第二沟道层430均用于作为晶体管的沟道。
本实施例中，所述第一沟道层330的材料包括硅、锗或Ⅲ-Ⅴ族半导体材料，所述第二沟道层430的材料包括硅、锗或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述第一沟道层330的材料为硅，所述第二沟道层430的材料为硅。在其他实施例中，所述第一沟道层和第二沟道层的材料分别根据第一器件和第二器件的类型和性能决定。
需要说明的是，在本实施例中，所述第一沟道层330和第二沟道层430与基底100的材料相同，在其他实施例中，所述第一沟道层和第二沟道层与基底的材料还可以不相同。
本实施例中，所述第二牺牲层420和所述第一牺牲层320的厚度相同。
本实施例中，通过调整第二牺牲层420和第一牺牲层320中锗的原子百分比，以调节后续去除第二牺牲层420和第一牺牲层320的时间，而厚度也是影响去除第二牺牲层420和第一牺牲层320的时间的变量，因此，通过使所述第二牺牲层420和所述第一牺牲层320的厚度相同，则后续去除所述第一牺牲层 320和第二牺牲层420时，可以仅考虑宽度尺寸和锗的原子百分比的影响，易于使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同。
需要说明的是，本实施例中，需根据第一沟道结构300和第二沟道结构400 的宽度差异，合理调节第一牺牲层320中锗的原子百分比、以及第二牺牲层420 中锗的原子百分比，并相互配合，以达到刻蚀速率和刻蚀时间的平衡，使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同。
本实施例中，所述第一牺牲层320的材料包括锗化硅；所述第二牺牲层420 的材料包括锗化硅。
本实施例中，所述第一沟道层330和第二沟道层430的材料为硅，因此，所述第一牺牲层320和第二牺牲层420的材料均为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第一牺牲层320和第二牺牲层420，并减少对第一沟道层330和第二沟道层430的损伤。
而且，所述第一牺牲层320和第二牺牲层420的材料相同，因此，仅需调节第一牺牲层320和第二牺牲层420中锗的原子百分比即可，从而减少影响去除第一牺牲层320和第二牺牲层420所需时间的变量，易于仅通过调节锗的原子百分比的方式，使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同，降低了工艺复杂度。
在其他实施例中，可以根据第一沟道层和第二沟道层的材料，选取与第一沟道层和第二沟道层具有刻蚀选择比的相适宜的材料，以便后续去除第一牺牲层和第二牺牲层时，减小对第一沟道层和第二沟道层的损伤。
以下结合参考图3至图9，对形成所述第一沟道结构300和第二沟道结构 400的步骤做详细说明。
结合参考图3和图4，在所述第二器件区100B的基底100上形成第一掩膜层200，所述第一掩膜层200还覆盖所述第一器件区100A和第二器件区100B 交界处的部分基底100。
后续在第一掩膜层200露出的基底100上形成第一材料层，其中，当第一掩膜层200位于第二器件区100B时，第一材料层为所述第一沟道结构300，当第一掩膜层200位于第一器件区100A时，第一材料层为所述第二沟道结构400，所述第一掩膜层200作为后续形成第一材料层的掩膜。
本实施例中，以所述第一材料层为所述第一沟道结构300为例，通过所述第一掩膜层200，使得所述第一沟道结构300得以沿纵向生长，而且，与先在第一器件区和第二器件区的基底上形成第一沟道结构，再去除位于所述第二器件区的第一沟道结构的方案相比，本方案无需进行刻蚀工艺形成第一沟道结构 300，使得形成的所述第一沟道结构300的侧壁质量较高，同时，所述第一掩膜层200露出所述第一器件区100A或第二器件区100B的基底100，为后续形成第二材料层做准备。其中，当所述第一材料层为所述第一沟道结构300时，所述第二材料层为所述第二沟道结构400，当所述第一材料层为所述第二沟道结构400时，所述第二材料层为所述第一沟道结构300。
本实施例中，所述第一掩膜层200的材料包括介电材料，所述介电材料包括氧化硅和氮化硅的一种或两种。
所述第一掩膜层200还需要隔离所述第一材料层和后续形成的第二材料层，因此所述第一掩膜层200的材料包括介电材料，同时，所述氧化硅和氮化硅具有较好的隔离效果。
具体地，参考图3，成所述第一掩膜层200的步骤包括：在所述基底100 上形成掩膜材料层110，所述掩膜材料层110覆盖所述第一器件区100A和第二器件区100B的基底100。
所述掩膜材料层110用于形成第一掩膜层200。本实施例中，所述掩膜材料层110的材料包括介电材料，所述介电材料包括氧化硅和氮化硅中的一种或两种，用于直接形成第一掩膜层200。
参考图4，去除部分所述第一器件区100A的掩膜材料层110，保留位于所述第二器件区100B中的掩膜材料层110、以及所述第二器件区100B和第一器件区100A交界处的部分掩膜材料层110，形成露出所述第一器件区100A基底 100的第一掩膜层200。
参考图5，在所述第一掩膜层200露出的基底100上形成第一材料层(未标示)，所述第一材料层为所述第一沟道结构300。
本实施例中，采用外延生长工艺形成所述第一沟道结构300。
所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸，且所述外延生长工艺易于形成杂质较少的膜层，使得所述第一沟道结构300的质量较高。
而且，通过选用外延工艺，有利于提高第一牺牲层320中锗的原子百分比的均一性，从而提高对第一牺牲层320的刻蚀速率的均一性，以便于使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同。
参考图7，形成覆盖所述第一材料层和第一掩膜层200的第二掩膜层210。
第二掩膜层210用于保护第一材料层的顶部。
本实施例中，第二掩膜层210的材料包括介电材料，介电材料包括氧化硅和氮化硅的一种或两种。
所述第二掩膜层210还用于加强所述第一沟道结构300和第二沟道结构 400的隔离效果，因此，所述第二掩膜层210的材料包括介电材料，而且，所述氧化硅具有较好的隔离效果。
本实施例中，所述第二掩膜层210选用与所述第一掩膜层200相同的材料，有利于简化后续去除所述第一掩膜层210和第二掩膜层210的工艺流程，节省工艺成本。
参考图8，去除所述第一材料层侧部的部分第二掩膜层210，保留位于所述第二器件区100B和第一器件区100A交界处、以及覆盖所述第一材料层顶部的剩余所述第二掩膜层210。
去除所述第一材料层侧部的部分第二掩膜层210后，剩余所述第二掩膜层 210作为第一材料层和后续形成的第二材料层的隔离结构，剩余所述第二掩膜层210还用于保护第一材料层的顶部，减少第一材料层在后续形成第二材料层的过程中受到的污染，且防止后续在第一材料层上进行外延生长，并且，剩余所述第二掩膜层210露出第二器件区100B或第一器件区100A的基底100上的第一掩膜层200，为形成第二材料层做准备。
继续参考图8，去除剩余所述第二掩膜层210露出的所述第一掩膜层200，保留位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200。
去除剩余所述第二掩膜层210露出的所述第一掩膜层200，露出所述第二器件区100B的基底100，为形成第二材料层做准备，而且，保留位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200，以隔离第一材料层和后续形成的第二材料层。
参考图9，在剩余所述第一掩膜层200露出的剩余基底100上形成第二材料层(未标示)，所述第二材料层为第二沟道结构400。
本实施例中，通过形成第一掩膜层200和第二掩膜层210，使得在形成所述第一沟道结构300和第二沟道结构400的过程中，仅采用外延工艺，而未经历额外的刻蚀步骤，有利于提高第一沟道结构300和第二沟道结构400的质量。此外，所述第一掩膜层200阻隔了所述第一沟道结构300和第二沟道结构400 的横向生长，使得所述第一沟道结构300和第二沟道结构400纵向生长，具有较好的方向性。
本实施例中，采用外延生长工艺形成所述第二沟道结构400。
所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸，且所述外延生长工艺易于形成杂质较少的膜层，使得所述第二沟道结构400的质量较高。
而且，通过选用外延工艺，有利于提高第二牺牲层420中锗的原子百分比的均一性，从而提高对第二牺牲层420的刻蚀速率的均一性，以便于使得去除所述第一牺牲层320和第二牺牲层420的时间趋于相同。
本实施例中，以先形成第一沟道结构300，后形成第二沟道结构400为例，在其他实施例中，也可以先形成第二沟道结构，再形成第一沟道结构。相应的，在所述第一器件区的基底上形成第一掩膜层；所述第一材料层为所述第二沟道结构，所述第二材料层为所述第一沟道结构。
相应的，形成所述第一掩膜层的步骤中，去除部分所述第二器件区的掩膜材料层，保留位于所述第一器件区中的掩膜材料层、以及所述第二器件区和第一器件区交界处的部分掩膜材料层，形成露出所述第二器件区基底的第一掩膜层。
参考图11，形成所述第一沟道结构300和第二沟道结构400之后，还包括：去除剩余所述第二掩膜层210、以及位于所述第二器件区100B和第一器件区 100A交界处的剩余所述第一掩膜层200。
去除剩余所述第二掩膜层210、以及位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200，为后续形成栅极结构提供空间位置。
本实施例中，在同一步骤中，去除剩余所述第二掩膜层210、以及位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200，简化工艺流程，节省工艺成本，而且本实施例中，所述第二掩膜层210和第一掩膜层200的材料相同，有利于将剩余所述第二掩膜层210、以及位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200一同去除。
本实施例中，采用湿法刻蚀工艺去除剩余所述第二掩膜层210、以及位于所述第二器件区100B和第一器件区100A交界处的剩余所述第一掩膜层200。
所述湿法刻蚀工艺具有各向同性刻蚀的特性，有利于将所述第二掩膜层 210和第一掩膜层200去除干净，且所述湿法刻蚀工艺能够具有较好的刻蚀选择性，则在去除所述第二掩膜层210和第一掩膜层200的过程中，减小对第一沟道结构300和第二沟道结构400的损伤。
参考图12，形成所述第一沟道结构300和第二沟道结构400之后，后续去除所述第一沟道区300c的第一牺牲层320和第二沟道区400c的第二牺牲层420 之前，还包括：在所述基底100上形成横跨所述第一沟道结构300和第二沟道结构400的伪栅结构500，所述伪栅结构500覆盖所述第一沟道区300c的第一沟道结构300的顶部和侧壁、以及第二沟道区400c的第二沟道结构400的顶部和侧壁。
所述伪栅结构500用于为后续形成栅极结构占据空间位置。
具体地，所述伪栅结构500为叠层结构，包括伪栅氧化层(未示出)以及覆盖所述伪栅氧化层的伪栅层(未示出)。
所述伪栅层可以为单层结构或叠层结构，所述伪栅层的材料包括无定形硅和多晶硅中的一种或两种。在其他实施例中，所述伪栅层的材料还可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅和非晶碳中的一种或多种。
本实施例中，所述伪栅层为单层结构，所述伪栅层的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅层的去除效果。
作为一种示例，所述伪栅氧化层的材料为氧化硅。
本实施例中，形成所述伪栅结构500之后，后续形成层间介质层之前，还包括：去除所述第一器件区100A伪栅结构500两侧的第一沟道结构300、以及第二器件区100B伪栅结构500两侧的第二沟道结构400，形成源漏凹槽(未示出)。
所述源漏凹槽为后续形成源漏掺杂层提供空间位置。
本实施例中，在所述源漏凹槽中形成源漏掺杂层(未示出)，所述源漏掺杂层与所述伪栅结构500下方的第一沟道层320和第二沟道层420相接触。
所述源漏掺杂层用于作为所形成晶体管的源区或漏区。具体地，所述源漏掺杂层的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，形式所述伪栅结构500之后，在所述伪栅结构500侧部的基底100上形成层间介质层120，所述层间介质层120还覆盖所述伪栅结构500 的侧壁且露出所述伪栅结构500的顶部。
所述层间介质层120用于相邻器件之间起到隔离作用，所述层间介质层120 还用于为后续去除所述伪栅结构500形成栅极开口提供工艺基础。
所述层间介质层120的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，去除所述伪栅结构500，在所述层间介质层120中形成栅极开口(未示出)，所述栅极开口露出所述第一沟道区300c的第一沟道结构300 和第二沟道区400c的第二沟道结构400。
所述栅极开口为后续形成栅极结构提供空间位置，且所述栅极开口露出所述所述第一沟道区300c的第一沟道结构300和第二沟道区400c的第二沟道结构400，为后续去除所述第一牺牲层320和第二牺牲层420做准备。
参考图13，去除所述第一沟道区300c的第一牺牲层320和第二沟道区400c 的第二牺牲层420。
去除所述第一沟道区300c的第一牺牲层320和第二沟道区400c的第二牺牲层420，实现所述第一沟道层330和第二沟道层430的悬空设置，也用于为后续形成栅极结构提供空间位置。
本实施例中，通过所述栅极开口，去除所述第一沟道区300c的第一牺牲层 320和第二沟道区400c的第二牺牲层420。
本实施例中，在同一工序中，去除所述第一牺牲层320和第二牺牲层420，简化工艺流程，提高工艺效率。
本实施例中，采用各向同性的刻蚀工艺去除所述第一牺牲层320和第二牺牲层420。
所述各向同性的刻蚀工艺有利于将所述第一牺牲层320和第二牺牲层420 去除干净。
本实施例中，所述各向同性的刻蚀工艺包括Certas刻蚀工艺或SiCoNi刻蚀工艺。
所述Certas刻蚀工艺或SiCoNi刻蚀工艺具有较好的各向同性特性，有利于去除干净所述第一牺牲层320和第二牺牲层420，且所述Certas刻蚀工艺或 SiCoNi刻蚀工艺对于所述第一牺牲层320和第二牺牲层420与所述第一沟道层 330和第二沟道层430具有较好的刻蚀选择比。
本实施例中，所述各向同性的刻蚀工艺为Certas刻蚀工艺，所述Certas刻蚀工艺的刻蚀气体包括HF气体。
在其他实施例中，也可以采用湿法刻蚀工艺去除所述第一牺牲层和第二牺牲层。
本实施例中，由于所述第二牺牲层420中锗的原子百分比大于所述第一牺牲层320中锗的原子百分比，有利于同时去除第二牺牲层420和第一牺牲层 320。
参考图14，去除所述第一沟道区300c的第一牺牲层320和第二沟道区400c 的第二牺牲层420后，在所述第一沟道区300c和第二沟道区400c中，形成栅极结构600，所述栅极结构600包括环绕覆盖所述第一沟道层320和第二沟道层420的栅介质层610，以及位于所述栅介质层610上的栅电极层620。
本实施例中，形成所述栅极结构600的步骤中，所述栅极结构600栅极结构600包括环绕覆盖所述第一沟道层320和第二沟道层420的栅介质层610，从而所述栅极结构600环绕覆盖所述第一沟道层320和第二沟道层420。
所述栅极结构600环绕覆盖所述第一沟道层320和第二沟道层420，因此，所述第一沟道层320和第二沟道层420的顶部、底部和侧壁均能够作为沟道，增大了第一沟道层320和第二沟道层420中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
所述栅极结构600用于控制所述晶体管的沟道的开启和关断。
所述栅介质层620用于隔离栅极结构600与第一沟道层320和第二沟道层 420。
所述栅介质层620的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层620 包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高 k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO 或Al2O3等。
需要说明的是，栅介质层620还可以包括栅氧化层，栅氧化层位于高k栅介质层和第一沟道层320之间、以及高k栅介质层和第二沟道层420之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN 和TiAlC中的一种或多种。
本实施例中，所述栅极结构600为金属栅极结构。
因此，所述栅介质层610包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一器件的第一器件区、以及用于形成第二器件的第二器件区，所述第一器件的沟道宽度小于所述第二器件的沟道宽度；
在所述第一器件区的基底上形成第一沟道结构，所述第一沟道结构包括一个或多个堆叠的第一沟道叠层，所述第一沟道叠层包括第一牺牲层和位于所述第一牺牲层上的第一沟道层，沿所述第一沟道结构的延伸方向上，所述第一沟道结构包括第一沟道区，沿与所述第一沟道结构延伸方向相垂直的方向上，所述第一沟道结构具有第一宽度，且所述第一牺牲层的材料为含锗材料；
在所述第二器件区的基底上形成第二沟道结构，所述第二沟道结构包括一个或多个堆叠的第二沟道叠层，所述第二沟道叠层包括第二牺牲层和位于所述第二牺牲层上的第二沟道层，沿所述第二沟道结构的延伸方向上，所述第二沟道结构包括第二沟道区，沿与所述第二沟道结构延伸方向相垂直的方向上，所述第二沟道结构具有第二宽度，所述第二宽度大于所述第一宽度，其中，所述第二牺牲层的材料为含锗材料，所述第二牺牲层中锗的原子百分比大于所述第一牺牲层中锗的原子百分比；
去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层；
去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层后，在所述第一沟道区和第二沟道区中，形成栅极结构，所述栅极结构包括环绕覆盖所述第一沟道层和第二沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一沟道结构和第二沟道结构的步骤包括：在所述第一器件区或第二器件区的基底上形成第一掩膜层，所述第一掩膜层还覆盖所述第一器件区和第二器件区交界处的部分基底；
在所述第一掩膜层露出的基底上形成第一材料层，其中，当所述第一掩膜层位于所述第二器件区时，所述第一材料层为所述第一沟道结构，当所述第一掩膜层位于所述第一器件区时，所述第一材料层为所述第二沟道结构；
形成覆盖所述第一材料层和第一掩膜层的第二掩膜层；
去除所述第一材料层侧部的部分第二掩膜层，保留位于所述第二器件区和第一器件区交界处、以及覆盖所述第一材料层顶部的剩余所述第二掩膜层；
去除剩余所述第二掩膜层露出的所述第一掩膜层，保留位于所述第二器件区和第一器件区交界处的剩余所述第一掩膜层；
在剩余所述第一掩膜层露出的剩余基底上形成第二材料层，且当所述第一材料层为所述第一沟道结构时，所述第二材料层为所述第二沟道结构，当所述第一材料层为所述第二沟道结构时，所述第二材料层为所述第一沟道结构；
形成所述第一沟道结构和第二沟道结构之后，还包括：去除剩余所述第二掩膜层、以及位于所述第二器件区和第一器件区交界处的剩余所述第一掩膜层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的步骤包括：在所述基底上形成掩膜材料层，所述掩膜材料层覆盖所述第一器件区和第二器件区的基底；
去除部分所述第一器件区的掩膜材料层，保留位于所述第二器件区中的掩膜材料层、以及所述第二器件区和第一器件区交界处的部分掩膜材料层，形成露出所述第一器件区基底的第一掩膜层；或者，去除部分所述第二器件区的掩膜材料层，保留位于所述第一器件区中的掩膜材料层、以及所述第二器件区和第一器件区交界处的部分掩膜材料层，形成露出所述第二器件区基底的第一掩膜层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在同一步骤中，去除剩余所述第二掩膜层、以及位于所述第二器件区和第一器件区交界处的剩余所述第一掩膜层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延生长工艺形成所述第一沟道结构；采用外延生长工艺形成所述第二沟道结构。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在同一工序中，去除所述第一牺牲层和第二牺牲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺去除所述第一牺牲层和第二牺牲层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述各向同性的刻蚀工艺包括Certas刻蚀工艺或SiCoNi刻蚀工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二牺牲层和所述第一牺牲层的厚度相同。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括锗化硅；所述第二牺牲层的材料包括锗化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟道层的材料包括硅、锗或Ⅲ-Ⅴ族半导体材料；所述第二沟道层的材料包括硅、锗或Ⅲ-Ⅴ族半导体材料。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一沟道结构和第二沟道结构之后，去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层之前，还包括：在所述基底上形成横跨所述第一沟道结构和第二沟道结构的伪栅结构，所述伪栅结构覆盖所述第一沟道区的第一沟道结构的顶部和侧壁、以及第二沟道区的第二沟道结构的顶部和侧壁；
形成所述伪栅结构之后，在所述伪栅结构侧部的基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；
去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述第一沟道区的第一沟道结构和第二沟道区的第二沟道结构；
通过所述栅极开口，去除所述第一沟道区的第一牺牲层和第二沟道区的第二牺牲层。
13.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的步骤中，所述第一掩膜层的材料包括介电材料，所述介电材料包括氧化硅和氮化硅中的一种或两种。
14.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第二掩膜层的步骤中，所述第二掩膜层的材料包括介电材料，所述介电材料包括氧化硅和氮化硅中的一种或两种。
15.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料相同。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅介质层的步骤中，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅电极层的步骤中，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
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