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CN103441140A - 肖特基势垒二极管 - Google Patents

肖特基势垒二极管 Download PDF

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CN103441140A
CN103441140A CN201310306272XA CN201310306272A CN103441140A CN 103441140 A CN103441140 A CN 103441140A CN 201310306272X A CN201310306272X A CN 201310306272XA CN 201310306272 A CN201310306272 A CN 201310306272A CN 103441140 A CN103441140 A CN 103441140A
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schottky
gan layer
electrode
barrier diode
schottky barrier
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堀井拓
宫崎富仁
木山诚
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Abstract

本发明涉及肖特基势垒二极管。所述肖特基势垒二极管包括：GaN层（3）和肖特基电极（4），所述肖特基电极（4）形成在所述GaN层（3）上，其中，使与所述肖特基电极（4）相接触的所述GaN层（3）的区域（3c）的位错密度为1×108cm-2或更小以减小反向泄漏电流，通过使所述肖特基电极（4）中与所述GaN层（3）相接触的部分由Ni或Ni合金构成来增加势垒高度。由于在肖特基势垒二极管反向偏置时，由位错导致的反向泄漏电流小，所以由于肖特基电极的势垒高度增加而可以增强肖特基势垒二极管的耐受电压。

Description

肖特基势垒二极管
本申请是申请日为2009年7月23日、申请人为“住友电气工业株式会社”、申请号为“200980131020.x”、发明名称为“肖特基势垒二极管和制造肖特基势垒二极管的方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种肖特基势垒二极管和制造肖特基势垒二极管的方法。例如，本发明涉及一种具有增强耐受电压的肖特基势垒二极管和制造这种肖特基势垒二极管的方法。
背景技术
氮化镓（GaN）具有各种优良的性质，诸如是硅（Si）带隙大约三倍大的带隙、是硅（Si）的击穿电场强度大约十倍大的击穿电场强度、以及比硅（Si）的饱和电子速度更高的饱和电子速度。至于GaN，实现了在常规Si功率器件中难以实现的高耐受电压和低损耗，也就是说，可以期望低导通电阻，并且由此，期望将GaN应用到功率器件（功率半导体元件），诸如肖特基势垒二极管（SBD）。
作为这种肖特基势垒二极管，公开了一种包括蓝宝石衬底、形成在该蓝宝石衬底上的缓冲层、形成在该缓冲层上的未掺杂GaN层、形成在该未掺杂GaN层上的n型GaN层以及由镍（Ni）或镍硅化物（NiSi）制成的且形成在该n型GaN层上的肖特基电极的肖特基势垒二极管（例如，非专利文献1）。该非专利文献1公开了，热处理肖特基电极的结果使势垒高度变高。
现有技术文献
专利文献
非专利文献1：Q.Z.Liu,L.S.Yu,et al.,"Ni and Ni silicide Schottkycontacts on n-GaN",JOURNAL OF APPLIED PHYSICS VOLUME84,NUMBER2,15JULY1998,pp.881-886
发明内容
本发明要解决的问题
然而，在前述中的非专利文献1中，n型GaN层形成在蓝宝石衬底上。由于蓝宝石具有与GaN不同的晶格常数和位错密度，所以形成在蓝宝石衬底上的GaN层通常具有差的结晶度。另外，前述的非专利文献1没有公开用于增强n型GaN层结晶度的技术。因此，由于在前述非专利文献1中公开的n型GaN层具有差的结晶度，所以存在不能有效率地增强肖特基势垒二极管的耐受电压的问题。
已根据上述问题制作了本发明，并且本发明的目的是提供一种可以增强其耐受电压的肖特基势垒二极管，以及制造这种肖特基势垒二极管的方法。
解决问题的方式
本发明的发明人发现，他们认真研究的结果是，不能增强前述非专利文献1中的肖特基势垒二极管的耐受电压的原因是由于与肖特基电极接触的GaN层的高位错密度。换句话说，当GaN层具有高位错密度时，即使肖特基电极的势垒高度增加，反向泄漏电流也会增加。本发明的发明人还发现，他们认真研究的结果是，由与肖特基电极接触的GaN层的位错密度造成的反向泄漏电流的增加对肖特基势垒二极管的耐受电压有很大的影响。结果，即使如前述非专利文献1一样增加了肖特基电极的势垒高度，由于该反向泄漏电流，也不能有效率地增强肖特基势垒二极管的耐受电压。
由此，本发明的一方面的肖特基势垒二极管包括GaN衬底、形成在该GaN衬底上的GaN层和形成在该GaN层上的肖特基电极。该肖特基电极包括由Ni或Ni合金制成的且形成在第一层与GaN层接触位置上的第一层。
另外，根据本发明的一方面中的制造肖特基势垒二极管的方法，该方法包括以下步骤。首先，准备GaN衬底。在GaN衬底上形成GaN层。形成肖特基电极，该肖特基电极包括由Ni或Ni合金制成的且与GaN层接触的第一层。形成肖特基电极的步骤包括形成金属层以用作肖特基电极的步骤以及热处理金属层以使金属层形成到包括第一层的肖特基电极中的步骤。
根据本发明的一方面中的肖特基势垒二极管和制造肖特基势垒二极管的方法，在GaN衬底上形成GaN层。由于基底衬底和生长层具有相同的成分，所以可以减小GaN层的位错密度。因此，在肖特基势垒二极管反向偏置时可以减少反向泄漏电流。
另外，本发明的发明人发现，作为热处理的结果，可以有效增加势垒高度的肖特基电极是由Ni或Ni合金制成的。因此，通过在肖特基电极与GaN层接触的位置形成Ni或Ni合金，可以有效率地增加肖特基电极的势垒高度。
因此，由于在肖特基势垒二极管反向偏置时由位错引起的反向泄漏电流被反向偏置，所以由于肖特基电极的势垒高度的增加可以增强肖特基势垒二极管的耐受电压。
优选地，在如上所述的一个方面的肖特基势垒二极管中，与肖特基电极接触的GaN层的区域具有1×108cm-2或更小的位错密度。
另外，优选地，在如上所述的一个方面中的制造肖特基势垒二极管的方法中，在准备GaN衬底的步骤中，准备具有位错密度为1×108cm-2或更小的GaN衬底。
本发明的发明人发现，他们认真研究的结果是，通过减小与肖特基电极接触的区域的位错密度，可以减小反向泄漏电流。本发明的发明人还发现，他们认真研究的结果是，当与肖特基电极接触的区域具有1×108cm-2或更小的位错密度时，更有效率地产生减小反向泄漏电流的这种效果。因此，可以进一步增强肖特基势垒二极管的耐受电压。
注意，用作基底衬底的GaN衬底的位错密度传给GaN层。因此，通过将GaN衬底的位错密度设置为1×108cm-2或更小，可以将形成在GaN衬底上的GaN层的位错密度设置为1×108cm-2或更小。
本发明的另一方面的肖特基势垒二极管包括GaN层和形成在GaN层上的肖特基电极。与肖特基电极接触的GaN层的区域具有1×108cm-2或更小的位错密度。肖特基电极包括由Ni或Ni合金制成的且形成在第一层与GaN层接触位置的第一层。
本发明的另一方面中的制造肖特基势垒二极管的方法包括以下步骤。首先，准备GaN层。形成肖特基电极，该肖特基电极包括由Ni或Ni合金制成的且与GaN层接触的第一层。准备GaN层的步骤包括准备与肖特基电极接触的区域具有位错密度为1×108cm-2或更小的GaN层的步骤。形成肖特基电极的步骤包括形成金属层以用作肖特基电极的步骤以及热处理金属层以使金属层形成到包括第一层的肖特基电极中的步骤。
如上所述，本发明的发明人发现，当与肖特基电极接触的区域具有1×108cm-2或更小的位错密度时，可以显著地减小反向泄漏电流。另外，作为使用热处理的结果，可以实现势垒高度增加的Ni或Ni合金用作肖特基电极。因此，由于在肖特基势垒二极管反向偏置时由位错引起的反向泄漏电流小，所以由于肖特基电极的势垒高度的增加而可以增强肖特基势垒二极管的耐受电压。
优选地，在如上所述的另一方面的肖特基势垒二极管中，肖特基势垒二极管进一步包括GaN衬底，其与GaN层的、与肖特基电极接触的表面相对的表面接触。
优选地，在如上所述的另一方面的制造肖特基势垒二极管的方法中，该方法进一步包括准备GaN衬底的步骤。在准备GaN层的步骤中，在GaN衬底上外延生长GaN层。
由于基底衬底和生长层具有相同的成分，所以可以减小GaN层的位错密度。因此，在肖特基势垒二极管反向偏置时可以进一步减小反向泄漏电流。因此，可以进一步增强肖特基势垒二极管的耐受电压。
优选地，在如上所述的一个和另一方面中的肖特基势垒二极管中，肖特基电极进一步包括包括Au且形成在第一层上的第二层。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，形成肖特基电极的步骤进一步包括在第一层上形成包括Au的第二层的步骤。
由于Au具有低电阻，所以Au适合用于与布线进行连接等。因此，Au可以适当地用在包括肖特基势垒二极管的器件中。
优选地，在如上所述的一个和另一方面中的肖特基势垒二极管中，肖特基势垒二极管进一步包括绝缘层，其形成在GaN层上且具有其中形成了肖特基电极的开口；以及场板电极，其形成为连接到肖特基电极并且与绝缘层重叠。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，该方法进一步包括在GaN层上形成具有开口的绝缘层的步骤，以及形成场板（FP）电极以连接到肖特基电极且与绝缘层重叠的步骤。在形成金属层的步骤中，在绝缘层的开口中形成金属层以与GaN层接触。
在如上所述具有场板结构的肖特基势垒二极管中，本发明的GaN层具有低位错密度，并且由此，可以降低反向泄漏电流。在该条件下，场板结构缓和了电场。结果，可以进一步降低反向泄漏电流且可以增加反向耐受电压。
这里的场板结构指的是由绝缘层和形成在该绝缘层上的场板电极构造的结构。该场板电极电连接到肖特基电极，并且肖特基电极和场板电极具有相同的电位。在操作期间，场板结构缓和了肖特基电极的端部处的、导致器件损坏的电场集中，并使得肖特基势垒二极管具有高耐受电压和高输出。例如，该绝缘层可以由SiNx制成。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，在热处理金属层的步骤中，在300℃或更大且600℃或更小的温度下热处理金属层。另外，更优选地，在热处理金属层的步骤中，在400℃或更大且550℃或更小的温度下热处理金属层。
通过在300℃或更大且600℃或更小范围内的温度下热处理金属层，可以有效率地增加肖特基电极的势垒高度。通过在400℃或更大且550℃或更小范围内的温度下热处理金属层，可以更有效率地增加肖特基势垒高度。因此，可以进一步增强肖特基势垒二极管的耐受电压。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，形成金属层的步骤和热处理金属层的步骤是并行执行的。
结果，可以利用形成金属层时施加的热来热处理金属层。因此，可以减少形成肖特基电极需要的能量。另外，可以利用简化的步骤制造肖特基势垒二极管。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，在热处理金属层的步骤中，在200℃或更大且600℃或更小的温度下热处理金属层。
在并行执行形成金属层的步骤和热处理金属层的步骤时，可以利用在形成金属层时施加的热，并且由此，即使在低温下也能够增加肖特基势垒高度。换句话说，通过在200℃或更大且600℃或更小的温度范围下热处理金属层，可以有效增加肖特基势垒高度。因此，可以进一步增强肖特基势垒二极管的耐受电压。
优选地，在如上所述的一个和另一个方面中的制造肖特基势垒二极管的方法中，在热处理金属层的步骤中，在包括氮的气氛中热处理金属层。
结果，可以抑制热施加到GaN层时N（氮）从GaN层掉落。因此，即使执行热处理时，也可以抑制由N从GaN层掉落引起的诸如位错的缺陷的产生。从而，可以抑制反向泄漏电流增加。
优选地，在如上所述的一个和另一方面中的制造肖特基势垒二极管的方法中，在形成金属层的步骤之前，该方法进一步包括热处理GaN层的步骤和利用等离子体CVD（化学气相沉积）方法在GaN层上形成绝缘层的步骤中的至少一个。
本发明的发明人发现，他们认真研究的结果是，在形成金属层之前，通过热处理GaN层以及通过利用等离子体CVD方法在GaN层上形成绝缘层，可以增强将在随后形成的金属层的势垒高度。因此，可以进一步增强肖特基势垒二极管的耐受电压。
发明效果
根据本发明中的肖特基势垒二极管和用于制造肖特基势垒二极管的方法，由于在肖特基势垒二极管反向偏置时，由位错导致的反向泄漏电流小，所以由于肖特基电极的势垒高度增加而可以增强肖特基势垒二极管的耐受电压。
附图说明
图1是示意性示出本发明第一实施例中的肖特基势垒二极管的横截面图。
图2是示意性示出本发明第一实施例中的肖特基势垒二极管的透视图。
图3是示意性示出本发明第一实施例中的另一肖特基势垒二极管的横截面图。
图4是按步骤次序示出本发明第一实施例中的制造肖特基势垒二极管的方法的流程图。
图5是示意性示出本发明第二实施例中的肖特基势垒二极管的横截面图。
图6是示意性示出本发明第二实施例中的肖特基势垒二极管的透视图。
图7是按步骤次序示出本发明第二实施例中的制造肖特基势垒二极管的方法的流程图。
图8是示意性示出本发明第三实施例中的肖特基势垒二极管的横截面图。
图9是按步骤次序示出本发明第三实施例中的制造肖特基势垒二极管的方法的流程图。
图10是示意性示出比较例2中的肖特基势垒二极管的横截面图。
图11示出实例2中热处理温度和势垒高度之间的关系。
图12示出实例1中的反向电压和电流密度之间的关系。
具体实施方式
在下文中基于附图将描述本发明的实施例。在下面的图中，相同或相应的部件用相同的附图标记表示，并且将不再重复它们的描述。
（第一实施例）
图1是示意性示出本实施例中的肖特基势垒二极管的横截面图。图2是示意性示出本实施例中的肖特基势垒二极管的透视图。注意，图1是沿着图2中的线Ⅰ-Ⅰ截取的横截面图。如图1和2所示，肖特基势垒二极管（SBD）1包括GaN衬底2、形成在GaN衬底2的前表面2a上的GaN层3、形成在该GaN层3上的肖特基电极4以及形成在GaN衬底2的背表面2b上的欧姆电极6。
GaN衬底2具有前表面2a和背表面2b。优选的是，GaN衬底2具有较低的位错密度。例如，GaN衬底2具有优选1×108cm-2或更小、更优选1×107cm-2或更小、以及甚至更优选1×106cm-2或更小的位错密度。也可以减小形成在GaN衬底2上的GaN层3的位错密度。因此，当GaN衬底2具有1×108cm-2或更小的位错密度时，GaN层3的位错密度可以减小到1×108cm-2或更小。当GaN衬底2具有1×107cm-2或更小的位错密度时，GaN层3的位错密度可以减小到1×107cm-2或更小。当GaN衬底2具有1×106cm-2或更小的位错密度时，GaN层3的位错密度可以减小到1×106cm-2或更小。
注意，在本情况下，GaN衬底2的位错密度的下限值是，例如，大约1×103cm-2。
在本实施例中，例如，可以利用计算由蚀刻产生的溶解KOH（氢氧化钾）中凹陷的数目并用凹陷的数目除以单位面积的方法来测量位错密度。
GaN衬底2，例如是自立式衬底，并且具有例如100μm或更大的厚度。另外，GaN衬底2具有例如大约1×1016cm-3的载流子浓度。
优选地，与肖特基电极4接触的GaN层3的区域3c具有较低的位错密度。例如，区域3c具有优选1×108cm-2或更小、更优选1×107cm-2或更小、以及甚至更优选1×106cm-2或更小的位错密度。当该区域3c具有1×108cm-2或更小的位错密度时，可以减小当肖特基势垒二极管1反向偏置时的反向泄漏电流。当区域3c具有1×107cm-2或更小的位错密度时，可以进一步减小该反向泄漏电流。当区域3c具有1×106cm-2或更小的位错密度时，可以更进一步减小该反向泄漏电流。
注意，在本情况下，GaN层3的位错密度的下限值，例如，为大约1×103cm-2。
GaN层3具有例如大约5μm的厚度。虽然GaN层3的导电类型没有具体限制，但是在容易形成方面来说，GaN层3的导电类型优选为n型。
肖特基电极4包括由Ni或Ni合金制成的第一层（例如，图1中的整个肖特基电极4，图3中的第一层4a），且形成在第一层与GaN层3接触的位置处。该肖特基电极4与GaN层3一起形成肖特基结。优选的是，肖特基电极4的第一层具有较高的势垒高度。肖特基电极4的第一层具有例如0.83eV或更大且1.20eV或更小的势垒高度。在容易实现方面，肖特基电极4的第一层具有0.83eV或更大且0.98eV或更小的势垒高度。
图3是示意性示出本实施例中另一个肖特基势垒二极管的横截面图。如图3所示，肖特基电极4可以包括第一层4a以及形成在第一层4a上的第二层4b，第一层4a形成在第一层4a与GaN层3接触的位置处。在这种情况下，第一层4a由Ni或Ni合金制成，并且第二层4b由任何金属制成。第二层4b优选由Au制成。注意，肖特基电极4可以包括由形成在第二层4b上的一个或多个附加层。
肖特基电极4具有圆形形状，其平面具有例如大约220μm的直径。在肖特基电极4中，第一层4a具有例如25nm到50nm的厚度，以及第二层4b具有例如大约300nm的厚度。
形成欧姆电极6，以覆盖GaN衬底2的整个背表面2b。该欧姆电极6例如由Ti（钛）、Al（铝）、Au等中的任何一种，或这些材料的两种或多种制成。欧姆电极6具有例如大约100nm至340nm的厚度。
另外，肖特基势垒二极管1具有垂直结构，其中电流从肖特基电极4和欧姆电极6中的一个流动到另一个。通常，对于功率器件而言，垂直结构比水平结构可以流动更大的电流，并且因此，垂直结构更适用于功率器件。由于在肖特基势垒二极管1中GaN衬底2和GaN层3是导电的，所以欧姆电极6形成在背表面侧上的垂直结构是可以的。
虽然在本实施例中欧姆电极6形成为GaN衬底2的背表面2b侧上的电极，但是该电极并没有具体限制于此。可以形成肖特基电极等。
下面将参考图4来描述制造本实施例中肖特基势垒二极管的方法。注意，图4是按步骤次序示出制造本实施例中肖特基势垒二极管的方法的流程图。
参考图4，首先执行衬底准备步骤（S10）。在该衬底准备步骤（S10）中，准备GaN衬底2。利用任何制造方法形成的衬底都可以用作该GaN衬底2。例如，准备具有（0001）面作为主表面且利用HVPE（氢化物气相外延）方法制备的GaN衬底2。优选的是，该GaN衬底2具有较低的位错密度。例如，GaN衬底2具有优选1×108cm-2或更小、更优选1×107cm-2或更小、以及甚至更优选1×106cm-2或更小的位错密度。
接下来，执行GaN层形成步骤（S20）。在该GaN层形成步骤（S20）中，在GaN衬底2上形成GaN层3。
具体地，利用OMVPE（有机金属气相外延）方法在GaN衬底2上生长GaN层3。优选的是，以这种方式生长的GaN层3具有较低的位错密度。例如，GaN层3具有优选1×108cm-2或更小、更优选1×107cm-2或更小、以及甚至更优选1×106cm-2或更小的位错密度。
接下来，执行欧姆电极形成步骤（S30）。在欧姆电极形成步骤（S30）中，在GaN衬底2的背表面2b上形成欧姆电极6。
具体地，例如，执行如下步骤。首先，有机清洗并用盐酸清洗GaN衬底2的背表面2b。其后，例如，利用EB（电子束）沉积法、电阻加热沉积法等，在整个背表面2b上形成诸如Ti、Al和Au的金属材料。其后，执行热处理，例如，在氮气氛下在600℃持续大约两分钟，以使金属材料合金化。结果，形成欧姆电极6。
在该欧姆电极形成步骤（S30）中，结果，热处理GaN层3。注意，在形成金属层的步骤之前的热处理GaN层3的步骤中，热处理温度并不限于上述温度。例如，热处理温度可以设定为400℃或更小且800℃或更大，并且优选600℃或更大且700℃或更小。结果，可以增强将要在后面将要描述的金属层形成步骤（S41）中形成的金属层的势垒高度，并且由此，可以增强肖特基电极4的势垒高度。
接下来，执行肖特基电极形成步骤（S40）。在该肖特基电极形成步骤（S40）中，在GaN层3上和在第一层4a与GaN层3接触的位置处形成包括由Ni或Ni合金制成的第一层4a（见图3）的肖特基电极4。
具体地，例如，执行下面的步骤。通过光刻在GaN层3的前表面3a上形成具有圆形开口（图案）的抗蚀剂。其后，在室温下执行用盐酸清洗的GaN层3的表面处理三分钟。然后，形成金属层以用作肖特基电极4（金属层形成步骤（S41））。在该金属层形成步骤（S41）中，优选的是，形成将要用作肖特基电极4的第一层的由Ni或Ni合金制成的第一金属层，并在该第一金属层上形成由Au制成的第二金属层。这些金属层可以用任何方法形成。例如，可以利用EB法等形成第一金属层，并且可以利用电阻加热沉积法来形成第二金属层。其后，当去除该抗蚀剂时，同时去除（剥离）在抗蚀剂上形成的金属层，并且形成用作肖特基电极4的金属层。例如，该金属层可以被形成为在平面上具有圆形形状。
其后，热处理该金属层（热处理步骤（S42））。通过执行该热处理步骤（S42），金属层变成包括第一层的肖特基电极4。此时，可以增加由Ni或Ni合金制成的第一层4a的势垒高度，并且由此，肖特基电极4的势垒高度也变高。
在该热处理步骤（S42）中，优选在300℃或更大且600℃或更小、以及更优选在400℃或更大且550℃或更小的温度下热处理该金属层。当在300℃或更大且600℃或更小的温度下热处理金属层时，可以增加由Ni或Ni合金制成的第一层4a的势垒高度。当在400℃或更大且550℃或更小的温度下热处理金属层时，可以大大增加第一层4a的势垒高度。另外，作为短时间热处理的结果是，可以增加肖特基电极4的第一层4a的势垒高度。注意，当在金属层形成步骤（S41）中形成第一和第二金属层时，通过在热处理步骤（S42）中的上述温度下执行热处理，可以进一步增加图3中示出的包括第一和第二层4a和4b的肖特基电极4的势垒高度。诸如金的材料可以用于该金属层（第二层4b），如上所述，其可以增加肖特基电极4的势垒高度。
另外，在热处理步骤（S42）中，优选在包括氮的气氛中热处理该金属层。N原子的跃迁容易发生在低能量处。因此，当热施加到GaN层3时，很容易发生N从暴露于该热处理气氛的GaN层3的前表面3a上的区域掉落。然而，当在用于热处理的气氛中包括氮时，就不能很容易发生N从GaN层3掉落，并且从GaN层3接触吸附的N可以被再填充。因此，可以抑制N从GaN层3掉落。由此，即使在执行热处理步骤（S42）时，也可以抑制由N的掉落造成的、在GaN层3中形成的诸如位错的缺陷。从而，可以抑制反向泄漏电流增加。
另外，在热处理步骤（S42）中，优选在正常压力气氛中热处理金属层。注意，可以在增压的气氛中热处理金属层。
另外，在形成肖特基电极4的步骤中，可以并行执行金属层形成步骤（S41）和热处理步骤（S42）。在该情况下，在热处理步骤（S42）中，优选在200℃或更大且600℃或更小的温度下热处理金属层。具体地，例如，在GaN层3的前表面3a上形成金属层，并从GaN衬底2的背表面2b加热。结果，在GaN层3的前表面3a上形成的金属层可以从GaN衬底2的背表面2b被热处理。从GaN衬底2的背表面2b加热金属层的方法没有具体限制，并且例如包括：用激光光等加热金属层的方法；通过加热部件加热金属层的方法，诸如附着到放置GaN衬底2的背表面2b的基座的热电偶等。
注意，金属层形成步骤（S41）和热处理步骤（S42）中的至少一部分仅可以同时执行。
通过执行上述步骤（S10至S40），可以制造图1至3示出的肖特基势垒二极管1。由于用这种制造肖特基势垒二极管1的方法在GaN衬底2上形成GaN层3，所以可以减小GaN层3的位错密度。因此，当反向电压施加到肖特基势垒二极管1上时，可以抑制反向泄漏电流的产生。另外，在肖特基电极形成步骤（S40）中，形成由Ni或Ni合金制成的第一层，与GaN层3接触。因此，可以增加肖特基电极的势垒高度。从而，可以抑制由位错造成的泄漏电流，并且由于增加了肖特基电极的势垒高度而可以有效地增强肖特基势垒二极管1的耐受电压。
（第二实施例）
图5是示意性示出本实施例中肖特基势垒二极管的横截面图。图6是示意性示出本实施例中肖特基势垒二极管的局部剖面图。注意，图5是沿着图6中的线V-V截取的横截面图。如图5和6所示，本实施例中的肖特基势垒二极管11的不同之处在于：肖特基势垒二极管11进一步包括场板（FP）电极16和绝缘层17。
具体地，绝缘层17形成在GaN层3的前表面3a上，并且具有其中形成了肖特基电极4的开口。绝缘层17例如是通过硅氮化物膜（SiNx）等来构造。
场板电极16形成为连接到位于该绝缘层17的开口中的肖特基电极4并且与该绝缘膜17重叠。例如，场板电极16具有环形形状，在平面上具有大约220μm的直径。
场板电极16和肖特基电极4构造电极15。换句话说，电极15包括肖特基电极4和场板电极16，所述肖特基电极4是与GaN层3的在绝缘层17的开口中的前表面3a接触的部分，场板电极16是与绝缘层17重叠的部分。
场板电极16和绝缘层17形成场板结构。该场板结构缓和了电场集中，并且由此，可以进一步增强肖特基势垒二极管11的耐受电压。在下文将描述场板结构。
绝缘层17优选具有10nm或更大且5μm或更小的厚度。当绝缘层17具有10nm或更大的厚度时，可以抑制绝缘层17的耐用性的降低，并且在没有绝缘层17的前述破坏的前提下可以提供场板结构的效果。另一方面，当绝缘层17具有5μm或更小的厚度时，获得由场板结构造成的电场缓和。
期望场板长度L为1μm或更大且1mm或更小。当场板长度L为1μm或更大时，容易制备场板结构并且稳定地获得场板结构的效果。另一方面，当场板长度L为1mm或更小时，获得由场板结构造成的电场缓和。
场板长度L在这里指的是与绝缘层17重叠的场板电极16的长度。在本实施例中，场板长度L指的是在包括在平面具有圆形形状的肖特基势垒二极管11的电极15的中心的横截面中场板电极16与绝缘层17重叠的长度。换句话说，当绝缘层17的开口在平面中具有圆形形状并且作为电极15的一部分的肖特基电极4在平面中具有圆形形状时，场板长度L指的是在电极15的径向方向上场板电极16与绝缘层17重叠的长度。换句话说，场板长度L指的是将平面中的肖特基电极4的形状的重心和该形状外围上的一个具体点相连接的直线方向上的场板电极16与绝缘层17重叠的长度。
此外，如图5所示，绝缘层17具有面向开口的端面17a，所述开口是电极15的与GaN层3接触的部分。端面17a相对于GaN层3的前表面3a倾斜，以形成角θ。作为与绝缘层17重叠的电极15的一部分的场板电极16与绝缘层17重叠以粘附到端面17a。
由于端面17a相对于前表面3a倾斜，所以可以增加由场板结构造成的电场缓和的效果。结果，可以进一步增强肖特基势垒二极管11的耐受电压。通过湿法蚀刻、干法蚀刻等，可以形成绝缘层17的这种倾斜端面17a。形成端面17a，使得角θ在例如0.1°或更大且60°或更小的范围内。当倾斜角为0.1°或更大时，很容易获得角度的可再现性。另一方面，当角度为60°或更小时，电场缓和的效果变强。
下面将参考图7来描述本实施例中肖特基势垒二极管的制造方法。注意，图7是按步骤次序示出制造本实施例中肖特基势垒二极管的方法的流程图。制造本实施例中肖特基势垒二极管的方法具有与第一实施例的构造基本相同的构造。然而，本实施例中制造肖特基势垒二极管的方法的不同在于：制造本实施例中肖特基势垒二极管的方法进一步包括绝缘层形成步骤（S50）、绝缘层蚀刻步骤（S60）和场板电极形成步骤（S70）。
具体地，如图7所示，与第一实施例一样，首先执行衬底准备步骤（S10）和GaN层形成步骤（S20）。
接下来，执行绝缘层形成步骤（S50）。在该绝缘层形成步骤（S50）中，在GaN层3上形成具有开口的绝缘层17。
具体地，例如，利用等离子体CVD（化学气相沉积）在GaN层3上形成由SiNx制成的绝缘层17。虽然用于形成绝缘层17的方法没有具体限制，但是优选使用等离子体CVD方法形成。在这种情况下，在形成金属层的步骤之前，利用等离子体CVD方法在GaN层3上形成绝缘层17。注意，在利用等离子体CVD方法形成绝缘层17的步骤中，例如，在300℃或更大且400℃或更小的温度下形成绝缘层17。换句话说，在300℃或更大且400℃或更小的温度下热处理GaN层3。在这种情况下，可以增强绝缘层17的膜质量，并且可以增强将在下面要描述的金属层形成步骤（S41）中形成的金属层的势垒高度。因此，可以增强肖特基电极4的势垒高度。
绝缘层17具有例如大约1μm的膜厚度。例如，使用NH3、SiH4（甲硅烷）、NH3（氨气）、H2（氢气）、N2等作为形成SiNx的材料气体。注意，在没有使用NH3的情况下由SiH4和N2来形成SiNx时，可以降低绝缘层17中氢的浓度。因此，优选使用SiH4和N2。
接下来，如第一实施例一样，执行欧姆电极形成步骤（S30）。
接下来，执行绝缘层蚀刻步骤（S60）。在该绝缘层蚀刻步骤（S60）中，通过蚀刻去除将要形成肖特基电极4的绝缘层17的区域以及将要形成场板电极16的绝缘层17的区域。
具体地，通过光刻在绝缘层17上形成具有开口的抗蚀剂。其后，用BHF（缓冲氟化氢）对在抗蚀剂的开口处暴露的绝缘层17执行湿法蚀刻。其后，通过在包括氧和氮的气氛中执行有机清洗和灰化处理来去除抗蚀剂。绝缘层17被蚀刻以使得在绝缘层17中形成开口。在这一点上，在该开口处暴露GaN层3。可以形成该开口，使得其侧表面具有例如200μm的直径最大值的截顶锥的锥形表面的形状。
接下来，执行包括金属层形成步骤（S41）和热处理步骤（S42）的肖特基电极形成步骤（S40）。注意，在金属层形成步骤（S41）中，在绝缘层形成步骤（S60）中形成的绝缘层17的开口中形成金属层，以与GaN层3接触。
接下来，执行场板电极形成步骤（S70）。在该场板电极形成步骤（S70）中，形成场板电极16，以连接到肖特基电极4并与绝缘层重叠。
具体地，例如，通过下面的步骤执行场板电极形成步骤（S70）。在除了邻近绝缘层17的开口的区域之外的区域上以及在肖特基电极14上，形成具有开口的抗蚀剂。接下来，形成用作场板电极16的电极材料，以连接到肖特基电极4并与绝缘层7重叠。其后，当去除抗蚀剂时，同时去除在抗蚀剂上形成的电极材料，以及可以形成场板电极16。
场板电极16可以由与肖特基电极4的材料相同的材料形成。可替选地，场板电极16可以由与肖特基电极4的材料不同的材料形成，诸如对绝缘层17具有良好粘附性的材料。
通过执行上述步骤（S10至S70），可以制造图5和6中示出的肖特基势垒二极管11。
虽然在上述制造方法中已描述了在肖特基电极4形成之后形成场板电极16的实例，但是也可以同时形成肖特基电极4和场板电极16。
在这种情况下，例如，执行下面的步骤。形成具有开口的抗蚀剂，并且通过利用气相沉积方法，在该开口中形成用作肖特基电极4的金属层以及用作场板电极的电极材料。其后，当去除抗蚀剂时，同时去除（剥离）抗蚀剂上的金属层和电极材料。
结果，形成包括肖特基电极4和场板电极16的电极15，所述肖特基电极4是与绝缘层17的开口中的GaN层3的前表面3a接触的部分，所述场板电极16是连接肖特基电极4并与绝缘层17重叠的部分。换句话说，由于场板电极16的直径大于形成在绝缘层17中的开口的直径，所以电极15的一部分与绝缘层17重叠并形成场板电极16。
如上所述，在本实施例中，肖特基势垒二极管11及其制造方法进一步包括绝缘层17和场板电极16，所述绝缘层17形成在GaN层3上且具有形成有肖特基电极4的开口，所述场板电极16被形成为连接到肖特基电极4并与绝缘层17重叠。由于GaN层3形成在GaN衬底2上，所以准备具有低位错密度的GaN衬底2允许形成具有低位错密度的GaN层3。因此，可以减小反向泄漏电流。在具有场板结构的肖特基势垒二极管11中，在反向泄漏电流降低的条件下，以及在使用热处理的由能够实现高势垒高度的Ni或Ni合金制成的肖特基电极的条件下，场板结构显著缓和了电场。结果，进一步降低了反向泄漏电流并且能够增加耐受电压。当与肖特基电极4接触的GaN层3的区域具有1×108cm-2或更少的位错密度时，这种效果是显著的。
另外，在本实施例中，制造肖特基势垒二极管11的方法包括，在金属层形成步骤（S41）之前，热处理GaN层3的步骤（在本实施例中，欧姆电极形成步骤（S41））以及利用等离子体CVD方法在GaN层3上形成绝缘层17的步骤中的至少一个。本发明的发明人发现，他们认真研究的结果是，在形成用作肖特基电极4的金属层之前，通过热处理GaN层3以及通过利用等离子体CVD方法在GaN层3上形成绝缘层17，可以增强将在随后形成的金属层的势垒高度。因此，可以进一步增强肖特基势垒二极管11的耐受电压。其原因将在下文中描述。
当在金属层形成步骤（S41）之前热处理（例如，600℃或更少）GaN层3时，由于热处理，GaN层3的表面状态会改变。这被认为是在金属层形成步骤（S41）之后的热处理中导致肖特基界面的状态变化的原因，这会导致势垒高度增加。这被认为是在金属层形成步骤（S41）之后的热处理中导致肖特基界面的状态变化的原因，这会导致势垒高度增加。
当通过利用等离子体CVD方法在GaN层3上形成绝缘层17时，GaN层3的前表面3a由于形成等离子体CVD膜而暴露于等离子体，以及改变GaN层3的表面状态。这被认为是在金属层形成步骤（S41）之后的热处理中导致肖特基界面的状态变化的原因，这会导致势垒高度增加。
此外，在热处理中，当在GaN层3上形成绝缘层17时，不容易产生N从GaN层3的前表面3a掉落等。这被认为是在金属层形成步骤（S41）之后的热处理中导致肖特基界面的状态变化的原因，这会导致势垒高度增加。
从而，在金属层形成步骤（S41）之前，通过包括热处理GaN层3的步骤以及利用等离子体CVD方法在GaN层3上形成绝缘层17的步骤中的至少一个，可以显著增加金属层的势垒高度，且可以显著增强肖特基电极4的势垒高度。另外，通过包括热处理GaN层3的步骤以及通过利用等离子体CVD方法在GaN层3上形成绝缘层17的步骤，可以更显著地增强肖特基电极4的势垒高度。因此，优选包括两个步骤。
（第三实施例）
图8是示意性示出本实施例中肖特基势垒二极管的横截面图。参考图8，本实施例中的肖特基势垒二极管21具有与第二实施例中的肖特基势垒二极管11的构造基本相似的构造。本实施例中的肖特基势垒二极管21的不同在于：肖特基势垒二极管21不包括GaN衬底。
具体地，肖特基势垒二极管21包括支撑衬底23、GaN基底22、GaN层3、电极15、绝缘层17和欧姆电极6。与肖特基电极4接触的GaN层3的区域3c具有1×108cm-2或更小、优选1×107cm-2或更小、以及更优选1×106cm-2或更小的位错密度。
支撑衬底23是导电衬底。GaN基底22形成在该支撑衬底23上。GaN层3形成在该GaN基底22上。注意，支撑衬底23与GaN基底22欧姆接触。另外，当支撑衬底23由金属制成时，不需要提供欧姆电极6。其余的构造与第二实施例的构造相同，并且因此，将不再重复它们的描述。
下面将参考图9来描述本实施例中的肖特基势垒二极管的制造方法。注意，图9是按步骤次序示出制造本实施例中肖特基势垒二极管的方法的流程图。制造本实施例中肖特基势垒二极管的方法包括与第二实施例的构造基本相同的构造。然而，制造本实施例中肖特基势垒二极管的方法的不同在于：用于制造本实施例中肖特基势垒二极管的方法包括代替衬底准备步骤（S10）的层压衬底准备步骤（S80）。
具体地，像第二实施例中的衬底准备步骤（S10）一样，准备GaN衬底2（衬底准备步骤（S81））。接下来，在离子注入步骤（S82）中，杂质是从GaN衬底2的前表面2a或背表面2b注入的离子。结果，与GaN衬底2的前表面2a或背表面2b相邻地形成包括大量杂质的层。接下来，在支撑衬底形成步骤（S83）中，离子注入表面和支撑衬底23层压在一起。接下来，在热处理步骤（S84）中，层压的GaN衬底2和支撑衬底23被热处理。结果，利用包括大量杂质的GaN衬底2的区域作为分界，划分层压的GaN衬底2和支撑衬底23。结果，可以创建包括支撑衬底23和GaN基底22的层压衬底（层压衬底准备步骤（S80）），所述GaN基底22比GaN衬底2更薄且形成在支撑衬底23上。在这种情况下，仅使用一部分昂贵的GaN衬底2，以及其余部分是可再使用，这允许降低制造成本。
接下来，在GaN层形成步骤（S20）中，在GaN基底22上形成GaN层3。与将在后面描述的肖特基电极接触的GaN层3的区域具有1×108cm-2或更小的位错密度。
接下来，与第二实施例一样，执行绝缘层形成步骤（S50）、欧姆电极形成步骤（S30）、绝缘层蚀刻步骤（S60）、肖特基电极形成步骤（S40）以及场板电极形成步骤（S70）。
通过执行上述步骤（S30至S70），可以制造图8中示出的肖特基势垒二极管21。
虽然在本实施例中利用GaN衬底2形成GaN基底22，并进一步，利用GaN基底22形成GaN层3，但是本实施例中的制造肖特基势垒二极管的方法并没有具体限制于此。
另外，虽然在本实施例中已经以实例的方式描述了具有场板结构的肖特基势垒二极管21，但是本发明的肖特基势垒二极管不是必须具有场板结构。
如上所述，在本实施例中的肖特基势垒二极管21及其制造方法中，与肖特基电极4接触的GaN层3的区域3c具有1×108cm-2或更小的位错密度。本发明的发明人发现，具有肖特基结的GaN层3的区域3c位错密度越低，就越可以减小反向泄漏电流，并且使反向泄漏电流有效降低的区域3c的位错密度是1×108cm-2或更小。因此，可以减小反向泄漏电流。另外，本发明的发明人发现，当具有肖特基结的肖特基电极4由Ni或Ni合金制成时，热处理的结果是，可以有效增加势垒高度。因此，可以增强肖特基电极4的势垒高度。从而，由于在肖特基势垒二极管21反向偏置时由位错造成的反向泄漏电流小，所以由于增加了肖特基电极4的势垒高度而可以增强肖特基势垒二极管21的耐受电压。
实例1
在下文将描述本发明的实例。在本实例中，检验包括在GaN衬底上形成的GaN层以及与GaN层接触的肖特基电极由Ni制成的效果如何。
（本发明的实例1）
根据如图5和6所示的第二实施例中的制造肖特基势垒二极管11的方法，制造了本发明的实例1中的肖特基势垒二极管。
具体地，在衬底准备步骤（S10）中，准备了具有（0001）面作为主表面并且通过利用HVPE法制备的n型GaN自立式衬底。该GaN衬底具有1×106cm-2或更小的位错密度、3×1018cm-3的载流子浓度以及400μm的厚度。
接下来，在GaN层形成步骤（S20）中，通过利用OMVPE法，在GaN衬底上外延生长n型GaN层。该GaN层3具有1×106cm-2的位错密度、1×1016cm-3的载流子浓度以及5μm的厚度。
注意，上述的位错密度是通过利用例如用于计数在由蚀刻产生的溶解KOH中的凹陷的数目并由每单位面积除以凹陷数目的方法来测量的。
接下来，在绝缘层形成步骤（S50）中，通过等离子体CVD形成了由SiNx制成的绝缘层17。该绝缘层17具有0.5μm的厚度。
接下来，在欧姆电极形成步骤（S30）中，执行了以下步骤。首先，用有机清洗并用盐酸清洗了GaN衬底2的背表面2b。其后，通过利用EB沉积法和电阻加热沉积法，在GaN衬底2的背表面2b上按顺序堆叠了具有20nm厚度的Ti、具有100nm厚度的Al、具有20nm厚度的Ti以及具有200nm厚度的Au。在形成了该金属层之后，在包括氮的气氛中在600℃热处理该金属层两分钟，并且使该金属层合金化。结果，形成了欧姆电极6。
接下来，在绝缘层蚀刻步骤（S60）中，执行了以下步骤。首先，利用光刻对绝缘层17执行了构图。其后，用BHF对绝缘层17执行了湿法蚀刻。然后，通过有机清洗处理去除了抗蚀剂。结果，蚀刻了绝缘层17并且在绝缘层17中形成了开口。该开口被形成为使得其侧表面具有直径最大值为200μm的截顶锥的锥形表面的形状。
接下来，如下同时执行了肖特基电极形成步骤（S40）以及场板电极形成步骤（S70）。首先，利用光刻在绝缘层17上形成了具有开口的抗蚀剂。其后，用盐酸清洗了GaN层3和绝缘层17的表面。然后，通过利用EB沉积法，在绝缘层17上以及Ni与GaN层3接触的位置（也就是，绝缘层17中的开口）处形成了具有50nm厚度的Ni。然后，通过利用电阻加热沉积法在Ni上形成了具有300nm厚度的Au。然后，去除抗蚀剂，并且形成了具有Ni和Au堆叠在绝缘层17上以及在Ni与GaN层3接触的位置处的金属层（S41）。
其后，在氮气氛中在450℃热处理金属层两分钟（S42）。结果，形成了电极15，其包括具有由Ni制成的第一层4a以及由Au制成的第二层4b的肖特基电极4以及场板电极16，其中所述第一层4a是与绝缘层17的开口中的GaN层3的前表面3a接触的部分，所述场板电极16是连接到肖特基电极4并且与绝缘层17重叠的部分。由于电极15的直径比形成在绝缘层17中的开口的直径更大，所以场板电极16由与绝缘层17重叠的一部分电极15形成。如上所述，制造了图5中所示的本发明的实例1中的肖特基势垒二极管。
（比较例1）
比较例1中制造肖特基势垒二极管的方法不同仅在于，在本发明的实例1中的制造肖特基势垒二极管的方法中没有热处理金属层。
（比较例2）
图10是示意性地示出比较例2中的肖特基势垒二极管的横截面图。如图10所示，比较例2中的肖特基势垒二极管101不同之处在于，代替GaN衬底使用了蓝宝石衬底102。当使用蓝宝石衬底时，不能制备具有垂直结构的肖特基势垒二极管，因为蓝宝石衬底102是绝缘体。因此，如图10所示，制备了具有水平场板结构的肖特基势垒二极管101。
图10所示的制造肖特基势垒二极管101的具体方法如下。
首先，作为衬底准备步骤，制备了蓝宝石衬底102。
接下来，作为GaN层形成步骤，通过利用HVPE法在蓝宝石衬底102上生长了具有载流子密度为1×1016cm-3和厚度为5μm的n型GaN层3。此时，图10所示的GaN层3具有1×109cm-3的位错密度。
接下来，在绝缘层形成步骤中，在GaN层3的前表面3a的区域上而不是外围侧上的区域上形成了将形成场板结构的绝缘层117。用于形成绝缘层117的条件与本发明的实例1中的条件类似。
接下来，在欧姆电极形成步骤中，执行了以下步骤。通过光刻在绝缘层117上形成了具有开口的抗蚀剂。其后，如同本发明的实例1一样，执行了有机清洗以及利用盐酸清洗，并且在GaN层3的前表面3a上形成了与本发明的实例1中的金属层类似的金属层。其后，当去除了抗蚀剂时，执行了同时去除在抗蚀剂上形成的电极材料的剥离。其后，如同本发明的实例1一样，使金属层合金化并形成了欧姆电极106。
接下来，如同本发明的实例1一样执行了绝缘层蚀刻步骤以形成绝缘层117中的开口。
接下来，如同本发明的实例1一样执行了肖特基电极形成步骤以及场板电极形成步骤。结果，形成了电极115，其包括肖特基电极104和场板电极116，所述肖特基电极104是与绝缘层117的开口中的GaN层3的前表面3a接触的部分，所述场板电极116是连接到肖特基电极104并且与绝缘层117重叠的部分。
（比较例3）
比较例3中的制造肖特基势垒二极管的方法不同仅在于，在比较例2中的制造肖特基势垒二极管的方法中没有热处理金属层。
（比较例4）
在比较例4中的用于制造肖特基势垒二极管的方法不同仅在于，在比较例1中的用于制造肖特基势垒二极管的方法中使用了具有位错密度为1×107cm-2的GaN衬底。因此，比较例4中的GaN层具有1×107cm-2的位错密度。
（测量方法）
对本发明的实例1和比较例1至4中的每个中的肖特基势垒二极管测量了施加反偏压时的耐受电压。通过采用高耐受电压探针对浸入在氟基非活性液体中的肖特基势垒二极管测量电流和电压的方法，测量了反向耐受电压。将本发明的实例1和比较例1至4中的每个中的肖特基势垒二极管的耐受电压设定为具有电流密度为1mA/cm2的电压。在以下的表1和图12中示出了该结果。注意，图12示出了在金属层形成之后没有执行热处理的比较例1、3和4中的电压（反向电压）和电流（电流密度）之间的关系。在图12中，水平轴表示反向电压（单位：V），以及垂直轴表示电流密度（单位：A/cm2）。
[表1]
Figure BDA00003537765100271
（测量结果）
如表1所示，通过在GaN衬底上形成GaN层并且热处理金属层所获得的本发明的实例1中的肖特基势垒二极管的耐受电压为605V，是非常高的。
另外，没有执行热处理步骤（S42）的比较例1中的肖特基势垒二极管的耐受电压比本发明的实例1中的肖特基势垒二极管的耐受电压更低。这示出了通过执行热处理步骤（S42），可以增加肖特基电极4的势垒高度，并由此，可以增强耐受电压。
此外，在比较例2和3中，在蓝宝石衬底上形成了GaN层3，并且由此，GaN层3具有高位错密度。因此，反向泄漏电流增加并且耐受电压低。这示出了通过在GaN衬底2上形成GaN层3以使与肖特基电极接触的GaN层3的区域的位错密度减小到1×106cm-2，可以减小反向泄漏电流，并且由此，可以增强耐受电压。
另外，在包括具有低位错密度的GaN层3的本发明的实例1中的肖特基势垒二极管中，与包括具有高位错密度的GaN层的比较例2中的肖特基势垒二极管相比，耐受电压能够增强475V。这示出了通过减小位错密度，可以降低反向泄漏电流，并且由此，可以增强耐受电压。
此外，在没有执行热处理且包括具有低位错密度的GaN层的比较例1中，与没有执行热处理且包括具有高位错密度的GaN层的比较例3相比，耐受电压能够增强156V。这示出了通过执行热处理和减小位错密度，可以增强耐受电压并且由GaN层3的位错密度导致的反向泄漏电流的增加是对于耐受电压的主导因素。
将执行了热处理步骤的比较例2和没有执行热处理步骤的比较例3进行比较，通过执行热处理能够增强的耐受电压为30V。另一方面，将执行了热处理步骤（S42）的本发明的实例1和没有执行热处理步骤的比较例1进行比较，通过执行热处理步骤（S42）能够增强的耐受电压为349V。这示出了通过热处理步骤（S42）增加肖特基电极的势垒高度以及减小GaN层3的位错密度，可以显著增强耐受电压。
另外，如图12所示，关于GaN衬底2和GaN层3具有1×106cm-2的位错密度的比较例1以及GaN衬底2和GaN层3具有1×107cm-2的位错密度的比较例4，电流密度和反向电压之间的关系几乎是相同的并且耐受电压也在同一水平上。另一方面，关于GaN衬底2和GaN层3具有1×107cm-2的位错密度的比较例4，与GaN衬底2和GaN层3具有1×109cm-2的位错密度的比较例3相比较，电流密度和反向电压之间的关系很不相同并且耐受电压也增强了。该结果示出了通过将GaN层3的位错密度减小至1×107cm-2或更小，当肖特基势垒二极管反向偏置时可以有效地降低反向泄漏电流。
基于在热处理了比较例1中的金属层的本发明的实例1中耐受电压与比较例1相比能够更显著增强的结果，以及在比较例1和比较例4中的耐受电压在同一水平的结果，认为热处理了比较例4中的金属层的本发明的实例可以实现与本发明的实例1中的耐受电压一样高的耐受电压。
如上所述，根据本实例，确定了由于包括在GaN衬底上形成的GaN层以及与GaN层接触的肖特基电极由Ni制成，所以可以减小反向泄漏电流并且可以增加肖特基电极的势垒高度，并且由此，可以增强耐受电压。可以估计由Ni合金制成的肖特基电极具有与在肖特基电极由Ni制成时产生的效果相类似的效果。
实例2
在本实例中检验了由于由Ni制成的肖特基电极可以增加势垒高度的效果如何。
（样品1至4）
与本发明的实例1中的肖特基势垒二极管类似地制造了样品1至4的肖特基势垒二极管。然而，样品1至4的肖特基势垒二极管仅在金属层形成步骤（S41）和热处理步骤（S42）方面不同。具体地，在金属层形成步骤（S41）中，形成了具有25nm厚度的Ni，并且然后，在Ni上形成了具有300nm厚度的Au。另外，在对于样品1至4的热处理步骤（S42）中，将热处理温度分别设置为300℃、400℃、500℃和550℃。另外，将热处理时间设置为一分钟。
（样品5至8）
样品5至8的肖特基势垒二极管与样品1至4的不同之处仅在于，形成Pt（铂）作为第一金属层并且在该第一金属层上形成Au作为第二金属层，以及在热处理步骤（S42）中的热处理温度设置为300℃、400℃、500℃和600℃。
（样品9）
样品9的肖特基势垒二极管的不同之处仅在于，在比较例2中将作为第一金属层的Ni的厚度设置为25nm。换句话说，在制造样品1至4的方法中没有执行热处理步骤（S42）。
（样品10）
至于样品10的肖特基势垒二极管，在制造样品5至8的方法中没有执行热处理步骤（S42）。
（测量方法）
测量了样品1至10的肖特基势垒二极管的肖特基电极的势垒高度。用于测量势垒高度的方法源自于正向方向上的I-V性质。在图11中示出了该结果。注意，图11示出了本实例中的热处理温度与势垒高度之间的关系。在图11中，水平轴表示在热处理步骤（S41）中热处理金属层的温度（单位：℃），以及垂直轴表示势垒高度（单位：eV）。
（测量结果）
如图11所示，在包括具有由Ni制成的第一层的肖特基电极的样品1至4中，与包括具有由Pt制成的第一层的肖特基电极的样品5至8相比较，通过执行热处理步骤（S42）能够增加势垒高度。
另外，在包括具有由Ni制成的第一层的肖特基电极的样品1至4中，作为400℃或更大且550℃或更小的热处理的结果，能够大大地增加势垒高度。
注意，由于在本实例中将热处理步骤（S41）中的热处理时间设置为一分钟，所以在300℃处没有充分地获得该效果。然而，本发明的发明人发现了通过将热处理时间设置为超过一分钟的延长时间，可以增强势垒高度。因此，通过在300℃或更大且600℃或更小的热处理，可以增加肖特基电极4的势垒高度。换句话说，当在400℃或更大且550℃或更小处执行热处理时，在短时间内可以稳定地增加肖特基电极4的肖特基势垒高度，这产生良好的制造效率。另外，当在400℃或更大且550℃或更小处执行热处理时，与在超过550℃的温度以及600℃或更小的温度处执行热处理的情况相比较，在热处理中会花费更多的时间。因此，可以进一步稳定肖特基电极4的性质。
如上所述，根据本实例，能够确定当肖特基电极由Ni制成时，作为热处理的结果，可以增加肖特基电极的势垒高度。
尽管上面已描述了本发明的实施例和实例，但包含了每个实施例和实例中的合适特征的组合。另外，应该明白，这里公开的实施例和实例在任何方面都是示例性的并且是非限制性的。本发明的范围由权利要求所限定，而不是上述实施例，并且意图包括在范围内的任何修改以及与权利要求的方面等效的含义。
附图标记的说明
1、11、21肖特基势垒二极管；2GaN衬底；2a、3a前表面；2b背表面；3GaN层；3c区域；4肖特基电极；4a第一层；4b第二层；6欧姆电极；15电极；16场板电极；17绝缘层；17a端面；22基底；23支撑衬底；L场板长度；t膜厚度；θ角

Claims (7)

1.一种肖特基势垒二极管，包括：
GaN层（3），和
肖特基电极（4），所述肖特基电极（4）形成在所述GaN层（3）上，其中，
使与所述肖特基电极（4）相接触的所述GaN层（3）的区域（3c）的位错密度为1×108cm-2或更小以减小反向泄漏电流，
通过使所述肖特基电极（4）中与所述GaN层（3）相接触的部分由Ni或Ni合金构成来增加势垒高度。
2.根据权利要求1所述的肖特基势垒二极管，其中，所述势垒高度为0.83eV或更大且1.20eV或更小。
3.根据权利要求1所述的肖特基势垒二极管，其中，
所述GaN层（3）形成在支撑衬底（23）上。
4.根据权利要求3所述的肖特基势垒二极管，其中，所述支撑衬底（23）由金属构成。
5.根据权利要求1所述的肖特基势垒二极管，其中，
所述GaN层（3）是使用位错密度为1×108cm-2或更小的GaN衬底制成的。
6.根据权利要求1所述的肖特基势垒二极管，其中，所述肖特基电极（4）是通过对形成在所述GaN层（3）上的金属层进行热处理而形成的，所述金属层由Ni或Ni合金制成。
7.根据权利要求1所述的肖特基势垒二极管，进一步包括：
绝缘层（17），所述绝缘层（17）形成在所述GaN层（3）上并且具有其中形成有所述肖特基电极（4）的开口；以及
场板电极（16），所述场板电极（16）形成为与所述肖特基电极（4）相连接并且与所述绝缘层（17）重叠。
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