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JP6149786B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置に関する。
半導体装置（半導体デバイス、半導体素子）として、窒化ガリウム（ＧａＮ）から主に形成される１つ以上の半導体層を備えるＧａＮ系の半導体装置が知られている。ＧａＮ系の半導体装置には、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）として機能するものがある（例えば、特許文献１）。
ＧａＮ系のショットキーバリアダイオードにおいて、高電圧動作を可能とするために、ショットキー電極と半導体層とのバリア高さを向上させる技術が望まれている。バリア高さは、ショットキー電極に用いる金属の仕事関数が大きいほど高くすることができる。しかしながら、仕事関数の大きい白金（Ｐｔ）やパラジウム（Ｐｄ）などの金属は、ＧａＮとの密着性が悪いという課題があった。
特許文献１では、ＧａＮとショットキー電極とのバリア高さを高くするため、かつ、ＧａＮとショットキー電極との密着性を向上させるため、以下の製造方法が開示されている。
図１２は、特許文献１に記載の製造方法により製造された半導体装置を示す模式図である。特許文献１の製造方法は、（ｉ）窒化物半導体３の上に電極を形成する工程を備え、電極を形成する工程が、窒化物半導体の上に第１の元素を含む第１の物質６を積層する工程と、第１の物質６の層の上に第１の元素よりも仕事関数の大きい第２の元素７ａを含む第２の物質７を積層する工程と、（ｉｉ）第２の元素７ａを、窒化物半導体と第１の物質との界面付近に、熱処理によって拡散させる工程とを含む。
特開２００４−８７５８７号公報
しかし、発明者らが、この方法で半導体装置を作製したところ、バリア高さがむしろ低下することが判明した。つまり、第２の元素７ａを窒化物半導体と第１の物質との界面付近に拡散させると、バリア高さが低下することを、発明者らは発見した。バリア高さが低下することは、半導体装置のリーク電流が増えることを意味し、半導体装置の耐圧が低下することを意味する。
このため、半導体とショットキー電極とのバリア高さを向上させる方法であって、上記の方法とは異なった方法が望まれていた。そのほか、半導体装置においては、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、
半導体により形成される半導体層と、
前記半導体層と少なくとも一部においてショットキー接合された電極層と、
を含み、
前記電極層は、前記半導体層側から順に、第１の層と、第２の層とを含み、
前記第１の層は、ニッケルから主に形成される層であって、膜厚が５０ｎｍ以上２００ｎｍ以下であり、
前記第２の層は、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から主に形成される層であり、
前記第２の層の膜厚は、前記第１の層の膜厚以上であり、
前記第１の層は、前記半導体層側から順に、第３の層と、第４の層からなり、
前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる層であって、膜厚が５０ｎｍ以上であり、
前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層である、半導体装置である。
本発明の第２の形態は、
半導体装置の製造方法であって、
半導体層と少なくとも一部においてショットキー接合する電極層を形成する工程と、
前記電極層を形成後、熱処理を行なう工程と、
を含み、
前記電極層を形成する工程は、前記半導体層側から順に、第１の層を形成する第１の工程と、第２の層を形成する第２の工程とを含み、
前記第１の工程は、膜厚が５０ｎｍ以上２００ｎｍ以下であり、主にニッケルから層を形成する工程であって、
前記第２の工程は、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から層を形成する工程であり、
前記第２の層の膜厚は、前記第１の層の膜厚以上となり、
前記熱処理によって、前記第１の層は、前記半導体層側から順に、第３の層と、第４の層とに分かれ、
前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる膜厚が５０ｎｍ以上の層となり、
前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層となる、半導体装置の製造方法である。また、本発明は以下の形態として実現することもできる。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、半導体により形成される半導体層と、前記半導体層と少なくとも一部においてショットキー接合された電極層と、を含み、前記電極層は、前記半導体層側から順に、第１の層と、第２の層とを含み、前記第１の層は、ニッケルから主に形成される層であって、膜厚が５０ｎｍ以上２００ｎｍ以下であり、前記第２の層は、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から主に形成される層であり、前記第２の層の膜厚は、前記第１の層の膜厚以上である。この形態の半導体装置によれば、電極層と半導体層とのバリア高さを向上できる。
（２）上述の半導体装置において、前記第１の層は、前記半導体層側から順に、第３の層と、第４の層からなり、前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる層であって、膜厚が５０ｎｍ以上であり、前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層であるとしてもよい。
（３）上述の半導体装置において、前記半導体層は、主に窒化ガリウムから形成されるとしてもよい。
（４）本発明の他の形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体層と少なくとも一部においてショットキー接合する電極層を形成する工程と、前記電極層を形成後、熱処理を行なう工程と、を含み、前記電極層を形成する工程は、前記半導体層側から順に、第１の層を形成する第１の工程と、第２の層を形成する第２の工程とを含み、前記第１の工程は、膜厚が５０ｎｍ以上２００ｎｍ以下であり、主にニッケルから層を形成する工程であって、前記第２の工程は、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から層を形成する工程であり、前記第２の層の膜厚は、前記第１の層の膜厚以上である。
（５）上述の半導体装置の製造方法において、前記熱処理によって、前記第１の層は、前記半導体層側から順に、第３の層と、第４の層とに分かれ、前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる膜厚が５０ｎｍ以上の層となり、前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層となるとしてもよい。
（６）上述の半導体装置の製造方法において、前記熱処理は、２００℃以上５００℃以下で、５分以上６０分以下にて行なうとしてもよい。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上述の半導体装置を備える電気機器、上述の半導体装置を製造する製造装置などの形態で実現することができる。
本願発明によれば、電極層と半導体層とのバリア高さを向上できる。
第１実施形態における半導体装置１０の構成を模式的に示す断面図である。 第１実施形態における半導体装置１０の製造方法を示す工程図である。 基板１１０の上に半導体層１２０が形成された構成を示す模式図である。 半導体層１２０上に絶縁層１８０が形成された構成を示す模式図である。 開口部１８５が形成された構成を示す模式図である。 ショットキー電極１９２が形成された構成を示す模式図である。 バリアメタル層１７０と配線層１６０が形成された構成を示す模式図である。 半導体層とショットキー電極とのバリア高さの評価結果を示すグラフである。 第２実施形態における半導体装置の製造方法を示す工程図である。 半導体層とショットキー電極とのバリア高さを評価した結果を示すグラフである。 半導体装置におけるＧａ、Ｎｉ、およびＰｄの深さの関係を示す図である。 特許文献１に記載の製造方法により製造された半導体装置を示す模式図である。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、相互に直交するＸＹＺ軸が図示されている。
図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸であり、＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸であり、＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸であり、＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、縦型ショットキーバリアダイオードである。半導体装置１０は、基板１１０と、半導体層１２０と、配線層１６０と、バリアメタル層１７０と、絶縁層１８０と、ショットキー電極１９２と、裏面電極１９８とを備える。
半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有するｎ型半導体層である。窒化ガリウム（ＧａＮ）から主に形成されるとは、モル分率において、窒化ガリウム（ＧａＮ）を９０％以上含有することを示す。
半導体装置１０の半導体層１２０は、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層１２０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有する。半導体層１２０は、基板１１０の＋Ｚ軸方向側に積層されている。半導体層１２０は、界面１２１を有する。界面１２１は、半導体層１２０が広がるＸＹ平面に沿うとともに＋Ｚ軸方向を向いた面である。界面１２１の少なくとも一部は、曲面であってもよいし、起伏を有してもよい。本実施形態において、半導体層１２０の膜厚は１０μｍであり、ドナー濃度は１×１０１６ｃｍ−３である。
半導体装置１０の絶縁層１８０は、電気絶縁性を有し、半導体層１２０の界面１２１を被覆する。絶縁層１８０は、第１の絶縁層１８１と、第２の絶縁層１８２とを備える。
絶縁層１８０における第１の絶縁層１８１は、酸化アルミニウム（Ａｌ2Ｏ3）から形成され、半導体層１２０の界面１２１に接する層である。本実施形態では、第１の絶縁層１８１の厚みは、１００ｎｍである。絶縁層１８０における第２の絶縁層１８２は、二酸化ケイ素（ＳｉＯ2）から形成される。本実施形態では、第２の絶縁層１８２の厚みは、５００ｎｍである。
絶縁層１８０には、第１の絶縁層１８１および第２の絶縁層１８２を貫通する開口部１８５が形成されている。開口部１８５は、ウエットエッチングにより形成される。
半導体装置１０のショットキー電極１９２は、導電性を有し、半導体層１２０の界面１２１にショットキー接合された電極である。本実施形態では、ショットキー電極１９２は、半導体層１２０側から順に、ニッケル（Ｎｉ）から主に形成されるニッケル層１９３と、パラジウム（Ｐｄ）から主に形成されるパラジウム層１９４とを備える。本実施形態において、ニッケル層１９３の膜厚と、パラジウム層１９４の膜厚は、それぞれ１００ｎｍである。本明細書において、ショットキー電極とは、半導体層１２０の電子親和力とショットキー電極として用いられる金属の仕事関数との差が、０．５ｅＶ以上の電極をいう。主にニッケル（Ｎｉ）から形成されるとは、モル分率において、ニッケル（Ｎｉ）を９０％以上含有することを示し、主にパラジウム（Ｐｄ）から形成されるとは、モル分率において、パラジウム（Ｐｄ）を９０％以上含有することを示す。なお、「ショットキー電極１９２」が、発明が解決しようとする課題における「電極層」に相当する。同様に、「ニッケル層１９３」が、「第１の層」に相当し、「パラジウム層１９４」が、「第２の層」に相当する。「ニッケル層１９３を形成する工程」が「第１の工程」に相当し、「パラジウム層１９４を形成する工程」が「第２の工程」に相当する。
ニッケル層１９３の膜厚は、５０ｎｍ以上２００ｎｍ以下であり、パラジウム層１９４の膜厚は、ニッケル層１９３の膜厚以上である。本実施形態において、パラジウム層１９４は、これに代えて、白金（Ｐｔ）から主に形成される白金層でもよく、イリジウム（Ｉｒ）から主に形成されるイリジウム層でもよい。主に白金（Ｐｔ）から形成されるとは、モル分率において、白金（Ｐｔ）を９０％以上含有することを示し、主にイリジウム（Ｉｒ）から形成されるとは、モル分率において、イリジウム（Ｉｒ）を９０％以上含有することを示す。
本実施形態では、ショットキー電極１９２は、開口部１８５の一部分を占める半導体層１２０の界面１２１と、開口部１８５の一部分を占める絶縁層１８０の側面と、絶縁層１８０の＋Ｚ軸方向側の面の一部とを覆う導体層である。このようにすることにより、ショットキー電極１９２は、半導体層１２０との間に絶縁層１８０を挟むフィールドプレート構造を形成する。なお、フィールドプレート構造とは、一つないしは複数の電極が接続され、半導体層の表面から半導体層上に設けられた絶縁層の表面にかけて配置されることで、電極と半導体層とが接触する部分の端部における電界を緩和するために設けられた構造をいう。本実施形態では、ショットキー電極が、半導体層に形成され、絶縁層の表面まで延伸することにより、フィールドプレート電極として機能するフィールドプレート構造となっている。
半導体装置１０のバリアメタル層１７０は、金属の拡散を抑制するために設けられた層である。バリアメタル層１７０は、ショットキー電極１９２の上に形成される。
バリアメタル層１７０は、主にモリブデン（Ｍｏ）から形成される。なお、主にモリブデン（Ｍｏ）から形成されるとは、モル分率において、モリブデン（Ｍｏ）を９０％以上含有することを示す。本実施形態において、バリアメタル層１７０の膜厚は、１００ｎｍである。
半導体装置１０の配線層１６０は、ショットキーバリアダイオードをプリント基板などに実装したり、回路部品として用いる場合などにおいて、ボンディング用ワイヤを形成するためのパッド電極や引き出し配線用の電極としてショットキー電極の上に設けられた電極層であり、ショットキー電極層よりも抵抗が小さくなるよう、Ａｌ、Ａｕ、Ｃｕなどの比較的抵抗率の低い金属材料を含み厚く設けることが多い。半導体装置１０の配線層１６０は、バリアメタル層１７０の上に形成される。配線層１６０は、半導体装置１０を他の半導体装置と接続する配線と接続するための層である。配線層１６０は、主にアルミニウム（Ａｌ）から形成される層である。主にアルミニウム（Ａｌ）から形成されるとは、モル分率において、アルミニウム（Ａｌ）を９０％以上含有することを示す。本実施形態において、配線層１６０は、アルミニウム（Ａｌ）にケイ素（Ｓｉ）が１％添加されたアルミニウムシリコン（ＡｌＳｉ）から形成される。本実施形態において、配線層１６０の膜厚は、４μｍである。配線層１６０、バリアメタル層１７０、およびショットキー電極１９２が、ショットキーバリアダイオードのアノード電極となる。
半導体装置１０の裏面電極１９８は、基板１１０の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、裏面電極１９８は、チタン（Ｔｉ）から成る層にアルミニウムシリコン（ＡｌＳｉ）から成る層を積層（Ｔｉが基板側）した後に熱処理によって合金化した電極である。
Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、工程Ｐ１１０において、エピタキシャル成長によって基板１１０の上に半導体層１２０を形成する。
図３は、基板１１０の上に半導体層１２０が形成された構成を示す模式図である。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を実現するＭＯＣＶＤ装置を用いたエピタキシャル成長によって、基板１１０上に半導体層１２０を形成する。
半導体層１２０を形成した後（工程Ｐ１１０）、製造者は、工程Ｐ１２０において、半導体層１２０の界面１２１の上に、絶縁層１８０を形成する。
図４は、半導体層１２０上に絶縁層１８０が形成された構成を示す模式図である。
製造者は、半導体層１２０の界面１２１の上に、まず、絶縁層１８０として酸化アルミニウム（Ａｌ2Ｏ3）から形成される第１の絶縁層１８１を形成する。本実施形態では、製造者は、ＡＬＤ(Atomic Layer Deposition）法によって第１の絶縁層１８１を形成する。
次に、製造者は、第２の絶縁層１８２を形成する。第２の絶縁層１８２は、二酸化ケイ素（ＳｉＯ2）から形成される。本実施形態では、製造者は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって第２の絶縁層１８２を形成する。
絶縁層１８０を形成した後（工程Ｐ１２０）、製造者は、工程Ｐ１３０において、絶縁層１８０に、ウエットエッチングを用いて開口部１８５を形成する。本実施形態では、製造者は、フォトリソグラフィによって絶縁層１８０の上にマスクを形成した後、ウエットエッチングによって絶縁層１８０の一部を除去することによって、開口部１８５を形成する。
図５は、開口部１８５が形成された構成を示す模式図である。本実施形態において、開口部１８５の側面である絶縁層１８０の側壁Ｌは、電界緩和の観点から、半導体層１２０に対して角度θ（９０°＜θ＜１８０°）となるように傾斜しており、角度θは、１００°以上１７０°以下が好ましい。なお、絶縁層１８０の側壁Ｌは、半導体層１２０に対して垂直（θ＝９０°）であってもよい。
開口部１８５を形成した後（工程Ｐ１３０）、製造者は、工程Ｐ１４０において、絶縁層１８０の開口部１８５から露出した半導体層１２０の界面１２１に、ショットキー電極１９２として、まずニッケル層１９３を形成し、その後、パラジウム層１９４を形成する。
図６は、ショットキー電極１９２が形成された構成を示す模式図である。本実施形態では、製造者は、ショットキー電極１９２をリフトオフ法によって形成する。具体的には、製造者は、フォトリソグラフィによってショットキー電極１９２が積層される部分以外の絶縁層１８０の上にマスクを形成した後、絶縁層１８０および開口部１８５の上にニッケル層１９３とパラジウム層１９４とをこの順にＥＢ(Electron Beam）蒸着し、その後、ショットキー電極１９２を残して、絶縁層１８０からマスクを除去する。本実施形態では、開口部１８５の一部分を占める半導体層１２０の界面１２１と、開口部１８５の一部分を占める絶縁層１８０の側壁Ｌと、絶縁層１８０の＋Ｚ軸方向側の面の一部とを覆うように、ショットキー電極１９２が形成される。
ショットキー電極１９２の端部と開口部１８５の開口端部との距離ｒを、図６に示す。フィールドプレート構造による電界の緩和効果を十分に得る観点、および、後に形成するバリアメタル層１７０および配線層１６０の半導体層１２０への拡散による半導体装置１０の素子としての特性が劣化することを抑制する観点から、距離ｒの下限は、好ましくは２μｍ以上であり、より好ましくは５μｍ以上であり、さらに好ましくは１０μｍ以上である。一方、距離ｒが長すぎる場合、半導体装置１０のサイズが大きくなり、製造コストが増大する。このため、距離ｒの上限は、１ｍｍ以下が好ましい。本実施形態において、距離ｒは１０μｍとする。
ショットキー電極を形成した後（工程Ｐ１４０）、製造者は、工程Ｐ１５０において、ショットキー電極１９２の上に、バリアメタル層１７０をスパッタ法により積層する。バリアメタル層１７０は、モリブデン（Ｍｏ）から形成される。なお、バリアメタル層はモリブデン（Ｍｏ）に限らず、バナジウム（Ｖ）やチタン（Ｔｉ）、窒化チタン（ＴｉＮ）など、他の材料であってもよい。つまり、バリアメタル層は、モリブデン、バナジウム、チタンおよび窒化チタンからなる群より選ばれた少なくとも1種の金属またはその合金を含むとしてもよい。また、バリアメタル層は単層ではなく、例えば、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）（分母側がショットキー電極側。以下、この段落において同じ）やチタン（Ｔｉ）／窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）／バナジウム（Ｖ）、バナジウム（Ｖ）／モリブデン（Ｍｏ）、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）などの積層構造としてもよい。
バリアメタル層１７０を積層した後（工程Ｐ１５０）、製造者は、工程Ｐ１６０において、配線層１６０を積層する。配線層１６０についても、スパッタ法により積層する。本実施形態において、配線層１６０は、アルミニウムシリコン（ＡｌＳｉ）から形成される。なお、配線層の材質は、アルミニウムシリコン（ＡｌＳｉ）に限らず、アルミニウム（Ａｌ）や、主にアルミニウム（Ａｌ）から形成されるアルミニウム銅（ＡｌＣｕ）やアルミニウムシリコン銅（ＡｌＳｉＣｕ）、または金（Ａｕ）や銅（Ｃｕ）などアルミニウム（Ａｌ）以外の材料であってもよい。また、配線層は、単層ではなく、積層構造としてもよい。
本実施の形態において、配線層１６０はバリアメタル層１７０の形成後に連続して形成されている。すなわち、スパッタ法を用いてモリブデン（Ｍｏ）の層と、アルミニウムシリコン（ＡｌＳｉ）の層が連続して形成されている。
スパッタ法により、バリアメタル層１７０と配線層１６０とを積層した後、フォトレジストによりマスクパタンを形成する。このとき、マスクパタンは、工程Ｐ１４０において形成されたショットキー電極１９２全体を覆うように形成される。その後、フォトレジストで覆われた部分以外の部分を塩素系のドライエッチングにより除去し、バリアメタル層１７０と配線層１６０とを形成する。なお、バリアメタル層１７０および配線層１６０の形成方法として、例えば、スパッタ法の代わりにＥＢ蒸着法を用いる方法や、エッチングは用いずに、フォトレジストによりマスクパタンを形成した後に電極材料を積層しリフトオフ法を用いて形成する方法など、他の方法を採用してもよい。
図７は、バリアメタル層１７０と配線層１６０が形成された構成を示す模式図である。
ショットキー電極１９２の端部と配線層１６０の端部との距離ｓを、図７に示す。ショットキー電極１９２の絶縁層１８０からの剥離を十分に抑制する観点から、距離ｓの下限は、３μｍ以上が好ましく、５μｍ以上がより好ましく、１０μｍ以上がさらに好ましい。一方、距離ｓが長すぎる場合、半導体装置１０のサイズが大きくなり、製造コストが増大する。このため、距離ｓの上限は、１ｍｍ以下が好ましい。本実施形態において、距離ｓは１０μｍとする。
配線層１６０を形成した後（工程Ｐ１６０）、製造者は、工程Ｐ１７０において、基板１１０の−Ｚ軸方向側に裏面電極１９８を形成する。本実施形態では、製造者は、基板１１０の−Ｚ軸方向側にチタン（Ｔｉ）から成る層を蒸着によって形成し、その上にアルミニウムシリコン（ＡｌＳｉ）から成る層を蒸着によってさらに形成し、これらの層を熱処理によって合金化することによって、裏面電極１９８を形成する。熱処理により、裏面電極１９８のコンタクト抵抗を低減できる。本実施形態において、熱処理は、窒素雰囲気において４００℃３０分行なわれる。なお、裏面電極の形成はスパッタ法を用いても良い。
これらの工程を経て、半導体装置１０が完成する。本実施形態において、ショットキー電極１９２は、ニッケル層１９３と、パラジウム層１９４とを含む。ニッケル層１９３とパラジウム層１９４とは、それぞれ１００ｎｍである。
Ａ−３．半導体層とショットキー電極とのバリア高さの評価
図８は、半導体層とショットキー電極とのバリア高さの評価結果を示すグラフである。図８の評価試験では、半導体装置として複数の試作例を用意し、半導体層とショットキー電極とのバリア高さを測定した。
試作例１は、半導体層１２０の上に、ニッケル層を１００ｎｍ積層した半導体装置である。試作例２は、半導体層１２０の上に、ニッケル層を１００ｎｍ積層した後、パラジウム層を１００ｎｍ積層した半導体装置である。試作例３は、半導体層１２０の上に、ニッケル層を５０ｎｍ積層した後、パラジウム層を１００ｎｍ積層した半導体装置である。
図８において、試作例１から試作例３の結果を、Ｐｄ／Ｎｉ膜厚比が０から２の結果として示す。この結果から、パラジウム層がニッケル層以上の膜厚とした半導体装置（試作例２、３）は、パラジウム層を備えない半導体装置（試作例１）と比較してバリア高さが向上したことがわかる。また、試作例３は、試作例２と比較してさらにバリア高さが向上したことがわかる。このように本発明を用いることでバリア高さを向上することができた。
なお、パラジウム層とニッケル層との膜厚の関係に関しては、バリア高さ向上の効果を十分得るためにはパラジウム層の膜厚がニッケル層の膜厚以上であることが望ましい。また、製造コストを抑える観点、および、製造時間を短縮する観点から、Ｐｄ／Ｎｉ膜厚比は１００以下が望ましい。
また、ニッケル層の膜厚に関して、ニッケル層の膜厚を厚くしすぎるとバリア高さ向上の効果が小さくなり、ニッケル層単膜を用いた場合と差が見られなくなった。このため、ニッケル層の膜厚は５００ｎｍ以下が望ましく、２００ｎｍ以下がより望ましい。
Ｂ．第２実施形態
Ｂ−１．半導体装置の製造方法
図９は、半導体装置１０の他の製造方法を示す工程図である。本実施形態では、製造方法として、第１実施形態の製造方法のうち、ショットキー電極１９２形成の後（工程Ｐ１４０）、工程Ｐ１４５において、熱処理を行った。ショットキー電極１９２を形成後の熱処理によって、ニッケル層１９３は、半導体層１２０側から順に、（ｉ）パラジウムが０．１％未満の層であって、膜厚が５０ｎｍ以上の層と、（ｉｉ）パラジウムが０．１％以上の層とに別れる。ここで、パラジウムが０．１％未満の層が、課題を解決するための手段における「第３の層」に相当し、パラジウムが０．１％以上の層が、課題を解決するための手段における「第４の層」に相当する。
Ｂ−２．熱処理前後における半導体層とショットキー電極とのバリア高さの評価
図１０は、半導体層とショットキー電極とのバリア高さを評価した結果を示すグラフである。図１０の評価試験では、半導体装置として複数の試作例を用意し、熱処理（工程P１４５）の前後において、各試作例の半導体層とショットキー電極とのバリア高さを測定した。試作例４は、半導体層１２０の上に、ニッケル層を５０ｎｍ積層した後、パラジウム層を１００ｎｍ積層した半導体装置であり、熱処理は、窒素雰囲気にて５５０℃１０分行った。試作例５は、半導体層１２０の上に、ニッケル層を１００ｎｍ積層した後、パラジウム層を１００ｎｍ積層した半導体装置であり、熱処理は、窒素雰囲気にて４００℃３０分行った。上の図は、試作例４の結果を示し、下の図は、試作例５の結果を示す。
図１０より、試作例４はショットキー電極形成後の熱処理によってバリア高さが低下しているのに対し、試作例５はショットキー電極形成後の熱処理によってバリア高さが向上していることがわかる。
Ｂ−３．金属の拡散評価
図１１は、試作例４（ニッケル層：５０ｎｍ、パラジウム層：１００ｎｍ、熱処理：５５０℃１０分）及び試作例５（ニッケル層：１００ｎｍ、パラジウム層：１００ｎｍ、熱処理：４００℃３０分）の構造において熱処理を行った場合（以下、熱処理有と称す）と行わなかった場合（以下、熱処理無と称す）での半導体装置におけるＧａ、Ｎｉ、およびＰｄの深さの関係を示す図である。縦軸は、ニッケル及びパラジウムの濃度（左軸）と、ガリウムのカウント数（右軸）を示す。横軸は、半導体装置の深さを示す。横軸の０．６μｍ側は半導体層側を示し、０．９μｍ側はパラジウム層側を示す。上側の図は、試作例４の結果を示し、下側の図は、試作例５の結果を示す。また左側の図は、熱処理無の結果を示し、右側の図は、熱処理有の結果を示す。
図１１において、試作例４及び試作例５のどちらの結果でも、熱処理により、パラジウムが半導体層側（図において左側）に拡散し、ニッケル層内のパラジウムの濃度が増加していることがわかる。試作例４は、ニッケル濃度が約１．０×１０２３ｃｍ−３のニッケル層において、パラジウム濃度が１．０×１０２０ｃｍ−３以上であるのに対して、試作例５は、ニッケル濃度が約１．０×１０２３ｃｍ−３のニッケル層において、パラジウム濃度が１．０×１０２０ｃｍ−３未満の層が半導体層側から５０ｎｍ以上存在する。換言すれば、試作例４の結果では、熱処理後はニッケル層のすべてが、パラジウムが０．１％以上の層となっているのに対し、試作例５の結果では、熱処理後はニッケル層のうち半導体層側から５０ｎｍ以上の層が、パラジウムが０．１％未満の層となっていることがわかる。
図１０及び図１１より、ニッケル層においてパラジウム濃度が１．０×１０２０ｃｍ−３以上の層が半導体層側に存在する場合、バリア高さが低下するのに対し、ニッケル層においてパラジウム濃度が１．０×１０２０ｃｍ−３未満の層が半導体層側から５０ｎｍ以上存在する場合、バリア高さが向上することがわかる。従って、ニッケル層の膜厚を厚くし、かつ、熱処理温度を低くすることで、パラジウムを半導体層側に拡散させつつ、かつ、ニッケル層のうち半導体層側の層のパラジウム濃度が０．１％未満の低い状態を実現することによって、半導体層１２０とショットキー電極１９２とのバリア高さを向上させることができる。
このような熱処理の条件、すなわち、熱処理によりパラジウムを半導体層側に拡散させつつ、かつ、ニッケル層においてパラジウム濃度が１．０×１０２０ｃｍ−３未満の層を半導体層側から５０ｎｍ以上存在させることで、バリア高さを向上できる条件について調べた。その結果、熱処理は、温度が２００℃以上５００℃以下で、時間は５分以上６０分以下で行うことで、ショットキー電極と半導体層とのバリア高さを向上させることができた。
なお、ニッケル層の膜厚に関して、ニッケル層においてパラジウム濃度が１．０×１０２０ｃｍ−３未満の層を半導体層側から５０ｎｍ以上存在させる必要があることから、ニッケル層の膜厚は５０ｎｍ以上が望ましい。
Ｃ．その他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態において、半導体装置としてショットキーバリアダイオードを用いたが、これに限らず、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＦＥＴ（hetero-FET）などショットキー電極を用いた半導体装置に用いてもよい。つまり、本発明は、半導体層とショットキー電極とを備えた半導体装置に用いることができる。
上述の実施形態において、絶縁層の各層を形成する手法は、ＡＬＤ法やＣＶＤ法に限らず、スパッタ法や塗布法などであってもよい。
上述の実施形態において、ショットキー電極、バリアメタル層、配線層の形成は、ショットキー電極を形成した後に、バリアメタル層、配線層を連続して形成する方法について説明したが、この方法に限られず、例えば、ショットキー電極とバリアメタル層を連続して形成した後に配線層、または、更なるバリアメタル層と配線層を形成する方法や、ショットキー電極、バリアメタル層、配線層を個別に形成してもよい。
上述の実施形態において、半導体装置は、バリアメタル層を備えているが、バリアメタル層を備えていなくてもよい。また、配線層は、アルミニウム（Ａｌ）や金（Ａｕ）などの単層でもよく、バリアメタル層を含む積層構造でもよい。
上述の実施形態において、絶縁層は酸化シリコン（ＳｉＯ２）／酸化アルミニウム（Ａｌ２Ｏ３）を用いたが、これに限られず、単層や上記以外の積層構造であってもよい。絶縁層としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ２）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）などが挙げられる。
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）などであってもよい。
上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
上述の実施形態において、裏面電極の材質は、チタン（Ｔｉ）およびアルミニウムシリコン（ＡｌＳｉ）の合金に限らず、アルミニウム（Ａｌ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの他の金属であってもよい。
１０…半導体装置
１１０…基板
１２０…半導体層
１２１…界面
１６０…配線層
１７０…バリアメタル層
１８０…絶縁層
１８１…第１の絶縁層
１８２…第２の絶縁層
１８５…開口部
１９２…ショットキー電極
１９３…ニッケル層
１９４…パラジウム層
１９８…裏面電極
Ｌ…側壁
ｒ…距離
ｓ…距離

Claims (4)

  1. 半導体により形成される半導体層と、
    前記半導体層と少なくとも一部においてショットキー接合された電極層と、
    を含み、
    前記電極層は、前記半導体層側から順に、第１の層と、第２の層とを含み、
    前記第１の層は、ニッケルから主に形成される層であって、膜厚が５０ｎｍ以上２００ｎｍ以下であり、
    前記第２の層は、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から主に形成される層であり、
    前記第２の層の膜厚は、前記第１の層の膜厚以上であり、
    前記第１の層は、前記半導体層側から順に、第３の層と、第４の層からなり、
    前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる層であって、膜厚が５０ｎｍ以上であり、
    前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層である、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記半導体層は、主に窒化ガリウムから形成される、半導体装置。
  3. 半導体装置の製造方法であって、
    半導体層と少なくとも一部においてショットキー接合する電極層を形成する工程と、
    前記電極層を形成後、熱処理を行なう工程と、
    を含み、
    前記電極層を形成する工程は、前記半導体層側から順に、第１の層を形成する第１の工程と、第２の層を形成する第２の工程とを含み、
    前記第１の工程は、膜厚が５０ｎｍ以上２００ｎｍ以下であり、主にニッケルから層を形成する工程であって、
    前記第２の工程は、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から層を形成する工程であり、
    前記第２の層の膜厚は、前記第１の層の膜厚以上となり、
    前記熱処理によって、前記第１の層は、前記半導体層側から順に、第３の層と、第４の層とに分かれ、
    前記第3の層は、０．１％未満の前記第２の層を構成する金属を含んでなる膜厚が５０ｎｍ以上の層となり、
    前記第４の層は、０．１％以上の前記第２の層を構成する金属を含んでなる層となる、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記熱処理は、２００℃以上５００℃以下で、５分以上６０分以下にて行なう、半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP6749939B2 (ja) * 2015-12-25 2020-09-02 出光興産株式会社 積層体
KR102382656B1 (ko) * 2015-12-25 2022-04-04 이데미쓰 고산 가부시키가이샤 적층체
JP2018037585A (ja) 2016-09-02 2018-03-08 豊田合成株式会社 半導体装置およびその製造方法
WO2020235691A1 (ja) * 2019-05-23 2020-11-26 株式会社Flosfia 半導体装置
US12100769B2 (en) 2019-05-23 2024-09-24 Flosfia Inc. Semiconductor device
JP2022140933A (ja) * 2021-03-15 2022-09-29 株式会社東芝 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51125639A (en) * 1974-12-20 1976-11-02 Sony Corp Process for preparing regularly combined metal
KR19990052640A (ko) * 1997-12-23 1999-07-15 김효근 오믹접촉 형성을 이용한 다이오드용 금속박막및 그의 제조방법
JP3344416B2 (ja) * 1999-09-16 2002-11-11 松下電器産業株式会社 半導体装置およびその製造方法
JP2004087587A (ja) * 2002-08-23 2004-03-18 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法
KR101038491B1 (ko) * 2004-04-16 2011-06-01 삼성테크윈 주식회사 리드프레임 및 그 제조 방법
TWI271815B (en) * 2004-11-30 2007-01-21 Sanyo Electric Co Method for processing stuck object and electrostatic sticking method
JP4866007B2 (ja) * 2005-01-14 2012-02-01 富士通株式会社 化合物半導体装置
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
CN103441140A (zh) * 2008-08-05 2013-12-11 住友电气工业株式会社 肖特基势垒二极管
EP2720257A4 (en) * 2012-08-10 2015-09-23 Ngk Insulators Ltd SEMICONDUCTOR ELEMENT, HEMT ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT
CN203011560U (zh) * 2012-12-27 2013-06-19 长安大学 一种碳化硅温度传感器

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