JP3967045B2

JP3967045B2 - 半導体素子及びその製造方法

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Publication number: JP3967045B2
Application number: JP25280299A
Authority: JP
Inventors: 芳明佐野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-09-07
Filing date: 1999-09-07
Publication date: 2007-08-29
Anticipated expiration: 2019-09-07
Also published as: JP2001077024A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
産業電力分野では、省エネルギー化のために高効率大容量のエネルギー変換素子を必要とし、これまで、Ｓｉ系半導体によるインバータなどの電力変換装置が利用されていた。
【０００３】
最近、より高効率の動作が期待できる、例えばＳｉＣ半導体による変換装置の実現が期待されるようになってきたが、マイクロパイプと呼ばれる結晶欠陥がウエハ内に数十から数百個存在するため、電力用素子として必要なウエハサイズレベルの大面積の素子を作製することができなかった。
【０００４】
このように、大電力の電力変換装置を実現するためには、ウエハサイズのダイオードが必要となる。ここで、ＳｉＣ半導体はバンドギャップが広いなど物性的な特徴から、オン抵抗の小さいダイオードの実現が期待されている。
【０００５】
図２は従来の一般的なＳｉＣ半導体ウエハの斜視図である。
【０００６】
この図に示すように、ＳｉＣ基板１の表面上にはマイクロパイプ２と呼ばれる数ミクロンから十ミクロンの直径を持ち、基板１内部方向に伸びる貫通穴状の欠陥が数十から数百個存在する。
【０００７】
ここで、そのようなＳｉＣ基板を用いてｐｎ接合型のダイオードを作製したときの問題点を図３を参照しながら説明する。
【０００８】
この図３に示すように、ｎ型基板１１に対し、Ｍｇなどをイオン注入・アニールし、ｐ型層１２を形成し、次に上部電極１３を形成する。
【０００９】
ここで、例えば欠陥の位置を示す矢印１４，１６で示す箇所には、イオン注入工程において、ウエハ上方から飛来するイオンが貫通穴を通って基板１１の深い位置に注入層１５を形成してしまう。ｐ型層の形成を拡散によって行うとしても不純物が貫通穴を通って拡散し、同様の問題が起こるのは明らかであり、このような深さ方向に異常な突起を有するｐｎ接合ダイオードは、電流リークの発生、ダイオード耐圧がないなど正常な特性は期待できない。
【００１０】
また、例えば、矢印１６の位置に示すような、より大きい欠陥である穴に電極材料が落ち込み落ち込み部１７が形成され、ｐｎ接合に被着する場合も生じる。このときｐｎ接合は短絡されダイオード特性を示さない。
【００１１】
また、前記ＳｉＣ基板１を用いてｐｎ接合型のダイオードを作成したときには、以下のような問題点がある。
【００１２】
（１）まず、図４（ａ）に示すように、マイクロパイプを含むｎ型基板１１に対し、エピタキシャル成長法により、ｎ型のエピ層１８を形成する。このとき、マイクロパイプの付近では、様々な結晶方位を持ち、結晶欠陥を多く含む不良結晶領域１９ができてしまう。これは、マイクロパイプの穴の側面の結晶方位に依存したエピタキシャル成長が発生し、これが横方向にも広がる際、本来の基板１１表面からエピタキシャル成長してくる成長層とせめぎ合うため発生することが原因の一つと考えられている。
【００１３】
（２）次に、図４（ｂ）に示すように、Ｍｇなどをイオン注入・アニールし、ｐ型層２０を形成する。
【００１４】
ここで、イオン注入後のアニール工程において、不良結晶領域１９に注入された不純物は、そこに多く存在する結晶粒界や結晶欠陥を通じて異常に深く拡散し、図４（ｂ）に示すようなギザギザ（平坦ではないという意味）の接合面を形成してしまう。このような平坦でない接合面を有するダイオードは、リーク電流が増大する、耐圧が低いなどの欠陥を生じてしまう。
【００１５】
また、図４（ａ）で示すような、半導体の上に、金属を被着してショットキ型のダイオードを形成するとしても、不良結晶領域１９の位置で結晶性の悪さに起因するリーク電流や耐圧の不良が発生し、良好なダイオード特性を得ることができない。
【００１６】
【発明が解決しようとする課題】
以上説明したように、マイクロパイプを有する基板を用いて大面積のダイオードを作製しようとしても、マイクロパイプの穴の位置で、接合の異常、電極材料の落ち込みなどの発生や、不良結晶領域の位置で結晶性の悪さに起因するリーク電流や耐圧の不良が発生するため、正常な特性を有するダイオードを実現できないという問題があった。
【００１７】
本発明は、上記問題点を除去し、半導体基板におけるマイクロパイプの穴の位置で起こる、接合の異常、電極材料の落ち込みなどの発生や、不良結晶領域の位置で起こる結晶性の悪さに起因するリーク電流や耐圧の不良の発生を防止することができる半導体素子及びその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体素子において、凹型の欠陥を含むｎ型の半導体基板（２１）表面側から堆積されて、前記凹型の欠陥を含むｎ型の半導体基板（２１）の前記凹型の欠陥を埋め込む絶縁膜（２３）と、この絶縁膜（２３）で覆われたｎ型の半導体基板（２１）の表面側から前記ｎ型の半導体基板（２１）表面に達するまで前記絶縁膜（２３）を除去し、この除去された部位に形成されるｐ型層（２５）と、このｐ型層（２５）上に形成される電極（２６）とを具備することを特徴とする。
【００１９】
〔２〕半導体素子において、凹型の欠陥を含むｎ型の半導体基板（３１）表面側から堆積されて、前記凹型の欠陥を含むｎ型の半導体基板（３１）の前記凹型の欠陥を埋め込む絶縁膜（３３）と、この絶縁膜（３３）で覆われたｎ型の半導体基板（３１）の表面側から前記ｎ型の半導体基板（３１）表面に達するまで前記絶縁膜（３３）を除去し、この除去された部位に形成されるｎ型のエピ層（３５）と、このｎ型のエピ層（３５）上に形成されるｐ型導電層（３６）と、このｐ型導電層（３６）上に形成される電極（３７）とを具備することを特徴とする。
【００２０】
〔３〕上記〔１〕又は〔２〕記載の半導体素子において、前記半導体基板はシリコンであり、前記絶縁膜はシリコン酸化膜であることを特徴とする。
【００２１】
〔４〕上記〔１〕又は〔２〕記載の半導体素子において、前記半導体基板はＳｉＣであり、前記絶縁膜はシリコン窒化膜であることを特徴とする。
【００２２】
〔５〕半導体素子の製造方法において、凹型の欠陥を含むｎ型の半導体基板（２１）表面側から堆積し、前記凹型の欠陥を含むｎ型の半導体基板（２１）の前記凹型の欠陥を埋め込む絶縁膜（２３）を形成する工程と、前記絶縁膜（２３）で覆われたｎ型の半導体基板（２１）の表面側から前記ｎ型の半導体基板（２１）表面に達するまで前記絶縁膜（２３）を除去する工程と、前記除去された部位にｐ型層（２５）を形成する工程と、前記ｐ型層（２５）上に電極（２６）を形成する工程とを施すことを特徴とする。
【００２３】
〔６〕半導体素子の製造方法において、凹型の欠陥を含むｎ型の半導体基板（３１）表面側から堆積し、前記凹型の欠陥を含むｎ型の半導体基板（３１）の前記凹型の欠陥を埋め込む絶縁膜（３３）を形成する工程と、前記絶縁膜（３３）で覆われたｎ型の半導体基板（３１）の表面側から前記ｎ型の半導体基板（３１）表面に達するまで前記絶縁膜（３３）を除去する工程と、前記除去された部位にｎ型のエピ層（３５）を形成する工程と、前記ｎ型のエピ層（３５）上にｐ型導電層（３６）を形成する工程と、前記ｐ型導電層（３６）上に電極（３７）を形成する工程とを施すことを特徴とする。
【００２４】
〔７〕半導体素子の製造方法において、凹型の欠陥を含む半導体基板（４１）に前記凹型の欠陥を埋め込むだけの膜厚の絶縁膜（４２）を形成する工程と、前記半導体基板（４１）の表面の絶縁膜（４２）を除去する工程と、前記半導体基板（４１）の表面にエピタキシャル成長させる単結晶層（４３）を形成する工程とを施すことを特徴とする。
【００２５】
〔８〕上記〔７〕記載の半導体素子の製造方法において、前記凹型の欠陥の側面を露出させないように前記エピタキシャル成長を行わせることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
【００２７】
図１は本発明の第１実施例を示す半導体素子の製造工程断面図であり、ここでは、接合型の大型ダイオードを作製する。
【００２８】
（１）まず、図１（ａ）に示すように、使用するｎ型の基板２１の半導体装置〔後述の工程（４）及び（５）参照〕内にはマイクロパイプ２２が存在する。
【００２９】
（２）そこで、図１（ｂ）に示すように、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法により、例えばシリコン酸化膜２３をマイクロパイプ２２の半径以上の厚さに成長させる。このとき、マイクロパイプ２２（穴部）は、シリコン酸化膜２３によって埋め込まれた構造となる。
【００３０】
（３）次に、図１（ｃ）に示すように、シリコン酸化膜２３を基板２１の表面側からエッチングし、除去していき、基板２１に達したところでエッチングを停止する。すると、マイクロパイプ２２（穴部）だけがシリコン酸化膜２４で埋め込まれた構造が得られる。
【００３１】
（４）次に、図１（ｄ）に示すように、ｐ型不純物のイオン注入を行ってから、熱処理アニールによってｐ型層２５を形成する。
【００３２】
（５）最後に、図１（ｅ）に示すように、電極２６を形成し、大型の接合ダイオードが形成された半導体素子を得る。
【００３３】
このように、この実施例によれば、図１（ｃ）で示すように、ウエハの不良部分（マイクロパイプ）２２が絶縁性のシリコン酸化膜２３（２４）で埋め込まれている。そのため、このような状況で、図１（ｄ）に示すにイオン注入が行われても、マイクロパイプ２２（穴部）に飛来するイオンは、穴部を埋めたシリコン酸化膜２４で阻止されることになり、マイクロパイプ２２の穴深く進入することができない。
【００３４】
その結果、基板２１の内部に形成されるｐ型層２５の底面（接合）はマイクロパイプ２２に影響されることなく平坦となる。ここで、穴部を埋めたシリコン酸化膜２４は、熱的に安定であり、この中に不純物イオンが注入されても、その不純物が拡散によって基板２１内に達することは非常に少ない。
【００３５】
ここで、例えば、基板２１をＳｉＣとした場合、上記で用いたシリコン酸化膜の代わりにシリコン窒化膜を用いるのがよい。理由としては、ＳｉＣとシリコン窒化膜の密度が同程度なので、不純物の注入深さも同程度となり、さらにｐ型層２５の底面が平坦となる長所があるからである。
【００３６】
また、当然ながら、図１（ｅ）に示すように、電極２６はマイクロパイプに落ち込むことがないため、ｐｎ接合を短絡する恐れもない。
【００３７】
以上のように、本発明の第１実施例によれば、マイクロパイプなど凹型の欠陥を含むウエハに対しても大型のダイオードの作製を実現することができる。
【００３８】
また、本発明の実施例においては、ＳｉＣ基板に特有なマイクロパイプ欠陥を絶縁膜で埋め込むことにより、異常な接合形成や、電極の落ち込みを回避して大型のダイオードを作製する方法を説明した。しかし、本発明は、欠陥部の存在にかかわらず、導電型層の形成や電極の形成を可能にすることができるものであり、ＳｉＣ以外の半導体基板やエピタキシャル基板にも、同様な凹型の欠陥があり、それにより、均一な接合の形成や、正常な電極の形成を妨げる要因がある場合でも、本発明の実施例が適用できることは明らかである。さらに、本実施例においてはウエハサイズレベルの大型の接合ダイオードについて説明したが、その他、電界効果トランジスタやバイポーラトランジスタにも適用できるのは明らかである。
【００３９】
次に、本発明の第２実施例について説明する。
【００４０】
図５は本発明の第２実施例を示す半導体素子の製造工程断面図である。
【００４１】
この実施例では、接合型の大型ダイオードを作製する例を挙げて説明する。
【００４２】
（１）まず、図５（ａ）に示すように、使用するｎ型の基板３１には、例えば凹型の欠陥であるマイクロパイプ３２が存在する。
【００４３】
（２）そこで、図５（ｂ）に示すように、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法により、例えばシリコン酸化膜３３をマイクロパイプ３２の半径以上の厚さに成長させる。このとき、マイクロパイプ３２は、シリコン酸化膜３３によって埋め込まれた構造となる。
【００４４】
（３）次に、図５（ｃ）に示すように、シリコン酸化膜３３を基板３１の表面側からエッチング除去していき、基板３１に達したところでエッチングを停止する。すると、マイクロパイプ３２の穴部だけがシリコン酸化膜３４で埋め込まれた構造が得られる。
【００４５】
（４）次に、図５（ｄ）に示すように、ＭＢＥ（ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｙ）法やＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃｃｈｅｍｉｃａｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型のエピ層３５を形成する。このとき、マイクロパイプ３２の位置にあるシリコン酸化膜３４上にはエピ成長が行われず、図６に拡大して示すように、エピ成長が行われない領域３５Ａが形成され、周辺のＳｉＣ表面から横方向に成長したエピ層シリコン酸化膜３４の上方で結合することになる。つまり、エピ層３５の厚さを、エピ層３５がシリコン酸化膜３４上方で結合する以上の厚さとする。
【００４６】
（５）次に、図５（ｅ）に示すように、ｐ型不純物のイオン注入やｐ型のエピ成長を行って、ｐ型導電層３６を形成し、最後に電極３７を形成し、大型の接合ダイオードを得る。
【００４７】
このように、本発明の第２実施例によれば、図５（ｄ）で示すように、ウエハの不良部分（マイクロパイプ）が絶縁膜で埋め込まれているため、エピ成長がされず、さらに絶縁膜以外の領域からのエピの横方向成長により、ウエハの不良部分もエピ層で覆われることになる。
【００４８】
つまり、本実施例によれば、接合や電極に対し致命的な凹型の欠陥を含むウエハに対しても、それらに起因する欠陥を含まないエピ層を形成することができる。
【００４９】
その結果、結晶欠陥に起因する不良な電気特性を持たない大型のダイオードを実現することができる。
【００５０】
次に、本発明の第３実施例について説明する。
【００５１】
図５（ｃ）で示す工程において、シリコン酸化膜３３のエッチング除去が過剰に行われると、シリコン酸化膜３４の表面が基板３１より少しへこんでしまうことがある。これは、シリコン酸化膜３３のエッチング方法において、シリコン酸化膜３３のエッチング速度が基板３１のエッチング速度より早い場合（例えば、シリコン酸化膜３３のエッチングにおいて、一般的なフロンガスによるプラズマエッチング法を用いた場合）などに容易に発生してしまう。この部分の様子を図７に示す。
【００５２】
つまり、側面露出部３１Ａが発生すると、基板３１の表面とは異なる結晶方位が現れることになり、基板３１の表面とは異なる結晶方位のエピ成長が発生し、結晶欠陥の原因となってしまう。
【００５３】
そこで、上記に述べた凹型欠陥の側面が露出することのない方法を図８を参照しながら説明する。
【００５４】
（１）まず、図８（ａ）に示すように、第２実施例の図５（ｃ）と同様に、基板４１の凹型欠陥をシリコン酸化膜４２で埋め込む。このとき、図７に示したように、シリコン酸化膜のエッチングが過剰に行われ、シリコン酸化膜４２の表面が基板４１の表面より下になっている。
【００５５】
（２）そこで、図８（ｂ）に示すように、基板４１をその表面がシリコン酸化膜４２の表面より下になるまで選択的にエッチングする。このとき基板４１がＳｉＣであるとすれば、例えば塩素ガスなどによるドライエッチングを行えば、シリコン酸化膜よりＳｉＣの方のエッチング速度が速いため、前記の状況を実現できる。
【００５６】
（３）次に、図８（ｃ）に示すように、エピタキシャル成長を行うと、基板４１の表面の結晶方位のみに従った成長となり、結晶欠陥のない単結晶層４３が得られる。
【００５７】
このように、本発明の第３実施例によれば、図８（ａ）に示したように、絶縁膜の表面がエッチングの際基板表面より少しへこんでしまった場合でも、基板４１側をエッチングして低くすることにより、基板４１上に単一の結晶面を露出させることができ、その結果、基板全面に対し欠陥のないエピタキシャル成長層を実現させることができる。
【００５８】
つまり、本実施例によれば、実際には厳密に行うことが難しい不良部分の絶縁膜埋め込み工程に対し、確実にそれを行える方法を提供しているので、その結果、欠陥を含まないエピ層を形成でき、良好な特性を有する大型のダイオードの作製を実現できる。
【００５９】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から排除するものではない。
【００６０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００６１】
（１）マイクロパイプなど凹型の欠陥を含むウエハに対しても大型の半導体装置、例えばダイオードの作製を実現することができる。
【００６２】
（２）接合や電極に対し致命的な凹型の欠陥を含むウエハに対しても、それらに起因する欠陥を含まないエピ層を形成することができる。
【００６３】
（３）絶縁膜の表面がエッチングの際基板表面より少しへこんでしまった場合でも、基板側をエッチングして低くすることにより、基板上に単一の結晶面を露出させることができ、その結果、基板全面に対し欠陥のないエピタキシャル成長層を実現させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体素子の製造工程断面図である。
【図２】従来の一般的なＳｉＣ半導体ウエハの斜視図である。
【図３】従来のＳｉＣ基板を用いてｐｎ接合型のダイオードを作製したときの問題点の説明図である。
【図４】従来の他の問題点の説明図である。
【図５】本発明の第２実施例を示す半導体素子の製造工程断面図である。
【図６】図５（ｄ）の工程におけるＡ部拡大断面図である。
【図７】図５（ｃ）の工程における問題点を示す図である。
【図８】本発明の第３実施例を示す半導体素子の製造工程断面図である。
【符号の説明】
２１，３１，４１ｎ型の導電型を示す基板
２２，３２マイクロパイプ
２３，３３，４２シリコン酸化膜
２４，３４穴部を埋めたシリコン酸化膜
２５ｐ型層
２６，３７電極
３１Ａ側面露出部
３５ｎ型のエピ層
３５Ａエピ成長が行われない領域
３６ｐ型導電層
４３単結晶層

Claims

（ａ）凹型の欠陥を含むｎ型の半導体基板（２１）表面側から堆積されて、前記凹型の欠陥を含むｎ型の半導体基板（２１）の前記凹型の欠陥を埋め込む絶縁膜（２３）と、
（ｂ）該絶縁膜（２３）で覆われたｎ型の半導体基板（２１）の表面側から前記ｎ型の半導体基板（２１）表面に達するまで前記絶縁膜（２３）を除去し、該除去された部位に形成されるｐ型層（２５）と、
（ｃ）該ｐ型層（２５）上に形成される電極（２６）とを具備することを特徴とする半導体素子。
（ａ）凹型の欠陥を含むｎ型の半導体基板（３１）表面側から堆積されて、前記凹型の欠陥を含むｎ型の半導体基板（３１）の前記凹型の欠陥を埋め込む絶縁膜（３３）と、
（ｂ）該絶縁膜（３３）で覆われたｎ型の半導体基板（３１）の表面側から前記ｎ型の半導体基板（３１）表面に達するまで前記絶縁膜（３３）を除去し、該除去された部位に形成されるｎ型のエピ層（３５）と、
（ｃ）該ｎ型のエピ層（３５）上に形成されるｐ型導電層（３６）と、
（ｄ）該ｐ型導電層（３６）上に形成される電極（３７）とを具備することを特徴とする半導体素子。
請求項１又は２記載の半導体素子において、前記半導体基板はシリコンであり、前記絶縁膜はシリコン酸化膜であることを特徴とする半導体素子。
請求項１又は２記載の半導体素子において、前記半導体基板はＳｉＣであり、前記絶縁膜はシリコン窒化膜であることを特徴とする半導体素子。
（ａ）凹型の欠陥を含むｎ型の半導体基板（２１）表面側から堆積し、前記凹型の欠陥を含むｎ型の半導体基板（２１）の前記凹型の欠陥を埋め込む絶縁膜（２３）を形成する工程と、
（ｂ）前記絶縁膜（２３）で覆われたｎ型の半導体基板（２１）の表面側から前記ｎ型の半導体基板（２１）表面に達するまで前記絶縁膜（２３）を除去する工程と、
（ｃ）前記除去された部位にｐ型層（２５）を形成する工程と、
（ｄ）前記ｐ型層（２５）上に電極（２６）を形成する工程とを施すことを特徴とする半導体素子の製造方法。
（ａ）凹型の欠陥を含むｎ型の半導体基板（３１）表面側から堆積し、前記凹型の欠陥を含むｎ型の半導体基板（３１）の前記凹型の欠陥を埋め込む絶縁膜（３３）を形成する工程と、
（ｂ）前記絶縁膜（３３）で覆われたｎ型の半導体基板（３１）の表面側から前記ｎ型の半導体基板（３１）表面に達するまで前記絶縁膜（３３）を除去する工程と、
（ｃ）前記除去された部位にｎ型のエピ層（３５）を形成する工程と、
（ｄ）前記ｎ型のエピ層（３５）上にｐ型導電層（３６）を形成する工程と、
（ｅ）前記ｐ型導電層（３６）上に電極（３７）を形成する工程とを施すことを特徴とする半導体素子の製造方法。
（ａ）凹型の欠陥を含む半導体基板（４１）に前記凹型の欠陥を埋め込むだけの膜厚の絶縁膜（４２）を形成する工程と、
（ｂ）前記半導体基板（４１）の表面の絶縁膜（４２）を除去する工程と、
（ｃ）前記半導体基板（４１）の表面にエピタキシャル成長させる単結晶層（４３）を形成する工程とを施すことを特徴とする半導体素子の製造方法。
請求項７記載の半導体素子の製造方法において、前記凹型の欠陥の側面を露出させないように前記エピタキシャル成長を行わせることを特徴とする半導体素子の製造方法。