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CN103021360A - 可防止漏电的栅极驱动电路 - Google Patents

可防止漏电的栅极驱动电路 Download PDF

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CN103021360A CN2012105317339A CN201210531733A CN103021360A CN 103021360 A CN103021360 A CN 103021360A CN 2012105317339 A CN2012105317339 A CN 2012105317339A CN 201210531733 A CN201210531733 A CN 201210531733A CN 103021360 A CN103021360 A CN 103021360A
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Abstract

一种可防止漏电的栅极驱动电路，该栅极驱动电路的移位暂存器包含上拉单元，用以根据驱动电压及高频时脉信号将第一输出信号及第一栅极信号上拉至高电平电压；启动单元，用以传送第二栅极信号；储能单元，用来根据该第二栅极信号提供该驱动电压至该上拉单元；第一放电单元，用以根据第一控制信号将该驱动电压下拉至第一电平电压；第一漏电防止单元，用以于该第一栅极信号上拉至该高电平电压时关闭该第一放电单元；第一下拉单元，用以根据该第一控制信号分别将该第一输出信号及该第一栅极信号下拉至第一及第二电平电压；及第一控制单元，用以产生该第一控制信号。本发明的栅极驱动电路可提高栅极信号的稳定度。

Description

可防止漏电的栅极驱动电路
技术领域
本发明涉及一种栅极驱动电路，尤指一种可减少漏电流的栅极驱动电路。
背景技术
一般而言，液晶显示装置包含有多个像素单元、栅极驱动电路以及源极驱动电路。源极驱动电路用以提供多个数据信号。栅极驱动电路包含多级移位暂存器，用来提供多个栅极驱动信号以控制多个数据信号写入至多个像素单元。
请同时参考图1及图2，图1为公知栅极驱动电路100的示意图，图2为图1栅极驱动电路100的第N级移位暂存器120的示意图。如图所示，栅极驱动电路100包含多级移位暂存器，为方便说明，栅极驱动电路只显示第(N-1)级移位暂存器110、第N级移位暂存器120及第(N+1)级移位暂存器130。第N级移位暂存器120用以于输出线OL(n)产生输出信号ST(n)，及于栅极线SL(n)产生栅极信号G(n)。栅极信号G(n)经由栅极线SL(n)传送至像素阵列以开启对应的像素单元。另外，输出信号ST(n)及栅极信号G(n)会传送至第(N+1)级移位暂存器130，以致能第(N+1)级移位暂存器130。
第N级移位暂存器120包含上拉单元121、储能单元122、启动单元123、第一下拉单元124A、第二下拉单元124B、第一放电单元125A、第二放电单元125B、第一控制单元126A，以及第二控制单元126B。储能单元122用来根据启动单元123所接收的栅极信号G(n-1)执行充电程序，进而产生驱动电压Q(n)。上拉单元121即根据驱动电压Q(n)及高频时脉信号HCK以上拉栅极线SL(n)的栅极信号G(n)。第一控制单元126A用以根据驱动电压Q(n)及第一低频时脉信号LCK1产生第一控制信号P(n)。第一放电单元125A即用来根据第一控制信号P(n)，对储能单元122执行放电程序以下拉驱动电压Q(n)至第一低电平电压VSS1。第一下拉单元124A则根据第一控制信号P(n)以下拉输出信号ST(n)至第二低电平电压VSS1，及下拉栅极信号G(n)至第一低电平电压VSS1。第二控制单元126B用以根据驱动电压Q(n)及反相于第一低频时脉信号LCK1的第二低频时脉信号LCK2产生第二控制信号K(n)。第二放电单元125B即用来根据第二控制信号K(n)，对储能单元122执行放电程序以下拉驱动电压Q(n)至第一低电平电压VSS1。第二下拉单元124B则根据第二控制信号K(n)以下拉输出信号ST(n)至第二低电平电压VSS1，及下拉栅极信号G(n)至第一低电平电压VSS1。其中第一低电平电压VSS1(例如-13V)较第二低电平电压VSS2(例如-10V)低，如此可避免上拉单元121漏电。
然而，在第N级移位暂存器120的运作中，当栅极线SL(n)的栅极信号G(n)根据驱动电压Q(n)及高频时脉信号HCK被上拉时，第一控制信号P(n)及第二控制信号K(n)皆被下拉至第一低电平电压VSS1，亦即第一放电单元125A及第二放电单元125B包含的晶体管T42、T43的栅极端电平等于第二低电平电压VSS2，但第一放电单元125A及第二放电单元125B包含的晶体管T42、T43的源极端电连接于第一低电平电压VSS1，亦即第一放电单元125A及第二放电单元125B包含的晶体管T42、T43的栅极端电平高于第一放电单元125A及第二放电单元125B包含的晶体管T42,T43的源极端电平，进而使得第一放电单元125A及第二放电单元125B对储能单元122执行放电程序，造成储能单元122的漏电。储能单元122漏电会造成驱动电压Q(n)下降，进而使得栅极信号G(n)无法顺利提升至目标电压，导致栅极驱动电路100无法正常运作。
发明内容
本发明提供一种可防止漏电的栅极驱动电路，其包含多级移位暂存器，该多级移位暂存器的第N级移位暂存器包含一上拉单元，电连接于一输出线及一栅极线，用以根据一驱动电压及一高频时脉信号将该输出线的一第一输出信号及该栅极线的一栅极信号上拉至一高电平电压；一启动单元，用以根据一第二输出信号传送一第二栅极信号；一储能单元，电连接于该上拉单元及该启动单元，用来根据该第二栅极信号执行一充电程序以提供该驱动电压至该上拉单元；一第一放电单元，电连接于该储能单元，用以根据一第一控制信号将该驱动电压下拉至一第一电平电压；一第一漏电防止单元，电连接于该第一放电单元，用以根据该第一控制信号、该驱动电压及该第一输出信号，于该第一栅极信号上拉至该高电平电压时关闭该第一放电单元；一第一下拉单元，电连接于该输出线及该栅极线，用以根据该第一控制信号将该第一输出信号下拉至该第一电平电压及将该第一栅极信号下拉至一第二电平电压；及一第一控制单元，电连接于该第一放电单元与该第一下拉单元，用以根据该驱动电压、一第一低频时脉信号及一第三电平电压产生该第一控制信号。其中该第一电平电压、该第二电平电压及该第三电平电压是相异的电平电压。
本发明还提供一种可防止移位暂存器漏电的方法，该方法包含提供一移位暂存器，该移位暂存器包含一储能单元用来根据一前一级栅极信号执行一充电程序以提供一驱动电压，及一晶体管，其第一端电连接于该储能单元，用来于开启时将该储能单元的驱动电压下拉至一低电平电压；及于该移位暂存器输出的一栅极信号根据该驱动电压被上拉至一高电平电压时，控制该晶体管的第二端的电平，以使该晶体管的第二端的电平高于该晶体管的控制端的电平。
本发明的栅极驱动电路可提高栅极信号的稳定度。
附图说明
图1为公知栅极驱动电路的示意图。
图2为图1栅极驱动电路的第N级移位暂存器的示意图。
图3为本发明栅极驱动电路的示意图。
图4为图3栅极驱动电路的第N级移位暂存器的示意图。
图5为图4第N级移位暂存器的第一漏电防止单元的示意图。
图6为图4第N级移位暂存器的第二漏电防止单元的示意图。
图7为图3的栅极驱动电路的相关信号波形示意图。
图8为本发明防止移位暂存器漏电的方法的流程图。
【主要附图标记说明】
100,200 栅极驱动电路
110,120,130,210,220,230 移位暂存器
121,221 上拉单元
122,222 储能单元
123,223 启动单元
124,224 下拉单元
125,225 放电单元
126,226 控制单元
127,227 漏电防止单元
SL(n-1),SL(n),SL(n+1) 栅极线
OL(n-1),OL(n),OL(n+1) 输出线
T 晶体管
t1,t2,t3,t4 时段
C 电容
HCK 高频时脉信号
LCK1,LCK2 低频时脉信号
Q(n) 驱动电压
P(n) 第一控制信号
K(n) 第二控制信号
ST(n-1),ST(n),ST(n+1) 输出信号
G(n-1),G(n),G(n+1) 栅极信号
800 流程图
810至820 步骤
具体实施方式
请同时参考图3至图6，图3为本发明栅极驱动电路200的示意图，图4为图3栅极驱动电路200的第N级移位暂存器220的示意图，图5为图4第N级移位暂存器220的第一漏电防止单元227A的示意图，图6为图4第N级移位暂存器220的第二漏电防止单元227B的示意图。如图所示，栅极驱动电路200包含多级移位暂存器，为方便说明，栅极驱动电路只显示第(N-1)级移位暂存器210、第N级移位暂存器220及第(N+1)级移位暂存器230，其中只有第N级移位暂存器220于图4中显示内部架构，其余级移位暂存器是类同于第N级移位暂存器220，所以不另赘述。第(N-1)级移位暂存器210用以提供输出信号ST(n-1)及栅极信号G(n-1)，第N级移位暂存器220用以提供输出信号ST(n)及栅极信号G(n)，第(N+1)级移位暂存器230用以提供输出信号ST(n+1)及栅极信号G(n+1)。栅极信号G(n-1)、G(n)、G(n+1)依序经由栅极线SL(n-1)、SL(n)、SL(N+1)传送至像素阵列以开启对应的像素单元。另外，输出信号ST(n-1)及栅极信号G(n-1)会传送至第N级移位暂存器220，以致能第N级移位暂存器220；而输出信号ST(n)及栅极信号G(n)会传送至第(N+1)级移位暂存器230，以致能第(N+1)级移位暂存器230。
第N级移位暂存器220包含上拉单元221、储能单元222、启动单元223、第一下拉单元224A、第二下拉单元224B、第一放电单元225A、第二放电单元225B、第一控制单元226A、第二控制单元226B、第一漏电防止单元227A及第二漏电防止单元227B。上拉单元221电连接于输出线OL(n)及栅极线SL(n)，用以根据储能单元222储存的驱动电压Q(n)及高频时脉信号HCK将输出线OL(n)的输出信号ST(n)及栅极线SL(n)的栅极信号G(n)上拉至高电平电压。启动单元223用以根据第(N-1)级移位暂存器210的输出信号ST(n-1)传送第(N-1)级移位暂存器210的栅极信号G(n-1)至储能单元222。储能单元222电连接于上拉单元221及启动单元223，用来根据启动单元223传来的栅极信号G(n-1)执行充电程序以提供高电平的驱动电压Q(n)至上拉单元221。
第一放电单元225A电连接于储能单元222，用以根据第一控制信号P(n)对储能单元222执行放电程序以将驱动电压Q(n)下拉至第一电平电压VSS1。第一漏电防止单元227A电连接于第一放电单元225A，用以根据第一控制信号P(n)、驱动电压Q(n)及输出信号ST(n)，于栅极信号G(n)上拉至高电平电压时关闭第一放电单元225A。第一下拉单元224A电连接于输出线OL(n)及栅极线SL(n)，用以根据第一控制信号P(n)将输出信号ST(n)下拉至第一电平电压VSS1及将栅极信号G(n)下拉至第二电平电压VSS2。第一控制单元226A电连接于第一放电单元225A与第一下拉单元224A，用以根据驱动电压Q(n)、第一低频时脉信号LCK1及第三电平电压VSS3产生第一控制信号P(n)。
相似地，第二放电单元225B电连接于储能单元222，用以根据第二控制信号K(n)对储能单元222执行放电程序以将驱动电压Q(n)下拉至第一电平电压VSS 1。第二漏电防止单元227B电连接于第二放电单元225B，用以根据第二控制信号K(n)、驱动电压Q(n)及输出信号ST(n)，于栅极信号G(n)上拉至高电平电压时关闭第二放电单元225B。第二下拉单元224B电连接于输出线OL(n)及栅极线SL(n)，用以根据第二控制信号K(n)将输出信号ST(n)下拉至第一电平电压VSS1及将栅极信号G(n)下拉至第二电平电压VSS2。第二控制单元226B电连接于第二放电单元225B与第二下拉单元224B，用以根据驱动电压Q(n)、第二低频时脉信号LCK2及第三电平电压VSS3产生第二控制信号K(n)。
其中第二低频时脉信号LCK2的相位相反于第一低频时脉信号LCK1的相位，因此第一放电单元225A和第二放电单元225B可交替地对储能单元222执行放电程序，而第一下拉单元224A及第二下拉单元224B可交替地下拉输出信号ST(n)及栅极信号G(n)。
另外，第一电平电压VSS1、第二电平电压VSS2及第三电平电压VSS3是相异的低电平电压。在上述实施例中，第一电平电压VSS1(例如-13V)低于第三电平电压VSS3(例如-10V)，而第三电平电压VSS3低于第二电平电压VSS2(例如-7V)。
在本实施例中，上拉单元221包含晶体管T21及晶体管T12。晶体管T21的第一端用以接收高频时脉信号HCK，晶体管T21的控制端电连接于储能单元222以接收驱动电压Q(n)，而晶体管T21的第二端电连接于栅极线SL(n)。晶体管T12的第一端用以接收高频时脉信号HCK，晶体管T12的控制端电连接于储能单元222以接收驱动电压Q(n)，而晶体管T12的第二端电连接于输出线OL(n)。储能单元222包含电容C。启动单元223包含晶体管T11。晶体管T11的第一端用以接收栅极信号G(n-1)，晶体管T11的控制端用以接收输出信号ST(n-1)，晶体管T11的第二端电连接于储能单元222。
第一放电单元225A包含晶体管T42，晶体管T42的第一端电连接于储能单元222，晶体管T42的控制端电连接于第一控制单元226A以接收第一控制信号P(n)，晶体管T42的第二端电连接于第一漏电防止单元227A。
第一漏电防止单元227A包含晶体管T47及晶体管T48。晶体管T47的第一端电连接于晶体管T42的第二端，晶体管T47的控制端电连接于第一控制单元226A以接收第一控制信号P(n)，而晶体管T47的第二端电连接于第一电平电压VSS1。晶体管T48的第一端电连接于晶体管T42的第二端，晶体管T48的控制端电连接于储能单元222以接收驱动电压Q(n)，而晶体管T48的第二端电连接于输出线OL(n)以接收输出信号ST(n)。
第一下拉单元224A包含晶体管T44及晶体管T32。晶体管T44的第一端电连接于输出线OL(n)，晶体管T44的控制端电连接于第一控制单元226A以接收第一控制信号P(n)，而晶体管T44的第二端电连接于第一电平电压VSS1。晶体管T32的第一端电连接于栅极线SL(n)，晶体管T32的控制端电连接于第一控制单元226A以接收第一控制信号P(n)，而晶体管T32的第二端电连接于第二电平电压VSS2。
第一控制单元226A包含晶体管T51，晶体管T52，晶体管T53，及晶体管T54，晶体管T51的第一端用以接收第一低频时脉信号LCK1，晶体管T51的控制端用以接收第一低频时脉信号LCK1。晶体管T52的第一端电连接于晶体管T51的第二端，晶体管T52的控制端电连接于储能单元222以接收驱动电压Q(n)，而晶体管T52的第二端电连接于第三电平电压VSS3。晶体管T53的第一端用以接收第一低频时脉信号LCK1，晶体管T53的控制端电连接于晶体管T51的第二端，而晶体管T53的第二端电连接于第一放电单元225A、第一漏电防止单元227A及第一下拉单元224A。晶体管T54的第一端电连接于晶体管T53的第二端，晶体管T54的控制端电连接于储能单元222以接收该驱动电压Q(n)，而晶体管T54的第二端电连接于第一电平电压VSS1。
另一方面，在本实施例中，第二放电单元225B、第二漏电防止单元227B、第二下拉单元224B及第二控制单元226B的配置分别相似于第一放电单元225A、第一漏电防止单元227A、第一下拉单元224A及第一控制单元226A的配置，因此不再进一步说明。
另外，第N级移位暂存器220还包含第三放电单元224C，及第三下拉单元225C。第三放电单元224C电连接于储能单元222，用以根据第(N+1)级移位暂存器230的输出信号ST(n+1)下拉驱动电压Q(n)。第三下拉单元225C电连接于输出线OL(n)及栅极线SL(n)，用以根据输出信号ST(n+1)将输出信号ST(n)下拉至第一电平电压VSS1，及将栅极信号G(n)下拉至第二电平电压VSS2。
请参考图7，并一并参考图3至图6。图7为图3的栅极驱动电路的相关信号波形示意图。如图7所示，于时段t1中，输出信号ST(n-1)及栅极信号G(n-1)皆为低电平，因此启动单元223的晶体管T11被关闭。第一控制信号P(n)因第一低频时脉信号LCK1为高电平而被提升至高电平，进而开启第一放电单元225A的晶体管T42及第一漏电防止单元227A的晶体管T47，驱动电压Q(n)被下拉至第一电平电压VSS1。第一控制信号P(n)亦开启第一下拉单元224A的晶体管T44及晶体管T32，以将输出信号ST(n)下拉至第一电平电压VSS1及将栅极信号G(n)下拉至第二电平电压VSS2。
于时段t2中，输出信号ST(n-1)及栅极信号G(n-1)由低电平上升至高电平，启动单元223的晶体管T11因而开启使储能单元222的电容C充电，用以提升驱动电压Q(n)至高电平，并进而开启上拉单元221的晶体管T12及晶体管T21。另外，因高频时脉信号HCK为低电平，所以输出信号ST(n)及栅极信号G(n)亦为低电平。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)为高电平而被下拉至第三电平电压VSS3，因此第一放电单元225A、第一下拉单元224A、第二放电单元225B及第二下拉单元224B皆不作动。
于时段t3中，高频时脉信号HCK由低电平上升至高电平(例如24V)，进而上拉输出信号ST(n)及栅极信号G(n)至高电平电压，驱动电压Q(n)也因电容耦合效应再度被提升。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电平而持续维持在第三电平电压VSS3，因此第一放电单元225A、第一下拉单元224A、第二放电单元225B、第二下拉单元224B仍不作动。值得注意的是，第一漏电防止单元227A的晶体管T48被驱动电压Q(n)开启，使得第一放电单元225A的晶体管T42的第二端的电压等于输出信号ST(n)的高电平电压(24V)，而第一放电单元225A的晶体管T42的控制端的第一控制信号P(n)为第三电平电压VSS3(-10V)，亦即晶体管T42的源极端电平高于栅极端电平，因此，第一放电单元225A的晶体管T42会被关闭，以防止电容C漏电。相似地，第二放电单元225B的晶体管T43的源极端电平亦高于栅极端电平，以防止储能单元222的电容C漏电。
于时段t4中，第一控制信号P(n)因第一低频时脉信号LCK1为高电平而被提升至高电平，进而开启第一放电单元225A的晶体管T42及第一漏电防止单元227A的晶体管T47，驱动电压Q(n)被下拉至第一电平电压VSS 1。第一控制信号P(n)亦开启第一下拉单元224A的晶体管T44及晶体管T32，以将输出信号ST(n)下拉至第一电平电压VSS1及将栅极信号G(n)下拉至第二电平电压VSS2。另外，输出信号ST(n+1)由低电平上升至高电平，以开启第三放电单元225C的晶体管T32，进而下拉驱动电压Q(n)，而第三下拉单元224C的晶体管T31及晶体管T41亦被开启，以将输出信号ST(n)下拉至第一电平电压VSS1及将栅极信号G(n)下拉至第二电平电压VSS2。
依据上述配置，当栅极信号G(n)被上拉至高电平电压时，第一漏电防止单元227A控制第一放电单元225A的晶体管T42的源极端电平高于栅极端电平，且第二漏电防止单元227B控制第二放电单元225B的晶体管T43的源极端电平高于栅极端电平，如此晶体管T42及晶体管T43可确实被关闭，以防止储能单元222的电容C漏电。
请参考图8，图8为本发明防止移位暂存器漏电的方法的流程图800。本发明防止移位暂存器漏电的方法的流程如下列步骤：
步骤810：提供一移位暂存器，该移位暂存器包含一储能单元用来根据一前一级栅极信号执行一充电程序以提供一驱动电压，及一晶体管，其第一端电连接于该储能单元，用来于开启时将该储能单元的驱动电压下拉至一低电平电压；及
步骤820：于该移位暂存器输出的一栅极信号根据该驱动电压被上拉至一高电平电压时，控制该晶体管的第二端的电平，以使该晶体管的第二端的电平高于该晶体管的控制端的电平。
相较于现有技术，当栅极信号被上拉至高电平电压时，本发明栅极驱动电路可利用漏电防止单元控制放电单元的晶体管的第二端的电平，以使晶体管的第二端的电平高于晶体管的控制端的电平，进而防止储能单元漏电。因此，本发明栅极驱动电路可提高栅极信号的稳定度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种可防止漏电的栅极驱动电路，包含多级移位暂存器，该多级移位暂存器的一第N级移位暂存器包含：
一上拉单元，电连接于一输出线及一栅极线，用以根据一驱动电压及一高频时脉信号将该输出线的一第一输出信号及该栅极线的一第一栅极信号上拉至一高电平电压；
一启动单元，用以根据一第二输出信号传送一第二栅极信号；
一储能单元，电连接于该上拉单元及该启动单元，用来根据该第二栅极信号执行一充电程序以提供该驱动电压至该上拉单元；
一第一放电单元，电连接于该储能单元，用以根据一第一控制信号将该驱动电压下拉至一第一电平电压；
一第一漏电防止单元，电连接于该第一放电单元，用以根据该第一控制信号、该驱动电压及该第一输出信号，于该第一栅极信号上拉至该高电平电压时关闭该第一放电单元；
一第一下拉单元，电连接于该输出线及该栅极线，用以根据该第一控制信号将该第一输出信号下拉至该第一电平电压及将该第一栅极信号下拉至一第二电平电压；及
一第一控制单元，电连接于该第一放电单元与该第一下拉单元，用以根据该驱动电压、一第一低频时脉信号及一第三电平电压产生该第一控制信号；
其中该第一电平电压、该第二电平电压及该第三电平电压是相异的电压。
2.如权利要求1所述的栅极驱动电路，其中该第一电平电压低于该第二电平电压。
3.如权利要求1所述的栅极驱动电路，还包含：
一第二放电单元，电连接于该储能单元，用以根据一第二控制信号将该驱动电压下拉至该第一电平电压；
一第二漏电防止单元，电连接于该第二放电单元，用以根据该第二控制信号及该驱动电压，于该第一栅极信号上拉至该高电平电压时关闭该第二放电单元；
一第二下拉单元，电连接于该输出线及该栅极线，用以根据该第二控制信号将该第一输出信号下拉至该第一电平电压及将该第一栅极信号下拉至该第二电平电压；及
一第二控制单元，电连接于该第二放电单元与该第二下拉单元，用以根据该驱动电压、一第二低频时脉信号及该第三电平电压产生该第二控制信号；
其中该第二低频时脉信号的相位相反于该第一低频时脉信号的相位。
4.如权利要求3所述的栅极驱动电路，还包含：
一第三放电单元，电连接于该储能单元，用以根据一第三输出信号下拉该驱动电压；及
一第三下拉单元，电连接于该输出线及该栅极线，用以根据该第三输出信号将该第一输出信号下拉至该第一电平电压及将该第一栅极信号下拉至该第二电平电压。
5.如权利要求1所述的栅极驱动电路，其中该上拉单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时脉信号；
一控制端，电连接于该储能单元以接收该驱动电压；及
一第二端，电连接于该栅极线；及
一第二晶体管，包含：
一第一端，用以接收该高频时脉信号；
一控制端，电连接于该储能单元以接收该驱动电压；及
一第二端，电连接于该输出线。
6.如权利要求1所述的栅极驱动电路，其中该储能单元包含一电容。
7.如权利要求1所述的栅极驱动电路，其中该启动单元包含一晶体管，该晶体管包含：
一第一端，用以接收该第二栅极信号；
一控制端，用以接收该第二输出信号；及
一第二端，电连接于该储能单元。
8.如权利要求1所述的栅极驱动电路，其中该第一放电单元包含一第一晶体管，该第一晶体管包含：
一第一端，电连接于该储能单元；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第一漏电防止单元；
其中该第一漏电防止单元用以控制该第二端的电平，以使该第二端的电平于该第一栅极信号上拉至该高电平电压时高于该控制端的电平。
9.如权利要求1所述的栅极驱动电路，其中该第一漏电防止单元包含：
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第一电平电压；及
一第三晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，电连接于该储能单元以接收该驱动电压；及
一第二端，电连接于该输出线以接收该第一输出信号。
10.如权利要求1所述的栅极驱动电路，其中该第一下拉单元包含：
一第一晶体管，包含：
一第一端，电连接于该输出线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第一电平电压；及
一第二晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第二电平电压。
11.如权利要求1所述的栅极驱动电路，其中该第一控制单元包含：
一第一晶体管，包含：
一第一端，用以接收该第一低频时脉信号；
一控制端，用以接收该第一低频时脉信号；及
一第二端；
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，电连接于该储能单元以接收该驱动电压；及
一第二端，电连接于该第三电平电压；
一第三晶体管，包含：
一第一端，用以接收该第一低频时脉信号；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该第一放电单元及该第一漏电防止单元；及
一第四晶体管，包含：
一第一端，电连接于该第三晶体管的第二端；
一控制端，电连接于该储能单元以接收该驱动电压；及
一第二端，电连接于该第一电平电压。
12.一种可防止一移位暂存器漏电的方法，包含：
提供一移位暂存器，该移位暂存器包含一储能单元用来根据一前一级栅极信号执行一充电程序以提供一驱动电压，及一晶体管，其第一端电连接于该储能单元，用来于开启时将该储能单元的驱动电压下拉至一低电平电压；及
于该移位暂存器输出的一栅极信号根据该驱动电压被上拉至一高电平电压时，控制该晶体管的第二端的电平，以使该晶体管的第二端的电平高于该晶体管的控制端的电平。
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