CN111326103B

CN111326103B - 像素电路及显示装置

Info

Publication number: CN111326103B
Application number: CN202010171123.7A
Authority: CN
Inventors: 林志隆; 林佑升; 许志丞; 郑贸熏; 陈勇志
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-10-05
Filing date: 2020-03-12
Publication date: 2021-08-20
Anticipated expiration: 2040-03-12
Also published as: TWI717855B; TW202115703A; CN111326103A

Abstract

本发明公开了一种像素电路，包含发光单元、驱动晶体管、重置电路、补偿电路及数据电路。发光单元用以根据驱动电流发光。驱动晶体管用以提供驱动电流至发光单元。重置电路包含耦接于第一电源端的第一重置开关及用以提供第一电压的第一节点。补偿电路用以检测驱动晶体管的临界电压，且补偿电路包含耦接于第一节点及第二电源端之间的第一补偿开关。当发光单元发光时，第一重置开关与第一补偿开关关断，且第一重置开关、第一节点及第一补偿开关形成第一电源端与第二电源端之间的一漏电流路径以平衡第一电压。第一电源端与第二电源端用于提供不同电压。

Description

像素电路及显示装置

技术领域

本发明是有关于显示技术，特别是一种适用于低画面更新频率的像素电路及相关的显示装置。

背景技术

现代人注重个人的健康管理，经常使用穿戴式装置(例如，智慧型手环和手表)量测各种生理指数。穿戴式装置通常会长时间在没有外部电源供应的情况下，执行数据搜集、储存与无线通讯等等功能。因此，穿戴式装置的设计要求之一，是在电力总量受限的情况下尽可能降低电力消耗。降低显示模块的更新频率为省电的有效手段之一，但像素电路的亮度在低更新频率下会因漏电而逐渐改变，因而降低显示品质。另外，显示模块中不同位置的像素电路还可能因为制程因素而具有不同的元件特性，使得显示画面的亮度不均匀。

发明内容

本发明提供一种像素电路，包含发光单元、驱动晶体管、重置电路、补偿电路以及数据电路。发光单元用以根据驱动电流发光。驱动晶体管包含控制端，其中驱动晶体管用以提供驱动电流至发光单元。重置电路包含第一重置开关及用以提供第一电压的第一节点，其中第一重置开关耦接于第一节点与第一电源端之间，且第一节点耦接于驱动晶体管的控制端该补偿电路耦接第一节点及驱动晶体管，用以检测驱动晶体管的临界电压，且补偿电路包含第一补偿开关，其中第一补偿开关耦接于第一节点及第二电源端之间。数据电路耦接补偿电路，用以提供数据电压至补偿电路。当发光单元发光时，第一重置开关与第一补偿开关关断，且第一重置开关、第一节点及第一补偿开关形成第一电源端与第二电源端之间的漏电流路径以平衡第一电压，且第一电源端与第二电源端用于提供不同电压。

本发明亦提供一种显示装置，包含栅极驱动器、栅极驱动器、源极驱动器以及多个像素电路。每个像素电路耦接于源极驱动器与栅极驱动器。每个像素电路包含发光单元、驱动晶体管、重置电路、补偿电路以及数据电路。发光单元用以根据驱动电流发光。驱动晶体管包含控制端，其中驱动晶体管用以提供驱动电流至发光单元。重置电路包含第一重置开关及用于接收第一电压的第一节点，其中第一重置开关耦接于第一节点与第一电源端之间，且第一节点耦接于驱动晶体管的控制端。补偿电路耦接第一节点及驱动晶体管，用以检测驱动晶体管的临界电压，且补偿电路包含第一补偿开关，其中第一补偿开关耦接于第一节点及第二电源端之间。数据电路耦接补偿电路，用以提供数据电压至补偿电路。当发光单元发光时，第一重置开关与第一补偿开关关断，且第一重置开关、第一节点及第一补偿开关形成第一电源端与第二电源端之间的漏电流路径以平衡第一电压，且第一电源端与第二电源端用于提供不同电压。

上述的像素电路及显示装置适用于对漏电量要求严格的相关应用，并能产生均匀的亮度。

附图说明

图1绘示根据本发明的一实施例的像素电路的电路示意图。

图2绘示根据图1的像素电路工作时的驱动信号简化后的时序图。

图3A绘示根据图2的像素电路于重置阶段的电路操作示意图。

图3B绘示根据图2的像素电路于补偿阶段的电路操作示意图。

图3C绘示根据图2的像素电路于写入阶段的电路操作示意图。

图3D绘示根据图2的像素电路于发光阶段的电路操作示意图。

图4绘示根据本发明的一实施例的显示装置简化后的功能方块图。

其中，附图标记：

100：像素电路

110：发光单元

120：驱动晶体管

130：重置电路

140：补偿电路

150：数据电路

PW1：第一电源端

PW2：第二电源端

PW3：第三电源端

PW4：第三电源端

PW5：第五电源端

SW1：第一重置开关

SW2：第二重置开关

SW3：第一补偿开关

SW4：第二补偿开关

SW5：第三补偿开关

SW6：第四补偿开关

SW7：数据开关

C1：第一补偿电容

C2：第二补偿电容

n1：第一节点

n2：第二节点

n3：第三节点

S1：第一驱动信号

S2：第二驱动信号

S3：第三驱动信号

S4：第四驱动信号

OVDD：系统高电压

OVSS：系统低电压

Vref1：第一参考电压

Vref2：第二参考电压

Vdata：数据电压

T1：重置阶段

T2：补偿阶段

T3：写入阶段

T4：发光阶段

200：像素电路

210：栅极驱动器

220：源极驱动器

230：像素电路

240[1]～240[n]：数据线

250[1]～250[n]：栅极线

CT1[1]～CT1[n]、CT2[1]～CT2[n]、CT3[1]～CT3[n]：控制信号

R[1]～R[n]：像素行

具体实施方式

下文系举实施例配合所附图式作详细说明，以更好地理解本发明的态样，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，图式仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

图1为根据本发明的一实施例的像素电路100的电路示意图。像素电路100包含发光单元110、驱动晶体管120、重置电路130、补偿电路140以及数据电路150。像素电路100亦包含第一电源端PW1、第二电源端PW2、第三电源端PW3、第四电源端PW4及第五电源端PW5。重置电路130通过第一电源端PW1接收系统高电压OVDD；补偿电路140通过第二电源端PW2及第三电源端PW3分别接收第一参考电压Vref1与系统低电压OVSS；数据电路150通过第四电源端PW4接收数据电压Vdata或第二参考电压Vref2。

如图1所示，驱动晶体管120包含第一端、第二端与控制端。驱动晶体管120的第二端用于提供驱动电流(如图3D所示的驱动电流idri)至发光单元110，使发光单元110依据驱动电流的大小产生对应的亮度。驱动晶体管120的第一端与控制端耦接补偿电路140。

发光单元110的第一端耦接驱动晶体管120的第二端；发光单元110的第二端耦接第五电源端PW5。一些实施例中，发光单元110为有机发光二极管(organic light-emittingdiode，简称OLED)，且发光单元110的第一端及第二端分别为阳极端及阴极端。一些实施例中，发光单元110为微发光二极管(micro light-emitting diode，简称Micro LED)。

一些实施例中，驱动晶体管120为P型或N型薄膜晶体管(thin-film transistor，简称TFT)。一些实施例中，驱动晶体管120为P型或N型金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，简称MOSFET)。在本发明的实施例中，驱动晶体管120以P型晶体管为示例说明。驱动晶体管120的第一端为源极，第二端为漏极，且控制端为栅极。

由于驱动晶体管120因材料或制程等因素会有不同的临界电压，当使用多个像素电路100的显示装置中，驱动晶体管120之间的临界电压可能各不相同。因此，在每一个像素电路100中，通过补偿电路140检测驱动晶体管120的临界电压，能补偿驱动晶体管120的变异。藉此，能不影响驱动晶体管120所输出的驱动电流值，进而使每个发光单元110的亮度达到一致。

如图1所示，补偿电路140包含多个开关、电容及节点，分别为第一补偿开关SW3、第二补偿开关SW4、第三补偿开关SW5及第四补偿开关SW6；第一补偿电容C1及第二补偿电容C2；以及第二节点n2及第三节点n3。第一补偿开关SW3的第一端耦接驱动晶体管120的控制端，且通过第一节点n1耦接于第一补偿电容C1的第二端；第一补偿开关SW3的第二端耦接第二电源端PW2。第二补偿开关SW4的第一端耦接第一补偿电容C1的第一端及第二补偿电容C2的第二端，同时亦耦接于第二节点n2；第二补偿开关SW4的第二端耦接驱动晶体管120的第一端。第三补偿开关SW5的第一端耦接驱动晶体管120的第二端，同时亦耦接发光单元110的第一端；第三补偿开关SW5的第二端耦接第四补偿开关SW6的第二端以及第三电源端PW3。第四补偿开关SW6的第一端耦接第二补偿电容C2的第一端，同时亦耦接于第三节点n3。

重置电路130包含第一重置开关SW1、第二重置开关SW2及第一节点n1。第一重置开关SW1的第一端耦接第一电源端PW1；第一重置开关SW1的第二端通过第一节点n1耦接第一补偿电容C1的第一端、第一补偿开关SW3的第一端及驱动晶体管120的控制端。第二重置开关SW2的第一端亦耦接第一电源端PW1；第二重置开关SW2的第二端通过第二节点n2耦接第一补偿电容C1的第一端、第二补偿电容C2的第二端以及第二补偿开关SW4的第一端。

数据电路150包含数据开关SW7。数据开关SW7的第一端耦接第四电源端PW4；数据开关SW7的第二端通过第三节点n3耦接第四补偿开关SW6的第一端及第二补偿电容C2的第一端。

一些实施例中，第一重置开关SW1、第二重置开关SW2、第一补偿开关SW3、第二补偿开关SW4、第三补偿开关SW5、第四补偿开关SW6及数据开关SW7是以P型晶体管来实现。第一重置开关SW1、第二重置开关SW2、第一补偿开关SW3、第二补偿开关SW4、第三补偿开关SW5、第四补偿开关SW6及数据开关SW7分别具有第一端、第二端及控制端，其中第一端为源极，第二端为漏极，且控制端为栅极。

图2为提供至图1的像素电路100的多个驱动信号简化后的时序图。

多个驱动信号包含第一驱动信号S1、第二驱动信号S2、第三驱动信号S3及第四驱动信号S4。请同时参考图2与图1，第一驱动信号S1提供至第一重置开关SW1的控制端。第二驱动信号S2提供至第一补偿开关SW3的控制端、第三补偿开关SW5的控制端及数据开关SW7的控制端。第三驱动信号S3提供至第二补偿开关SW4的控制端。第四驱动信号S4提供至第二重置开关SW2的控制端及第四补偿开关SW6的控制端。

图3A至图3D为图1的像素电路100分别于图2中的各个操作阶段的电路示意图。如图3A至图3D所示，第一节点n1用于提供第一电压V1；第二节点n2用于提供第二电压V2；第三节点n3用于提供第三电压V3，更详细的说明如下。

在重置阶段T1中，第一驱动信号S1、第三驱动信号S3及第四驱动信号S4会提供逻辑高电平(Logic High level，例如可使P型晶体管导通的低电压)，使对应的第一重置开关SW1、第二重置开关SW2、第二补偿开关SW4及第四补偿开关SW6为导通状态。第二驱动信号S2会提供逻辑低电平(Logic High level，例如可使P型晶体管关断的高电压)，使对应的第一补偿开关SW3、第三补偿开关SW5及数据开关SW7为关断状态。

如图3A所示，第一重置开关SW1通过第一电源端PW1接收系统高电压OVDD，且系统高电压OVDD会经由第一节点n1传递至驱动晶体管120的控制端。

第二重置开关SW2通过第一电源端PW1接收系统高电压OVDD，且系统高电压OVDD会经由第二节点n2传递至驱动晶体管120的第一端。

第四补偿开关SW6通过第三电源端PW3接收系统低电压OVSS，且系统低电压OVSS会传递至第三节点n3。

由于驱动晶体管120的控制端的电平与驱动晶体管120的第一端的电平相同，驱动晶体管120在重置阶段中为关断状态。

在补偿阶段T2中，第二驱动信号S2及第三驱动信号S3会提供逻辑高电平，使对应的第一补偿开关SW3、第二补偿开关SW4、第三补偿开关SW5及数据开关SW7为导通状态；第一驱动信号S1及第四驱动信号S4会提供逻辑低电平，使对应的第一重置开关SW1、第二重置开关SW2及第四补偿开关SW6为关断状态。

如图3B所示，第一补偿开关SW3通过第二电源端PW2接收第一参考电压Vref1，使得第一节点n1提供的第一电压V1的电平由系统高电压OVDD变化为第一参考电压Vref1。

此时，驱动晶体管120的控制端的电平为第一参考电压Vref1，且驱动晶体管120的第一端的电平为系统高电压OVDD。在补偿阶段中，第一参考电压Vref1低于系统高电压OVDD，驱动晶体管120为导通状态。

第一补偿电容C1经由第二补偿开关SW4、驱动晶体管120以及第四补偿开关SW5向第三电源端PW3放电。

第一补偿电容C1会持续放电，直到当驱动晶体管120的第一端电平(等同于第二节点n2的第二电压V2)与驱动晶体管120的控制端电平(等同于第一节点n1的第一电压V1)的差值达到驱动晶体管120的临界电压为止。此时，驱动晶体管120的控制端与第一端的电压差达到临界电压，使得驱动晶体管120由原本导通状态改变为关断状态。

换言之，第二节点n2提供的第二电压V2具有下列《公式1》所示的电平：

V2＝Vref1+|Vth| 《公式1》

《公式1》中的Vth代表驱动晶体管120的临界电压。另外，数据开关SW7会通过第四电源端PW4接收第二参考电压Vref2，且第二参考电压Vref2会传递至第三节点n3。

另外，第三补偿开关SW5通过第三电源端PW3接收系统低电压OVSS，使得发光单元110的第一端通过第三补偿开关SW5接收系统低电压OVSS，藉以将发光单元110本身的寄生电容的残存电荷清除。因此，在后续发光阶段时，发光单元110能提供较佳的对比度。

在写入阶段T3中，第二驱动信号S2会提供逻辑高电平，使对应的第一补偿开关SW3、第三补偿开关SW5及数据开关SW7为导通状态；第一驱动信号S1、第三驱动信号S3及第四驱动信号S4会提供逻辑低电平，使对应的第一重置开关SW1、第二重置开关SW2、第二补偿开关SW4及第四补偿开关SW6为关断状态。

如图3C所示，数据开关SW7通过第四电源端PW4接收数据电压Vdata，且数据电压Vdata会传递至第三节点n3。

此时，由于第二节点n2处于浮接(floating)状态，且第一补偿电容C1与第二补偿电容C2为串联，使得第二节点n2提供的第二电压V2变为下列《公式2》所示的电平：

在发光阶段T4中，第三驱动信号S3及第四驱动信号S4会提供逻辑高电平，使对应的第二重置开关SW2、第二补偿开关SW4及第四补偿开关SW6为导通状态；第一驱动信号S1及第二驱动信号S2会提供逻辑低电平，使对应的第一重置开关SW1、第一补偿开关SW3、第三补偿开关SW5及数据开关SW7为关断状态。

如图3D所示，第二重置开关SW2通过第一电源端PW1接收系统高电压OVDD，且系统高电压OVDD会传递至第二节点n2。驱动电流idri会从第一电源端PW1流经第二重置开关SW2、第二补偿开关SW4、驱动晶体管120以及发光单元110而至第五电源端PW5。

此时，由于第一节点n1处于浮接状态。第一节点n1提供的第一电压V1(亦即，驱动晶体管120的控制端电压)会改变为下列《公式3》所示的电平：

在发光阶段中，第一电压V1低于第二电压V2，使得驱动晶体管120为导通状态，进而使得像素电路100提供如以下《公式4》所示大小的驱动电流idri至发光单元110：

《公式4》中k代表驱动晶体管120的载子迁移率(carrier mobility)、栅极单位电容大小、以及宽长比三者的乘积。

由于《公式4》不包含驱动晶体管120的临界电压参数(Vth)，驱动晶体管120的临界电压变异不会影响驱动电流idri的大小。藉此，发光单元110的亮度得以准确控制，使得利用像素电路100的显示装置能产生均匀的亮度，进而提供高品质的显示画面。

在像素电路100的各个开关SW1～SW7皆以晶体管实现的实施例的发光阶段中，第一重置开关SW1及第一补偿开关SW3可能存在漏电现象。

例如，在发光阶段中，第一参考电压Vref1低于第一电压V1，因此第一重置开关SW1、第一节点n1与第一补偿开关SW3会形成第一电源端PW1及第二电源端PW2之间的一漏电流路径。第一重置开关SW1的漏电流L1会由第一重置开关SW1流经第一节点n1，并流至第一补偿开关SW3。第一补偿开关SW3的漏电流L2会由第一补偿开关SW3流至第二电源端PW2。

在一些实施例中，漏电流L1与漏电流L2的大小被设计为相等。因此，在发光阶段时，即使第一重置开关SW1及第一补偿开关SW3存在漏电现象，驱动晶体管120的控制端的电压电平会平衡于第一电压V1，使得驱动晶体管120的工作状态不受影响。

另外，第四补偿开关SW6通过第三电源端PW3接收系统低电压OVSS，使得第三节点n3提供的第三电压V3固定于系统低电压OVSS，因此第三节点n3不会处于浮接状态。藉此，第三节点n3不会影响第二节点n2的电压值(第二电压V2)，进而不影响驱动电流idri的大小。

在某些需要较高设计灵活度的实施例中，第一驱动信号S1、第二驱动信号S2、第三驱动信号S3及第四驱动信号S4可以具有不同的电压范围。

一些实施例中，依据图2的驱动信号提供至图1的像素电路100，并实现图3A至图3D的操作。表一为像素电路100的驱动晶体管120的控制端电压在长度为66.67微秒(ms)的一图框期间(frame period)的变化量。

表一

如《表一》所示，在低灰阶、中灰阶及高灰阶显示条件中，驱动晶体管120的控制端的电压电平的变异皆很低，表示漏电流L1、L2不会影响驱动晶体管120的工作状态。因此，像素电路100适用于对于漏电量要求严格的低画面更新频率的相关应用。

图4为依据本发明一实施例的显示装置200简化后的功能方块图。显示装置200包含栅极驱动器210、源极驱动器220、多个像素电路230、多个数据线240[1]～240[n]以及多个栅极线250[1]～250[n]，且多个像素电路230排列成多个像素行R[1]～R[n]，其中n为正整数。

栅极驱动器210用于通过栅极线250[1]～250[n]提供多个控制信号CT1[1]～CT1[n]、CT2[1]～CT2[n]、CT3[1]～CT3[n]至像素电路230。源极驱动器220用于通过数据线240[1]～240[n]提供数据电压(例如，图1的数据电压Vdata)至像素电路230。

上述元件编号及信号编号中的索引1～n只是为了方便指称各别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。例如，控制信号CT1[1]会被提供至像素矩阵230的第一行R[1]，而控制信号CT1[2]会被提供至像素矩阵230的第二行R[2]，依此类推。

一些实施例中，像素电路230是由图1的像素电路100来实现。位于像素行R[i]的像素电路230会以控制信号CT1[i-1]、CT1[i]、CT2[i]与CT3[i]分别作为对应的第一驱动信号S1、第二驱动信号S2、第三驱动信号S3及第四驱动信号S4，其中i为小于或等于n的正整数。相似地，位于像素行R[i+1]的像素电路230会以控制信号CT1[i]、CT1[i+1]、CT2[i+1]与CT3[i+1]分别作为对应的第一驱动信号S1、第二驱动信号S2、第三驱动信号S3及第四驱动信号S4，依此类推。

亦即，位于像素行R[i]的像素电路230的第一补偿开关SW3与位于像素行R[i+1]的像素电路230的第一重置开关SW1接收相同的控制信号CT1[i]。

另外，位于像素行R[1]的像素电路230则以控制信号CT1[1]、CT2[1]与CT3[1]分别作为对应的第二驱动信号S2、第三驱动信号S3及第四驱动信号S4，并以另一条栅极线(图中未示)提供的控制信号CT1[0]作为对应的第一驱动信号S1。

由上述可知，像素矩阵230的前后行可以共用控制信号CT1[1]～CT1[n]中对应的一者。藉此，能简化栅极驱动器210的电路架构。

在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。

另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1.一种像素电路，其特征在于，包含：

一发光单元，用以根据一驱动电流发光；

一驱动晶体管，包含一控制端，其中该驱动晶体管用以提供该驱动电流至该发光单元；

一重置电路，包含一第一重置开关及用以提供一第一电压的一第一节点，其中该第一重置开关用于依据一第一驱动信号选择性地导通该第一节点与一第一电源端，且该第一节点耦接于该驱动晶体管的该控制端；

一补偿电路，耦接该第一节点及该驱动晶体管，用以检测该驱动晶体管的一临界电压，且该补偿电路包含一第一补偿开关，其中该第一补偿开关耦接于该第一节点及一第二电源端之间；以及

一数据电路，耦接该补偿电路，用以提供一数据电压至该补偿电路；

其中当该发光单元发光时，该第一重置开关与该第一补偿开关关断，且该第一重置开关、该第一节点及该第一补偿开关形成该第一电源端与该第二电源端之间的一漏电流路径以平衡该第一电压，且该第一电源端与该第二电源端用于提供不同电压；

该第一补偿开关包含一第一端、一第二端及一控制端，该第一补偿开关的该控制端用以接收一第二驱动信号，该第一补偿开关的该第一端耦接该第一节点，该第一补偿开关的该第二端通过该第二电源端接收一预设电压，

其中该补偿电路更包含：

一第二节点，耦接于该重置电路，用以接收一第二电压；

一第二补偿开关，包含一第一端、一第二端及一控制端，其中该第二补偿开关的该控制端用以接收一第三驱动信号，该第二补偿开关的该第一端耦接该第二节点，该第二补偿开关的该第二端耦接该驱动晶体管的该第一端；

一第一补偿电容，包含一第一端及一第二端，该补偿电容的该第一端耦接该第二节点，该补偿电容的该第二端耦接该第一节点；

一第三节点，耦接该数据电路，用以接收一第三电压；

一第三补偿开关，包含一第一端、一第二端及一控制端，其中该第三补偿开关的该控制端用以接收该第二驱动信号，该第三补偿开关的该第一端用以接收一系统低电压，该第三补偿开关的第二端耦接该驱动晶体管的该第二端；

一第四补偿开关，包含一第一端、一第二端及一控制端，其中该第四补偿开关的该控制端用以接收一第四驱动信号，该第四补偿开关的该第一端耦接该第三节点，该第四补偿开关的该第二端用以接收该系统低电压；以及

一第二补偿电容，耦接于该第二节点与该第三节点之间。

2.如权利要求1所述的像素电路，其特征在于，当该发光单元发光时，该第一补偿开关与该第三补偿开关关断，该第二补偿开关与该第四补偿开关导通，且该第三电压等于该系统低电压。

3.如权利要求1所述的像素电路，其特征在于，该第一重置开关包含一第一端、一第二端及一控制端，该第一重置开关的该控制端用以接收该第一驱动信号，该第一重置开关的该第一端用以通过该第一电源端接收一系统高电压，该第一重置开关的该第二端耦接该第一节点，

其中该重置电路更包含：

一第二重置开关，包含一第一端、一第二端及一控制端，其中该第二重置开关的该控制端用以接收一第四驱动信号，该第二重置开关的该第一端用以通过该第一电源端接收该系统高电压，该第二重置开关的该第二端耦接该补偿电路。

4.如权利要求3所述的像素电路，其特征在于，当该发光单元发光时，该第一重置开关关断，该第二重置开关导通，且该系统高电压高于该第一节点的一第一电压。

5.如权利要求3所述的像素电路，其特征在于：

当该发光单元不发光，且该第一重置开关与该第二重置开关导通时，该第一电压等于该系统高电压。

6.如权利要求1所述的像素电路，其特征在于，该数据电路更包含：

一数据开关，包含一第一端、一第二端及一控制端，其中该数据开关的该控制端用以接收一第二驱动信号，该数据开关的该第一端用以接收该数据电压，该数据开关的该第二端耦接该补偿电路。

7.一种显示装置，其特征在于，包含：

一栅极驱动器；

一源极驱动器；以及

多个像素电路，耦接于该源极驱动器与该栅极驱动器，且每个像素电路包含：

一发光单元，用以根据一驱动电流发光；

一重置电路，包含一第一重置开关及用于接收一第一电压的一第一节点，其中该第一重置开关耦接于该第一节点与一第一电源端之间，且该第一节点耦接于该驱动晶体管的该控制端；

一数据电路，耦接该补偿电路，用以提供一数据电压至该补偿电路；其中当该发光单元发光时，该第一重置开关与该第一补偿开关关断，且该第一重置开关、该第一节点及该第一补偿开关形成该第一电源端与该第二电源端之间的一漏电流路径以平衡该第一电压，且该第一电源端与该第二电源端用于提供不同电压；

其中该补偿电路更包含：

一第二节点，耦接于该重置电路，用以接收一第二电压；

一第三节点，耦接该数据电路，用以接收一第三电压；

一第二补偿电容，耦接于该第二节点与该第三节点之间。

8.如权利要求7所述的显示装置，其特征在于，该多个像素电路包含位于第i行的一第一像素电路与位于第i+1行的一第二像素电路，且该第一像素电路的该第一补偿开关的一控制端与该第二像素电路的该第一重置开关的一控制端用于接收相同的控制信号。

9.如权利要求7所述的显示装置，其特征在于，该第一重置开关包含一第一端、一第二端及一控制端，该第一重置开关的该控制端用以接收一第一驱动信号，该第一重置开关的该第一端用以通过该第一电源端接收一系统高电压，该第一重置开关的该第二端耦接该第一节点，

其中该重置电路更包含：

一第二重置开关，包含一第一端、一第二端及一控制端，其中该第二重置开关的该控制端用以接收相异于该第一驱动信号的另一驱动信号，该第二重置开关的该第一端用以通过该第一电源端接收该系统高电压，该第二重置开关的该第二端耦接该补偿电路；

其中当该发光单元发光时，该第一重置开关关断，该第二重置开关导通，且该系统高电压高于该第一节点的一第一电压；

其中当发光单元不发光，且该第一重置开关与该第二重置开关导通时，该第一电压等于该系统高电压。