CN102947937B - 半导体装置及半导体装置的制造方法 - Google Patents

Abstract

本发明的课题在于提高半导体装置的耐压特性。半导体装置具备包围元件区的终端区。在元件区内形成有主沟槽。在终端区内形成有包围元件区的终端沟槽。终端沟槽位于终端沟槽的最内周侧。在漂移区的表面上层叠有体区。主沟槽到达漂移区，并且在其内部形成有栅电极。终端沟槽到达漂移区。终端沟槽的侧壁和底面被氧化膜所覆盖。覆盖终端沟槽的底面的氧化膜的表面被埋入电极所覆盖。栅电压被施加于埋入电极。

Description

半导体装置及半导体装置的制造方法

技术领域

本申请要求基于2010年6月11日申请的日本专利申请第2010-133800号、以及2010年12月10日申请的日本专利申请第2010-275477号的优先权。所述申请的全部内容以参照的方式被引入到本说明书中。本申请涉及一种提高半导体装置的耐压的技术。尤其涉及一种能够提高如下的半导体装置的耐压的技术，所述半导体装置使用了碳化硅（以下，简略地表示为SiC），并具有嵌入有半导体结构（例如，金属氧化物半导体场效应晶体管结构、绝缘栅双极性晶体管结构或二极管结构等）的元件区、和包围元件区并扩张的终端绝缘区（终端区）。

背景技术

在半导体基板中嵌入作为半导体装置而发挥功能的半导体结构（金属氧化物半导体场效应晶体管、绝缘栅双极性晶体管、二极管等）的技术较为发达，所述半导体基板在第二导电型（例如n型）的漂移区的表面上层叠有第一导电型（例如p型）的体区。已知一种如下的技术，即，在这种半导体装置中，通过在嵌入有作为金属氧化物半导体场效应晶体管、绝缘栅双极性晶体管或二极管等而发挥功能的半导体结构的范围（元件区）的外侧，形成包围元件区的终端绝缘区（终端区），从而提高半导体装置的耐压。

此外，作为提高半导体装置的耐压的技术，已知一种静电场起电板结构。在一般的静电场起电板结构中，在半导体表面上隔着绝缘膜而形成导体部分。通过利用静电场起电板结构，以使被形成在半导体中的耗尽层扩张而防止电场集中，从而能够提高半导体装置的耐压。

此外，作为提高半导体装置的耐压的其他技术，已知一种FLR（FieldLimitingRing，场限环）结构。在FLR结构中，于元件区的外侧，以环状形成有FLR。在一般的FLR结构中，元件区的外周部被设定为第二导电型的漂移区。而且，具有在外周部的漂移区内，通过扩散而形成有第一导电型的区域的结构。通过FLR结构，能够使从元件区的外围部起延伸的耗尽层向FLR的外侧扩张。因此，能够防止电场集中于元件区的终端区，而导致半导体装置的耐压下降的情况。

另外，关于所述技术，公开了日本特开2001-15744号公报、日本特开平11-307785号公报、日本特开2004-6723号公报、日本特开平9-283754号公报、日本特开2001-358338号公报。

发明内容

发明所要解决的课题

SiC与Si相比，相对介电常数较小。因此，在使用了SiC的半导体装置中，由于耗尽层难以扩张，因此在半导体表面上隔着绝缘膜而形成有导体部分的、一般的静电场起电板结构中，难以得到耐压提高的效果。

此外，SiC与Si相比，杂质的扩散系数较小。因此在使用了SiC的半导体装置中，难以利用扩散而形成FLR结构。此外，在使用了SiC的一般的半导体装置中，由于以外延生长的方式形成体区，因此在晶片的整个表面上形成有体层。因此，在元件区的外周部也形成了体区。于是，难以采用通过扩散而在第二导电型的漂移区上形成第一导电型的区域的、一般的FLR结构。

本申请的技术是为了解决所述问题而发明的。即，本申请提供如下的耐压结构，即，即使在具备元件区和终端区、且难以通过静电场起电板结构或FLR结构来实现耐压提高的半导体装置中，也能够提高耐压的新型的耐压结构。

用于解决课题的方法

本申请所公开的半导体装置中，半导体基板使用了SiC。此外，本申请所公开的半导体装置具备半导体基板，所述半导体基板具有元件区、及包围该元件区的终端区。在元件区内形成有多个主沟槽。在终端区内形成有包围元件区的一个或多个终端沟槽。一个或多个终端沟槽在其最内周侧具有第一终端沟槽。在与第一终端沟槽相比靠内周侧的区域内的半导体基板中，于第二导电型的漂移区的表面上层叠有第一导电型的体区。主沟槽从半导体基板的表面起贯穿体区并到达漂移区，且在该主沟槽的内部形成有栅电极。第一终端沟槽从半导体基板的表面起贯穿体区并到达漂移区。第一终端沟槽的侧壁和底面被第一绝缘层所覆盖。第一绝缘层中的至少覆盖第一终端沟槽的底面的部分的、表面的至少一部分被导电层所覆盖。至少在导通电位未被施加于栅电极的期间内，与施加于栅电极或源极电极的电位为相同电位的电位被施加于导电层。

在第一终端沟槽的底面的至少一部分处，隔着第一绝缘层而形成有导电层。由此，在沟槽的底面上形成了静电场起电板结构。即，在元件区的外周部，形成有埋入型的静电场起电板。此外，第一终端沟槽从半导体基板的表面起贯穿体区并到达漂移区。因此，静电场起电板未形成于半导体基板的表面上，而是形成于漂移区附近。由此，能够在欲使耗尽层扩张的区域的附近形成静电场起电板。

而且，在导通电位未被施加于栅电极的期间内，与施加于栅电极或源极电极的电位为相同电位的电位被施加于埋入型的静电场起电板的导电层。因此，通过静电场起电板，使被形成于半导体中的耗尽层扩张，从而可得到防止电场集中的效果，进而提高元件区终端部附近的耐压。

在半导体基板使用了SiC的情况下，由于与使用Si的情况相比带隙较大，因此相对介电常数较小，从而耗尽层难以扩张。因此，即使在半导体基板的表面上设置静电场起电板结构，也难以像Si那样得到静电场起电板的效果。但是，通过形成埋入型的静电场起电板，即使在耗尽层难以扩张的情况下，也能够充分地得到静电场起电板的效果。因此，能够确保半导体装置的终端部的耐压。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，在终端区内形成有包围元件区的多个终端沟槽。该多个终端沟槽具有：被配置在最内周侧的第一终端沟槽；被配置在该第一终端沟槽的外周侧的一个或多个第二终端沟槽。在第一终端沟槽的外周侧的区域内的半导体基板中，也于第二导电型的漂移区的表面上层叠有第一导电型的体区。第二终端沟槽包围第一终端沟槽的外周，并具有与第一终端沟槽相比较窄的宽度，且从体区的表面起贯穿体区并到达漂移区，该第二终端沟槽的内部被绝缘体所填充。

当在终端区内，也于漂移区的表面上层叠有体区时，需要对终端区进行电隔离。作为在终端区内也于漂移区的表面上层叠有体区的结构的示例，可以列举出通过外延生长法而在半导体基板的整个表面上形成有体区的情况。而且，第二终端沟槽包围第一终端沟槽的外周，并从体区的表面起贯穿体区并到达漂移区。此外，第二终端沟槽被绝缘区域填充。因此，通过将第二终端沟槽填充的绝缘体，而能够对终端区进行电隔离。

此外，通过形成第二沟槽，从而使第一导电型的区域以呈环状包围第一终端沟槽的外周的方式而残留。于是，可以将残留成环状的第一导电型的区域作为FLR而使用。由此，即使在终端区内也于漂移区的表面上层叠有体区的结构中，也能够形成FLR。因此，由于通过FLR，能够进行对元件区终端部的电场缓和，因此能够更加可靠地确保终端部的耐压。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，还具备覆盖主沟槽的底面的第二绝缘层。优选为，第一绝缘层中的覆盖底面的部分的厚度被设定为，薄于第二绝缘层的厚度。通过以这种方式改变绝缘层的厚度，从而能够同时进行氧化膜的埋入、及终端部的形成。

在主沟槽内部中，于第二绝缘层的上方形成有栅电极。此外，在第一终端沟槽内部中，于第一绝缘层的上方形成有导电层。而且，第一绝缘层的覆盖底面的部分的厚度被设定为薄于第二绝缘层的厚度。由此，能够将静电场起电板结构形成于深于栅电极的位置处。于是，由于能够使静电场起电板位于更邻近欲使耗尽层扩张的区域的位置处，因此能够更加有效地得到静电场起电板的效果。

此外，在本申请所公开的半导体装置中，能够采取如下的方式，即，还具备：第二导电型的半导体区，其被形成于面向半导体基板的表面的范围内，并与主沟槽邻接，且通过体区而与漂移区分离。并且还具备：接触区，其被形成于体区的表面上，且与半导体区导通。优选为，在通过第一终端沟槽而被包围的区域的外侧未形成有接触区。

在被第一终端沟槽包围的区域的外侧，未形成有接触区。因此，位于第一终端沟槽的外侧的体区处于未与任何电极连接的状态。因此，能够使终端区处于与周围绝缘的浮动状态。

此外，在本申请所公开的半导体装置中，优选为，第一终端沟槽与第二终端沟槽的深度被设定为相同。由此，能够通过同一工序，而同时形成第一终端沟槽与第二终端沟槽。因此，能够简化半导体装置的制造工序。

此外，在本申请所公开的半导体装置中，优选为，第一终端沟槽与邻接于第一终端沟槽的终端沟槽之间的第一沟槽间距离被设定为，窄于第一终端沟槽与邻接于第一终端沟槽的主沟槽之间的第二沟槽间距离。由于在第一终端沟槽和与之邻接的终端沟槽之间的区域内，未形成有接触区，因此被形成在半导体中的耗尽层难以扩张。另一方面，由于在第一终端沟槽与主沟槽之间的区域内，形成有接触区，因此被形成在半导体中的耗尽层容易扩张。因此，通过使第一沟槽间距离窄于第二沟槽间距离，从而耗尽层变得容易扩张，进而能够提高终端区的耐压。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，主沟槽的上部通过第三绝缘层而被封堵。此外，导电层含有铝。此外，导电层连续覆盖如下这些表面，即，覆盖第一终端沟槽的底面和侧壁的第一绝缘层的表面、与第一终端沟槽相比靠内周侧的区域内的体区的表面、以及封堵主沟槽的第三绝缘层的表面。此外，在导电层上施加有与被施加于源极电极的电位为相同电位的电位。通过在第一终端沟槽的底面处，隔着第一绝缘层而形成导电层，从而形成了静电场起电板结构。此外，导电层也可以作为源极电极而发挥功能。而且，在导电层上，施加有与施加于源极电极上的电位为相同电位的电位。被施加于源极电极上的电位一般为较为稳定的电位（接地电位等）。因此，与向导电层施加被施加于栅电极上的电位的情况相比，能够使静电场起电板的效果更加稳定。

此外，在本申请所公开的半导体装置中，优选为，覆盖第一终端沟槽的外周侧的侧壁的第一绝缘层的厚度被设定为，厚于覆盖第一终端沟槽的内周侧的侧壁和底面的第一绝缘层的厚度。在使半导体装置断开时，若与施加于栅电极上的电位为相同电位的电位被施加于导电层上，则电场将集中于覆盖第一终端沟槽的外周侧的侧壁的第一绝缘层上。在本申请所公开的半导体装置中，由于第一终端沟槽的外周侧的侧壁部分的第一绝缘层的膜厚被增厚，因此能够缓和对于该部分的电场强度。由此，能够提高终端区的耐压。此外，第一绝缘层的膜厚越增厚，在覆盖有该第一绝缘层的部分处所产生的应力越增大。在本申请所公开的半导体装置中，第一终端沟槽的内周侧的侧壁和底面部分的第一绝缘层的膜厚被设定得较薄。因此，相比于将覆盖第一终端沟槽的侧壁和底面的绝缘层全部增厚的情况，能够减小在第一终端沟槽的内周侧的侧壁和底面上产生的应力。

此外，在本申请所公开的半导体装置中，第一绝缘层具备下层绝缘层和上层绝缘层。第一终端沟槽的侧壁和底面被下层绝缘层所覆盖。在导电层中形成有第一端部。导电层被形成于与第一端部相比靠内周侧的区域内。在从垂直上方观测半导体装置时，第一端部的位置位于，与被覆盖在第一终端沟槽的外周侧的侧壁上的、第一绝缘层的表面的位置相比靠内周侧的位置处。覆盖第一终端沟槽的侧壁的下层绝缘层的表面、覆盖下层绝缘层的表面的导电层的表面和侧壁、以及在与导电层的第一端部相比靠外周侧的区域内覆盖第一终端沟槽的底面的下层绝缘层的表面，被上层绝缘层所覆盖。作为下层绝缘层的一个示例，可列举出填埋主沟槽等的绝缘层。作为上层绝缘层的一个示例，可列举出被形成在基板与布线之间的层间绝缘膜。在本申请所公开的半导体装置中，在导电层的第一端部的侧壁、与第一终端沟槽的外周侧的侧壁上，覆盖有上层绝缘层。于是，存在于导电层的第一端部与第一终端沟槽的外周侧的侧壁之间的绝缘层的厚度，被增厚与覆盖上层绝缘层相对应的量。因此，由于能够增厚电场集中的部分的绝缘层的厚度，因此能够缓和电场强度。

此外，在本申请所公开的半导体装置中，优选为，从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的距离为如下的距离，即，从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的区域，通过覆盖导电层的上层绝缘层，而以不存在空隙的方式被填埋的距离。

由于在被覆盖于第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面、与导电层的第一端部之间未覆盖有导电层，从而有时会形成有沟槽形状的区域。而且，在本申请所公开的半导体装置中，该沟槽形状的区域在被上层绝缘层填埋时，以不存在空隙的状态而被填埋。因此，能够进一步提高缓和电场强度的效果。

此外，在本申请所公开的半导体装置中，优选为，从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的距离为，覆盖导电层的上层绝缘层的厚度的两倍。在理想的上层绝缘层中，被覆盖于导电层上的上层绝缘层的厚度、与被覆盖于第一终端沟槽的外周侧的侧壁和导电层的第一端部上的上层绝缘层的厚度相等。因此，在本申请所公开的半导体装置中，在通过上层绝缘层来填埋被覆盖于第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面、与导电层的第一端部之间的区域时，能够形成不存在空隙的状态。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，主沟槽的上部通过第三绝缘层而被封堵。此外，导电层含有铝。在导电层中形成有第一端部。导电层被形成于与第一端部相比靠内周侧的区域内。在从垂直上方观测所述半导体装置时，第一端部的位置位于，与被覆盖在第一终端沟槽的外周侧的侧壁上的、第一绝缘层的表面的位置相比靠内周侧的位置处。导电层连续覆盖如下这些表面，即，覆盖第一终端沟槽的底面和侧壁的第一绝缘层的表面、与第一终端沟槽相比靠内周侧的区域内的体区的表面、以及封堵主沟槽的第三绝缘层的表面。在导电层上施加有与被施加于源极电极的电位为相同电位的电位。覆盖第一终端沟槽的侧壁的第一绝缘层的表面、覆盖第一绝缘层的表面的导电层的表面和侧壁、以及在与导电层的第一端部相比靠外周侧的区域内覆盖第一终端沟槽的底面的第一绝缘层的表面，被第四绝缘层所覆盖。通过在第一终端沟槽的底面上隔着第一绝缘层而形成有导电层，从而形成了静电场起电板结构。此外，导电层也可以作为源极电极而发挥功能。由于被施加于源极电极上的电位一般为较为稳定的电位（接地电位等），因此能够使静电场起电板的效果更加稳定。此外，在本申请所公开的半导体装置中，第四绝缘层被覆盖于导电层的第一端部的侧壁、及第一终端沟槽的外周侧的侧壁上。于是，存在于导电层的第一端部与第一终端沟槽的外周侧的侧壁之间的绝缘层的厚度，被增厚与覆盖第四绝缘层相对应的量。因此，由于能够使电场集中的部分的绝缘层的厚度增厚，因此能够缓和电场强度。

此外，在本申请所公开的半导体装置中，优选为，从被覆盖在第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面起到导电层的第一端部为止的距离为如下的距离，即，从被覆盖在第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面起到导电层的第一端部为止的区域，通过覆盖导电层的第四绝缘层，而以不存在空隙的状态被填埋的距离。由于在被覆盖于第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面、与导电层的第一端部之间，未覆盖有导电层，因此有时会形成有沟槽形状的区域。而且，在本申请所公开的半导体装置中，该沟槽形状的区域在被第四绝缘层填埋时，以不存在空隙的状态被填埋。因此，能够进一步提高缓和电场强度的效果。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，在第一终端沟槽的开口部周围的半导体基板的表面上形成有导电层的端部。而且，在从垂直上方观测半导体装置时，存在于第一终端沟槽的外周侧的、导电层的端部的位置位于，与第一终端沟槽的外周侧的侧壁的位置相比靠内周侧的位置处。在导电层中产生的电场施加于覆盖第一终端沟槽的侧壁的第一绝缘层上。这种情况下，电场所施加的区域的第一绝缘层的厚度与第一终端沟槽的深度相等，从而变厚。由此，由于能够缓和向第一绝缘层的电场集中，因此能够提高终端区的耐压。

此外，在本申请所公开的半导体装置中，优选为，在位于第一终端沟槽的底面处的漂移区的至少一部分中，形成有第一导电型的第一扩散层。由此，第一扩散层与漂移区之间的PN接合部处的耗尽层向漂移区侧大幅度延伸。因此，高电压难以进入被覆盖于第一终端沟槽的侧壁上的第一绝缘层中。由此，能够缓和被覆盖于第一终端沟槽的侧壁上的第一绝缘层处的电场集中。

此外，在本申请所公开的半导体装置中，优选为，第二终端沟槽被设置有多个，在存在于相互邻接的第二终端沟槽之间的漂移区的至少一部分中，形成有第一导电型的第二扩散层。通过形成有多个第二终端沟槽，从而残留成环状的第一导电型的区域作为FLR而使用。此外，由于在第二终端沟槽间形成有第二扩散层，因此第二扩散层与漂移区的PN接合部处的耗尽层向漂移区侧延伸。由此，能够进一步提高使从元件区的外围部起延伸的耗尽层向FLR的外侧扩张的效果。因此，能够进一步可靠地确保终端部的耐压。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，第一扩散层具有第三端部。此外，第一扩散层被形成于与第三端部相比靠内周侧的区域内。此外，在从垂直上方观测半导体装置时，第三端部的位置位于，与第一终端沟槽的外周侧的侧壁的位置相比靠外周侧的位置处。电场集中于作为第一终端沟槽的底面与第一终端沟槽的外周侧的侧壁之间的接合部的、角部上。而且，在本申请所公开的半导体装置中，能够将第一扩散层形成为，覆盖该角部。因此，能够缓和第一终端沟槽的角部处的电场集中。

此外，在本申请所公开的半导体装置中，可以采取如下的方式，即，第一扩散层具有第四端部。第一扩散层被形成于与第四端部相比靠外周侧的区域内。在从垂直上方观测半导体装置时，第四端部的位置位于，与第一终端沟槽的内周侧的侧壁的位置相比靠外周侧的位置处。当第一扩散层被形成为，与存在于与第一终端沟槽相比靠内周侧的区域内的体区接触时，耗尽层将以第一扩散层为起点而延伸。这种情况下，不能通过静电场起电板而充分得到使被形成于半导体中的耗尽层扩张的效果。在本申请所公开的半导体装置中，第一扩散层的第四端部位于与第一终端沟槽的内周侧的侧壁的位置相比靠外周侧的位置处。由此，能够防止第一扩散层以与存在于相比第一终端沟槽靠内周侧的区域内的体区接触的方式而被形成的情况。因此，能够充分地得到静电场起电板的效果。

此外，本申请所公开的半导体装置的制造方法为制造如下半导体装置的方法，所述半导体装置在于第二导电型的漂移区的表面上层叠有第一导电型的体区的半导体基板上，形成有元件区、及包围该元件区的终端区。在所述半导体装置中，具备半导体基板，所述半导体基板具有元件区、及包围该元件区的终端区。在元件区内形成有多个主沟槽。在终端区内形成有包围元件区的一个或多个终端沟槽。一个或多个终端沟槽在其最内周侧具有第一终端沟槽。在与第一终端沟槽相比靠内周侧的区域内的半导体基板中，于第二导电型的漂移区的表面上层叠有第一导电型的体区。该制造方法包括沟槽形成工序，在元件区内形成多个主沟槽，且以包围元件区的方式形成从半导体基板的表面起贯穿体区并到达漂移区的一个或多个终端沟槽，多个所述主沟槽从半导体基板的表面起贯穿体区并到达漂移区。该制造方法包括绝缘膜形成工序，在半导体基板的表面上形成预定厚度的绝缘膜。该制造方法包括蚀刻工序，选择性地将元件区内的绝缘膜蚀刻预定量。该制造方法包括导电层形成工序，选择性地在主沟槽内部和第一终端沟槽内部形成导电层。

在沟槽形成工序中，同时形成了主沟槽与一个或多个终端沟槽。在绝缘膜形成工序中，在主沟槽与终端沟槽双方的内部形成了绝缘膜。在蚀刻工序中，主沟槽内的绝缘膜被去除了预定量。另外，优选为，预定量被设定为，能够使在后文所述的导电层形成工序中被填埋于主沟槽内的导电层的下端面位于漂移区与体区的界面附近的量。在导电层形成工序中，在主沟槽内部与第一终端沟槽内部双方形成有导电层。因此，在主沟槽内部形成有电极，且在第一终端沟槽的底面上形成有埋入型的静电场起电板结构。

由此，能够利用与将填埋有电极的主沟槽形成于元件区内的工序相同的工序，而将埋入型的静电场起电板形成于终端区内。因此，由于无需具备用于形成埋入型的静电场起电板的专门的工序，因此能够简化半导体装置的制造工序。

此外，在本申请所公开的半导体装置的制造方法中，优选为，沟槽形成工序形成第一终端沟槽，且形成第二终端沟槽，所述第二终端沟槽包围第一终端沟槽的外周，并具有与第一终端沟槽相比较窄的宽度，且从体区的表面起贯穿体区并到达漂移区。并且优选为，在绝缘膜形成工序中被形成的绝缘膜的预定厚度为，第二终端沟槽被绝缘膜完全地填充，且第一终端沟槽未被绝缘膜完全地填充的厚度。

通过沟槽形成工序，而同时形成了主沟槽、第一终端沟槽以及第二终端沟槽。通过绝缘膜形成工序，从而在主沟槽、第一终端沟槽以及第二终端沟槽内部形成有绝缘膜。而且，第二终端沟槽的宽度被设定为窄于第一终端沟槽的宽度。因此，当将绝缘膜的预定厚度设定为，第二终端沟槽被绝缘膜完全填充，且第一终端沟槽未被绝缘膜完全地填充的厚度时，则能够通过一次绝缘膜形成工序而同时形成填充有绝缘膜的第二终端沟槽、以及在侧壁和底面上形成有绝缘膜的第一终端沟槽。由此，能够通过将第二终端沟槽填充的绝缘区域来对终端区进行电隔离。而且，能够将在终端区残留成环状的第一导电型的区域作为FLR而使用。此外，由于无需具备用于形成第二终端沟槽的专门的工序，因此能够简化半导体装置的制造工序。

附图说明

图1为表示本申请的第一实施例的半导体装置的俯视图。

图2为沿着图1中的II-II线的剖视图。

图3为表示本申请的实施例所涉及的半导体装置的制造工序的图（其1）。

图4为表示本申请的实施例所涉及的半导体装置的制造工序的图（其2）。

图5为表示本申请的实施例所涉及的半导体装置的制造工序的图（其3）。

图6为表示本申请的实施例所涉及的半导体装置的制造工序的图（其4）。

图7为表示本申请的实施例所涉及的半导体装置的制造工序的图（其5）。

图8为表示本申请的实施例所涉及的半导体装置的制造工序的图（其6）。

图9为表示本申请的实施例所涉及的半导体装置的模拟结果的图（其1）。

图10为表示本申请的实施例所涉及的半导体装置的模拟结果的图（其2）。

图11为表示本申请的实施例所涉及的半导体装置的改变例的剖视图。

图12为表示本申请的第三实施例的半导体装置的剖视图。

图13为表示本申请的第四实施例的半导体装置的俯视图。

图14为沿着图13中的XIV-XIV线的剖视图。

图15为表示本申请的实施例所涉及的半导体装置的制造工序的图（其1）。

图16为表示本申请的实施例所涉及的半导体装置的制造工序的图（其2）。

图17为表示本申请的第二实施例的半导体装置的剖视图。

图18为表示本申请的第五实施例的半导体装置的剖视图。

具体实施方式

预先列举以下所要说明的实施例的主要特征。

（特征1）被形成于元件区内的半导体结构为金属氧化物半导体场效应晶体管结构。

（特征2）被形成于元件区内的半导体结构为绝缘栅双极性晶体管结构。

（特征3）第一导电型的体层通过外延生长的方法而形成。由于SiC与Si相比，杂质的扩散系数较小，因此难以通过杂质扩散而形成体层。因此，优选通过外延生长来形成体层。由此，由于在半导体基板的整个表面上形成有体区，因此形成在终端区内，于漂移区的表面上层叠有体区的结构。

（特征4）导电层为多晶硅或铝。多晶硅或铝为形成栅电极的一般材料。因此，能够通过共同的工序同时进行栅电极的形成工序与导电层的形成工序。因此，能够简化半导体装置的制造工序。

（特征5）第二扩散层与被层叠于漂移区的表面上的体区分离。由此，相比于第二扩散层与体区相接的情况，能够将第二扩散层形成在漂移区内的更深的位置处。于是，能够使第二扩散层与漂移区之间的PN接合部处的耗尽层向漂移区侧进一步延伸。因此，能够进一步提高使从元件区的外围部起延伸的耗尽层向FLR的外侧扩张的效果。

（特征6）第一终端沟槽、与邻接于第一终端沟槽的终端沟槽之间的第一沟槽间距离被设定为，窄于彼此邻接的主沟槽间的第三沟槽间距离。与彼此邻接的主沟槽间的区域相比，在第一终端沟槽、与邻接于该第一终端沟槽的终端沟槽之间的区域中，被形成在半导体中的耗尽层难以扩张。因此，通过将第一沟槽间距离设定为窄于第三沟槽间距离，从而能够使耗尽层更容易扩张，进而能够更加有效地发挥FLR的作用。

（特征7）存在于第一终端沟槽与邻接于第一终端沟槽的第二终端沟槽之间的、漂移区的至少一部分处，形成有第一导电型的第三扩散层，第三扩散层与第一扩散层分离。由于形成有第三扩散层，从而在第三扩散层与漂移区之间的PN接合部处的耗尽层向漂移区侧延伸。由此，能够进一步提高使从元件区的外围部起延伸的耗尽层向FLR的外侧扩张的效果。因此，能够更加可靠地确保终端部的耐压。

实施例1

以下，参照附图，详细说明将本发明具体化了的半导体装置的第一实施例。图1为第一实施例的半导体装置100的俯视图。图2为沿着图1中的II-II线的剖视图。更确切地讲，图2的沿着I-I线的剖视图对应于图1。但是，图1中，省略了对于漂移区112的剖面线。

如图1所示，半导体装置100利用具有外周104的半导体基板102而被制造。半导体基板102被划分为，嵌入有进行晶体管动作的半导体结构的元件区105（图1中的虚线所表示的框X内）、以及包围该元件区105的终端区107。

在元件区105内，以在图1中的上下方向延伸的方式而形成有6条主沟槽113。另外，主沟槽113的条数并不限定于6条，而是能够设定为任意的条数。在终端区107内，形成有沿着外周104而在外周104的内侧延伸的3层终端沟槽161～163。终端沟槽161～163形成沿着外周104而环绕元件区105一周的闭合环状。

参照图2，对半导体装置100的内部结构进行说明。半导体装置100为，使用了碳化硅（以下，简略地表示为SiC）的半导体装置。如图2所示，半导体基板102中，从背面侧朝向表面侧（从图中的下侧朝向上侧），依次层叠有n+漏极区111、n-漂移区112、p-体区141。由于SiC与Si相比，杂质的扩散系数较小，因此难以通过杂质扩散而形成体区141。因此体区141通过外延生长法而形成。通过外延生长法，而在半导体基板102的整个表面上形成有体区141。因此，在终端区107内，也形成在漂移区112的表面上层叠有体区的结构。

对元件区105的结构进行说明。主沟槽113从半导体基板102的表面101起贯穿体区141而到达漂移区112。主沟槽113彼此的间隔均等。各个主沟槽113的侧壁被栅极氧化膜所覆盖。此外，于各个主沟槽113的底面，填埋有氧化膜171a。在各个主沟槽113中，以通过栅极氧化膜和氧化膜171a而与半导体基板102绝缘的状态，填埋有栅电极122。栅电极122的材料为多晶硅。各个栅电极122从体区141的表面起贯穿体区141而到达漂移区112。

在半导体基板102的表面101中，于与主沟槽113邻接的位置处，形成有n＋源极区131。此外，在源极区131彼此的间隙处，形成有p＋体接触区132。在源极区131与体接触区132的表面上形成有源极电极133。源极电极133与源极布线S相连接。另外，在被终端沟槽161所包围的区域的外侧，未形成有源极电极133。

栅电极122与栅极布线G相连接。栅电极122中施加有栅电压。栅电极122与源极电极133及源极布线S绝缘。栅电压为用于控制是否使电流流向元件区105的电压。n＋漏极区111与漏极布线D相连接。漏极布线D被用于与正电位连接，源极布线S被用于接地。在元件区105内，通过源极区131、体区141、漂移区112、漏极区111以及栅电极122，从而形成了纵向型的功率金属氧化物半导体场效应晶体管结构。

对终端区107的结构进行说明。在终端区107内，形成有终端沟槽161～163。终端沟槽161被配置于3层的终端沟槽的最内周侧。终端沟槽162和163包围终端沟槽161，并被配置于终端沟槽161的外周侧。终端沟槽161～163的深度被设定为彼此相同。此外，沟槽161～163的深度被设定为与主沟槽113相同的深度。终端沟槽161～163从半导体基板102的表面101起贯穿体区141而到达漂移区112。

终端沟槽161的宽度为宽度W1。宽度W1的值例如可以设定为5～20（μm）的值。终端沟槽162和163的宽度为宽度W2。终端沟槽162和163的宽度W2被设定为窄于终端沟槽161的宽度W1的宽度。

对终端沟槽161的结构进行说明。终端沟槽161的侧壁和底面被氧化膜171所覆盖。此外，在覆盖终端沟槽161的侧壁和底面的氧化膜171的表面上，形成有埋入电极124。埋入电极124的材料为多晶硅。因此，埋入电极124由与栅电极122相同的材料而形成。此外，埋入电极124与栅极布线G相连接。因此在埋入电极124上，施加有与栅电极122相同的栅电压。

当着眼于终端沟槽161的底面部时，构成如下结构，即，在漂移区112的表面上，隔着氧化膜171而形成有埋入电极124。由此，在终端沟槽161的底面部上，形成了静电场起电板结构。此外，终端沟槽161从半导体基板102的表面101起贯穿体区141而到达漂移区112。因此，静电场起电板结构并未被形成于半导体基板102的表面101上，而是形成于漂移区112附近。即，形成了埋入型的静电场起电板。

此外，将终端沟槽161的底面上的氧化膜171的厚度定义为厚度T1。同样，将主沟槽113的底面上的氧化膜171a的厚度定义为厚度T2。厚度T1被设定为，薄于厚度T2。由此，能够使静电场起电板结构形成于与栅电极122相比较深的位置处。

此外，对埋入电极124的位置进行说明。在终端沟槽161的开口部外围的半导体基板102的上表面上，于芯片外侧方向（终端区107方向）上形成有端部124a，且在芯片内侧方向（元件区105方向）上形成有端部124b。此处，将覆盖终端沟槽161的侧壁的氧化膜171的厚度定义为厚度T11。此外，将覆盖体区141b的表面的氧化膜171的厚度定义为厚度T12。此外，将终端沟槽161中的芯片外侧方向上的侧壁的位置定义为侧壁位置P1。优选为，将端部124a的位置设定为与侧壁位置P1相比靠芯片内侧方向（图2右侧）的位置处。而且，更加优选为，将端部124a的位置设定在厚度T11的范围内。

在埋入电极124中产生有电场。所产生的电场中，相比于端部124b侧，端部124a侧成为较高的电场。在端部124a超过侧壁位置P1而位于芯片外侧方向（图2左侧）的情况下，在埋入电极124中所产生的电场将施加于覆盖体区141b的表面的氧化膜171上。这种情况下，电场所施加的区域内的氧化膜171的厚度变薄为厚度T12。另一方面，在端部124a位于与侧壁位置P1相比靠芯片内侧方向（图2右侧）的情况下，在埋入电极124中所产生的电场将施加于覆盖终端沟槽161的侧壁的氧化膜171上。这种情况下，电场所施加的区域内的氧化膜171的厚度与终端沟槽161的深度相等，从而变厚。按照以上方式，由于通过使端部124a的位置位于与侧壁位置P1相比靠芯片内侧方向的位置处，从而能够使电场所施加的区域内的氧化膜171的厚度变厚，因此能够缓和向氧化膜171的电场集中。由此，能够使终端区107的耐压提高。

对通过终端沟槽162和163而形成的、FLR（FieldLimitingRing：场限环）结构进行说明。在本申请的半导体装置100中，通过外延生长法，而使体区141形成于漂移区112的整个表面上。于是，在终端区107内，于漂移区112的表面上也层叠有体区141。因此，需要对终端区107进行电隔离。

终端沟槽162和163具有包围元件区105的形状，并形成于终端区107内。此外，终端沟槽162和163从体区141的表面起贯穿体区141并到达漂移区112。此外，终端沟槽162和163被氧化膜171所填充。因此，通过终端沟槽162和163，从而能够对终端区107进行电隔离。

此外，通过形成终端沟槽162和163，从而使p型的体区141b、141c、141d（图2）以呈环状包围终端沟槽161的外周的方式而残留。于是，能够将残留成环状的体区141b、141c、141d作为FLR而使用。

此外，在被终端沟槽161包围的区域的外侧，未形成有源极电极133。因此，位于终端沟槽161的外侧的体区141b、141c、141d成为未与任何电极连接的状态。即，能够使终端区107处于与周围绝缘的浮动状态。

对半导体装置100的动作进行说明。半导体装置100在如下状态下被使用，即，源极布线S被接地而维持在GND电位，并向漏极布线D施加有正电压的状态。当向栅电极122施加正电压时，在面向栅电极122的区域内，体区141a进行反转，而形成沟道，从而源极区131与漏极区111之间导通。若不向栅电极122施加正电压，则电流不会在源极区131与漏极区111之间流通。由此，半导体装置100进行晶体管动作。

利用图9和图10，对通过埋入型的静电场起电板结构而产生的耐压提高的效果进行说明。图9和图10为，关于元件区与终端区的边界附近的截面中的、耗尽层的扩张的模拟结果。

图9所示的半导体装置100e具有在终端区107e（图9左侧）内形成有8条终端沟槽162e的结构。终端沟槽162e为填充有氧化膜的沟槽。此外，在终端沟槽162e彼此之间形成有7个作为FLR而发挥功能的体区141e。

另一方面，图10的半导体装置100f具有在终端区107f（图10左侧）的最内周形成有终端沟槽161f的结构。终端沟槽161f为具有埋入静电场起电板结构的沟槽。此外，在终端沟槽161f的外周侧，形成有5条终端沟槽162f。终端沟槽162f为填充有氧化膜的沟槽。此外，在终端沟槽161f的外周侧，形成有5个作为FLR而发挥功能的体区141f。

此外，本申请中，对在栅电压的开关断开后，耗尽层伸展的状态实施模拟。此外，对向半导体装置100施加反向偏置电压的情况实施模拟。另外，在半导体装置100e与100f中，漂移层浓度、漂移层厚度、沟槽深度、外加电压等其他的模拟条件被设定为相同的条件。因此，半导体装置100e与100f的不同点在于有无终端沟槽161f。

在图9和图10中，空白的区域表示耗尽层。在半导体装置100f（图10）中，与半导体装置100e（图9）相比，耗尽层更向终端区107f侧扩张。其原因在于，在图10的半导体装置100f中，通过终端沟槽161f的埋入型的静电场起电板结构，而促进了漂移区112内的耗尽化。而且，耗尽化的面积越扩张，源漏耐压越高。通过以上方式可知，通过埋入型的静电场起电板，可得到使在漂移区112内形成的耗尽层扩张，从而防止电场集中的效果。而且，可知，提高了元件区终端部附近的耐压。

对本申请的第一实施例所涉及的半导体装置100的效果进行说明。例如，在半导体基板使用SiC的情况下，由于与Si相比带隙较大，因此相对介电常数较小，从而耗尽层难以扩张。因此，即使在SiC制的半导体装置的表面上设置静电场起电板结构，也难以得到如通过Si制的半导体装置所得到的这种耐压提高效果。但是，在本申请的半导体装置100中，形成了埋入型的静电场起电板。由此，能够在欲使耗尽层扩张的区域的附近形成静电场起电板。因此，即使在使用耗尽层难以扩张的SiC的情况下，也能够通过静电场起电板，而得到使被形成在半导体中的耗尽层扩张，从而防止电场集中的效果。因此，能够可靠地确保元件区105的终端部的耐压。

此外，通过形成有终端沟槽162和163，从而使p型的体区141b、141c、141d以呈环状包围终端沟槽161的外周的方式而残留。于是，能够将残留成环状的体区作为FLR而使用。由此，即使是在终端区107的漂移区112的表面上层叠有体区141的结构，也能够形成FLR。因此，能够通过FLR，而实施对元件区终端部的电场缓和。

接下来，利用图3至图8，对半导体装置100的制造工序进行说明。图3至图8为沿着图1中的II-II线的剖视图。首先，在漂移区112上，通过外延生长而形成有体区141。由此，制造出图3所示这种半导体基板102，所述半导体基板102在漂移区112上具有外延层的体区141。此外，形成源极区131和体接触区132。

接下来，在该半导体基板102的表面101上，通过CVD（ChemicalVaporDeposition：化学气相沉积）法而形成氧化膜层，并在氧化膜层的上表面上形成抗蚀剂层。然后，通过光蚀刻技术，而在氧化膜层上形成与主沟槽113、终端沟槽161～163相对应的开口部。另外，光蚀刻技术指，从光刻法到RIE(ReactiveIonEtching：反应离子刻蚀)等的蚀刻为止的一系列的处理。由于光蚀刻技术中可以使用现有公知的方法，因此此处省略详细的说明。接下来，将氧化膜层作为掩膜，而实施对体区141和漂移区112的干蚀刻。由此，如图4所示，在元件区105内形成了多个主沟槽113，并在终端区107内形成了终端沟槽161～163。此外，由于主沟槽113、终端沟槽161～163全部被设定为相同的深度，因此能够同时形成这些沟槽。因此，由于无需用于形成终端沟槽161～163的追加工序，从而能够简化半导体装置100的制造工序。

接下来，如图5所示，通过CVD法，从而在半导体基板102的表面101的整个面上，堆积预定厚度的氧化膜171。由此，在主沟槽113和终端沟槽161～163的内部，填埋有氧化膜171。氧化膜171例如可以将TEOS（TetraEthylOrthoSilicate：正硅酸乙酯）、BPSG（BoronPhosphorSilicateGlass：硼磷硅玻璃）、SOG（SpinonGlass：旋涂玻璃）作为原料而使用。

对氧化膜171的膜厚的决定方法进行说明。终端沟槽162和163的宽度W2被设定为，窄于终端沟槽161的宽度W1。此外，主沟槽113的宽度W3被设定为，窄于终端沟槽161的宽度W1。因此，氧化膜171的膜厚只需被设定为，主沟槽113、终端沟槽162和163被完全填埋而终端沟槽161未被彻底填埋的厚度即可。由此，能够通过一次氧化膜形成工序而同时形成填充有氧化膜171的主沟槽113、终端沟槽162和163、以及于侧壁和底面上形成有氧化膜171的终端沟槽161。

此外，终端沟槽161的元件区105侧（图2右侧）由于存在源极电极133，因此成为源极电位。另一方面，终端沟槽161的终端区107侧（图2左侧）由于不存在源极电极133，因此成为高电位状态。因此，优选为，氧化膜171的膜厚为，能够承受在终端沟槽161中产生的电场的厚度。氧化膜171的膜厚例如也可以被设定为1（μm）的值。接下来，如图6所示，在半导体基板102的表面中的终端区107上，形成抗蚀剂层201。而且，将抗蚀剂层201作为掩膜，而进行对氧化膜171的蚀刻。由此，使元件区105内的体区141的表面露出。此外，实施对被填充于主沟槽113内的氧化膜171a的高度调节。此处，优选为，氧化膜171a的高度被调节为如下的高度，即，在后述的多晶硅沉积工序中，使被填埋于主沟槽113中的栅电极122的下端面，位于漂移区112与体区141的界面附近的高度。此外，终端区107的氧化膜171由于被抗蚀剂层201所保护，因此未被实施蚀刻。在氧化膜171a的高度调节结束时，去除抗蚀剂层201。

如图7所示，在主沟槽113的壁面上，通过热氧化工序而形成有热氧化膜。由此，形成了栅极氧化膜。

接下来，在半导体基板102的表面上沉积多晶硅。而且，通过光蚀刻技术，而去除了主沟槽113和终端沟槽161以外的部分的多晶硅。因此，如图8所示，通过使主沟槽113被多晶硅填充，从而形成了栅电极122。此外，通过将多晶硅沉积于终端沟槽161的侧壁和底面，从而形成了埋入电极124。由此，能够通过一次电极形成工序而同时形成栅电极122与埋入电极124。

对多晶硅的膜厚的决定方法进行说明。终端沟槽161的开口宽度W4被设定为，宽于主沟槽113的开口宽度W5。因此，多晶硅的膜厚只需被设定为，主沟槽113被完全填埋，而终端沟槽161未被彻底填埋的厚度即可。

另外，在形成埋入电极124时，由于终端沟槽161内部未被多晶硅完全填充，因此形成了槽部125。槽部125只需由BPSG膜或SOG膜等填埋即可。最后，通过形成源极电极和漏极电极，从而完成了图2所示的半导体装置100。

对通过本申请的半导体装置100的制造工序而得到的效果进行说明。在本申请的制造工序中，能够利用一次蚀刻工序而同时形成多个主沟槽113、终端沟槽161～163。此外，能够利用一次氧化膜形成工序而同时形成如下工序，即，由氧化膜完全填埋主沟槽113、终端沟槽162和163的工序，以及使氧化膜堆积于终端沟槽161的侧壁和底面上的工序。此外，能够利用一次电极形成工序而同时形成栅电极122与埋入电极124。因此，由于无需用于形成终端沟槽161～163的追加工序，从而能够简化半导体装置100的制造工序。

实施例2

对第二实施例所涉及的半导体装置100g进行详细说明。如图17所示，在半导体装置100g中，终端沟槽161的侧壁和底面被氧化膜171和层间绝缘层172所覆盖。此外，主沟槽113的上部被层间绝缘层172b所覆盖。而且，以连续覆盖如下表面的方式，而形成有金属膜174，所述表面为，覆盖终端沟槽161的底面和侧壁的层间绝缘层172的表面、与终端沟槽161相比靠内周侧的区域内的体区141a的表面、封堵主沟槽113的层间绝缘层172b的表面。此外，金属膜174与源极电极（未图示）相连接，从而施加有源极电压。作为金属膜174的一个示例，可以列举铝。另外，金属膜174能够使用含有铝的合金或铜等各种的金属。

施加有栅电压的栅电极122、与施加有源极电压的金属膜174通过层间绝缘层172b而被电绝缘。层间绝缘层172b中，在图17的纵深方向上的某个截面处，形成有使栅电极122的表面露出的接触孔。此外，经由这些接触孔而形成有与栅电极122连接的栅电极（未图示）。

对终端沟槽161的结构进行说明。终端沟槽161的侧壁和底面被氧化膜171和层间绝缘层172所覆盖。此外，在覆盖终端沟槽161的侧壁和底面的层间绝缘层172的表面上形成有金属膜174。另外，由于图17所示的内部结构的其他结构与图2所示的内部结构相同，因此此处省略说明。

对本申请的第二实施例所涉及的半导体装置100g的效果进行说明。当着眼于终端沟槽161的底面部时，形成在漂移区112的表面上，隔着氧化膜171和层间绝缘层172而形成有作为埋入电极而发挥功能的金属膜174的结构。由此，能够在终端沟槽161的底面部形成静电场起电板结构。因此，与第一实施例所涉及的半导体装置100（图2）相同，能够在欲使耗尽层扩张的区域的附近形成静电场起电板。因此，即使在使用耗尽层难以扩张的SiC的情况下，也能够通过静电场起电板，而得到使被形成在半导体中的耗尽层扩张，从而防止电场集中的效果。

此外，在第二实施例所涉及的半导体装置100g（图17）中，在作为埋入电极而发挥功能的金属膜174上，施加有源极电压。源极电压一般为较为稳定的电位（接地电位等）。另一方面，栅电压为在导通电位和断开电位之间变动的电位。因此，相比于向金属膜174施加栅电压的情况，能够使静电场起电板的效果更加稳定。

实施例3

对第三实施例所涉及的半导体装置100b进行详细说明。

如图12所示，在半导体装置100b中，终端沟槽161的侧壁和底面被氧化膜171所覆盖。此外，在覆盖终端沟槽161的侧壁和底面的氧化膜171的表面上，形成有埋入电极124c。埋入电极124c的材料为多晶硅。此外，埋入电极124c与栅极布线G相连接。

对埋入电极124c的形成位置进行说明。在埋入电极124c上，形成有端部124d。此处，当从垂直上方观测半导体装置100b时，将被覆盖于终端沟槽161的芯片外侧方向（终端区107方向）的侧壁上的氧化膜171的表面的位置定义为位置P2。端部124d的位置位于与位置P2相比靠芯片内侧方向的位置处。而且，埋入电极124c被形成于与端部124d相比靠芯片内侧方向（元件区105方向）的区域内。

此外，被形成于终端沟槽161的侧壁上的埋入电极124c的表面、被形成于终端沟槽161的底面上的埋入电极124c的表面和端部124d、在与端部124d相比靠芯片外侧方向的区域内覆盖终端沟槽161的底面的氧化膜171的表面、与终端沟槽161相比靠芯片外侧方向的区域内的半导体基板102的表面101，被层间绝缘层172所覆盖。层间绝缘层172为，被形成于基板与布线之间的绝缘层。作为层间绝缘层172的一个示例，可以列举BPSG膜。

在位置P2、与埋入电极124c的端部124d之间，由于未覆盖有埋入电极124c，因此形成了沟槽形状的区域。而且，对于从位置P2到埋入电极124c的端部124d的距离D5，只需决定为，该沟槽形状的区域在不存在空隙的状态下被层间绝缘层172填埋即可。具体而言，距离D5通过层间绝缘层172的台阶覆盖率而被决定。台阶覆盖率为，被覆盖于沟槽的侧壁上的层间绝缘层172的厚度相对于被覆盖于沟槽的底面上的层间绝缘层172的厚度的比例。在典型的层间绝缘层172中，台阶覆盖率为100％，可以认为被覆盖于沟槽的底面和侧壁上的膜厚相等。这种情况下，当将覆盖位于终端沟槽161底面上的埋入电极124c的层间绝缘层172的厚度定义为厚度T21时，优选为，距离D5被设为厚度T21的两倍。另外，在台阶覆盖率降低（与沟槽底面的覆盖厚度相比沟槽侧壁的覆盖厚度变薄）的情况下，根据台阶覆盖率来决定距离D5。例如，在台阶覆盖率为80（％）的情况下，只需将距离D5设定为厚度T21的1.6倍即可。由此，能够进一步提高缓和电场强度的效果。

此外，将覆盖终端沟槽161的芯片外侧方向上的侧壁的氧化膜171和层间绝缘层172合计的厚度定义为厚度T22。厚度T22被设定为，厚于厚度T1（终端沟槽161的底面上的氧化膜171的厚度）和厚度T11（覆盖终端沟槽161的侧壁的氧化膜171的厚度）。另外，由于图12所示的内部结构的其他结构与图2所示的内部结构相同，因此此处省略说明。

对本申请的第三实施例所涉及的半导体装置100b的效果进行说明。

当使半导体装置100b断开时，若与施加于栅电极122的电位为相同电位的电位被施加于埋入电极124c，则电场集中于覆盖终端沟槽161的芯片外侧方向上的侧壁的绝缘层上。

但是，在本申请的半导体装置100b中，终端沟槽161的芯片外侧方向上的侧壁部分的绝缘层的厚度，被增厚与覆盖层间绝缘层172相对应的量。即，终端沟槽161的芯片外侧方向上的侧壁部分的绝缘层（氧化膜171和层间绝缘层172）的厚度T22被设定为，厚于厚度T1和厚度T11。由此，能够缓和对于覆盖终端沟槽161的芯片外侧方向上的侧壁的绝缘层的电场强度。因此，能够提高终端区107的耐压。

此外，层间绝缘层172为，为了在半导体装置100b上制作布线等而必不可少的膜。而且，在本申请的半导体装置100b中，还将层间绝缘层172作为终端沟槽161的芯片外侧方向上的侧壁部分的绝缘层而使用。因此，由于无需为了增厚终端沟槽161的芯片外侧方向上的侧壁的绝缘层而追加专门的工序，因此能够简化半导体装置100b的制造工序。

此外，在从位置P2到埋入电极124c的端部124d之间，形成有未覆盖有埋入电极124c的区域。而且，在本申请所公开的半导体装置100b中，位置P2与端部124d之间的距离D5被设定为厚度T21的两倍。由此，当在位置P2与端部124d之间的区域内填埋层间绝缘层172时，能够不易形成空隙。因此，能够进一步提高缓和对于绝缘层的电场强度的效果。

此外，绝缘层的膜厚变得越厚，缓和电场的能力也越提高。但是，直接覆盖于终端沟槽161上的绝缘层变得越厚，施加于终端沟槽161上的应力越增大。在本申请所公开的半导体装置100b中，仅将被直接覆盖于终端沟槽161的芯片外侧方向的侧壁上的绝缘层的厚度T22设定为，厚于被直接覆盖于底面部分上的氧化膜171的厚度T1、以及被直接覆盖于芯片内侧方向的侧壁上的氧化膜171的厚度T11。因此，能够仅通过使电场集中的部分的绝缘层的厚度增厚从而实施电场缓和，且对于电场不集中的部分，通过使绝缘层减薄从而减小应力。因此，能够同时实现缓和电场以及减小应力的效果。

实施例4

对第四实施例所涉及的半导体装置100c进行详细说明。如图14所示，在位于终端沟槽161的底面的漂移区112内，形成有扩散层261。如后文所述，扩散层261为用于实施电场缓和的扩散层。扩散层261上形成有端部261a和端部261b。端部261a位于与侧壁位置P1（终端沟槽161中的芯片外侧方向上的侧壁的位置）相比靠芯片外侧方向的位置处。此外，将终端沟槽161中的芯片内侧方向上的侧壁的位置定义为侧壁位置P3。端部261b位于与侧壁位置P3相比靠芯片外侧方向的位置处。由此，在从垂直上方观测半导体装置100c时，扩散层261被形成为，覆盖角部C1（终端沟槽161的底面与终端沟槽161的芯片外侧方向上的侧壁之间的接合部）。

此外，在存在于相互邻接的终端沟槽162与163之间的漂移区112内，形成有p型的扩散层263。扩散层263与体区141c分离。此外，扩散层263的端部263a被设置于深于终端沟槽162和163的底面的位置处。此外，在存在于终端沟槽161、与同终端沟槽161邻接的终端沟槽162之间的漂移区112内，形成有p型的扩散层262。扩散层262与体区141b分离。此外，扩散层262也与扩散层261分离。如后文所述，扩散层262和263为用于提高终端区107的耐压的扩散层。另外，由于图14所示的内部结构的其他结构与图2所示的内部结构相同，因此此处省略说明。

利用图13的半导体装置100c的俯视图，对扩散层261～263的布局进行说明。扩散层261以沿着终端沟槽161的芯片外侧方向上的侧壁延伸的方式而形成。此外，扩散层262以在终端沟槽161与162之间沿着终端沟槽161延伸的方式而形成。此外，扩散层263以在终端沟槽162与163之间沿着终端沟槽162延伸的方式而形成。扩散层261～263被形成为，沿着外周104而围绕元件区105一周的闭合环状。

对通过形成扩散层261而得到的效果进行说明。当使半导体装置100b断开时，电场将集中于覆盖终端沟槽161的芯片外侧方向上的侧壁的氧化膜171。在本申请所公开的半导体装置100c中，扩散层261与漂移区112之间的PN接合部处的耗尽层向漂移区112侧大幅度延伸。因此，因漏极电压的影响而形成的高电压不易进入被覆盖于终端沟槽161的芯片外侧方向侧壁上的氧化膜171中。由此，能够缓和被覆盖于终端沟槽161的侧壁上的氧化膜171上的电场集中。

此外，电场尤其集中于作为终端沟槽161的底面与终端沟槽161的芯片外侧方向上的侧壁之间的接合部的角部C1。在本申请所公开的半导体装置100c中，扩散层261被形成为，覆盖该角部C1。因此，能够有效地缓和终端沟槽161的角部C1上的电场集中。

此外，对通过形成扩散层262和263而得到的效果进行说明。在半导体装置100c中，通过形成终端沟槽162和163，从而使残留成环状的体区141b、141c、141d作为FLR而被使用。而且，通过形成扩散层262和263，从而扩散层262及263、与漂移区112之间的PN接合部处的耗尽层向漂移区112侧延伸。由此，能够进一步提高使从元件区105的外围部起延伸的耗尽层向FLR的外侧扩张的效果。因此，能够更加可靠地确保终端区107的耐压。

此外，若扩散层261被形成为，与存在于与终端沟槽161相比靠芯片内侧方向的区域内的体区141a接触，则耗尽层将以扩散层261为起点而延伸。这种情况下，耗尽层将以位于与终端沟槽161的埋入电极124相比靠芯片外侧的、扩散层261的端部261a的附近为起点而延伸。于是，难以得到例如使从元件区105的外围部起延伸的耗尽层向FLR的外侧扩张的、终端沟槽161的静电场起电板结构的效果。但是，在本申请所公开的半导体装置100c中，扩散层261的端部261b位于与侧壁位置P3相比靠芯片外侧方向的位置处。由此，能够可靠地防止扩散层261以与体区141a接触的方式而形成的情况。因此，能够充分地得到终端沟槽161的静电场起电板的效果。

此外，在本申请所公开的半导体装置中，由于扩散层262、263与体区141b、141c分离，从而与同两者接触的情况相比，能够在漂移区112内的更深的位置处形成扩散层262和263。于是，能够使扩散层262及263、与漂移区112之间的PN接合部处的耗尽层向漂移区112侧更深地延伸。因此，能够进一步提高使从元件区105的外围部起延伸的耗尽层向FLR的外侧扩张的效果。此外，如扩散层263的端部263a所示，当端部263a存在于与终端沟槽162和163的底面相比更深的位置处时，能够进一步提高使耗尽层向FLR的外侧扩张的效果，且能够进一步缓和向终端沟槽162和163的底部的电场集中。

接下来，利用图15和图16，对半导体装置100b中的、扩散层261～263的制造工序进行说明。首先，在漏极区111的表面上，通过外延生长法而形成有漂移区112。此外，在漂移区112的表面上形成有掩膜层210。然后，通过光蚀刻技术，而在掩膜层210上形成对应于扩散层261～263的开口部。接下来，将掩膜层210作为掩膜，而进行离子注入。由此，如图15所示，制作出在漂移区112内形成有扩散层261～263的半导体基板102。

之后，掩膜层210被剥离。而且，在漂移区112上，通过外延生长而形成体区141。由此，制作出图16所示的半导体基板102。另外，由于图16以后的制造工序与图4至图8的制造工序相同，因此此处省略详细的说明。

SiC与Si相比，杂质的扩散系数较小。因此，在采用SiC的情况下，难以通过离子注入而在距基板表面较深的位置处形成扩散层。在本申请的制造工序中，在从漂移区112的表面进行离子注入而形成了扩散层261～263后，通过外延生长，而在漂移区112表面上形成体区141。因此，相比于从体区141的表面进行离子注入的情况，能够在距基板表面更深的位置处形成扩散层。

此外，有时会在位于主沟槽113的底面上的漂移区112内形成扩散层。该情况下，在多个主沟槽113的底部形成扩散层的工序中，能够同时形成扩散层261～263。因此，无需用于形成扩散层261～263的追加工序，从而能够简化半导体装置100b的制造工序。

实施例5

对第五实施例所涉及的半导体装置100h进行详细说明。如图18所示，在半导体装置100h中，终端沟槽161的侧壁和底面被氧化膜171和层间绝缘层172所覆盖。此外，主沟槽113的上部被层间绝缘层172b所覆盖。而且，金属膜174被形成为，连续覆盖终端沟槽161、与终端沟槽161相比靠内周侧的区域内的体区141a的表面、和封堵主沟槽113的层间绝缘层172b的表面。此外，金属膜174与源极电极（未图示）连接，并施加有源极电压。

对终端沟槽161中的、金属膜174的形成位置进行说明。金属膜174上形成有端部174d。此处，当从垂直上方观测半导体装置100h时，将被覆盖于终端沟槽161的芯片外侧方向（终端区107方向）的侧壁上的层间绝缘层172的表面的位置定义为位置P4。端部174d的位置位于与位置P4相比靠芯片内侧方向的位置处。

此外，被形成于终端沟槽161的侧壁上的金属膜174的表面、被形成于终端沟槽161的底面上的金属膜174的表面和端部174d、以及在与端部124d相比靠芯片外侧方向的区域内覆盖终端沟槽161的底面的层间绝缘层172的表面，被绝缘层175所覆盖。绝缘层175为，用于保护半导体装置100h的表面免受外部的损伤的层。作为绝缘层175的一个示例，可以列举聚酰亚胺膜。另外，由于图18所示的内部结构的其他结构与图17所示的内部结构相同，因此此处省略说明。

对本申请的第五实施例所涉及的半导体装置100h的效果进行说明。在本申请的半导体装置100h中，终端沟槽161的芯片外侧方向上的侧壁部分的绝缘层的厚度，被增厚与覆盖绝缘层175相对应的量。即，终端沟槽161的芯片外侧方向上的侧壁部分的绝缘层（氧化膜171、层间绝缘层172和绝缘层175）的厚度T32被设定为，厚于厚度T1和厚度T31。由此，能够缓和对于覆盖终端沟槽161的芯片外侧方向上的侧壁的绝缘层的电场强度。因此，能够提高终端区107的耐压。

另外，由于第五实施例所涉及的半导体装置100h的其他效果与第三实施例所涉及的半导体装置100b（图12）相同，因此此处省略详细说明。

以上，对本发明的具体示例进行了详细说明，但这些具体示例仅为例示，并非对权利要求的范围进行限定的内容。权利要求书中所记载的技术中，包括对以上所例示的具体示例进行各种变形、变更的内容。

图11中示出了本申请所涉及的半导体装置的改变例。图11中，将终端沟槽161与162之间的区域定义为区域A1。此外，将终端沟槽162与163之间的区域定义为区域A2。此外，将区域A1和A2的宽度，分别定义为终端沟槽间距离D1和D2。同样，将终端沟槽161与主沟槽113之间的区域定义为区域A3。此外，将主沟槽113间的区域定义为区域A4。此外，将区域A3和A4的宽度分别定义为主沟槽间距离D3和D4。在图11所示的半导体装置中，终端沟槽间距离D1和D2被设定为，窄于主沟槽间距离D3和D4。

在区域A3和A4内，于体区141a的表面上，形成有体接触区132。另一方面，在区域A1和A2内，于体区141b和141c中，未形成有任何区。因此，区域A1和A2与形成有体接触区132的区域A3和A4相比，被形成于半导体中的耗尽层难以扩张。因此，通过使终端沟槽间距离D1和D2窄于主沟槽间距离D3和D4，从而使耗尽层易于在区域A1和A2内扩张，进而提高源漏耐压。由此，能够提高终端区107的耐压。

对于仅增厚覆盖终端沟槽161的侧壁的绝缘层的膜厚的方法而言，可以列举出多种。例如，在图5的流程中，可以在将氧化膜171堆积于半导体基板102的表面101的整个面上之后，追加RIE等各向异性蚀刻。由此，能够在将覆盖终端沟槽161的侧壁的氧化膜171的厚度维持为固定的同时，通过回蚀刻而仅使覆盖终端沟槽161的底面的氧化膜171或覆盖半导体基板102的表面101的氧化膜171的厚度变薄。

此外，在漂移区112中形成扩散层261～263的方法存在多种方法。例如，在漂移区112的表面上，通过外延生长法而形成扩散层。而且，通过光蚀刻技术，而将扩散层图案形成为对应于扩散层261～263的形状。之后，通过外延生长法，而再次形成漂移区112，从而能够在漂移区112内形成扩散层261～263。

此外，无需形成全部的扩散层261～263，而可以仅形成扩散层261。此外，对于扩散层262与263，也可以仅形成其中的某一个。此外，扩散层262和263各自可以与体区141b和141c接触。

此外，能够同时实施第三实施例所说明的技术、与第四实施例所说明的技术。由此，能够进一步提高半导体装置的耐压。

所使用的半导体并不限定于SiC。也可以为GaN、GaAs等其他种类的半导体。此外，虽然本实施方式对功率金属氧化物半导体场效应晶体管结构进行了说明，当并不限定于该方式。将本申请的技术应用于绝缘栅双极性晶体管结构中，也能够得到同样的效果。

此外，虽然在本申请的半导体装置100中，形成了一条具有埋入型的静电场起电板结构的终端沟槽161，但并不限定于该数量。越增加终端沟槽161的数量，越能够提高耐压。此外，虽然在本申请的半导体装置100中，形成有两条填充有氧化膜171的终端沟槽162和163，但并不限定于该数量。越增加终端沟槽162和163的数量，越能够提高耐压。另一方面，越增加终端沟槽161～163的数量，终端区107的空间越扩大，从而造成了对半导体装置100整体的小型化的阻碍。因此，优选为，终端沟槽161～163的数量根据所需的耐压来决定。

此外，对于各个半导体区，也可以对P型与N型进行切换。此外，对于绝缘区域，并不限定于氧化膜，既可以为氮化膜等其他种类的绝缘膜，也可以为复合膜。

另外，并不限定于在一张半导体基板上仅形成一个半导体装置100。有时也会在一张半导体基板上形成多个半导体装置100。或者，有时也会使半导体装置100与其他的半导体装置一起形成于一张半导体基板上。这种情况下的终端区107为，将形成半导体装置100的元件区105包围的范围，而并不限定于沿着半导体基板的外周延伸的范围。

本说明书或附图所说明的技术要素通过单独或各种组合的方式而发挥技术有用性，且并不限定于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术为同时实现多个目的的内容，而实现其中的一个目的技术本身也具有技术有用性。

符号说明

100：半导体装置

101：表面

102：半导体基板

104：外周

105：元件区

107：终端区

111：漏极区

112：漂移区

113：主沟槽

122：栅电极

124：埋入电极

133：源极电极

141：体区

161～163：终端沟槽

171：氧化膜

D：漏极布线

S：源极布线

G：栅极布线

Claims (17)

1.一种半导体装置，其特征在于，

具备碳化硅的半导体基板，所述碳化硅的半导体基板具有元件区、及包围该元件区的终端区，

在元件区内形成有多个主沟槽，

在终端区内形成有包围元件区的多个终端沟槽，

该多个终端沟槽具有：被配置在最内周侧的第一终端沟槽；被配置在该第一终端沟槽的外周侧的一个或多个第二终端沟槽，

在与第一终端沟槽相比靠内周侧的区域内的半导体基板中，于第二导电型的漂移区的表面上层叠有第一导电型的体区，

在第一终端沟槽的外周侧的区域内的半导体基板中，也于第二导电型的漂移区的表面上层叠有第一导电型的体区，

主沟槽从半导体基板的表面起贯穿体区并到达漂移区，且在该主沟槽的内部形成有栅电极，

主沟槽的底面被第二绝缘层所覆盖，

第一终端沟槽从半导体基板的表面起贯穿体区并到达漂移区，

第一终端沟槽的侧壁和底面被第一绝缘层所覆盖，

第一绝缘层中的至少覆盖第一终端沟槽的底面的部分的、表面的至少一部分被导电层所覆盖，

第一绝缘层中的覆盖底面的部分的厚度被设定为，薄于第二绝缘层的厚度，

第二终端沟槽包围第一终端沟槽的外周，并具有与第一终端沟槽相比较窄的宽度，且从体区的表面起贯穿体区并到达漂移区，该第二终端沟槽的内部被绝缘体所填充，

多个主沟槽的深度与第一终端沟槽的深度被设定为相同，

至少在导通电位未被施加于栅电极的期间内，与施加于栅电极或源极电极的电位为相同电位的电位被施加于导电层。

2.如权利要求1所述的半导体装置，其特征在于，

还具备：

第二导电型的半导体区，其被形成于面向半导体基板的表面的范围内，并与主沟槽邻接，且通过体区而与漂移区分离；

接触区，其被形成于体区的表面上，且与所述半导体区导通，

在通过第一终端沟槽而被包围的区域的外侧未形成有接触区。

3.如权利要求1所述的半导体装置，其特征在于，

第一终端沟槽与第二终端沟槽的深度被设定为相同。

4.如权利要求2所述的半导体装置，其特征在于，

第一终端沟槽与邻接于第一终端沟槽的终端沟槽之间的第一沟槽间距离被设定为，窄于第一终端沟槽与邻接于第一终端沟槽的主沟槽之间的第二沟槽间距离。

5.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

主沟槽的上部通过第三绝缘层而被封堵，

导电层含有铝，

导电层连续覆盖如下这些表面，即，覆盖第一终端沟槽的底面和侧壁的第一绝缘层的表面、与第一终端沟槽相比靠内周侧的区域内的体区的表面、以及封堵主沟槽的第三绝缘层的表面，

在导电层上施加有与被施加于源极电极的电位为相同电位的电位。

6.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

覆盖第一终端沟槽的外周侧的侧壁的第一绝缘层的厚度被设定为，厚于覆盖第一终端沟槽的内周侧的侧壁和底面的第一绝缘层的厚度。

7.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

第一绝缘层具备下层绝缘层和上层绝缘层，

第一终端沟槽的侧壁和底面被下层绝缘层所覆盖，

在导电层中形成有第一端部，

导电层被形成于与第一端部相比靠内周侧的区域内，

在从垂直上方观测所述半导体装置时，第一端部的位置位于，与被覆盖在第一终端沟槽的外周侧的侧壁上的、第一绝缘层的表面的位置相比靠内周侧的位置处，

覆盖第一终端沟槽的侧壁的下层绝缘层的表面、覆盖下层绝缘层的表面的导电层的表面和侧壁、以及在与导电层的第一端部相比靠外周侧的区域内覆盖第一终端沟槽的底面的下层绝缘层的表面，被上层绝缘层所覆盖。

8.如权利要求7所述的半导体装置，其特征在于，

从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的距离为如下的距离，即，从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的区域，通过覆盖导电层的上层绝缘层，而以不存在空隙的状态被填埋的距离。

9.如权利要求8所述的半导体装置，其特征在于，

从被覆盖在第一终端沟槽的外周侧的侧壁上的下层绝缘层的表面起到导电层的第一端部为止的距离为，覆盖导电层的上层绝缘层的厚度的两倍。

10.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

主沟槽的上部通过第三绝缘层而被封堵，

导电层含有铝，

在导电层中形成有第一端部，

导电层被形成于与第一端部相比靠内周侧的区域内，

在从垂直上方观测所述半导体装置时，第一端部的位置位于，与被覆盖在第一终端沟槽的外周侧的侧壁上的、第一绝缘层的表面的位置相比靠内周侧的位置处，

导电层连续覆盖如下这些表面，即，覆盖第一终端沟槽的底面和侧壁的第一绝缘层的表面、与第一终端沟槽相比靠内周侧的区域内的体区的表面、以及封堵主沟槽的第三绝缘层的表面，

在导电层上施加有与被施加于源极电极的电位为相同电位的电位，

覆盖第一终端沟槽的侧壁的第一绝缘层的表面、覆盖第一绝缘层的表面的导电层的表面和侧壁、以及在与导电层的第一端部相比靠外周侧的区域内覆盖第一终端沟槽的底面的第一绝缘层的表面，被第四绝缘层所覆盖。

11.如权利要求10所述的半导体装置，其特征在于，

从被覆盖在第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面起到导电层的第一端部为止的距离为如下的距离，即，从被覆盖在第一终端沟槽的外周侧的侧壁上的第一绝缘层的表面起到导电层的第一端部为止的区域，通过覆盖导电层的第四绝缘层，而以不存在空隙的状态被填埋的距离。

12.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

在第一终端沟槽的开口部周围的半导体基板的表面上形成有导电层的第二端部，

在从垂直上方观测所述半导体装置时，存在于第一终端沟槽的外周侧的、导电层的第二端部的位置位于，与第一终端沟槽的外周侧的侧壁的位置相比靠内周侧的位置处。

13.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

在位于第一终端沟槽的底面处的漂移区的至少一部分中，形成有第一导电型的第一扩散层。

14.如权利要求1至4中的任意一项所述的半导体装置，其特征在于，

第二终端沟槽被设置有多个，

在存在于相互邻接的第二终端沟槽之间的漂移区的至少一部分中，形成有第一导电型的第二扩散层。

15.如权利要求13所述的半导体装置，其特征在于，

第一扩散层具有第三端部，

第一扩散层被形成于与第三端部相比靠内周侧的区域内，

在从垂直上方观测所述半导体装置时，第三端部的位置位于，与第一终端沟槽的外周侧的侧壁的位置相比靠外周侧的位置处。

16.如权利要求13所述的半导体装置，其特征在于，

第一扩散层具有第四端部，

第一扩散层被形成于与第四端部相比靠外周侧的区域内，

在从垂直上方观测所述半导体装置时，第四端部的位置位于，与第一终端沟槽的内周侧的侧壁的位置相比靠外周侧的位置处。

17.一种半导体装置的制造方法，其为制造如下半导体装置的方法，在所述半导体装置中，

具备半导体基板，所述半导体基板具有元件区、及包围该元件区的终端区，

在元件区内形成有多个主沟槽，

在终端区内形成有包围元件区的一个或多个终端沟槽，

一个或多个终端沟槽在其最内周侧具有第一终端沟槽，

在与第一终端沟槽相比靠内周侧的区域内的半导体基板中，于第二导电型的漂移区的表面上层叠有第一导电型的体区，

所述半导体装置的制造方法的特征在于，包括：

沟槽形成工序，在元件区内形成多个主沟槽，且以包围元件区的方式形成从半导体基板的表面起贯穿体区并到达漂移区的一个或多个终端沟槽，多个所述主沟槽从在第二导电型的漂移区的表面上层叠有第一导电型的体区的、半导体基板的表面起贯穿体区并到达漂移区；

绝缘膜形成工序，在半导体基板的表面上形成预定厚度的绝缘膜；

蚀刻工序，选择性地将元件区内的绝缘膜蚀刻预定量；

导电层形成工序，选择性地在主沟槽内部和第一终端沟槽内部形成导电层，

在沟槽形成工序中，多个主沟槽的深度与第一终端沟槽的深度被形成为相同，

在绝缘膜形成工序和蚀刻工序中，覆盖第一终端沟槽的底面的绝缘层的厚度被形成为，薄于覆盖多个主沟槽的底面的绝缘层的厚度，

所述沟槽形成工序形成第一终端沟槽，且形成第二终端沟槽，所述第二终端沟槽包围第一终端沟槽的外周，并具有与第一终端沟槽相比较窄的宽度，且从体区的表面起贯穿体区并到达漂移区，

在所述绝缘膜形成工序中被形成的绝缘膜的预定厚度为，第二终端沟槽被绝缘膜完全地填充，且第一终端沟槽未被绝缘膜完全地填充的厚度。