[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6231396B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6231396B2
JP6231396B2 JP2014023869A JP2014023869A JP6231396B2 JP 6231396 B2 JP6231396 B2 JP 6231396B2 JP 2014023869 A JP2014023869 A JP 2014023869A JP 2014023869 A JP2014023869 A JP 2014023869A JP 6231396 B2 JP6231396 B2 JP 6231396B2
Authority
JP
Japan
Prior art keywords
region
type
outer peripheral
exposed
termination trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014023869A
Other languages
English (en)
Other versions
JP2015153787A5 (ja
JP2015153787A (ja
Inventor
秀史 高谷
秀史 高谷
順 斎藤
順 斎藤
明高 添野
明高 添野
濱田　公守
公守 濱田
水野　祥司
祥司 水野
佐智子 青井
佐智子 青井
渡辺　行彦
行彦 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2014023869A priority Critical patent/JP6231396B2/ja
Priority to DE112014006350.9T priority patent/DE112014006350B4/de
Priority to PCT/JP2014/076722 priority patent/WO2015118721A1/ja
Priority to CN201480075197.3A priority patent/CN105981173B/zh
Priority to US15/116,288 priority patent/US9640651B2/en
Publication of JP2015153787A publication Critical patent/JP2015153787A/ja
Publication of JP2015153787A5 publication Critical patent/JP2015153787A5/ja
Application granted granted Critical
Publication of JP6231396B2 publication Critical patent/JP6231396B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１に開示の半導体装置は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴの周囲に形成されている複数の終端トレンチを有する。各終端トレンチは、ＭＯＳＦＥＴが形成されている領域を囲むように環状に伸びている。各終端トレンチ内には、絶縁層が配置されている。また、各終端トレンチの底面に接する範囲の半導体層には、ｐ型フローティング領域が形成されている。ＭＯＳＦＥＴがオフする際には、ＭＯＳＦＥＴのボディ領域から外周側（終端トレンチが形成されている領域）に向かって空乏層が伸びる。最も内側の終端トレンチの下側のｐ型フローティング領域まで空乏層が伸びると、そのｐ型フローティングから外周側に向かってさらに空乏層が伸びる。これによって、空乏層が隣のｐ型フローティング領域まで伸びると、そのｐ型フローティング領域からさらに外周側に空乏層が伸びる。このように、空乏層は、各ｐ型フローティング領域を経由しながら、ＭＯＳＦＥＴが形成されている領域の周囲に広く広がる。これによって、半導体装置の耐圧が向上される。
特開２００８−１３５５２２号公報
近年、上述したタイプの半導体装置に対する耐圧の要求がますます高まっている。従来は、上述したｐ型フローティング領域は、終端トレンチを形成した後に終端トレンチの底面にｐ型不純物を注入し、その後、注入したｐ型不純物を半導体層内に拡散させることで形成される。しかしながら、半導体の材料や、その他の製造工程の各種条件によっては、ｐ型不純物の拡散距離が短くなり、各ｐ型フローティング領域の間の間隔を十分に狭めることができない場合がある。このような場合、当該間隔の領域に十分に空乏層を伸展させることが困難となる。各終端トレンチの間の間隔を狭くすることで各ｐ型フローティング領域の間の間隔を狭めることも考え得るが、加工精度の問題等により各終端トレンチ間の間隔を狭くすることには限界がある。従来の終端トレンチの構造では、耐圧の向上に限界があった。したがって、本明細書では、より高耐圧を実現可能な半導体装置を開示する。
本明細書は、半導体基板を有する半導体装置を開示する。この半導体装置は、前記半導体基板内であってその表面に露出しているｎ型の第１領域と、前記第１領域の下側に配置されているｐ型の第２領域と、前記第２領域の下側に配置されており、前記第２領域によって第１領域から分離されているｎ型の第３領域と、前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、前記ゲートトレンチ内に配置されている第１絶縁層と、前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、前記ゲートトレンチの下端に接するｐ型の第４領域と、前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、前記終端トレンチ内に配置されている第２絶縁層と、前記終端トレンチの下端に接するｐ型の下端ｐ型領域と、前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域を有する。
なお、本明細書において、外周側とは、複数のゲートトレンチが形成されている領域から遠ざかる方向を意味する。また、上述した下端ｐ型領域は、上述した外周ｐ型領域と繋がっていてもよいし、外周ｐ型領域から分離されていてもよい。
この半導体装置では、第１領域、第２領域、第３領域、第４領域及びゲート電極によってスイッチング素子が形成されている。スイッチング素子がオフすると、第２領域から第３領域内に空乏層が広がる。空乏層がゲートトレンチの下端に達すると、空乏層が第４領域に到達する。すると、第４領域からも第３領域内に空乏層が広がる。これによって、スイッチング素子が形成されている領域における耐圧が確保される。また、空乏層が、第２領域から第３領域内に広がる空乏層が終端トレンチの下端に達すると、空乏層が下端ｐ型領域に到達する。すると、空乏層が、下端ｐ型領域及び外周ｐ型領域から外周ｎ型領域内に延びる。外周ｐ型領域から伸びる空乏層が、外周ｐ型領域の隣のガードリング領域に到達すると、そのガードリング領域から隣のガードリング領域に向かってさらに空乏層が伸びる。空乏層は、各ガードリング領域を経由して外周側に向かって広がる。これによって、外周側の領域に空乏層が広く伸展し、耐圧が確保される。このように、この半導体装置では、半導体基板の表面に露出するガードリングによって、空乏層の伸展を促進することができる。また、ガードリング領域は半導体基板の表面に露出する範囲に形成されているため、高精度に形成することができる。このため、ガードリング領域の間の間隔を容易に狭くすることができる。このため、この半導体装置では、ガードリング領域によって十分な耐圧を確保することができる。
上述した半導体装置においては、前記表面に段差部が形成されていることによって、前記表面が、第１表面と、第１表面から突出する第２表面を有していてもよい。前記終端トレンチが、前記第２表面に形成されていてもよい。前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出していてもよい。前記複数のガードリング領域が、前記第１表面に露出していてもよい。また、この場合、前記終端トレンチと前記段差部の間の間隔が、１０μｍ以上であってもよい。
上述したいずれかの半導体装置においては、前記外周ｐ型領域のうちの外周側の端部であって前記表面に露出する領域が、Ａｌの濃度がＢの濃度よりも高いＡｌ高濃度領域であり、前記外周ｐ型領域のうちの前記Ａｌ高濃度領域に隣接する領域が、Ｂの濃度がＡｌの濃度よりも高いＢ高濃度領域であってもよい。この場合、前記Ａｌ高濃度領域の幅が、前記各ガードリング領域の幅よりも広くてもよい。なお、上記の幅は、内周側から外周側に向かう方向における寸法を意味する。
このような構成によれば、外周ｐ型領域における漏れ電流を抑制することができる。
上述したいずれかの半導体装置において、前記下端ｐ型領域の一部が、前記終端トレンチよりも内周側に広がっており、前記終端トレンチよりも内周側に広がっている前記下端ｐ型領域の前記一部が、前記終端トレンチの下端よりも上側に広がっていなくてもよい。
上述したいずれかの半導体装置において、前記ガードリング領域が、Ａｌを含有していてもよい。
このような構成によれば、より高精度にガードリング領域を形成することができる。
上述した段差を有する半導体装置は、以下の方法によって製造してもよい。この方法は、ｎ型層上にｐ型層を成長させる工程と、前記ｐ型層の一部を除去することで、前記ｎ型層が露出している表面と、前記ｐ型層が露出しており、前記ｎ型層が露出している表面よりも突出する表面を形成する工程と、前記ｎ型層が露出している前記表面から前記ｐ型層が露出している前記表面に跨る範囲にｐ型不純物を注入することによって、前記外周ｐ型領域を形成する工程と、前記ｎ型層が露出している前記表面にｐ型不純物を注入することによって、前記ガードリング領域を形成する工程と、前記ｐ型層が露出している前記表面に終端トレンチを形成する工程を有する。
半導体装置１０の平面図。 図１のＩＩ−ＩＩ線における縦断面図。 外周ｐ型領域６２の拡大断面図。 図３のＡ−Ａ線における不純物濃度分布を示すグラフ。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 幅Ｗ３とＤＳ耐圧の関係を示すグラフ。 第１変形例の半導体装置の図２に対応する縦断面図。 第２変形例の半導体装置の図２に対応する縦断面図。 第３変形例の半導体装置の図２に対応する縦断面図。 第４変形例の半導体装置の図２に対応する縦断面図。
図１に示すように、実施例１に係る半導体装置１０はＳｉＣ（シリコンカーバイド）からなる半導体基板１２を有している。半導体基板１２は、ＭＯＳＦＥＴ領域２０と、外周領域５０を有している。ＭＯＳＦＥＴ領域２０には、ＭＯＳＦＥＴが形成されている。なお、図１では、図の見易さを考慮して、ＭＯＳＦＥＴ領域２０内にゲートトレンチ３４のみを示している。外周領域５０は、ＭＯＳＦＥＴ領域２０の外側の領域である。本実施例では、外周領域５０は、ＭＯＳＦＥＴ領域２０と半導体基板１２の端面１２ａとの間の領域である。外周領域５０には、耐圧構造が形成されている。なお、図１では、図の見易さを考慮して、外周領域５０内に終端トレンチ５４と、境界部ｐ型領域５９と、ガードリング領域６４のみを示している。
図２に示すように、ＭＯＳＦＥＴ領域２０内には、ソース領域２２、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、ｐ型フローティング領域３２、ゲートトレンチ３４、ソース電極３６、ドレイン電極３８が形成されている。
ソース領域２２は、ＭＯＳＦＥＴ領域２０内に複数個形成されている。ソース領域２２は、高濃度にｎ型不純物を含むｎ型領域である。ソース領域２２は、半導体基板１２の上面に露出する範囲に形成されている。
ボディ領域２６は、ソース領域２２の側方及び下側に形成されており、ソース領域２２に接している。ボディ領域２６は、ｐ型領域である。ボディ領域２６は、ソース領域２２が形成されていない位置において半導体基板１２の上面に露出している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６に接しており、ボディ領域２６によってソース領域２２から分離されている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６から分離されている。ドレイン領域３０は、半導体基板１２の下面に露出する範囲に形成されている。
ゲートトレンチ３４は、ＭＯＳＦＥＴ領域２０内に複数個形成されている。ゲートトレンチ３４は、半導体基板１２の上面に形成された溝である。各ゲートトレンチ３４は、ソース領域２２とボディ領域２６を貫通し、ドリフト領域２８に達するように形成されている。図１に示すように、複数のゲートトレンチ３４は、互いに平行に伸びている。図２に示すように、各ゲートトレンチ３４内には、ボトム絶縁層３４ａと、ゲート絶縁膜３４ｂと、ゲート電極３４ｃが形成されている。ボトム絶縁層３４ａは、ゲートトレンチ３４の底部に形成された厚い絶縁層である。ボトム絶縁層３４ａの上側のゲートトレンチ３４の側面は、ゲート絶縁膜３４ｂによって覆われている。ボトム絶縁層３４ａの上側のゲートトレンチ３４内には、ゲート電極３４ｃが形成されている。ゲート電極３４ｃは、ゲート絶縁膜３４ｂを介して、ソース領域２２、ボディ領域２６及びドリフト領域２８と対向している。ゲート電極３４ｃは、ゲート絶縁膜３４ｂ及びボトム絶縁層３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｃの上面は、絶縁層３４ｄによって覆われている。
ｐ型フローティング領域３２は、半導体基板１２内であって、各ゲートトレンチ３４の底面（すなわち、下端）に接する範囲に形成されている。ｐ型フローティング領域３２の周囲は、ドリフト領域２８に囲まれている。各ｐ型フローティング領域３２は、ドリフト領域２８によって、互いに分離されている。また、各ｐ型フローティング領域３２は、ドリフト領域２８によって、ボディ領域２６から分離されている。
ソース電極３６は、ＭＯＳＦＥＴ領域２０内の半導体基板１２の上面に形成されている。ソース電極３６は、ソース領域２２及びボディ領域２６と導通している。
ドレイン電極３８は、半導体基板１２の下面に形成されている。ドレイン電極３８は、ドレイン領域３０と導通している。
上述したドリフト領域２８及びドレイン領域３０は、外周領域５０まで広がっている。ドリフト領域２８とドレイン領域３０は、半導体基板１２の端面１２ａまで広がっている。また、ドレイン電極３８は、外周領域５０を含む半導体基板１２の下面全体に形成されている。また、外周領域５０内の半導体基板１２の上面は、絶縁層５２によって覆われている。以下では、ＭＯＳＦＥＴ領域２０内のドリフト領域２８を、素子部ドリフト領域２８ａと呼び、外周領域５０内のドリフト領域２８を、外周部ドリフト領域２８ｂと呼ぶ場合がある。
外周領域５０内の半導体基板１２の表面には、段差部７０が形成されている。段差部７０によって、半導体基板１２の表面が、中央部側の表面７２と、端面１２ａ側の表面７４に区画されている。表面７２は、表面７４に対して上側に突出している。このため、表面７２に対応する部分では、表面７４に対応する部分よりも、半導体基板１２の厚みが厚い。上述したＭＯＳＦＥＴ領域２０は、表面７２に対応する部分（厚みが厚い部分）に形成されている。段差部７０の高さは、ボディ領域２６の厚みよりも大きい。したがって、ボディ領域２６の下端よりも、表面７４が下側（裏面側）に位置している。
外周領域５０内の半導体基板１２の表面７２には、終端トレンチ５４が形成されている。終端トレンチ５４内には、絶縁層５３が形成されている。終端トレンチ５４は、ボディ領域２６に隣接する位置に形成されている。終端トレンチ５４は、ゲートトレンチ３４と略同じ深さを有している。従って、絶縁層５３は、ボディ領域２６よりも深い位置では、素子部ドリフト領域２８ａに接している。図１に示すように、終端トレンチ５４は、半導体基板１２の表面を平面視したときに、ＭＯＳＦＥＴ領域２０の周囲を一巡するように伸びている。したがって、ボディ領域２６は、絶縁層５３によって、外周領域５０内のいずれのｐ型領域からも分離されている。すなわち、本実施例では、終端トレンチ５４に囲まれた領域がＭＯＳＦＥＴ領域２０である。
図２に示すように、終端トレンチ５４の下端（すなわち、底面）に接する位置に、下端ｐ型領域６０が形成されている。本実施例では、下端ｐ型領域６０は、ＭＯＳＦＥＴ領域２０内には形成されていない。また、終端トレンチ５４よりも外周側の領域であって、終端トレンチ５４に接する位置には、外周ｐ型領域６２が形成されている。外周ｐ型領域６２は、表面７２に露出する位置から表面７４に露出する位置に跨って形成されている。外周ｐ型領域６２は、表面７２、段差部７０及び表面７４に露出している。また、外周ｐ型領域６２は、終端トレンチ５４の下端よりも深い位置まで広がっている。図示するように、本実施例では、下端ｐ型領域６０と外周ｐ型領域６２が繋がっている。下端ｐ型領域６０と外周ｐ型領域６２は１つのｐ型領域であるので、以下ではこれらをまとめて境界部ｐ型領域５９と呼ぶ場合がある。すなわち、境界部ｐ型領域５９は、終端トレンチ５４の下端に露出する位置、表面７２に露出する位置及び表面７４に露出する位置に跨って延びるｐ型領域である。図１に示すように、境界部ｐ型領域５９は、終端トレンチ５４に沿って、ＭＯＳＦＥＴ領域２０の周囲を一巡するように形成されている。図２に示すように、境界部ｐ型領域５９の下側には、外周部ドリフト領域２８ｂが形成されている。
図３は、外周ｐ型領域６２の外周端近傍の拡大断面図を示している。図示するように、外周ｐ型領域６２は、Ａｌ（アルミニウム）高濃度領域６１と、Ｂ（ボロン）高濃度領域６３を有している。Ａｌ高濃度領域６１はＢよりもＡｌの濃度が高いｐ型領域であり、Ｂ高濃度領域６３はＡｌよりもＢの濃度が高いｐ型領域である。外周ｐ型領域６２は、制御不能な誤差レベルを除いて、ＢとＡｌ以外のｐ型不純物を含有していない。Ａｌ高濃度領域６１は、外周ｐ型領域６２が表面７４に露出する範囲のうち、外周ｐ型領域６２の外周端に形成されている。Ｂ高濃度領域６３は、Ａｌ高濃度領域６１以外の外周ｐ型領域６２内に形成されている。外周ｐ型領域６２の大部分は、Ｂ高濃度領域６３によって構成されている。図４は、外周ｐ型領域６２の外周端近傍における不純物濃度分布（図３のＡ−Ａ線に沿った不純物濃度分布）を示している。図３、４において、領域６１ａは、Ａｌを含有するとともに、Ｂを含有しない領域である。領域６１ｂは、ＡｌとＢを含有しており、Ａｌの濃度がＢの濃度よりも高い領域である。Ａｌ高濃度領域６１は、領域６１ａと領域６１ｂによって構成されている。図３に示すＡｌ高濃度領域６１の幅Ｗ１（すなわち、内周側から外周側に向かう方向における寸法）は、後述するガードリング領域６４のそれぞれの幅Ｗ２よりも広い。なお、上記の幅Ｗ１、Ｗ２は、内周側から外周側に向かう方向における寸法を意味する。
図２に示すように、外周ｐ型領域６２の外周側には、複数のガードリング領域６４が形成されている。各ガードリング領域６４は、ｐ型領域であり、表面７４に露出する範囲に形成されている。各ガードリング領域６４は、浅い範囲にのみ形成されている。したがって、各ガードリング領域６４の下端は、外周ｐ型領域６２の下端よりも上側（表面側）に位置している。各ガードリング領域６４の下側には、外周部ドリフト領域２８ｂが形成されている。最も内周側（ＭＯＳＦＥＴ領域２０側）のガードリング領域６４と外周ｐ型領域６２の間には、外周部ドリフト領域２８ｂが形成されている。外周部ドリフト領域２８ｂによって、最も内周側のガードリング領域６４が外周ｐ型領域６２から分離されている。また、各ガードリング領域６４の間には、外周部ドリフト領域２８ｂが形成されている。外周部ドリフト領域２８ｂによって、各ガードリング領域６４が互いから分離されている。各ガードリング領域６４は、ｐ型不純物としてＡｌを含有している。各ガードリング領域６４は、制御不可能な誤差レベルを除いて、Ａｌ以外のｐ型不純物を含有していない。
次に、半導体装置１０の動作について説明する。半導体装置１０を動作させる際には、ドレイン電極３８とソース電極３６の間にドレイン電極３８がプラスとなる電圧が印加される。さらに、ゲート電極３４ｃに対してゲートオン電圧が印加されることで、ＭＯＳＦＥＴ領域２０内のＭＯＳＦＥＴがオンする。すなわち、ゲート電極３４ｃに対向している位置のボディ領域２６にチャネルが形成され、ソース電極３６から、ソース領域２２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、ドレイン電極３８に向かって電流が流れる。ゲート電極３４ｃへのゲートオン電圧の印加を停止すると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合からドリフト領域２８内に空乏層が広がる。空乏層がＭＯＳＦＥＴ領域２０内のｐ型フローティング領域３２に到達すると、ｐ型フローティング領域３２からもドリフト領域２８内に空乏層が広がる。これによって、２つのｐ型フローティング領域３２の間のドリフト領域２８が効果的に空乏化される。このため、ＭＯＳＦＥＴ領域２０内における電界集中が抑制される。これによって、ＭＯＳＦＥＴ領域２０内における高い耐圧が実現される。
また、上述したｐｎ接合から伸びる空乏層は、図２の矢印８２に示すように、終端トレンチ５４の下側の境界部ｐ型領域５９にも到達する。すると、境界部ｐ型領域５９からドリフト領域２８内に空乏層が広がる。ゲートトレンチ３４と終端トレンチ５４の間のドリフト領域２８は、ゲートトレンチ３４の下側のｐ型フローティング領域３２から広がる空乏層と終端トレンチ５４の下側の境界部ｐ型領域５９（すなわち、下端ｐ型領域６０）から広がる空乏層によって空乏化される。このとき、ゲートトレンチ３４の深さと終端トレンチ５４の深さが略等しい（すなわち、ｐ型フローティング領域３２の深さ方向の位置と下端ｐ型領域６０の深さ方向の位置が略等しい）ため、ゲートトレンチ３４と終端トレンチ５４の間のドリフト領域２８において等電位線が横方向（表面７２と平行な方向）に伸びる。これによって、終端トレンチ５４の近傍における電界集中が抑制される。
また、境界部ｐ型領域５９は、終端トレンチ５４の下端に接する範囲から半導体基板１２の表面７４に接する位置まで広がっている。このため、表面７４の近傍では、境界部ｐ型領域５９から最も内周側のガードリング領域６４に向かって空乏層が広がる。空乏層が最も内周側のガードリング領域６４に到達すると、そのガードリング領域６４からその隣のガードリング領域６４に空乏層が伸展する。このように、空乏層が、各ガードリング領域６４を順次経由して外周側に広がる。このため、外周領域５０内に空乏層が広く伸展する。これによって、外周領域５０内における高い耐圧が実現される。
このように、この半導体装置では、終端トレンチ５４の下側の境界部ｐ型領域５９がｐ型フローティング領域３２と同様に深い位置に設けられていることによって、ＭＯＳＦＥＴ領域２０の外周端近傍における電界集中が抑制される。また、終端トレンチ５４よりも外周側において境界部ｐ型領域５９が終端トレンチ５４の底面から半導体基板１２の表面７４まで伸びていることで、表面７４近傍の浅い範囲内にのみ形成されたガードリング領域６４に空乏層が到達することが可能となっている。その結果、複数のガードリング領域６４によって外周領域５０における空乏層の伸展が促進される。また、各ガードリング領域６４が互いから分離されているため、外周領域５０内において電位が比較的均等に分布することができる。このため、外周領域５０における高い耐圧が実現されている。
また、この半導体装置では、外周ｐ型領域６２の外周端であって、表面７４に露出する範囲に、Ａｌ高濃度領域６１が形成されている。このようにＡｌ高濃度領域６１が形成されていることによって、外周ｐ型領域６２の表面近傍を通る漏れ電流を抑制することができる。
次に、半導体装置１０の製造方法について説明する。まず、図５に示すようにｎ型層２８のみからなる半導体ウエハ９０を準備する。ｎ型層２８は、ドリフト領域２８となる領域である。次に、図６に示すように、ｎ型層２８の表面に、エピタキシャル成長によってｐ型層２６を形成する。ｐ型層２６は、ボディ領域２６となる領域である。次に、所定範囲内の半導体ウエハ９０の表面を部分的にエッチングする。ここでは、エッチングした範囲において、図７に示すようにｐ型層２６が除去され、ｎ型層２８が露出するようにエッチングを行う。これによって、半導体ウエハ９０の表面に段差部７０が形成される。段差部７０によって、半導体ウエハ９０の表面が、表面７２と表面７４に区画される。
次に、境界部ｐ型領域５９に対するイオン注入を行う。すなわち、まず、半導体ウエハ９０の表面のうちの段差部７０を含む範囲（すなわち、表面７２から表面７４に跨る範囲）にＢを注入する。ここでは、Ｂの注入エネルギーを調節することによって、図８の注入範囲Ｘに示すように、浅い位置から比較的深い位置までＢが分布するようにＢを注入する。次に、半導体ウエハ９０の表面７４のうちの注入範囲Ｘの外周端Ｘ１の含む範囲（すなわち、図８の注入範囲Ｙ）に、Ａｌを注入する。ここでは、Ａｌの注入エネルギーを低く設定することで、半導体ウエハ９０の表面７４近傍にのみＡｌが注入されるようにＡｌを注入する。
次に、ガードリング領域６４に対するイオン注入を行う。すなわち、半導体ウエハ９０の表面７４のうちの注入範囲Ｙよりも外周側（各ガードリング領域６４に対応する注入範囲Ｚ）に、Ａｌを注入する。ここでは、Ａｌの注入エネルギーを低く設定することで、半導体ウエハ９０の表面７４近傍にのみＡｌが注入されるようにＡｌを注入する。なお、注入範囲Ｚの幅は、注入範囲Ｙの幅よりも狭い。
次に、半導体ウエハ９０を熱処理することで、注入したＡｌとＢを拡散させると共に活性化させる。これによって、図９に示すように、境界部ｐ型領域５９とガードリング領域６４を形成する。このとき、ＢはＡｌよりもＳｉＣ中における拡散係数が大きいため、Ｂの分布範囲が広がる。すなわち、注入範囲Ｘに比べて、拡散後のＢが分布する範囲はかなり広くなる。上述したようにＡｌの注入範囲Ｙの幅を広くしておくと、Ｂの分布範囲が拡大しても、境界部ｐ型領域５９の外周端にＡｌ高濃度領域６１を容易に配置することができる。また、ガードリング領域６４は、半導体ウエハ９０の表面７４近傍の浅い位置に形成されるため、ガードリング領域６４を高精度に形成することができる。特に、ガードリング領域６４に注入されるＡｌはＳｉＣ中における拡散係数が低いので、ガードリング領域６４をより高精度に形成することができる。したがって、各ガードリング領域６４の間の間隔を狭小化することができる。さらに、外周ｐ型領域６２とガードリング領域６４の間の間隔も狭小化することができる。
次に、図１０に示すように、外周ｐ型領域６２の端部（Ａｌ高濃度領域６１とは反対側の端部）に終端トレンチ５４を形成し、終端トレンチ５４内に絶縁層５３を形成する。
その後、ＭＯＳＦＥＴ領域２０内の構造を形成し、その他の必要な構造（拡散層、電極、絶縁層等）を形成することで、図１の半導体装置１０が完成する。なお、上述した製造方法の各工程の順序は、適宜変更することができる。また、ＭＯＳＦＥＴ領域２０内の構造を、外周領域５０内の構造より先に形成してもよいし、外周領域５０内の構造と並行して形成してもよい。
以上に説明したように、この製造方法によれば、各ガードリング領域６４の間の間隔を狭小化することができる。また、外周ｐ型領域６２とガードリング領域６４の間の間隔も狭小化することができる。したがって、この半導体装置１０では、外周領域５０に空乏層が伸びやすい。このため、この方法によれば、外周領域５０の耐圧が高い半導体装置１０を製造することができる。
なお、図１１は、終端トレンチ５４と段差部７０の間の間隔Ｗ３（図２参照）と、半導体装置１０のＤＳ間耐圧（ドレイン‐ソース間の耐圧）との関係を示している。図示するように、間隔Ｗ３が１０μｍ未満となると、ＤＳ間耐圧が急激に低下する。このため、間隔Ｗ３は１０μｍ以上であることが好ましい。
また、上述した実施例の半導体装置１０では、終端トレンチ５４の下側の境界部ｐ型領域５９（すなわち、下端ｐ型領域６０）が、ＭＯＳＦＥＴ領域２０側に形成されていなかった。しかしながら、図１２に示すように、下端ｐ型領域６０の一部が、終端トレンチ５４よりもＭＯＳＦＥＴ領域２０側に突出していてもよい。このような構成によれば、ゲートトレンチ３４と終端トレンチ５４の間のドリフト領域２８をより空乏化し易くなる。なお、この場合、その突出している部分が、終端トレンチ５４の下端よりも上側（ボディ領域２６側）にはみ出していないことが好ましい。すなわち、図１３のように下端ｐ型領域６０の一部がＭＯＳＦＥＴ領域２０内において終端トレンチ５４の下端の深さＤ１よりも上側に位置していると、下端ｐ型領域６０とボディ領域２６の間の距離Ｌ１が短くなる。距離Ｌ１が短くなると、ＤＳ間耐圧が低下する。このため、ＭＯＳＦＥＴ領域２０内に位置する下端ｐ型領域６０は、終端トレンチ５４の下端よりも下側にのみ存在することが好ましい。但し、場合によっては、下端ｐ型領域６０の一部を深さＤ１よりも上側に配置し、距離Ｌ１を最適化することで、ＤＳ間耐圧を確保してもよい。
また、上述した半導体装置１０では、半導体基板１２の表面に段差部７０が形成されていたが、図１４に示すように半導体基板１２の表面がフラットであってもよい。なお、図１４の半導体装置のボディ領域２６は、イオン注入により形成される。エピタキシャル成長とは異なり、イオン注入によれば、ボディ領域２６を半導体ウエハの表面の必要な領域内にのみ形成することができる。したがって、図１４の半導体装置の製造工程では、上述した実施例で説明したｐ型層２６（ボディ領域２６）の一部をエッチングする工程（すなわち、段差部７０を形成する工程）を実施する必要がない。したがって、図１４の半導体装置では、半導体基板１２の表面がフラットとなっている。
また、上述した実施例では、下端ｐ型領域６０が外周ｐ型領域６２と繋がっていた。しかしながら、図１５に示すように、下端ｐ型領域６０が外周ｐ型領域６２から分離されていてもよい。図１５では、外周ｐ型領域６２が終端トレンチ５４よりも浅い範囲に形成されている。このため、ドリフト領域２８によって、下端ｐ型領域６０が外周ｐ型領域６２から分離されている。このような構成でも、下端ｐ型領域６０と外周ｐ型領域６２の間の距離Ｌ２が、下端ｐ型領域６０から外周ｐ型領域６２まで空乏層が伸展可能な距離に設定されていれば、上述した実施例と同様に外周領域５０の耐圧を確保することができる。なお、空乏層を伸展させるために、距離Ｌ２は、Ｌ２≦｛２ε（Ｖｂｉ−Ｖ）／ｑ・Ｎｂ｝１／２の数式を満たすように設定されていることが好ましい。ここで、εはドリフト領域２８の誘電率であり、Ｖｂｉは下端ｐ型領域６０とドリフト領域２８の間の内蔵電位であり、Ｖは印加電圧であり、ｑは電気素量であり、Ｎｂはドリフト領域２８のｎ型不純物濃度である。
また、上述した実施例では、ＭＯＳＦＥＴを有する半導体装置について説明したが、ＭＯＳＦＥＴに代えてＩＧＢＴ等の他の素子が形成されていてもよい。また、上述した実施例では、半導体基板１２がＳｉＣにより構成されていたが、Ｓｉ等の他の材質によって構成された半導体基板を使用してもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
２０：ＭＯＳＦＥＴ領域
２２：ソース領域
２６：ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２：ｐ型フローティング領域
３４：ゲートトレンチ
３６：ソース電極
３８：ドレイン電極
５０：外周領域
５４：終端トレンチ
５９：境界部ｐ型領域
６０：下端ｐ型領域
６２：外周ｐ型領域
６４：ガードリング領域
７０：段差部

Claims (7)

  1. 半導体基板を有する半導体装置であって、
    前記半導体基板内であってその表面に露出しているｎ型の第１領域と、
    前記第１領域の下側に配置されているｐ型の第２領域と、
    前記第２領域の下側に配置されており、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されている第１絶縁層と、
    前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、
    前記ゲートトレンチの下端に接するｐ型の第４領域と、
    前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、
    前記終端トレンチ内に配置されている第２絶縁層と、
    前記終端トレンチの下端に接しており、前記第３領域によって前記第２領域から分離されているｐ型の下端ｐ型領域と、
    前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、
    前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、
    前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域、
    を有し、
    前記表面に段差部が形成されていることによって、前記表面が、第１表面と、前記第１表面から突出する第２表面を有しており、
    前記終端トレンチが、前記第２表面に形成されており、
    前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出しており、
    前記複数のガードリング領域が、前記第１表面に露出している、
    半導体装置。
  2. 前記ガードリング領域が、Ａｌを含有する請求項１の半導体装置。
  3. 半導体基板を有する半導体装置であって、
    前記半導体基板内であってその表面に露出しているｎ型の第１領域と、
    前記第１領域の下側に配置されているｐ型の第２領域と、
    前記第２領域の下側に配置されており、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されている第１絶縁層と、
    前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、
    前記ゲートトレンチの下端に接するｐ型の第４領域と、
    前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、
    前記終端トレンチ内に配置されている第２絶縁層と、
    前記終端トレンチの下端に接するｐ型の下端ｐ型領域と、
    前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、
    前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、
    前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域、
    を有し、
    前記表面に段差部が形成されていることによって、前記表面が、第１表面と、前記第１表面から突出する第２表面を有しており、
    前記終端トレンチが、前記第２表面に形成されており、
    前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出しており、
    前記複数のガードリング領域が、前記第１表面に露出しており、
    前記終端トレンチと前記段差部の間の間隔が、１０μｍ以上である、
    半導体装置。
  4. 半導体基板を有する半導体装置であって、
    前記半導体基板内であってその表面に露出しているｎ型の第１領域と、
    前記第１領域の下側に配置されているｐ型の第２領域と、
    前記第２領域の下側に配置されており、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されている第１絶縁層と、
    前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、
    前記ゲートトレンチの下端に接するｐ型の第４領域と、
    前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、
    前記終端トレンチ内に配置されている第２絶縁層と、
    前記終端トレンチの下端に接するｐ型の下端ｐ型領域と、
    前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、
    前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、
    前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域、
    を有し、
    前記表面に段差部が形成されていることによって、前記表面が、第１表面と、前記第１表面から突出する第２表面を有しており、
    前記終端トレンチが、前記第２表面に形成されており、
    前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出しており、
    前記複数のガードリング領域が、前記第１表面に露出しており、
    前記外周ｐ型領域のうちの外周側の端部であって前記表面に露出する領域が、Ａｌの濃度がＢの濃度よりも高いＡｌ高濃度領域であり、前記外周ｐ型領域のうちの前記Ａｌ高濃度領域に隣接する領域が、Ｂの濃度がＡｌの濃度よりも高いＢ高濃度領域である、
    半導体装置。
  5. 前記Ａｌ高濃度領域の幅が、前記各ガードリング領域の幅よりも広い請求項４の半導体装置。
  6. 半導体基板を有する半導体装置であって、
    前記半導体基板内であってその表面に露出しているｎ型の第１領域と、
    前記第１領域の下側に配置されているｐ型の第２領域と、
    前記第２領域の下側に配置されており、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されている第１絶縁層と、
    前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、
    前記ゲートトレンチの下端に接するｐ型の第４領域と、
    前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、
    前記終端トレンチ内に配置されている第２絶縁層と、
    前記終端トレンチの下端に接するｐ型の下端ｐ型領域と、
    前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、
    前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、
    前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域、
    を有し、
    前記表面に段差部が形成されていることによって、前記表面が、第１表面と、前記第１表面から突出する第２表面を有しており、
    前記終端トレンチが、前記第２表面に形成されており、
    前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出しており、
    前記複数のガードリング領域が、前記第１表面に露出しており、
    前記下端ｐ型領域の一部が、前記終端トレンチよりも内周側に広がっており、
    前記終端トレンチよりも内周側に広がっている前記下端ｐ型領域の前記一部が、前記終端トレンチの下端よりも上側に広がっていない、
    半導体装置。
  7. 半導体基板を有する半導体装置を製造する方法であって、
    前記半導体装置が、
    前記半導体基板内であってその表面に露出しているｎ型の第１領域と、
    前記第１領域の下側に配置されているｐ型の第２領域と、
    前記第２領域の下側に配置されており、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    前記表面に形成されており、前記第１領域及び前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されている第１絶縁層と、
    前記ゲートトレンチ内に配置されており、前記第１絶縁層を介して前記第２領域に対向しているゲート電極と、
    前記ゲートトレンチの下端に接するｐ型の第４領域と、
    前記表面に形成されており、前記表面を平面視したときに前記複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、
    前記終端トレンチ内に配置されている第２絶縁層と、
    前記終端トレンチの下端に接するｐ型の下端ｐ型領域と、
    前記終端トレンチよりも外周側に形成されており、前記終端トレンチに接しており、前記表面に露出しているｐ型の外周ｐ型領域と、
    前記外周ｐ型領域よりも外周側に形成されており、前記表面に露出しているｐ型の複数のガードリング領域と、
    前記終端トレンチよりも外周側に形成されており、前記第３領域と繋がっており、前記外周ｐ型領域を前記複数のガードリング領域から分離しており、前記複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域、
    を有し、
    前記表面に段差部が形成されていることによって、前記表面が、第１表面と、前記第１表面から突出する第２表面を有しており、
    前記終端トレンチが、前記第２表面に形成されており、
    前記外周ｐ型領域が、前記第２表面から前記第１表面に跨る範囲に露出しており、
    前記複数のガードリング領域が、前記第１表面に露出しており、
    前記方法が、
    ｎ型層上にｐ型層を成長させる工程と、
    前記ｐ型層の一部を除去することで、前記ｎ型層が露出している表面と、前記ｐ型層が露出しており、前記ｎ型層が露出している表面よりも突出する表面を形成する工程と、
    前記ｎ型層が露出している前記表面から前記ｐ型層が露出している前記表面に跨る範囲にｐ型不純物を注入することによって、前記外周ｐ型領域を形成する工程と、
    前記ｎ型層が露出している前記表面にｐ型不純物を注入することによって、前記ガードリング領域を形成する工程と、
    前記ｐ型層が露出している前記表面に前記終端トレンチを形成する工程、
    を有する方法。
JP2014023869A 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP6231396B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014023869A JP6231396B2 (ja) 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法
DE112014006350.9T DE112014006350B4 (de) 2014-02-10 2014-10-06 Halbleitereinrichtungen und Verfahren zum Herstellen einer Halbleitereinrichtung
PCT/JP2014/076722 WO2015118721A1 (ja) 2014-02-10 2014-10-06 半導体装置及び半導体装置の製造方法
CN201480075197.3A CN105981173B (zh) 2014-02-10 2014-10-06 半导体装置以及半导体装置的制造方法
US15/116,288 US9640651B2 (en) 2014-02-10 2014-10-06 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014023869A JP6231396B2 (ja) 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2015153787A JP2015153787A (ja) 2015-08-24
JP2015153787A5 JP2015153787A5 (ja) 2016-06-23
JP6231396B2 true JP6231396B2 (ja) 2017-11-15

Family

ID=53777540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014023869A Expired - Fee Related JP6231396B2 (ja) 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9640651B2 (ja)
JP (1) JP6231396B2 (ja)
CN (1) CN105981173B (ja)
DE (1) DE112014006350B4 (ja)
WO (1) WO2015118721A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252390A (zh) * 2016-09-19 2016-12-21 西安理工大学 一种沟槽‑场限环复合终端结构及其制备方法
JP2018082025A (ja) * 2016-11-16 2018-05-24 株式会社 日立パワーデバイス 半導体装置、電力変換装置及び半導体装置の製造方法
JP6870546B2 (ja) * 2017-09-14 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
CN109346511A (zh) * 2018-10-15 2019-02-15 北京工业大学 一种应用于功率半导体器件的横向电阻结构
JP7061948B2 (ja) * 2018-10-23 2022-05-02 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
IT201900013416A1 (it) * 2019-07-31 2021-01-31 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica
CN113054011B (zh) * 2021-02-09 2023-06-20 杭州士兰集昕微电子有限公司 功率半导体器件及其制造方法
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2023171137A1 (ja) * 2022-03-11 2023-09-14 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN118610257A (zh) * 2022-03-11 2024-09-06 新唐科技日本株式会社 半导体装置
TWI832716B (zh) * 2023-03-02 2024-02-11 鴻海精密工業股份有限公司 製作半導體裝置的方法與半導體裝置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211490B2 (ja) 1993-06-30 2001-09-25 株式会社日立製作所 半導体装置及びその製造方法
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JP4164892B2 (ja) * 1997-06-30 2008-10-15 株式会社デンソー 半導体装置及びその製造方法
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JP4538211B2 (ja) * 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4915221B2 (ja) 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5396953B2 (ja) 2009-03-19 2014-01-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8372717B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Method for manufacturing a super-junction trench MOSFET with resurf stepped oxides and trenched contacts
JP5633992B2 (ja) * 2010-06-11 2014-12-03 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP5621340B2 (ja) * 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2012054378A (ja) * 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5758824B2 (ja) * 2012-03-14 2015-08-05 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP6277623B2 (ja) * 2013-08-01 2018-02-14 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
WO2015118721A1 (ja) 2015-08-13
US9640651B2 (en) 2017-05-02
CN105981173B (zh) 2019-05-10
US20170012122A1 (en) 2017-01-12
DE112014006350B4 (de) 2018-05-09
JP2015153787A (ja) 2015-08-24
DE112014006350T5 (de) 2016-10-20
CN105981173A (zh) 2016-09-28

Similar Documents

Publication Publication Date Title
JP6231396B2 (ja) 半導体装置及び半導体装置の製造方法
JP5196980B2 (ja) 半導体装置
JP5136578B2 (ja) 半導体装置
US9853139B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US9755042B2 (en) Insulated gate semiconductor device and method for manufacturing the insulated gate semiconductor device
US20140363938A1 (en) Electric power semiconductor device and manufacturing method of the same
JP5697665B2 (ja) 半導体装置
US9627248B2 (en) Insulated gate type semiconductor device
US10032866B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5758824B2 (ja) 半導体装置および半導体装置の製造方法
JP2016025177A (ja) スイッチング素子
US20110284923A1 (en) Semiconductor device and manufacturing method of the same
JP2017191817A (ja) スイッチング素子の製造方法
JP6488204B2 (ja) 半導体装置の製造方法
JP5842896B2 (ja) 半導体装置
JP2012156151A (ja) 半導体装置
CN104124276B (zh) 一种超级结器件及其制作方法
EP3174104B1 (en) Power semiconductor device
JP2014195089A (ja) 半導体装置
JP2015185656A (ja) 半導体装置
JP2013138171A (ja) 半導体装置
JP2015079987A (ja) 半導体装置
KR20230116133A (ko) 딥 트렌치 기술을 적용한 슈퍼 정션 mosfet의 차지 밸런스 특성

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160509

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171019

R151 Written notification of patent or utility model registration

Ref document number: 6231396

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees