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JP7400487B2 - 半導体装置 - Google Patents

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JP7400487B2
JP7400487B2 JP2020006090A JP2020006090A JP7400487B2 JP 7400487 B2 JP7400487 B2 JP 7400487B2 JP 2020006090 A JP2020006090 A JP 2020006090A JP 2020006090 A JP2020006090 A JP 2020006090A JP 7400487 B2 JP7400487 B2 JP 7400487B2
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semiconductor layer
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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
従来の炭化珪素半導体装置の構造について、トレンチ型の縦型ＭＯＳＦＥＴを例に説明する。図１６は、従来の炭化珪素半導体装置の構造を示す上面図である。図１６に示すように、炭化珪素半導体装置１６００は、主電流が流れる活性領域１１５０の外周部に、活性領域１１５０の周囲を囲んで耐圧を保持するエッジ終端領域１１６８が設けられている。活性領域１１５０には、ゲート電極と電気的に接続するゲート電極パッド１１００と、ソース電極と電気的に接続するソース電極パッド１０１５とが設けられている。また、活性領域１１５０とエッジ終端領域１１６８の間に、ゲート電極とゲート電極パッド１１００とを接続するための配線が形成されるゲートリング領域１１６０が設けられている。
炭化珪素半導体装置の信頼性をさらに向上させるために、炭化珪素半導体装置１６００と同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能領域１４００を配置している半導体装置が提案されている。高機能構造とする場合、高機能領域１４００を安定して形成するために、活性領域１１５０に、メイン半導体素子の単位セルと離して、かつエッジ終端領域１１６８に隣接して、高機能領域１４００のみを配置した領域が設けられる。活性領域１１５０は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域１１６８は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
電流センス部には、活性領域１１５０と同構造の電流センス部の活性領域１２３０および電流検出用の電流センス部の電極パッド１２０２が設けられる。温度センス部は、ダイオードの温度特性を利用して半導体チップの温度を検出する機能を有し、温度センス部のアノード電極パッド１２０１Ａおよび温度センス部のカソード電極パッド１２０１Ｂが設けられる。
図１７は、従来の炭化珪素半導体装置の構造を示す図１６のＡ－Ａ’断面図である。図１７は、従来のトレンチ型ＭＯＳＦＥＴを用いた炭化珪素半導体装置の構造を示す断面図である。炭化珪素半導体装置１６００では、ｎ+型炭化珪素基板１００１のおもて面にｎ型炭化珪素エピタキシャル層１００２が堆積される。活性領域１１５０では、ｎ型炭化珪素エピタキシャル層１００２のｎ+型炭化珪素基板１００１側に対して反対側の表面側は、ｎ型高濃度領域１００５が設けられている。また、ｎ型高濃度領域１００５には、トレンチ１０１８の底面全体を覆うように第２ｐ+型ベース領域１００４が選択的に設けられている。ｎ型高濃度領域１００５のｎ+型炭化珪素基板１００１側に対して反対側の表面層には、第１ｐ+型ベース領域１００３が選択的に設けられている。
また、従来の炭化珪素半導体装置１６００の活性領域１１５０には、さらにｐ型ベース層１００６、ｎ+型ソース領域１００７、ｐ++型コンタクト領域１００８、ゲート絶縁膜１００９、ゲート電極１０１０、層間絶縁膜１０１１、ソース電極１０１３、裏面電極１０１４、トレンチ１０１８、ソース電極パッド１０１５およびドレイン電極パッド（不図示）が設けられている。
ソース電極１０１３は、ｎ+型ソース領域１００７、ｐ++型コンタクト領域１００８上に設けられ、ソース電極パッド１０１５は順に第１ＴｉＮ膜１０２５、第１Ｔｉ膜１０２６、第２ＴｉＮ膜１０２７、第２Ｔｉ膜１０２８およびＡｌ合金膜１０２９が積層されている多層膜である。また、ソース電極１０１３上部には、めっき膜１０１６、はんだ１０１７、外部端子電極１０１９、第１保護膜１０２１および第２保護膜１０２３が設けられる。
また、従来の炭化珪素半導体装置１６００のゲートリング領域１１６０には、第１ｐ+型ベース領域１００３、ｐ型ベース層１００６、ｐ++型コンタクト領域１００８が設けられる。ｐ++型コンタクト領域１００８上に絶縁膜１５３０、ゲート電極１０１０、層間絶縁膜１０１１、ゲート配線電極１０３０および第２保護膜１０２３が設けられている。
また、従来の炭化珪素半導体装置１６００のエッジ終端領域１１６８には、全域にわたってｐ型ベース層１００６、ｐ++型コンタクト領域１００８が除去され、エッジ終端領域１１６８を活性領域１１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ型炭化珪素エピタキシャル層１００２が露出されている。
また、エッジ終端領域１１６８には、複数のｐ+型領域（ここでは２つ、第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパーとして機能するｎ+型ストッパー領域１１６７が設けられている。
第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５は、それぞれ、ｎ型炭化珪素エピタキシャル層１００２の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１１５０以外での横方向の高電圧はこの第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５とｎ型炭化珪素エピタキシャル層１００２との間のｐｎ接合で確保される。
また、ゲート電極とソース電極とをツェナーダイオード領域を経由して接続し、ツェナーダイオード領域を半導体装置内の周辺領域に配置して、ｎ+型半導体領域とｐ+型半導体領域とをツェナーダイオード領域の内周から外周に向かい交互に配置することで、ツェナーダイオードのｐｎ接合面積を大きくし、ゲート電極を、過電圧から確実に保護する半導体装置が公知である（例えば、下記特許文献１参照）。
また、ソースパッドの周縁部に、外周領域に沿ってソースパッドの中央領域を取り囲む除去領域が形成されている半導体装置が公知である（例えば、下記特許文献２参照）。
また、ゲート端子－ソース端子間、およびゲート端子－センス端子間に、ツェナーダイオードを設けることで、電流検出用のセンス端子による検出電流に影響を与えることなく、素子を保護できる半導体装置が公知である（例えば、下記特許文献３参照）。
特開２０１５－０１８９５０号公報 特開２０１３－２３２５３３号公報 特開平４－３２６７６８号公報
上述した従来の炭化珪素半導体装置（図１７参照）では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域１１６８の幅を１／５倍～１／２倍程度狭くすることができる。かつ、エッジ終端領域１１６８の厚さを１／２倍以上薄くすることができる。このため、エッジ終端領域１１６８の幅を狭くしたり、エッジ終端領域１１６８の厚さを薄くすることで、ＭＯＳＦＥＴの低オン抵抗（ＲｏｎＡ）化が可能である。
しかしながら、エッジ終端領域１１６８の幅を狭くしたり、エッジ終端領域１１６８の厚さを薄くしたりすることで、ＭＯＳＦＥＴのオフ時にｐ型ベース層１００６とｎ型高濃度領域１００５とのｐｎ接合からチップ端部側へ半導体基板のおもて面に平行な方向（横方向）に伸びる空乏層の容量（ｐｎ接合容量）が増加する。このため、ＭＯＳＦＥＴのスイッチング時（特にＭＯＳＦＥＴのオフ時）に例えばサージ等のノイズにより微小時間でドレイン－ソース間電圧が変化（以下、ｄｖ／ｄｔサージ）すると、ｐｎ接合容量に流れる変位電流が著しく大きくなる。具体的には、ｐｎ接合容量の充放電時に流れる変位電流の電流値は、半導体材料としてシリコンを用いる場合の電流値の、エッジ終端領域１１６８を減少させた体積倍となる。
ＭＯＳＦＥＴのオフ時、ホールに起因する変位電流（以降、ホール電流と略す）は、エッジ終端領域１１６８から活性領域１１５０へ向かって流れ、活性領域１１５０のｐ++型コンタクト領域１００８からソース電極１０１３へと引き抜かれる。しかしながら、電流センス部の活性領域１２３０は、活性領域１１５０と同構造であるが、電流センス部の周囲のゲート電極パッド１１００等の電極パッドの下部領域ではｎ+型ソース領域１００７等が配置されていない。これにより、高機能領域１４００では、活性領域１１５０の部分よりもｐ++型コンタクト領域１００８の面積が大きくなっている。このため、電流センス部の活性領域１２３０で、ｐ++型コンタクト領域１００８中を流れる電流容量が増加して、電界が高くなり、電流センス部の活性領域１２３０のＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐性が低くなるという課題がある。
この発明は、上述した従来技術による問題点を解消するため、電流センス部の活性領域のＥＳＤ耐量を改善することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１ＭＯＳ構造部と、第２ＭＯＳ構造部と、前記第１ＭＯＳ構造部と前記第２ＭＯＳ構造部から構成される活性領域の周囲を囲むゲートリング領域と、前記ゲートリング領域の周囲を囲む第１リング領域と、前記第１リング領域の周囲を囲む第２リング領域と、前記第２リング領域の周囲を囲む終端領域と、を備える。
前記第１ＭＯＳ構造部は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第１の第２半導体層と、前記第１の第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、前記第１の第２半導体層に接触する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の前記第１の第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第１の第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。
前記第２ＭＯＳ構造部は、前記半導体基板と、前記第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２の第２半導体層と、前記第２の第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、前記第２の第２半導体層に接触する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の前記第２の第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、前記第１の第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、前記半導体基板の裏面に設けられた前記第２電極と、を有する。
前記ゲートリング領域は、前記半導体基板と、前記第１半導体層と、前記第１の第２半導体層と、前記第１の第２半導体層に接触する絶縁膜と、前記絶縁膜の前記第１の第２半導体層と接触する面と反対側の表面に設けられた第３のゲート電極と、前記第３のゲート電極上に設けられたゲート配線電極と、を有する。前記第１リング領域は、前記半導体基板と、前記第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第３の第２半導体層と、前記第３の第２半導体層の表面に設けられた第３の第１電極と、を有する。前記第２リング領域は、前記半導体基板と、前記第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第４の第２半導体層と、前記第４の第２半導体層の表面に設けられた第４の第１電極と、を有する。前記第３の第１電極は、前記第２の第１電極と同電位であり、前記第４の第１電極は、前記第１の第１電極と同電位である。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２半導体層と前記第３の第２半導体層とが接続され、前記第１の第２半導体層と前記第４の第２半導体層とが接続されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１電極と前記第４の第１電極とを電気的に接続する第１の短絡電極と、前記第２の第１電極と前記第３の第１電極とを電気的に接続する第２の短絡電極と、を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートリング領域と前記第１リング領域との間に、ツェナーダイオード領域をさらに備え、前記ツェナーダイオード領域は、前記半導体基板と、前記第１半導体層と、前記第１の第２半導体層と、前記第１の第２半導体層に接触する絶縁膜と、前記絶縁膜の表面に設けられた、第２導電型の第２半導体領域と第１導電型の第３半導体領域とが交互に配列されたツェナーダイオードと、を有し、前記ツェナーダイオードには、一方が前記第２の第１電極に電気的に接続され、他方が第３の第１電極に電気的に接続される第１ツェナーダイオードが含まれることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ツェナーダイオードには、一方が前記第１の第１電極に電気的に接続され、他方が第４の第１電極に電気的に接続される第２ツェナーダイオードが含まれることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ＭＯＳ構造部は、前記第１ＭＯＳ構造部に流れる過電流を検出することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ＭＯＳ構造部は、前記第１の第１半導体領域および前記第１の第２半導体層を貫通し、前記第１半導体層に達する第１のトレンチをさらに有し、前記第１のゲート電極は、前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して設けられ、前記第２ＭＯＳ構造部は、前記第２の第１半導体領域および前記第２の第２半導体層を貫通し、前記第１半導体層に達する第２のトレンチをさらに有し、前記第２のゲート電極は、前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して設けられることを特徴とする。
上述した発明によれば、エッジ終端領域とゲートリング領域との間に、メインソースリング領域（第２リング領域）を設け、メインソースリング領域の内側に電流センスソースリング領域（第１リング領域）を設けている。電流センスソースリング領域のソース電極（第３の第１電極）を電流センス部（第２ＭＯＳ構造部）のソース電極（第２の第１電極）と電気的に接続することにより、電流センス部のソース電極の電位を安定化させることができる。このため、電流センス部のＥＳＤ耐量を改善することができる。
また、電流センスソースリング領域の内側にツェナーダイオード領域を設けることで、ツェナーダイオード領域の面積を大きくすることが可能になり、電流センス部のＥＳＤ耐量をさらに改善して、スイッチング時の破壊耐量を改善することができる。
本発明にかかる半導体装置によれば、電流センス部の活性領域のＥＳＤ耐量を改善することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＣ－Ｃ’断面図である。 実施の形態１にかかる炭化珪素半導体装置のツェナーダイオード領域の詳細構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態１にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のＥＳＤ耐量の相対値を示すグラフである。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＡ－Ａ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＢ－Ｂ’断面図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の構造を示す図１６のＡ－Ａ’断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図１には、半導体基板（半導体チップ）に配置された各素子の電極パッドおよび各領域のレイアウトを示す。
図１に示す炭化珪素半導体装置６００は、炭化珪素からなる同一の半導体基板に、メイン半導体素子と、メイン半導体素子を保護・制御するための回路部としては例えば電流センス部、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部と、を有する。メイン半導体素子は、オン状態で縦方向（半導体基板の深さ方向ｚ）にドリフト電流が流れるトレンチ型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。
メイン半導体素子は、活性領域１５０の有効領域（ＭＯＳゲートとして機能する領域）１５０ａに設けられている。活性領域１５０の有効領域１５０ａは、メイン半導体素子のオン時に主電流が流れる領域であり、周囲をゲートリング領域１６０に囲まれている。活性領域１５０の有効領域１５０ａにおいて、半導体基板のおもて面上には、メイン半導体素子の第１ソース電極１３ａが設けられている。第１ソース電極１３ａは、例えば活性領域１５０の有効領域１５０ａの略全面を覆う。また、第１ソース電極１３ａのおもて面上には、例えば矩形状の平面形状を有する第１ソース電極パッド１５ａが設けられている。
エッジ終端領域１６８は、活性領域１５０とチップ（半導体基板）側面との間の領域であり、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域１６８には、例えばガードリングや後述する接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。
また、活性領域１５０には、ゲートリング領域１６０に隣接して、高機能領域４００が設けられている。高機能領域４００は、例えば略矩形状の平面形状を有する。高機能領域４００には、電流センス部、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が設けられている。図１には、高機能部として電流センス部のみを図示するが、高機能領域４００に電流センス部以外の他の高機能部が配置されていてもよい。
電流センス部は、メイン半導体素子に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部は、電流センス部の第２ソース電極パッド１５ｂの下（半導体基板の深さ方向ｚ）に設けられ、メイン半導体素子と同一構成の単位セルを電流センス部の活性領域２３０に数個程度備えた縦型ＭＯＳＦＥＴである。
また、高機能領域４００において、半導体基板のおもて面上には、活性領域１５０とエッジ終端領域１６８との境界に沿って、かつ第１ソース電極１３ａおよびエッジ終端領域１６８と離して、メイン半導体素子のゲート電極パッド１００、温度センス部のアノード電極パッド２０１Ａ、温度センス部のカソード電極パッド２０１Ｂ、電流センス部の第２ソース電極パッド１５ｂが互いに接して設けられている。これら電極パッドは例えば略矩形状の平面形状を有する。
温度センス部は、温度を検出する機能を有する。このため、温度センス部は、活性領域１５０の有効領域１５０ａに設けられている。例えば、温度センス部には、後述するｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とからなるダイオードが設けられている（図４参照）。このダイオードの順方向電圧Ｖｆは、温度により変化して、温度が高いほど順方向電圧Ｖｆは低くなる。このため、事前に温度と順方向電圧Ｖｆとの関係を取得しておき、有効領域１５０ａ内のＭＯＳＦＥＴが動作中にダイオードの順方向電圧Ｖｆを測定することにより、炭化珪素半導体装置６００の温度を測定することができる。
温度センス部のアノード電極パッド２０１Ａは、ｐ型ポリシリコン層８１上に設けられたアノード電極８４と電気的に接続され、温度センス部のカソード電極パッド２０１Ｂは、ｎ型ポリシリコン層８２に設けられたカソード電極８５と電気的に接続される。
ゲート電極パッド１００は、ゲートリング領域１６０に設けられたゲート配線電極３０（図２参照）を介して、メイン半導体素子のすべての単位セルのゲート電極１０ａと電気的に接続されている。ゲートリング領域１６０は、活性領域１５０とエッジ終端領域（終端領域）１６８との間に、活性領域１５０を取り囲むように設けられている。
また、ゲートリング領域１６０とエッジ終端領域１６８との間に、ゲートリング領域１６０を取り囲むようにツェナーダイオード領域１６１が設けられてもよい。ツェナーダイオード領域１６１は、ツェナーダイオードが配置されている。ツェナーダイオードは、短絡領域５０２、５０３により、後述する電流センスソースリング領域２３２の第３ソース電極１３ｃと、後述する電流センス部の第２ソース電極１３ｂとを接続し、これらの電極間に過電圧がかかることを防止する。実施の形態１では、電流センスソースリング領域２３２が、活性領域１５０を取り囲むように設けられているため、電流センスソースリング領域２３２に隣接してツェナーダイオード領域１６１を配置して、ツェナーダイオード領域１６１の面積を大きくすることが可能になり、電流センス部のＥＳＤ耐量を改善して、スイッチング時の破壊耐量を改善することができる。
また、ツェナーダイオード領域１６１の周りには、電流センスソースリング領域（第１リング領域）２３２が設けられている。電流センスソースリング領域２３２には、第３ソース電極１３ｃが設けられている。第３ソース電極１３ｃは、短絡領域２５０で後述する第３ｐ型ベース層６ｃと第２ｐ型ベース層６ｂと接続することで、第２ｐ型ベース層６ｂと接続と接続され、電流センス部の第２ソース電極１３ｂの電位（ソース電位）に固定されている。
また、電流センスソースリング領域２３２の周りには、メインソースリング領域（第２リング領域）１７０が設けられている。メインソースリング領域１７０は、後述するように第４ソース電極１３ｄが設けられ、後述する第４ｐ型ベース層６ｄと第１ｐ型ベース層６ａを接続することで、後述する有効領域１５０ａの第１ソース電極１３ａの電位（ソース電位）に固定されている。メインソースリング領域１７０は、メイン半導体素子のオフ時にエッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を、第４ｐ型ベース層６ｄを介して引き抜く機能を有する。メインソースリング領域１７０が、電流センスソースリング領域２３２およびゲートリング領域１６０を取り囲むため、エッジ終端領域１６８から流れ込むホール電流を第４ｐ型ベース層６ｄを介して引き抜くことで、電流センスソースリング領域２３２および活性領域１５０への影響をなくすことができる。
次に、上述した活性領域１５０、ゲートリング領域１６０、ツェナーダイオード領域１６１、電流センスソースリング領域２３２、メインソースリング領域１７０、エッジ終端領域１６８、電流センス部（第２ＭＯＳ構造部）３７ａおよび温度センス部３５ａの断面構造の一例について説明する。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＣ－Ｃ’断面図である。メイン半導体素子の隣接する２つの単位セルのみを示し、当該単位セルのチップ（半導体基板）中央部側に隣接するメイン半導体素子の他の単位セルを図示省略する。
メイン半導体素子は、半導体基板のおもて面（第１ｐ型ベース層６ａ側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴである。トレンチ型ＭＯＳＦＥＴは、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。
図２～図４に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
図２および図４に示すように、メイン半導体素子（第１ＭＯＳ構造部）４２では、ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合はｎ型炭化珪素エピタキシャル層２、以下（２）と省略する）の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、第１ｐ型ベース層（第２導電型の第１の第２半導体層）６ａが設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と第１ｐ型ベース層６ａとを併せて炭化珪素半導体基体とする。
炭化珪素半導体基体の第１主面側（第１ｐ型ベース層６ａ側）には、ストライプ状のトレンチ構造が形成されている。具体的には、第１トレンチ（第１のトレンチ）１８ａは、第１ｐ型ベース層６ａのｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面から第１ｐ型ベース層６ａを貫通してｎ型高濃度領域５（２）に達する。第１トレンチ１８ａの内壁に沿って、第１トレンチ１８ａの底部および側壁に第１ゲート絶縁膜（第１のゲート絶縁膜）９ａが形成されており、第１トレンチ１８ａ内の第１ゲート絶縁膜９ａの内側にストライプ状の第１ゲート電極（第１のゲート電極）１０ａが形成されている。第１ゲート絶縁膜９ａにより第１ゲート電極１０ａが、ｎ型高濃度領域５（２）および第１ｐ型ベース層６ａと絶縁されている。第１ゲート電極１０ａの一部は、第１トレンチ１８ａの上方から後述する第１ソース電極パッド１５ａ側に突出している。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域３が選択的に設けられていてもよい。第１トレンチ１８ａの下に第２ｐ+型ベース領域４が設けられていてもよく、第２ｐ+型ベース領域４の幅は第１トレンチ１８ａの幅よりも広い。第１ｐ+型ベース領域３と第２ｐ+型ベース領域４は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域３の一部を第１トレンチ１８ａ側に延在させることで、第２ｐ+型ベース領域４は第１ｐ+型ベース領域３に接続した構造となっている。第１ｐ+型ベース領域３の一部は、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４とが並ぶ方向（以下、第１方向とする）ｙと直交する方向（以下、第２方向とする）ｘに、ｎ型高濃度領域５（２）と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域３の一部を第１方向ｙの両側の第１トレンチ１８ａ側に延在した接続領域を設け、第２ｐ+型ベース領域４の一部と接続する構造を第２方向ｘに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よく第１ソース電極１３ａに退避させることで第１ゲート絶縁膜９ａへの負担を軽減し信頼性を上げるためである。例えば、第１ｐ+型ベース領域３、接続領域、第２ｐ+型ベース領域４は全体として、平面視で格子状となっていてもよい。
第１ｐ型ベース層６ａの内部には、基体第１主面側に第１ｎ+型ソース領域（第１導電型の第１の第１半導体領域）７ａが選択的に設けられている。また、第１ｐ++型コンタクト領域８ａが設けられてもよい。第１ｎ+型ソース領域７ａは第１トレンチ１８ａに接している。また、第１ｎ+型ソース領域７ａおよび第１ｐ++型コンタクト領域８ａは互いに接する。
層間絶縁膜（層間絶縁膜）１１は、炭化珪素半導体基体の第１主面側の全面に、第１トレンチ１８ａに埋め込まれた第１ゲート電極１０ａを覆うように設けられている。第１ソース電極（第１の第１電極）１３ａは、層間絶縁膜１１に開口されたコンタクトホールを介して、第１ｎ+型ソース領域７ａおよび第１ｐ型ベース層６ａに接する。第１ｐ++型コンタクト領域８ａが設けられている場合は、第１ｎ+型ソース領域７ａおよび第１ｐ++型コンタクト領域８ａに接する。第１ソース電極１３ａは、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、第１ゲート電極１０ａの形状に対応してストライプ状となっている。第１ソース電極１３ａは、層間絶縁膜１１によって、第１ゲート電極１０ａと電気的に絶縁されている。第１ソース電極１３ａ上には、第１ソース電極パッド１５ａが設けられている。第１ソース電極パッド１５ａは、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。第１ソース電極１３ａと層間絶縁膜１１との間に、例えば第１ソース電極１３ａから第１ゲート電極１０ａ側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
第１ソース電極パッド１５ａの上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、第１ソース電極１３ａの電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、第１ソース電極パッド１５ａに直立した状態で接合される。
第１ソース電極パッド１５ａの表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、第１ソース電極パッド１５ａを覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
また、電流センスソースリング領域２３２では、炭化珪素半導体基体に第３ｐ型ベース層（第３の第２半導体層）６ｃが設けられ、第３ｐ型ベース層６ｃ上に第３ｐ++型コンタクト領域８ｃが設けられてもよい。第３ｐ++型コンタクト領域８ｃ（第３ｐ++型コンタクト領域８ｃが設けられていない場合は、第３ｐ型ベース層６ｃ、以下（６ｃ）と称する）上に層間絶縁膜１１が設けられる。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して第３ｐ++型コンタクト領域８ｃ（６ｃ）に達するコンタクトホールが開口されている。コンタクトホール内に、第３ソース電極（第３の第１電極）１３ｃが埋め込まれている。このため、第３ソース電極１３ｃは、第１ソース電極１３ａと同様に、第３ｐ++型コンタクト領域８ｃ（６ｃ）上に設けられている。第１ソース電極１３ａと同様に、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９が積層されている多層膜である第３ソース電極パッド１５ｃが上部に設けられている。
ここで、図３では、電流センス部３７ａの下部に設けられたｐ型領域（第２ｐ++型コンタクト領域８ｂ（６ｂ）等）と電流センスソースリング領域２３２の下部に設けられたｐ型領域（第２ｐ++型コンタクト領域８ｃ（６ｃ）等）は分断されているが、短絡領域２５０では、電流センス部３７ａの下部に設けられたｐ型領域と電流センスソースリング領域２３２の下部に設けられたｐ型領域が電気的に接続されている。このため、第３ソース電極１３ｃは、第２ソース電極１３ｂと同電位になっている。このような構造とすることで、電流センス部３７ａの第２ソース電極１３ｂの電位を安定化することができる。
第３ソース電極パッド１５ｃの表面にはめっき膜１６が設けられ、めっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、第３ソース電極パッド１５ｃを覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部には、めっき膜１６が設けられている。めっき膜１６と第１保護膜２１の一部は、第２保護膜２３で覆われていてもよい。めっき膜１６は、第３ソース電極１３ｃの全面に設けられてもよい。
また、ゲートリング領域１６０では、炭化珪素半導体基体の第１ｐ++型コンタクト領域８ａ（第１ｐ++型コンタクト領域８ａが設けられていない場合は、第１ｐ型ベース層６ａ、以下（６ａ）と称する）上に絶縁膜５３０を介して第３ゲート電極（第３のゲート電極）１０ｃが設けられている。絶縁膜５３０により、第３ゲート電極１０ｃは第１ｐ++型コンタクト領域８ａ（６ａ）と絶縁されている。第３ゲート電極１０ｃは層間絶縁膜１１に覆われている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して第３ゲート電極１０ｃに達するコンタクトホールが開口されている。コンタクトホール内に、ゲート配線電極３０が埋め込まれている。ゲート配線電極３０は、メイン半導体素子４２の第１ゲート電極１０ａをゲート電極パッド１００に電気的に接続する。また、層間絶縁膜１１およびゲート配線電極３０上には、第１保護膜２１が設けられている。
また、エッジ終端領域１６８では、全域にわたってｐ型領域が除去され、炭化珪素半導体基体のおもて面にエッジ終端領域１６８を活性領域１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ型炭化珪素エピタキシャル層２が露出されている。また、エッジ終端領域１６８には、複数のｐ+型領域（ここでは２つ、第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパーとして機能するｎ+型ストッパー領域１６７が設けられている。
第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５は、それぞれ、ｎ型炭化珪素エピタキシャル層２の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１５０以外での横方向の高耐圧はこの第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５とｎ型炭化珪素エピタキシャル層２との間のｐｎ接合で確保される。
また、メインソースリング領域１７０は、電流センスソースリング領域２３２と同様の構造であり、炭化珪素半導体基体に第４ｐ型ベース層（第４の第２半導体層）６ｄが設けられ、第４ｐ型ベース層６ｄ上に第４ｐ++型コンタクト領域８ｄが設けられてもよい。第４ｐ++型コンタクト領域８ｄ（第４ｐ++型コンタクト領域８ｄが設けられていない場合は、第４ｐ型ベース層６ｄ、以下（６ｄ）と称する）上に層間絶縁膜１１が設けられる。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して第４ｐ++型コンタクト領域８ｄ（６ｄ）に達するコンタクトホールが開口されている。コンタクトホール内に、第４ソース電極（第４の第１電極）１３ｄが埋め込まれている。このため、第４ソース電極１３ｄは、第１ソース電極１３ａと同様に、第４ｐ++型コンタクト領域８ｄ（６ｄ）上に設けられている。第４ソース電極１３ｄは、第１ソース電極１３ａと同様に、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９が積層されている多層膜である第４ソース電極パッド１５ｄが上部に設けられている。図示されていないが、半導体基体内部で、メイン半導体素子４２の下部に設けられたｐ型領域（第１ｐ++型コンタクト領域８ａ（６ａ）等）とメインソースリング領域１７０の下部に設けられたｐ型領域（第４ｐ++型コンタクト領域８ｄ（６ｄ）等）が接続されているため、第４ソース電極１３ｄは、第１ソース電極１３ａと同電位になっている。
第４ソース電極パッド１５ｄの表面にめっき膜１６が設けられ、めっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、第４ソース電極パッド１５ｄを覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部には、めっき膜１６が設けられている。めっき膜１６と第１保護膜２１の一部は、第２保護膜２３で覆われていてもよい。めっき膜１６は、第４ソース電極１３ｄの全面に設けられてもよい。
上述したように、メインソースリング領域１７０は、メイン半導体素子４２のオフ時にエッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を、第４ｐ型ベース層６ｄを介して引き抜く機能を有する。このため、メインソースリング領域１７０により、活性領域１５０の端部への電流集中を緩和することができる。また、第４ソース電極１３ｄ上に第４ソース電極パッド１５ｄおよびめっき膜１６を設けることにより、第４ソース電極１３ｄの抵抗を低減し、第４ソース電極１３ｄの破壊耐量を改善することができる。
また、ツェナーダイオード領域１６１では、炭化珪素半導体基体の第１ｐ++型コンタクト領域８ａ（６ａ）上に絶縁膜５３０を介してツェナーダイオード１８０が設けられている。絶縁膜５３０により、ツェナーダイオード１８０は第１ｐ++型コンタクト領域８ａ（６ａ）と絶縁されている。ツェナーダイオード１８０は層間絶縁膜１１に覆われている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通してツェナーダイオード１８０に達するコンタクトホールが開口されている。コンタクトホール内に、ツェナーダイオード配線電極１８１が埋め込まれている。また、層間絶縁膜１１およびツェナーダイオード配線電極１８１上には、第１保護膜２１が設けられている。ツェナーダイオード配線電極１８１は、以下の図５の短絡領域５０１、５０２、５０３、５０４、６０１、６０２、６０３、６０４に設けられている。
ここで、図５は、実施の形態１にかかる炭化珪素半導体装置のツェナーダイオード領域の詳細構造を示す上面図である。図５に示すように、ツェナーダイオード領域１６１ではポリシリコンで構成されたｐ型領域、ｎ型領域を複数備えるツェナーダイオード１８０が複数（図５では、第１～第４ツェナーダイオード１８０ａ～１８０ｄ）設けられ、最端部のｐ型領域が各種電極と接続される。
第１ツェナーダイオード１８０ａは、電流センス部３７ａの第２ソース電極１３ｂと電流センスソースリング領域２３２との間に設けられる。また、第２ツェナーダイオード領域１８０ｂは、ゲートリング領域１６０を介して、電流センス部３７ａの第２ソース電極１３ｂと電流センスソースリング領域２３２の間に設けられる。具体的には、短絡領域５０１は、電流センスソースリング領域２３２の第３ソース電極１３ｃと第１ツェナーダイオード領域１８０ａを接続し、短絡領域５０２は、電流センス部３７ａの第２ソース電極１３ｂと第１ツェナーダイオード領域１８０ａを接続し、短絡領域５０３は、電流センス部３７ａの第２ゲート電極１０ｂと第２ツェナーダイオード領域１８０ｂを接続し、短絡領域５０４は、電流センスソースリング領域２３２の第３ソース電極１３ｃと第２ツェナーダイオード領域１８０ｂを接続している。これにより、第２ソース電極１３ｂと電流センスソースリング領域２３２との間の過電流を吸収することができる。
また、第３ツェナーダイオード領域１８０ｃは、ゲートリング領域１６０を介して、メイン半導体素子４２の第１ソース電極１３ａとメインソースリング領域１７０との間に設けられる。また、第４ツェナーダイオード領域１８０ｄは、ゲートリング領域１６０を介して、メイン半導体素子４２の第１ゲート電極１０ａとメイン半導体素子４２の第１ソース電極１３ａとの間に設けられる。具体的には、短絡領域６０１は、メイン半導体素子４２の第１ソース電極１３ａと第３ツェナーダイオード領域１８０ｃを接続し、短絡領域６０２は、ゲートリング領域１６０に設けられたゲート配線電極３０と第３ツェナーダイオード領域１８０ｃを接続し、短絡領域６０３は、メイン半導体素子４２の第１ゲート電極１０ａと第４ツェナーダイオード領域１８０ｄを接続し、短絡領域６０４は、メインソースリング領域１７０の第４ソース電極１３ｄと第３ツェナーダイオード領域１８０ｃを接続している。これにより、第１ソース電極１３ａとメインソースリング領域１７０との間の過電流を吸収することができる。
また、ツェナーダイオード１８０は、ｐ型領域（第２導電型の第２半導体領域）１８２、ｎ型領域（第１導電型の第３半導体領域）１８３を複数備える。１つのｐ型領域、ｎ型領域では、１０Ｖ程度の耐圧であるが、ｐ型領域１８２、ｎ型領域１８３の個数を３以上にすることで耐圧を向上させ、１０ｍＡで３０Ｖ以上の耐圧とすることができる。また、第１ツェナーダイオード１８０ａおよび第３ツェナーダイオード領域１８０ｃでは、活性領域１５０からエッジ終端領域１６８に向かう方向にｐ型領域１８２、ｎ型領域１８３を交互に複数設け、第２ツェナーダイオード１８０ｂおよび第４ツェナーダイオード１８０ｄでは、活性領域１５０からエッジ終端領域１６８に向かう方向と垂直な方向にｐ型領域１８２、ｎ型領域１８３を交互に複数設けている。
また、ツェナーダイオード領域１６１では、４隅の部分に絶縁膜を設け、ツェナーダイオード１８０が設けられていない。これにより、４隅の部分に電界が集中しないようにしているためである。
また、電流センス部３７ａは、メイン半導体素子４２と同様の構造を有している。電流センス部３７ａは、第２ｐ型ベース層（第２導電型の第２の第２半導体層）６ｂ、第２ｎ+型ソース領域（第１導電型の第２の第１半導体領域）７ｂ、第２ｐ++型コンタクト領域８ｂ、第２トレンチ（第２のトレンチ）１８ｂ、第２ゲート絶縁膜（第２のゲート絶縁膜）９ｂ、第２ゲート電極（第２のゲート電極）１０ｂおよび層間絶縁膜１１を備える。電流センス部のＭＯＳゲートの各部は、高機能領域４００に設けられている。
電流センス部３７ａにおいても、メイン半導体素子４２と同様に、第２ｐ++型コンタクト領域８ｂは設けられていなくてもよい。電流センス部３７ａは、有効領域１５０ａと同様に、ｎ型高濃度領域５を有していてもよい。また、電流センス部３７ａは、メイン半導体素子４２と同様に、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を有してもよい。電流センス部３７ａは、メイン半導体素子４２と同様の構造の第２ソース電極（第２の第１電極）１３ｂを有し、第２ソース電極１３ｂ上には、メイン半導体素子４２の第１ソース電極パッド１５ａと同じ構成の第２ソース電極パッド１５ｂが設けられている。第２ソース電極パッド１５ｂ上に、メイン半導体素子４２の第１ソース電極パッド１５ａの上部と同様の構造を有している。
次に、温度センス部３５ａは、ダイオードの温度特性を利用して炭化珪素半導体装置６００の温度を検出する機能を有する。このため、温度センス部３５ａは、炭化珪素半導体装置６００のオン時に主電流が流れる活性領域１５０に設けられている。
図４に示すように、温度センス部３５ａは、ｎ+型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の基体第１主面側に型ベース層６が設けられている。ｐ型ベース層６の内部には、基体第１主面側にｐ++型コンタクト領域８および基体第２主面側に第１ｐ+型ベース領域３が設けられていてもよい。
また、ｐ++型コンタクト領域８（ｐ++型コンタクト領域８が設けられていない場合は、ｐ型ベース層６、以下（６）と称する）上にフィールド絶縁膜８０が設けられ、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２が、フィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とは、ｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で形成された拡散ダイオードを第１温度センス部３５ａとしてもよい。この場合、例えば第２ｐ+型ベース領域４の内部に選択的に形成されたｎ型分離領域（不図示）の内部に、拡散ダイオードを構成するｐ型拡散領域およびｎ型拡散領域をそれぞれ選択的に形成すればよい。
ｐ型ポリシリコン層８１上にアノード電極８４が設けられ、アノード電極パッド２０１Ａが、アノード電極８４を介してｐ型ポリシリコン層８１に電気的に接続されている。ｎ型ポリシリコン層８２上にカソード電極８５が設けられ、カソード電極パッド２０１Ｂは、カソード電極８５を介してｎ型ポリシリコン層８２に電気的に接続されている。アノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂには、メイン半導体素子４２の第１ソース電極パッド１５ａと同様に、それぞれめっき膜１６およびはんだ１７を介して外部端子電極１９が接合され、第１保護膜２１および第２保護膜２３で保護されている。
また、ポリシリコンのダイオードは、ｎ型炭化珪素エピタキシャル層２または第１ｐ+型ベース領域３内に設けられていてもよい。例えば、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側の表面からｐ型ベース層６を貫通して第１ｐ+型ベース領域３（第１ｐ+型ベース領域３が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２）に達する温度センス用トレンチ（不図示）を設け、温度センス用トレンチの内部に、絶縁膜を介して設けられていてもよい。絶縁膜は、メイン半導体素子４２の第１トレンチ１８ａの内部の第１ゲート絶縁膜９ａより膜厚が厚くてもよいし、同程度の厚さでもよい。温度センス用トレンチは、メイン半導体素子４２の第１トレンチ１８ａと同じ形状でもよいし、異なった形状でもよい。例えば、温度センス用トレンチは、メイン半導体素子４２の第１トレンチ１８ａよりもトレンチ幅を広くしたり、深さを深くしたりしてもよい。
この場合、温度センス部３５ａのダイオードは、温度センス用トレンチの内部を埋めた絶縁膜内に設けられており、従来より発熱源に近い位置にあるため、素子内部の温度を正確に計測でき、温度測定の精度が向上する。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図６に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。
また、隣り合う下部第１ｐ+型ベース領域３ａと第２ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長により第１ｐ型ベース層６ａを１．１μｍ程度の厚さで形成する。第１ｐ型ベース層６ａの不純物濃度は４×１０17／ｃｍ3程度に設定する。第１ｐ型ベース層６ａをエピタキシャル成長により形成した後、第１ｐ型ベース層６ａにさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、第１ｐ型ベース層６ａの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、第１ｐ型ベース層６ａの表面の一部に第１ｎ+型ソース領域７ａを形成する。次に、第１ｎ+型ソース領域７ａの形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、第１ｐ型ベース層６ａの表面の一部にリン等のｐ型の不純物をイオン注入し、第１ｐ++型コンタクト領域８ａを形成してもよい。第１ｐ++型コンタクト領域８ａの不純物濃度は、第１ｐ型ベース層６ａの不純物濃度より高くなるように設定する。ここまでの状態が図９に示されている。電流センス部３７ａ、メインソースリング領域１７０および電流センスソースリング領域２３２でも同様に、第２～第４ｐ型ベース層６ｂ～６ｄ、第２ｎ+型ソース領域７ｂ、第２～第４第２ｐ++型コンタクト領域８ｂ～８ｄを形成する。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、第１、第２ｎ+型ソース領域７ａ、７ｂおよび第１～第４ｐ++型コンタクト領域８ａ～８ｄの活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、第１ｐ型ベース層６ａの表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによって第１ｐ型ベース層６ａを貫通し、ｎ型高濃度領域５（２）に達する第１トレンチ１８ａを形成する。第１トレンチ１８ａの底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１０に示されている。
次に、第１ｎ+型ソース領域７ａの表面と、第１トレンチ１８ａの底部および側壁と、に沿って第１ゲート絶縁膜９ａを形成する。この第１ゲート絶縁膜９ａは、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、この第１ゲート絶縁膜９ａは高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、第１ゲート絶縁膜９ａ上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層は第１トレンチ１８ａ内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、第１トレンチ１８ａ内部に残すことによって、第１ゲート電極１０ａを形成する。
次に、第１ゲート絶縁膜９ａおよび第１ゲート電極１０ａを覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。層間絶縁膜１１および第１ゲート絶縁膜９ａをフォトリソグラフィによりパターニングし第１ｎ+型ソース領域７ａおよび第１ｐ++型コンタクト領域８ｂを露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１１に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにも第１ｎ+型ソース領域７ａおよび第１ｐ++型コンタクト領域８ａを露出させるコンタクトホールが設けられる。
次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上に第１ソース電極１３ａとなる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ+型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化して第１ソース電極１３ａとする。同時に、第２主面に形成したニッケル膜は、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみ第１ソース電極１３ａを残す。電流センス部３７ａでも同様に第２ソース電極１３ｂを形成する。また、電流センスソースリング領域２３２でも同様に、第３ソース電極１３ｃを形成し、メインソースリング領域１７０でも同様に第４ソース電極１３ｄを形成する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の第１ソース電極１３ａおよび層間絶縁膜１１を覆うように、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を順に積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。Ａｌ合金膜２９はＡｌ膜であってもよい。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域１５０に残すことによって第１ソース電極パッド１５ａを形成する。電流センス部３７ａ、メインソースリング領域１７０および電流センスソースリング領域２３２でも同様に、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を順に積層し、さらにＡｌ合金膜２９を形成し、第２～４ソース電極パッド１５ｂ～ｄを形成する。
次に、Ａｌ合金膜２９上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第１保護膜２１を形成するとともに、第１保護膜２１に開口部を形成する。次に、第１保護膜２１の開口部に露出したＡｌ合金膜２９上にめっき膜１６を形成する。電流センス部３７ａ、電流センスソースリング領域２３２およびソースリング領域１７０でも同様にしてめっき膜１６および第１保護膜２１を形成する。
次に、めっき膜１６と第１保護膜２１との境界を覆うように第２保護膜２３を形成する。第２保護膜２３は例えばポリイミド膜である。その後、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
また、ゲートリング領域１６０およびツェナーダイオード領域１６１では、ｐ++型コンタクト領域８の表面に絶縁膜５３０を形成する。
次に、ゲートリング領域１６０では、絶縁膜５３０上に第３ゲート電極１０ｃを形成し、ツェナーダイオード領域１６１では、絶縁膜５３０上にツェナーダイオード１８０を形成する。この後、第３ゲート電極１０ｃおよびツェナーダイオード１８０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１をフォトリソグラフィによりパターニングし第３ゲート電極１０ｃおよびツェナーダイオード１８０を露出させたコンタクトホールを形成する。この後、メインソースリング領域１７０と同様の方法により、第３ゲート電極１０ｃ上にゲート配線電極３０を形成し、ツェナーダイオード１８０上にツェナーダイオード配線電極１８１を形成し、ゲート配線電極３０、ツェナーダイオード配線電極１８１および層間絶縁膜１１に第１保護膜２１を形成する。ツェナーダイオード配線電極１８１により、図５の短絡領域５０１、５０２、５０３、５０４、６０１、６０２、６０３、６０４が形成される。
メイン半導体素子４２以外の素子（例えば電流センス部３７ａや、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子４２の対応する各部と同時に、炭化珪素半導体装置６００の高機能領域４００に形成すればよい。また、メイン半導体素子４２とは別の工程として形成してもよい。
例えば、温度センス部３５ａは、以下のように形成される。メイン半導体素子４２を形成する際の電極パッドの形成前に、フィールド絶縁膜８０上に、一般的な方法によりｐ型ポリシリコン層８１、ｎ型ポリシリコン層８２、アノード電極８４およびカソード電極８５を形成する。
また、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、例えば、メイン半導体素子４２および電流センス部３７ａの第１、第２ゲート電極１０ａ、１０ｂと同時に形成してもよい。フィールド絶縁膜８０は、ゲートリング領域１６０およびツェナーダイオード領域１６１の絶縁膜５３０の一部であってもよい。この場合、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、ゲートリング領域１６０およびツェナーダイオード領域１６１の絶縁膜５３０の形成後に形成される。この後、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１をフォトリソグラフィによりパターニングしｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させたコンタクトホールを形成する。
次に、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２にそれぞれ接するアノード電極８４およびカソード電極８５と、アノード電極８４およびカソード電極８５にそれぞれ接するアノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂを形成する。アノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂは、第１ソース電極パッド１５ａとともに形成して、第１ソース電極パッド１５ａと同じ積層構造としてもよい。
次に、アノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂを覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、アノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂをそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
次に、アノード電極パッド２０１Ａおよびカソード電極パッド２０１Ｂの上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。以上のようにして、温度センス部３５ａが形成される。
また、ポリシリコンのダイオードを、温度センス用トレンチ（不図示）に形成する場合、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、以下のように形成される。メイン半導体素子４２の第１トレンチ１８ａの形成時に、温度センス用トレンチを同時に形成する。次に、メイン半導体素子４２の第１ゲート絶縁膜９ａの形成時に、温度センス部３５ａの絶縁膜を形成する。この際、絶縁膜は、第１ゲート絶縁膜９ａより膜厚を厚く形成してもよいし、同程度の厚さで形成してもよい。次に、形成した絶縁膜上部にノンドープのポリシリコンを形成する。形成したポリシリコンの一部にアノード部分、カソード部分を形成することで、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を形成する。以上のようにして、図１～図５に示す炭化珪素半導体装置が完成する。
図１２は、実施の形態１にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のＥＳＤ耐量の相対値を示すグラフである。ツェナーダイオード領域１６１、電流センスソースリング領域２３２およびメインソースリング領域１７０を設けた実施の形態１にかかる炭化珪素半導体装置では、図１２に示すように、従来の炭化珪素半導体装置よりもＥＳＤ耐量が改善していることがわかる。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、エッジ終端領域とゲートリング領域との間に、メインソースリング領域を設け、メインソースリング領域の内側に電流センスソースリング領域を設けている。電流センスソースリング領域を電流センス部のソース電極と電気的に接続することにより、電流センス部のソース電極の電位を安定化させることができる。このため、電流センス部のＥＳＤ耐量を改善することができる。
また、電流センスソースリング領域の内側にツェナーダイオード領域を設けることで、ツェナーダイオード領域の面積を大きくすることが可能になり、電流センス部のＥＳＤ耐量をさらに改善して、スイッチング時の破壊耐量を改善することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。図１４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＡ－Ａ’断面図である。図１５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＢ－Ｂ’断面図である。
実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、メイン半導体素子４２の第１ソース電極１３ａとメインソースリング領域１７０の第４ソース電極１３ｄを接続する短絡電極（第１の短絡電極）７０１、および電流センス部３７ａの第２ソース電極１３ｂと電流センスソースリング領域２３２の第３ソース電極１３ｃを接続する短絡電極（第２の短絡電極）７０２が設けられている点である。
例えば、ゲートリング領域１６０およびツェナーダイオード領域１６１の上部を絶縁膜（不図示）で覆い、絶縁膜に開口部を設け、開口部に短絡電極７０１、７０２を設けることで実施の形態２にかかる炭化珪素半導体装置とすることができる。
以上、説明したように、実施の形態２によれば、第１ソース電極と第４ソース電極とを接続する短絡電極および第２ソース電極と第３ソース電極とを接続する短絡電極を設けることで、ソースリング領域が引き抜いたホール電流を第１ソース電極に流すことができ、活性領域端部への電流集中をより緩和することができる。さらに実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。例えば、トレンチ型をプレーナー型に替えたり、ＭＯＳＦＥＴをＩＧＢＴに替えたりしてもよい。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１００１ ｎ+型炭化珪素基板
２、１００２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１００３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４、１００４ 第２ｐ+型ベース領域
５、１００５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１００６ ｐ型ベース層
６ａ 第１ｐ型ベース層
６ｂ 第２ｐ型ベース層
６ｃ 第３ｐ型ベース層
６ｄ 第４ｐ型ベース層
７ａ 第１ｎ+型ソース領域
７ｂ 第２ｎ+型ソース領域
８、１００８ ｐ++型コンタクト領域
８ａ 第１ｐ++型コンタクト領域
８ｂ 第２ｐ++型コンタクト領域
８ｃ 第３ｐ++型コンタクト領域
８ｄ 第４ｐ++型コンタクト領域
９ａ 第１ゲート絶縁膜
９ｂ 第２ゲート絶縁膜
９ｃ 第３ゲート絶縁膜
１０ａ 第１ゲート電極
１０ｂ 第２ゲート電極
１０ｃ 第３ゲート電極
１１、１０１１ 層間絶縁膜
１３ａ 第１ソース電極
１３ｂ 第２ソース電極
１３ｃ 第３ソース電極
１３ｄ 第４ソース電極
１４、１０１４ 裏面電極
１５、１０１５ ソース電極パッド
１５ａ 第１ソース電極パッド
１５ｂ 第２ソース電極パッド
１５ｃ 第３ソース電極パッド
１５ｄ 第４ソース電極パッド
１６、１０１６ めっき膜
１７、１０１７ はんだ
１８、１０１８ トレンチ
１８ａ 第１トレンチ
１８ｂ 第２トレンチ
１９、１０１９ 外部端子電極
２１、１０２１ 第１保護膜
２３、１０２３ 第２保護膜
２５、１０２５ 第１ＴｉＮ膜
２６、１０２６ 第１Ｔｉ膜
２７、１０２７ 第２ＴｉＮ膜
２８、１０２８ 第２Ｔｉ膜
２９、１０２９ Ａｌ合金膜
３０、１０３０ ゲート配線電極
３５ａ 温度センス部
３７ａ 電流センス部
４２ メイン半導体素子
８０ フィールド絶縁膜
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
８４ アノード電極
８５ カソード電極
１００、１１００ ゲート電極パッド
１５０、１１５０ 活性領域
１５０ａ 有効領域
１６０、１１６０ ゲートリング領域
１６１ ツェナーダイオード領域
１６３、１１６３ 第１ＪＴＥ領域
１６５、１１６５ 第２ＪＴＥ領域
１６７、１１６７ ｎ+型ストッパー領域
１６８、１１６８ エッジ終端領域
１７０ メインソースリング領域
１８０ ツェナーダイオード
１８０ａ 第１ツェナーダイオード
１８０ｂ 第２ツェナーダイオード
１８０ｃ 第３ツェナーダイオード
１８０ｄ 第４ツェナーダイオード
１８１ ツェナーダイオード配線電極
１８２ ツェナーダイオードのｐ型領域
１８３ ツェナーダイオードのｎ型領域
２０１Ａ、１２０１Ａ 温度センス部のアノード電極パッド
２０１Ｂ、１２０１Ｂ 温度センス部のカソード電極パッド
２０２、１２０２ 電流センス部の電極パッド
２３０、１２３０ 電流センス部の活性領域
２５０、５０１、５０２、５０３、５０４、６０１、６０２、６０３、６０４ 短絡領域
２３２ 電流センスソースリング領域
４００、１４００ 高機能領域
５００ 短絡電極
５３０、１５３０ 絶縁膜
６００、１６００ 炭化珪素半導体装置
７０１、７０２ 短絡電極
１００７ ｎ+型ソース領域
１００９ ゲート絶縁膜
１０１０ ゲート電極
１０１３ ソース電極

Claims (7)

  1. 第１ＭＯＳ構造部と、
    第２ＭＯＳ構造部と、
    前記第１ＭＯＳ構造部と前記第２ＭＯＳ構造部から構成される活性領域の周囲を囲むゲートリング領域と、
    前記ゲートリング領域の周囲を囲む第１リング領域と、
    前記第１リング領域の周囲を囲む第２リング領域と、
    前記第２リング領域の周囲を囲む終端領域と、
    を備え、
    前記第１ＭＯＳ構造部は、
    第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第１の第２半導体層と、
    前記第１の第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、
    前記第１の第２半導体層に接触する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の前記第１の第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第１の第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有し、
    前記第２ＭＯＳ構造部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２の第２半導体層と、
    前記第２の第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、
    前記第２の第２半導体層に接触する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の前記第２の第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第１の第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、
    前記半導体基板の裏面に設けられた前記第２電極と、
    を有し、
    前記ゲートリング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１の第２半導体層と、
    前記第１の第２半導体層に接触する絶縁膜と、
    前記絶縁膜の前記第１の第２半導体層と接触する面と反対側の表面に設けられた第３のゲート電極と、
    前記第３のゲート電極上に設けられたゲート配線電極と、
    を有し、
    前記第１リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第３の第２半導体層と、
    前記第３の第２半導体層の表面に設けられた第３の第１電極と、
    を有し、
    前記第２リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第４の第２半導体層と、
    前記第４の第２半導体層の表面に設けられた第４の第１電極と、
    を有し、
    前記第３の第１電極は、前記第２の第１電極と同電位であり、前記第４の第１電極は、前記第１の第１電極と同電位であることを特徴とする半導体装置。
  2. 前記第２の第２半導体層と前記第３の第２半導体層とが接続され、前記第１の第２半導体層と前記第４の第２半導体層とが接続されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の第１電極と前記第４の第１電極とを電気的に接続する第１の短絡電極と、
    前記第２の第１電極と前記第３の第１電極とを電気的に接続する第２の短絡電極と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲートリング領域と前記第１リング領域との間に、ツェナーダイオード領域をさらに備え、
    前記ツェナーダイオード領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１の第２半導体層と、
    前記第１の第２半導体層に接触する絶縁膜と、
    前記絶縁膜の表面に設けられた、第２導電型の第２半導体領域と第１導電型の第３半導体領域とが交互に配列されたツェナーダイオードと、
    を有し、
    前記ツェナーダイオードには、一方が前記第２の第１電極に電気的に接続され、他方が第３の第１電極に電気的に接続される第１ツェナーダイオードが含まれることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記ツェナーダイオードには、一方が前記第１の第１電極に電気的に接続され、他方が第４の第１電極に電気的に接続される第２ツェナーダイオードが含まれることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２ＭＯＳ構造部は、前記第１ＭＯＳ構造部に流れる過電流を検出することを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 前記第１ＭＯＳ構造部は、
    前記第１の第１半導体領域および前記第１の第２半導体層を貫通し、前記第１半導体層に達する第１のトレンチをさらに有し、
    前記第１のゲート電極は、前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して設けられ、
    前記第２ＭＯＳ構造部は、
    前記第２の第１半導体領域および前記第２の第２半導体層を貫通し、前記第１半導体層に達する第２のトレンチをさらに有し、
    前記第２のゲート電極は、前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して設けられることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
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