CN101075217B - 存储器模块 - Google Patents

Abstract

本发明提供一种存储器模块，其目的在于提供一种高速且低成本、能够确保存储器容量的扩充性的便于使用的信息系统装置。构成包含信息处理装置、易失性存储器、非易失性存储器的信息处理系统。使信息处理装置、易失性存储器、非易失性存储器串联连接，减少连接信号数，由此既保证存储器容量的扩张性又谋求高速化。把非易失性存储器的数据向易失性存储器传送时，进行纠错，谋求可靠性的提高。把由多个芯片构成的信息处理系统作为各芯片相互层叠配置，通过球网格阵列(BGA)和芯片间的焊接来进行布线，由此构成信息处理系统和模块。

Description

存储器模块

技术领域

本发明涉及包含非易失性存储器和信息处理装置的信息处理系统及存储器模块的控制方法。

背景技术

以往，存在把闪速存储器(32M bit容量)和静态随机存取存储器(SRAM(4M bit容量))按叠层芯片的方式一体密封在FBGA(Finepitch Ball Grid Array)型封装中的复合型半导体存储器。闪速存储器和SRAM的地址输入端子和数据输入输出端子相对于FBGA型封装的输入输出电极共用。不过各自的控制端子分别独立(例如，参照非专利文献1)。

此外，存在把闪速存储器(1GM bit容量)和动态随机存取存储器(DRAM(512M bit容量))按叠层芯片的方式一体密封在FBGA(Fine pitch Ball Grid Array)型封装中的复合型半导体存储器。闪速存储器和动态随机存取存储器的地址输入端子和数据输入输出端子以及各自的控制端子分别相对于FBGA型封装的输入输出电极独立(例如，参照非专利文献2)。

此外，还存在把闪速存储器和DRAM芯片一体密封在引线框型封装中的复合型半导体存储器。该复合型半导体存储器中，闪速存储器和DRAM的地址输入端子、数据输入输出端子以及控制端子相对于封装的输入输出电极而共用化来进行输入输出(例如，参照专利文献1的图1和图15、专利文献2)。

此外，还存在由作为主存储装置处理的闪速存储器、高速缓冲存储器、控制器及CPU构成的系统(例如，参照专利文献3的图1)。

此外，还存在由闪速存储器、DRAM及传送控制电路构成的半导体存储器(例如，参照专利文献4的图2、专利文献5)。

此外，存在连接多个同一种类的存储器的存储器模块(参照专利文献6、专利文献7)。

[非专利文献1]“复合存储器(叠层CSP)闪速存储器+RAM数据单”，形名LRS1380，[online]，平成13年12月10日，夏普株式会社，[平成14年8月21日检索]，因特网<URLhttp://www.sharp.co.jp/products/device/flash/cmlist.html>

[非专利文献2]“MCP数据单”，形名KBE00F005A-D411，[online]，平成17年6月，三星电子株式会社，[平成18年4月10日检索]，<URLhttp://www.samsung.com/Products/Semiconductor/common/product_list.aspx？family_cd＝MCP0>

[专利文献1]日本特开平05-299616号公报

[专利文献2]欧洲专利申请公开第0566306号说明书

[专利文献3]日本特开平07-146820号公报

[专利文献4]日本特开2001-5723号公报

[专利文献5]日本特开2002-366429号公报

[专利文献6]日本特开2002-7308号公报

[专利文献7]日本特开2004-192616号公报

发明内容

本申请发明人在本申请之前，对移动电话及其中使用的处理器、闪速存储器、随机存取存储器构成的信息处理系统进行了研究。

如图36所示，在移动电话中使用信息处理装置PRC、存储器模块MCM1和MCM2。信息处理装置PRC由中央运算装置CPU和SRAM控制器SRC、DRAM控制器DRC和NAND型闪速存储器控制器NDC构成。存储器模块MCM1由NOR型闪速存储器NOR FLASH和SRAM构成。存储器模块MCM2由NAND型闪速存储器NANDFLASH和DRAM构成。信息处理装置PRC对存储器模块MCM1和MCM2进行存取，进行数据的读出和写入。

接通电源后，信息处理装置PRC读出NOR型闪速存储器NORFLASH中存储的引导数据，起动自己。然后，信息处理装置PRC根据需要从NOR型闪速存储器NOR FLASH读出应用程序，由中央运算装置CPU执行。SRAM和DRAM作为工作存储器发挥作用，保存中央运算装置CPU中的计算结果。

在NAND型闪速存储器NAND FLASH中主要存储音乐数据和动态图像数据，信息处理装置PRC根据需要从NAND型闪速存储器NAND FLASH向DRAM读出音乐数据和动态图像数据，进行音乐和动态图像的再现。近年，以移动电话为代表的便携设备的多功能化越来越进展，产生处理多种接口的必要。

如图36所示，当前在CPU中，按不同的存储器件的每一个设有控制器，与存储器并联连接。移动电话所要处理的应用程序、数据、工作区伴随着移动电话中附带的功能(音乐和游戏之类的分发等)的增加而增大，这就需要更大存储容量的存储器。

因此，这将导致连接CPU和存储器的信号布线数增多，印刷电路板成本增加、噪声增加、信号变形(skew)增加，无法应对移动电话的低成本化、高速化、小型化。

因此，本发明的目的之一在于，提供一种便于使用的信息系统装置，能够使信息处理装置和存储器之间、存储器和存储器之间的信号布线数降低，并能以高速和低成本确保存储器容量的扩充性。

示出本发明中代表性的装置如下。串联连接信息处理装置、动态随机存取存储器、NOR型闪速存储器、NAND型闪速存储器，将它们安装到一个密封体中，在密封体中设置用于进行与半导体芯片的布线的电极、用于进行密封体和密封体外部的连接的电极。

这时，在从信息处理装置对各动态随机存取存储器、NOR型闪速存储器、NAND型闪速存储器的读出请求中包含请求目标的识别信息，进而也可以在数据的读出中包含传送目标的识别信息。

可以按照读出次数，动态地确定对信息处理装置的各存储器之间的数据读出顺序。进而，也可以是，能够对读出次数编制程序。

也可以是，在接通电源后，信息处理装置向串联连接的各存储器进行确定识别信息的控制。

也可以是，与向存储器输入的读出请求的时间顺序无关，做成能够不等待时间迟的读出数据而发送时间早的读出数据的控制。

也可以是，做成能独立进行接受各存储器的读出请求的电路和发送所读出的数据的电路的动作的控制。

也可以是，做成能独立进行写入动作和读出动作的控制。

也可以是，做成能够根据需要变更各存储器的时钟频率的控制。

也可以是，所述信息处理装置从NAND型闪速存储器读出数据时，进行错误检测和纠正，在写入时，对没正确进行写入的不良地址进行替代处理。

本发明的效果是，能够实现高速和低成本、能确保存储器容量的扩充性的便于使用的信息处理系统装置。

附图说明

图1是表示应用本发明的信息处理系统的结构的一个例子的结构图。

图2是表示应用本发明的信息处理系统的地址变换的一个例子的说明图。

图3是表示应用本发明的信息处理系统的电源接通时的动作一个例子的图。

图4是表示构成应用本发明的信息处理系统的存储器结构的一个例子的图。

图5是表示对于应用本发明的信息处理系统中发生的请求的动作的一个例子的流程图。

图6是表示对于应用本发明的信息处理系统中的响应的动作的一个例子的流程图。

图7是表示对于应用本发明的信息处理系统中的响应的动作的一个例子的流程图。

图8是表示响应调度电路SCH的动作的流程图。

图9是表示响应调度电路SCH的响应优先级的变更动作的一个例子的图。

图10是表示应用本发明的信息处理系统的时钟控制动作的一个例子的流程图。

图11是表示构成应用本发明的信息处理系统的存储器的存储器电路结构的一个例子的图。

图12是表示构成应用本发明的信息处理系统的存储器结构的一个例子的图。

图13是表示响应调度电路SCH的响应优先级的变更动作的一个例子的图。

图14是表示构成应用本发明的信息处理系统的存储器结构的一个例子的图。

图15是表示响应调度电路SCH的响应优先级的变更动作的一个例子的图。

图16是表示对于应用本发明的信息处理系统中的错误响应的动作的一个例子的流程图。

图17是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图18是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图19是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图20是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图21是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图22是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图23是表示应用本发明的信息处理系统的中的动作波形的一个例子的图。

图24是应用本发明的信息处理系统的结构图。

图25是应用本发明的信息处理系统的结构图。

图26是应用本发明的信息处理系统的结构图。

图27是应用本发明的信息处理系统的结构图。

图28是应用本发明的信息处理系统的结构图。

图29是表示本发明的存储器信息处理系统的安装形态的一个例子的图。

图30是表示本发明的存储器信息处理系统的安装形态的一个例子的图。

图31是表示本发明的存储器信息处理系统的安装形态的一个例子的图。

图32是表示本发明的存储器信息处理系统的安装形态的一个例子的图。

图33是表示本发明的存储器信息处理系统的安装形态的一个例子的图。

图34是表示利用本发明的存储器信息处理系统的移动电话的结构例的框图。

图35是表示利用本发明的存储器信息处理系统的移动电话的结构例的框图。

图36是表示在移动电话中利用的现有的存储器结构例的框图。

标号说明

CPU_CHIP—信息处理装置；CPU0、CPU1、CPU2、CPU3—信息处理电路；CON—存储器控制电路；RqQ—请求队列；RsQ—响应队列；BotID—引导设备ID寄存器；EndID—终端设备ID寄存器；MEM—存储器模块；M0、M1、M2—存储器芯片；INIT—初始设定电路；ReqIF—请求接口电路；ResIF—响应接口电路；MemVL、MemNV1、MemNV2—存储器电路；ResIF—响应接口电路；RqCkC—请求时钟控制电路；RqCT—请求队列控制电路；disID-ID寄存器；Bsig—引导设备识别信号；Rq Ck0、RqCk1、RqCk2—请求时钟；RsCk0、RsCk1、RsCk2—响应时钟；RqEN0、RqEN1、RqEN2—请求使能信号；RsEN0、RsEN1、RsEN2—响应使能信号；RqMux0、RqMux1、RqMux2—请求信号；RsMux0、RsMux1、RsMux2—响应信号；ck1、ck2、ck3、ck4—时钟信号；BotID-AREA—引导设备ID存储区；EndID-AREA—最终端设备ID存储区；InitPR-AREA—初始程序区；OSAP-AREA—程序存储区；COPY-AREA—复制区；WORK-AREA—工作区；DATA-AREA—数据区；REP-AREA—代替区；PwOn—电源接通区间；RESET—复位区间；BootIDSet—引导设备ID设定期间；LinkEn—连接确认期间；BootRD—引导数据读出期间；InitID-ID编号设定期间；Idle—空闲期间；RqQI、RqQXI、RqQX0—请求队列电路；dstID-ID寄存器电路；CPQ-ID比较电路；RsQo、RsQp—响应队列电路；STReg—状态寄存器电路；SCH—响应调度电路；CmdDec—命令译码器；ContLogic—控制电路；RaddLat—行地址缓存器；CaddLat—列地址缓存器；RefC一更新计数器；Thmo—温度计；WdataLat—写入数据缓存器；RdataLat—读出数据缓存器；RowDec—行译码器；ColDec—列译码器；SenseAmp—读出放大器；DataCont—数据控制电路；Bank0、Bank1、Bank2、Bank3、Bank4、Bank5、Bank6、Bank7—存储体；BotID—引导设备ID值；EndID—终端设备ID值；DRAM、DRAM0、DRAM1—动态随机存取存储器；NOR—NOR型闪速存储器；NAND、NAND0、NAND1-NAND型闪速存储器；HDD—硬盘；MRAM—磁随机存取存储器；CHIPM、CHIPM1、CHIPM2、CHIPM3、CHIPM4—半导体芯片；PCB—印刷电路板；COVER—模块的密封盖；PATH1～PATH5—接合线；ANT—天线；RF—无线块；SP—声音多媒体数字信号编解码器；SK—扬声器；MK—麦克风；CPU—处理器；DRAM—动态随机存取存储器；LCD—液晶显示部；KEY—键盘；MSM—存储器模块；CPU_MAIN—信息处理装置；SLP—把信息处理装置CPU_MAIN和存储器模块MSM层叠在一个密封体中的模块；PRC—信息处理装置；MCM1、MCM2—存储器模块；CPU—中央运算装置；SRC、DRAC、NDC—存储器控制器；NOR FLASH-NOR型闪速存储器；SRAM—静态随机存取存储器；NAND FLASH-NAND型闪速存储器；DRAM—动态随机存取存储器。

具体实施方式

下面参照附图详细说明本发明的实施例。在实施例中，构成各块的电路元件没有被特别限制，是利用公知的CMOS(互补MOS晶体管)等的集成电路技术而形成在单晶硅那样的一个半导体衬底上。

[实施例1]

图1示出应用本发明的作为实施例1的由信息处理装置CPU_CHIP和存储器模块MEM构成的信息处理系统。以下分别加以说明。

信息处理装置CPU_CHIP由信息处理电路CPU0、CPU1、CPU2、CPU3和存储器控制电路CON构成。存储器控制电路CON包含请求队列RqQ、响应队列RsQ、引导设备ID寄存器BotID、终端设备ID寄存器EndID。在CPU0、CPU1、CPU2、CPU3中，通过存储器控制电路CON，从存储器模块MEM0读出并执行OS、应用程序和由应用程序进行处理的数据。

请求队列RqQ存储用于向存储器模块MEM0输出的由CPU0、CPU1、CPU2、CPU3执行的应用程序的结果等。响应队列RsQ存储用于向CPU0、CPU1、CPU2、CPU3输出的从存储器模块MEM0读出的应用程序等。

存储器模块MEM0由存储器芯片(chip)M0、M1、M2构成。此外，信息处理装置CPU_CHIP和存储器芯片M0、M1、M2串联连接。存储器芯片M0是易失性存储器，存储器芯片M1、M2是非易失性存储器。代表性的易失性存储器中有对存储器阵列使用动态随机存取存储单元的DRAM和伪静态随机存取存储器PSRAM、使用静态随机存取存储单元的SRAM，在本发明中能利用全部易失性存储单元。在本实施例中，说明对存储器阵列使用动态随机存取存储单元的例子。

能对非易失性存储器使用ROM(只读存储器)、EEPROM(电可擦除只读存储器)、闪速存储器、相变存储器、磁随机存取存储器MRAM、电阻开关型随机存取存储器ReRAM。在本实施例中，以闪速存储器为例进行说明。

此外，在代表性的闪速存储器中有NOR型闪速存储器、AND型闪速存储器、NAND型闪速存储器、ORNAND型闪速存储器，在本发明中能使用全部闪速存储器。在本实施例中，以NOR型闪速存储器为例进行说明。

虽然未特别限制，但是作为存储器芯片M0使用的典型的易失性存储器是利用动态存储单元的动态随机存取存储器，读出时间为15ns左右，具有约1Gbit的存储容量。虽然未特别限制，但是存储器芯片M0用作由信息处理装置CPU_CHIP执行应用程序的暂时的工作存储器。

虽然未特别限制，但是作为存储器芯片M1使用的典型的闪速存储器利用NOR型闪速存储器单元，读出时间是80ns左右，具有约1Gbit的存储容量。虽然未特别限制，但是在存储器芯片M1中存储由信息处理装置CPU_CHIP执行的OS、引导代码、引导设备ID值、终端设备ID值及应用程序等。

虽然未特别限制，但是作为存储器芯片M2使用的典型的闪速存储器利用NAND型闪速存储器单元，读出时间是25μs左右，具有约4Gbit的存储容量。虽然未特别限制，但是在存储器芯片M1中主要存储由信息处理装置CPU_CHIP进行再现、录音和录像处理所需的声音数据、静止图像数据和动态图像数据等。

存储器芯片M0由初始设定电路INIT、请求接口电路ReqIF、响应接口电路ResIF、存储器电路MemVL构成。请求接口电路ReqIF由请求时钟控制电路RqCkC、请求队列控制电路RqCT构成。响应接口电路ResIF由响应时钟控制电路RsCkC、响应队列控制电路RqCT构成。存储器电路MemVL未特别限定，为易失性存储器且是利用动态随机存取存储单元的动态随机存取存储器。请求时钟控制电路RqCkC由时钟驱动电路Drv1和时钟分频电路Div1构成。存储器芯片M1由初始设定电路INIT、请求接口电路ReqIF、响应接口电路ResIF、存储器电路MemNV1构成。请求接口电路ReqIF由请求时钟控制电路RqCkC、请求队列控制电路RqCT构成。响应接口电路ResIF由响应时钟控制电路RsCkC、响应队列控制电路RqCT构成。

存储器电路MemNV1未特别限定，为非易失性存储器且是利用NOR型闪速存储器单元的NOR型闪速存储器。在存储器电路MemVL中存储引导设备ID值和终端设备ID值。

请求时钟控制电路RqCkC由时钟驱动电路Drv1和时钟分频电路Div1构成。

存储器芯片M2由初始设定电路INIT、请求接口电路ReqIF、响应接口电路ResIF、存储器电路MemNV2构成。存储器芯片M2表示是串联连接的存储器芯片中最终端的存储器芯片，因此虽未特别限定，但是把RqEn3、RsMux3、RqCk3接地(gnd)。

请求接口电路ReqIF由请求时钟控制电路RqCkC、请求队列控制电路RqCT构成。响应接口电路ResIF由响应时钟控制电路RsCkC、响应队列控制电路RqCT构成。存储器电路MemNV2虽未特别限定，但其为非易失性存储器且是利用NAND型闪速存储器单元的NAND型闪速存储器。请求时钟控制电路RqCkC由时钟驱动电路Drv1和时钟分频电路Div1构成。

存储器芯片M0、M1、M2的初始设定电路INIT在电源接通后，立即对各存储器芯片进行初始设定。在存储器芯片M0、M1、M2的请求队列控制电路RqCT中设有存储各存储器芯片的ID编号的ID寄存器。在电源刚刚接通后，首先由初始设定电路INIT进行初始设定，接着由信息处理装置CPU_CHIP确定存储器芯片M0、M1、M2的ID编号，向各存储器芯片的ID寄存器存储ID编号。

存储器芯片M0、M1、M2未特别限定，分别具有引导设备识别信号Bsig，当引导设备识别信号Bsig接地(gnd)时，表示该存储器芯片是存储用于进行电源刚刚接通之后的动作的引导程序的引导设备。引导设备识别信号Bsig连接在电源(vdd)上时，表示该存储器芯片不是引导设备。虽然未特别限定，但是存储器芯片M1是引导设备，存储器芯片M0和M2不设定为引导设备。此外，通过引导设备识别信号Bsig，能对哪个芯片为引导设备这一情况编制程序。

RqCk0、RqCk1、RqCk2是请求时钟，RsCk0、RsCk1、RsCk2是响应时钟。RqEN0、RqEN1、RqEN2是请求使能信号，RsEN0、RsEN1、RsEN2是响应使能信号。RqMux0、RqMux1、RqMux2是请求信号，RsMux0、RsMux1、RsMux2是响应信号。

存储器芯片M0未特别限定，但是如果能接受来自信息处理装置CPU_CHIP的请求，就使RqEN0为High(高)，如果不能受理，就使RqEN0为Low(低)。存储器芯片M1未特别限定，但是如果能接受来自存储器芯片M0的请求，就使RqEN1为High，如果不能受理，就使RqEN1为Low。存储器芯片M2未特别限定，但是如果能接受来自存储器芯片M1的请求，就使RqEN2为High，如果不能受理，就使RqEN2为Low。

RqMux0、RqMux1、RqMux2是请求信号，通过这些请求信号发送的请求未特别限定，但是把ID值、命令、地址和写入数据等多路复用，与各自的请求时钟RqCk0、RqCk1、RqCk2同步发送。RsMux0、RsMux1、RsMux2是响应信号，通过这些响应信号发送的响应未特别限定，但是把ID值和读出的数据等多路复用，与各自的响应时钟RsCk0、RsCk1、RsCk2同步发送。

以下说明本存储器系统的动作。首先就电源刚刚接通后的动作加以说明。

<电源接通后的动作说明>

首先就电源刚刚接通后的本存储器系统的动作加以说明。

当对信息处理装置CPU_CHIP接通电源后，就把引导设备ID寄存器BotID设定为1，把终端设备ID寄存器EndID设定为0。

当对存储器芯片M0接通电源后，自身的初始设定电路INIT就对自身的请求队列控制电路RqCT、响应队列控制电路RsCT、请求时钟控制电路RqCkC、响应时钟控制电路RsCkC、时钟分频电路Div1和Div2、存储器电路MemVL进行初始设定。把请求队列控制电路RqCT具有的ID寄存器设定为0，把ID有效位设定为Low。对于响应队列控制电路RsCT具有的响应仲裁电路的响应优先级，存储器芯片M0的响应优先级初始设定为1，存储器芯片M1的响应优先级初始设定为2，存储器芯片M2的响应优先级初始设定为3。时钟分频电路Div1和Div2的分频比设定为1。

当对存储器芯片M1接通电源后，自身的初始设定电路INIT就对自身的请求队列控制电路RqCT、响应队列控制电路RsCT、请求时钟控制电路RqCkC、响应时钟控制电路RsCkC、时钟分频电路Div1、Div2、存储器电路MemNV1进行初始设定。把请求队列控制电路RqCT具有的ID寄存器设定为0，把ID有效位设定为Low。对于存储器芯片M1的响应队列控制电路RsCT具有的响应仲裁电路的响应优先级，存储器芯片M1的响应优先级初始设定为1，存储器芯片M2的响应优先级初始设定为2。时钟分频电路Div1和Div2的分频比设定为1。

当对存储器芯片M2接通电源后，自身的初始设定电路INIT就对自身的请求队列控制电路RqCT、响应队列控制电路RsCT、请求时钟控制电路RqCkC、响应时钟控制电路RsCkC、时钟分频电路Div1、Div2、存储器电路MemNV2进行初始设定。把存储器芯片M2的请求队列控制电路RqCT具有的ID寄存器设定为0，把ID有效位设定为Low。对于存储器芯片M2的响应队列控制电路RsCT具有的响应仲裁电路的响应优先级，把存储器芯片M2的响应优先级初始设定为1。时钟分频电路Div1和Div2的分频比设定为1。接着，存储器芯片M2因为引导设备识别信号Bsig连接在电源上，所以识别出自身不是引导设备。

此外，从信息处理装置CPU_CHIP向存储器芯片M0输入请求时钟RqCk0，通过存储器芯片M0的时钟驱动器Drv1向时钟分频电路Div1输出，并作为时钟信号ck1向时钟分频电路Div2输出。向时钟分频电路Div1输入的时钟通过请求时钟RqCk1向存储器芯片M1输出。向时钟分频电路Div1输入的时钟由时钟信号ck2输出，此外，通过请求时钟RqCk1向存储器芯片M2输出。向时钟分频电路Div2输入的时钟由时钟信号ck3输出，此外，通过响应时钟RsCk0向信息处理装置CPU_CHIP输出。向存储器芯片M1的时钟驱动器Drv1输入的时钟向时钟分频电路Div1输出，作为时钟信号ck1向时钟分频电路Div2输出。向时钟分频电路Div1输入的时钟由从时钟信号ck2输出，此外，通过请求时钟RqCk1向存储器芯片M2输出。向时钟分频电路Div2输入的时钟由时钟信号ck3输出，此外，通过响应时钟RsCk1向存储器芯片M0输出。通过响应时钟RsCk1向存储器芯片M0的时钟驱动器Drv2输入的时钟向时钟信号ck4输出。向存储器芯片M2的时钟驱动器Drv1输入的时钟向时钟分频电路Div1输出，并作为时钟信号ck1向时钟分频电路Div2输出。向时钟分频电路Div2输入的时钟由时钟信号ck3输出，此外，通过响应时钟RsCk1向存储器芯片M2输出。通过响应时钟RsCk2向存储器芯片M1的时钟驱动器Drv2输入的时钟向时钟信号ck4输出。

接着，存储器芯片M0因为引导设备识别信号Bsig连接在电源vdd上，所以识别出自身不是引导设备。存储器芯片M1因为引导设备识别信号Bsig接地，所以识别出自身是引导设备，把自己的存储器电路MemNV1保存的引导设备ID值1设定到ID寄存器，使ID有效位为High。存储器芯片M2因为引导设备识别信号Bsig连接在电源vdd上，所以识别出自身不是引导设备。进而，存储器芯片M2通过RqEn3、RsMux3、RqCk3接地(gnd)，由此识别出是串联连接的存储器芯片的最终端的存储器芯片，使请求使能信号RqEn2为High。

接着，存储器芯片M1确认请求使能信号RqEn2变为High，使响应使能信号RsEn2和请求使能信号RqEn1为High。接着，存储器芯片M0确认请求使能信号RqEn1变为High，使响应使能信号RsEn1和请求使能信号RqEn0为High。最后，信息处理装置CPU_CHIP确认请求使能信号RqEn0变为High，得知各存储器芯片的信号连接已被确认，使响应使能信号RsEn0为High。据此，能正确确认信息处理装置CPU_CHIP和存储器芯片M0、M1、M2串联连接。

下面说明各存储器芯片的信号连接的确认后进行的引导数据的读出方法。

信息处理装置CPU_CHIP读出引导设备ID寄存器BotID的值1，通过请求信号RqMux0，使对存储器芯片M1的ID值1、读出命令、传送数据尺寸和地址进行了多路复用的请求ReqBRD1与时钟信号RqCK0同步，向存储器芯片M0传送。因为存储器芯片M0的ID有效位是Low，所以存储器芯片M0判断来自信息处理装置CPU_CHIP的请求ReqBRD1不是向存储器芯片M0的请求，通过请求信号RqMux1，使请求ReqBRD1与时钟信号RqCK1同步而向存储器芯片M1传送。

存储器芯片M1把来自存储器芯片M0的请求ReqBRD1存储到自身的请求队列控制电路RqCT。然后，请求队列控制电路RqCT比较请求中包含的ID值1和自身的ID寄存器的值1。双方一致，ID有效位是High，因此存储器芯片M1将来自存储器芯片M0的请求判断为是对自身的请求。

然后，根据请求ReqBRD1中包含的读出命令、传送数据尺寸和地址，从存储器电路MemNV1读出引导数据，从最终端设备ID寄存器读出编号3，向响应队列控制电路RsCT传送。同时，请求队列控制电路RqCT存储的ID寄存器值1也被传送到响应队列控制电路RsCT。

存储器芯片M1的响应队列控制电路RsCT通过响应信号RqMux1，使对存储器芯片M1的ID值1、引导程序和最终端设备ID进行了多路复用的响应ResBRD1同步于时钟信号RqCK1，传送到存储器芯片M0。

最后，存储器芯片M0的响应队列控制电路RsCT通过响应信号RqMux0，使响应ResBRD1与时钟信号RqCK0同步，传送到信息处理装置CPU_CHIP。

信息处理装置CPU_CHIP把响应ResBRD1存储到响应队列RsQ。根据响应ResBRD1中包含的ID值1，能得知引导数据和最终端设备ID值3已从存储器芯片M1发送。最终端设备ID值3保存到存储器控制电路CON内的最终端设备ID寄存器。

信息处理装置CPU_CHIP通过引导程序起动自己，接着向各存储器芯片M0、M1、M2分配ID编号。

下面，说明对各存储器芯片分配ID编号。信息处理装置CPU_CHIP按照引导码，首先对各存储器芯片分配ID编号。信息处理装置CPU_CHIP通过请求信号RqMux0，把ID编号2和ID设定命令向存储器芯片M0传送。在存储器芯片M0中，ID有效位是Low，所以还未进行ID编号的分配。因此，存储器芯片M0根据ID编号2和ID设定命令，对ID寄存器设定ID编号2，使ID有效位为High。通过ID有效位变为High，表示ID编号的分配已经结束。当存储器芯片M0的ID编号的分配结束时，存储器芯片M0就通过响应信号RsMux0输出存储器芯片M0的ID值2和ID编号分配结束信息。信息处理装置CPU_CHIP接受存储器芯片M0的ID值2和ID编号分配结束信息，得知存储器芯片M0的ID编号的分配已经结束。

接着，信息处理装置CPU_CHIP通过请求信号RqMux0，把对ID编号3和ID设定命令进行了多路复用的请求ReqID3向存储器芯片M0传送。存储器芯片M0比较自身的ID编号2和请求ReqID3中包含的ID编号3，因为不一致，所以把请求ReqID3向存储器芯片M1传送。

存储器芯片M1比较自身的ID编号1和请求ReqID3中包含的ID编号3，因为不一致，所以把请求ReqID3向存储器芯片M2传送。在存储器芯片M2，因为ID有效位是Low，所以得知还未进行ID编号的分配。因此，存储器芯片M2根据请求ReqID3中包含的ID编号3和ID设定命令，向存储器芯片M2的ID寄存器设定ID编号3，使ID有效位为High。如果最终端的存储器芯片M2的ID编号的分配结束，存储器芯片M2就通过响应信号RsMux2向存储器芯片M1输出对存储器芯片M2的ID值3及ID编号分配结束信息进行了多路复用的响应ResID3。存储器芯片M1通过响应信号RsMux1把响应ResID3向存储器芯片M0输出。存储器芯片M0通过响应信号RsMux0把响应ResID3向信息处理装置CPU_CHIP传送。信息处理装置CPU_CHIP受理响应ResID3，受理该响应ResID3中包含的存储器芯片M2的ID值3及ID编号分配结束信息，得知存储器芯片M2的ID编号的分配已经结束。信息处理装置CPU_CHIP比较传送来的存储器芯片M2的ID值3和存储器控制电路CON内的最终端设备ID寄存器中设定的最终端设备ID值3，通过双方一致来确认ID编号的分配已经进行到最终端的存储器芯片。然后，存储器模块MEM0变为等待来自信息处理装置CPU_CHIP的请求的空闲状态。

这样，在电源刚刚接通之后，通过进行串联连接的确认动作，能可靠地确认存储器彼此连接。进而，明示引导设备、终端的存储器芯片，自动向各存储器分配ID，由此能容易地连接所需数量的存储器芯片，能容易扩充存储器容量。

<通常动作的说明>

说明电源接通时电源接通顺序结束后的存储器模块MEM0和信息处理装置CPU_CHIP之间的数据传送。

虽未特别限定，但是说明存储器芯片M0、M1、M2各自的ID寄存器值设定为2、1和3时的存储器模块MEM0和信息处理装置CPU_CHIP之间的数据传送。虽未特别限定，但是说明处于以下情况的数据传送，即：在存储器芯片M0、M1、M2的请求队列控制电路RqCT中存在2个请求队列，是请求未被登录的状态；在响应队列控制电路RsCT中存在4个响应队列，是未登录响应的空状态。虽未特别限定，但是一个请求队列能存储1字节的ID值、1字节的命令、2字节的地址、32字节的读出数据，一个响应队列能存储1字节的ID值、32字节的读出数据。

此外，虽未特别限定，但是存储器芯片M0、M1、M2各自的存储器电路MemVL、MemNV1、MemNV2由4个存储体构成，在一个存储体中安装一个读出放大器电路。

存储器芯片M0在自身的请求队列中未登录来自信息处理装置CPU_CHIP的请求，所以使请求使能信号RqEn0为High，向信息处理装置CPU_CHIP通知能受理要求。

信息处理装置CPU_CHIP通过请求信号RqMux0，使把ID值2、存储体有效命令BA、存储体地址BK0、行地址Row0多路复用的请求ReqBAm01与时钟信号RqCK0同步，向存储器芯片M0传送。

接着，通过请求信号RqMux0，使对ID值2、4字节读出命令RD、存储体地址BK0、列地址Co13进行了多路复用的请求ReqRDm04与时钟信号RqCK0同步，并将其向存储器芯片M0传送。

存储器芯片M0依次把来自信息处理装置CPU_CHIP的请求ReqBAm01和请求ReqRDm04存储到自身的请求队列控制电路RqCT。

请求队列控制电路RqCT内的所有请求队列被登录，无法受理来自信息处理装置CPU_CHIP的新请求，因此使请求使能信号RqEn0为Low。请求使能信号RqEn0变为Low，由此信息处理装置CPU_CHIP能得知存储器芯片M0无法受理请求。

然后，请求队列控制电路RqCT比较请求ReqBAm01中包含的ID1值2和自身的ID寄存器的值2。请求ReqBA1中包含的ID1值2和存储器芯片M0的ID寄存器值2一致，因此请求队列控制电路RqCT把请求ReqBA1传送至存储器电路MemVL。存储器电路MemVL通过在请求ReqBAm01中包含的存储体有效命令BA、存储体地址BK0、行地址Row0，把存储体0内的行0上连接的8192位的存储单元激活，传送至读出放大器。

通过进行了请求ReqBAm01的处理，请求队列控制电路RqCT内的请求队列空着一个，所以存储器芯片M0使请求使能信号RqEn0为High，向信息处理装置CPU_CHIP通知能受理新请求。

接着，请求队列控制电路RqCT比较请求ReqRDm04中包含的ID值2和自身的ID寄存器的值2。请求ReqRDm04中包含的ID值2和存储器芯片M0的ID寄存器值2一致，所以请求队列控制电路RqCT把请求ReqRDm04向存储器电路MemVL发送。存储器电路MemVL根据请求ReqRDm04中包含的4字节读出命令RD、存储体地址BK0、列地址Co13，读出存储器电路MemVL的存储体0的读出放大器所保存的数据中以列地址Co13为开始地址的4字节的数据，包含ID寄存器值2，作为响应ResRDm04向响应队列控制电路RsCT传送。从请求ReqRDm04向存储器电路MemVL传送开始，直到读出所需的数据、作为响应ResRDm04向响应队列控制电路RsCT输入的时间未特别限定，取为15ns左右。

响应队列控制电路RsCT通过响应信号RsMux0把响应RsRDm04向信息处理装置CPU_CHIP输出。信息处理装置CPU_CHIP的存储器控制电路CON对响应队列RsQ受理响应RsRDm04。信息处理装置CPU_CHIP根据向响应队列RsQ发送来的响应RsRDm04中包含的ID值2，能确认与请求RqRDm04对应的数据是从存储器芯片M0被正确发送。

虽未特别限定，但是向响应队列RsQ输入的数据由信息处理电路CPU0、CPU1、CPU2、CPU3中的任意一个进行数据处理。在上面的叙述中，说明了存储器芯片M0中的数据读出，但是对于数据的写入当然也能执行同样的动作。

如上所述，通过在从信息处理装置CPU_CHIP向存储器模块MEM0的请求和从存储器模块MEM0向信息处理装置CPU_CHIP的响应中包含ID信息，能确认正确进行了数据传送，利用信息处理装置CPU_CHIP和存储器芯片M0、M1、M2的串联连接，能在使连接信号数减少的同时，使信息处理装置CPU_CHIP执行所需的处理。

下面说明信息处理装置CPU_CHIP和存储器芯片M1的数据传送。信息处理装置CPU_CHIP通过请求信号RqMux0，把对ID值1、4字节数据读出命令NRD4、地址Add31进行了多路复用的请求ReqNRD4m1向存储器芯片M0传送。存储器芯片M0把来自信息处理装置CPU_CHIP的请求ReqNRD4m1存储到自身的请求队列控制电路RqCT，比较请求ReqNRD4m1中包含的ID值1和自身的ID寄存器的值2。由于比较结果不一致，所以存储器芯片M0判断为请求ReqNRD4ml不是对自身的请求，通过请求信号RqMux1向存储器芯片M1传送。

存储器芯片M1把来自存储器芯片M0的请求ReqNRD4m1存储到自身的请求队列控制电路RqCT，比较请求ReqNRD4m1中包含的ID值1和自身的ID寄存器的值1。请求队列控制电路RqCT比较请求ReqNRD4m1中包含的ID值1和自身的ID寄存器的值1，由于一致，所以把请求ReqNRD4m1向存储器电路MemNV1传送。根据请求ReqNRD4m1中包含的4字节数据读出命令NRD4、地址Add31，从存储器电路MemNV1读出以地址31为开始地址的4字节的数据，包含ID寄存器值1，作为响应ResNRD4m1向响应队列控制电路RsCT传送。从响应ReqNRD4m1向存储器电路MemNV1发送直到读出所需数据的时间未特别限定，为80ns左右。

响应队列控制电路RsCT通过响应信号RsMux1把响应ResNRD4m1向存储器芯片M0输出。存储器芯片M0的响应队列控制电路RsCT把接受到的ResNRD4m1由响应信号RsMux0向信息处理装置CPU_CHIP输出。在上面的叙述中，虽然说明了存储器芯片M1中的数据读出，但是对于数据的写入当然也能执行同样的动作。

如上所述，信息处理装置CPU_CHIP和存储器芯片M0、M1、M2串联连接，在信息处理装置CPU_CHIP与存储器芯片M0连接，且存储器芯片M1与存储器芯片M0连接于存储器芯片M0的后级，且存储器芯片M2与存储器芯片M1连接于存储器芯片M1的后级的串联连接中，通过对从信息处理装置CPU_CHIP向存储器芯片M0、M1和M2的请求附加ID，来经由存储器芯片M0从信息处理装置CPU_CHIP向存储器芯片M1可靠地传送请求。此外，通过对响应附加ID，能确认从存储器芯片M1读出、并且信息处理装置CPU_CHIP经由存储器芯片M0接受到的数据是从对应于向存储器芯片M1的请求的存储器芯片M1读出的数据，通过信息处理装置CPU_CHIP和存储器芯片M0、M1、M2的串联连接，能在使连接信号数减少的同时，使信息处理装置CPU_CHIP执行所需的处理。

下面说明信息处理装置CPU_CHIP和存储器芯片M2的数据传送。虽未特别限定，但是存储器芯片M2是利用NAND型的闪速存储器单元的NAND型闪速存储器。NAND型闪速存储器由于反复进行改写，可靠性下降，有时在写入时所写的数据在读出时成为不同的数据，或者在改写时未写入数据，所以将512字节的数据和这512字节的数据中产生错误时用于纠正该错误的16字节的ECC代码作为1页数据来进行管理。

信息处理装置CPU_CHIP通过请求信号RqMux0，把对ID值3、1页(512字节+16字节)数据读出命令NDRDp1、页地址Padd1进行了多路复用的请求ReqNDRDp1m2向存储器芯片M0传送。存储器芯片M0把来自信息处理装置CPU_CHIP的请求ReqNDRDp1m2存储到自身的请求队列控制电路RqCT，比较请求ReqNDRDp1m2中包含的ID值3和自身的ID寄存器的值2。由于比较结果不一致，所以存储器芯片M0把请求ReqNDRDp1m2从请求信号RqMux1向存储器芯片M1传送。

存储器芯片M1把来自存储器芯片M0的请求ReqNDRDp1m2存储到自身的请求队列控制电路RqCT，比较请求ReqNDRDp1m2中包含的ID值3和自身的ID寄存器的值1。由于比较结果不一致，所以存储器芯片M1把请求ReqNDRDp1m2从请求信号RqMux2向存储器芯片M2传送。存储器芯片M2把来自存储器芯片M1的请求ReqNDRDp1m2存储到自身的请求队列控制电路RqCT，比较请求ReqNDRDp1m2中包含的ID值3和自身的ID寄存器的值3。由于比较结果一致，所以把请求ReqNDRDp1m2向存储器电路MemNV2发送。

根据请求ReqNDRDp1m2中包含的1页读出命令NDRDp1、页地址Padd1，从存储器电路MemNV2读出以页地址1为开始地址的1页(512字节)数据和ECC代码(16字节)，向存储器电路MemNV2内的数据寄存器传送。接着，响应队列控制电路RsCT把数据寄存器内的数据以32字节为单位，包含ID寄存器值3，作为响应ResNDRDp1m2-0～ResNDRDp1m2-7而依次读出，向存储器芯片M1传送。最后，读出页地址1内的16字节的ECC代码，包含寄存器值3，作为响应ResNDRDp1m2ECC而通过响应信号RsMux2向M1传送。从请求ReqNDRDp1m2向存储器电路MemNV2发送，直到所希望的数据被读出到存储器电路MemNV2内的数据寄存器的时间未特别限定，取为25μs左右。

响应ResNDRDp1m2-0、ResNDRDp1m2-1、ResNDRDp1m2-2、ResNDRDp1m2-3、ResNDRDp1m2-4、ResNDRDp1m2-5、ResNDRDp1m2-6、响应ResNDRDp1m2-7、以及响应ResNDRDp1m2ECC，在被依次转送到存储器芯片M1之后，通过响应信号RsMux1而被转送到存储器芯片M0，进而通过响应信号RsMux0而被转送到信息处理装置CPU_CHIP。

信息处理装置CPU_CHIP的存储器控制电路CON依次向响应队列RsQ接受响应ResNDRDp1m2-0、ResNDRDp1m2-1、ResNDRDp1m2-2、ResNDRDp1m2-3、ResNDRDp1m2-4、ResNDRDp1m2-5、ResNDRDp1m2-6、响应ResNDRDp1m2-7、以及响应ResNDRDp1m2ECC。信息处理装置CPU_CHIP能够根据向响应队列RsQ发送的这些响应中包含的ID值3来确认这些响应已从存储器芯片M2发送。

信息处理装置CPU_CHIP对于从存储器芯片M2发送来的数据，使用信息处理电路CPU0、CPU1、CPU2、CPU3中的任意一个，利用ECC代码进行错误检测。如果没有错误，信息处理电路CPU0、CPU1、CPU2、CPU3中的任意一个就对该数据进行数据处理。如果有错误，信息处理电路CPU0、CPU1、CPU2、CPU3中的任意一个进行纠错后，信息处理电路CPU0、CPU1、CPU2、CPU3中的任意一个对进行了纠错的数据进行数据处理。在上面的叙述中，说明存储器芯片M2中数据的读出，但是对于数据的写入当然也能执行同样的动作。

如上所述，信息处理装置CPU_CHIP和存储器芯片M0、M1、M2串联连接，在信息处理装置CPU_CHIP与存储器芯片M0连接，且存储器芯片M1与存储器芯片M0连接于存储器芯片M0的后级，且存储器芯片M2与存储器芯片M1连接于存储器芯片M1的后级的串联连接中，通过对从信息处理装置CPU_CHIP向存储器芯片M0、M1和M2的请求附加ID，来经由存储器芯片M0和M1从信息处理装置CPU_CHIP向存储器芯片M2可靠地传送请求。此外，通过对响应附加ID，能确认从存储器芯片M2读出、并且信息处理装置CPU_CHIP通过存储器芯片M0和M1而接受到的数据是从对应于向存储器芯片M2的请求的存储器芯片M2读出的数据，利用信息处理装置CPU_CHIP和存储器芯片M0、M1、M2的串联连接，能在使连接信号数减少的同时，使信息处理装置CPU_CHIP执行所需的处理。

下面说明信息处理装置CPU_CHIP接着数据读出请求，把数据写入请求向存储器模块MEM0发送时的数据传送。

信息处理装置CPU_CHIP通过请求信号RqMux0，把对ID值2、8字节数据读出命令RD8、存储体地址BK1、列地址Col15进行了多路复用的请求ReqRD8b1m0向存储器芯片M0传送。接着，通过请求信号RqMux0，把对ID值2、8字节数据写入命令WT8、存储体地址BK1、列地址Co131、8字节的写入数据进行了多路复用的请求ReqWT8b1m0向存储器芯片M0传送。

存储器芯片M0把来自信息处理装置CPU_CHIP的请求ReqRD8b1m0和请求ReqWT8b1m0存储到自身的请求队列控制电路RqCT。请求队列控制电路RqCT比较请求ReqRD8b1m0中包含的ID值2和自身的ID寄存器的值2，由于一致，所以把请求ReqRD8b1m0向存储器电路MemVL发送。

存储器电路MemVL根据请求ReqRD8b1m0中包含的8字节读出命令RD8、存储体地址BK1、列地址Col31，读出存储器电路MemVL的存储体1的读出放大器中保持的数据中以列地址15为开始地址的8字节的数据，包含ID寄存器值2，作为响应RsRD8b1m0向响应队列控制电路RsCT传送。

响应队列控制电路RsCT通过响应信号RsMux0，把包含ID寄存器值2和8字节数据的响应RsRD8b1m0向信息处理装置CPU_CHIP输出。

通过处理了请求ReqRD8b1m0，请求队列控制电路RqCT比较请求ReqRD8b1m0中包含的ID值2和自身的ID寄存器值2，由于一致，所以把请求ReqRD8b1m0向存储器电路MemVL发送。

存储器电路MemVL根据请求ReqWT8b1m0中包含的8字节写入命令WT8、存储体地址BK1、列地址Col31，向存储器电路MemVL的存储体1的读出放大器写入以列地址31为开始地址的8字节的数据，进而向存储体1写入。

请求队列控制电路RqCT和响应队列控制电路RsCT分别独立工作，所以即使是与请求ReqRD8b1m0对应的响应RsRD8b1m0正在向信息处理装置CPU_CHIP输出，也能执行请求ReqWT8b1m0的写入动作。

如上所述，请求接口电路ReqIF和响应接口电路能独立工作，所以能同时执行数据的读出动作和写入动作，能提高数据传送性能。在上面的叙述中，说明了存储器芯片M0中的数据的读出和写入动作，但是在其他存储器芯片M1和M2中，当然也能进行同样的动作。在各存储器芯片中，请求接口电路ReqIF和响应接口电路能独立工作，因此，不言而喻，即使产生对不同的存储器芯片的数据读出和写入要求时，也能独立并行处理各自的请求，能提高数据传送性能。

下面说明从信息处理装置CPU_CHIP向存储器芯片M1产生读出请求，然后连续向存储器芯片M0产生读出请求时的数据传送。信息处理装置CPU_CHIP最初通过请求信号RqMux0，把对ID值1、4字节数据读出命令NRD4、地址Add63进行了多路复用的请求ReqNRD4m1向存储器芯片M0传送。

接着，通过请求信号RqMux0，把对ID值2、4字节读出命令RD4、存储体BK3、列地址Col15进行了多路复用的请求ReqRD4b3m0向存储器芯片M0传送。存储器芯片M0把来自信息处理装置CPU_CHIP的请求ReqNRD4m1和请求ReqRD4b3m0依次存储到自身的请求队列控制电路RqCT。

存储器芯片M0的请求队列控制电路RqCT比较请求ReqNRD4m1中包含的ID值1和自身的ID寄存器的值2，由于不一致，所以把请求ReqNRD4m1从请求信号RqMux1向存储器芯片M1传送。

接着，存储器芯片M0的请求队列控制电路RqCT比较请求ReqRD4b3m0中包含的ID值2和自身的ID寄存器的值2，由于一致，所以把请求ReqRD4b3m0向存储器电路MemVL传送。根据请求ReqRD4b3m0，在约15ns后，从存储器电路MemVL读出4字节的数据，作为响应ResRD4b3m0向响应队列控制电路RsCT输入。响应队列控制电路RsCT通过响应信号RsMux0，把响应ResRD4b3m0向信息处理装置CPU_CHIP传送。

并行于存储器芯片M0进行对于请求ReqRD4b3m0的读出动作，存储器芯片M1的请求队列控制电路RqCT比较请求ReqNRD4m1中包含的ID值1和自身的ID寄存器的值1，由于一致，所以把请求ReqNRD4m1向存储器电路MemNV1传送。根据请求ReqNRD4m1，在约80ns后，从存储器电路MemVL1读出4字节的数据，作为响应ResNRD4m1向响应队列控制电路RsCT输入。存储器芯片M1的响应队列控制电路RsCT把响应ResNRD4m1从响应信号RsMux1向存储器芯片M0发送，进而，由响应信号RsMux0向信息处理装置CPU_CHIP发送。

从信息处理装置CPU_CHIP把对于存储器芯片M1的请求ReqNRD4m1向存储器模块MEM0发行后直到请求ReqNRD4m1完全存储到存储器芯片M1的请求队列控制电路RqCT为止的时间为10ns左右，请求队列控制电路RqCT向存储器电路MemNV1发送请求ReqNRD4m1的时间为1ns左右，从由存储器电路MemNV1读出4字节的数据，到作为响应ResNRD4m1向响应队列控制电路RsCT输入为止的时间为80ns左右，响应ResNRD4m1到达信息处理装置CPU_CHIP之前的时间为10ns左右。因此，从信息处理装置CPU_CHIP发行对于存储器芯片M1的请求ReqNRD4m1后到取得响应ResNRD4m1为止的时间为101ns左右。

从信息处理装置CPU_CHIP向存储器模块MEM0发行对存储器芯片M0的请求ReqRD4b3m0后到请求ReqRD4b3m0完全存储到存储器芯片M0的请求队列控制电路RqCT为止的时间为5ns左右，请求队列控制电路RqCT向存储器电路MemVL发送请求ReqRD4b3m0的时间为1ns左右，从由存储器电路MemVL读出4字节的数据，到作为响应ResRD4b3m0向响应队列控制电路RsCT输入为止的时间为15ns左右，响应ResRD4b3m0到达信息处理装置CPU_CHIP之前的时间为5ns左右。因此，从信息处理装置CPU_CHIP发行对于存储器芯片M0的请求ReqRD4b3m0后到取得响应ResRD4b3m0为止的时间为26ns左右。

这样，能够与要求的输入顺序无关，使早读出的数据不等待读出晚的数据而立刻读出，因此能够进行高速化。进而，通过对请求附加ID，从而请求可靠地向请求目标传送，此外，通过对响应附加ID，即使请求的输入顺序和读出数据的顺序不同时，信息处理装置CPU_CHIP也能得知传送源的存储器芯片，所以利用信息处理装置CPU_CHIP和存储器芯片的串联连接，能在使连接信号数减少的同时，使信息处理装置CPU_CHIP执行所希望的处理。

在本实施例中，以数据的读出为中心进行了说明，但是关于数据的写入，当然也能执行同样的动作。此外，在本实施例中，说明了存储器芯片M0和M1的数据传送动作，但是对于其他存储器芯片，当然也能进行同样的数据传送动作。

<时钟控制>

下面说明与存储器模块MEM有关的时钟控制。存储器模块MEM虽然未特别限定，但是在用于便携设备时，存储器模块MEM内的存储器芯片M0、M1、M2并不是全都同时工作。因此，为了谋求便携设备的低耗电，本存储器模块MEM在需要数据传送时，能以所需的频率产生时钟，或者在不发生数据传送时停止时钟。

说明从存储器芯片M0输出的响应时钟信号RsCk0的频率控制。首先，说明从存储器芯片M0输出的响应时钟信号RsCk0的时钟频率虽未特别限定但取为1/2时的情形。信息处理装置CPU_CHIP由请求信号RqMux0输入存储器芯片M0的ID值2和响应时钟分频命令2。

当存储器芯片M0通过请求队列控制电路RqCT向存储器芯片M0的时钟分频电路Div2发送响应时钟分频命令2时，响应时钟信号RsCk0的频率变为1/2。在降低时钟的动作频率时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后以所希望的频率工作。

接着，说明停止从存储器芯片M0输出的响应时钟信号RsCk0的情形。信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M0的ID值2和响应时钟停止命令。当存储器芯片M0通过请求队列控制电路RqCT把响应时钟停止命令向存储器芯片M0内的时钟分频电路Div2发送时，响应时钟信号RsCk0停止。在停止时钟时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后使其停止。

下面说明使停止的响应时钟信号RsCk0再次工作时的情形。信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M0的ID值2和响应时钟重新开始命令。当存储器芯片M0通过请求队列控制电路RqCT把响应时钟重新开始命令向存储器芯片M0内的时钟分频电路Div2发送时，停止的响应时钟信号RsCk0就再次开始工作。当使时钟再次开始工作时，可以为了防止噪声引起的误动作而使频率逐渐升高，最后以所希望的频率工作。

说明从存储器芯片M1输出的响应时钟信号RsCk1的频率控制。首先，说明从存储器芯片M1输出的响应时钟信号RsCk1的时钟频率虽未特别限定但取为1/4时的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和响应时钟分频命令4时，就通过存储器芯片M0把ID值1和响应时钟分频命令4向存储器芯片M1发送。当存储器芯片M1通过请求队列控制电路RqCT把响应时钟分频命令4向存储器芯片M1内的时钟分频电路Div2发送时，响应时钟信号RsCk1的频率变为1/4。在降低时钟的动作频率时，可以为了防止噪声引起的错误动作而使频率逐渐降低，最后以所希望的频率工作。

接着，说明停止从存储器芯片M1输出的响应时钟信号RsCk1的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和响应时钟停止命令时，通过存储器芯片M0向存储器芯片M1发送ID值1和响应时钟停止命令4，当存储器芯片M1通过请求队列控制电路RqCT把响应时钟停止命令向存储器芯片M1内的时钟分频电路Div2发送时，响应时钟信号RsCk1停止。在停止时钟时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后使其停止。

下面说明使停止的响应时钟信号RsCk1再次工作时的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和响应时钟重新开始命令时，通过存储器芯片M0向存储器芯片M1发送ID值1和响应时钟重新开始命令。当存储器芯片M1通过请求队列控制电路RqCT向存储器芯片M1内的时钟分频电路Div2发送响应时钟重新开始命令时，停止的响应时钟信号RsCk1就再次开始工作。使时钟再次开始工作时，可以为了防止噪声引起的错误动作而使频率逐渐升高，最后以所希望的频率工作。

说明从存储器芯片M2输出的响应时钟信号RsCk2的频率控制。首先，说明从存储器芯片M2输出的响应时钟信号RsCk2的时钟频率虽未特别限定但取为1/8时的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M2的ID值3和响应时钟分频命令8时，通过存储器芯片M0和M1把ID值3和响应时钟分频命令8向存储器芯片M2发送。当存储器芯片M2通过自身的请求队列控制电路RqCT把响应时钟分频命令8向存储器芯片M2内的时钟分频电路Div2发送时，响应时钟信号RsCk2的频率就变为1/8。在降低时钟的动作频率时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后以所希望的频率工作。

接着，说明停止从存储器芯片M2输出的响应时钟信号RsCk2的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M2的ID值3和响应时钟停止命令时，通过存储器芯片M0和M1向存储器芯片M2发送ID值3和响应时钟停止命令，当存储器芯片M2通过自身的请求队列控制电路RqCT把响应时钟停止命令向存储器芯片M2内的时钟分频电路Div2发送时，响应时钟信号RsCk2停止。在停止时钟时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后使其停止。

下面说明使停止的响应时钟信号RsCk2再次工作时的情形。如果信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M2的ID值3和响应时钟重新开始命令，就通过存储器芯片M0和M1向存储器芯片M2发送ID值3和响应时钟重新开始命令。当存储器芯片M2通过请求队列控制电路RqCT向存储器芯片M2的时钟分频电路Div2发送时，停止的响应时钟信号RsCk2就再次开始工作。使时钟再次开始工作时，可以为了防止噪声引起的误动作而使频率逐渐升高，最后以所希望的频率工作。

说明从存储器芯片M0输出的请求时钟信号RsCk1的频率控制。首先，说明从存储器芯片M0输出的请求时钟信号RqCk1的时钟频率虽未特别限定但取为1/2时的情形。信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M0的ID值2和请求时钟分频命令2。当存储器芯片M0通过请求队列控制电路RqCT向存储器芯片M0的时钟分频电路Div1发送请求时钟分频命令2时，时钟分频电路Div1产生具有请求时钟信号RqCk0的时钟频率的1/2的频率的时钟，从请求时钟信号RqCk1输出。请求时钟信号RqCk1向存储器芯片M1输入，通过存储器芯片M1的时钟驱动器Drv2和时钟分频电路Div2，作为响应时钟信号RsCk1输出。在降低时钟的动作频率时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后以所希望的频率工作。

下面说明停止从存储器芯片M0输出的请求时钟信号RqCk1的情形。信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M0的ID值2和请求时钟停止命令。当存储器芯片M0通过请求队列控制电路RqCT把请求时钟停止命令向存储器芯片M0的时钟分频电路Div1发送时，时钟分频电路Div1就停止请求时钟信号RqCk1。请求时钟信号RqCk1向存储器芯片M1输入，通过存储器芯片M1的时钟驱动器Drv2及时钟分频电路Div2，作为响应时钟信号RsCk1输出，所以响应时钟信号RsCk1也停止。在停止时钟时，可以为了防止噪声引起的误动作而使频率逐渐降低，最后使其停止。

下面说明使停止的请求时钟信号RsCk1再次工作时的情形。信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M0的ID值2和请求时钟重新开始命令。当存储器芯片M0通过请求队列控制电路RqCT把请求时钟重新开始命令向存储器芯片M0的时钟分频电路Div1发送时，时钟分频电路Div1就使停止的请求时钟信号RqCk1再次开始工作。请求时钟信号RqCk1向存储器芯片M1输入，通过存储器芯片M1的时钟驱动器Drv2和时钟分频电路Div2，作为响应时钟信号RsCk1输出，所以响应时钟信号RsCk1也再次工作。使时钟再次开始工作时，可以为了防止噪声引起的误动作而使频率渐渐升高，最后以所希望的频率工作。

说明从存储器芯片M1输出的请求时钟信号RsCk2的频率控制。首先，说明从存储器芯片M1输出的请求时钟信号RqCk2的时钟频率虽未特别限定但取为1/4时的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和请求时钟分频命令4时，通过存储器芯片M0把ID值1和请求时钟分频命令4向存储器芯片M1发送。当存储器芯片M1通过请求队列控制电路RqCT向自身的时钟分频电路Div1发送请求时钟分频命令4时，时钟分频电路Div1产生具有请求时钟信号RqCk0的时钟频率的1/4的频率的时钟，从请求时钟信号RqCk2输出。请求时钟信号RqCk2向存储器芯片M2输入，通过存储器芯片M2的时钟驱动器Drv2和时钟分频电路Div2，作为响应时钟信号RsCk2输出。在降低时钟的动作频率时，可以为了防止噪声引起的误动作而使频率渐渐降低，最后以所希望的频率工作。

下面说明停止从存储器芯片M1输出的请求时钟信号RqCk2的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和请求时钟停止命令时，ID值1和请求时钟停止命令通过存储器芯片M0向存储器芯片M1发送。当存储器芯片M1通过自身的请求队列控制电路RqCT把请求时钟停止命令向自身的时钟分频电路Div1发送时，时钟分频电路Div1停止请求时钟信号RqCk2。请求时钟信号RqCk2向存储器芯片M2输入，通过存储器芯片M2的时钟驱动器Drv2和时钟分频电路Div2，作为响应时钟信号RsCk2输出，所以响应时钟信号RsCk2也停止。

在停止时钟时，可以为了防止噪声引起的误动作而使频率渐渐降低，最后使其停止。

下面说明使停止的请求时钟信号RsCk2再次工作时的情形。当信息处理装置CPU_CHIP从请求信号RqMux0输入存储器芯片M1的ID值1和请求时钟重新开始命令时，ID值1和请求时钟重新开始命令通过存储器芯片M0向存储器芯片M1发送。当存储器芯片M1通过自身的请求队列控制电路RqCT把请求时钟重新开始命令向自身的时钟分频电路Div1发送时，时钟分频电路Div1就使停止的请求时钟信号RqCk2再次开始工作。请求时钟信号RqCk2向存储器芯片M2输入，通过存储器芯片M2的时钟驱动器Drv2和时钟分频电路Div2，作为响应时钟信号RsCk1输出，所以响应时钟信号RsCk2也再次工作。使时钟再次度开始工作时，可以为了防止噪声引起的误动作而使频率渐渐升高，最后以所希望的频率工作。

<实施例1的效果>

对上述的实施例总结结构及其效果如下。

(1)在刚刚接通电源之后，进行串联连接的确认动作，由此能可靠地确认存储器彼此连接。进而，通过明示引导设备、终端的存储器芯片，自动向存储器分配ID，能容易地连接所需数量的存储器芯片，能容易扩充存储器容量。

(2)通过对请求附加ID，请求能从信息处理装置CPU_CHIP可靠地向各存储器芯片M0、M1、M2传送。此外，通过对向信息处理装置CPU_CHIP的响应附加ID，能确认从各存储器正确传送数据，通过信息处理装置CPU_CHIP和存储器芯片M0、M1、M2的串联连接，能在使连接信号数减少的同时，使信息处理装置CPU_CHIP执行所希望的处理。

(3)请求接口电路ReqIF和响应接口电路能独立工作，所以能同时执行数据的读出动作和写入动作，能提高数据传送性能。

(4)能与请求的输入顺序无关，使早读出的数据不等待读出晚的数据而立刻读出，所以能够进行高速化。通过对请求附加ID，请求可靠地向请求目标传送，此外，通过对响应附加ID，即使请求的输入顺序和读出数据的顺序不同时，信息处理装置CPU_CHIP也能得知传送源的存储器芯片。

(5)能根据需要使各存储器芯片M0、M1、M2的时钟低速工作、停止或恢复，因此能谋求低耗电化。

(6)在来自存储器芯片M2的读出时，进行错误检测和纠正，在写入时，对于未正确进行写入的不良地址进行替代处理，所以能保证可靠性。

此外，在本实施例中，说明了在存储器模块MEM0中包含一个易失性存储器、一个NOR型闪速存储器、一个NAND型闪速存储器的例子，但是即使在存储器模块MEM0中包含多个易失性存储器和多个NOR型闪速存储器以及NAND型闪速存储器时，当然也能实现本发明。

<存储器分配图的说明>

图2示出对于信息处理装置CPU_CHIP管理的存储器模块MEM0的存储器分配图的一个例子。在本实施例中，虽然未特别限定，但是以存储器芯片M0的存储区为1Gbit、存储器芯片M1的存储区为1Gbit、存储器芯片M2的存储区为4Gbit+1 28Mbit(128Mbit是代替区)的存储器模块MEM为例，说明代表性的存储器分配图。

虽未特别限定，但是存储器芯片M0是易失性存储器且是利用动态随机存取存储单元的随机存取存储器，读出时间是15ns左右。虽未特别限定，但是存储器芯片M1是非易失性存储器且是利用NOR型闪速存储器单元的NOR型闪速存储器，读出时间是80ns左右。虽未特别限定，但是存储器芯片M2是非易失性存储器，是利用NAND型闪速存储器单元的NAND型闪速存储器，读出时间是25μs。虽然未特别限定，但是存储器芯片M1划分为引导设备ID存储区BotID-AREA、最终端设备ID存储区End ID-AREA、初始程序区InitPR-AREA、程序存储区OSAP-AREA。

在引导设备ID存储区BotID-AREA中存储引导设备的ID信息。在最终端设备ID存储区End ID-AREA存储与串联连接的存储器模块MEM0有关的最终端设备ID信息。在初始程序区InitPR-AREA中，虽未特别限定，但是存储引导程序。在程序存储区OSAP-AREA中，虽未特别限定，但是存储操作系统、用于声音通信或数据通信的通信用程序、以及用于音乐再现、静止图像再现或动态图像再现的应用程序。  虽然未特别限定，但是存储器芯片M0划分为复制区COPY-AREA、工作区WORK-AREA。工作区WORK-AREA作为程序执行时的工作存储器使用，复制区COPY-AREA作为用于复制来自存储器芯片M1和M2的程序和数据的存储器使用。

虽未特别限定，但是在存储器芯片M1中存储操作系统、用于声音通信或数据通信的通信用程序、以及用于音乐再现、静止图像再现或动态图像再现的应用程序等。

虽然未特别限定，但是存储器芯片M2划分为数据区DATA-AREA、代替区REP-AREA。在数据区DATA-AREA未特别限定，但是存储音乐数据、声音数据、动态图像数据、静止图像数据等数据。

此外，由于反复进行改写，可靠性下降，有时在写入时所写的数据在读出时成为不同的数据，或者在改写时未写入数据。代替区REP-AREA用于把上述那样变为不良的数据置换到新的区域。代替区REP-AREA的尺寸虽然未特别限定，但是可以决定为能确保存储器芯片M2保证的可靠性。

<刚接通电源之后的动作>

说明从刚接通电源之后的存储器芯片M1向信息处理装置CPU_CHIP的数据传送。在电源接通之后，信息处理装置CPU_CHIP把自身具有的引导设备ID寄存器BotID设定为1。存储器芯片M1从引导设备ID存储区BotID-AREA读出引导设备的ID信息1，把自身的ID寄存器设定为1。据此，引导设备确定为存储器芯片M1。

接着，信息处理装置CPU_CHIP读出引导设备的存储器芯片M1中存储的引导程序和最终端设备ID信息，所以把存储器芯片M1的ID编号1和读出命令向存储器模块MEM0发送。存储器模块MEM0按照ID编号1和读出命令，从存储器芯片M1的初始程序区InitPR-AREA读出引导程序，从最终端设备ID存储区End ID-AREA读出最终端设备ID信息，向信息处理装置CPU_CHIP发送。通过在电源接通之后对引导设备的ID进行初始设定，能确定通过存储器芯片的串联连接而实现的存储器模块MEM0内的引导设备，能大幅度减少信息处理装置CPU_CHIP和存储器模块MEM0之间的连接信号数，信息处理装置CPU_CHIP能迅速可靠地从引导设备读出引导程序和最终端设备ID信息，起动信息处理装置CPU_CHIP和存储器模块MEM0。

<数据复制动作的说明>

存储器芯片M0的数据读出时间与存储器芯片M2的数据读出时间相比是非常短的。因此，如果提前从存储器芯片M2向存储器芯片M0传送所需的图像数据，就能用信息处理装置CPU_CHIP高速进行图像处理。虽未特别限定，但是说明存储器芯片M0、M1、M2各自的ID寄存器值设定为2、1和3时从存储器芯片M2向存储器芯片M0的数据传送。

信息处理装置CPU_CHIP从存储器芯片M2的数据区DATA-AREA读出数据，所以存储器芯片M2的ID编号3和1页(512字节的数据+16字节的ECC代码)数据读出命令向存储器模块MEM0发送。存储器模块MEM0按照ID编号3和1页数据读出命令，从存储器芯片M2的数据区DATA-AREA读出1页的数据，附加ID编号3，向信息处理装置CPU_CHIP发送。

在信息处理装置CPU_CHIP中，对从存储器芯片M2发送的1页的数据进行错误检测。如果没有错误，1页的数据向存储器芯片M0的复制区COPY-AREA传送，所以信息处理装置CPU_CHIP把存储器芯片M0的ID编号2和1页数据读出命令向存储器模块MEM0发送。如果有错误，就在进行修正后，把1页数据向存储器芯片M0的复制区COPY-AREA传送，所以信息处理装置CPU_CHIP把存储器芯片M0的ID编号2和1页数据读出命令向存储器模块MEM0发送。存储器模块MEM0按照ID编号2和1页数据读出命令，对存储器芯片M0的复制区COPY-AREA数据区写入1页的数据。

接着，说明从信息处理装置CPU_CHIP向存储器芯片M0高速写入图像数据，根据需要把图像数据向存储器芯片M2保存时从存储器芯片M0向存储器芯片M2的数据传送。信息处理装置CPU_CHIP从存储器芯片M0的复制区COPY-AREA读出数据，所以把存储器芯片M0的ID编号2和1页(512字节)数据读出命令向存储器模块MEM0发送。存储器模块MEM0按照ID编号0和1页数据读出命令，从存储器芯片M0复制区COPY-AREA读出1页数据，附加ID编号2，向信息处理装置CPU_CHIP发送。信息处理装置CPU_CHIP把从存储器芯片M发送的1页数据向存储器芯片M2的数据区DATA-AREA传送，所以把存储器芯片M2的ID编号2和1页数据写入命令向存储器模块MEM0传送。

当存储器模块MEM0通过存储器芯片M0和M1向存储器芯片M2发送ID编号2和1页数据写入命令时，存储器芯片M2就向自身的数据区DATA-AREA写入1页的数据。存储器芯片M2检查数据的写入是否成功，如果成功，就结束写入处理。在写入失败时，存储器芯片M2发送ID编号2和写入错误信息，通过存储器芯片M1和存储器芯片M0向信息处理装置CPU_CHIP通知写入错误。信息处理装置CPU_CHIP当收到ID编号2和写入错误信息时，对存储器芯片M2中预先准备的代替区REP-AREA的新地址进行写入，所以向存储器模块M0发送存储器芯片M2的ID编号2和1页数据写入命令。当存储器模块MEM0通过存储器芯片M0和M1向存储器芯片M2发送ID编号2和1页数据写入命令时，存储器芯片M2就向自身的代替区REP-AREA写入1页的数据。此外，信息处理装置CPU_CHIP在进行代替处理时，保存并管理不良地址、和对不良地址进行代替为哪个地址的处理这样的地址信息。

如上所述，在存储器芯片内确保能复制存储器芯片M2的一部分的区域，预先从存储器芯片M2向存储器芯片M0传送数据，由此能以与存储器芯片M0同样的速度读出存储器芯片M2的数据，能够进行信息处理装置CPU_CHIP中的高速处理。此外，向存储器芯片M2写入数据时，能够把数据暂时写入存储器芯片M0，根据需要重写到存储器芯片M2，所以数据的写入也能高速化。进而，在从存储器芯片M2读出数据时，进行错误检测和纠正，在写入时，由于对未正确进行写入的不良地址进行代替处理，所以能保证高可靠性。

此外，以上虽然对向存储器芯片M0传送存储器芯片M2的一部分的数据的动作进行了说明，但由于存储器芯片M0能配备可复制存储器芯片M1的一部分的数据的区域，所以当然也能向存储器芯片M0传送存储器芯片M1的一部分的数据。

此外，存储器芯片M0、M1和M2是按照各自的读出时间由短到长的顺序来串联连接的存储器模块，不用说，通过在存储器芯片M0上设置能复制存储器芯片M1和M2的一部分的数据的区域，并预先从存储器芯片M1和M2向存储器芯片M0传送数据，就能以与存储器芯片M0同样的速度来读出存储器芯片M1和M2的数据，并能实现信息处理装置CPU_CHIP中的高速处理。

<电源接通时的初始顺序>

图3表示由信息处理装置CPU_CHIP和存储器模块MEM0构成的信息系统装置的电源接通时的初始顺序。在T1期间(PwON)，对信息处理装置CPU_CHIP、存储器模块MEM0内的存储器芯片M0、M1、M2接通电源，在T2期间(RESET)进行复位。复位的方法未特别限定，但可以是用各自的内置电路自动复位的方法，或者也可以在外部具有复位端子，通过复位信号进行复位动作。在T2的复位期间，信息处理装置CPU_CHIP把引导设备ID寄存器BotID设定为1，把终端设备ID寄存器EndID设定为0。存储器芯片M0、M1、M2分别具有的ID寄存器的值初始设定为0，ID有效位初始设定为Low。此外，进行存储器芯片M0、M1、M2分别具有的响应队列的优先级、改变优先级的响应执行次数值的初始设定。进而，存储器芯片M0、M1、M2进行各自的动作时钟频率的分频比的初始设定。

在解除复位的T3的期间(BootIDSet)，引导设备向ID寄存器设置引导设备ID。存储器芯片M0、M1、M2因为引导设备识别信号Bsig连接在电源上，所以识别出自己不是引导设备，使各自的ID寄存器的值依然保持0。存储器芯片M1的引导设备识别信号Bsig接地(gnd)，所以识别出自己是引导设备，读出自己的存储器电路MemNV1保持的引导设备ID值1，向ID寄存器设定，使ID有效位为High。在T3期间结束后的T4期间(LinkEn)，进行各存储器芯片M0、M1、M2的信号的连接确认。存储器芯片M2识别出为串联连接的存储器芯片的最终端的存储器芯片，使请求使能信号RqEn2为High。

接着，存储器芯片M1确认请求使能信号RqEn2变为High，使响应使能信号RsEn2和请求使能信号RqEn1为High。接着，存储器芯片M0确认请求使能信号RqEn1变为High，使响应使能信号RsEn1和请求使能信号RqEn0为High。最后，信息处理装置CPU_CHIP确认请求使能信号RqEn0变为High，得知各存储器芯片的信号连接已被确认，使响应使能信号RsEn0为High。在T4期间结束后的T5期间(BootRD)，信息处理装置CPU_CHIP从存储器芯片M1读出引导数据。

信息处理装置CPU_CHIP通过请求信号RqMux0，使对存储器芯片M1的ID值1、读出命令、地址进行了多路复用的请求NRDm1与时钟信号RqCk0同步，向存储器芯片M0传送。因为存储器芯片M0的ID有效位是Low，所以存储器芯片M0从请求信号RqMux1使请求ReqNRDm1与时钟信号RqCk1同步，向存储器芯片M1传送。存储器芯片M1把来自存储器芯片M0的请求ReqNRDm1存储到自身的请求队列控制电路RqCT。因为存储器芯片M1的ID有效位是High，所以比较请求ReqNRDm1中包含的ID值1和自身的ID寄存器的值1。比较结果一致，所以把请求ReqNRDm1向存储器电路MemNV1传送。根据请求ReqNRDm1，从存储器电路MemNV1读出引导数据和最终端设备ID编号3，与ID寄存器值1一起，作为响应ResNRDm1向响应队列控制电路RsCT传送。存储器芯片M1的响应队列控制电路RsCT由响应信号RqMux1把响应ResNRDm1向存储器芯片M0传送。最后存储器芯片M0的响应队列控制电路RsCT利用响应信号RqMux0把响应ResNRDm1向信息处理装置CPU_CHIP传送。信息处理装置CPU_CHIP接收响应ResNRDm1，把最终端设备ID值3保存到存储器控制电路CON内的最终端设备ID寄存器ENDID。接着通过收到的引导程序起动自己。在T5期间结束以后的T6期间(InitID)，按照引导代码，信息处理装置CPU_CHIP对各存储器芯片设定ID编号。

信息处理装置CPU_CHIP首先通过请求信号RqMux0，把ID值2和ID设定命令向存储器芯片M0传送。在存储器芯片M0，由于ID有效位是Low，还未进行ID编号的分配，所以根据ID值2和ID设定命令对ID寄存器设定ID编号2，使ID有效位为High。通过ID有效位变为High，表示ID编号的分配结束。存储器芯片M0因为ID编号的分配结束，所以把ID值2和ID编号分配结束信息通过响应信号RsMux0通知给信息处理装置CPU_CHIP。

信息处理装置CPU_CHIP如果知道存储器芯片M0的ID编号的分配结束，接着就从请求信号RqMux0，把ID编号3和ID设定命令向存储器芯片M0传送。存储器芯片M0比较自身的ID编号2和ID编号3，不一致，所以把ID编号3和ID设定命令向存储器芯片M1传送。在存储器芯片M1，已经进行ID编号的分配，所以比较ID编号1和ID编号3，不一致，所以从请求信号RqMux2把ID编号3和ID设定命令向存储器芯片M2传送。

在存储器芯片M2，还未进行ID编号的分配，所以存储器芯片M2根据ID编号3和ID设定命令，向ID寄存器设定ID编号3，使ID有效位是High。通过ID有效位变为High，表示ID编号的分配结束。存储器芯片M2因为ID编号的分配结束，所以把ID值3和ID编号分配结束信息通过存储器芯片M0、M1向信息处理装置CPU_CHIP发送。信息处理装置CPU_CHIP比较发送的ID值3和向存储器控制电路CON内的最终端设备ID寄存器EndID设定的最终端设备ID值3。双方的值一致，则确认进行了ID编号的分配直到最终端的存储器芯片。

在T6期间结束以后的T7期间(Idle)以后，存储器模块MEM0变为空闲状态，成为等待来自信息处理装置CPU_CHIP的请求的状态。

<存储器芯片M0的说明>

图4是存储器芯片M0的结构图的一个例子。图5是表示对存储器芯片M0发生请求时的动作的一个例子的流程图。图6是表示从存储器芯片M0的存储器电路MemVL发生响应时的动作的一个例子的流程图。图7是表示从存储器芯片M1向存储器芯片M0发生响应时的动作的一个例子的流程图。以下说明各电路块的动作。

存储器芯片M0由请求接口电路ReqIF、响应接口电路ResIF、初始化电路INIT、存储器电路MemVL构成。请求接口电路ReqIF由请求时钟控制电路RqCkC和请求队列控制电路RqCT构成。请求时钟控制电路RqCkC由时钟驱动器Drv1和时钟分频电路Div1构成。请求队列控制电路RqCT由请求队列电路RqQI、请求队列电路RqQX1、请求队列电路RqQX0、ID寄存器电路dstID、ID比较电路CPQ构成。虽然未特别限定，但是请求队列电路RqQI由2个请求队列构成，请求队列电路RqQX1由1个请求队列构成，请求队列电路RqQX0由2个请求队列构成。响应接口电路ResIF由响应时钟控制电路RsCkC和响应队列控制电路RsCT构成。响应时钟控制电路RsCkC由时钟驱动器Drv2和时钟分频电路Div2构成。响应队列控制电路RsCT由响应队列电路RsQo、响应队列电路RsQp、状态寄存器电路STReg、响应调度电路SCH构成。虽然未特别限定，但是响应队列电路RsQo由4个响应队列构成，响应队列电路RsQp由4个响应队列构成。

存储器电路MemVL虽然未特别限定，但是为易失性存储器，是利用动态随机存取存储单元的动态随机存取存储器。初始化电路INIT在开始向存储器芯片M0供给电源时，进行存储器芯片M0的初始化。请求时钟控制电路RqCkC，将从时钟信号RqCk0输入的时钟通过内部时钟ck1向请求队列控制电路RqCT和响应时钟控制电路RsCkC传送。此外，请求时钟控制电路RqCkC，经由时钟驱动器Drv1和时钟分频电路Div1通过时钟信号RqCk1输出从请求时钟信号RqCk0输入的时钟。此外，请求时钟控制电路RqCkC，能够按照通过请求信号RqMux0输入的命令，降低时钟信号ck2和请求时钟RqCk1的时钟频率，或者停止时钟，或者使时钟再动作。

响应时钟控制电路RsCkC，通过内部时钟信号ck3向响应队列控制电路RsCT输出从内部时钟信号ck1输入的时钟。此外，响应时钟控制电路RsCkC，通过时钟分频电路Div2从时钟信号RqCk0输出从内部时钟信号ck1输入的时钟。此外，响应时钟控制电路RsCkC，通过时钟驱动器Drv2从时钟信号ck4向响应队列控制电路RsCT输出从时钟信号RsCk1输入的时钟。响应时钟控制电路RsCkC，能够按照通过请求信号RqMux0输入的命令，降低响应时钟RsCk0的时钟频率，或者停止时钟，或者使时钟再动作。

请求队列电路RqQI，通过请求信号RqMux0存储将ID值、命令、地址和写入数据多路复用并向存储器芯片M0输入的请求。ID寄存器电路dstID存储存储器芯片M0的ID值和ID有效信号。ID比较电路CPQ，比较存储在请求队列电路RqQI的ID值和存储在ID寄存器电路dstID的ID值。

请求队列电路RqQX1和请求队列电路RqQX0，存储从请求队列电路RqQI传送来的请求。响应队列电路RsQo存储从存储器芯片M0的存储器电路MemVL读出的数据和从ID寄存器电路dstID读出的ID值。响应队列电路RsQp，通过响应信号RsMux1存储所输入的ID值、读出数据、错误信息和状态信息。

状态寄存器电路STRReg虽然未特别限定，但是存储表示向响应队列电路RsQo和响应队列电路RsQp存储响应的未处理响应信息等。响应调度电路SCH，确定向响应队列电路RsQo存储的响应、和向响应队列电路RsQp存储的响应的响应优先级，进行用于从响应信号RsMux0输出优先级高的响应的仲裁。根据从响应队列电路RsQo输出的响应的次数、和从响应队列电路RsQp输出的响应的次数，响应调度电路SCH动态地改变响应优先级。

下面说明本存储器芯片M0的动作。首先，说明接通电源时的动作。当向存储器芯片M0接通电源时，初始化电路INIT进行存储器芯片M0的初始化。首先，将ID寄存器电路dstID具有的ID寄存器的值初始设定为0，将ID有效位初始设定为Low。接着，将对响应调度电路SCH具有的响应队列电路RsQo输入的响应的优先级设定为1，将对响应队列电路RsQp输入的来自存储器芯片M1的响应的优先级设定为2，将来自存储器芯片M2的响应的优先级设定为3。当基于初始化电路INIT的初始设定结束后，存储器芯片M0，进行确认可在信息处理装置CPU_CHIP和存储器芯片M0之间进行通信的通信确认动作。存储器芯片M0确认请求使能信号RqEn1已变为High，使响应使能信号RsEn1和请求使能信号RqEn0为High。

接着，信息处理装置CPU_CHIP确认请求使能信号RqEn0已变为High，知道各存储器芯片的信号连接已被确认，使响应使能信号RsEn0为High。当通信确认动作结束后，从信息处理装置CPU_CHIP通过请求信号RqMux0，将ID编号2和ID设定命令传送给存储器芯片M0。在存储器芯片M0中，ID有效位是Low，所以判断为尚未进行ID编号，对ID寄存器设定ID编号2，将ID有效位设定为High，结束ID编号。接着，存储器芯片M0通过响应信号RsMux0，输出存储器芯片M0的ID值2和ID编号结束信息，向信息处理装置CPU_CHIP通知存储器芯片M0的ID编号结束。

接着，说明在接通电源之后的动作结束后，从信息处理装置CPU_CHIP向存储器芯片M0发生请求时的动作。存储器芯片M0的请求队列电路RqQI虽然未特别限定，但是由2个请求队列RqQI-0和RqQI-1构成。此外，存储器芯片M0未向请求队列RqQI-0和RqQI-1登录请求，所以使请求使能信号RqEn0为High，并向信息处理装置CPU_CHIP通知能受理请求。存储器芯片M0的响应队列电路RqQo虽然未特别限定，但是由2个响应队列RqQo-0和RqQo-1构成。存储器芯片M0的响应队列电路RqQp虽然未特别限定，但是由2个响应队列RqQp-0和RqQp-1构成。信息处理装置CPU_CHIP使响应使能信号RsEn0为High，对存储器芯片M0通知能受理响应。信息处理装置CPU_CHIP通过请求信号RqMux0，使将ID值2、存储体有效命令BA、存储体地址BK1、行地址Row多路复用的请求ReqBAb0m0与时钟信号RqCk0同步，向存储器芯片M0传送(图5：Step1)。

接着，通过请求信号RqMux0，使将ID值2、32字节数据读出命令RD4、存储体地址BK0、列地址Col255多路复用的请求ReqRD32b0m0与时钟信号RqCK0同步，向存储器芯片M0传送(图5：Step1)。如果请求使能信号RqEn0为Low(图5：Step2)，不向存储器芯片M0的请求队列电路RqQI存储来自信息处理装置CPU_CHIP的请求。如果请求使能信号RqEn0为High(图5：Step2)，按顺序向存储器芯片M0的请求队列电路RqQI的请求队列RqQI-0和RqQI-1，存储来自信息处理装置CPU_CHIP的请求ReqBAb0m0和请求ReqRD32b0m0(图5：Step3)。由此，请求队列电路RqQI的全部请求队列被登录，不能受理来自信息处理装置CPU_CHIP的新请求，所以使请求使能信号RqEn为Low。由于请求使能信号RqEn0为Low，所以信息处理装置CPU_CHIP能知道存储器芯片M0不能受理请求。

然后，ID比较电路CPQ，比较向请求队列RqQI-0登录的请求ReqBAb0m0中包含的ID值2、和ID寄存器电路dstID中保持的ID值2(图5：Step4)。由于比较结果一致，所以请求ReqBAb0m0被传送给请求队列电路RqQX1(图5：Step5)。比较结果不一致时，请求ReqBAb0m0被传送给请求队列电路RqQX0，并被传送给存储器芯片M1(图5：Step12)。

接着，请求队列电路RqQX1检查所存储的响应是否包含读出命令(图5：Step6)。当包含有读出命令时，请求队列电路RqQX1检查响应队列电路RsQo的响应队列RqQo-0和RqQo-1是否有空(图5：Step7)。由于请求ReqBAb0m0不包含读出命令，所以请求队列电路RqQX1将所存储的请求ReqBAb0m0传送给存储器电路MemVL(图5：Step10)。存储器电路MemVL按照请求ReqBAb0m0进行动作(图5：Step11)。具体而言，存储器电路MemVL，根据请求ReqBAb0m0中包含的存储体有效命令BA、存储体地址BK0和行地址Row63，激活存储体0内的行63上连接的1k字节的存储单元，传送给存储体0内的读出放大器  (图5：Step11)。

通过处理请求ReqBAb0m0，请求队列RqQI-0空着1个，所以存储器芯片M0使请求使能信号RqEn0为High，对信息处理装置CPU_CHIP通知能受理新请求。信息处理装置CPU_CHIP确认存储器芯片M0的请求使能信号RqEn0已变为High，作为新请求，通过请求信号RqMux0，使将ID值2、32字节写入命令WT、存储体地址BK0、列地址Col127、32字节的写入数据多路复用的请求ReqWT23b0m0与时钟信号RqCk0同步，传送给存储器芯片M0(图5：Step1)。

检查请求使能信号RqEn0(图5：Step2)，请求使能信号RqEn0为High，所以存储器芯片M0将来自信息处理装置CPU_CHIP的请求ReqWT23b0m0存储到自身的请求队列控制电路RqCT内的请求队列RqQI-0(图5：Step3)。

存储器芯片M0，能够与将新请求ReqWT23b0m0存储到自身的请求队列电路RqQI内的请求队列RqQI-0(图5：Step3)独立地，并行进行对已经存储在请求队列RqQI-1中的请求ReqRD32b0m0的处理(图5：Step4以后)。

接着，说明已经存储在请求队列RqQI-1中的请求ReqRD32b0m0的动作。ID比较电路CPQ，比较向请求队列RqQI-1登录的请求ReqRD32b0m0中包含的ID值2、和ID寄存器电路dstID中保持的ID值2(图5：Step4)。由于比较结果一致，所以请求ReqRD32b0m0被传送给请求队列电路RqQX1(图5：Step5)。当比较结果不一致时，请求ReqRD32b0m0被传送给请求队列电路RqQX0，并被传送给存储器芯片M1(图5：Step12)。接着，请求队列电路RqQX1检查所存储的响应是否包含读出命令(图5：Step6)。  由于请求ReqRD32b0m0包含有读出命令，所以请求队列电路RqQX1检查响应队列电路RsQo的响应队列RqQp-0和RqQp-1是否有空(图5：Step7)。如果响应队列电路RsQo的响应队列RqQp-0和RqQp-1没空，则在有空之前，请求队列电路RqQX1中断请求ReqRD32b0m0的传送。如果响应队列电路RsQo的响应队列RqQp-0和RqQp-1有空，则请求队列电路RqQX1将所存储的请求ReqRD32b0m0传送给存储器电路MemVL(图5：Step8)。存储器电路MemVL，按照请求ReqRD32b0m0进行动作(图5：Step9)。具体而言，存储器电路MemVL，根据请求ReqRD32b0m0所包含的ID值2、32字节数据读出命令RD、存储体地址BK0、列地址Col255，读出存储体0的读出放大器所保持的数据中、以列地址255为开始地址的32字节的数据(图5：Step9)，包含ID寄存器值2在内，作为响应ResRD32b0m0登录到响应队列控制电路RsCT内的响应队列RsQo的响应队列RsQo-0(图6：Step13)。

当向响应队列电路RsQo和响应队列电路RsQp登录响应时，响应调度电路SCH，将向响应队列电路RsQo和响应队列电路RsQp登录的响应数，保存到状态寄存器STReg(图6：Step14)。确定相对于向响应队列电路RsQo和响应队列电路RsQp登录的响应的响应优先级(图6：Step15)。接着，检查响应使能信号RsEn0(图6：Step16)，在响应使能信号RsEn0为High时，通过响应信号RsMux0将响应优先级最高的响应发送给信息处理装置CPU_CHIP(图6：Step17)。如果响应使能信号RsEn0为Low，则不对信息处理装置CPU_CHIP进行发送。

当响应队列电路RsQo和响应队列电路RsQp的1个响应被完全发送给信息处理装置CPU_CHIP时，响应调度电路SCH，检查向响应队列电路RsQo和响应队列电路RsQp登录的响应数，将最新的响应数保存到状态寄存器STReg(图6：Step18)。在此，响应使能信号RsEn0是High，向响应队列电路RsQo和响应队列电路RsQp登录的响应只是响应ResRD32b0m0，所以响应调度电路SCH向状态寄存器STReg保存响应数1，将响应ResRD32b0m0的响应优先级设定为最高位，将响应ResRD32b0m0发送给信息处理装置CPU_CHIP。当响应ResRD32b0m0被发送给信息处理装置CPU_CHIP时，响应调度电路SCH，因为不存在向响应队列电路RsQo和响应队列电路RsQp登录的响应，所以向状态寄存器STReg保存响应数0。

当对应于请求ReqRD32b0m0的响应ResRD32b0m0被登录到响应队列电路RsQo时，即使正在将响应ResRD32b0m0输出给信息处理装置CPU_CHIP，也能够进行对请求ReqWT23b0m0的处理(图5：Step4以后)。

接着，说明已经存储在请求队列RqQI-0的请求ReqWT23b0m0的动作。ID比较电路CPQ，比较向请求队列RqQI-0登录的请求ReqWT23b0m0中包含的ID值2、和ID寄存器电路dstID中保持的ID值2(图5：Step4)。由于比较结果一致，所以请求ReqWT23b0m0被传送给请求队列电路RqQX1(图5：Step5)。当比较结果不一致时，请求ReqWT23b0m0被传送给请求队列电路RqQX0，并被传送给存储器芯片M1(图5：Step12)。

接着，请求队列电路RqQX1检查所存储的响应是否包含读出命令(图5：Step6)。当包含有读出命令时，请求队列电路RqQX1检查响应队列电路RsQo的响应队列RqQp-0和RqQp-1是否有空(图5：Step7)。由于请求ReqWT23b0m0不包含读出命令时，所以请求队列电路RqQX1将所存储的请求ReqWT23b0m0传送给存储器电路MemVL(图5：Step10)。存储器电路MemVL按照请求ReqWT23b0m0进行动作(图5：Step11)。具体而言，存储器电路MemVL，根据请求ReqWT23b0m0中包含的ID值2、32字节写入命令WT、存储体地址BK0、列地址Col127和32字节的写入数据，向存储体0的读出放大器写入以列地址127为开始地址的32字节的数据。

图7是表示从存储器芯片M1向存储器芯片M0发生响应时的动作的一个例子的流程图。当从响应信号RsMux1与响应时钟信号RqCk1同步地向存储器芯片M0发送响应(图7：Step1)时，如果响应使能信号ResEn1为Low(图7：Step2)，则不存储到存储器芯片M0的响应队列电路RsQp。如果响应使能信号ResEn1为High(图7：Step2)，则存储到存储器芯片M0的响应队列电路RsQp(图7：Step3)。当向响应队列电路RsQp登录响应时，响应调度电路SCH，将向响应队列电路RsQo和响应队列电路RsQp登录的响应数保存到状态寄存器STReg(图6：Step4)。确定对应于向响应队列电路RsQo和响应队列电路RsQp登录的响应的响应优先级(图6：Step5)。接着，检查响应使能信号RsEn0(图6：Step6)，在响应使能信号RsEn0为High时，从响应信号RsMux0，将响应优先级最高的响应发送给信息处理装置CPU_CHIP(图6：Step7)。如果响应使能信号RsEn0为Low，则不对信息处理装置CPU_CHIP进行发送。

当响应队列电路RsQo和响应队列电路RsQp的1个响应完全被发送给信息处理装置CPU_CHIP时，响应调度电路SCH检查向响应队列电路RsQo和响应队列电路RsQp登录的响应数，将最新的响应数保存到状态寄存器STReg(图6：Step8)。

说明响应调度电路SCH的动作。图8是表示响应调度电路SCH的动作的流程图。在响应调度电路SCH中，首先检查是否向响应队列电路RsQo和响应队列电路RsQp登录了响应(Step1)。如果向响应队列电路RsQo和响应队列电路RsQp都未登录响应，则再次检查向响应队列电路RsQo和响应队列电路RsQp的登录。如果向响应队列电路RsQo和响应队列电路RsQp的任意一个都登录了响应，则检查响应的优先级，进行具有最高位的响应优先级的响应的发送准备(Step2)。

接着，响应调度电路SCH检查响应使能信号RsEn0(Step3)，在为Low时不输出响应，等待响应使能信号RsEn0变为High。在响应使能信号RsEn0为High时，输出具有最高位的响应优先级的响应(Step4)。输出该响应后，改变关于响应的输出优先级(Step5)。

说明由存储器芯片M0的响应调度电路SCH进行的响应优先级的变更动作的一个例子。图9表示存储器芯片M0装备的响应调度电路SCH进行的动态响应优先级的控制。

首先，说明存储器芯片M0中的响应优先级的控制。在刚刚接通电源之后的初始设定(Initial)中，向响应队列电路RsQo登录的存储器芯片M0的响应的优先级(PRsQo(M0))被设定为1，向响应队列电路RsQp登录的存储器芯片M1的响应的优先级(PRsQp(M1))被设定为2，向响应队列电路RsQp登录的存储器芯片M2的响应的优先级(PRsQp(M2))被设定为3。虽然未特别限定，但是响应的优先级越小其响应的优先级越高。当输出Ntime次向响应队列电路RsQo登录的存储器芯片M0的响应(RsQo(M0))时，向响应队列电路RsQo登录的存储器芯片M0的响应的优先级(PRsQo(M0))为最低的3，存储器芯片M1的响应的优先级(PRsQp(M1))为最高的1，向响应队列电路RsQp登录的存储器芯片M2的响应的优先级(PRsQp(M2))为2。

当输出Mtime次向响应队列电路RsQp登录的存储器芯片M1的响应(PRsQp(M1))时，向响应队列电路RsQp登录的存储器芯片M 1的响应的优先级(PRsQp(M1))为最低的3，向响应队列电路RsQp登录的存储器芯片M2的响应的优先级(PRsQp(M1))为最高的1，向响应队列电路RsQo登录的存储器芯片M0的响应的优先级(PRsQo(M0))为2。

接着，当输出Ltime次向响应队列电路RsQp登录的存储器芯片M2的响应(PRsQp(M2))时，向响应队列电路RsQp登录的存储器芯片M2的响应的优先级(PRsQp(M2))为最低的3，向响应队列电路RsQo登录的存储器芯片M0的响应的优先级(PRsQo(M0))为最高的1。向响应队列电路RsQp登录的存储器芯片M2的响应的优先级(PRsQp(M1))为2。用于变更向响应队列电路RsQo登录的来自存储器芯片M0的响应的响应优先级的响应输出次数Ntime、用于变更向响应队列电路RsQp登录的来自存储器芯片M1的响应的响应优先级的响应输出次数Mtime、和用于变更向响应队列电路RsQp登录的来自存储器芯片M2的响应的响应优先级的响应输出次数Ltime，在刚刚接通电源之后的初始设定(Initial)中，虽然未特别限定，但是分别被设定为10次、2次、1次。

并且，响应输出次数Ntime、Mtime、Ltime能够由信息处理装置CPU_CHIP来设定，能够按照利用本发明的便携设备等的系统结构分别设定，以谋求高性能化。

<时钟控制>

图10(a)是停止从存储器芯片M0输出的响应时钟信号RsCk0的动作的一个例子。信息处理装置CPU_CHIP，为了确认向响应队列电路RsQo和响应队列电路RsQp登录的响应数ResN，从请求信号RqMux0输入将存储器芯片M0的ID值2和响应数确认命令多路复用的请求ReqRNo(Step2)。存储器芯片M0的请求队列电路RqQI存储请求ReqRNo。接着，ID比较电路CPQ，比较存储在请求队列电路RqQI的请求ReqRNo中包含的ID值2和ID寄存器电路dstID中保持的ID值2，由于一致，所以请求ReqBAb0m0被传送给请求队列电路RqQX1。

请求队列电路RqQX1，将请求ReqBAb0m0保存到状态寄存器电路STReg。状态寄存器电路STReg，包含ID值2在内，将响应数ResN发送给响应队列电路RsQo，响应队列电路RsQo，通过响应信号RsMux0将ID值2和响应数ResN发送给信息处理装置CPU_CHIP(Step3)。接着，收到ID值2和响应数ResN的信息处理装置CPU_CHIP，检查响应数ResN是否为0(Step4)。当响应数ResN不是0时，还存在向响应队列电路RsQo和响应队列电路RsQp登录的响应，所以再次将响应数确认命令发送给存储器芯片M0(Step2)。

在响应数ResN为0时，不存在向响应队列电路RsQo和响应队列电路RsQp登录的响应，所以从请求信号RqMux0将响应时钟信号RsCk0的停止命令发送给存储器芯片M0(Step5)。从请求信号RqMux0，将对ID值2、响应时钟停止命令多路复用的请求ReqStop2输入给存储器芯片M0作为请求。存储器芯片M0将请求ReqStop2存储给自身的请求队列控制电路RqCT内的请求队列。然后，请求队列控制电路RqCT内的ID比较电路，比较请求ReqStop2中包含的ID值2和自身的ID寄存器的值2。比较结果一致，请求队列控制电路RqCT向响应时钟控制电路RsCkC内的时钟分频电路Div2发送请求ReqStop2(Step5)。

时钟分频电路Div2，按照请求ReqStop2渐渐降低响应时钟信号RsCk0的时钟频率，在响应时钟信号RsCk0的停止准备完成的时刻，通过响应调度电路SCH，从响应信号RsMux0，将ID值2和响应时钟停止通知信息发送给信息处理装置CPU_CHIP(Step6)。然后，时钟分频电路Div2停止时钟信号ck3和响应时钟信号RsCk0(Step7)。

图10(b)是用于降低从存储器芯片M0输出的响应时钟信号RsCk0的时钟频率的动作的一个例子。由于图10(b)的Step1至Step4的动作与图10(a)相同，所以从Step5开始说明。从请求信号RqMux0，将对ID值2、响应时钟分频命令和分频比8多路复用的请求ReqDIV8发送给存储器芯片M0作为请求(Step5)。存储器芯片M0用自身的请求队列控制电路RqCT内的ID比较电路，比较请求ReqDIV8中包含的ID值2和自身的ID寄存器的值2。由于比较结果一致，所以将请求ReqDIV8发送给请求时钟控制电路RqCKC内的时钟分频电路Div2(Step5)。

时钟分频电路Div2，按照请求ReqDIV8渐渐使响应时钟信号RsCk0的时钟频率下降，最终从时钟CK3和响应时钟信号RsCk2输出将请求时钟信号RqCk2 1/8分频的时钟(Step6)。响应时钟信号RsCk0的时钟频率被变更为所希望的频率后，时钟分频电路Div2通过响应调度电路SCH，从响应信号RsMux0，向信息处理装置CPU_CHIP发送ID值2和响应时钟分频结束信息(Step7)。

图10(c)是再次以与请求时钟信号RqCk0相同的频率使停止的响应时钟信号RsCk0动作的一个例子。是用于降低从存储器芯片M0输出的响应时钟信号RsCk0的时钟频率的动作的一个例子。从请求信号RqMux0，向存储器芯片M0输入将ID值2、响应时钟重新开始命令多路复用的请求ReqStart2作为请求。

存储器芯片M0将请求ReqStart2存储到自身的请求队列控制电路RqCT内的请求队列(Step2)。然后，请求队列控制电路RqCT内的ID比较电路，比较请求ReqStart2中包含的ID值2和自身的ID寄存器的值2。由于比较结果一致，所以判断为请求ReqDIV4是对自身的请求。请求队列控制电路RqCT向响应时钟控制电路RsCkC内的时钟分频电路Div2发送请求ReqStart2(Step2)。时钟分频电路Div3，按照请求ReqStart2渐渐提高时钟频率，最终从时钟ck3和响应时钟信号RsCk0输出具有与请求时钟信号RqCk0相同频率的时钟(Step3)。

当响应时钟信号RsCk0的时钟频率被变更为所希望的频率后，时钟分频电路Div2，通过响应调度电路SCH从响应信号RsMux0，将ID值2和响应时钟重新开始完成信息发送给信息处理装置CPU_CHIP(Step4)。以上说明了关于响应时钟信号RsCk0的时钟控制方法，但是关于响应时钟信号RsCk1的时钟控制当然也能够同样地进行。

图11是存储器芯片M0装备的存储器电路MemVL的电路框图的一个例子。存储器电路MemVL由命令译码器CmdDec、控制电路ContLogic、行地址缓存器RAdd Lat、列地址缓存器CAdd Lat、更新计数器RefC、温度计Thmo、写入数据缓存器Wdata Lat、读出数据缓存器RData Lat、行译码器RowDec、列译码器ColDec、读出放大器SenseAmp、数据控制电路DataCont以及存储体Bank0～Bank7构成。说明存储器电路MemVL的读出动作。

向请求队列RqQXI存储存储体地址7和行地址5，从命令信号Command向存储器电路MemVL发送存储体有效命令BA；从地址信号Address向存储器电路MemVL发送存储体地址7和行地址5。命令译码器CmdDec对存储体有效命令BA进行译码，控制电路ContLogic指示向行地址缓存器RAdd Lat存储存储体地址7和行地址5。根据控制电路Cont Logic的指示将存储体地址7和行地址5存储到行地址缓存器Radd。根据向行地址缓存器Radd存储的存储体地址7选择存储体Bank7，行地址5被输入到存储体Bank7的行译码器RowDec。然后，激活存储体Bank7内的行地址5上连接的存储单元，将1k字节的数据传送给存储体Bank7内的读出放大器SenseAmp。

接着，向请求队列RqQXI存储8字节数据读出命令RD8、存储体地址7和列地址63，从命令信号Command向存储器电路MemVL发送8字节数据读出命令RD8；从地址信号Address向存储器电路MemVL发送存储体地址7和列地址63。命令译码器CmdDec对8字节数据读出命令RD8进行译码，控制电路Cont Logic指示向列地址缓存器CAdd Lat存储存储体地址7和列地址63。根据控制电路ContLogic的指示，向列地址缓存器CAdd Lat存储存储体地址7和列地址63。

根据向列地址缓存器CAdd Lat存储的存储体地址7选择存储体Bank7，列地址63被输入给存储体Bank7的列译码器ColDec。然后，将存储体Bank7内的列地址63作为开始地址，通过数据控制电路DataCont将8字节的数据传送给读出数据缓存器RData Lat进行存储。然后，将所读出的8字节数据传送给响应队列电路RsQo。

接着，说明存储器电路MemVL的写入动作。向请求队列RqQXI存储8字节数据写入命令WT8、存储体地址7、列地址127，从命令信号Command向存储器电路MemVL发送8字节数据写入命令RD8；从地址信号Address向存储器电路MemVL发送存储体地址7和列地址127；从写入数据信号WData向存储器电路MemVL发送8字节数据。命令译码器CmdDec对8字节数据写入命令WT8进行译码，控制电路Cont Logic指示向列地址缓存器CAdd Lat存储存储体地址7和列地址127，向写入数据缓存器Wdata Lat存储8字节的写入数据。根据控制电路Cont Logic的指示，向列地址缓存器CAdd Lat存储存储体地址7和列地址127。根据控制电路Cont Logic的指示，向写入数据缓存器Wdata Lat存储8字节的写入数据。

根据向列地址缓存器CAdd Lat存储的存储体地址7选择存储体Bank7，列地址127被输入给存储体Bank7的列译码器ColDec。然后，将存储体Bank7内的列地址127作为开始地址，通过数据控制电路DataCont将8字节的数据从写入数据缓存器Wdata Lat传送给存储体Bank7内的读出放大器SenseAmp，并写入到连接在存储体Bank7内的行地址5上且被激活的存储单元。

接着，说明更新动作。存储器电路MemVL是易失性存储器，所以为了保持数据需要定期进行更新动作。从命令信号Command输入向请求队列RqQXI存储的更新命令REF。命令译码器CmdDec对更新命令REF进行译码，控制电路Cont Logic指示更新计数器RefC进行更新动作。更新计数器RefC根据控制电路Cont Logic的指示进行更新动作。

接着，说明自更新动作。在长时间不产生对存储器电路MemVL的请求时，将动作模式切换为自更新状态，存储器电路MemVL自己就能够进行更新动作。

从命令信号Command输入向请求队列RqQXI存储的自更新/登录命令SREF。命令译码器CmdDec对自更新/登录命令SREF进行译码，控制电路Cont Logic将全部电路的动作模式切换为自更新状态。并且，指示更新计数器RefC自动地、定期地进行自更新动作。更新计数器RefC根据控制电路Cont Logic的指示自动地、定期地进行自更新动作。

在这时的自更新动作中，能够根据温度改变自更新的频率。

通常，在易失性存储器中，具有在温度高时数据保持时间缩短、温度低时数据保持时间增加的性质。因此，用温度计检测温度，在温度高时缩短自更新的周期，在温度低时增加自更新的周期，进行自更新动作。由此，能削减无用的自更新动作，实现低耗电化。

为了脱离自更新状态，可通过从命令信号Command输入自更新/解除命令SREFX来实现。脱离自更新状态之后的数据保持动作通过更新命令REF进行。

<存储器芯片M1的说明>

图12是存储器芯片M1的结构图的一个例子。存储器芯片M1由请求接口电路ReqIF、响应接口电路ResIF、初始化电路INIT1以及存储器电路MemNV1构成。请求接口电路ReqIF由请求时钟控制电路RqCkC和请求队列控制电路RqCT构成。请求时钟控制电路RqCkC由时钟驱动器Drv1和时钟分频电路Div1构成。请求队列控制电路RqCT由请求队列电路RqQI、请求队列电路RqQX1、请求队列电路RqQX0、ID寄存器电路dstID以及ID比较电路CPQ构成。响应接口电路ResIF由响应时钟控制电路RsCkC和响应队列控制电路RsCT构成。

响应时钟控制电路RsCkC由时钟驱动器Drv2和时钟分频电路Div2构成。响应队列控制电路RsCT由响应队列电路RsQo、响应队列电路RsQp、状态寄存器电路STReg、响应调度电路SCH构成。存储器电路MemNV1虽然未特别限定，但是为非易失性存储器，是利用NOR型闪速存储器单元的NOR型闪速存储器。在存储器电路MemNV1中存储引导设备ID值BotID和终端设备ID值EndI。存储器电路MemNV1和初始化电路INIT1以外的构成存储器芯片M1的电路和动作，与图4的存储器芯片M0相同。

接着，说明本存储器芯片M1的动作。首先，说明接通电源时的动作。当向存储器芯片M1接通电源时，初始化电路INIT1进行存储器芯片M1的初始化。存储器芯片M1，因为引导设备识别信号Bsig被接地，所以识别为自身是引导设备，将自己的存储器电路MemNV1保持的引导设备ID值1设定到ID寄存器dstID，使ID有效位为High。

接着，将输入到响应调度电路SCH所具有的响应队列电路RsQo的响应的优先级设定为1，将输入到响应队列电路RsQp的来自存储器芯片M2的响应的优先级设定为2。将时钟分频电路Div1和Div2的分频比设定为1。当基于初始化电路INIT1的初始设定结束后，存储器芯片M1进行确认可在存储器芯片M1和存储器芯片M2之间进行通信的通信确认动作。存储器芯片M1确认请求使能信号RqEn2已变为High，使响应使能信号RsEn2和请求使能信号RqEn1为High。

接着，存储器芯片M0确认请求使能信号RqEn1已变为High，使响应使能信号RsEn1为High。当通信确认动作结束后，从存储器电路MemNV1读出引导数据，通过存储器芯片M0发送给信息处理装置CPU_CHIP。接着，说明存储器芯片M1中的响应优先级的控制。

图13表示存储器芯片M1装备的响应调度电路SCH进行的动态响应优先级的控制。

如图1所示，采用不对存储器芯片M1产生存储器芯片M0的响应的连接结构时，只对存储器芯片M1的响应和存储器芯片M2的响应付与响应的优先级。在刚刚接通电源之后的初始设定(Initial)中，将向响应队列电路RsQo登录的来自存储器电路MemNV1的响应的优先级(PRsQo(M1))设定为1，将向响应队列电路RsQp登录的来自存储器芯片M2的响应的优先级(PRsQp(M2))设定为2。虽然未特别限定，但是响应的优先级越小其响应的优先级越高。

接着，当输出M1time次向响应队列电路RsQo登录的存储器电路MemNV1的响应(PRsQo(M1))时，向响应队列电路RsQo登录的响应的优先级(PRsQo(M1))为最低的2，存储器芯片M2的响应的优先级(PRsQp(M2))为最高的1。

接着，当输出Lltime次向响应队列电路RsQp登录的来自存储器芯片M2的响应(PRsQp(M2))时，向响应队列电路RsQp登录的自存储器芯片M2的响应的优先级(PRsQp(M2))为最低的2，向响应队列电路RsQo登录的响应的优先级(PRsQp(M1))为最高的1。用于变更向响应队列电路RsQo登录的来自存储器电路MemNV1的响应的响应优先级的响应输出次数M1time、用于变更向响应队列电路RsQp登录的来自存储器芯片M2的响应的响应优先级的响应输出次数L1time，在刚刚接通电源之后的初始设定(Initial)中虽然未特别限定，但是分别被设定为10次、1次。响应输出次数M1time、L1time可由信息处理装置CPU_CHIP设定，能按照利用本发明的便携设备等的系统结构，谋求高性能化地分别设定。

此外，存储器芯片M1装备的响应调度电路SCH进行的动态响应优先级的控制与图8所示的动作相同。此外，请求时钟信号RqCk2和响应时钟信号RsCk1的时钟控制方法与图10所示的时钟控制方法相同。

<存储器芯片M2的说明>

图14是存储器芯片M2的结构图的一个例子。存储器芯片M2由请求接口电路ReqIF、响应接口电路ResIF、初始化电路INIT2以及存储器电路MemNV2构成。请求接口电路ReqIF由请求时钟控制电路RqCkC和请求队列控制电路RqCT构成。请求时钟控制电路RqCkC由时钟驱动器Drv1和时钟分频电路Div1构成。请求队列控制电路RqCT由请求队列电路RqQI、请求队列电路RqQX1、请求队列电路RqQX0、ID寄存器电路dstID以及ID比较电路CPQ构成。响应接口电路ResIF由响应时钟控制电路RsCkC和响应队列控制电路RsCT构成。响应时钟控制电路RsCkC由时钟驱动器Drv2和时钟分频电路Div2构成。

响应队列控制电路RsCT由响应队列电路RsQo、响应队列电路RsQp、状态寄存器电路STReg以及响应调度电路SCH构成。存储器电路MemNV2虽然未特别限定，但是为非易失性存储器，是利用NAND型闪速存储器单元的NAND型闪速存储器。存储器电路MemNV2以及和初始化电路INIT2以外的构成存储器芯片M1的电路和动作，与图4的存储器芯片M0相同。

接着，说明本存储器芯片M2的动作。首先，说明接通电源时的动作。当向存储器芯片M2接通电源时，初始化电路INIT2进行存储器芯片M2的初始化。首先，将ID寄存器电路dstID具有的ID寄存器的值初始设定为0，将ID有效位初始设定为Low。接着，将对响应调度电路SCH所具有的响应队列电路RsQo输入的响应的优先级设定为1。将时钟分频电路Div1和Div2的分频比设定为1。当基于初始化电路INIT2的初始设定结束后，存储器芯片M2进行确认可在与存储器芯片M0之间进行通信的通信确认动作。存储器芯片M2，由于将RqEn3、RsMux3、RqCk3接地(gnd)，所以识别为是串联连接的存储器芯片的最终端的存储器芯片，使请求使能信号RqEn2为High。

接着，存储器芯片M1确认请求使能信号RqEn2已变为High，使响应使能信号RsEn2和请求使能信号RqEn1为High。接着，说明存储器芯片M2中的响应优先级的控制。图15表示存储器芯片M2装备的响应调度电路SCH进行的动态响应优先级的控制。如图1所示，在存储器芯片M2是串联连接的最终芯片时，不对存储器芯片M2产生存储器芯片M0和存储器芯片M1的响应。

为此，只对存储器芯片M2的响应付与响应优先级。因此，在刚刚接通电源之后的初始设定(Initial)中，向响应队列电路RsQo登录的存储器芯片M2的响应的优先级(PRsQo(M2))被设定为1后不变化。向响应队列电路RsQo登录的存储器电路MemNV2的响应的优先级(PRsQo(M2))不变更，所以用于变更向响应队列电路RsQo登录的来自存储器芯片M2的响应的响应优先级的响应输出次数，在刚刚接通电源之后的初始设定(Initial)中虽然未特别限定，但是被设定为0次，没必要变更。此外，响应时钟信号RsCk2的时钟控制方法与图10所示的时钟控制方法相同。

图16是表示从信息处理装置CPU_CHIP向存储器模块MEM发送的请求中包含的ID值与存储器芯片M0、M1、M2的ID寄存器值都不一致，发生错误时的动作的一个例子的流程图。从信息处理装置CPU_CHIP向存储器模块MEM发送请求和ID值(Step1)。如果请求使能信号RqEn0为Low(Step2)，来自信息处理装置CPU_CHIP的请求未被存储到存储器芯片M0的请求队列电路RqQI。如果请求使能信号RqEn0为High(Step2)，则存储到存储器芯片M0的请求队列电路RqQI(Step3)。

然后，ID比较电路CPQ，比较向请求队列电路RqQI登录的请求中包含的ID值和ID寄存器电路dstID中保持的ID值(Step4)。如果比较结果一致，则向请求队列电路RqQI登录的请求被传送给请求队列电路RqQX1(Step5)。比较结果不一致时，检查存储器芯片M0是否为最终端的存储器芯片(Step6)。存储器芯片M0不是最终端的存储器芯片，所以向请求队列电路RqQI登录的请求被传送给请求队列电路RqQX0，再传送给下一存储器芯片M1(Step9)。在存储器芯片M1中，反复进行Step1～Step9。在存储器芯片M2，进行Step1～Step4。如果Step4中的比较结果一致，则将向请求队列电路RqQI登录的请求传送给请求队列电路RqQX1(Step5)。比较结果不一致时，检查存储器芯片M0是否为最终端的存储器芯片(Step6)。

因为存储器芯片M2是最终端的存储器芯片，所以从信息处理装置CPU_CHIP向存储器模块MEM发送的请求中包含的ID值与存储器芯片M0、M1、M2的ID寄存器值都不一致，成为ID错误(Step7)。ID错误，从最终端的存储器芯片M2经由存储器芯片M1和M2被发送给信息处理装置CPU_CHIP。

接着，说明向存储器模块MEM输入的请求的动作波形。图17和图18是信息处理装置CPU_CHIP向存储器模块MEM发送的请求的动作波形、和从存储器模块MEM向信息处理装置CPU_CHIP发送的响应的动作波形的一个例子。

图17A是包含向存储器芯片M0的存储体有效命令BA的存储体有效请求。虽然未特别限定，但是存储体有效请求在请求使能信号RqEN0为High时，与请求时钟信号RqCk0同步地，将存储器芯片M0的ID2、存储体有效命令BA、地址AD20和AD21多路复用，并输入给存储器芯片M0。地址AD20和AD21中包含存储体地址和行地址。根据本存储体有效请求，激活存储器芯片M0内的1个存储体。

图17B是包含向存储器芯片M0的4字节数据读出命令RD4的读出请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，读出请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、读出命令RD4、地址AD22和AD23多路复用，并输入到存储器芯片M0。地址AD22和AD23中包含存储体地址和列地址。根据本读出请求，从存储器芯片M0内被激活的存储体读出数据。

图17C是包含存储器芯片M0的ID值和从存储器芯片M0读出的数据的读出响应。虽然未特别限定，但是在响应使能信号RsEN0为High时，读出响应与响应时钟信号RsCk0同步，将存储器芯片M0的ID值ID2、4字节的数据D0、D1、D2和D3多路复用，并输入到信息处理装置CPU_CHIP。

图17D是包含向存储器芯片M0的2字节数据的写入命令WT2的写入请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，写入请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、写入命令WT2、地址AD24和AD25多路复用，并输入到存储器芯片M0。地址AD22和AD23中包含存储体地址和列地址。根据本写入请求，向存储器芯片M0内被激活的存储体写入数据。

图17E是包含向存储器芯片M0的预充电命令PRE的预充电请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，预充电请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、预充电命令PRE、地址AD28多路复用，并输入到存储器芯片M0。地址AD28中包含存储体地址。根据本预充电请求，存储器芯片M0内的1个存储体未被激活。

图18A是包含向存储器芯片M0的自动更新命令REF的更新请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，更新请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、更新命令REF多路复用，并输入到存储器芯片M0。根据本更新请求REF，对存储器芯片M0进行更新动作。图18B是包含向存储器芯片M0的自更新命令SREF的自更新登录请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，自更新登录请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID值ID2、自更新登录命令SREF和全部存储体指定A11、自动温度补偿无效指定ATInv多路复用，并输入到存储器芯片M0。根据本自更新登录请求，存储器芯片M0成为自更新状态，存储器芯片M0自身在内部自动进行对全部存储体的更新动作。

图18C是包含向存储器芯片M0的自更新命令SREF的自更新登录请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，自更新登录请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、自更新登录命令SREF和全部存储体指定BK7、自动温度补偿无效指定ATInv多路复用，并输入到存储器芯片M0。根据本自更新登录请求，存储器芯片M0成为自更新状态，存储器芯片M0自身在内部自动进行仅对存储体7的更新动作。

图18D是包含向存储器芯片M0的自更新命令SREF的自更新登录请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，自更新登录请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、自更新登录命令SREF和全部存储体指定BK7、自动温度补偿有效指定ATV1d多路复用，并输入到存储器芯片M0。根据本自更新登录请求，存储器芯片M0变为自更新状态，存储器芯片M0自身在内部自动进行仅对存储体7的更新动作。此外，由于存在自动温度补偿有效指定ATV1d，所以虽然未特别限定，但是能够由嵌入存储器芯片M0内部的温度传感器检测周围温度，按照温度自动调节自更新的频率。

图18E是包含向存储器芯片M0的自更新解除命令SREX的自更新Exit请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，自更新Exit请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、自更新解除命令SREX多路复用，并输入到存储器芯片M0。根据本自更新Exit请求，存储器芯片M0从自更新状态脱离。

图19A是包含向存储器芯片M0的电源断开登录命令PDE电源断开登录请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，电源断开登录请求PDE与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、电源断开登录命令PDE多路复用，并输入到存储器芯片M0。根据本电源断开登录请求，存储器芯片M0变为电源断开状态，存储器芯片M0的内部时钟未被激活。在本实施例中，说明了向存储器芯片M0的电源断开登录请求，但是，电源断开登录命令，当然能够通过改变存储器芯片的ID值，来适用于存储器模块MEM内的全部存储器芯片。

虽然未特别限定，但是将存储器芯片M1的ID值ID1和电源断开登录命令PDE多路复用的请求，通过存储器芯片M0被发送给存储器芯片M1，存储器芯片M1的内部时钟未被激活。此外，虽然未特别限定，但是将存储器芯片M2的ID值ID2和电源断开登录命令PDE多路复用的请求，通过存储器芯片M0和M1被发送给存储器芯片M2，存储器芯片M2的内部时钟未被激活。

图19B是包含向存储器芯片M0的电源断开解除命令PDX的电源断开解除请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，电源断开解除请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、电源断开解除命令PDX多路复用，并输入到存储器芯片M0。根据本电源断开解除请求，存储器芯片M0从电源断开状态解除。在本实施例中，说明了向存储器芯片M0的电源断开解除请求，但是当然能够通过改变电源断开解除请求中包含的ID值来适用于存储器模块MEM内的全部存储器芯片。

图19C是包含向存储器芯片M0的深电源断开登录命令DPDE的深电源断开登录请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，深电源断开登录请求DPDE与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、深电源断开登录命令DPDE多路复用，并输入到存储器芯片M0。根据本深电源断开登录请求，存储器芯片M0变为深电源断开状态，存储器芯片M0的内部时钟未被激活，并且更新用的内部时钟电路也停止。在本实施例中，说明了向存储器芯片M0的电源断开登录请求，但是当然能够通过改变电源断开登录请求中包含的存储器芯片的ID值来适用于存储器模块MEM内的各个存储器芯片。

图19D是包含向存储器芯片M0的深电源断开解除命令DPDX的深电源断开解除请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，深电源断开解除请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、深电源断开解除命令DPDX多路复用，并输入到存储器芯片M0。根据本深电源断开解除请求，存储器芯片M0从深电源断开状态解除。在本实施例中，说明了向存储器芯片M0的深电源断开解除请求，但是当然能够通过改变深电源断开解除请求中包含的ID值来适用于存储器模块MEM内的各个存储器芯片。

图19E是包含向存储器芯片M0的状态寄存器读出命令STRD的状态寄存器读出请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，状态寄存器读出请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、状态寄存器读出命令STRD、响应登录数指定信息QCH多路复用，并输入到存储器芯片M0。根据本状态寄存器读出命令STRD和响应登录数指定信息QCH，存储器芯片M0向信息处理装置CPU发送向响应队列登录的响应数。

图20A是包含向存储器芯片M1的4字节读出命令RD4的读出请求。虽然未特别限定，但是通过存储器芯片M0，在请求使能信号RqEN1为High时，读出请求与请求时钟信号RqCk1同步，将存储器芯片M1的ID值ID1、读出命令RD4、地址AD10、AD11、AD12、AD13多路复用，并输入到存储器芯片M1。根据本读出请求从存储器芯片M1内的存储器电路MemNV1读出数据。

图20B是包含存储器芯片M1的ID值和从存储器芯片M1读出的数据的读出响应。虽然未特别限定，但是读出响应在响应使能信号RsEN1为High时，与响应时钟信号RsCk1同步地，将存储器芯片M1的ID值ID1、4字节的数据D0、D1、D2、D3多路复用，并发送给存储器芯片M0，再发送给信息处理装置CPU_CHIP。

图20C是包含向存储器芯片M2的512字节数据读出命令RD512的读出请求。虽然未特别限定，但是通过存储器芯片M0和M1，在请求使能信号RqEN2为High时，读出请求与请求时钟信号RqCk2同步，将存储器芯片M2的ID值ID3、读出命令RD512、地址AD30、AD31、AD32和AD33多路复用，并输入到存储器芯片M3。根据本读出请求，从存储器芯片M3内的存储器电路MemNV2读出512字节的数据。

图20D是包含存储器芯片M2的ID值ID3和从存储器芯片M2读出的数据的读出响应。虽然未特别限定，但是读出响应在响应使能信号RsEN2为High时，与响应时钟信号RsCk2同步地，按照每个32字节的数据将存储器芯片M2的ID值ID1多路复用，按顺序先发送给存储器芯片M1，再发送给存储器芯片M0，最后发送给信息处理装置CPU_CHIP。最终将512字节的数据发送给信息处理装置CPU_CHIP。

图21A是包含向存储器芯片M1的1字节数据的写入命令WT1的写入请求。虽然未特别限定，但是通过存储器芯片M0，在请求使能信号RqEN1为High时，写入请求与请求时钟信号RqCk1同步，将存储器芯片M1的ID值ID1、写入命令WT1、地址AD10、AD11、AD12、AD13、写入数据D0多路复用，并输入到存储器芯片M1。根据本写入请求，向存储器芯片M1内的存储器电路MemNV1写入1字节的数据。

图21B0和图21B1是包含向存储器芯片M2的512字节数据的写入命令WT512的写入请求。虽然未特别限定，但是通过存储器芯片M0和M1，在请求使能信号RqEN2为High时，写入请求与请求时钟信号RqCk2同步，将存储器芯片M2的ID值ID3、写入命令WT512、地址AD30、AD31、AD32、AD3 3、512字节的写入数据D0～D511多路复用，并输入到存储器芯片M2。根据本写入请求，向存储器芯片M2内的存储器电路MemNV2写入512字节的数据。

图22A是包含用于变更存储器芯片M0的响应时钟RsCk0的驱动能力的响应时钟驱动能力指定命令DPDE的响应时钟驱动能力指定请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，响应时钟驱动能力指定请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、响应时钟驱动能力指定命令DPDE和驱动能力值DrvC4多路复用，并输入到存储器芯片M0。根据本请求，存储器芯片M0的响应时钟信号RsCk0的驱动能力被设定为基准驱动能力的1/4。在本实施例中，说明了变更存储器芯片M0的响应时钟RsCk0的驱动能力的情况，但是当然能够通过改变响应时钟驱动能力指定请求中包含的存储器芯片的ID值，来变更对存储器模块MEM内的各个存储器芯片的响应时钟的驱动能力。

图22B是包含用于变更从存储器芯片M0输出的响应时钟信号RsCk0以外的信号、即与响应时钟信号RsCk0相同输出方向的信号(RsMux0和RqEN1)的驱动能力的上游信号驱动能力指定命令Updr的上游信号驱动能力指定请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，上游信号驱动能力指定请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、上游信号驱动能力指定命令Updr和驱动能力值DrvC2多路复用，并输入到存储器芯片M0。根据本请求，将从存储器芯片M0输出的响应时钟信号RsCk0以外的信号、即与响应时钟信号RsCk0相同输出方向的信号(RsMux0和RqEN1)的驱动能力设定为基准驱动能力的1/2。在本实施例中，说明了存储器芯片M0的情况，但是当然能够通过变更上游信号驱动能力指定请求中包含的存储器芯片的ID值，来变更对存储器模块MEM内的各个存储器芯片的上游信号的驱动能力。

图22C是包含用于变更存储器芯片M0的响应时钟RsCk1的驱动能力的请求时钟驱动能力指定命令Rsckdr的请求时钟驱动能力指定请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，请求时钟驱动能力指定请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、请求时钟驱动能力指定命令Rsckdr和驱动能力值DrvC8多路复用，并输入到存储器芯片M0。根据本请求，存储器芯片M0的响应时钟信号RsCk1的驱动能力被设定为基准驱动能力的1/8。在本实施例中，说明了变更存储器芯片M0的请求时钟RsCk1的驱动能力的情况，但是当然能够通过变更请求时钟驱动能力指定请求中包含的存储器芯片的ID值，来变更对存储器模块MEM内的各个存储器的请求时钟的驱动能力。

图22D是包含用于变更从存储器芯片M0输出的请求时钟信号RsCk0以外的信号、即与请求时钟信号RsCkq相同输出方向的信号(RqMux1和RsEN0)的驱动能力的下游信号驱动能力指定命令Dwndr的下游信号驱动能力指定请求。虽然未特别限定，但是在请求使能信号RqEN0为High时，下游信号驱动能力指定请求与请求时钟信号RqCk0同步，将存储器芯片M0的ID2、下游信号驱动能力指定命令Dwndr和驱动能力值DrvC2多路复用，并输入到存储器芯片M0。根据本请求，从存储器芯片M0输出的请求时钟信号RqCk1以外的信号、即与请求时钟信号RqCk1相同输出方向的信号(RqMux1和RsEN0)的驱动能力被设定为与基准驱动能力相同。在本实施例中，说明了存储器芯片M0的情况，但是当然能够通过变更下游信号驱动能力指定请求中包含的存储器芯片的ID值，来变更对存储器模块MEM内的各个存储器芯片的下游信号的驱动能力。

图23表示从信息处理装置CPU_CHIP向存储器芯片M1读出并产生请求，再连续向存储器芯片M0读出并产生请求时的数据传送波形。信息处理装置CPU_CHIP，通过请求信号RqMux0将对ID值1、2字节数据读出命令NRD2、地址AD0、AD1多路复用的请求ReqNRD2传送给存储器芯片M0。接着，通过请求信号RqMux0将对ID值2、2字节数据读出命令RD2、地址AD0、AD1多路复用的请求ReqRD2传送给存储器芯片M0。向存储器芯片M0的请求队列RqQI输入请求ReqNRD2和请求ReqRD2。请求ReqNRD2是对存储器芯片M1的请求，所以向存储器芯片M0的请求队列RqQX0传送。此外，通过请求信号RqMux1向存储器芯片M1传送请求ReqNRD2。请求ReqNRD2被输入到存储器芯片M1的请求队列RqQI，接着被传送给请求队列RqQXI。从存储器芯片M1的存储器电路MemNV1读出对应于请求ReqNRD2的数据，包含ID寄存器值1在内，作为响应RsNRD2输入到响应队列RsQo。通过响应信号RqMux1传送向响应队列RsQo输入的响应RsNRD2，并被存储到存储器芯片M0的响应队列RsQp。向响应队列RsQp存储的响应RsNRD2，通过响应信号ResMux0，被作为ID值1和读出数据进行输出。

请求ReqRD2是对存储器芯片M0的请求，所以向存储器芯片M0的请求队列RqQXI传送。从存储器芯片M0的存储器电路MemVL读出对应于请求ReqRD2的数据，包含ID寄存器值2在内，作为响应RsRD2输入到响应队列RsQo。被输入到响应队列RsQo的响应RsRD2，通过响应信号RqMux0，  被作为ID值2和读出数据进行输出。请求ReqRD2被输入到存储器芯片M0的请求队列RqQI，从响应信号ResMux0输出对于该请求的响应ResRD2的时间约为15ns。请求ReqNRD2被输入到存储器芯片M1的请求队列RqQI，从响应信号ResMux0输出对于该请求的响应ResRD2的时间约为70ns。因此，尽管在请求ReqNRD2之后输入请求ReqRD2，但也能先输出。在本实施例中以数据读出为中心进行了说明，但是当然也能够在数据的写入动作中进行同样的动作。此外，在本实施例中，说明了存储器芯片M0和M1的数据传送动作，但是对于M1和其他存储器芯片，当然也能够进行同样的数据传送动作。

如上所述，不根据请求的输入顺序，即使存储器芯片的读出时间不同，也能够不等待晚读出的数据地立刻读出要早读出的数据，所以能够实现高速化。并且，通过向请求附加ID可靠地将请求传送给请求目标，此外，通过向请求附加ID，即使请求的输入顺序和读出数据的顺序不同时，信息处理装置CPU_CHIP也能够知道传送端的存储器芯片，所以通过串联连接信息处理装置CPU_CHIP和存储器芯片，能在减少连接信号数的同时，由信息处理装置CPU_CHIP执行所希望的处理。

[实施例2]

图24是本发明的实施例2。是表示由信息处理装置CPU_CHIP和存储器模块MEM24构成的信息处理系统的实施例。

存储器模块MEM24由动态随机存取存储器DRAM0和DRAM1、NOR型闪速存储器和NAND型闪速存储器构成。

信息处理装置CPU_CHIP与图1所示的相同。动态随机存取存储器DRAM0和DRAM1与图4所示的存储器相同。NOR型闪速存储器NOR与图12所示的存储器相同。NAND型闪速存储器NAND与图14所示的存储器相同。

在本发明中，能够容易地连接多个动态随机存取存储器，能够容易地扩展信息处理装置CPU_CHIP所需要的工作区和复制区，能够进行高速处理。

在本实施例中，说明了动态随机存取存储器的多个连接，但是NOR型闪速存储器NOR、NAND型闪速存储器NAND根据需要能连接多个，能够容易地扩展程序区和数据区，能够按照便携设备的系统结构灵活应对。

[实施例3]

图25是本发明的实施例3。是表示由信息处理装置CPU_CHIP和存储器模块MEM25构成的信息处理系统的实施例。信息处理装置CPU_CHIP与图1所示的相同。NOR型闪速存储器NOR与图12所示的存储器相同。动态随机存取存储器DRAM与图4所示的存储器相同。NAND型闪速存储器NAND与图14所示的存储器相同。

存储器模块MEM25，构成它的存储器的连接顺序按照距离信息处理装置CPU_CHIP由近至远的顺序，是利用NOR型闪速存储器单元的NOR型闪速存储器NOR、利用动态存储单元的动态随机存取存储器DRAM、利用NAND型闪速存储器单元的NAND型闪速存储器NAND。

虽然没有特别限定，但在NOR型闪速存储器中存储操作系统和用于声音通信或数据通信的通信用程序等，在NAND型闪速存储器NAND中存储音乐再现、静止图像再现和动态图像再现等应用程序和音乐数据、动态图像数据、静止图像数据等数据。

在动态随机存取存储器DRAM中设置有存储NAND型闪速存储器NAND所保存的应用程序和音乐数据、动态图像数据、静止图像数据等数据的一部分的复制区域COPY-AREA。

在移动电话中，在等待电话和邮件时，向存储OS和通信用程序的NOR型闪速存储器NOR的间歇性访问成为支配性的。因此，在离信息处理装置CPU_CHIP最近而连接非易失性存储器即NOR型闪速存储器NOR的本实施例即在一种存储器模块中，串联连接了多个存储芯片，其中，用于存储操作系统和用于声音通信或数据通信的通信用程序的存储器芯片位于串联连接的最前头，是直接进行与信息处理装置的通信的存储芯片。在该存储器模块中，在等待电话和邮件时，能够使动态随机存取存储器DRAM为自更新状态，并停止向动态随机存取存储器DRAM和NAND型闪速存储器NAND的请求时钟(RqCk1和RqCk0)以及响应时钟(RsCk1和RsCk2)，仅使NOR型闪速存储器NOR动作，能够降低等待电话和邮件时的功耗。

[实施例4]

图26表示由信息处理装置CPU_CHIP和存储器模块MEM26构成的信息处理系统。存储器模块MEM26由动态随机存取存储器DRAM、NOR型闪速存储器NOR和NAND型闪速存储器NAND0、NAND1构成。信息处理装置CPU_CHIP与图1所示的相同。动态随机存取存储器DRAM0和DRAM1与图4所示的存储器相同。NAND型闪速存储器NAND0、NAND1与图1 4所示的存储器相同。NAND型闪速存储器NAND0、NAND1与NOR型闪速存储器相比，是能实现大容量且低成本的存储器。通过利用NAND型闪速存储器NAND0取代NOR型闪速存储器，能够向NAND型闪速存储器NAND0存储操作系统、用于声音通信或数据通信的通信用程序、用于音乐再现、静止图像再现和动态图像再现的应用程序、音乐数据、动态图像数据和静止图像数据等数据，并能实现大容量且低成本的信息处理系统。而且，通过将向NAND型闪速存储器NAND0存储的操作系统、用于声音通信或数据通信的通信用程序、用于音乐再现、静止图像再现和动态图像再现的应用程序、音乐数据、动态图像数据和静止图像数据等数据预先传送给动态随机存取存储器DRAM，就能实现信息处理系统的高性能化。

[实施例5]

图27表示由信息处理装置CPU_CHIP和存储器模块MEM27构成的信息处理系统。存储器模块MEM27由动态随机存取存储器DRAM、NOR型闪速存储器NOR、NAND型闪速存储器和硬盘HDD构成。信息处理装置CPU_CHIP与图1所示的相同。动态随机存取存储器DRAM0和DRAM1与图4所示的存储器相同。NOR型闪速存储器NOR与图12所示的存储器相同。NAND型闪速存储器NAND与图14所示的存储器相同。硬盘HDD是与NAND型闪速存储器NAND相比可实现大容量且低成本的存储器。

就数据的读出单位、地址管理方法、错误检测纠正方法而言，闪速存储器继承了原来由硬盘HDD实现的数据的读出单位、地址管理方法、错误检测纠正方法，所以能够容易地追加连接硬盘HDD，能够实现大容量且低成本的存储器模块。

[实施例6]

图28表示由信息处理装置CPU_CHIP和存储器模块MEM28构成的信息处理系统。存储器模块MEM28由第一非易失性存储器MRAM、第二非易失性存储器NOR、第三非易失性存储器NAND构成。信息处理装置CPU_CHIP与图1所示的相同。第一非易失性存储器MRAM是图4所示的存储器电路MemVL由非易失性的磁存储单元构成的磁动态随机存取存储器MRAM。第二非易失性存储器NOR与图12所示的NOR型闪速存储器NOR相同。第三非易失性存储器NAND与图14所示的NAND型闪速存储器NAND相同。

通过代替易失性的动态随机存取存储器DRAM，使用非易失性的磁动态随机存取存储器MRAM，不需要定期进行存储器电路内的数据保持动作，所以能够实现低耗电化。此外，第二非易失性存储器M280也可以是图12所示的存储器电路NV1由非易失性的相变存储单元构成的相变存储器。

[实施例7]

图29表示本发明的实施例7。图29(A)是俯视图，图29(B)是沿着俯视图所示的A-A’线的局部的剖视图。

本实施例的多芯片模块，在通过球网格阵列(BGA)安装在装置上的的电路板(例如由玻璃环氧树脂衬底形成的印刷电路板)PCB上，搭载有CHIPM1、CHIPM2、CHIPM3。虽然未特别限定，但是CHIPM1是第一非易失性存储器，CHIPM2是第二非易失性存储器，CHIPM3是第一易失性存储器。

通过本多芯片模块，能将图1所示的存储器模块MEM、图25所示的存储器模块MEM25、图26所示的存储器模块MEM26、图28所示的存储器模块MEM28集成到1个密封体中。

CHIPM1和电路板PCB上的焊盘由焊线(PATH2)连接，CHIPM2和电路板PCB上的焊盘由焊线(PATH1)连接。CHIPM3和电路板PCB上的焊盘由焊线(PATH4)连接。CHIPM1和CHIPM2由焊线(PATH3)连接，CHIPM2和CHIPM3由焊线(PATH5)连接。

搭载芯片的电路板PCB的上表面进行树脂压模，保护各芯片和连接布线。还可以从其上使用金属、陶瓷、或者树脂的盖子(COVER)。

在本实施例中，直接在印刷电路板PCB上搭载裸芯片，所以能构成安装面积小的存储器模块。此外，由于能层叠各芯片，所以能缩短芯片和电路板PCB之间的布线长度，能缩小安装面积。通过用焊线方式统一芯片间的布线以及各芯片和电路板之间的布线，能以少的工序数制造存储器模块。

并且，通过用焊线直接在芯片之间布线，能削减电路板上的焊盘数和焊线的数量，能以少的工序数制造存储器模块。在使用树脂的盖子时，能构成更强韧的存储器模块。使用陶瓷或金属的盖子时，能构成除了强度，散热性、屏蔽效应也优异的存储器模块。

[实施例8]

图30表示本发明的实施例8。图30(A)是俯视图，图30(B)是沿着俯视图所示的A-A’线的局部的剖视图。

本实施例的多芯片模块，在通过球网格阵列(BGA)安装在装置上的电路板(例如由玻璃环氧树脂衬底形成的印刷电路板)PCB上，搭载有CHIPM1、CHIPM2、CHIPM3。CHIPM1是第一非易失性存储器，CHIPM2是第二非易失性存储器。CHIPM3是随机存取存储器。通过本多芯片模块，能将图1所示的存储器模块MEM、图25所示的存储器模块MEM25、图26所示的存储器模块MEM26、图28所示的存储器模块MEM28集成到1个密封体中。

CHIPM1和电路板PCB上的焊盘由焊线(PATH2)连接，CHIPM2和电路板PCB上的焊盘由焊线(PATH1)连接。CHIPM1和CHIPM2由焊线(PATH3)连接。此外，CHIPM3的安装和布线中使用球网格阵列。

在本安装方法中能层叠3个芯片，所以能保证安装面积较小。并且，不需要CHIPM3和电路板之间的焊接，能削减焊接布线的个数，所以能削减组装工时数，能实现更高可靠性的多芯片模块。

[实施例9]

图31表示本发明的多芯片模块的实施例9。图31(A)是俯视图，图31(B)是沿着俯视图所示的A-A’线的局部的剖视图。

本实施例的存储器模块，在通过球网格阵列(BGA)安装在装置上的电路板(例如由玻璃环氧树脂衬底形成的印刷电路板)PCB上，搭载有CHIPM1、CHIPM2、CHIPM3、CHIPM4。CHIPM1、CHIPM2是非易失性存储器，CHIPM3是随机存取存储器。

CHIPM4是信息处理装置CPU_CHIP。在本安装方法中，能将图1所示的信息处理系统、图25所示的信息处理系统、图26所示的信息处理系统以及图28所示的信息处理系统集成到1个密封体中。

CHIPM1和电路板PCB上的焊盘由焊线(PATH2)连接，CHIPM2和电路板PCB上的焊盘由焊线(PATH4)连接，CHIPM3和电路板PCB上的焊盘由焊线(PATH1)连接。

CHIPM1和CHIPM3由焊线(PATH3)连接，CHIPM2和CHIPM3由焊线(PATH5)连接。CHIPM4的安装和布线中使用球网格阵列(BGA)。在本安装方法中，在印刷电路板PCB上直接搭载裸芯片，所以能构成安装面积小的存储器模块。此外，由于能接近地配置各芯片，所以能缩短芯片间布线长度。

用焊线直接在芯片间布线，从而能削减电路板上的焊盘数和焊线的个数，能以少的工序数制造存储器模块。并且，不需要CHIPM4和电路板之间的焊接，能削减焊接布线的个数，所以能削减组装工时数，能实现更高可靠性的多芯片模块。

[实施例10]

图32表示本发明的存储器系统的实施例10。图32(A)是俯视图，图32(B)是沿着俯视图所示的A-A’线的局部的剖视图。

本实施例的存储器模块，在通过球网格阵列(BGA)安装在装置上的电路板(例如由玻璃环氧树脂衬底形成的印刷电路板)PCB上，搭载有CHIPM1、CHIPM2、CHIPM3。CHIPM1、CHIPM2是非易失性存储器，CHIPM3是随机存取存储器。

通过用焊线方式统一芯片间的布线以及各芯片和电路板之间的布线，能以少的工序数制造存储器模块。在本安装方法中，能将图1所示的存储器模块MEM、图25所示的存储器模块MEM25、图26所示的存储器模块MEM26、图28所示的存储器模块MEM28集成到1个密封体中。

CHIPM1和电路板PCB上的焊盘由焊线(PATH2)连接，CHIPM2和电路板PCB上的焊盘由焊线(PATH1)连接。CHIPM3和电路板PCB上的焊盘由焊线(PATH3)连接。在本实施例中，在印刷电路板PCB上直接搭载裸芯片，所以能构成安装面积小的存储器模块。此外，由于能接近地配置各芯片，所以能缩短芯片间布线长度。

通过用焊线方式统一各芯片和电路板之间的布线，能以少的工序数制造存储器模块。

[实施例11]

图33表示本发明的存储器系统的实施例11。图33(A)是俯视图，图33(b)是沿着俯视图所示的A-A’线的局部的剖视图。

本实施例的存储器模块，在通过球网格阵列(BGA)安装在装置上的电路板(例如由玻璃环氧树脂衬底形成的印刷电路板)PCB上，搭载有CHIPM1、CHIPM2、CHIPM3、CHIPM4。CHIPM1、CHIPM2是非易失性存储器，CHIPM3是随机存取存储器。CHIPM4是信息处理装置CPU_CHIP。在本安装方法中，能将图1所示的信息处理系统、图25所示的信息处理系统、图26所示的信息处理系统、图28所示的信息处理系统集成到1个密封体中。

CHIPM1和电路板PCB上的焊盘由焊线(PATH2)连接，CHIPM2和电路板PCB上的焊盘由焊线(PATH1)连接，CHIPM3和电路板PCB上的焊盘由焊线(PATH3)连接。CHIPM4的安装和布线中使用球网格阵列(BGA)。

在本实施例中，在印刷电路板PCB上直接搭载裸芯片，所以能构成安装面积小的存储器模块。此外，由于能够接近地配置各芯片，所以能缩短芯片间布线长度。不需要CHIPM4和电路板之间的焊接，能削减焊接布线的个数，所以能削减组装工时数，能实现更高可靠性的多芯片模块。

[实施例12]

图34表示利用本发明的存储器模块的移动电话的实施例12。移动电话由天线ANT、无线块RF、声音多媒体数字信号编解码器SP、扬声器SK、麦克风MK、信息处理装置CPU、液晶显示部LCD、键盘KEY和本发明的存储器模块MEM构成。信息处理装置CPU_MAIN具有多个信息处理电路，其中的一个信息处理电路CPU0作为基带处理电路BB工作，其他的至少一个信息处理电路CPU1作为应用程序处理器AP工作。

说明通话时的动作。通过天线ANT接收到的声音由无线块RF放大，向信息处理装置CPU0输入。信息处理装置CPU0，将声音的模拟信号变换为数字信号，进行错误纠正和译码处理，向声音多媒体数字信号编解码器SP输出。声音多媒体数字信号编解码器将数字信号变换为模拟信号，向扬声器SK输出，从扬声器就能听到对方的声音。

说明从移动电话访问因特网的主页，下载音乐数据，再现收听，直至保存所下载的音乐数据这样的一系列作业时的动作。

在存储器模块MEM存储有OS、应用程序(邮件、Web浏览器、音乐再现程序、动作再现程序、游戏程序)、音乐数据、静止图像数据、动态图像数据。

当从键盘指示起动Web浏览器时，向存储器模块MSM内的NOR型闪速存储器存储的Web浏览器的程序，由信息处理电路CPU1读出、执行，在液晶显示LCD上显示Web浏览器。访问所希望的主页，当从键盘KEY指示下载喜欢的音乐数据时，通过天线ANT接收音乐数据，由无线块RF放大，向信息处理装置CPU0输入。信息处理装置CPU0，将模拟信号的音乐数据变换为数字信号，进行错误纠正和译码处理。数字化的音乐数据被暂时保存到存储器模块MSM内的动态随机存取存储器DRAM中，最终被传送到存储器模块MEM的NAND型闪速存储器进行保存。

接着，当从键盘KEY指示起动音乐再现程序时，向存储器模块MSM内的NOR型闪速存储器存储的音乐再现程序，被信息处理电路CPU1读出、执行，在液晶显示LCD上显示音乐再现程序。

当从键盘KEY指示收听向存储器模块内的NAND型闪速存储器下载的音乐数据时，信息处理电路CPU1执行音乐再现程序，处理向NAND型闪速存储器保持的音乐数据，最终能从扬声器SK听到音乐。在本发明的存储器模块MSM内的NOR型闪速存储器中，存储Web浏览器和音乐再现程序、电子邮件程序等多个程序，信息处理装置CPU_MAIN具有多个信息处理电路CPU0～CPU3，所以能同时执行多个程序。

在等待电话或邮件时，信息处理装置CPU_MAIN能以必要的最小限度的频率使向存储器模块MSM的时钟动作，能极端地减小功耗。

由此，通过使用本发明的存储器模块，能存储大量的邮件、音乐再现、应用程序、音乐数据、静止图像数据、动态图像数据等，能同时执行多个程序。

[实施例13]

图35表示利用本发明的存储器系统的移动电话的实施例13。移动电话由天线ANT、无线块RF、声音多媒体数字信号编解码器SP、扬声器SK、麦克风MK、液晶显示部LCD、键盘KEY、以及将存储器模块MSM和信息处理装置CPU_MAIN集成在1个密封体中的本发明的信息处理系统SLP构成。

通过使用本发明的信息处理系统SLP，能削减零件数量，所以能降低成本，移动电话的可靠性提高，能减小构成移动电话的零件的安装面积，能实现移动电话的小型化。

<实施例所示的发明的效果总结>

如上所述由本说明书所公开的发明取得的主要效果如下所述。

第一，在刚刚接通电源之后进行串联连接的确认动作，从而能确认存储器彼此可靠地连接。并且，示出引导设备和最末端的存储器芯片，  自动地向各存储器分配ID，从而能容易地只连接必要的存储器芯片，扩展存储器容量。

第二，通过向请求附加ID，从信息处理装置CPU_CHIP向各存储器芯片M0、M1、M2可靠地传送请求。此外，通过向对信息处理装置CPU_CHIP的响应附加ID，能确认从各存储器正确地进行了数据传送，通过信息处理装置CPU_CHIP和存储器芯片M0、M1、M2的串联连接，能在减少连接信号数的同时，  由信息处理装置CPU_CHIP执行所希望的处理。

第三，请求接口电路ReqIF和响应接口电路可独立地动作，所以能同时执行数据的读出动作和写入动作，能提高数据传送性能。

第四，与请求的输入顺序无关，能不用等待读出晚的数据而立刻读出能早读出的数据，所以能实现高速化。并且，通过对请求附加ID来向请求目标可靠地传送请求，此外，通过对响应附加ID，即使在请求的输入顺序和读出数据的顺序不同时，信息处理装置CPU_CHIP也能知道传送方的存储器芯片。

第五，从各存储器向信息处理装置的响应顺序按照读出的次数而动态地变化，所以能提高数据传送性能。并且，读出次数能编程，能灵活地应对要利用的系统。

第六，能从存储器芯片向信息处理装置发送错误，所以信息处理装置检测到错误后，能立刻处理错误，能构筑可靠性高的信息处理系统。

第七，能根据需要变更各存储器芯片M0、M1、M2的时钟的工作频率，能实现低耗电化。

第八，在从存储器芯片M2读出时，进行错误检测和纠正，在写入时，对未正确进行写入的不良地址进行代替处理，所以能保证可靠性。

第九，通过将多个半导体芯片安装在1个密封体中，能提供安装面积小的系统存储器模块。

Claims (18)

1.一种存储器模块，串联连接多个存储器件而成，该多个存储器件包含第一存储器件和第二存储器件，其特征在于：

构成上述存储器模块的多个存储器件的每一个存储器件接收包含表示对上述多个存储器件中的哪个存储器件的请求的识别信息的请求，并在对上述请求进行响应时，包含上述存储器件的识别信息来进行输出，

上述响应按照响应的优先级来进行，

上述第二存储器件连接在上述第一存储器件的后级；

上述第一存储器件向上述第二存储器件发送上述请求中包含的上述识别信息，并且接收上述第二存储器件输出的响应中包含的上述识别信息，

在上述请求中包含进行存储器件的时钟频率的变更、时钟的停止、时钟的再起动的命令中的任意一个，

所述第一存储器件具有：

存储信息的第一存储器电路；

第一请求队列控制电路，其从信息处理装置将第一请求信号传送到所述第一存储器电路，从所述信息处理装置将第二请求信号传送到所述第二存储器件；以及

第一响应队列控制电路，其将第一响应信号输出到所述信息处理装置，将第二响应信号从所述第二存储器件传送到所述信息处理装置，

所述第二存储器件具有：

存储信息的第二存储器电路；

第二请求队列控制电路，其将所述第二请求信号传送到所述第二存储器电路；以及

第二响应队列控制电路，其将所述第二响应信号输出到所述第一存储器件，

所述第一请求信号包含表示所述第一请求信号的请求目标是所述第一存储器件的第一识别信息，

所述第二请求信号包含表示所述第二请求信号的请求目标是所述第二存储器件的第二识别信息，

所述第一响应信号包含表示所述第一响应信号的传送源是所述第一存储器件的第三识别信息，

所述第二响应信号包含表示所述第二响应信号的传送源是所述第二存储器件的第四识别信息。

2.根据权利要求1所述的存储器模块，其特征在于：

上述多个存储器件分别具有：关于上述请求的信号的输入输出电路；和关于对上述请求的响应的信号的输入输出电路。

3.根据权利要求1所述的存储器模块，其特征在于：

上述多个存储器件分别具有：用于关于上述请求的信号的时钟；和用于发送对上述请求的响应的信号的时钟。

4.根据权利要求1所述的存储器模块，其特征在于：

使上述响应的优先级动态地变化。

5.根据权利要求4所述的存储器模块，其特征在于：

上述响应的优先级根据响应次数来进行变化。

6.根据权利要求5所述的存储器模块，其特征在于：

能对上述响应的响应次数编制程序。

7.根据权利要求6所述的存储器模块，其特征在于：

在上述响应的响应次数中，能对与各存储器件对应的响应次数编制程序。

8.根据权利要求1所述的存储器模块，其特征在于：

在关于上述请求的信号中包含地址信息、命令信息和存储器件识别信息，在对请求的响应的发送中包含信号数据信息和上述识别信息，它们分别被多路复用后进行收发。

9.根据权利要求1所述的存储器模块，其特征在于：

构成上述存储器模块的上述存储器件输出错误信息。

10.根据权利要求9所述的存储器模块，其特征在于：

上述错误信息是关于上述识别信息的错误、关于读出的错误、或者关于写入的错误。

11.根据权利要求1所述的存储器模块，其特征在于：

在电源接通的初期，对上述多个存储器件分别附加识别信息。

12.根据权利要求11所述的存储器模块，其特征在于：

通知对上述存储器件的识别信息附加已结束。

13.根据权利要求11所述的存储器模块，其特征在于：

在电源接通的初期，进行存储器件之间的连接确认。

14.根据权利要求11所述的存储器模块，其特征在于：

在接通电源的初期，从在上述多个存储器件中指定的存储器件读出引导程序。

15.根据权利要求14所述的存储器模块，其特征在于：

能对读出上述引导程序的存储器件的指定编制程序。

16.根据权利要求1所述的存储器模块，其特征在于：

在上述串联连接中，读出时间最短的存储器件位于最前头，按照读出时间由短到长的顺序连接。

17.根据权利要求1所述的存储器模块，其特征在于：

存储操作系统的存储器件位于串联连接的最前头，是直接进行与信息处理装置的通信的存储器件。

18.根据权利要求1所述的存储器模块，其特征在于：

存储用于声音通信或数据通信的程序的存储器件位于串联连接的最前头，是直接进行与信息处理装置的通信的存储器件。