CN100334707C - 一种半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 40
- 238000001039 wet etching Methods 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 50
- 238000005229 chemical vapour deposition Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims 4
- 239000007792 gaseous phase Substances 0.000 claims 4
- 239000000126 substance Substances 0.000 claims 4
- 238000009413 insulation Methods 0.000 description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
一种制造半导体器件的方法，当为了沟道器件绝缘，用湿法蚀刻刻蚀半导体基片上的氧化硅膜时，由于蚀刻窄沟道绝缘区的第一绝缘膜，在器件绝缘端不会产生凹部，从而提高了产量及可靠性。形成第二绝缘膜并通过蚀刻有选择地将第二绝缘膜留在易于形成凹部的绝缘区的边缘，从而防止湿法蚀刻中产生凹部。
Description
背景技术
本发明涉及一种半导体器件的制造方法。更具体地讲，本发明涉及一种用于形成窄沟道绝缘(STI)的方法。
图6描述了一种传统的形成沟道器件绝缘的方法的实例，其是用以示意地给出生产过程步骤的半导体基片的截面示意图。
首先，通过热氧化在硅基片16上形成300埃(30nm)厚的氧化硅膜17。在氧化硅膜17上，用化学气相沉积(CVD)方法来形成一作为阻挡膜18的氮化硅膜，其化学机械抛光的抛光速率低于用于器件绝缘的绝缘膜(氧化硅膜)的抛光速率，通过化学气相沉积(CVD)来形成1000埃(100nm)膜厚的绝缘膜。
最先形成的氧化膜17是用来充当消除作为阻挡膜18的氮化硅膜与硅基片16间的应力的作用。
接着，通过众所周知的光刻技术在后来转变为扩散层(有源区)(有源区)的区域来选择地形成掩膜19。
然后，通过各向异性蚀刻来去除未被掩膜19所覆盖的绝缘区的阻挡膜18及氧化硅膜17的区域。同样通过各向异性蚀刻硅基片16至3000埃(300nm)的深度来在绝缘区内形成沟道20。
在形成沟道20后，将掩膜19去除。并且通过CVD来在半导体基片的整个表面上形成4500埃(450nm)厚的作为绝缘膜的氧化硅膜来填充沟道20。
然后，通过CMP来进行均匀平整，直到如图6C所示将扩散层(有源区)上的阻挡膜18完全暴露出为止。在CMP后，阻挡膜18的膜厚处于600埃(60nm)的量级，已是被稍微抛光了。
理所当然地，绝缘区上的绝缘膜上表面与阻挡膜18的上表面的厚度基本一致。
接着，如图6d所示，通过蚀刻去除阻挡膜18。对于蚀刻而言，与氧化硅膜相比，通常采用具有阻挡膜(氮膜)的高的蚀刻选择性的用磷酸的湿法蚀刻。
基结果是，在绝缘区内，形成从晶片表面凸出约600埃(60nm)的绝缘膜21a。
然后，对膜厚为300埃(30nm)的氧化硅膜17进行湿法蚀刻来去除氧化硅膜。对于此湿法蚀刻所使用的氢氟酸或含氢氟酸的溶液对下层有很轻微的影响。
由于绝缘膜21a也为氧化膜，此时也被刻蚀。然而，用CVD所形成的氧化硅膜要比用热氧化方法所形成的粗糙，而用CVD的湿法蚀刻的蚀刻速率典型地比用热氧化方法的速率快三倍。
因此，围绕绝缘区的绝缘膜21a形成一个半径为300埃(30nm)的凹部2来使沟道20的侧壁露出。
下面参考图7来描述凹部22的形成过程，其以放大的截面示意图的形式示出了图6d的窄沟道绝缘区的轮廓。
如果通过热氧化所形成的膜厚为300埃(30nm)的氧化硅膜17被湿法蚀刻，通过CVD所形成的作为绝缘膜21a的氧化硅膜被蚀刻大约900埃(90nm)，从而上表面的高度与硅基片16的高度相等。
然而，由于湿法刻蚀是各向同性的，其围绕绝缘区的边缘如图7中所示从虚线1进展到虚线3，直到如图6e所示最终形成凹部22为止。
如果为了制造晶体管，在此状态下形成栅氧化膜及栅电极，则在扩散层(有源区)的沟道侧壁上且尤其是如安德若斯·布朗(Andres Bryont)在论文(“用于特大规模集成(ULSI)的CMOS器件绝缘的特性”1994年IDEM技术文摘p.761)中所描述的在电场集中的角上来无意识地形成晶体管，从而在晶体管的固有特性上产生出诸如凸峰或弯折等负效应。
同样在蚀刻栅电极时，也存在这样的情况即由于凹部所造成的尖阶差，使得栅电极材料以侧壁的形式留在了凹部中从而产生短路的并联栅电极。
如上所述，由于用传统的沟道器件绝缘形成方法会在绝缘区周围产生凹陷，则在扩散层(有源区)的沟道侧壁内会无意地形成一个晶体管，尤其是在电场集中的角落处，由此会对固有的晶体管特性造成所谓的凸峰或弯折等负面影响。
同样还存在这样一些情况，即在栅极蚀刻中，由于凹部所造成的尖阶差的缘故，栅电极材料会以侧壁的形成留在凹部中，从而产生短路并联栅电极。
发明内容
针对上述现有技术中的问题，本发明的目的是提供这样一种制造半导体器件的方法，在形成沟道器件绝缘期间，在湿法蚀刻半导体基片上的氧化硅膜过程中，可防止窄沟道绝缘区的第一绝缘层在器件绝缘端部区域被蚀刻产生凹陷从而可提高半导体器件的产量、可靠性及生产率。
本发明的其它目的在整个描述中会更清楚。
为实现本发明的以上目的，本发明一般在易于产生凹陷的沟道边缘部分有选择地形成绝缘膜用于防止凹陷的产生，或者在形成凹陷时再随后选择地在此凹陷内形成一绝缘膜用来在形成栅氧化膜前来消除此凹陷。
更具体地，本发明提供一种制造半导体器件的方法，其包含：(a)在半导体基片上形成用于均匀平整的阻挡膜；(b)通过蚀刻去除隔离区的所述阻挡膜并进而蚀刻所述半导体基片来形成沟道；(c)在所述半导体基片上形成填充所述沟道的第一绝缘膜；(d)通过均匀平整去除所述阻挡膜上的所述第一绝缘膜，从而沟道中的第一绝缘膜的顶表面与所述阻挡膜的顶表面对齐；(e)去除所述阻挡膜；(f)在去除所述阻挡膜之后及形成栅氧化膜之前在包含所述第一绝缘膜的顶表面的所述半导体基片上形成第二绝缘膜；(g)蚀刻所述第二绝缘膜，在所述沟槽的侧壁留下所述第二绝缘膜，接着同时蚀刻所述阻挡膜侧壁的第二绝缘膜和所述沟槽的上部，且所述沟道中的绝缘膜的表面与半导体基片的表面对齐。
根据本发明，通过化学气相沉积(CVD)来形成第一和第二绝缘膜。
根据本发明，通过化学机械抛光(CMP)来实现均匀平整。
根据本发明，通过各向同性蚀刻来进行第二绝缘膜的蚀刻，最好用湿法蚀刻。
根据本发明，第二绝缘膜为氧化硅膜。
附图说明
图1a至1d为用于描述本发明第一实施例的生产方法的截面示意图；
图2e至2g为用于描述本发明的第一实施例的生产方法的截面示意图；
图3为示出了端部绝缘半导体基片的截面示意图；
图4a至4d为用于描述本发明第二实施例生产方法的截面示意图；
图5e至5g为用于描述本发明的第二实施例的生产方法的截面示意图；
图6a至6e为用于描述传统生产沟道器件绝缘的方法的截面示意图；
图7为示出半导体基片的放大的器件绝缘端部的截面示意图。
具体实施方式
下面描述本发明的最佳实施例。在其最佳形式中，提供了这样一种半导体的生产方法，其中第一绝缘膜被埋入半导体基片内的沟道中，并通过均匀平整来形成窄沟道绝缘区。在此方法中，在平整化及去除用于均匀平整的阻挡膜后且在形成栅电极前，形成第二绝缘膜，且其中该第二绝缘膜被蚀刻，从而在从沟道器件绝缘区的基片表面突出出来的第一绝缘膜的侧壁周围有选择地留下第二绝缘膜，通过这样一种方式可以防止在下一个蚀刻过程期间在窄沟道绝缘区周围形成凹陷部。
更具体地，还提供一种半导体器件的生产方法。该方法包括如下步骤：
(a)通过作为应力消除绝缘膜(参见图1a)的氧化硅膜(图1的2)来在半导体基片(图1的1)上形成用于均匀平整(图1的3)的阻挡膜，
(b)通过蚀刻去除绝缘区中的阻挡膜(图1的3)及氧化硅膜(图1的2)，并进一步蚀刻半导体基片(图1的1)来形成沟道(图1的5)，并在半导体基片上形成填充沟道(参见图1b)的第一绝缘膜(图1的6)。该方法还包括：
(c)通过均匀平整(参见图1C)来去除阻挡膜(图1的3)上的第一绝缘膜(图1的6)，
(d)去除阻挡膜(参见图1d)，
(e)在去除阻挡膜之后及形成栅氧化膜之前(参见图2e)来形成第二绝缘膜(图2的7)，
(f)通过蚀刻去除第二绝缘膜(参见图2f)，及(g)在蚀刻过程中(参见图2g)去除氧化硅膜(图1的2)。
同样，还提供一种生产半导体器件的方法，其中第一绝缘膜被埋入半导体基片内形成的沟道中，并通过均匀平整来形成窄沟道绝缘区。在该方法中，在均匀平整后，并在去除用于均匀平整的阻挡膜后及形成栅电极之前，通过蚀刻来去除半导体基片与阻挡膜之间的用于消除应力的绝缘膜，并接着形成用来填充窄沟道绝缘区周围的凹陷区的第二绝缘膜，该窄沟道绝缘区是在通过蚀刻去除用于消除应力的绝缘膜时形成的，用来防止在随后的蚀刻过程期间在窄沟道绝缘区周围形成凹陷部分。
更具体地，还提供一种用于生产半导体器件的方法，其包含如下步骤：
(a)通过应力消除氧化硅膜(图4的9)来在半导体基片(图4的8)上形成用于均匀平整的阻挡膜(图4的10)(参见图4a)，
(b)通过蚀刻去除绝缘区内的阻挡膜及应力消除绝缘膜，并蚀刻半导体基片来形成沟道(图4的12)，并在半导体基片上形成用于填充沟道的第一绝缘膜(参见图4b)，
(c)通过均匀平整来去除阻挡膜上的第一绝缘膜(参见图4c)，
(d)去除阻挡膜(参见图4d)，
(e)在去除阻挡膜后通过蚀刻去除氧化硅膜(图4的9)(参见图5e)，
(f)形成覆盖由步骤(e)所产生的沟道周围的凹陷部分的第二绝缘膜(图5的15)(参见图5f)，及
(g)通过蚀刻去除第二绝缘膜(参见图5g)。
在本发明的实施例中，最好通过CVD来形成第一和第二绝缘膜，同样通过CMP(化学机械抛光)来进行均匀平整。最好用湿法刻蚀来刻蚀第二绝缘膜。
本发明的实施例中，由于在形成栅氧化膜前去除了窄沟道绝缘区周围的凹陷部分，从而可以消除晶体管性能中的凸峰或在蚀刻栅电极时所残留的阶差。
下面参照附图对本发明的最佳实施例进行详细描述。
第一实施例
参照附图对本发明的第一实施例进行描述。图1和图2描述了本发明第一实施例的生产方法且为半导体基片逐步工艺的截面的示意图。为便于制图故将图1及图2分开。
首先参照图1a，通过热氧化在硅基片1上形成300埃(30nm)厚的氧化硅膜2。在氧化硅膜2上，通过CVD来形成作为用于CMP3的阻挡膜的且CMP抛光速率低于用于器件绝缘的绝缘膜(在本实施例中为氧化硅膜)的1000埃(100nm)厚的氮化硅膜。早先形成的氧化硅膜2的作用是用于消除作为阻挡膜3的氮化硅膜与硅基片1间的应力。
然后，通过公知的光刻技术，来在后来充当扩散层(有源区)的区域内有选择地形成掩膜4。
然后通过各向异性蚀刻来去除绝缘区内的未被掩膜4所覆盖的阻挡膜3及氧化硅膜2的部分。然后对绝缘区内的硅基片1的部分各向异性蚀刻到3000埃(300nm)深度从而在绝缘区内形成沟道5。
在形成沟道5后，将掩膜4去除掉，并通过CVD来在半导体基片的整个区域上形成4500埃(450nm)厚的用来填充沟道5的作为第一绝缘膜6的氧化硅膜。
然后，通过CMP进行均匀的平整，直到如图1C中所示将扩散层(有源区)上的阻挡膜4完全暴露出为止。
通过CMP，阻挡膜3也被抛光到600埃(60nm)膜厚。事实上，绝缘区上的第一绝缘膜6a的上表面基本上与阻挡膜3的上表面的高度相同。
然后，如图1d中所示，通过蚀刻去除阻挡膜3。这种蚀刻通常是使用磷酸的湿法蚀刻，其相对于氧化硅膜具有较高的选择比。
其结果是，在绝缘区内形成从晶片(基片)表面突出600埃(60nm)高的第一绝缘膜6a。
然后，在半导体基片上形成600埃(60nm)厚的作为第二绝缘膜7的氧化硅膜。
如图2f所示，通过蚀刻去除600埃(60nm)膜厚的第二绝缘膜7。作为蚀刻技术，在本实施例中所用的通过使用含氢氟酸的蚀刻溶液的湿法蚀刻对下层的损害很小。
因此，在平面部分，第二绝缘膜7被去除，而仅留下第一氧化硅膜2，然而，在绝缘区的端部(第一绝缘膜6a的侧壁部分)，绝缘膜7a被留在氧化硅膜2上。
下面参照图3对此工艺进行描述，其中示出了放大了的图2e的绝缘区端部。
在平面部分，去掉先前形成的氧化硅膜2，所形成的第二绝缘膜7的膜厚为600埃(60nm)，而厚度为(2)×600≈850埃(85nm)的第二绝缘膜7，从绝缘区的端部的一角与水平方向成45°角度。
如果进行600埃(60nm)深度的湿法刻蚀，平面部分上的第二绝缘膜7被去除。然而，在绝缘区的一端的某一角度处，会在绝缘区的端部的角处留下(2)×60-600埃≈250埃(25nm)的绝缘膜7a。
然后如图2g所示通过蚀刻去除氧化硅膜2。虽然第一绝缘膜6a被蚀去600埃(60nm)，第一绝缘膜6a的凹部的半径为50埃(5nm)，所以其不会产生任向问题。
因此，即使随后进行栅电极的栅极氧化或形成，也不会产生诸如在晶体管性能中的凸峰或残留栅电极材料等问题。
在本实施例中，第二绝缘膜7a被暂时留在绝缘区的端部，并随后去除氧化膜2，而这在本实施例中也仅是为描述的方便，即在本实施例中，第二绝缘膜7同样也是氧化膜，这样，在实际生产中，如果两个蚀刻操作同时进行也是没问题的。
第二实施例
现在参考附图对本发明的第二实施例进行描述。图4和图5为半导体基片的截面示意图，其示意地逐步给出了制造半导体基片的工艺。为制图方便将图4和图5分开。
首先，如图4a中所示，通过在硅基片8上热氧化来形成厚度为300埃(30nm)的氧化膜9，其中CMP抛光速率比用于器件绝缘的绝缘膜(本实施例中为氧化硅膜)低的氮化硅膜是通过CVD形成在氧化硅膜9上作为CMP阻挡膜10。先前形成的氧化硅膜9的作用是用来消除作为阻挡膜10的氮化硅膜与硅基片8之间的应力。
然后，通过公知的光刻技术，在后来作为扩散层(有源区)的区域内有选择地形成掩膜11。
然后通过各向异性蚀刻来去除绝缘区内的未被掩膜11所覆盖的阻挡膜10及氧化硅膜9的部分。然后对绝缘区内的硅基片1的部分蚀刻到3000埃(300nm)的深度来在器件绝缘内区形成沟道12。
在形成沟道12后，去除掩膜11，并通过CVD来在半导体基片的整个表面上形成4500埃(450nm)厚的用来填充沟道5的作为第一绝缘膜13的氧化硅膜。
然后，通过CMP进行均匀平整直到完全暴露出扩散层(有源区)上的阻挡膜10为止。通过CMP，同样对阻挡膜10进行抛光使其厚度等于600埃(60nm)。事实上，绝缘区内的第一绝缘膜13a的上表面基本上与阻挡膜10的上表面的高度相同。
然后，如图4d中所示蚀刻去除阻挡膜10。这种蚀刻通常是使用磷酸的湿法蚀刻，其相对于氧化硅膜具有高的选择比。结果是，在绝缘区内形成从晶片(基片)表面突出600埃(60nm)高度的第一绝缘膜13a。
接着，如图5e中所示，湿法蚀刻300埃(30nm)来去除掉氧化硅膜9。
因此，在绝缘区的第一绝缘膜13a的周围形成半径300埃(30nm)的凹部14，这样正如在现有技术中所述的，可将沟道的侧壁部分露出。
然后，如图5f中所示，最好通过CVD来形成1000埃(100nm)厚的用来填充凹部的作为第二绝缘膜15的氧化硅膜。
如图5f中所示，通过蚀刻去掉1000埃(100nm)厚的第二绝缘膜15。作为蚀刻技术，在本发明中所用的通过含氢氟酸的蚀刻溶液的湿法刻蚀对下层的损害很小。
在具有凹部14的绝缘区的第一绝缘膜13a的边缘，仍保留第二绝缘膜15a，由此实现了无凹部的沟道器件绝缘。因此，在本实施例中，也可防止栅电极的凸峰或残留的台阶。
根据本发明，由于去除了窄沟道绝缘区的边缘处的凹部，从而可以防止影响晶体管的电性能的诸如凸峰或扭折等负效应。此外，还可消掉在栅极蚀刻时所产生的在侧壁形成或出现的蚀刻残留物，从而提高产量及可靠性。
Claims (22)
1、一种制造半导体器件的方法，其特征在于包含：
(a)在半导体基片上形成用于均匀平整的阻挡膜；
(b)通过蚀刻去除隔离区的所述阻挡膜并进而蚀刻所述半导体基片来形成沟道；
(c)在所述半导体基片上形成填充所述沟道的第一绝缘膜；
(d)通过均匀平整去除所述阻挡膜上的所述第一绝缘膜，从而沟道中的第一绝缘膜的顶表面与所述阻挡膜的顶表面对齐；
(e)去除所述阻挡膜；
(f)在去除所述阻挡膜之后及形成栅氧化膜之前在包含所述第一绝缘膜的顶表面的所述半导体基片上形成第二绝缘膜；及
(g)蚀刻所述第二绝缘膜，在所述沟槽的侧壁留下所述第二绝缘膜，接着同时蚀刻所述阻挡膜侧壁的第二绝缘膜和所述沟槽的上部，且所述沟道中的绝缘膜的表面与半导体基片的表面对齐。
2、根据权利要求1所述的制造半导体器件的方法，其特征在于通过化学气相沉积来形成所述第一和第二绝缘膜。
3、根据权利要求1所述的制造半导体器件的方法，其特征在于所述均匀平整是通过化学机械抛光来实现的。
4、根据权利要求2所述的制造半导体器件的方法，其特征在于通过各向同性蚀刻来进行所述第二绝缘膜的蚀刻。
5、根据权利要求3所述的制造半导体器件的方法，其特征在于所述蚀刻为湿法蚀刻。
6、根据权利要求4所述的制造半导体器件的方法，其特征在于所述第二绝缘膜为氧化硅膜。
7、一种制造半导体器件的方法，其特征在于第一绝缘膜被埋入半导体基片中的沟道内并通过均匀平整来形成窄沟道隔离区，从而第一绝缘膜的顶表面与阻挡膜的顶表面对齐；
其中在平整化及去除用于均匀平整的阻挡膜后以及在栅电极形成前，来形成第二绝缘膜，及
其中通过对第二绝缘膜的蚀刻从而在从沟道器件隔离区的基片表面突出出来的第一绝缘膜的侧壁周围来选择地留下所述第二绝缘膜，通过这样一种方式来防止在后面的蚀刻过程期间在窄沟道隔离区的周围形成凹部，所述的后面的蚀刻过程为蚀刻沟道中的绝缘膜的表面与基片表面对齐。
8、一种制造半导体器件的方法，其特征在于第一绝缘膜被埋入半导体基片中的沟道内，从而所述沟道被全部填充且所述第一绝缘膜的一块突出出所述沟道，并通过均匀平整来形成窄沟道隔离区，
其中，在均匀平整及去除用于均匀平整的阻挡膜后以及在形成栅电极前，通过蚀刻去除用于消除半导体基片与所述阻挡膜间应力的绝缘膜，及
其中随后在窄沟道隔离区的周围形成填充凹部的第二绝缘膜，其中该窄沟道隔离区是在通过蚀刻去除用于消除应力的绝缘膜时形成的，通过蚀刻去除所述第二绝缘膜从而只在所述凹部中保留所述第二绝缘膜，并且填充在所述沟道中的所述第一绝缘膜的顶表面和所述凹部中的第二绝缘膜的顶表面与基片表面对齐。
9、一种用于制造半导体器件的方法，其特征在于包含如下步骤：
(a) 借助用于消除应力的绝缘膜来在半导体基片上形成用于均匀平整的阻挡膜；
(b)通过蚀刻去除隔离区内的所述阻挡膜及用于消除应力的绝缘膜，并进一步蚀刻所述半导体基片来形成沟道；
(c)在所述半导体基片上形成用于填充所述沟道的第一绝缘膜；
(d)通过均匀平整去除所述阻挡膜上的所述第一绝缘膜；
(e)去除所述阻挡膜；
(f)在去除所述阻挡膜之后及形成栅氧化膜之前来形成第二绝缘膜；
(g)通过蚀刻去除所述第二绝缘膜，通过这样一种方式从而将所述第二绝缘膜的一部分留在隔离区一端的第一绝缘膜的角落处；及
(h)在蚀刻过程中去除用于消除应力的绝缘膜，从而隔离区的顶表面与半导体基片的顶表面对齐。
10、一种制造半导体器件的方法，其特征在于包含如下步骤：
(a)借助用于消除应力的绝缘膜来在半导体基片上形成用于均匀平整的阻挡膜；
(b)通过蚀刻去除隔离区内的所述阻挡膜及用于消除应力的绝缘膜，并进一步蚀刻所述半导体基片来形成沟道；
(c)在所述半导体基片上形成用于全部填充所述沟道的第一绝缘膜；
(d)通过均匀平整去除所述阻挡膜上的所述第一绝缘膜；
(e)去除所述阻挡膜；
(f)在去除所述阻挡膜后通过蚀刻去除所述用于消除应力的绝缘膜；
(g)在整个基片表面上形成用于填充隔离区端部的凹部的第二绝缘膜；及
(h)通过蚀刻去除第二绝缘膜，从而在所述凹部中保留部分第二绝缘膜，沟道中的第一和第二绝缘膜的顶表面与基片表面对齐。
11、根据权利要求7所述的制造半导体器件的方法，其特征在于通过化学气相沉积方法来形成所述第一及第二绝缘膜。
12、根据权利要求8所述的制造半导体器件的方法，其特征在于通过化学气相沉积方法来形成所述第一及第二绝缘膜。
13、根据权利要求9所述的制造半导体器件的方法，其特征在于通过化学气相沉积方法来形成所述第一及第二绝缘膜。
14、根据权利要求10所述的制造半导体器件的方法，其特征在于通过化学气相沉积方法来形成所述第一及第二绝缘膜。
15、根据权利要求7所述的制造半导体器件的方法，其特征在于通过化学机械抛光来进行均匀平整操作。
16、根据权利要求8所述的制造半导体器件的方法，其特征在于通过化学机械抛光来进行均匀平整操作。
17、根据权利要求9所述的制造半导体器件的方法，其特征在于通过化学机械抛光来进行均匀平整操作。
18、根据权利要求10所述的制造半导体器件的方法，其特征在于通过化学机械抛光来进行均匀平整操作。
19、根据权利要求7所述的制造半导体器件的方法，其特征在于通过湿法蚀刻来刻蚀所述第二绝缘膜。
20、根据权利要求8所述的制造半导体器件的方法，其特征在于通过湿法蚀刻来刻蚀所述第二绝缘膜。
21、根据权利要求9所述的制造半导体器件的方法，其特征在于通过湿法蚀刻来刻蚀所述第二绝缘膜。
22、根据权利要求10所述的制造半导体器件的方法，其特征在于通过湿法蚀刻来刻蚀所述第二绝缘膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172866A JP3063686B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
| JP172866/97 | 1997-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1202726A CN1202726A (zh) | 1998-12-23 |
| CN100334707C true CN100334707C (zh) | 2007-08-29 |
Family
ID=15949761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB981022162A Expired - Fee Related CN100334707C (zh) | 1997-06-13 | 1998-06-03 | 一种半导体器件的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6197657B1 (zh) |
| JP (1) | JP3063686B2 (zh) |
| KR (1) | KR100307651B1 (zh) |
| CN (1) | CN100334707C (zh) |
| GB (1) | GB2326282B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105869991B (zh) * | 2015-01-23 | 2018-05-11 | 上海华力微电子有限公司 | 用于改善SiGe厚度的均匀性的方法和系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20060038223A1 (en) * | 2001-07-03 | 2006-02-23 | Siliconix Incorporated | Trench MOSFET having drain-drift region comprising stack of implanted regions |
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- 1997-06-13 JP JP9172866A patent/JP3063686B2/ja not_active Expired - Fee Related
-
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- 1998-06-03 CN CNB981022162A patent/CN100334707C/zh not_active Expired - Fee Related
- 1998-06-11 US US09/095,497 patent/US6197657B1/en not_active Expired - Lifetime
- 1998-06-11 KR KR1019980021618A patent/KR100307651B1/ko not_active IP Right Cessation
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| JPH118296A (ja) | 1999-01-12 |
| GB2326282B (en) | 2001-01-31 |
| KR100307651B1 (ko) | 2001-11-30 |
| KR19990006860A (ko) | 1999-01-25 |
| JP3063686B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030615 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030615 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070829 Termination date: 20140603 |