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KR100489525B1 - 스페이서 형성 시 디보트 형상 방지방법 - Google Patents

스페이서 형성 시 디보트 형상 방지방법 Download PDF

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KR100489525B1
KR100489525B1 KR10-2002-0020625A KR20020020625A KR100489525B1 KR 100489525 B1 KR100489525 B1 KR 100489525B1 KR 20020020625 A KR20020020625 A KR 20020020625A KR 100489525 B1 KR100489525 B1 KR 100489525B1
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film
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이제연
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동부아남반도체 주식회사
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Abstract

본 발명은 스페이서 형성 시 디보트 형상 방지방법에 관한 것으로, 게이트 상에 티이오에스(Tetra Ethyl ortho silicate : TEOS) 필름을 증착(deposition)하는 단계와, 증착된 TEOS 상에 질화막(Nitride)을 형성하는 단계와, 형성된 질화막 상에 BPSG 절연막을 증착하는 단계와, BPSG 절연막을 증착한 후, 게이트 측벽 하부 영역측 BPSG 절연막 코너 라운딩(corner rounding)을 위한 추가 열공정을 실시하는 단계와, 추가 열공정 후, 스페이서 식각을 실시하는 단계를 포함한다. 따라서, 이온 주입 공정 과정과 열공정을 통해 접합 프로파일(junction profile)의 깊이를 균일하게 하여 제품 특성을 향상할 수 있는 효과가 있다.

Description

스페이서 형성 시 디보트 형상 방지방법{METHOD FOR PREVENTING DIVOT FORM A TIME SPACER FORMATION}
본 발명은 스페이서 형성 시 디보트 형상 방지방법에 관한 것으로, 특히 비피에스지(Boro phospho silicate Glass : BPSG) 절연막 증착(deposition)과 코너 라운딩(corner rounding)을 위한 추가 열공정을 사용하여 스텝 커버리지(step-coverage)를 개선하여 디보트(divot) 형상을 방지할 수 있도록 하는 공정과정에 관한 것이다.
통상적으로, 0.13㎛의 고집적 반도체 제품의 경우, 셀로우 정션(shallow junction)을 사용해야 하며, 게이트(gate)의 채널 길이(channel length)는 스페이서(spacer) 폭을 이용하여 조절이 가능한 것이다.이와 같이, 폭 조절이 가능한 스페이서의 패턴을 형성하기 위해 도 1a에 도시된 바와 같이, 티이오에스(Tetra Ethyl ortho silicate : TEOS) 및 질화막(Nitride) 증착에 이어서, TEOS로 스페이서 씨브이디(Chemical Vapon Deposition : 이하, CVD라 약칭함) 필름을 증착(deposition)한다.
이후, 도 1b에 도시된 바와 같이, 스페이서 식각(spacer etch)을 실시할 경우, 도 1b와 같이 스페이서 주변에 디보트(divot) 형상이 발생한다. 따라서, 후속 이온 주입 공정 과정과 열공정을 통해 접합 프로파일(junction profile)의 깊이를 균일하게 하지 못해 제품 특성을 저하시키게 되는 문제점이 갖는다.
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따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 게이트 측벽에 스페이서(spacer)를 형성할 경우, BPSG 절연막 증착과 코너 라운딩(corner rounding)을 위한 추가 열공정을 사용하여 스텝 커버리지(step-coverage)를 개선하여 디보트(divot) 형상을 방지할 수 있도록 하는 스페이서 형성 시 디보트 형상 방지방법을 제공함에 있다.
상술한 목적을 달성하기 위하여 본 발명에서 스페이서 형성 시 디보트 형상 방지방법은 게이트 상에 티이오에스(Tetra Ethyl ortho silicate : TEOS) 필름을 증착(deposition)하는 단계와, 증착된 TEOS 상에 질화막(Nitride)을 형성하는 단계와, 형성된 질화막 상에 BPSG 절연막을 증착하는 단계와, BPSG 절연막을 증착한 후, 게이트 측벽 하부 영역측 BPSG 절연막 코너 라운딩(corner rounding)을 위한 추가 열공정을 실시하는 단계와, 추가 열공정 후, 스페이서 식각을 실시하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.도 2a 내지 도 2b는 본 발명에 따른 스페이서 형성 시 디보트(divot) 형상을 방지하기 위한 공정 과정에 대한 도면이다.즉, 도 2a를 참조하면, 반도체 게이트(gate) 상에 티이오에스(Tetra Ethyl ortho silicate : TEOS) 필름(10)을 증착(deposition)한다.TEOS 필름(10) 증착이 완료된 후, 증착된 TEOS 상에 질화막(Nitride)(20)을 형성한 후, 비피에스지(Boro phospho silicate Glass : BPSG) 절연막(30)을 질화막(20) 상에 증착한다. 다음으로, BPSG 절연막(30)이 증착된 후, 게이트 측벽 하부 영역측 BPSG 절연막 코너 라운딩(corner rounding)을 위한 추가 열공정(Furnace 또는 RTP)을 실시한다. 추가 열공정 후, 스페이서 식각(40)을 실시한다. 이에 따라, 도 2b에 도시된 바와 같이, BPSG 절연막(30) 필름 두께(remaining film thickness)가 제어되어 게이트 전극 측벽(side wall)의 스페이서 주변에 발생되는 디보트(divot)(50) 형상을 방지할 수 있다.
여기서, 스페이서 막의 두께는 100Å 내지 1500Å이며, 스페이서 막을 증착시키기 위한 장비로서, 저압 화학 기상 증착(Low Pressure Chemical vapor Deposition : LPCVD라 함), 상압 화학 기상 증착(At,osphere Pressure CVD : APCVD), 플라즈마 화학 기상 증착(Plasma Enhanced CVD : PECVD), 상압과 저압 사이의 화학 기상 증착(Sub Atmosphere CVD : SACVD) 용 장비를 사용하는 것이다.
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그러므로, 본 발명은 BPSG 절연막 증착과 코너 라운딩(corner rounding)을 위한 추가 열공정을 사용하여 스텝 커버리지(step-coverage)를 개선함으로써, 스페이서(spacer) 주변에 발생되는 디보트(divot) 형상을 방지할 수 있고, 이로 인하여 후속 이온 주입 공정 과정과 열공정을 통해 접합 프로파일(junction profile)의 깊이를 균일하게 하여 제품 특성을 향상할 수 있는 효과가 있다.
도 1a 내지 도 1b는 종래 스페이서 형성 시 주변에 디보트(divot) 형상이 발생하게 되는 공정 과정에 대한 도면이며,
도 2a 내지 도 2b는 본 발명에 따른 스페이서 형성 시 디보트 형상을 방지하기 위한 공정 과정에 대한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : TEOS 필름 20 : 질화막(Nitride)
30 : BPSG 절연막 40 : 스페이서 식각(spacer etch)
50 : 방지된 디보트(divot)

Claims (3)

  1. 게이트 측벽(gate side wall)에 스페이서(spacer)를 형성 시, 발생되는 디보트(divot) 형상을 방지하기 위한 방법에 있어서,
    상기 게이트 상에 티이오에스(Tetra Ethyl ortho silicate : TEOS) 필름을 증착(deposition)하는 단계와,
    상기 증착된 TEOS 상에 질화막(Nitride)을 형성하는 단계와,
    상기 형성된 질화막 상에 비피에스지(Boro phospho silicate Glass : BPSG) 절연막을 증착하는 단계와,
    상기 BPSG 절연막을 증착한 후, 상기 게이트 측벽 하부 영역측 BPSG 절연막 코너 라운딩(corner rounding)을 위한 추가 열공정을 실시하는 단계와,
    상기 추가 열공정 후, 스페이서 식각을 실시하는 단계
    를 포함하는 것을 특징으로 하는 스페이서 형성 시 디보트 형상 방지방법.
  2. 제 1 항에 있어서,
    상기 스페이서 막의 두께는, 100Å 내지 1500Å인 것을 특징으로 하는 스페이서 형성 시 디보트 형상 방지방법.
  3. 제 1 항에 있어서,
    상기 스페이서 막을 증착시키기 위한 장비는, 저압 화학 기상 증착(Low Pressure Chemical vapor Deposition : LPCVD라 함), 상압 화학 기상 증착(At,osphere Pressure CVD : APCVD), 플라즈마 화학 기상 증착(Plasma Enhanced CVD : PECVD), 상압과 저압 사이의 화학 기상 증착(Sub Atmosphere CVD : SACVD) 용 장비인 것을 특징으로 하는 스페이서 형성 시 디보트 형상 방지방법.
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Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035923A (ko) * 1995-03-22 1996-10-28 김주용 반도체 소자의 제조방법
KR19990006860A (ko) * 1997-06-13 1999-01-25 가네코 히사시 반도체 장치의 제조방법
KR19990057330A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 제조방법
KR20010051285A (ko) * 1999-10-28 2001-06-25 윌리엄 비. 켐플러 평탄화와 간극 충전을 강화시키기 위한ｈｓｑ/ｐｅｔｅｏｓ ｉｌｄ 스택 위의 ｈｄｐ 캡핑층또는 폴리쉬층
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035923A (ko) * 1995-03-22 1996-10-28 김주용 반도체 소자의 제조방법
KR19990006860A (ko) * 1997-06-13 1999-01-25 가네코 히사시 반도체 장치의 제조방법
KR19990057330A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 제조방법
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
KR20010051285A (ko) * 1999-10-28 2001-06-25 윌리엄 비. 켐플러 평탄화와 간극 충전을 강화시키기 위한ｈｓｑ/ｐｅｔｅｏｓ ｉｌｄ 스택 위의 ｈｄｐ 캡핑층또는 폴리쉬층

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