CN109643702A - 电子器件封装 - Google Patents
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Abstract
本文公开了电子器件封装技术。电子器件封装可以包括衬底。电子器件封装还可以包括采用堆叠构造的第一和第二电子部件。所述第一和第二电子部件中的每一个可以包括朝向衬底暴露的电互连部分。电子器件封装还可以包括包封第一和第二电子部件的模制化合物。此外,电子器件封装可以包括延伸穿过第一和第二电子部件中的至少一个的电互连部分与衬底之间的模制化合物的导电柱。还公开了相关联的系统和方法。
Description
技术领域
本文描述的实施例总体上涉及电子器件封装,并且更具体而言涉及电子器件封装中的互连部件。
背景技术
集成电路封装常常包括被电耦合到封装衬底的堆叠构造中的两个或更多电子部件。该布置提供了空间节省,并且因此由于可以在诸如移动电话、个人数字助理(PDA)和数码相机之类的装置中提供的更高的部件密度而针对小形状因子应用变得越来越流行。这种封装中的电子部件典型地通过引线接合连接而电连接到衬底。
附图说明
根据下面结合附图的具体实施方式,本发明的特征和优点将变得显而易见,具体实施方式与附图一起通过示例的方式示出了各种发明实施例;并且在附图中:
图1示出了根据示例的电子器件封装的示意性截面图;
图2示出了根据示例的电子器件封装的示意性截面图;
图3示出了根据示例的电子器件封装的示意性截面图;
图4A-4E示出了根据示例的用于制造电子器件封装的方法的方面;
图5A-5E示出了根据示例的用于制造电子器件封装的方法的方面;
图6示出了根据示例的用于制造电子器件封装的方法的方面;以及
图7是示例性计算系统的示意图。
现在将参考所示的示例性实施例,并且将在本文中使用特定语言来描述示例性实施例。然而要理解,并非要由此对范围或特定的发明实施例做出任何限制。
具体实施方式
在公开并描述本发明的实施例之前,要理解的是,旨在不限制本文公开的特定结构、工艺步骤或材料,而是还包括其等同物,如相关领域普通技术人员将认识到的。还应当理解,本文中所使用的术语仅仅用于描述特定示例的目的,而并非旨在进行限制。在不同的附图中的相同的附图标记表示相同的元件。提供流程图和过程中提供的数字以清楚地示出步骤和操作,并且不一定指示特定的顺序或序列。除非另行定义,否则本文使用的所有技术和科学术语都具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。
如在本书面描述中所用,单数形式“一”和“所述”提供对复数引用的表达支持,除非上下文明确做出其它表述。因此,例如,对“层”的引用包括多个这种层。
在本申请中,“包括”、“包含”和“具有”等可以具有美国专利法中赋予它们的含义,并且可以表示“包括”等,并且通常被解释为开放式术语。术语“由……组成”是封闭式术语,并且仅包括结合这种术语具体列出的部件、结构、步骤等,以及根据美国专利法的那些。“实质上由……组成”具有美国专利法通常赋予它们的含义。具体而言,这种术语通常是封闭式术语,除了允许包括不会对与其结合使用的项目的基本和新颖特性或功能产生实质性影响的附加项目、材料、部件、步骤或元件。例如,如果以“实质上由……组成”的语言存在,则存在于组分中但不影响组分的性质或特性的微量元素将是允许的,即使该微量元素没有在这种术语之后的项目列表中明确地叙述。当在书面描述中使用如“包含”或“包括”的开放式术语时,应当理解,直接支持也应该提供给“实质上由……组成”的语言以及“由……组成”的语言,如同明确说明一样,反之亦然。
说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等等(如果有的话)用于区分相似的元件,并且不一定用于描述特定序列或时间顺序。应当理解,如此使用的术语在适当的情况下是可互换的,使得本文所述的实施例例如能够以除了本文中所示那些之外的或本文中以其它方式描述的序列进行操作。类似地,如果本文中将方法描述为包括一系列步骤,则本文中给出的这种步骤的顺序不一定是可以执行这种步骤的唯一顺序,并且某些所述步骤可能被省略和/或本文未描述的某些其它步骤可能被添加到该方法中。
说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等(如果有的话)用于描述性目的,并且未必用于描述永久性相对位置。应当理解,如此使用的术语在适当的情况下是可互换的,使得本文所述的实施例例如能够以除了本文所示的那些之外的或本文中以其它方式描述的取向进行操作。
如本文所使用的,术语“耦合”被定义为以电或非电方式直接或间接连接。本文中描述为彼此“相邻”的对象可以彼此物理接触、彼此接近、或者在彼此相同的总体区域或面积中,依据使用该短语的语境而定。
如本文所使用的,术语“基本上”是指动作、特性、属性、状态、结构、项目或结果的完全或接近完全的程度或度。例如,被“基本上”包围的对象意味着该对象被完全包围或几乎完全包围。在某些情况下,与绝对完整性的确切偏差允许程度可能取决于特定语境。然而,一般而言,完成的接近程度将具有相同的整体结果,就好像获得了绝对和全部完成一样。当在否定意义中使用时,“基本上”的使用同样适用于指代完全或几乎完全没有动作、特性、属性、状态、结构、项目或结果。例如,“基本上没有”颗粒的组分要么完全没有颗粒,要么几乎完全没有颗粒,其效果与完全没有颗粒的效果相同。换言之,“基本上没有”成分或元素的组分实际上仍可以含有这种项目,只要其没有可测量的影响。
如本文所使用的,术语“大约”用于通过提供可以“略高于”或“略低于”端点的给定值来为数值范围端点提供灵活性。
如本文所使用的,为方便起见,可以在通用列表中呈现多个项目、结构元素、组成元素和/或材料。然而,这些列表应该被解释为好像列表中的每个成员都被单独标识为单独且唯一的成员。因此,在没有相反指示的情况下,不应仅基于它们在共同组中出现就将这种列表中的任何个体成员解释为事实上等同于同一列表中的任何其它成员。
浓度、量、尺寸和其它数字数据可以以范围格式在本文中表达或呈现。应当理解到,这种范围格式仅仅是为了方便和简洁而使用的,并且因此应当被灵活地解释为不仅包括明确叙述为范围的极限的数值,而且还包括该范围内涵盖的所有个体数值或子范围,如同明确叙述了每个数值和子范围一般。作为例示,“大约1至大约5”的数值范围应该被解释为不仅包括明确叙述的大约1至大约5的值,而且还包括指定范围内的个体值和子范围。因此,包括在该数值范围内的是诸如2、3和4的个体值、以及诸如1-3、2-4和3-5等的子范围、以及单独的1、2、3、4和5。
该相同原理适用于仅将一个数值叙述为最小值或最大值的范围。此外,无论该范围或特性的宽度如何,都应该应用这种解释。
在整个本说明书中提到“示例”表示结合示例所描述的特定特征、结构或特性包括在至少一个实施例中。于是,在本说明书中的各种位置出现的短语“在示例中”不一定都指代同一个实施例。短语“在一个实施例中”或“在一个方面中”在本文中的出现不一定都指代同一实施例或方面。
此外,所描述的特征、结构或特性可以以任何适当的方式结合在一个或多个实施例中。在本描述中,提供了许多具体细节,诸如布局、距离、网络示例等的示例。不过,相关领域中的技术人员将认识到,在没有一个或多个具体细节的情况下,或在具有其它方法、部件、布局、测量等的情况下,许多变化是可能的。在其它实例中,未详细示出或描述公知的结构、材料或操作,但是认为这些都在本公开的范围内。
在电子器件封装的电子部件或器件(例如,管芯)中使用的电路可以包括硬件、固件、程序代码、可执行代码、计算机指令和/或软件。电子部件和器件可以包括非暂态计算机可读存储介质,其可以是不包括信号的计算机可读存储介质。在可编程计算机上执行程序代码的情况下,本文所述的计算装置可以包括处理器、可由处理器读取的存储介质(包括易失性和非易失性存储器和/或存储元件)、至少一个输入装置以及至少一个输出装置。易失性和非易失性存储器和/或存储元件可以是RAM、EPROM、闪存驱动器、光驱、磁硬盘驱动器、固态驱动器或用于存储电子数据的其它介质。节点和无线装置还可以包括收发器模块、计数器模块、处理模块和/或时钟模块或定时器模块。可以实施或利用本文所述的任何技术的一个或多个程序可以使用应用编程接口(API)、可重复使用的控件等。可以采用高级流程或面向对象的编程语言来实施这种程序,以与计算机系统通信。不过,如果希望的话,可以采用汇编或机器语言实施所述程序。在任何情况下,语言可以是编译或解释语言,并且与硬件实施方式相结合。
示例性实施例
以下提供技术实施例的初始概述,并且然后进一步详细描述特定技术实施例。该初始概述旨在帮助读者更快地理解技术实施例,但不旨在标识技术的关键或实质特征,也不旨在限制所要求保护的主题的范围。
尽管具有电子部件堆叠体的电子器件封装被广泛使用,但具有堆叠电子部件的典型封装具有限制尺寸减小的电互连构造。具体而言,这种封装利用多个堆叠部件和封装衬底之间的引线接合连接,其在组装期间通过对引线接合环高度和引线扫描控制的要求而影响封装尺寸,因此限制了最小封装轮廓尺寸(例如,在X、Y和/或Z维度上)。此外,新的芯片技术可能需要比引线接合技术所能提供的更高的功率和频率信号能力,这受到引线厚度导电率和相对长的引线上的阻抗的限制。
因此,本文公开了一种电子器件封装,其最小化或避免了引线接合和相关联的空间限制,以用于将堆叠体中的至少一个电子部件与封装衬底电互连。在一个方面中,与通过引线接合所实现的相比,互连的改善的信号完整性允许更高功率和更高频率信号。在一个示例中,电子器件封装可以包括堆叠构造中的衬底以及第一和第二电子部件。第一和第二电子部件中的每一个可以包括朝向衬底暴露的电互连部分。电子器件封装还可以包括包封第一和第二电子部件的模制化合物。此外,电子器件封装可以包括导电柱,其延伸穿过第一和第二电子部件中的至少一个的电互连部分与衬底之间的模制化合物。还公开了相关联的系统和方法。
参考图1,在截面中示意性示出了示例性电子器件封装100。电子器件封装100可以包括衬底110。电子器件封装100还可以包括一个或多个电子部件(例如,管芯)120-124,其被可操作地耦合到衬底110。电子部件可以是可以包括在电子器件封装中的任何电子器件或部件,诸如半导体器件(例如,管芯、芯片、处理器、计算机存储器等)。在一个实施例中,电子部件120-124中的每一个可以表示分立的芯片,其可以包括集成电路。电子部件120-124可以是或包括处理器、存储器(例如,ROM、RAM、EEPROM、闪存存储器等)或专用集成电路(ASIC),或是它们的部分。在一些实施例中,电子部件120-124中的一个或多个可以是片上系统(SOC)或层叠封装(POP)。在一些实施例中,电子器件封装100可以是系统级封装(SIP)。
如图1中所示,电子部件120-124可以处于堆叠关系或构造,例如,以节省空间并实现更小的形状因数。尽管图1中描绘了五个电子部件120-124,但是任何适当数量的电子部件可以包括在堆叠体中。虽然在这种堆叠关系中,多个电子部件120-124可以包括朝向衬底暴露的电互连部分(例如,包括诸如引线接合焊盘的互连焊盘)。换言之,多个堆叠电子部件120-124的电互连部分可以面向衬底110并且不被堆叠中的另一电子部件遮挡。在例示的示例中,电子部件中的每一个包括朝向衬底暴露的电互连部分。例如,堆叠体的顶部(即,离衬底110最远)的电子部件120具有面向衬底110的暴露的电互连部分130,其不被电子部件120和衬底110之间的任何其它电子部件121-124遮挡。电子部件121具有面向衬底110的暴露的电互连部分131,其不被电子部件121和衬底110之间的任何其它电子部件122-124遮挡。电子部件122具有面向衬底110的暴露的电互连部分132,其不被电子部件122和衬底110之间的任何其它电子部件123、124遮挡。从堆叠体的底部开始的第二个电子部件123在电部件123的相对端处具有面向衬底110的暴露的电互连部分133a、133b,其在最靠近衬底110的堆叠体的底部处不被电子部件124遮挡。最靠近衬底110的堆叠体的底部处的电子部件124在电部件124的相对端处具有面向衬底110的暴露的电互连部分134a、134b。
管芯附接膜(DAF)可以设置在相邻的电子部件之间,这可以在电子器件封装100的组装期间提供益处。例如,管芯附接膜140可以设置在电子部件120、121之间,管芯附接膜141可以设置在电子部件121、122之间,管芯附接膜142可以设置在电子部件122、123之间,并且管芯附接膜143可以设置在电子部件123、124之间。模制化合物材料150(例如,环氧树脂)可以包封或包覆模制(overmold)电子部件120-124中的一个或多个。例如,图1示出了包封所有堆叠的电子部件120-124的模制化合物150。
电子部件120-124和衬底110可以通过包括导电柱和/或焊料材料(例如,焊球、焊料凸块和/或焊料帽)的电互连结构被电耦合。例如,电子部件120利用电互连结构电耦合到衬底110,所述电互连结构包括导电柱160、焊料凸块170(例如,微凸块)和焊料帽180。导电柱160可以延伸穿过电互连部分130和衬底110之间的模制化合物150。在一个方面中,焊料凸块170可以与电互连部分130相关联,焊料帽180可以与焊料凸块170相关联,并且导电柱160可以从衬底110延伸并终止于焊料帽180。在一个实施例中,导电柱可以是贯穿模具过孔。电子部件121-123类似地利用延伸穿过电互连部分和衬底110之间的模制化合物150的导电柱连接到衬底110。例如,电子部件121利用延伸穿过电互连部分131和衬底110之间的模制化合物150的导电柱161连接到衬底110。电子部件122利用延伸穿过电互连部分132和衬底110之间的模制化合物150的导电柱162连接到衬底110。电子部件123利用分别延伸穿过电互连部分133a、133b和衬底110之间的模制化合物150的导电柱163a、163b连接到衬底110。用于这些连接的焊料材料未单独标记。电子部件124通过焊料材料(例如,焊料凸块174a、174b和焊料帽184a、184b)连接到衬底110,但由于其接近衬底110而没有导电柱。导电柱可以具有任何适当长度,其可以与另一个导电柱相同或与另一个导电柱不同,并且可能受到焊料材料的长度或厚度的影响,这也可能与其它焊料材料特征(例如,焊料凸块)相同或相对于其它焊料材料特征(例如,焊料凸块)发生变化。
互连结构(例如,导电柱160、焊料凸块170和焊料帽180)可以被配置为在电子部件120-124和衬底110之间路由电信号。在一些实施例中,互连结构可以被配置为路由电信号,例如,与电子部件120-124的操作相关联的I/O信号和/或功率或接地信号。导电柱可以由任何适当导电材料(例如,诸如铜的金属材料)制成。在一个方面中,导电柱可以具有大于大约50μm的厚度或直径。导电柱沿其长度可以具有恒定或变化的厚度或直径。在另一方面中,导电柱可以具有小于大约0.1欧姆的电阻。可以利用任何适当焊料材料,诸如银和/或锡。
例如通过使堆叠部件横向偏移而使堆叠电子部件120-124的电互连部分130-134b朝向衬底110暴露,可以促进使用直的或线性的互连特征来与衬底110耦合,这可以代替典型的引线接合连接。与典型的引线接合连接相比,这种互连特征还可以具有相对大的厚度或直径以及相对低的电阻,这可以提供改进的信号完整性以及比引线接合连接更高的频率和功率传输能力。因此,如本文所公开的导电柱和焊料材料(例如,焊料凸块)的使用可以提供对使用占用空间大的引线接合连接和昂贵的穿硅过孔来将电子部件和衬底的互连的替代,其可以提供减小的封装尺寸和/或成本以及提高的性能。
衬底110可以包括典型的衬底材料。例如,衬底可以包括基于环氧树脂的层合衬底,其具有芯层和/或累积层。在其它实施例中,衬底110可以包括其它适当类型的材料。例如,衬底可以主要由以下材料形成:任何适当半导体材料(例如,硅、镓、铟、锗、或其变体或组合、以及其它衬底);一个或多个绝缘层,例如诸如FR-4的玻璃纤维增强的环氧树脂、聚四氟乙烯(特氟隆)、棉纸增强的环氧树脂(CEM-3)、酚醛玻璃(G3)、酚醛纸(FR-1或FR-2)、聚酯玻璃(CEM-5)、ABF(Ajinomoto累积膜);任何其它电介质材料,例如玻璃;或者例如可以用于印刷电路板(PCB)中的其任何组合。
衬底110可以包括被配置为向或从电子部件120-124路由电信号的电路由特征。电路由特征可以在衬底110内部和/或外部。例如,在一些实施例中,衬底110可以包括电路由特征,例如本领域公知的焊盘、过孔和/或迹线,其被配置为接收互连结构(例如,导电柱160)并将电信号路由到电子部件120-124或从电子部件120-124路由电信号。衬底110的焊盘、过孔和迹线可以由相同或相似的导电材料构造,或由不同的导电材料构造。在一个方面中,衬底110可以被配置作为重新分配层。
在一个方面中,衬底110可以被配置为促进将电子器件封装100与诸如另一衬底(例如,诸如主板的电路板)的外部电子部件电耦合,以进一步路由电信号和/或提供功率。电子器件封装100可以包括互连,例如焊球111,其被耦合到衬底110以将电子器件封装100与外部电子部件电耦合。
图2示意性示出了根据本公开的另一示例的电子器件封装200的截面图。电子器件封装200在许多方面中类似于图1的电子器件封装100。例如,电子器件封装200包括采用堆叠布置的电子部件220-224,其中多个电子部件具有朝向衬底210暴露的电互连部分。此外,电子部件220-224被包封在模制化合物材料250中,并且导电柱延伸穿过电互连部分和衬底210之间的模制化合物。
具体而言,电子部件220利用电互连结构电耦合到衬底210,所述电互连结构包括导电柱260和焊料凸块270(例如,微凸块)。导电柱260可以延伸穿过电互连部分230和衬底210之间的模制化合物250。在一个方面中,焊料凸块270可以与电互连部分230相关联。电子部件221-223类似地连接到衬底210。例如,电子部件221利用延伸穿过电互连部分231和衬底210之间的模制化合物250的导电柱261连接到衬底210。电子部件222利用延伸穿过电互连部分232和衬底210之间的模制化合物250的导电柱262连接到衬底210。电子部件223利用分别延伸穿过电互连部分233a、233b和衬底210之间的模制化合物250的导电柱263a、263b连接到衬底210。用于这些连接的焊料凸块未单独标记。电子部件224由焊料凸块274a、274b连接到衬底210,但由于其接近衬底210而没有导电柱。
在该情况下,电子器件封装200的电互连结构没有电子器件封装100的与焊料凸块相关联并促进或提供与导电柱的连接的焊料帽。因此,导电柱260-363b可以延伸穿过模制化合物250并终止于焊料凸块。
图3示意性示出了根据本公开的另一示例的电子器件封装300的截面图。电子器件封装300在许多方面中类似于图1的电子器件封装100和图2的电子器件封装200。例如,电子器件封装300包括采用堆叠布置的电子部件320-324,其中多个电子部件具有朝向衬底310暴露的电互连部分。此外,电子部件320-324被包封在模制化合物材料350中,并且导电柱延伸穿过电互连部分和衬底310之间的模制化合物。
具体而言,电子部件320利用电互连结构电耦合到衬底310,所述电互连结构包括导电柱360。导电柱360可以延伸穿过电互连部分330和衬底310之间的模制化合物350。电子部件321-323类似地连接到衬底310。例如,电子部件321利用延伸穿过电互连部分331和衬底310之间的模制化合物350的导电柱361连接到衬底310。电子部件322利用延伸穿过电互连部分332和衬底310之间的模制化合物350的导电柱362连接到衬底310。电子部件323利用分别延伸穿过电互连部分333a、333b和衬底310之间的模制化合物350的导电柱363a、363b连接到衬底310。
在该情况下,电子器件封装300的电互连结构没有电子器件封装100、200的焊料凸块和电子器件封装100的焊料帽,焊料凸块和焊料帽可以提供与导电柱的连接。相反,导电柱被直接耦合到它们相应的部件321-323。因此,导电柱360-363b延伸穿过模制化合物250并终止于电互连部分330-333b和衬底310。换言之,导电柱从电互连部分330-333b和衬底310延伸。此外,电子部件324被直接连接到衬底310(例如,连接到互连焊盘)。
电子器件封装100、200、300证明了焊料凸块和焊料帽可以根据需要与本公开的电子器件封装中的导电柱结合使用,并且可以在任何位置使用导电柱、焊料帽和/或焊料凸块的任何组合,以便在给定装置中实现特定的结果或构造。
图4A-图6示出了用于制造电子器件封装的示例性方法或过程的方面。图4A-4E示出了根据本公开的一个示例的用于制造诸如电子器件封装100的电子器件封装的方法的方面。图4A示意性示出了电子部件的衬底110的截面侧视图。导电柱160-163b可以设置在衬底110上,诸如在互连焊盘上。导电柱可以利用任何适当技术或工艺设置在衬底110上。例如,导电柱可以利用沉积工艺(例如,镀敷、印刷、溅射等)“生长”在衬底上。导电柱从衬底110延伸的长度或高度可以是相同或不同的。例如,导电柱160、161、162和163a可以均具有不同长度。导电柱的长度变化可以通过改变特定衬底区域上的电流密度和/或通过材料去除工艺(例如,抛光)来实现。当需要时,导电柱可以以焊料帽(未示出)终止。图4A中所示的构造表示电子器件封装前体的一个实施例。根据本公开,电子器件封装前体可以经受如本文所公开的进一步处理以产生电子器件封装。
如图4B和图4C所示,电子部件120-124可以以堆叠构造布置。堆叠体中的多个电子部件可以包括未被堆叠体中的任何其它电子部件遮挡的暴露的电互连部分。例如,电子部件120具有暴露的电互连部分130,电子部件121具有暴露的电互连部分131,电子部件122具有暴露的电互连部分132,电子部件123在电部件123的相对端处具有暴露的电互连部分133a、133b,并且电子部件124在电部件124的相对端处具有暴露的电互连部分134a、134b。
在一个方面中,管芯附接膜可以任选地设置在两个或更多电子部件之间,以帮助电子部件120-124的堆叠。例如,管芯附接膜140可以设置在电子部件120、121之间,管芯附接膜141可以设置在电子部件121、122之间,管芯附接膜142可以设置在电子部件122、123之间,并且管芯附接膜143可以设置在电子部件123、124之间。
在一个方面中,焊料材料可以与电互连部分相关联。例如,焊料凸块(例如,微凸块)可以设置在电互连部分中的一个或多个电互连部分上。焊料材料可以利用诸如沉积工艺(例如,镀敷、印刷、溅射等)的任何适当技术或工艺设置在电互连部分上。电子部件的堆叠体可以包括具有相同或不同高度的焊料凸块。可以通过任何适当技术或工艺,例如通过改变焊料沉积厚度或双图案化和双镀敷来将焊料凸块制成不同的高度。在一个方面中,在该制造阶段,电子部件中的一个或多个可以不具有与电互连部分相关联的焊料凸块。此外,焊料帽可以设置在焊料凸块上。这通过设置在焊料凸块170上的与电子部件120的电互连部分130相关联的焊料帽180、以及设置在焊料凸块174a、174b上的与电子部件124的电互连部分134a、134b相关联的焊料帽184a、184b来举例说明。因此,根据需要,焊料凸块可以以焊料帽或尖端终止,以促进如下所述的组装。
如图4D所示,导电柱160-163b可以电耦合到电子部件120-123的相应电互连部分130-133b。因此,导电柱160-163b在被电耦合到相应的电互连部分130-133b时可以终止于焊料材料(例如,焊料帽180-183b)。另外,与电子部件124相关联的焊料帽184a、184b可以被电耦合到衬底110。因此,在将电子部件120-124堆叠之后,堆叠组件可以耦合到衬底110上的导电柱160-163b。电互连部分和导电柱的这种耦合可以使用诸如热压接合、质量回流或其它类似技术的任何适当技术或工艺来实现。
图4D中所示的构造表示电子器件封装前体的另一个实施例,其中电子部件120-124处于堆叠构造中,并且多个电子部件的电互连部分被朝向衬底110暴露,并且导电柱160-163b在电子部件的电互连部分130-133b和衬底110之间延伸。在电子器件封装前体的一个方面中,导电柱160-163b终止于焊料材料(例如,焊料帽180-183b)。在电子器件封装前体的另一个方面中,管芯附接膜140-143设置在电子部件120-124中的两个或更多个之间。
在用于制造电子器件封装的方法的一个方面中,电子部件120-124和相关联的电互连结构(例如,导电柱160-163b和焊料材料)可以被包封在模制化合物150中,如图4E所示。焊球(例如,焊球111)也可以被添加到衬底110,以提供如图1所示的电子器件封装100。
图5A-5E示出了根据本公开的一个示例的用于制造诸如电子器件封装200的电子器件封装的方法的方面。图5A示出了以堆叠构造布置的电子部件220-224。堆叠体中的多个电子部件可以包括未被堆叠体中的任何其它电子部件遮挡的暴露的电互连部分。例如,电子部件220具有暴露的电互连部分230,电子部件221具有暴露的电互连部分231,电子部件222具有暴露的电互连部分232,电子部件223在电部件223的相对端处具有暴露的电互连部分233a、233b,并且电子部件224在电部件224的相对端处具有暴露的电互连部分234a、234b。
在一个方面中,管芯附接膜可以任选地设置在电子部件中的两个或更多个之间,以帮助电子部件220-224的堆叠。例如,管芯附接膜240可以设置在电子部件220、221之间,管芯附接膜241可以设置在电子部件221、222之间,管芯附接膜242可以设置在电子部件222、223之间,并且管芯附接膜243可以设置在电子部件223、224之间。
在一个方面中,焊料材料(例如,焊料凸块270、274a、274b)可以与电互连部分相关联。例如,焊料凸块(例如,微凸块)可以设置在电互连部分中的一个或多个上。焊料材料可以利用诸如沉积工艺(例如,镀敷、印刷、溅射等)的任何适当技术或工艺设置在电互连部分上。电子部件的堆叠体可以包括具有相同或不同高度的焊料凸块。
如图5B中所示,堆叠的电子部件220-224和相关联的电互连结构(例如,焊料凸块)可以被封装或包覆模制在模制化合物250中。如图5C所示,可以形成延伸穿过模制化合物250到达电子部件220-223中的一个或多个的电互连部分(即,终止于焊料凸块270-273b)的开口。开口可以通过诸如激光打孔、蚀刻(例如,深反应离子蚀刻)等的任何适当技术或工艺形成在模制化合物250中。例如,开口290-293b可以形成为延伸穿过模制化合物250到达相应的电互连部分230-233b。模制化合物250中的开口290-293b的深度可以相同或不同,其可以取决于电子部件220-224的堆叠体中的电互连部分230-233b的位置以及焊料凸块270-273b的厚度或长度。
图5C中所示的构造表示电子器件封装前体的实施例,其中电子部件220-224处于堆叠构造中,其具有多个电子部件220-223的暴露的电互连部分230-233b,模制化合物250包封电子部件,并且开口(例如,开口290-293b)延伸穿过模制化合物到达电子部件中的一个或多个的电互连部分。在电子器件封装前体的一个方面中,焊料材料(例如,焊料凸块270-273b)与电互连部分中的一个或多个相关联。在电子器件封装前体的另一个方面中,管芯附接膜240-243设置在电子部件220-224中的两个或更多个之间。
如图5D所示,导电柱260-263b可以设置在模制化合物250中的开口290-293b中,使得导电柱电耦合到电子部件220-223的相应电互连部分230-233b,以形成贯穿模具过孔。因此,导电柱260-263b在被电耦合到相应的电互连部分230-233b时,可以终止于焊料材料(例如,焊料凸块270-273b)。在一个方面中,可以通过在开口290-293b中沉积导电材料来形成导电柱260-263b。导电材料可以通过诸如镀敷、印刷、溅射等的任何适当技术或工艺沉积在开口290-293b中。在一个实施例中,焊料材料可以沉积在开口290-293b中以形成导电柱260-263b。因为模制化合物250中的开口290-293b的深度可以相同或不同,所以设置或形成在开口中的导电柱260-263b的长度可以相同或不同。
图5D中所示的构造表示电子器件封装前体的另一实施例,其中电子部件220-224处于堆叠构造中,其具有多个电子部件220-223的暴露的电互连部分230-233b,模制化合物250包封电子部件,开口(例如,开口290-293b)延伸穿过模制化合物到达电子部件中的一个或多个的电互连部分,并且导电柱(例如,导电柱260-263b)设置在模制化合物250中的开口中。在电子器件封装前体的一个方面中,焊料材料(例如,焊料凸块270-273b)与电互连部分中的一个或多个相关联,并且导电柱终止于焊料材料。
在用于制造电子器件封装的方法的一个方面中,衬底210可以电耦合到导电柱260-263b,例如电耦合到衬底210的互连焊盘,如图5E中所示。导电柱260-263b和衬底210的这种耦合可以使用诸如热压接合、质量回流或其它类似技术的任何适当技术或工艺来实现。在一些实施例中,焊料帽(未示出)可以用于将导电柱260-263b和衬底210电耦合。焊球(例如,焊球211)也可以被添加到衬底210,以提供如图2所示的电子器件封装200。
图6示出了根据本公开的另一个示例的用于制造诸如电子器件封装300的电子器件封装的方法的方面。该方法和相关联的电子器件封装前体类似于针对图5A-5D所示出并描述的方法和前体。在该情况下,没有焊料材料(例如,焊料凸块或焊料帽)与电子部件320-323的电互连部分330-333b相关联。因此,模制化合物350中的开口终止于电互连部分330-333b。因此,开口中的导电柱360-363b终止于电互连部分330-333b和衬底310(例如,在互连焊盘上)。焊球(例如,焊球311)也可以被添加到衬底310,以提供如图3所示的电子器件封装300。
图7示意性示出了示例性计算系统401。计算系统401可以包括如本文所公开的电子器件封装400,其耦合到主板402。在一个方面中,计算系统401还可以包括处理器403、存储器装置404、无线电设备405、冷却系统(例如,散热器和/或散热片)406、端口407、插槽、或可以被可操作地耦合到主板402的任何其它适当装置或部件。计算系统401可以包括任何类型的计算系统,例如台式计算机、膝上型计算机、平板电脑、智能电话、服务器、可穿戴电子装置等。其它实施例不需要包括图7中指定的全部特征,并且可以包括图7中未指定的替代特征。
示例
以下示例涉及其它实施例。
在一个示例中,提供了一种电子器件封装,其包括:衬底;采用堆叠构造的第一和第二电子部件,其中,第一和第二电子部件中的每一个包括朝向衬底暴露的电互连部分;包封第一和第二电子部件的模制化合物;以及导电柱,所述导电柱延伸穿过第一和第二电子部件中的至少一个的电互连部分与衬底之间的模制化合物。
在电子器件封装的一个示例中,导电柱从衬底延伸。
在一个示例中,电子器件封装包括焊料材料,其中导电柱终止于所述焊料材料。
在电子器件封装的一个示例中,焊料材料包括焊料凸块和焊料帽中的至少一个。
在电子器件封装的一个示例中,焊料材料包括银、锡或其组合。
在电子器件封装的一个示例中,焊料凸块包括微凸块。
在电子器件封装的一个示例中,焊料凸块与电互连部分相关联。
在电子器件封装的一个示例中,焊料帽与焊料凸块相关联。
在电子器件封装的一个示例中,导电柱从电互连部分延伸。
在一个示例中,电子器件封装包括设置在第一和第二电子部件之间的管芯附接膜。
在电子器件封装的一个示例中,导电柱具有大于大约50μm的厚度。
在电子器件封装的一个示例中,导电柱具有小于大约0.1欧姆的电阻。
在电子器件封装的一个示例中,导电柱包括金属材料。
在电子器件封装的一个示例中,金属材料包括铜。
在电子器件封装的一个示例中,模制化合物包括环氧树脂。
在一个示例中,提供了一种电子器件封装前体,其包括衬底和从衬底延伸的不同长度的导电柱。
在一个示例中,电子器件封装前体包括采用堆叠构造的第一和第二电子部件,第一和第二电子部件中的每一个包括朝向衬底暴露的电互连部分,其中导电柱在第一和第二电子部件的电互连部分与衬底之间延伸。
在一个示例中,电子器件封装前体包括与电互连部分相关联的焊料材料,其中导电柱终止于焊料材料。
在电子器件封装前体的一个示例中,焊料材料包括银、锡或其组合。
在电子器件封装前体的一个示例中,焊料材料包括焊料凸块和焊料帽中的至少一个。
在电子器件封装前体的一个示例中,焊料凸块包括微凸块。
在电子器件封装前体的一个示例中,焊料帽与焊料凸块相关联。
在一个示例中,电子器件封装前体包括设置在第一和第二电子部件之间的管芯附接膜。
在电子器件封装前体的一个示例中,导电柱中的每一个具有大于大约50μm的厚度。
在电子器件封装前体的一个示例中,导电柱中的每一个具有小于大约0.1欧姆的电阻。
在电子器件封装前体的一个示例中,导电柱包括金属材料。
在电子器件封装前体的一个示例中,金属材料包括铜。
在一个示例中,提供了电子器件封装前体,其包括:采用堆叠构造的第一和第二电子部件,其中,第一和第二电子部件中的每一个包括暴露的电互连部分;包封第一和第二电子部件的模制化合物;以及开口,其延伸穿过模制化合物到达第一和第二电子部件中的至少一个的电互连部分。
在一个示例中,电子器件封装前体包括与电互连部分相关联的焊料材料块。
在电子器件封装前体的一个示例中,焊料材料包括银、锡或其组合。
在电子器件封装前体的一个示例中,焊料材料包括焊料凸块和焊料帽中的至少一个。
在电子器件封装前体的一个示例中,焊料凸块包括微凸块。
在电子器件封装前体的一个示例中,焊料帽与焊料凸块相关联。
在一个示例中,电子器件封装前体包括设置在第一和第二电子部件之间的管芯附接膜。
在一个示例中,电子器件封装前体包括设置在模制化合物中的开口中的导电柱。
在电子器件封装前体的一个示例中,导电柱具有大于大约50μm的厚度。
在电子器件封装前体的一个示例中,导电柱具有小于大约0.1欧姆的电阻。
在电子器件封装前体的一个示例中,导电柱包括金属材料。
在电子器件封装前体的一个示例中,金属材料包括铜。
在一个示例中,提供了一种计算系统,其包括主板和可操作地耦合到主板的电子器件封装。电子器件封装包括:衬底;采用堆叠构造的第一和第二电子部件,其中,第一和第二电子部件中的每一个包括朝向衬底暴露的电互连部分;包封第一和第二电子部件的模制化合物;以及导电柱,所述导电柱延伸穿过第一和第二电子部件中的至少一个的电互连部分与衬底之间的模制化合物。
在计算系统的一个示例中,计算系统包括台式计算机、膝上型计算机、平板电脑、智能电话、服务器、可穿戴电子装置或其组合。
在计算系统的一个示例中,计算系统还包括可操作地耦合到主板的处理器、存储器装置、散热器、无线电设备、插槽、端口或其组合。
在一个示例中,提供了一种用于制造电子器件封装的方法,其包括:提供衬底,在衬底上设置第一导电柱,以及在衬底上设置第二导电柱,其中,第一和第二导电柱的长度不同。
在一个示例中,用于制造电子器件封装的方法包括:以堆叠构造布置第一和第二电子部件,其中,第一和第二电子部件中的每一个包括暴露的电互连部分;以及将第一和第二导电柱分别电耦合到第一和第二电子部件的电互连部分。
在一个示例中,用于制造电子器件封装的方法包括:将焊料材料与电互连部分相关联,其中第一和第二导电柱在被电耦合到相应电互连部分时终止于焊料材料。
在用于制造电子器件封装的方法的一个示例中,焊料材料包括银、锡或其组合。
在用于制造电子器件封装的方法的一个示例中,将焊料材料与电互连部分相关联包括在电互连部分中的至少一个上设置焊料凸块。
在用于制造电子器件封装的方法的一个示例中,将焊料材料与电互连部分相关联还包括在焊料凸块上设置焊料帽。
在用于制造电子器件封装的方法的一个示例中,焊料凸块包括微凸块。
在一个示例中,用于制造电子器件封装的方法包括在第一和第二电子部件之间设置管芯附接膜。
在一个示例中,用于制造电子器件封装的方法包括将第一和第二电子部件包封在模制化合物中。
在用于制造电子器件封装的方法的一个示例中,导电柱中的每一个具有大于大约50μm的厚度。
在用于制造电子器件封装的方法的一个示例中,导电柱中的每一个具有小于大约0.1欧姆的电阻。
在用于制造电子器件封装的方法的一个示例中,导电柱包括金属材料。
在用于制造电子器件封装的方法的一个示例中,金属材料包括铜。
在一个示例中,提供了一种用于制造电子器件封装的方法,包括:以堆叠构造布置第一和第二电子部件,其中,第一和第二电子部件中的每一个包括暴露的电互连部分;在模制化合物中包封第一和第二电子部件;以及形成延伸穿过模制化合物到达第一和第二电子部件中的至少一个的电互连部分的开口。
在一个示例中,用于制造电子器件封装的方法包括将焊料材料与电互连部分相关联。
在用于制造电子器件封装的方法的一个示例中,焊料材料包括银、锡或其组合。
在用于制造电子器件封装的方法的一个示例中,将焊料材料与电互连部分相关联包括在电互连部分中的至少一个上设置焊料凸块。
在用于制造电子器件封装的方法的一个示例中,焊料凸块包括微凸块。
在一个示例中,用于制造电子器件封装的方法包括在第一和第二电子部件之间设置管芯附接膜。
在一个示例中,用于制造电子器件封装的方法包括在模制化合物中的开口中设置导电柱,使得导电柱电耦合到第一和第二电子部件中的至少一个的电互连部分。
在用于制造电子器件封装的方法的一个示例中,导电柱具有大于大约50μm的厚度。
在用于制造电子器件封装的方法的一个示例中,导电柱具有小于大约0.1欧姆的电阻。
在用于制造电子器件封装的方法的一个示例中,导电柱包括金属材料。
在用于制造电子器件封装的方法的一个示例中,金属材料包括铜。
在一个示例中,用于制造电子器件封装的方法包括将衬底电耦合到导电柱。
虽然前述示例例示了一个或多个特定应用中的具体实施例,但是对于本领域的普通技术人员而言显而易见的是,可以对实施方式的形式、用法和细节进行多种修改,而不脱离本文阐述的原理和概念。
Claims (67)
1.一种电子器件封装,包括:
衬底;
采用堆叠构造的第一电子部件和第二电子部件,其中,所述第一电子部件和所述第二电子部件中的每一个包括朝向所述衬底暴露的电互连部分;
模制化合物,所述模制化合物包封所述第一电子部件和所述第二电子部件;以及
导电柱,所述导电柱延伸穿过所述第一电子部件和所述第二电子部件中的至少一个的所述电互连部分与所述衬底之间的所述模制化合物。
2.根据权利要求1所述的电子器件封装,其中,所述导电柱从所述衬底延伸。
3.根据权利要求2所述的电子器件封装,还包括焊料材料,其中,所述导电柱终止于所述焊料材料。
4.根据权利要求2所述的电子器件封装,其中,所述焊料材料包括焊料凸块和焊料帽中的至少一个。
5.根据权利要求4所述的电子器件封装,其中,所述焊料材料包括银、锡或其组合。
6.根据权利要求4所述的电子器件封装,其中,所述焊料凸块包括微凸块。
7.根据权利要求4所述的电子器件封装,其中,所述焊料凸块与所述电互连部分相关联。
8.根据权利要求7所述的电子器件封装,其中,所述焊料帽与所述焊料凸块相关联。
9.根据权利要求1所述的电子器件封装,其中,所述导电柱从所述电互连部分延伸。
10.根据权利要求1所述的电子器件封装,还包括设置在所述第一电子部件和所述第二电子部件之间的管芯附接膜。
11.根据权利要求1所述的电子器件封装,其中,所述导电柱具有大于大约50μm的厚度。
12.根据权利要求1所述的电子器件封装,其中,所述导电柱具有小于大约0.1欧姆的电阻。
13.根据权利要求1所述的电子器件封装,其中,所述导电柱包括金属材料。
14.根据权利要求13所述的电子器件封装,其中,所述金属材料包括铜。
15.根据权利要求1所述的电子器件封装,其中,所述模制化合物包括环氧树脂。
16.一种电子器件封装前体,包括:
衬底;以及
从所述衬底延伸的具有不同长度的导电柱。
17.根据权利要求16所述的电子器件封装前体,还包括采用堆叠构造的第一电子部件和第二电子部件,所述第一电子部件和所述第二电子部件中的每一个包括朝向所述衬底暴露的电互连部分,其中,所述导电柱在所述第一电子部件和所述第二电子部件的所述电互连部分与所述衬底之间延伸。
18.根据权利要求17所述的电子器件封装前体,还包括与所述电互连部分相关联的焊料材料,其中,所述导电柱终止于所述焊料材料。
19.根据权利要求18所述的电子器件封装前体,其中,所述焊料材料包括银、锡或其组合。
20.根据权利要求18所述的电子器件封装前体,其中,所述焊料材料包括焊料凸块和焊料帽中的至少一个。
21.根据权利要求20所述的电子器件封装前体,其中,所述焊料凸块包括微凸块。
22.根据权利要求20所述的电子器件封装前体,其中,所述焊料帽与所述焊料凸块相关联。
23.根据权利要求17所述的电子器件封装前体,还包括设置在所述第一电子部件和所述第二电子部件之间的管芯附接膜。
24.根据权利要求16所述的电子器件封装前体,其中,所述导电柱中的每一个具有大于大约50μm的厚度。
25.根据权利要求16所述的电子器件封装前体,其中,所述导电柱中的每一个具有小于大约0.1欧姆的电阻。
26.根据权利要求16所述的电子器件封装前体,其中,所述导电柱包括金属材料。
27.根据权利要求26所述的电子器件封装前体,其中,所述金属材料包括铜。
28.一种电子器件封装前体,包括:
采用堆叠构造的第一电子部件和第二电子部件,其中,所述第一电子部件和所述第二电子部件中的每一个包括暴露的电互连部分;
模制化合物,所述模制化合物包封所述第一电子部件和所述第二电子部件;以及
开口,所述开口延伸穿过所述模制化合物到达所述第一电子部件和所述第二电子部件中的至少一个的所述电互连部分。
29.根据权利要求28所述的电子器件封装前体,还包括与所述电互连部分相关联的焊料材料。
30.根据权利要求29所述的电子器件封装前体,其中,所述焊料材料包括银、锡或其组合。
31.根据权利要求29所述的电子器件封装前体,其中,所述焊料材料包括焊料凸块和焊料帽中的至少一个。
32.根据权利要求31所述的电子器件封装前体,其中,所述焊料凸块包括微凸块。
33.根据权利要求31所述的电子器件封装前体,其中,所述焊料帽与所述焊料凸块相关联。
34.根据权利要求28所述的电子器件封装前体,还包括设置在所述第一电子部件和所述第二电子部件之间的管芯附接膜。
35.根据权利要求28所述的电子器件封装前体,还包括设置在所述模制化合物中的所述开口中的导电柱。
36.根据权利要求35所述的电子器件封装前体,其中,所述导电柱具有大于大约50μm的厚度。
37.根据权利要求35所述的电子器件封装前体,其中,所述导电柱具有小于大约0.1欧姆的电阻。
38.根据权利要求35所述的电子器件封装前体,其中,所述导电柱包括金属材料。
39.根据权利要求38所述的电子器件封装前体,其中,所述金属材料包括铜。
40.一种计算系统,包括:
主板;以及
根据权利要求1-15中任一项所述的电子器件封装,其可操作地耦合到所述主板。
41.根据权利要求41所述的系统,其中,所述计算系统包括台式计算机、膝上型计算机、平板电脑、智能电话、服务器、可穿戴电子装置或其组合。
42.根据权利要求41所述的系统,还包括可操作地耦合到所述主板的处理器、存储器装置、散热器、无线电设备、插槽、端口或其组合。
43.一种用于制造电子器件封装的方法,包括:
提供衬底;
在所述衬底上设置第一导电柱;以及
在所述衬底上设置第二导电柱,其中,所述第一导电柱和所述第二导电柱的长度不同。
44.根据权利要求43所述的方法,还包括:
以堆叠构造布置第一电子部件和第二电子部件,其中,所述第一电子部件和所述第二电子部件中的每一个包括暴露的电互连部分;以及
将所述第一导电柱和所述第二导电柱分别电耦合到所述第一电子部件和所述第二电子部件的所述电互连部分。
45.根据权利要求44所述的方法,还包括将焊料材料与所述电互连部分相关联,其中,所述第一导电柱和所述第二导电柱在被电耦合到相应的所述电互连部分时终止于所述焊料材料。
46.根据权利要求45所述的方法,其中,所述焊料材料包括银、锡或其组合。
47.根据权利要求45所述的方法,其中,将焊料材料与所述电互连部分相关联包括在所述电互连部分中的至少一个上设置焊料凸块。
48.根据权利要求47所述的方法,其中,将焊料材料与所述电互连部分相关联还包括在所述焊料凸块上设置焊料帽。
49.根据权利要求47所述的方法,其中,所述焊料凸块包括微凸块。
50.根据权利要求44所述的方法,还包括在所述第一电子部件和所述第二电子部件之间设置管芯附接膜。
51.根据权利要求44所述的方法,还包括将所述第一电子部件和所述第二电子部件包封在模制化合物中。
52.根据权利要求43所述的方法,其中,所述导电柱中的每一个具有大于大约50μm的厚度。
53.根据权利要求43所述的方法,其中,所述导电柱中的每一个具有小于大约0.1欧姆的电阻。
54.根据权利要求43所述的方法,其中,所述导电柱包括金属材料。
55.根据权利要求54所述的方法,其中,所述金属材料包括铜。
56.一种用于制造电子器件封装的方法,包括:
以堆叠构造布置第一电子部件和第二电子部件,其中,所述第一电子部件和所述第二电子部件中的每一个包括暴露的电互连部分;
将所述第一电子部件和所述第二电子部件包封在模制化合物中;以及
形成延伸穿过所述模制化合物到达所述第一电子部件和所述第二电子部件中的至少一个的所述电互连部分的开口。
57.根据权利要求56所述的方法,还包括使焊料材料与所述电互连部分相关联。
58.根据权利要求57所述的方法,其中,所述焊料材料包括银、锡或其组合。
59.根据权利要求57所述的方法,其中,使焊料材料与所述电互连部分相关联包括在所述电互连部分中的至少一个上设置焊料凸块。
60.根据权利要求59所述的方法,其中,所述焊料凸块包括微凸块。
61.根据权利要求56所述的方法,还包括在所述第一电子部件和所述第二电子部件之间设置管芯附接膜。
62.根据权利要求56所述的方法,还包括在所述模制化合物中的所述开口中设置导电柱,使得所述导电柱被电耦合到所述第一电子部件和所述第二电子部件中的至少一个的所述电互连部分。
63.根据权利要求62所述的方法,其中,所述导电柱具有大于大约50μm的厚度。
64.根据权利要求62所述的方法,其中,所述导电柱具有小于大约0.1欧姆的电阻。
65.根据权利要求62所述的方法,其中,所述导电柱包括金属材料。
66.根据权利要求65所述的方法,其中,所述金属材料包括铜。
67.根据权利要求62所述的方法,还包括将衬底电耦合到所述导电柱。
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WO (1) | WO2018063413A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111739880A (zh) * | 2020-05-14 | 2020-10-02 | 甬矽电子(宁波)股份有限公司 | 半导体封装结构和半导体封装结构制作方法 |
CN112038328A (zh) * | 2019-06-03 | 2020-12-04 | 安靠科技新加坡控股私人有限公司 | 半导体装置及相关方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102643424B1 (ko) | 2019-12-13 | 2024-03-06 | 삼성전자주식회사 | 반도체 패키지 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100193930A1 (en) * | 2009-02-02 | 2010-08-05 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor devices having conductive vias and methods of forming the same |
US20120025365A1 (en) * | 2010-07-27 | 2012-02-02 | Tessera Research Llc | Microelectronic packages with nanoparticle joining |
US20150380377A1 (en) * | 2013-11-22 | 2015-12-31 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US20200075551A1 (en) * | 2018-09-04 | 2020-03-05 | Samsung Electronics Co., Ltd. | Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5998864A (en) * | 1995-05-26 | 1999-12-07 | Formfactor, Inc. | Stacking semiconductor devices, particularly memory chips |
JP2002076252A (ja) * | 2000-08-31 | 2002-03-15 | Nec Kyushu Ltd | 半導体装置 |
US6492726B1 (en) * | 2000-09-22 | 2002-12-10 | Chartered Semiconductor Manufacturing Ltd. | Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection |
US7381593B2 (en) * | 2004-08-05 | 2008-06-03 | St Assembly Test Services Ltd. | Method and apparatus for stacked die packaging |
JP2006173232A (ja) * | 2004-12-14 | 2006-06-29 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP4851794B2 (ja) * | 2006-01-10 | 2012-01-11 | カシオ計算機株式会社 | 半導体装置 |
US7550857B1 (en) * | 2006-11-16 | 2009-06-23 | Amkor Technology, Inc. | Stacked redistribution layer (RDL) die assembly package |
US20090051043A1 (en) * | 2007-08-21 | 2009-02-26 | Spansion Llc | Die stacking in multi-die stacks using die support mechanisms |
KR101660430B1 (ko) * | 2009-08-14 | 2016-09-27 | 삼성전자 주식회사 | 반도체 패키지 |
KR20100134354A (ko) * | 2009-06-15 | 2010-12-23 | 삼성전자주식회사 | 반도체 패키지, 스택 모듈, 카드 및 전자 시스템 |
US8076184B1 (en) * | 2010-08-16 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die |
KR20120035297A (ko) * | 2010-10-05 | 2012-04-16 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
US8952516B2 (en) * | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
KR101831938B1 (ko) * | 2011-12-09 | 2018-02-23 | 삼성전자주식회사 | 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지 |
CN104885217A (zh) * | 2012-10-23 | 2015-09-02 | 泰塞拉公司 | 两个或多个晶元的多晶元堆叠 |
RU2629904C2 (ru) * | 2013-09-27 | 2017-09-04 | Интел Корпорейшн | Способ соединения многоуровневых полупроводниковых устройств |
KR20150049712A (ko) * | 2013-10-30 | 2015-05-08 | 에스케이하이닉스 주식회사 | 수직 인터포저를 갖는 패키지 기판과 그 제조방법 및 이를 이용한 스택 패키지 |
KR102110405B1 (ko) * | 2013-11-01 | 2020-05-14 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 그 제조방법 |
KR101605600B1 (ko) * | 2014-02-04 | 2016-03-22 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 |
US20150262902A1 (en) * | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
US9418974B2 (en) * | 2014-04-29 | 2016-08-16 | Micron Technology, Inc. | Stacked semiconductor die assemblies with support members and associated systems and methods |
KR20160055100A (ko) * | 2014-10-03 | 2016-05-17 | 인텔 코포레이션 | 수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지 |
TWI556368B (zh) * | 2015-01-16 | 2016-11-01 | 南茂科技股份有限公司 | 晶片封裝結構及其製作方法 |
US9564419B2 (en) * | 2015-03-26 | 2017-02-07 | Macronix International Co., Ltd. | Semiconductor package structure and method for manufacturing the same |
US9917072B2 (en) * | 2015-09-21 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process |
US10049953B2 (en) * | 2015-09-21 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors |
WO2017049585A1 (en) * | 2015-09-25 | 2017-03-30 | Intel Corporation | Method, apparatus and system to interconnect packaged integrated circuit dies |
US9984998B2 (en) * | 2016-01-06 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices employing thermal and mechanical enhanced layers and methods of forming same |
US20170287870A1 (en) * | 2016-04-01 | 2017-10-05 | Powertech Technology Inc. | Stacked chip package structure and manufacturing method thereof |
TWI567897B (zh) * | 2016-06-02 | 2017-01-21 | 力成科技股份有限公司 | 薄型扇出式多晶片堆疊封裝構造與製造方法 |
US9825007B1 (en) * | 2016-07-13 | 2017-11-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with molding layer and method for forming the same |
US11469215B2 (en) * | 2016-07-13 | 2022-10-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with molding layer and method for forming the same |
US10727208B2 (en) * | 2016-09-29 | 2020-07-28 | Intel Corporation | Prepackaged stair-stacked memory module in a chip scale system in package, and methods of making same |
US20180096946A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Semiconductor packages having a fiducial marker and methods for aligning tools relative to the fiducial marker |
WO2018058548A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Stair-stacked dice device in system in package, and methods of making same |
WO2018112914A1 (en) * | 2016-12-23 | 2018-06-28 | Intel Corporation | Vertical bond- wire stacked chip-scale package with application-specific integrated circuit die on stack, and methods of making same |
US11158608B2 (en) * | 2019-09-25 | 2021-10-26 | Powertech Technology Inc. | Semiconductor package including offset stack of semiconductor dies between first and second redistribution structures, and manufacturing method therefor |
CN111066144B (zh) * | 2019-11-29 | 2021-10-15 | 长江存储科技有限责任公司 | 芯片封装结构及其制造方法 |
US11289130B2 (en) * | 2020-08-20 | 2022-03-29 | Macronix International Co., Ltd. | Memory device |
JP2022129462A (ja) * | 2021-02-25 | 2022-09-06 | キオクシア株式会社 | 半導体装置および半導体装置の製造方法 |
-
2016
- 2016-10-01 US US16/330,056 patent/US20190229093A1/en not_active Abandoned
- 2016-10-01 CN CN201680088895.6A patent/CN109643702A/zh active Pending
- 2016-10-01 KR KR1020197006072A patent/KR102569815B1/ko active IP Right Grant
- 2016-10-01 DE DE112016007295.3T patent/DE112016007295T5/de active Pending
- 2016-10-01 WO PCT/US2016/055079 patent/WO2018063413A1/en active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100193930A1 (en) * | 2009-02-02 | 2010-08-05 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor devices having conductive vias and methods of forming the same |
US20120025365A1 (en) * | 2010-07-27 | 2012-02-02 | Tessera Research Llc | Microelectronic packages with nanoparticle joining |
US20150380377A1 (en) * | 2013-11-22 | 2015-12-31 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US20200075551A1 (en) * | 2018-09-04 | 2020-03-05 | Samsung Electronics Co., Ltd. | Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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