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KR20160055100A - 수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지 - Google Patents

수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지 Download PDF

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KR20160055100A
KR20160055100A KR1020157023974A KR20157023974A KR20160055100A KR 20160055100 A KR20160055100 A KR 20160055100A KR 1020157023974 A KR1020157023974 A KR 1020157023974A KR 20157023974 A KR20157023974 A KR 20157023974A KR 20160055100 A KR20160055100 A KR 20160055100A
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KR
South Korea
Prior art keywords
conductive
die
electronic
mold
package
Prior art date
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Application number
KR1020157023974A
Other languages
English (en)
Inventor
준펭 자오
쳉 양
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

일부 형태들은 상면을 포함하는 다이 및 상면으로부터 연장하는 도전성 기둥 - 도전성 기둥은 도전성 기둥이 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않음 -을 포함하는 전자 조립체와 관련된다. 다른 형태들은 전자 조립체들의 스택을 포함하고, 각각의 전자 조립체는 상면을 갖는 다이 및 상면으로부터 연장하는 복수의 도전성 기둥을 포함하고, 각각의 도전성 기둥은 도전성 기둥이 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않고, 전자 조립체들의 스택은 오버랩핑 구성으로 배열되고, 각각의 전자 조립체 상의 복수의 도전성 기둥은 다른 전자 조립체에 의해 커버되지 않는 전자 패키지와 관련된다.

Description

수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지{OVERLAPPING STACKED DIE PACKAGE WITH VERTICAL COLUMNS}
본 명세서에서 설명되는 실시예들은 일반적으로 적층형 다이 패키지들에 관한 것으로서, 특히 도전성 기둥들을 포함하는 오버랩핑 적층형 다이 패키지들에 관한 것이다.
모바일 제품들(예를 들어, 이동 전화, 스마트폰, 태블릿 컴퓨터 등)은 이용 가능 공간이 매우 제한적인데, 그 이유는 통상적으로 (많은 물리 및 전기 파라미터 중에서 특히) 칩/패키지 면적 및 높이에 대한 심각한 제한들이 존재하기 때문이다. 따라서, 시스템 보드(예로서, 인쇄 회로 보드(PCB)) 상의 전자 컴포넌트들(예로서, 패키킹된 칩 및 개별 장치, 통합 수동형 장치(IPD), 표면 실장 장치(SMD) 등)의 크기를 줄이는 것이 매우 중요하다.
전통적인 적층형 전자 컴포넌트들은 통상적으로 비교적 큰 z-높이를 필요로 하며, 이는 그들이 특히, 여러 개의 칩, IPD 또는 SMD가 조립되고/되거나 서로 적층되는 것이 필요할 때, 모바일 제품들의 하우징 내에 삽입되는 것을 더 어렵게 만든다. 게다가, 대부분의 전자 컴포넌트들에서와 같이, 전기적 성능의 향상의 목표가 통상적으로 존재하다.
하이 다이 카운트(high die count) 적층형 다이 패키지들을 위한 2개의 기존 패키징 방법이 존재한다. 한 가지 방법은 와이어 본드 기반 패키지를 형성하는 것으로 기판 및 오버몰드(overmold)가 패키지에 여분의 z-높이를 추가한다. 게다가, 통상적으로 와이어 본드 기반 패키지도 패키지들에서 사용되는 와이어들의 수 및 길이로 인해 그들의 성능이 제한된다.
하이 다이 카운트 적층형 다이 패키지들을 위한 다른 하나의 기존 패키징 방법은 스루 실리콘 비아(Thru Silicon Via; TSV) 기술을 이용한다. TSV를 이용하는 하이 다이 카운트 적층형 다이 패키지들은 통상적으로 비교적 높은 속도를 갖는다. 그러나, TSV로는 z 높이 감소가 여전히 어렵다. 게다가, TSV 기술을 이용하여 형성되는 비아들은 종종 실리콘 상의 귀중한 공간을 고갈시킨다. TSV 기술의 이용과 관련된 비교적 높은 제조 비용도 통상적으로 존재하며, 이는 TSV 기술을 이용하여 하이 다이 카운트 적층형 다이 패키지들을 생산하는 비용을 더 증가시킨다. 전통적인 16 다이 BGA 적층형 다이 패키지의 통상적인 z 높이는 1.35 ㎜이고, 각각의 다이는 35 ㎛로 얇다.
도 1은 예시적인 다이의 측면도이다.
도 2는 도 1에 도시된 예시적인 다이의 측면도로서, 다이 상에는 적어도 하나의 도전성 기둥이 형성된다.
도 3은 도 2에 도시된 도전성 기둥의 확대 측면도이다.
도 4는 도 2에 도시된 다이의 평면도이다.
도 5는 전자 조립체들의 오버랩핑 스택을 포함하는 패키지의 측면도이다.
도 6은 도 5에 도시된 패키지의 평면도이다.
도 7은 도 5 및 6에 도시된 패키지의 패키지의 측면도로서, 여기서 다이들의 오버랩핑 스택은 몰드 내에 봉입된다.
도 8은 도 7에 도시된 패키지의 측면도로서, 여기서는 다이들의 오버랩핑 스택 상의 기둥들을 노출시키기 위해 몰드의 일부가 제거되었다.
도 9는 도 8에 도시된 패키지의 측면도로서, 여기서는 재분배층이 다이들의 오버랩핑 스택의 노출된 기둥들 상에 배치된다.
도 10은 도 9에 도시된 패키지의 측면도로서, 여기서는 솔더 범프들이 다이들의 오버랩핑 스택의 재분배 층 상에 배치된다.
도 11은 도 10에 도시된 패키지의 측면도로서, 여기서는 유사한 추가적인 패키지가 반전되고, 도 10에 도시된 패키지 상의 솔더 볼들과 정렬된다.
도 12는 전자 조립체들의 스택을 오버랩핑하여 전자 패키지를 형성하는 방법을 나타내는 흐름도이다.
도 13은 본 명세서에서 설명되는 전자 조립체들 및/또는 전자 패키지들을 포함하는 전자 장치의 블록도이다.
도 14는 다른 전자 장치의 측면도이다.
아래의 설명 및 도면들은 이 분야의 기술자들이 특정 실시예들을 실시하는 것을 가능하게 할 만큼 충분히 그들을 설명한다. 다른 실시예들은 구조, 논리, 전기 및 기타 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들 내에 포함되거나 그들을 대체할 수 있다. 청구항들에서 설명되는 실시예들은 그러한 청구항들의 모든 이용 가능한 균등물들을 포함한다.
본원에서 사용되는 바와 같은 "수평"과 같은 배향 용어는 웨이퍼 또는 기판의 배향에 관계없이 웨이퍼 또는 기판의 전통적인 평면 또는 표면에 평행한 평면에 대해 정의된다. 용어 "수직"은 위에서 정의된 바와 같은 수평에 수직인 방향을 지칭한다. "상(on)", ("측벽"에서와 같은) "측(side)", "더 높은", "더 낮은", "위(over)" 및 "아래(under)"와 같은 전치사들은 웨이퍼 또는 기판의 배향에 관계없이 웨이퍼 또는 기판의 상면 상에 있는 전통적인 평면 또는 표면에 대해 정의된다.
본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 하이 다이 카운트 적층형 다이 패키지들을 형성하기 위한 본드 패키징 기술 및 TSV 기술의 이용과 관련된 단점들을 해결할 수 있다. 게다가, 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 하이 다이 카운트 적층형 다이 패키지들의 전기적 성능을 향상시킬 수 있다.
본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 전통적인 TSV 기술을 이용하여 하이 다이 카운트 적층형 다이 패키지들을 형성하는 것을 능가하는 일부 이익들을 제공할 수 있다.
첫째, 더 작은 다이 대 다이 간격/공간이 달성될 수 있다. 전통적인 TSV 기술은 통상적으로 수십 마이크로미터인 간격을 생성하지만, 본 명세서에서 설명되는 조립체들, 패키지들 및 방법들은 5 ㎛ 이하인 간격을 생성할 수 있다. 이러한 더 작은 간격은 하이 다이 카운트 적층형 다이 패키지들의 전체 크기 및 두께를 줄일 수 있다.
둘째, 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들의 실리콘 이용 효율은 TSV 기술보다 높을 수 있는데, 그 이유는 TSV 기술이 실리콘의 주변 영역들을 통해 비아들을 제조해야 하기 때문이다. 비아 형성을 위한 개구들을 생성하기 위해 실리콘 내에 개구들을 형성해야 할 이러한 필요성은 (i) 실리콘 상의 귀중한 공간을 사용하고, (ii) 하이 다이 카운트 적층형 다이 패키지들의 형성과 관련된 제조 비용을 증가시킨다. 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 비아들을 위해 실리콘 내에 개구들을 형성하기 위한 어떠한 타입의 제조도 필요로 하지 않는다.
마지막으로, 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 기존의 와이어 본드 장비를 이용하여 다이의 상면 상에 도전성 기둥들을 형성할 수 있다. 기존 와이어 본드 장비를 잠재적으로 이용할 수 있는 이러한 능력은 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들의 제작과 관련된 비용을 줄일 수 있다.
본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 전통적인 기판 기반 와이어 본드 기술의 이용을 능가하는 일부 이익들을 제공할 수 있다.
첫째, 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들은 개선된 전기적 성능을 제공할 수 있다. 전기적 성능이 더 양호할 수 있는 이유는 도전성 기둥들이 전통적인 와이어 본드 기술에서 사용되는 와이어들보다 짧기 때문이다.
둘째, 본 명세서에서 설명되는 전자 조립체들, 패키지들 및 방법들의 전체 크기는 전통적인 와이어 본드 기술을 이용하는 기판 기반 패키지보다 훨씬 작을 수 있다. 전체 크기를 줄일 수 있는 이유는 (i) 와이어 본딩에 통상적으로 필요한 기판 상의 X-Y 공간이 절약될 수 있고, (ii) 와이어 본딩에 사용되는 도전성 와이어들에 통상적으로 필요한 추가 오버몰딩을 제거하여 z 높이를 줄일 수 있으며, (iii) 와이어 본딩이 필요하지 않으므로 기판이 필요하지 않기 때문이다.
도 1은 예시적인 다이(11)의 측면도이고, 도 2는 도 1에 도시된 예시적인 다이(11)의 측면도로서, 다이(11) 상에는 전자 조립체(10)를 생성하기 위해 적어도 하나의 도전성 기둥(13)이 형성된다. 도 3은 도 2에 도시된 도전성 기둥(13)의 확대 측면도이고, 도 4는 도 2에 도시된 전자 조립체(10)의 평면도이다.
도 2-4는 상면(12)을 갖는 다이(11)(또는 소정의 다른 형태의 전자 컴포넌트)를 포함하는 전자 조립체(10)를 도시한다. 전자 조립체(10)는 상면(12)으로부터 연장하는 도전성 기둥(13)을 더 포함하며, 따라서 도전성 기둥(13)은 도전성 기둥(13)이 다이(11)와 결합되는 곳 외에는 어떠한 다른 재료에 의해서도 둘러싸이지 않는다.
일례로서, 도전성 기둥(13)은 수백 ㎛의 길이를 가질 수 있다. 도전성 기둥(13)은 도면들에 도시된 것만큼 높은 종횡비를 갖지 않을 수 있다(즉, 도전성 기둥(13)은 축척으로 도시되지 않는다). 도전성 기둥(13)의 종횡비에 대한 예시적인 범위는 1 내지 20일 것이다.
도 2-4에 도시된 예시적인 전자 조립체(10)에서, 다이(11)는 도전성 패드(14)를 포함하며, 따라서 도전성 기둥(13)은 다이(11) 상의 도전성 패드(14)로부터 연장한다. 도 1-4에 도시된 도전성 패드(14)는 도전성 기둥(13)과의 결합을 위해 다이(11)의 상면(12) 상에 포함될 수 있는 도체의 일례일 뿐이라는 점에 유의해야 한다.
게다가, 도전성 기둥(13)은 도전성 패드(14)에 결합되는 구 부분(16) 및 구 부분(16)으로부터 연장하는 원통 부분(17)을 포함할 수 있다. 도전성 기둥(13)에 대해 다른 형태들이 고려된다는 점에 유의해야 한다. 도전성 기둥(13)의 구성 및 크기는 (많은 팩터 가운데 특히) 전자 조립체(10)의 전체 설계는 물론, 도전성 기둥(13)의 제조와 관련된 제조 고려 사항들에 부분적으로 의존할 것이다.
도 4에 도시된 바와 같이, 도전성 기둥(13)은 상면(12)으로부터 연장하는 복수의 도전성 기둥(13)의 일부일 수 있으며, 따라서 각각의 도전성 기둥(13)은 도전성 기둥(13)이 다이(11)에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않는다. 도 4에 도시된 예시적인 전자 조립체(10)에서, 복수의 도전성 기둥(13)은 다이(11)의 하나의 에지(18) 근처에 일렬로 정렬된다.
복수의 도전성 기둥(13)은 다이(11)의 상면(12) 상에 임의의 방식으로 배열될 수 있다는 점에 유의해야 한다. 예로서, 복수의 도전성 기둥(13)은 다이(11)의 상면(12) 상에 L 형상, C 형상 또는 다중 행 구성으로 배열될 수 있다. 다이(11)의 상면(12) 상의 복수의 도전성 기둥(13)의 배열은 (많은 팩터 가운데 특히) 전자 조립체(10)의 전체 설계는 물론, 전자 조립체(10)의 제조와 관련된 제조 고려 사항에 부분적으로 의존할 것이다.
도 5는 도 2-4에 도시된 전자 조립체들(10)과 유사한 전자 조립체들(10)의 오버랩핑 스택(20)을 포함하는 패키지(19)의 측면도이다. 도 6은 도 5에 도시된 전자 조립체들의 오버랩핑 스택의 평면도이다.
도 5 및 6에 도시된 패키지(19)는 전자 조립체들(10)의 스택(20)을 포함하며, 각각의 전자 조립체(10)는 상면(12)을 갖는 다이(11) 및 상면(12)으로부터 연장하는 복수의 도전성 기둥(13)을 포함하며, 따라서 스택(20) 내의 각각의 도전성 기둥(13)은 도전성 기둥(13)이 각각의 다이(11)에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않는다. 전자 조립체들(10)의 스택(20)은 오버랩핑 구성으로 배열되며, 따라서 각각의 전자 조립체(10) 상의 복수의 도전성 기둥(13)은 다른 전자 조립체(10)에 의해 커버되지 않는다.
도 5 및 6에 도시된 전자 조립체들(10)의 오버랩핑 스택에서, 각각의 전자 조립체(10) 내의 복수의 도전성 기둥(13)은 대응하는 복수의 도전성 기둥(13)을 포함하는 각각의 다이(11)의 하나의 에지 근처에 일렬로 정렬된다. 각각의 전자 조립체(10) 내의 복수의 도전성 기둥(13)의 이러한 구성은 전자 조립체들(10)의 스택이 너와(shingles) 구성으로 배열되는 것을 가능하게 한다. 전자 조립체들(10)이 전자 조립체들(10)의 스택(20)을 형성하도록 오버랩되는 방식은 복수의 도전성 기둥(13)이 각각의 다이(11) 상에 구성되는 방식에 부분적으로 의존할 것이라는 점에 유의해야 한다.
각각의 다이(11)로부터 연장하는 도전성 기둥들(13)은 동일하거나 상이한 종횡비를 가질 수 있다. 게다가, 전자 패키지(19)를 형성하는 각각의 전자 조립체(10) 내에는 상이한 수의 도전성 기둥(13)이 존재할 수 있다. 전자 패키지(19)의 각각의 전자 조립체(10) 내의 다이들(11)은 동일할 수 있거나, 상이한 크기, 두께, 재료 또는 기능을 가질 수 있다는 점에 유의해야 한다.
도 7은 도 5 및 6에 도시된 다이들(11)의 오버랩핑 스택(20)의 측면도로서, 여기서 패키지(19)는 몰드(21) 내에 봉입된다. 일례로서, 몰드(21)는 패키지(19)를 둘러쌀 수 있으며, (많은 타입의 재료 가운데 특히) 에폭시와 같은 열경화성 몰딩 화합물로 형성될 수 있다. 전자 패키지(19)의 일부 형태들에서는, 전자 조립체들(10)의 오버랩핑 스택(20) 내의 하부 다이(11)의 하면이 노출될 수 있다(또는 도 7에 도시된 바와 같이 노출되지 않을 수 있다).
도 8은 도 7에 도시된 전자 조립체들(10)의 오버랩핑 스택(20)의 측면도로서, 여기서는 몰드(21)의 일부가 전자 패키지(19) 상의 복수의 도전성 기둥(13)을 노출시키도록 제거되었다. 일례로서, 몰드(21)의 일부는 연마에 의해 제거될 수 있으나, 다른 재료 제거 방법들이 고려된다는 점에 유의해야 한다. 최상부 전자 조립체(10) 내의 다이(11)의 상면이 제거되도록 몰드(21)의 일부가 제거될 수 있는 패키지(19)의 다른 형태들이 고려된다는 점에 유의해야 한다.
도 9는 도 8에 도시된 예시적인 전자 패키지(19)의 측면도로서, 여기서는 전자 조립체들(10)의 오버랩핑 스택(20) 내의 노출된 기둥들(13) 상에 재분배 층(22)이 배치될 수 있다. 재분배 층(22)은 노출된 기둥들(13) 상에 현재 알려졌거나 미래에 발견될 임의의 방식으로 배치될 수 있다. 게다가, 재분배 층(220의 구성은 전자 패키지(19)의 전체 설계 내의 노출된 기둥들(13)의 위치들에 부분적으로 의존할 것이다.
도 10은 도 9에 도시된 전자 패키지(19)의 측면도로서, 여기서는 솔더 범프들(23)이 몰드(21)의 상면 상의 도전성 재분배 층(22) 및/또는 복수의 도전성 기둥(13) 중 일부의 노출된 부분들 상에 배치될 수 있다. 솔더 범프들(23)은 도전성 재분배 층(22) 및/또는 노출된 기둥들(13) 상에 현재 알려졌거나 미래에 발견될 임의의 방식으로 배치될 수 있다. 게다가, 솔더 범프들(13)의 구성은 패키지(19)의 전체 설계 내의 노출된 기둥들(13)의 위치들 및 재분배 층(22)의 구성에 부분적으로 의존할 것이다.
도 11은 도 10에 도시된 패키지(19)의 측면도로서, 여기서는 유사한 추가적인 패키지(30)가 반전되고, 도 10에 도시된 다이들의 오버랩핑 스택 상의 솔더 범프들(23)과 정렬된다. 패키지(19)는 도 11의 제2의 유사한 추가적인 패키지(30)에 조립될 준비가 된 것으로 도시되지만, 패키지(19)는 솔더 범프들(23)(또는 소정의 다른 타입의 도체)을 이용하여 많은 다른 타입의 전자 장치(예로서, 많은 타입의 전자 장치 가운데 특히 기판, 다이, 칩셋, 마더보드, 카드 및/또는 상이한 타입의 전자 패키지)에 실장될 수 있다는 점에 유의해야 한다. 게다가, 다이들(11) 또는 패키지들(20)은 전자 조립체들(10) 및/또는 패키지들(20)의 높이를 줄이기 위해 (예로서, 연마에 의해) 얇아질 수 있다. 추가적인 전자 장치(예로서, 전자 패키지(19)와 유사한 다른 패키지)가 전자 패키지(19)의 다른 면에 다수의 전자 패키지의 스택을 형성하기 위해 실장되는 예도 고려된다.
도 12는 예시적인 방법(1200)을 나타내는 흐름도이다. 방법(1200)은 도전성 기둥(13)이 다이(11)의 상면(12)으로부터 연장하고, 도전성 기둥(13)이 다이(11)에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록 도전성 기둥(13)을 상면(12)에 부착함으로써 전자 조립체(10)를 형성하는 단계(1210)를 포함한다(도 2 및 3 참조). 방법(1200)의 일부 형태들에서, 도전성 기둥(13)을 다이(11)의 상면(12)에 부착하는 단계는 와이어 본딩 기술들을 이용하여 도전성 기둥(13)을 다이(11)의 상면(12)에 부착하는 단계를 포함하지만, 현재 알려졌거나 미래에 발견될 임의의 기술들을 이용하여 도전성 기둥(13)을 다이(11)의 상면(11)에 부착할 수 있다.
도 4에 도시된 바와 같이, 전자 조립체(10)를 형성하는 단계는 복수의 도전성 기둥(13)이 다이(11)의 상면(12)으로부터 연장하고, 도전성 기둥들(13)이 다이(11)에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록 도전성 기둥(13)들을 상면(12)에 부착하는 단계를 포함한다. 방법(1200)의 일부 형태들에서, 복수의 도전성 기둥(13)을 다이(11)의 상면(12)에 부착하는 단계는 복수의 도전성 기둥(13)을 다이(11)의 하나의 에지(18) 근처에 일렬로 정렬하는 단계를 포함한다.
도 5 및 6에 도시된 바와 같이, 방법(1200)은 전자 패키지(19)를 형성하기 위해 전자 조립체(10) 상에 추가적인 전자 조립체들(10)을 적층하는 단계(1220)를 더 포함할 수 있다. 각각의 추가적인 전자 조립체(10)는 상면(12)을 갖는 다이(11) 및 상면(12)으로부터 연장하는 복수의 도전성 기둥(13)을 포함하며, 따라서 각각의 도전성 기둥(13)은 도전성 기둥들(13)이 각각의 다이(11)에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않는다. 패키지(19)를 형성하는 전자 조립체들(10)은 오버랩핑 구성으로 배열되며, 따라서 각각의 전자 조립체(10) 상의 복수의 도전성 기둥(13)은 다른 전자 조립체에 의해 커버되지 않는다.
방법(1200)은 전자 조립체들(10)의 스택(20)을 둘러싸는 몰드(21)를 형성하는 단계(1230)를 더 포함할 수 있다(도 7 참조). 게다가, 방법(1200)은 몰드(21)의 상면을 통해 도전성 기둥들(13)을 노출시키기 위해 몰드(21)의 일부를 제거하는 단계(1240)를 포함할 수 있다(도 8 참조).
도 9에 도시된 바와 같이, 방법(1200)은 몰드(21)의 상면 상에 도전성 재분배 층(22)을 형성하는 단계(1250)를 더 포함할 수 있다. 방법(120))의 일부 형태들에서, 도전성 재분배 층(22)은 복수의 도전성 기둥(13) 각각의 노출된 부분에 결합될 수 있다. 방법은 도전성 재분배 층(22) 또는 복수의 도전성 기둥(13) 중 일부의 노출된 부분들 상에 솔더 범프들(23)을 형성하는 단계(1260)도 포함할 수 있다(도 10 참조).
패키지(19)가 사용되는 응용에 따라서는, 방법(1200)은 전자 패키지를 반전시키는 단계(1270) 및 전자 패키지(19) 상의 솔더 범프들(23)을 다른 전자 장치에 부착하는 단계(1280)를 더 포함할 수 있다(예로서, 도 11의 패키지(30) 참조). 패키지(19)가 부착되는 전자 장치의 타입은 패키지(19)가 특정 응용에서 사용될 때의 패키지(19)의 원하는 기능에 부분적으로 의존할 것이다.
많은 전자 조립체(10) 및 패키지(19)가 개별화된 형태인 것으로 도시되지만, 본 명세서에서 설명되는 방법들, 전자 조립체들(10) 및 패키지들(19)은 웨이퍼 형태, 열 형태, 또는 전자 조립체들(10) 및 전자 조립체들(10)의 오버랩핑 스택들(20)의 제조를 촉진하는 임의의 다른 형태일 수 있다는 점에 유의해야 한다. 방법들, 전자 조립체들(10) 및 패키지들(19)에 의해 취해지는 형태는 전자 조립체들(10) 및 패키지들(19)의 제조 비용은 물론, 전체적인 원하는 기능에 부분적으로 의존할 것이다.
도 13은 본 명세서에서 설명되는 적어도 하나의 전자 조립체(10) 및/또는 전자 패키지(19)를 포함하는 전자 장치(1300)의 블록도이다. 전자 장치(1300)는 본 명세서에서 설명되는 전자 조립체들(10) 및 전자 패키지들(19)의 형태들이 사용될 수 있는 전자 장치의 일례일 뿐이다. 전자 장치(1300)의 예들은 개인용 컴퓨터, 태블릿 컴퓨터, 이동 전화, 게임 장치, MP3 또는 다른 디지털 음악 재생기 등을 포함하지만 이에 한정되지 않는다. 이 예에서, 전자 장치(1300)는 전자 장치(1300)의 다양한 컴포넌트들을 결합하기 위한 시스템 버스(1302)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(1302)는 전자 장치(1300)의 다양한 컴포넌트들 간의 통신 링크들을 제공하며, 단일 버스로서, 버스들의 조합으로서 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
본 명세서에서 설명되는 바와 같은 전자 장치(1300)는 시스템 버스(1302)에 결합될 수 있다. 전자 장치(1300)는 임의의 회로 또는 회로들의 조합을 포함할 수 있다. 일 실시예에서, 전자 장치(1300)는 임의 타입일 수 있는 프로세서(1312)를 포함한다. 본 명세서에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로컨트롤러, 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어 워드(VLIW) 마이크로프로세서, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 다중 코어 프로세서 또는 임의의 다른 타입의 프로세서 또는 처리 회로와 같은, 그러나 이에 한정되지 않는 임의 타입의 전산 회로를 의미한다.
전자 장치(1300) 내에 포함될 수 있는 다른 타입의 회로들은 예를 들어 이동 전화, 태블릿 컴퓨터, 랩탑 컴퓨터, 양방향 라디오 및 유사한 전자 시스템과 같은 무선 장치들에서 사용하기 위한 (통신 회로(1314)와 같은) 하나 이상의 회로와 같은 맞춤형 회로, 주문형 집적 회로(ASIC) 등이다. IC는 임의의 다른 타입의 기능을 수행할 수 있다.
전자 장치(1300)는 외부 메모리(1320)도 포함할 수 있으며, 외부 메모리는 또한 랜덤 액세스 메모리(RAM) 형태의 메인 메모리(1322), 하나 이상의 하드 드라이브(1324) 및/또는 컴팩트 디스크(CD), 플래시 메모리 카드, 디지털 비디오 디스크(DVD) 등과 같은 이동식 매체들(1326)을 처리하는 하나 이상의 드라이브와 같이 특정 응용에 적합한 하나 이상의 메모리 요소를 포함할 수 있다.
전자 장치(1300)는 디스플레이 장치(1316), 하나 이상의 스피커(1318), 및 키보드 및/또는 제어기(1330)도 포함할 수 있으며, 이들은 마우스, 트랙볼, 터치스크린, 음성 인식 장치, 또는 시스템 사용자가 전자 장치(1300) 내에 정보를 입력하고 그로부터 정보를 수신하는 것을 가능하게 하는 임의의 다른 장치를 포함할 수 있다.
도 14는 제1 다이(11') 및 제1 다이(11')의 표면 상의 제1 도전성 기둥(17')을 포함하는 예시적인 장치(50)를 나타낸다. 제2 다이(11")가 제1 다이(11')에 인접하게 배치되며, 제2 도전성 기둥(17")이 제2 다이(11")의 표면 상에 위치한다.
몰드 재료(21)가 각각의 표면에서 그리고 제1 도전성 기둥(17') 및 제2 도전성 기둥(17") 각각에서 제1 다이(11') 및 제2 다이(11")와 접촉한다. 몰드 재료(21)는 제1 도전성 기둥(17') 및 제2 도전성 기둥(17") 각각에 걸쳐 특유의 흐름을 보이며, 여기서 몰드 재료는 일체 성형된다.
장치(50)의 일부 예시적인 형태들에서, 장치(50)는 후속 다이(11''') 및 후속 다이(11'')의 표면 상의 후속 도전성 기둥(17''')을 더 포함한다. 몰드 재료(21)는 또한 후속 도전성 기둥(17''')에 걸쳐 특유의 잔여 흐름을 보인다.
도전성 기둥들을 형성하기 위한 전통적인 기술들은 통상적으로 몰드 재료를 통해 드릴링하여 다이에 도달한 후에 드릴링된 구멍 내에 도전성 재료를 채워서 도전성 기둥을 형성하는 것을 포함한다. 이미 존재하는 도전성 기둥들 주위에 몰드 재료를 흐르게 함으로써 형성되는 구성들은, 검출 가능하고, 드릴링 후에 채움으로써 형성되는 구성들과는 다른 독특한 물리적 특성들을 보일 것이다. 그러한 물리적 차이들의 예들은 흐름으로부터의 잔여 아티팩트로서 도전성 기둥 주위에서 굽는 몰드 폴리머 또는 다른 재료에서의 미세 구조 차이들을 포함하지만 이에 한정되지 않는다.
하나의 다른 예시적인 물리적 차이는 몰드(21) 내의 흐름 마크들 및 용접 라인들을 포함한다. 용접 라인들은 몰딩된 요소 내의 광학 및 기계적 결함을 나타낸다. 용접 라인들은 통상적으로 주입 프로세스 동안 폴리머 흐름들이 함께 발생하는 영역에 나타난다.
다른 예시적인 물리적 차이는 그루브들을 포함한다. 그루브들은 "링들"이 몰딩된 요소들의 표면에 주로 핀 포인트 게이트들 주위에 나타나고 몰딩 위에 동심으로 확산되는 표면 결함이다. 젯팅(jetting)은 거친 또는 무광(matt) 라인들이 몰딩의 표면에 나타나서 게이트에서 시작하여 전체 요소에 걸쳐 확산되는, 그루브들과 유사한 결함이다.
또 다른 예시적인 물리적 차이는 에어 스트리크들(air streaks)이다. 몰딩된 요소 내의 에어 스트리크들은 몰딩된 요소들의 표면에 무광, 은색 또는 백색 라인들(스트리크들)로서 나타난다. 그들은 통상적으로 돔, 리브(rib)에서 발견될 수 있으며, 여기서 몰딩된 요소의 벽 두께는 다를 수 있다. 그들은 또한 스푸르(sprue) 근처에 또는 오목부 및 함몰부 근처에 나타날 수 있다.
본 명세서에서 개시되는 전자 조립체들, 전자 패키지들 및 방법들을 더 양호하게 설명하기 위해, 예들의 비한정적인 리스트가 여기서 제공된다.
예 1은 상면을 포함하는 다이; 및 상기 상면으로부터 연장하는 도전성 기둥 - 상기 도전성 기둥은 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않음 -을 포함하는 전자 조립체를 포함한다.
예 2는 예 1의 전자 조립체를 포함하며, 상기 다이는 도전성 패드를 포함하고, 상기 도전성 기둥은 상기 다이 상의 상기 도전성 패드로부터 연장한다.
예 3은 예 1-2 중 어느 하나의 전자 조립체를 포함하며, 상기 도전성 기둥은 상기 도전성 패드에 결합되는 구 부분 및 상기 구 부분으로부터 연장하는 원통 부분을 포함한다.
예 4는 예 1-3 중 어느 하나의 전자 조립체를 포함하며, 도전성 기둥은 상기 상면으로부터 연장하는 복수의 도전성 기둥의 일부이고, 상기 도전성 기둥들은 상기 도전성 기둥들이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않는다.
예 5는 예 1-4 중 어느 하나의 전자 조립체를 포함하며, 상기 복수의 도전성 기둥은 상기 다이의 하나의 에지 근처에 일렬로 정렬된다.
예 6은 전자 조립체들의 스택을 포함하고, 각각의 전자 조립체는 상면을 갖는 다이; 및 상기 상면으로부터 연장하는 복수의 도전성 기둥을 포함하고, 각각의 도전성 기둥은 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않고, 전자 조립체들의 상기 스택은 오버랩핑 구성으로 배열되고, 각각의 전자 조립체 상의 상기 복수의 도전성 기둥은 다른 전자 조립체에 의해 커버되지 않는 전자 패키지를 포함한다.
예 7은 예 6의 전자 패키지를 포함하며, 각각의 전자 조립체 내의 상기 복수의 도전성 기둥은 대응하는 복수의 도전성 기둥을 포함하는 각각의 다이의 하나의 에지 근처에 일렬로 정렬된다.
예 8은 예 6-7 중 어느 하나의 전자 패키지를 포함하며, 전자 조립체들의 상기 스택을 둘러싸는 몰드를 더 포함한다.
예 9는 예 6-8 중 어느 하나의 전자 패키지를 포함하며, 상기 몰드의 일부는 상기 몰드의 상면을 통해 상기 도전성 기둥들을 노출시키도록 제거된다.
예 10은 예 6-9 중 어느 하나의 전자 패키지를 포함하며, 상기 몰드의 상기 상면 상에 도전성 재분배 층을 더 포함하고, 상기 도전성 재분배 층은 상기 복수의 도전성 기둥 각각의 노출된 부분에 결합된다.
예 11은 예 6-10 중 어느 하나의 전자 패키지를 포함하며, 상기 몰드의 상기 상면 상의 상기 도전성 재분배 층 또는 상기 복수의 도전성 기둥 중 일부의 상기 노출된 부분들에 결합되는 솔더 범프들을 더 포함한다.
예 12는 예 6-11 중 어느 하나의 전자 패키지를 포함하며, 추가적인 전자 패키지를 더 포함하고, 상기 추가적인 전자 패키지는 반전되고, 상기 전자 패키지 상의 솔더 범프들을 상기 추가적인 전자 패키지 상의 솔더 범프들과 접속함으로써 상기 전자 패키지와 연결된다.
예 13은 도전성 기둥이 다이의 상면으로부터 연장하고, 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록, 상기 도전성 기둥을 상기 상면에 부착함으로써 전자 조립체를 형성하는 단계를 포함하는 방법이다.
예 14는 예 13의 방법을 포함하며, 상기 도전성 기둥을 상기 다이의 상기 상면에 부착하는 단계는 와이어 본딩 기술들을 이용하여 상기 도전성 기둥을 상기 다이의 상기 상면에 부착하는 단계를 포함한다.
예 15는 예 13-14 중 어느 하나의 방법을 포함하며, 전자 조립체를 형성하는 단계는 복수의 도전성 기둥이 상기 상면으로부터 연장하고, 상기 도전성 기둥들이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록, 상기 도전성 기둥들을 상기 다이의 상기 상면에 부착하는 단계를 포함한다.
예 16은 예 13-15 중 어느 하나의 방법을 포함하며, 상기 복수의 도전성 기둥을 상기 다이의 상기 상면에 부착하는 단계는 상기 복수의 도전성 기둥을 상기 다이의 에지 근처에 일렬로 정렬하는 단계를 포함한다.
예 17은 예 13-16 중 어느 하나의 방법을 포함하며, 전자 패키지를 형성하기 위해 추가적인 전자 조립체들을 상기 전자 조립체 상에 적층하는 단계를 더 포함하고, 각각의 추가적인 전자 조립체는 상면을 갖는 다이; 및 상기 상면으로부터 연장하는 복수의 도전성 기둥을 포함하고, 각각의 도전성 기둥은 상기 도전성 기둥이 각각의 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않고, 상기 전자 조립체들은 오버랩핑 구성으로 배열되고, 각각의 전자 조립체 상의 상기 복수의 도전성 기둥은 다른 전자 조립체에 의해 커버되지 않는다.
예 18은 예 13-17의 방법을 포함하며, 전자 조립체들의 상기 스택을 둘러싸는 몰드를 형성하는 단계를 더 포함한다.
예 19는 예 13-18 중 어느 하나의 방법을 포함하며, 상기 몰드의 상면을 통해 상기 도전성 기둥들을 노출시키기 위해 상기 몰드의 일부를 제거하는 단계를 더 포함한다.
예 20은 예 13-19의 방법을 포함하며, 상기 몰드의 상기 상면 상에 도전성 재분배 층을 형성하는 단계 - 상기 도전성 재분배 층은 상기 복수의 도전성 기둥 각각의 노출된 부분에 결합됨 -; 및 상기 도전성 재분배 층 또는 상기 복수의 도전성 기둥 중 일부의 상기 노출된 부분들 상에 솔더 범프들을 형성하는 단계를 더 포함한다.
예 21은 예 13-20 중 어느 하나의 방법을 포함하며, 상기 전자 패키지를 반전시키는 단계; 및 상기 전자 패키지 상의 상기 솔더 범프들을 다른 전자 장치에 부착하는 단계를 더 포함한다.
예 22는 제1 다이 및 상기 제1 다이의 표면 상의 제1 도전성 기둥을 포함하는 예시적인 장치를 포함한다. 제2 다이가 상기 제1 다이에 인접하게 배치되고, 제2 도전성 기둥이 상기 제2 다이의 표면 상에 위치한다. 몰드 재료가 각각의 표면에서 그리고 각각의 제1 도전성 기둥 및 제2 도전성 기둥에서 상기 제1 다이 및 상기 제2 다이와 접촉한다. 상기 몰드 재료는 상기 제1 도전성 기둥 및 상기 제2 도전성 기둥 각각에 걸쳐 특유의 흐름을 보이며, 상기 몰드 재료는 일체 성형된다.
예 23은 예 22의 장치를 포함하며, 후속 다이 및 상기 후속 다이의 표면 상의 후속 도전성 기둥을 더 포함한다. 상기 몰드 재료는 또한 상기 후속 도전성 기둥에 걸쳐 특유의 잔여 흐름을 보인다.
이러한 개요는 본 발명의 비한정적인 예들을 제공하는 것을 의도한다. 배타적이거나 포괄적인 설명을 제공하는 것은 의도하지 않는다. 상세한 설명은 방법들에 대한 추가 정보를 제공하기 위해 포함된다.
위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조를 포함한다. 도면들은 본 발명이 실시될 수 있는 특정 실시예들을 예시적으로 도시한다. 이러한 실시예들은 본 명세서에서 "예들"로도 지칭된다. 그러한 예들은 도시되거나 설명된 것들 외의 요소들을 포함할 수 있다. 그러나, 본 발명자들은 도시되거나 설명된 요소들만을 제공하는 예들도 고려한다. 더욱이, 본 발명자들은 특정 예(또는 그의 하나 이상의 양태)와 관련하여 또는 본 명세서에 도시되거나 설명된 다른 예들(또는 그들의 하나 이상의 양태)과 관련하여, 도시되거나 설명된 요소들(또는 그들의 하나 이상의 양태)의 임의의 조합 또는 교환을 이용하는 예들도 고려한다.
본 명세서에서, 용어 "하나"는, 특허 문헌들에서 일반적이듯이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 예들 또는 사용들에 관계없이, 하나 또는 하나보다 많은 것을 포함하기 위해 사용된다. 본 명세서에서, 용어 "또는"은 비배타적 논리합을 지칭하는 데 사용되며, 따라서 "A 또는 B"는 달리 지시되지 않는 한은 "A 그러나 B는 아님", "B 그러나 A는 아님" 및 "A 및 B"를 포함한다. 본 명세서에서, 용어 "including" 및 "in which"는 각각의 용어 "comprising" 및 "wherein"의 평문 영어 등가물들로서 사용된다. 또한, 아래의 청구항들에서, 용어 "포함하는(including, comprising)"은 개방적인데, 즉 청구항에서 그러한 용어 뒤에 열거되는 것들 외의 요소들을 포함하는 시스템, 장치, 물건, 조성, 형성물 또는 프로세스도 그 청구항의 범위 내에 속하는 것으로 간주된다. 더욱이, 아래의 청구항들에서, 용어 "제1", "제2" 및 "제3" 등은 라벨들로서 사용될 뿐이며, 그들의 대상들에 대한 수치적 요건을 부과하는 것을 의도하지 않는다.
위의 설명은 한정이 아니라 예시적인 것을 의도한다. 예를 들어, 전술한 예들(또는 그들의 하나 이상의 양태)은 서로 조합하여 사용될 수 있다. 위의 설명의 검토시에, 예를 들어 이 분야의 통상의 기술자에 의해 다른 실시예들이 이용될 수 있다.
요약서는 독자가 기술 명세서의 특성을 빠르게 확인하는 것을 가능하게 하기 위해 37 C.F.R.§1.72(b)에 따라 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해와 더불어 제출된다.
또한, 위의 상세한 설명에서, 다양한 특징들은 명세서를 간소화하기 위해 함께 그룹화될 수 있다. 이는 청구되지 않은 개시된 특징이 임의의 청구항에 필수적이라는 것을 의도하는 것으로 해석되지 않아야 한다. 오히려, 발명의 대상은 특정한 개시된 실시예들의 모든 특징들보다 적은 특징 내에 존재할 수 있다. 따라서, 아래의 청구항들은 상세한 설명 내에 포함되고, 각각의 청구항은 개별 실시예로서 그 자신에 의거하며, 그러한 실시예들은 다양한 조합들 및 교환들에서 서로 조합될 수 있다는 것이 고려된다. 본 발명의 범위는 첨부된 청구항들을 그러한 청구항들이 권리를 갖는 균등물들의 전체 범위와 함께 참조하여 결정되어야 한다.

Claims (23)

  1. 상면을 포함하는 다이와,
    상기 상면으로부터 연장하는 도전성 기둥 - 상기 도전성 기둥은 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않음 - 을 포함하는
    전자 조립체.
  2. 제1항에 있어서,
    상기 다이는 도전성 패드를 포함하고, 상기 도전성 기둥은 상기 다이 상의 상기 도전성 패드로부터 연장하는
    전자 조립체.
  3. 제1항 또는 제2항에 있어서,
    상기 도전성 기둥은 상기 도전성 패드에 결합되는 구 부분(a spherical section) 및 상기 구 부분으로부터 연장하는 원통 부분(a cylindrical section)을 포함하는
    전자 조립체.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전성 기둥은 상기 상면으로부터 연장하는 복수의 도전성 기둥의 일부이고, 상기 복수의 도전성 기둥은 상기 복수의 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않는
    전자 조립체.
  5. 제3항 또는 제4항에 있어서,
    상기 복수의 도전성 기둥은 상기 다이의 하나의 에지 근처에 일렬로 정렬되는
    전자 조립체.
  6. 전자 패키지로서,
    전자 조립체의 스택을 포함하고,
    각각의 전자 조립체는 상면을 갖는 다이와,
    상기 상면으로부터 연장하는 복수의 도전성 기둥을 포함하고,
    각각의 도전성 기둥은 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않고,
    상기 전자 조립체의 스택은 오버랩핑 구성으로 배열되고, 각각의 전자 조립체 상의 상기 복수의 도전성 기둥은 다른 전자 조립체에 의해 커버되지 않는
    전자 패키지.
  7. 제6항에 있어서,
    각각의 전자 조립체 내의 상기 복수의 도전성 기둥은 대응하는 복수의 도전성 기둥을 포함하는 각각의 다이의 하나의 에지 근처에 일렬로 정렬되는
    전자 패키지.
  8. 제6항 또는 제7항에 있어서,
    상기 전자 조립체의 스택을 둘러싸는 몰드(mold)를 더 포함하는
    전자 패키지.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 몰드의 일부는 상기 몰드의 상면을 통해 상기 도전성 기둥을 노출시키도록 제거되는
    전자 패키지.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 몰드의 상면 상에 도전성 재분배 층을 더 포함하고, 상기 도전성 재분배 층은 상기 복수의 도전성 기둥 각각의 노출된 부분에 결합되는
    전자 패키지.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 몰드의 상면 상의 상기 도전성 재분배 층 또는 상기 복수의 도전성 기둥 중 일부의 상기 노출된 부분에 결합되는 솔더 범프를 더 포함하는
    전자 패키지.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    추가적인 전자 패키지를 더 포함하고, 상기 추가적인 전자 패키지는 반전되어 상기 전자 패키지 상의 솔더 범프를 상기 추가적인 전자 패키지 상의 솔더 범프와 접속함으로써 상기 전자 패키지와 연결되는
    전자 패키지.
  13. 도전성 기둥이 다이의 상면으로부터 연장하고, 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록, 상기 도전성 기둥을 상기 다이의 상면에 부착함으로써 전자 조립체를 형성하는 단계를 포함하는
    방법.
  14. 제13항에 있어서,
    상기 도전성 기둥을 상기 다이의 상면에 부착하는 것은 와이어 본딩 기술을 이용하여 상기 도전성 기둥을 상기 다이의 상면에 부착하는 것을 포함하는
    방법.
  15. 제13항 또는 제14항에 있어서,
    전자 조립체를 형성하는 단계는 복수의 도전성 기둥이 상기 다이의 상면으로부터 연장하고, 상기 도전성 기둥이 상기 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않도록, 상기 복수의 도전성 기둥을 상기 다이의 상면에 부착하는 것을 포함하는
    방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 도전성 기둥을 상기 다이의 상면에 부착하는 것은 상기 복수의 도전성 기둥을 상기 다이의 에지 근처에 일렬로 정렬하는 것을 포함하는
    방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    전자 패키지를 형성하기 위해 상기 전자 조립체 상에 추가적인 전자 조립체를 적층하는 단계를 더 포함하고, 각각의 추가적인 전자 조립체는 상면을 갖는 다이, 및 상기 상면으로부터 연장하는 복수의 도전성 기둥을 포함하고, 각각의 도전성 기둥은 상기 도전성 기둥이 각각의 다이에 결합되는 곳 외에는 어떠한 재료에 의해서도 둘러싸이지 않고, 상기 전자 조립체는 오버랩핑 구성으로 배열되고, 각각의 전자 조립체 상의 상기 복수의 도전성 기둥은 다른 전자 조립체에 의해 커버되지 않는
    방법.
  18. 제17항에 있어서,
    상기 전자 조립체의 스택을 둘러싸는 몰드를 형성하는 단계를 더 포함하는
    방법.
  19. 제18항에 있어서,
    상기 몰드의 상면을 통해 상기 도전성 기둥을 노출시키기 위해 상기 몰드의 일부를 제거하는 단계를 더 포함하는
    방법.
  20. 제19항에 있어서,
    상기 몰드의 상면 상에 도전성 재분배 층을 형성하는 단계 - 상기 도전성 재분배 층은 상기 복수의 도전성 기둥 각각의 노출된 부분에 결합됨 - 와,
    상기 도전성 재분배 층 또는 상기 복수의 도전성 기둥 중 일부의 상기 노출된 부분 상에 솔더 범프를 형성하는 단계를 더 포함하는
    방법.
  21. 제20항에 있어서,
    상기 전자 패키지를 반전시키는 단계와,
    상기 전자 패키지 상의 상기 솔더 범프를 다른 전자 장치에 부착하는 단계를 더 포함하는
    방법.
  22. 제1 다이와,
    상기 제1 다이의 표면 상의 제1 도전성 기둥과,
    상기 제1 다이에 인접하게 배치된 제2 다이와,
    상기 제2 다이의 표면 상의 제2 도전성 기둥과,
    각각의 표면에서 그리고 각각의 제1 도전성 기둥 및 제2 도전성 기둥에서 상기 제1 다이 및 상기 제2 다이와 접촉하는 몰드 재료 - 상기 몰드 재료는 상기 제1 도전성 기둥 및 상기 제2 도전성 기둥 각각에 걸쳐 특유의 흐름(characteristic flow)을 보이며, 상기 몰드 재료는 일체 성형(integral)됨 - 를 포함하는
    장치.
  23. 제22항에 있어서,
    후속 다이 및 상기 후속 다이의 표면 상의 후속 도전성 기둥을 더 포함하고, 상기 몰드 재료는 또한 상기 후속 도전성 기둥에 걸쳐 특유의 잔여 흐름(characteristic residual flow)을 보이는
    장치.
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