BRPI0820163B1

BRPI0820163B1 - Aparelho de codificação, método de codificação para um aparelho de codificação, aparelho de decodificação, e, método de decodificação para um aparelho de decodificação

Info

Publication number: BRPI0820163B1
Application number: BRPI0820163-3A
Authority: BR
Inventors: Makiko YAMAMOTO; Satoshi Okada; Ryoji IKEGAYA; Takashi Yokokawa
Original assignee: Sony Corporation
Priority date: 2007-11-26
Filing date: 2008-11-18
Publication date: 2019-06-04
Also published as: AU2008330816B2; PL2924882T3; NZ585418A; JPWO2009069580A1; EP2214321A1; JP5273054B2; ES2639994T3; AU2008330716B2; ES2881854T3; EP2924882B1; NZ585421A; CN101911505B; EP2214318B1; EP2214321A4; US20100299572A1; CN101874352A; EP2509270A3; TW200939639A; EA201070629A1; KR20100096102A

Abstract

aparelhos e métodos de processamento de dados e de codificação a presente invenção relaciona-se a um dispositivo de processo de dados cuja resistência a erro pode se melhorada, um método de processo de dados, um dispositivo de codificação e um método de codificação. um bit de código de um código de ldpc especificado por dvb-s.2 cujo comprimento de código é 64.800 bits e uma taxa de codificação de 2/3, é arranjado e o bit de código depois do rearranjo se toma bits de símbolo de b símbolos. quando é assumido que m = 8 e b = 2, e em que o bit de código de 8 õ 2 bits e um bit que é um (i+ 1 )-ésimo bit do bit mais significante do bit de símbolo de 8 õ 2 bits em dois símbolos sucessivos são representados por bi e yj, respectivamente, o rearranjo é executado, por exemplo, b0 é rearranjado para y15, b1 é rearranjado para y7, b2 é rearranjado para y~, b3 é rearranjado para y5, b4 é rearranjado para y6, b5 é rearranjado para y13, b6 é rearranjado para y11 , b7 é rearranjado para y9, b8 é rearranjado para y8, b9 é rearranjado para y14, b10 é rearranjado para y12, b11 é rearranjado para y3, b12 é rearranjado para y0, b13 é rearranjado para y10, b14 é rearranjado para y4 e b15 é rearranjado para y2 a presente invenção pode ser aplicada, por exemplo, a um sistema de transmissão ou similar para transmitir o código de ldpc.

Description

“APARELHO DE CODIFICAÇÃO, MÉTODO DE CODIFICAÇÃO PARA UM APARELHO DE CODIFICAÇÃO, APARELHO DE DECODIFICAÇÃO, E, MÉTODO DE DECODIFICAÇÃO PARA UM APARELHO DE DECODIFICAÇÃO”

Campo Técnico [001] Esta invenção relaciona-se a um aparelho de processamento de dados e um método de processamento de dados como também um aparelho de codificação e um método de codificação, e particularmente a um aparelho de processamento de dados e um método de processamento de dados como também um aparelho de codificação e um método de codificação que podem melhorar, por exemplo, a tolerância a erros.

[002] O código de LDPC (Verificação de Paridade de Baixa

Densidade) tem uma alta capacidade de correção de erros e, em recentes anos, começa a ser adotado amplamente em sistemas de transmissão incluindo sistemas de radiodifusão digital de satélite tal como, por exemplo, o sistema de DVB-S.2 usado na Europa (se refira a, por exemplo, Documento Não Patente 1). Ademais, é investigado adotar o código de LDPC também em radiodifusão digital terrestre da próxima geração.

[003] Está sendo achado por pesquisa recente que um desempenho próximo ao limite de Shannon é provido pelo código de LDPC quando o comprimento de código é aumentado semelhantemente a um turbo código e assim sucessivamente. Ademais, desde que o código de LDPC tem uma propriedade que a distância mínima aumenta em proporção ao comprimento de código, tem uma característica que tem uma característica de probabilidade de erro de bloco superior. Também é vantajoso que um denominado fenômeno de fundo de erro que é observado em uma característica de decodificação do turbo código e assim sucessivamente pouco ocorre.

[004] No seguinte, tal código de LDPC como descrito acima é descrito particularmente. É para ser notado que o código de LDPC é um

Petição 870190014005, de 11/02/2019, pág. 5/437 / 177 código linear, e embora não seja necessariamente um código bidimensional, a descrição seguinte é dada sob a suposição que é um código bidimensional.

[005] O código de LDPC tem a característica mais significante visto que uma matriz de verificação de paridade que define o código de LDPC é uma matriz escassa. Aqui, a matriz escassa é uma matriz na qual o número daqueles elementos cujo valor é “1” é muito pequeno (matriz na qual quase todos elementos são 0).

[006] Figura 1 mostra um exemplo de uma matriz de verificação de paridade H de um código de LDPC.

[007] Na matriz de verificação de paridade H da Figura 1, o peso de cada coluna (peso de coluna) (número de “1”) (peso) é “3” e o peso de cada linha (peso de linha) é “6”.

[008] Em codificação por códigos de LDPC (codificação de LDPC), por exemplo, uma matriz de gerador G é produzida baseado em uma matriz de verificação de paridade H e esta matriz de gerador G é multiplicada por bits de informação bidimensionais para produzir uma palavra-código (código de LDPC).

[009] Em particular, um aparelho de codificação que executa codificação de LDPC primeiro calcula uma matriz de gerador G que satisfaz uma expressão GH^T = 0 junto com uma matriz transposta H^T de uma matriz de verificação de paridade H. Aqui, se a matriz de gerador G for uma matriz K x N, então o aparelho de codificação multiplica a matriz de gerador G por uma carreira de bits (vetor u) de K bits de informação para produzir uma palavra-código c (= uG) de N bits. A palavra-código (código de LDPC) produzida pelo aparelho de codificação é recebida pelo lado de recepção por um trajeto de comunicação predeterminado.

[0010] Decodificação do código de LDPC pode ser executada usando um algoritmo proposto como decodificação probabilística (Decodificação

Probabilística) pelo Gallager, isso é, um algoritmo de passagem de mensagem

Petição 870190014005, de 11/02/2019, pág. 6/437 / 177 através de propagação em um denominado gráfico de Tanner incluindo um nó de variável (também chamado nó de mensagem) e um nó de verificação. Na descrição seguinte, cada um do nó de variável e o nó de verificação é referido apropriadamente simplesmente como nó.

[0011] Figura 2 ilustra um procedimento de decodificação de um código de LDPC.

[0012] É para ser notado que, na descrição seguinte, um valor de número real onde a probabilidade “0” no valor do código de n-ésimo bit de um código de LDPC (uma palavra-código) recebido pelo lado de recepção é representado em uma relação de probabilidade logarítmica é chamado apropriadamente valor de recepção uOi. Ademais, uma mensagem produzida de um nó de verificação é representada por uj e uma mensagem produzida de um nó de variável é representada por vi.

[0013] Primeiro, em decodificação de um código de LDPC, como visto na Figura 2, um código de LDPC é recebido e uma mensagem (mensagem de nó de verificação) uj é iniciada a “0” e além disso uma variável k que assume um inteiro como um contador de processos repetidos é iniciada a “0” na etapa S11, onde depois o processamento avança à etapa S12. Na etapa S12, operação matemática representada por uma expressão (1) (operação matemática de nó de variável) é executada baseada no valor de recepção uOi obtido pela recepção do código de LDPC para determinar uma mensagem (mensagem de nó de variável) vi. Ademais, operação matemática representada por uma expressão (2) (operação matemática de nó de verificação) é executada baseada na mensagem vi para determinar a mensagem uj.

Expressão 1 dv 1

Vi = Uoi + Uj ... (1) j = 1

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Expressão 2 ^u)⁼tí^,anl{ 0 - ⁽²⁾ [0014] Aqui, d_v e d_c na expressão (1) e na expressão (2) são parâmetros que podem ser selecionados arbitrariamente e representam o número de “1s” em uma direção vertical (coluna) e uma direção horizontal (linla) da matriz de verificação de paridade H. Por exemplo, no caso de um código (3, 6), d_v = 3 e d_c = 6.

[0015] É para ser notado que, na operação matemática de nó de variável da expressão (1) e na operação matemática de nó de verificação da expressão (2), a gama da operação matemática é 1 a dv-1 ou 1 a dc-1 porque uma mensagem introduzida de uma borda (linha interconectando um nó de variável e um nó de verificação) de qual uma mensagem é para ser produzida não é feita um objeto da operação matemática. Enquanto isso, a operação matemática de nó de verificação da expressão (2) é executada produzindo com antecedência uma tabela de uma função R(v1, v2) representada por uma expressão (3) definida por uma saída com respeito a duas entradas v1 e v2 e usando a tabela sucessivamente (recursivamente) como representada por uma expressão (4).

Expressão 3 x = 2tanh^-1 {tanh(v₁/2)tanh(v₂/2)} = R(v₁,v₂) ... (3)

Expressão 4 ^Uj = ^R(v1^{, R(v}2 ^{, R(v}3 ^,...R(vdc-2 ^{, v}dc-1)))) — ⁽⁴⁾ [0016] Na etapa S12, a variável k é incrementada por “1” ademais, e o processamento avança à etapa S13. Na etapa S13, é decidido se ou não a variável k é mais alta que um número de vezes de decodificação repetido predeterminado C. Se for decidido na etapa S13 que a variável k não é mais alta que C, então o processamento retorna à etapa S12, e processamento semelhante é repetido depois disso.

Petição 870190014005, de 11/02/2019, pág. 8/437 / 177 [0017] Por outro lado, se for decidido na etapa S13 que a variável k é mais alta que C, então o processamento avança à etapa S14, à qual uma mensagem vi como um resultado de decodificação para ser finalmente produzida executando operação matemática representada por uma expressão (5) é determinada e produzida, por esse meio terminando o processo de decodificação do código de LDPC.

Expressão 5 dv

Vi = Uoi + Uj ... (5) j = 1 [0018] Aqui, a operação matemática da expressão (5) é executada, diferente da operação matemática de nó de variável da expressão (1), usando mensagens uj de todas as bordas conectando ao nó de variável.

Figura 3 ilustra um exemplo da matriz de verificação de paridade H de um código de LDPC (3, 6) (taxa de codificação: 1/2, comprimento de código: 12).

[0019] Na matriz de verificação de paridade H da Figura 3, o peso de uma coluna é 3 e o peso de uma linha é 6 semelhantemente como na Figura 1. [0020] Figura 4 mostra um gráfico de Tanner da matriz de verificação de paridade H da Figura 3.

[0021] Aqui, na Figura 4, um nó de verificação é representado por “+”, e um nó de variável é representado por “=“. Um nó de verificação e um nó de variável correspondem a uma linha e uma coluna da matriz de verificação de paridade H, respectivamente. Uma conexão entre um nó de verificação e um nó de variável é uma borda e corresponde a “1” de um elemento da matriz de verificação de paridade.

[0022] Em particular, onde o elemento na j-ésima linha da i-ésima coluna da matriz de verificação de paridade é 1, o i-ésimo nó de variável (nó de “=“) de acima e o j-ésimo nó de verificação (nó de “+”) de acima estão conectados por uma borda. A borda representa que um bit de código

Petição 870190014005, de 11/02/2019, pág. 9/437 / 177 correspondendo ao nó de variável tem uma condição de constrangimento correspondendo ao nó de verificação.

[0023] No algoritmo de produto de soma (Algoritmo de Produto de

Soma), que é um método de decodificação para códigos de LDPC, operação matemática de nó de variável e operação matemática de nó de verificação são executadas repetitivamente.

[0024] Figura 5 ilustra a operação matemática de nó de variável executada com respeito a um nó de variável.

[0025] Com respeito ao nó de variável, uma mensagem vi correspondendo a uma borda a ser calculada é determinada através de operação matemática de nó de variável da expressão (1) que usa mensagens u1 e u₂ das bordas restantes conectando ao nó de variável e o valor de recepção uOi. Também uma mensagem correspondendo a qualquer outra borda é determinada semelhantemente.

[0026] Figura 6 ilustra a operação matemática de nó de verificação executada a um nó de verificação.

[0027] Aqui, a operação matemática de nó de verificação da expressão (2) pode ser executada reescrevendo a expressão (2) em uma expressão (6) usando a relação de uma expressão a x b = exp{ln(lal) + ln(lb I)} x sign(a) x sign(b). E para ser notado que sign(x) 1 é onde x > 0, mas é -1 onde x < 0.

Uj

Expressão 6 í dc-1 ( _— \ = 2 tanh ¹ Π tanh y] = 2 tanh ¹ dc-1 í / _viexp< Σ In tanhí —

Íi = 1 = 2 tanh ¹

dc-1

Σ k i = 1 ^Ί dc-1 (^— J(^x π ^— j^] i = 1

	í	I—Ϊ	>]'
In	tanh
		2
	k

dc-1

X Π signivi) i = 1

... (6) [0028] Ademais, se, onde x > 0, uma função ç(x) for definida como

Petição 870190014005, de 11/02/2019, pág. 10/437 / 177 uma expressão φ(χ) = ln(tgh(x/2)), então desde que uma expressão φ^-1(χ) = 2tgh^-1(e^-x) está satisfeita, a expressão (6) pode ser transformada em uma expressão (7).

Expressão 7

Uj (dc -1 3 dc -1 = ^φ- Σ^φ(Ι^vil) ^x Π ^siS^n(vi⁾ x i = 1

... (7) [0029] No nó de verificação, a operação matemática de nó de verificação da expressão (2) é executada conforme a expressão (7).

[0030] Em particular, no nó de verificação, a mensagem uj correspondendo à borda a ser calculada é determinada através de operação matemática de nó de verificação da expressão (7) usando mensagens v₁, v₂, v₃, v₄ e v₅ das bordas restantes conectando ao nó de verificação. Também uma mensagem correspondendo a qualquer outra borda é determinada de uma maneira semelhante.

[0031] E para ser notado que a função φ^) da expressão (7) também pode ser representada como φ^) = ln((e^x+1)/(e^x-1)), e onde x > 0, φ^) = φ¹(x). Quando as funções φ^) e φ^-1^) estão incorporadas em hardware, enquanto elas às vezes são incorporadas usando uma LUT (Tabela de Consulta), tais LUTs se tornam a mesma LUT.

[0032] Documento Não Patente 1: DVB-S.2: ETSI EN 302 307

V1.1.2 (2006-06)

Descrição da Invenção

Problema Técnico [0033] O código de LDPC é adotado em DVB-S.2, que é um padrão para radiodifusão digital de satélite e DVB-T.2, que é um padrão para radiodifusão digital terrestre da próxima geração. Ademais, é planejado adotar o código de LDPC em DVB-C.2, que é um padrão para radiodifusão digital de CATV (Televisão a Cabo) da próxima geração.

[0034] Em radiodifusão digital conforme um padrão para DVB tal

Petição 870190014005, de 11/02/2019, pág. 11/437 / 177 como DVB-S.2, um código de LDPC é convertido (simbolizado) em símbolos de modulação ortogonal (modulação digital) como QPSK (Chaveamento de Deslocamento de Fase em Quadratura), e os símbolos são mapeados a pontos de sinal e transmitidos.

[0035] Em simbolização de um código de LDPC, substituição de bits de código do código de LDPC é executada em uma unidade de dois ou mais bits, e bits de código depois de tal substituição são determinados como bits de um símbolo.

[0036] Enquanto vários métodos foram propostos como um método para substituição de bits de código para simbolização de um código de LDPC, proposta de um método que ademais melhora a tolerância a vários erros em comparação com métodos propostos já é exigida.

[0037] Ademais, também com respeito ao próprio código de LDPC, proposta de um código de LDPC que melhora a tolerância a erros em comparação com os códigos de LDPC prescritos em padrões de DVB tal como o padrão de DVB-S.2, é exigida.

[0038] A presente invenção foi feita levando em conta tal situação como descrita acima e torna possível melhorar a tolerância a erros.

Solução Técnica [0039] Um aparelho de processamento de dados ou um método de processamento de dados de um primeiro aspecto da presente invenção é um aparelho de processamento de dados ou um método de processamento de dados, em que, onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para armazenar os bits de código na direção de linha e na direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso um inteiro positivo predeterminado é representado por b, o meio de armazenamento armazena mb bits na direção de

Petição 870190014005, de 11/02/2019, pág. 12/437 / 177 linha e armazena N/(mb) bits na direção de coluna, os bits de código do código de LDPC a serem escritos na direção de coluna do meio de armazenamento e lidos na direção de linha, o aparelho de processamento de dados incluindo meio de substituição para ou uma etapa de substituição de substituir, em que os mb bits de código lidos na direção de linha do meio de armazenamento fixados como b símbolos, os mb bits de código de modo que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos, o código de LDPC sendo um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVB-T.2 e que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3, os m bits sendo 8 bits enquanto o inteiro b é 2, os 8 bits do código de LDPC sendo mapeados como um símbolo aos 256 pontos de sinal prescritos em 256QAM, o meio de armazenamento tendo 16 colunas para armazenar 8 x 2 bits na direção de linha e armazenando 64.800/(8 x 2) bits na direção de coluna, o meio de substituição executando, em que o i+1-ésimo bit do bit mais significante dos 8 x 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit bi e o i+1-ésimo bit do bit mais significante dos 8x2 bits de símbolo de dois símbolos sucessivos é representado como bit yi, substituição para alocar o bit b0 ao bit y1s, o bit b1 ao bit y7, o bit b2 ao bit y1, o bit b3 ao bit ys, o bit b₄ ao bit y6, o bit bs ao bit y13, o bit b6 ao bit yn, o bit b7 ao bit y9, o bit b8 ao bit ys, o bit b9 ao bit yu, o bit b10 ao bit y12, o bit bn ao bit y3, o bit b12 ao bit y0, o bit b13 ao bit yw, o bit b14 ao bit y4, e o bit b1s ao bit y2.

[0040] Em um tal primeiro aspecto como descrito acima, o código de

LDPC é um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVBT.2 e que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3, e os m bits são 8 bits enquanto o inteiro b é 2. Os 8 bits do código de LDPC são mapeados como um símbolo aos 256 pontos de sinal prescritos em 256QAM. O meio de armazenamento tem 16 colunas para

Petição 870190014005, de 11/02/2019, pág. 13/437 / 177 armazenar 8 x 2 bits na direção de linha e armazena 64.800/(8 x 2) bits na direção de coluna. Neste exemplo, em que o i+1-ésima bit do bit mais significante dos 8 x 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit bi e o i+1-ésimo bit do bit mais significante dos 8x2 bits de símbolo de dois símbolos sucessivos é representado como bit yi, substituição para alocar o bit bo ao bit y15, o bit b1 ao bit y7, o bit b2 ao bit y1, o bit b3 ao bit ys, o bit b4 ao bit y6, o bit bs ao bit y13, o bit b6 ao bit yn, o bit b7 ao bit yç, o bit b8 ao bit ys, o bit bç ao bit yu, o bit bto ao bit y12, o bit bn ao bit y3, o bit b12 ao bit yo, o bit b13 ao bit y1o, o bit b14 ao bit y4, e o bit b15 ao bit y2, é executada.

[0041] Um aparelho de codificação ou um método de codificação de um segundo aspecto da presente invenção é um aparelho de codificação ou um método de codificação, incluindo meio de codificação para ou uma etapa de codificação de executar codificação por um código de LDPC que tem um comprimento de código de 64.800 bits e uma taxa de codificação de 2/3, uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação correspondendo ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação decidida por uma matriz de verificação de paridade representativa de tabela de valor inicial das posições dos elementos do valor 1 da matriz de informação sejam arranjados em um período de todas as 360 colunas na direção de coluna, a tabela de valor inicial de matriz de verificação de paridade sendo formada de:

317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245

21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954

21002

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2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236

20393

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884

21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625

20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033 18802

19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486

16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392

16419

4093 5045	6037	7248	8633	9771	10260	10809	11326	12072	17516
19344 19938
2120 2648	3155	3852	6888	12258	14821	15359	16378	16437	17791
20614 21025
1085 2434	5816	7151	8050	9422	10884	12728	15353	17733	18140

18729 20920

856 1690 12787

6532 7357 9151

4210 16615 18152

11494 14036 17470

2474 10291 10323

1778 6973 10739

4347 9570 18748

2189 11942 20666

3868 7526 17706

8780 14796 18268

160 16232 17399

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1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046

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5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153

Petição 870190014005, de 11/02/2019, pág. 17/437 / 177

13464 14787 14975

799 1107 3789

3571 8176 10165

5433 13446 15481

3351 6767 12840

8950 8974 11650

1430 4250 21332

6283 10628 15050

8632 14404 16916

6509 10702 16278

15900 16395 17995

8031 18420 19733

3747 4634 17087

4453 6297 16262

2792 3513 17031

14846 20893 21563

17220 20436 21337

275 4107 10497

3536 7520 10027

14089 14943 19455

1965 3931 21104

2439 11565 17932

154 15279 21414

10017 11269 16546

7169 10161 16928

10284 16791 20655

3175 8475

2605 16269 19290

8947 9178 15420

Petição 870190014005, de 11/02/2019, pág. 18/437 / 177

5687 9156 12408

8096 9738 14711

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

[0042] Em um tal segundo aspecto como descrito acima, codificação por um código de LDPC cujo comprimento de código é 64.800 bits e cuja taxa de codificação é 2/3 é executada. A matriz de verificação de paridade do código de LDPC é configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação decidida por uma matriz de verificação de paridade representativa de tabela de valor inicial das posições dos elementos do valor 1 da matriz de informação sejam arranjados em um período de todas as 360 colunas na direção de coluna. A tabela de valor inicial de matriz de verificação de paridade é formada de:

317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737

19245 21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511

19681 20954 21002

2514 2822 5781 6297 8063 9469 9551 11407 11837 12985

15710 20236 20393

Petição 870190014005, de 11/02/2019, pág. 19/437 / 177

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434

16727 19884 21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033

18802 19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024

14486 16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755

15688 16392 16419

4093 5045 6037 7248 8633 9771 10260 10809 11326 12072

17516 19344 19938

2120 2648 3155 3852 6888 12258 14821 15359 16378 16437

17791 20614 21025

1085 2434 5816 7151 8050 9422 10884 12728 15353 17733

18140 18729 20920

856 1690 12787

6532 7357 9151

4210 16615 18152

11494 14036 17470

2474 10291 10323

1778 6973 10739

4347 9570 18748

2189 11942 20666

3868 7526 17706

8780 14796 18268

160 16232 17399

1285 2003 18922

4658 17331 20361

Petição 870190014005, de 11/02/2019, pág. 20/437 / 177

2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060

Petição 870190014005, de 11/02/2019, pág. 21/437 / 177

1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789

Petição 870190014005, de 11/02/2019, pág. 22/437 / 177

3571 8176 10165

5433 13446 15481

3351 6767 12840

8950 8974 11650

1430 4250 21332

6283 10628 15050

8632 14404 16916

6509 10702 16278

15900 16395 17995

8031 18420 19733

3747 4634 17087

4453 6297 16262

2792 3513 17031

14846 20893 21563

17220 20436 21337

275 4107 10497

3536 7520 10027

14089 14943 19455

1965 3931 21104

2439 11565 17932

154 15279 21414

10017 11269 16546

7169 10161 16928

10284 16791 20655

3175 8475

2605 16269 19290

8947 9178 15420

5687 9156 12408

8096 9738 14711

Petição 870190014005, de 11/02/2019, pág. 23/437 / 177

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

[0043] E para ser notado que o aparelho de processamento de dados pode ser um aparelho independente ou pode ser um bloco interno que compõe um aparelho.

Efeito Vantajoso [0044] De acordo com a presente invenção, a tolerância a erros pode ser melhorada.

Descrição Breve dos Desenhos [0045] Figura 1 é uma vista ilustrando uma matriz de verificação de paridade H de um código de LDPC.

[0046] Figura 2 é um fluxograma ilustrando um procedimento de decodificação de um código de LDPC.

[0047] Figura 3 é uma vista ilustrando um exemplo de uma matriz de erro de paridade de um código de LDPC.

[0048] Figura 4 é uma vista mostrando um gráfico de Tanner de uma matriz de verificação de paridade.

[0049] Figura 5 é uma vista mostrando um nó de variável.

[0050] Figura 6 é uma vista mostrando um nó de verificação.

[0051] Figura 7 é uma vista mostrando um exemplo de uma configuração de uma concretização de um sistema de transmissão ao qual a presente invenção é aplicada.

[0052] Figura 8 é um diagrama de bloco mostrando um exemplo de

Petição 870190014005, de 11/02/2019, pág. 24/437 / 177 uma configuração de um aparelho de transmissão 11.

[0053] paridade.

[0054] [0055] paridade de um código de LDPC e pesos de coluna prescritos no padrão de

DVB-S.2.

Figura 9 é uma vista ilustrando uma matriz de verificação de

Figura 10 é uma vista ilustrando uma matriz de paridade.

Figura 11 é uma vista ilustrando uma matriz de verificação de

Figura 12 é

Figura 13 é

Figura 14 é

Figura 15 é

Figura uma uma uma uma vista ilustrando vista ilustrando vista ilustrando vista ilustrando um um um um arranjo de ponto de sinal arranjo de ponto de sinal arranjo de ponto de sinal arranjo de ponto de sinal é uma vista ilustrando processamento de um é uma vista ilustrando processamento do é uma vista mostrando um gráfico de Tanner [0056] de 16QAM.

[0057] de 64QAM.

[0058] de 64QAM.

[0059] de 64QAM.

[0060] desmultiplexador 25.

[0061] Figura desmultiplexador 25.

[0062] Figura relativo à decodificação de um código de LDPC.

[0063] Figura 19 é uma vista mostrando uma matriz de paridade Ht tendo uma estrutura de escada e um gráfico de Tanner correspondendo à matriz de paridade Ht.

[0064] Figura 20 é uma vista mostrando a matriz de paridade Ht de uma matriz de verificação de paridade H correspondendo ao código de LDPC depois de intercalação de paridade.

[0065] Figura 21 é uma vista ilustrando uma matriz de verificação de paridade de conversão.

Petição 870190014005, de 11/02/2019, pág. 25/437 / 177 [0066] Figura 22 é uma vista ilustrando processamento de um intercalador de torção de coluna 24.

[0067] Figura 23 é uma vista ilustrando números de coluna de uma memória 31 necessária para a intercalação de torção de coluna e endereços de posições de começo de escrita.

[0068] Figura 24 é uma vista ilustrando números de coluna da memória 31 necessária para a intercalação de torção de coluna e endereços de posições de começo de escrita.

[0069] Figura 25 é um fluxograma ilustrando um processo de transmissão.

[0070] Figura 26 é uma vista mostrando um modelo de um trajeto de comunicação adotado em uma simulação.

[0071] Figura 27 é uma vista ilustrando uma relação entre uma taxa de erro obtida pela simulação e uma freqüência de Doppler fd de uma oscilação.

[0072] Figura 28 é uma vista ilustrando uma relação entre uma taxa de erro obtida pela simulação e uma freqüência de Doppler fd de uma oscilação.

[0073] Figura 29 é um diagrama de bloco mostrando um exemplo de uma configuração de uma seção de codificação de LDPC 21.

[0074] Figura 30 é um fluxograma ilustrando um processo de seção de codificação de LDPC.

[0075] Figura 31 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 16.200.

[0076] Figura 32 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 64.800.

[0077] Figura 33 é uma vista ilustrando a tabela de valor inicial de

Petição 870190014005, de 11/02/2019, pág. 26/437 / 177 matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

[0078] Figura 34 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

[0079] Figura 35 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/4 e um comprimento de código de 16.200.

[0080] Figura 36 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/4 e um comprimento de código de 64.800.

[0081] Figura 37 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[0082] Figura 38 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[0083] Figura 39 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[0084] Figura 40 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 16.200.

[0085] Figura 41 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 64.800.

[0086] Figura 42 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

Petição 870190014005, de 11/02/2019, pág. 27/437 / 177 [0087] Figura 43 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

[0088] Figura 44 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

[0089] Figura 45 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 16.200.

[0090] Figura 46 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 64.800.

[0091] Figura 47 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[0092] Figura 48 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[0093] Figura 49 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[0094] Figura 50 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 8/9 e um comprimento de código de 16.200.

[0095] Figura 51 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[0096] Figura 52 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o

Petição 870190014005, de 11/02/2019, pág. 28/437 / 177 comprimento de código de 64.800.

[0097] Figura 53 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[0098] Figura 54 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[0099] Figura 55 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 9/10 e um comprimento de código de 64.800.

[00100] Figura 56 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00101] Figura 57 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00102] Figura 58 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00103] Figura 59 é uma vista ilustrando um método de determinar uma matriz de verificação de paridade H de uma tabela inicial de matriz de verificação de paridade.

[00104] Figura 60 é uma vista ilustrando um processo de substituição conforme os métodos existentes.

[00105] Figura 61 é uma vista ilustrando um processo de substituição conforme os métodos existentes.

[00106] Figura 62 é uma vista ilustrando grupos de bit de código e grupos de bit de símbolo onde um código de LDPC tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado por 256QAM

Petição 870190014005, de 11/02/2019, pág. 29/437 / 177 e o múltiplo b é 2.

[00107] Figura 63 é uma vista ilustrando uma regra de alocação onde um código de LDPC que tem um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado por 256QAM e o múltiplo b é 2.

[00108] Figura 64 é uma vista ilustrando substituição de bits de código conforme a regra de alocação onde um código de LDPC tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado por 256QAM e o múltiplo b é 2.

[00109] Figura 65 é uma vista ilustrando BERs onde um processo de substituição de um novo método de substituição e onde um processo de substituição de um método existente é executado.

[00110] Figura 66 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade para um código de LDPC cujo Eb/N0 como um valor de limiar de desempenho é melhor que aquela de um código padrão.

[00111] Figura 67 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade para um código de LDPC cujo Eb/N0 como um valor de limiar de desempenho é melhor que aquela do código padrão.

[00112] Figura 68 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade para um código de LDPC cujo Eb/N0 como um valor de limiar de desempenho é melhor que aquela do código padrão.

[00113] Figura 69 é uma vista ilustrando relações do Es/N0 e a BER relativa ao código padrão e um código proposto.

[00114] Figura 70 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de recepção 12.

[00115] Figura 71 é um fluxograma ilustrando um processo de recepção.

Petição 870190014005, de 11/02/2019, pág. 30/437 / 177 [00116] Figura 72 é uma vista ilustrando um exemplo de uma matriz de verificação de paridade de um código de LDPC.

[00117] Figura 73 é uma vista ilustrando uma matriz (matriz de verificação de paridade de conversão) obtida aplicando substituição de linha e substituição de coluna a uma matriz de verificação de paridade.

[00118] Figura 74 é uma vista ilustrando uma matriz de verificação de paridade de conversão dividida em uma unidade de 5 x 5 bits.

[00119] Figura 75 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de decodificação no qual operação matemática de nó é executada coletivamente para P nós.

[00120] Figura 76 é um diagrama de bloco mostrando um exemplo de uma configuração de uma seção de decodificação de LDPC 56.

[00121] Figura 77 é um diagrama de bloco mostrando um exemplo de uma configuração de uma concretização de um computador ao qual a presente invenção é aplicada.

[00122] Figura 78 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 16.200.

[00123] Figura 79 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 64.800.

[00124] Figura 80 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

[00125] Figura 81 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

[00126] Figura 82 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação

Petição 870190014005, de 11/02/2019, pág. 31/437 / 177 de 3/4 e um comprimento de código de 16.200.

[00127] Figura 83 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/4 e um comprimento de código de 64.800.

[00128] Figura 84 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[00129] Figura 85 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[00130] Figura 86 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

[00131] Figura 87 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 16.200.

[00132] Figura 88 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 64.800.

[00133] Figura 89 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

[00134] Figura 90 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

[00135] Figura 91 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

[00136] Figura 92 é uma vista ilustrando um exemplo de uma tabela de

Petição 870190014005, de 11/02/2019, pág. 32/437 / 177 valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 16.200.

[00137] Figura 93 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 64.800.

[00138] Figura 94 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[00139] Figura 95 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[00140] Figura 96 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

[00141] Figura 97 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 8/9 e um comprimento de código de 16.200.

[00142] Figura 98 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[00143] Figura 99 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[00144] Figura 100 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

[00145] Figura 101 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Petição 870190014005, de 11/02/2019, pág. 33/437 / 177 [00146] Figura 102 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 9/10 e um comprimento de código de 64.800.

[00147] Figura 103 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00148] Figura 104 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00149] Figura 105 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

[00150] Figura 106 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/4 e um comprimento de código de 64.800.

[00151] Figura 107 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/4 e o comprimento de código de 64.800.

[00152] Figura 108 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/3 e um comprimento de código de 64.800.

[00153] Figura 109 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/3 e o comprimento de código de 64.800.

[00154] Figura 110 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/5 e um comprimento de código de 64.800.

[00155] Figura 111 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/5 e o

Petição 870190014005, de 11/02/2019, pág. 34/437 / 177 comprimento de código de 64.800.

[00156] Figura 112 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/2 e um comprimento de código de 64.800.

[00157] Figura 113 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/2 e o comprimento de código de 64.800.

[00158] Figura 114 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/2 e o comprimento de código de 64.800.

[00159] Figura 115 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/5 e um comprimento de código de 64.800.

[00160] Figura 116 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/5 e o comprimento de código de 64.800.

[00161] Figura 117 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/5 e o comprimento de código de 64.800.

[00162] Figura 118 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/4 e um comprimento de código de 16.200.

[00163] Figura 119 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/3 e um comprimento de código de 16.200.

[00164] Figura 120 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/5 e um comprimento de código de 16.200.

[00165] Figura 121 é uma vista ilustrando um exemplo de uma tabela

Petição 870190014005, de 11/02/2019, pág. 35/437 / 177 de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/2 e um comprimento de código de 16.200.

[00166] Figura 122 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/5 e um comprimento de código de 16.200.

[00167]

Figura 123 é uma vista ilustrando outro exemplo da tabela de

valor inicial de matriz de verificação de paridade da taxa de codificação de

3/5 e o comprimento de código de 16.200.

[00168]

Figura 124 é uma vista ilustrando um método de determinar

uma matriz de verificação de paridade H de uma tabela inicial de matriz de verificação de paridade.

[00169]

Figura 125 é uma vista ilustrando um exemplo de substituição

de bits de código.

[00170]

Figura 126 é uma vista ilustrando outro exemplo de

substituição de bits de código.

[00171]

Figura 127 é uma vista ilustrando um exemplo adicional de

substituição de bits de código.

[00172]

Figura 128 é uma vista ilustrando um exemplo ainda adicional

de substituição de bits de código.

[00173] da BER.	Figura 129 é uma vista ilustrando um resultado de simulação
[00174] da BER.	Figura 130 é uma vista ilustrando outro resultado de simulação
[00175]	Figura 131 é uma vista ilustrando um resultado de simulação

adicional da BER.

[00176]

Figura 132 é uma vista ilustrando um resultado de simulação

imóvel da BER.

[00177]

Figura 133 é uma vista ilustrando um exemplo de substituição

de bits de código.

Petição 870190014005, de 11/02/2019, pág. 36/437 / 177 [00178] Figura 134 é uma vista ilustrando outro exemplo de substituição de bits de código.

[00179] Figura 135 é uma vista ilustrando um exemplo adicional de substituição de bits de código.

[00180] Figura 136 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00181] Figura 137 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00182] Figura 138 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00183] Figura 139 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00184] Figura 140 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00185] Figura 141 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00186] Figura 142 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00187] Figura 143 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00188] Figura 144 é uma vista ilustrando um exemplo ainda adicional de substituição de bits de código.

[00189] Figura 145 é uma vista ilustrando processo de um multiplexador 54 que compõe um desintercalador 53.

[00190] Figura 146 é uma vista ilustrando processo de um desintercalador de torção de coluna 55.

[00191] Figura 147 é um diagrama de bloco mostrando outro exemplo de uma configuração do aparelho de recepção 12.

[00192] Figura 148 é um diagrama de bloco mostrando um primeiro

Petição 870190014005, de 11/02/2019, pág. 37/437 / 177 exemplo de uma configuração de um sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

[00193] Figura 149 é um diagrama de bloco mostrando um segundo exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

[00194] Figura 150 é um diagrama de bloco mostrando um terceiro exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

Explicação de Símbolos de Referência [00195] 11- Aparelho de transmissão, 12- Aparelho de recepção, 21Seção de codificação de LDPC, 22- Intercalador de bit, 23- Intercalador de paridade, 24- Intercalador de torção de coluna, 25- Desmultiplexador, 26Seção de mapeamento, 27- Seção de modulação ortogonal, 31- Memória, 32Seção de substituição, 51- Seção de demodulação ortogonal, 52- Seção de desmapeamento, 53- Desintercalador, 54- Multiplexador, 55- Desintercalador de torção de coluna, 56- Seção de decodificação de LDPC, 300- Memória de armazenamento de dados de borda, 301- Seletor, 302- Seção de cálculo de nó de verificação, 303- Circuito de deslocamento cíclico, 304- Memória de armazenamento de dados de borda, 305- Seletor, 306- Memória de dados de recepção, 307- Seção de cálculo de nó de variável, 308- Circuito de deslocamento cíclico, 309- Seção de cálculo de palavra decodificada, 310Seção de rearranjo de dados de recepção, 311- Seção de rearranjo de dados decodificados, 601- Bloco de processamento de codificação, 602- Bloco de armazenamento, 611- Porção de colocação de taxa de codificação, 612Porção de leitura de tabela de valor de inicial, 613- Porção de produção de matriz de verificação de paridade, 614- Porção de leitura de bit de informação, 615- Porção de operação matemática de paridade de codificação, 616- Porção de controle, 701- Barramento, 702- CPU, 703- ROM, 704- RAM, 705- Disco rígido, 706- Seção de saída, 707- Seção de entrada, 708- Seção de

Petição 870190014005, de 11/02/2019, pág. 38/437 / 177 comunicação, 709- Unidade de disco, 710- Interface de entrada/saída, 711Meio de gravação removível, 1001- Seção de substituição inversa, 1002Memória, 1011- Desintercalador de paridade, 1021- Seção de decodificação de LDPC, 1101- Seção de aquisição, 1101- Seção de processamento de decodificação de linha de transmissão, 1103- Seção de processamento de decodificação de fonte de informação, 1111- Seção de saída, 1121- Seção de gravação.

Melhor Modo para Executar a Invenção [00196] Figura 7 mostra um exemplo de uma configuração de uma concretização de um sistema de transmissão ao qual a presente invenção é aplicada (o termo sistema significa um agregado lógico de uma pluralidade de aparelhos independente de se ou não o aparelho de componente individual está incluído no mesmo alojamento).

[00197] Se referindo à Figura 7, o sistema de transmissão inclui um aparelho de transmissão 11 e uma aparelho de recepção 12.

[00198] O aparelho de transmissão 11 executa, por exemplo, transmissão (radiodifusão) (transferência) de um programa de radiodifusão de televisão. Quer dizer, a aparelho de transmissão 11, por exemplo, codifica dados de objeto que são um objeto de transmissão tais como dados de imagem, dados de som e assim sucessivamente como um programa de radiodifusão de televisão em um código de LDPC e transmite os dados resultantes, por exemplo, por um trajeto de comunicação 13 como um canal de satélite, ondas terrestres e rede de CATV.

[00199] O aparelho de recepção 12 é, por exemplo, um sintonizador, um receptor de televisão ou um STB (Conversor de TV) para receber um programa de radiodifusão de televisão ou PC (Computador Pessoal) para receber IPTV (Televisão de Protocolo de Internet), e recebe códigos de LDPC transmitidos a ele do aparelho de transmissão 11 por um trajeto de comunicação 13, decodifica os códigos de LDPC em dados de objeto e

Petição 870190014005, de 11/02/2019, pág. 39/437 / 177 produz os dados de objeto.

[00200] Aqui, foi conhecido que códigos de LDPC utilizados no sistema de transmissão na Figura 7 exibem uma capacidade muito alta em um trajeto de comunicação de AWGN (Ruído Gaussiano Branco Aditivo).

[00201] Porém, no trajeto de comunicação 13 tais como ondas terrestres, erros de salva ou rasura às vezes ocorrem. Por exemplo, em um sistema de OFDM (Multiplexação por Divisão de Freqüência Ortogonal), em um ambiente de multi-trajeto em que a D/U (Relação de Desejada para Indesejada) é 0 dB (potência de Indesejada = eco é igual à potência de Desejada = trajeto principal), a potência de um símbolo particular se torna zero (rasura) em resposta a um atraso de um eco (trajetos diferentes do trajeto principal).

[00202] Ademais, também em uma oscilação (trajeto de comunicação no qual um eco cujo atraso é zero e para qual uma freqüência de Doppler (doppler) é aplicada é adicionado), em que a D/U é 0 dB, um caso em que a potência de um símbolo de OFDM inteiro a um ponto específico de tempo é reduzida a zero (rasura) pela freqüência de Doppler ocorre.

[00203] Ademais, de uma situação de linhas por fios no lado de aparelho de recepção 12 de uma seção de recepção (não mostrada) tal como uma antena ou similar para receber um sinal do aparelho de transmissão 11 para o aparelho de recepção 12 ou de instabilidade da fonte de energia para o aparelho de recepção 12, erros de salva às vezes aparecem.

[00204] Enquanto isso, decodificação de códigos de LDPC, como operação matemática de nó de variável da expressão (1) em que adição de (valores de recepção uOi de) bits de código de um código de LDPC como visto na Figura 5 acima descrita é executada em uma coluna da matriz de verificação de paridade H e conseqüentemente um nó de variável correspondendo a um bit de código do código de LDPC, se um erro ocorrer com o bit de código usado para a operação matemática de nó de variável,

Petição 870190014005, de 11/02/2019, pág. 40/437 / 177 então a precisão de uma mensagem a ser determinada cai.

Então, desde que, em decodificação do código de LDPC, a mensagem determinada no nó de variável conectando ao nó de verificação é usada para executar operação matemática de nó de verificação da expressão (7) no nó de verificação, se o número de nós de verificação onde (bits de código do código de LDPC correspondendo a) uma pluralidade de nós de variável conectados a isso exibir um erro (incluindo rasura) ao mesmo tempo fica grande, então o desempenho da decodificação deteriora.

[00205] Por exemplo, se dois ou mais dos nós de variável conectados ao nó de verificação sofrerem de rasura ao mesmo tempo, então o nó de verificação retorna uma mensagem que a probabilidade que o valor pode ser 0 e a probabilidade que o valor pode ser 1 são iguais entre si para todos os nós de variável. Neste exemplo, aqueles nós de verificação aos quais a mensagem das probabilidades iguais não contribui a um ciclo de processamento de decodificação (um conjunto de operação matemática de nó de variável e operação matemática de nó de verificação), e como resultado, um número aumentado de vezes de repetição de processamento de decodificação é requerido. Conseqüentemente, o desempenho da decodificação deteriora. Ademais, o consumo de energia de um aparelho de recepção 12 que executa decodificação dos códigos de LDPC aumenta.

[00206] Por conseguinte, o sistema de transmissão mostrado na Figura 7 é configurado de modo que a tolerância a erros de salva ou rasura seja melhorada enquanto o desempenho em um trajeto de comunicação de AWGN é mantido.

[00207] Figura 8 mostra um exemplo de uma configuração do aparelho de transmissão 11 da Figura 7.

[00208] Se referindo à Figura 8, o aparelho de transmissão 11 inclui uma seção de codificação de LDPC 21, um intercalador de bit 22, uma seção de mapeamento 26 e uma seção de modulação ortogonal 27.

Petição 870190014005, de 11/02/2019, pág. 41/437 / 177 [00209] A seção de codificação de LDPC 21, dados de objeto são providos.

[00210] A seção de codificação de LDPC 21 executa codificação de LDPC dos dados de objeto providos a ela conforme uma matriz de verificação de paridade na qual uma matriz de paridade que é uma porção correspondendo a bits de paridade de um código de LDPC tem uma estrutura de escada e produz um código de LDPC em que os dados de objeto são bits de informação.

[00211] Em particular, a seção de codificação de LDPC 21 executa codificação de LDPC de codificar os dados de objeto em um código de LDPC prescrito, por exemplo, nos padrões de DVB-S.2 ou DVB-T.2 e produz um código de LDPC obtido como um resultado da codificação de LDPC.

[00212] Aqui, no padrão de DVB-T.2, é programado adotar os códigos de LDPC prescritos no padrão de DVB-S.2. O código de LDPC prescrito no padrão de DVB-S.2 é um código de IRA (Repetição Acumulação Irregular), e a matriz de paridade na matriz de verificação de paridade do código de LDPC tem uma estrutura de escada. A matriz de paridade e a estrutura de escada são descritas em seguida. Ademais, o código de IRA é descrito, por exemplo, em “Irregular Repeat-Accumulate Codes”, H. Jin., A. Khandekar, e R. J. McEliece, em de “Proceedings of 2nd International Symposium on Turbo codes and Related Topics”, p.1-8, setembro de 2000.

[00213] O código de LDPC produzido da seção de codificação de LDPC 21 é provido ao intercalador de bit 22.

[00214] O intercalador de bit 22 é um aparelho de processamento de dados para intercalar dados e inclui um intercalador de paridade 23, um intercalador de torção de coluna 24 e um desmultiplexador (DEMUX) 25.

[00215] O intercalador de paridade 23 executa intercalação de paridade de bits de intercalação de paridade do código de LDPC da seção de codificação de LDPC 21 a posições de outros bits de paridade e provê o

Petição 870190014005, de 11/02/2019, pág. 42/437 / 177 código de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24.

[00216] O intercalador de torção de coluna 24 executa intercalação de torção de coluna para o código de LDPC do intercalador de paridade 23 e provê o código de LDPC depois da intercalação de torção de coluna ao desmultiplexador 25.

[00217] Em particular, o código de LDPC é transmitido depois que dois ou mais bits de código disso são mapeados a pontos de sinal representando um símbolo de modulação ortogonal pela seção de mapeamento 26 descrita em seguida.

[00218] O intercalador de torção de coluna 24 executa, por exemplo, tal intercalação de torção de coluna como descrita em seguida como um processo de rearranjo de rearranjar bits de código do código de LDPC do intercalador de paridade 23 de modo que uma pluralidade de bits de código do código de LDPC correspondendo ao valor 1 incluído em uma linha arbitrária da matriz de verificação de paridade usada na seção de codificação de LDPC 21 não seja incluída em um símbolo.

[00219] O desmultiplexador 25 executa um processo de substituição de substituir as posições de dois ou mais bits de código do código de LDPC (que são para serem um símbolo) do intercalador de torção de coluna 24 para obter um código de LDPC cuja tolerância a AWGN é reforçada. Então, o desmultiplexador 25 provê dois ou mais bits de código de um código de LDPC obtido pelo processo de substituição como um símbolo para a seção de mapeamento 26.

[00220] A seção de mapeamento 26 mapeia o símbolo do desmultiplexador 25 a pontos de sinal determinados por um método de modulação de modulação ortogonal (modulação de multi-valor) executada pela seção de modulação ortogonal 27.

[00221] Em particular, a seção de mapeamento 26 mapeia o código de

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LDPC do desmultiplexador 25 em um ponto de sinal determinado pelo sistema de modulação, em um plano IQ (constelação IQ) definido por um eixo I representativo de um componente I que está em fase com portadora e um eixo Q representativo de um componente Q que é ortogonal à onda portadora.

[00222] Aqui, como o método de modulação de modulação ortogonal executada pela seção de modulação ortogonal 27, métodos de modulação incluindo, por exemplo, um método de modulação definido nos padrões de DVB-T, quer dizer, por exemplo, QPSK (Chaveamento de Deslocamento de Fase em Quadratura), 16QAM (Modulação de Amplitude de Quadratura), 64QAM, 256QAM, 1024QAM, 4096QAM e assim sucessivamente estão disponíveis. Qual método de modulação deveria ser usado para modulação ortogonal a ser executada pela seção de modulação ortogonal 27 é fixado com antecedência, por exemplo, conforme uma operação do aparelho de transmissão 11 por um operador. É para ser notado que a seção de modulação ortogonal 27 pode executar alguma outra modulação ortogonal, por exemplo, 4PAM (Modulação de Amplitude de Pulso).

[00223] O símbolo mapeado a um ponto de sinal pela seção de mapeamento 26 é provido à seção de modulação ortogonal 27.

[00224] A seção de modulação ortogonal 27 executa modulação ortogonal de uma portadora conforme (o símbolo mapeado a) o ponto de sinal da seção de mapeamento 26 e transmite um sinal de modulação obtido pela modulação ortogonal pelo trajeto de comunicação 13 (Figura 7).

[00225] Agora, a figura 9 ilustra uma matriz de verificação de paridade H usada em codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8.

[00226] A matriz de verificação de paridade H tem uma estrutura de LDGM (Matriz de Geração de Baixa Densidade) e pode ser representada por uma expressão H = [HA|HT] de uma matriz de informação HA de uma porção

Petição 870190014005, de 11/02/2019, pág. 44/437 / 177 correspondendo a bits de informação e uma matriz de paridade Ht correspondendo a bits de paridade dentre bits de código do código de LDPC (matriz na qual elementos da matriz de informação Ha são elementos no lado esquerdo e elementos da matriz de paridade Ht são elementos no lado direito).

[00227] Aqui, o número de bit de bits de informação e o número de bit de bits de paridade dentre bits de código de um código de LDPC (uma palavra-código) é chamado comprimento de informação K e comprimento de paridade M, e o número de bit de bits de código de um código de LDPC é chamado comprimento de código N (= K + M).

[00228] O comprimento de informação K e o comprimento de paridade M relativo a um código de LDPC de um certo comprimento de código N dependem da taxa de codificação. Enquanto isso, a matriz de verificação de paridade H é uma matriz cujas linhas x colunas são M x N. Então, a matriz de informação Ha é uma matriz M x K e a matriz de paridade Ht é uma matriz M x M.

[00229] Figura 10 ilustra a matriz de paridade Ht da matriz de verificação de paridade H de um código de LDPC prescrito no padrão de DVB-S.2 (e DVB-T.2).

[00230] A matriz de paridade Ht da matriz de verificação de paridade H do código de LDPC prescrito no padrão de DVB-S.2 tem uma estrutura de escada em que elementos do valor 1 são arranjados como uma escada como visto na Figura 10. O peso de linha da matriz de paridade Ht é 1 com respeito à primeira linha, mas é 2 com respeito a todas as linhas restantes. Enquanto isso, o peso de coluna é 1 com respeito à última coluna, mas é 2 com respeito a todas as colunas restantes.

[00231] Como descrito acima, o código de LDPC da matriz de verificação de paridade H em que a matriz de paridade Ht tem uma estrutura de escada pode ser produzido usando prontamente a matriz de verificação de

Petição 870190014005, de 11/02/2019, pág. 45/437 / 177 paridade H.

[00232] Em particular, um código de LDPC (uma palavra-código) é representado por um vetor de linha c e um vetor de coluna obtidos transpondo o vetor de linha é representado por C^T. Ademais, uma porção de bits de informação de dentro o vetor de linha c que é um código de LDPC é representado por um vetor de linha A e uma porção de bits de paridade é representada por um vetor de linha T.

[00233] Aqui, neste exemplo, o vetor de linha c pode ser apresentado por uma expressão c = [A|T] do vetor de linha A como bits de informação e o vetor de linha T como bits de paridade (vetor de linha em que os elementos do vetor de linha A são elementos no lado esquerdo e os elementos do vetor de linha T são elementos no lado direito).

[00234] É necessário para a matriz de verificação de paridade H e o vetor de linha c = [A|T] como o código de LDPC satisfazer uma expressão Hc^T = 0, e em que a matriz de paridade HT da matriz de verificação de paridade H = [Ha|Ht] tem uma tal estrutura de escada como mostrada na Figura 10, o vetor de linha T como bits de paridade que forma o vetor de linha c = [A|T] que satisfaz a expressão Hc^T = 0 podem ser determinados seqüencialmente fixando sucessivamente os elementos nas linhas começando com os elementos na primeira linha do vetor de coluna Hc^T na expressão Hc^T= 0 a zero.

[00235] Figura 11 ilustra a matriz de verificação de paridade H de um código de LDPC e pesos de coluna definidos no padrão de DVB-S.2 (e DVBT.2).

[00236] Em particular, a figura 11A ilustra a matriz de verificação de paridade H de um código de LDPC definido no padrão de DVB-S.2.

[00237] Com respeito a KX colunas da primeira coluna da matriz de verificação de paridade H, o peso de coluna é X; com respeito a K3colunas sucessivas, o peso de coluna é 3; com respeito a M-1 linhas sucessivas, o peso

Petição 870190014005, de 11/02/2019, pág. 46/437 / 177 de coluna é 2; e com respeito à última coluna, o peso de coluna é 1.

[00238] Aqui, KX + K3 + M-1 + 1 é igual ao comprimento de código N.

[00239] No padrão de DVB-S.2, a números de coluna KX, K3 e M (comprimento de paridade) como também o peso de coluna X são prescritos de tal maneira como visto na Figura 11B.

[00240] Em particular, a figura 11B ilustra os números de coluna KX, K3 e M como também o peso de coluna X considerando taxas de codificação diferentes de códigos de LDPC prescritos no padrão de DVB-S.2.

[00241] No padrão de DVB-S.2, códigos de LDPC dos comprimentos de código N de 64.800 bits e 16.200 bits são prescritos.

[00242] E como visto na Figura 11B, porque o código de LDPC cujo comprimento de código N é 64.800 bits, 11 taxas de codificação (taxas nominais) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são prescritas, e para o código de LDPC cujo comprimento de código N é 16.200 bits, 10 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são prescritas.

[00243] Relativo a códigos de LDPC, é conhecido que bits de código correspondendo a uma coluna da matriz de verificação de paridade H que tem um peso de coluna mais alto exibem uma taxa de erro mais baixa.

[00244] A matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e ilustrada na Figura 11 tem uma tendência que uma coluna mais próxima ao lado de cabeça (lado de esquerda) tem um peso de coluna mais alto. Por conseguinte, o código de LDPC correspondendo à matriz de verificação de paridade H tem uma tendência que um bit de código mais próximo à cabeça é mais alto em tolerância a um erro (tem uma tolerância mais alta a um erro) e um bit de código mais próximo à cauda é mais baixo em tolerância a um erro.

[00245] Figura 12 ilustra um arranjo de (pontos de sinal correspondendo a) 16 símbolos no plano IQ em que 16QAM é executado pela

Petição 870190014005, de 11/02/2019, pág. 47/437 / 177 seção de modulação ortogonal 27 da Figura 8.

[00246] Em particular, a figura 12A ilustra símbolos de 16QAM.

[00247] Em 16QAM, um símbolo representa 4 bits, e 16 (= 2⁴) símbolos existem. Então, os 16 símbolos estão dispostos de modo que eles formem uma forma quadrada de 4 x 4 símbolos na direção I x direção Q centrada na origem do plano IQ.

[00248] Agora, se o i+1-ésimo bit do bit mais significante da carreira de bit representada por um símbolo for representado como bit yi, então 4 bits representados por um símbolo de 16QAM podem ser representados como bits y0, y1, y2 e y3 em ordem começando com o bit mais significante. Onde o método de modulação é 16QAM, 4 bits de código do código de LDPC são fixados (simbolizados) como um símbolo (valor de símbolo) dos 4 bits y0 a y3.

[00249] Figura 12B indica limites de bit relativo aos 4 bits (em seguida, também é chamado bit de símbolo) y0 a y3 representado pelo símbolo do 16QAM.

[00250] Aqui, um limite de bit relativo a um bit de símbolo yi (na Figura 12, i = 0, 1, 2, 3) significa um limite entre um símbolo cujo bit yi é 0 e outro símbolo cujos bit yi é 1.

[00251] Como visto na Figura 12B, com respeito ao bit de símbolo mais significante y0 dentre os 4 bits de símbolo y0 a y3 representados pelo símbolo de 16QAM, só um local do eixo Q no plano IQ faz um limite de bit, e com relação ao segundo bit de símbolo y1 (segundo do bit mais significante), só um local do eixo I no plano IQ faz um limite de bit.

[00252] Ademais, com relação ao terceiro bit de símbolo y3, cada um de dois locais entre a primeira e segunda colunas e entre ao terceira e quarta colunas da esquerda dos 4 x 4 símbolos faz um limite.

[00253] Além disso, com respeito ao quarto bit de símbolo y3, cada um de dois locais entre a primeira e segunda linhas e entre a terceira e quarta

Petição 870190014005, de 11/02/2019, pág. 48/437 / 177 linhas dos 4 x 4 símbolos faz um limite.

[00254] O bit de símbolo y1 representado por um símbolo é menos provável ficar errôneo e fica mais baixo em probabilidade de erro quando o número de símbolos espaçados longe de um limite de bit aumenta, mas é mais provável ficar errôneo e fica mais alto em probabilidade de erro quando o número de símbolos posicionados mais próximo a um limite de bit aumenta.

[00255] Se um bit que é menos provável ficar errôneo (é tolerante a um erro) for chamado “bit forte”, mas um bit que é mais provável ficar errôneo (é menos tolerante a um erro) for chamado “bit fraco”, então com respeito aos 4 bits de símbolo y0 a y3 representados por símbolos de 16QAM, o bit de símbolo mais significante y0 e o segundo bit de símbolo y1 são bits fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 são bits fracos.

[00256] Figuras 13 a 15 ilustram arranjos de (pontos de sinal correspondendo a) 64 símbolos no plano IQ, em que 64QAM é executado pela seção de modulação ortogonal 27 da Figura 8.

[00257] Em 64QAM, um símbolo representa 6 bits, e 64 (= 2⁶) símbolos existem. Então, os 64 símbolos são arranjados de modo que eles façam um quadrado de 8 x 8 símbolos na direção I x direção Q centrada na origem do plano de IQ.

[00258] Os bits de símbolo representados por um símbolo de 64QAM podem ser representados como bits y0, yi, y2, y3, y4 e ys em ordem começando com o bit mais significante. Em que o método de modulação é 64QAM, 6 bits de código do código de LDPC são fixados (simbolizados) como um símbolo dos 6 bits y0 a y5.

[00259] Aqui, a figura 13 indica limites de bit relativos ao bit mais significante y0 e ao segundo bit y1 dentre os bits de símbolo y0 a y5 de símbolos de 64QAM; Figura 14 indica limites de bit relativo ao terceiro bit de símbolo y2 e o quarto bit de símbolo y3; e Figura 15 indica limites de bit relativo ao quinto bit de símbolo y4 e o sexto bit de símbolo y5.

Petição 870190014005, de 11/02/2019, pág. 49/437 / 177 [00260] Como visto na Figura 13, o número de limites de bit com respeito a cada um do bit de símbolo mais significante y0 e do segundo bit de símbolo y1 é um. Enquanto isso, como visto na Figura 14, o número de limites de bit com respeito a cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3 é dois, e como visto na Figura 15, o número de limites de bit com respeito a cada um do quinto bit de símbolo y4 e do sexto bit de símbolo y5 é quatro.

[00261] Por conseguinte, entre os 6 bits de símbolo y0 a y5 de símbolos de 64QAM, o bit de símbolo mais significante y0 e o segundo bit de símbolo y1 são os bits mais fortes, e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 são os segundos bits mais fortes. Então, o quinto bit de símbolo y4 e o sexto bit de símbolo ys são os bits mais fracos.

[00262] Da Figura 12 e ademais das Figuras 13 a 15, pode ser visto que, com respeito a bits de símbolos de modulação ortogonal, há uma tendência que um bit de alta ordem seja um bit forte e um bit de baixa ordem seja um bit fraco.

[00263] Aqui, como descrito anteriormente com referência à Figura 11, um código de LDPC produzido da seção de codificação de LDPC 21 (Figura 8) inclui bits de código que são tolerantes a erros e bits de código que são menos tolerantes a erros.

[00264] Enquanto isso, como descrito anteriormente com referência às Figuras 12 a 15, bits de símbolos de modulação ortogonal executada pela seção de modulação ortogonal 27 incluem bits fortes e bits fracos.

[00265] Por conseguinte, se um bit de código do código de LDPC que é baixo em tolerância a um erro for alocado para um bit de símbolo fraco de um símbolo de modulação ortogonal, então a tolerância a um erro cai como um todo.

[00266] Portanto, um intercalador foi proposto que intercala bits de código de um código de LDPC de modo que bits de código do código de

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LDPC que sejam baixos em tolerância a um erro sejam alocados a bits fortes (bits de símbolo) de um símbolo de modulação ortogonal.

[00267] O desmultiplexador 25 da Figura 8 executa processamento do intercalador.

[00268] Figura 16 é uma vista ilustrando processamento do desmultiplexador 25 da Figura 8.

[00269] Em particular, a figura 16 mostra um exemplo de uma configuração funcional do desmultiplexador 25.

[00270] O desmultiplexador 25 inclui uma memória 31 e uma seção de substituição 32.

X [00271] À memória 31, um código de LDPC da seção de codificação de LDPC é provido.

[00272] A memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção (horizontal) de uma linha e armazena N/(mb) bits na direção (vertical) de uma coluna. A memória 31 escreve bits de código do código de LDPC provido a ela na direção de coluna e lê os bits de código na direção de linha e então provê os bits de código lidos para a seção de substituição 32.

[00273] Além disso, m representa o número de bit de bits de código de um código de LDPC a ser um símbolo, e b é um inteiro positivo predeterminado e é um múltiplo a ser usado para multiplicar m pelo inteiro. O multiplexador 25 converte (simboliza) os bits de código do código de LDPC em símbolos como descrito acima, e o múltiplo b representa o número de símbolos obtidos de um modo por simbolização de única vez pelo multiplexador 25.

[00274] Figura 16A mostra um exemplo de uma configuração do desmultiplexador 25 em que o sistema de modulação é 64QAM, e por conseguinte, o número de bit m de bits de código do código de LDPC a ser um símbolo é 6 bits.

Petição 870190014005, de 11/02/2019, pág. 51/437 / 177 [00275] Ademais, na Figura 16A, o múltiplo b é 1, e por conseguinte, a memória 31 tem uma capacidade de armazenamento de N/(6 x 1) x (6 x 1) bits na direção de coluna x direção de linha.

[00276] Aqui, uma região de armazenamento da memória 31 que estende na direção de coluna e inclui um bit na direção de linha é referida em seguida apropriadamente como coluna. Na Figura 16A, a memória 31 inclui seis (= 6 x 1) colunas.

[00277] O desmultiplexador 25 executa escrita dos bits de código do código de LDPC em uma direção descendente de acima de uma coluna que forma a memória 31 (em uma direção de coluna) começando com uma coluna lateral esquerda para uma coluna lateral direita.

[00278] Então, se a escrita dos bits de código terminar com o bit mais inferior na coluna mais à direita, então os bits de código são lidos e providos à seção de substituição 32 em uma unidade de 6 bits (mb bits) na direção de linha começando com a primeira linha de todas as colunas que formam a memória 31.

[00279] A seção de substituição 32 executa um processo de substituição de substituir a posição de bits de código de 6 bits da memória 31 e produz os 6 bits obtidos pela substituição como 6 bits de símbolo y0, y1, y2, y₃, y4 e ys representativos de um símbolo de 64QAM.

[00280] Em particular, enquanto mb bits de código (aqui, 6 bits) são lidos na direção de linha da memória 31, se o i-ésimo bit (i = 0, 1, ..., mb-1) do bit mais significante dentre os mb bits de código lidos da memória 31 for representado por bit bi, então a 6 bits de código lidos na direção de linha da memória 31 podem ser representados como bits b0, b1, b2, b3, b4 e bs em ordem começando com o bit mais significante.

[00281] Uma relação do peso de coluna descrito anteriormente com referência à Figura 11 conduz que o bit de código posicionado na direção do bit b₀ é um bit de código alto em tolerância a um erro enquanto o bit de

Petição 870190014005, de 11/02/2019, pág. 52/437 / 177 código na direção do bit bs é um bit de código baixo em tolerância a um erro. [00282] A seção de substituição 32 executa um processo de substituição de substituir a posição dos 6 bits de código b0 a b5 da memória 31 de modo que um bit de código que seja baixo em tolerância a um erro dentre os 6 bits de código b0 a b5 da memória 31 possa ser alocado a um bit que é alto em tolerância dentre os bits de símbolo y0 a y5 de um símbolo de 64QAM.

[00283] Aqui, para um método de substituição para substituir os 6 bits de código b0 a b5 da memória 31 para ser alocado aos 6 bits de símbolo y0 a y5 representativos de um símbolo de 64QAM, vários sistemas foram propostos.

[00284] Figura 16B ilustra um primeiro método de substituição; Figura 16C ilustra um segundo método de substituição; e Figura 16D ilustra um terceiro método de substituição.

[0028s] Na Figura 16B à Figura 16D (semelhantemente também na Figura 17 descrita em seguida), um segmento de linha interconectando os bits bi e yj significa que o bit de código bi está alocado ao bit de símbolo yj do símbolo (é substituído na posição do bit de símbolo yj).

[00286] Como o primeiro método de substituição, é proposto adotar um de três tipos de métodos de substituição na Figura 16B, e como o segundo método de substituição, é proposto adotar um de dois tipos de métodos de substituição na Figura 16C.

[00287] Como o terceiro método de substituição, é proposto selecionar e usar seis tipos de métodos de substituição na Figura 16D em ordem.

[00288] Figura 17 ilustra um exemplo de uma configuração do desmultiplexador 2s em um caso em que o método de modulação é 64QAM (por conseguinte, o número de bit m de bits de código de um código de LDPC mapeado a um símbolo é 6 semelhantemente como na Figura 16) e o múltiplo b é 2, e um quarto método de substituição.

[00289] Em que o múltiplo b é 2, a memória 31 tem uma capacidade de

Petição 870190014005, de 11/02/2019, pág. 53/437 / 177 armazenamento de N/(6 x 2) x (6 x 2) bits na direção de coluna x direção de linha e inclui 12 (= 6 x 2) colunas.

[00290] Figura 17A ilustra uma ordem de escrita de um código de LDPC na memória 31.

[00291] O desmultiplexador 25 executa escrita de bits de código de um código de LDPC em uma direção descendente de acima de uma coluna que forma a memória 31 (na direção de coluna) começando com uma coluna lateral esquerda para uma coluna lateral direita como descrito anteriormente com referência à Figura 16.

[00292] Então, se a escrita de bits de código terminar com o bit mais inferior na coluna mais à direita, então os bits de código são lidos e providos à seção de substituição 32 em uma unidade de 12 bits (mb bits) na direção de linha começando com a primeira linha de todas as colunas que formam a memória 31.

[00293] A seção de substituição 32 executa um processo de substituição de substituir a posição de 12 bits de código da memória 31 conforme o quarto método de substituição e produz os 12 bits obtidos pela substituição como 12 bits representativos de dois símbolos (b símbolos) de 64QAM, em particular, como 6 bits de símbolo y0, y1, y2, y3, y4 e y5 representativos de um símbolo de 64QAM e 6 bits de símbolo y0, y1, y2, y3, y4 e y5 representativos de um próximo símbolo.

[00294] Aqui, a figura 17B ilustra o quarto método de substituição do processo de substituição pela seção de substituição 32 da Figura 17A.

[00295] É para ser notado que, em que o múltiplo b é 2 (semelhantemente também em que o múltiplo b é igual a ou mais alto que 3), no processo de substituição, mb bits de código são alocados a mb bits de símbolo de b símbolos sucessivos. Na descrição seguinte incluindo descrição dada com referência à Figura 17, o i+1-ésimo bit do bit mais significante dentre os mb bits de símbolo dos b símbolos sucessivos é representado como

Petição 870190014005, de 11/02/2019, pág. 54/437 / 177 bit (bit de símbolo) yi para a conveniência de descrição.

[00296] Além disso, qual método de substituição é ótimo, isso é, qual método de substituição provê taxa de erro melhorada em um trajeto de comunicação de AWGN, difere depende da taxa de codificação, comprimento de código e método de modulação de código de LDPC e assim sucessivamente.

[00297] Agora, intercalação de paridade pelo intercalador de paridade 23 da Figura 8 é descrita com referência às Figuras 18 a 20.

[00298] Figura 18 mostra (parte de) um gráfico de Tanner da matriz de verificação de paridade do código de LDPC.

[00299] Se uma pluralidade de (bits de código correspondendo a) nós de variável conectando a um nó de verificação como dois nós de variável sofrerem de um erro tal como rasura ao mesmo tempo que mostrado na Figura 18, então o nó de verificação retorna uma mensagem de uma probabilidade igual representando que a probabilidade que o valor pode ser 0 e a probabilidade que o valor pode ser 1 são iguais entre si para todos os nós de variável conectando ao nó de verificação. Portanto, se uma pluralidade de nós de variável conectando ao mesmo nó de verificação for colocada em um estado de rasura ou similar ao mesmo tempo, então o desempenho em decodificação é deteriorado.

[00300] Incidentemente, um código de LDPC saído da seção de codificação de LDPC 21 da Figura 8 e prescrito no padrão de DVB-S.2 é um código de IRA, e a matriz de paridade HT da matriz de verificação de paridade H tem uma estrutura de escada como mostrada na Figura 10.

[00301] Figura 19 ilustra uma matriz de paridade Ht tendo uma estrutura de escada e um gráfico de Tanner correspondendo à matriz de paridade Ht.

[00302] Em particular, a figura 19A ilustra uma matriz de paridade Ht tendo uma estrutura de escada e Figura 19B mostra um gráfico de Tanner

Petição 870190014005, de 11/02/2019, pág. 55/437 / 177 correspondendo à matriz de paridade Ht da Figura 19A.

[00303] Em que a matriz de paridade Ht tem uma estrutura de escada, no gráfico de Tanner da matriz de paridade Ht, nós de variável do código de LDPC correspondendo a uma coluna de um elemento da matriz de paridade Ht tendo o valor de 1 e cuja mensagem é determinada usando bits de código adjacentes (bits de paridade) são conectados ao mesmo nó de verificação.

[00304] Por conseguinte, se os bits de paridade adjacentes descritos acima forem colocados em um estado de erro por erros de salva, rasura ou similar, então desde que um nó de verificação conectando a uma pluralidade de nós de variável correspondendo aos vários bits de paridade que se tornaram um erro (nós de variável cujas mensagens são para serem determinadas usando bits de paridade) retorna uma mensagem de uma probabilidade igual representando que a probabilidade que o valor pode ser 0 e a probabilidade que o valor é 1 podem ser iguais entre si para os nós de variável conectando ao nó de verificação, o desempenho da decodificação deteriora. Então, onde o comprimento de salva (número de bits que são feitos um erro por um salva) é grande, o desempenho da decodificação deteriora ademais.

[00305] Portanto, a fim de prevenir a deterioração em desempenho de decodificação descrita acima, o intercalador de paridade 23 (Figura 8) executa intercalação de intercalar bits de paridade do código de LDPC da seção de codificação de LDPC 21 a posições de outros bits de paridade.

[00306] Figura 20 ilustra uma matriz de paridade HT de uma matriz de verificação de paridade H correspondendo ao código de LDPC depois da intercalação de paridade executada pelo intercalador de paridade 23 da Figura 8.

[00307] Aqui, a matriz de informação HA da matriz de verificação de paridade H correspondendo ao código de LDPC prescrito no padrão de DVBS.2 e saído da seção de codificação de LDPC 21 tem uma estrutura cíclica.

[00308] A estrutura cíclica significa uma estrutura em que uma certa

Petição 870190014005, de 11/02/2019, pág. 56/437 / 177 coluna coincide com outra coluna em um estado operado ciclicamente (rotação) e inclui, por exemplo, uma estrutura em que, para todas P colunas, as posições do valor 1 nas linhas das P colunas coincidem com posições às quais a primeira das P colunas é deslocada ciclicamente na direção de coluna por um valor que aumenta em proporção a um valor q obtido dividindo o comprimento de paridade M. No seguinte, o número de P colunas em uma estrutura cíclica é referido em seguida apropriadamente para como um número de coluna de unidade da estrutura cíclica.

[00309] Como um código de LDPC prescrito no padrão de DVB-S.2 e saído da seção de codificação de LDPC 21, dois códigos de LDPC estão disponíveis incluindo aqueles cujo comprimento de código N é 64.800 bits e 16.200 bits como descrito anteriormente com referência à Figura 11.

[00310] Agora, se for prestada atenção ao código de LDPC cujo comprimento de código N é 64.800 bits dos dois códigos de LDPC diferentes cujo comprimento de código N é 64.800 bits e 16.200 bits, então onze taxas de codificação diferentes estão disponíveis como a taxa de codificação do código de LDPC cujo comprimento de código N é 64.800 bits como descrito anteriormente com referência à Figura 11.

[00311] Com respeito a códigos de LDPC cujo comprimento de código N é 64.800 bits e que têm as onze taxas de codificação diferentes, é prescrito no padrão de DVB-S.2 que o número de coluna P da estrutura cíclica é prescrito a 360, que é um de divisores do comprimento de paridade M, exceto 1 e M.

[00312] Ademais, com respeito a códigos de LDPC cujo comprimento de código N é 64.800 bits e que têm as onze taxas de codificação diferentes, o comprimento de paridade M tem um valor diferente de números primos e representado por uma expressão M = q x P = q x 360 usando o valor q que é diferente dependendo da taxa de codificação. Por conseguinte, também o valor q é um dos divisores do comprimento de paridade M, exceto 1 e M

Petição 870190014005, de 11/02/2019, pág. 57/437 / 177 semelhantemente ao número de coluna P da estrutura cíclica e é obtido dividindo o comprimento de paridade M pelo número de coluna P da estrutura cíclica (o produto de P e q que são divisores do comprimento de paridade M é o comprimento de paridade M).

[00313] Em que o comprimento de informação é representado por K e uma inteiro mais alto que 0, mas é mais baixo que P é representado por x enquanto um inteiro mais alto que 0, mas mais baixo que q é representado por y, o intercalador de paridade 23 intercala, como intercalação de paridade, o K+qx+y+1-ésimo bit de código dentre bits de paridade que são K+1-ésimo a K+M-ésimo (K + M = N) bits do código de LDPC da seção de codificação de LDPC 21 à posição do K+Py+x+1-ésimo bit de código.

[00314] De acordo com tal intercalação de paridade, desde que os (bits de paridade correspondendo a) nós de variável conectando ao mesmo nó de verificação são espaçados por uma distância correspondendo ao número de coluna P da estrutura cíclica, aqui, por 360 bits, em que o comprimento de salva é menor que 360 bits, uma tal situação que uma pluralidade de nós de variável conectando ao mesmo nó de verificação é feita errônea ao mesmo tempo pode ser prevenida. Como resultado, a tolerância a um erro de salva pode ser melhorada.

[00315] É para ser notado que o código de LDPC depois da intercalação de paridade por qual o K+qx+y+1-ésimo bit de código é intercalado à posição do K+Py+x+1-ésimo bit de código coincide com o código de LDPC de uma matriz de verificação de paridade (em seguida também referida como matriz de verificação de paridade de conversão) obtida por substituição de coluna de substituir a K+qx+y+1-ésima coluna da matriz de verificação de paridade original H na K+Py+x+1-ésima coluna.

[00316] Ademais, na matriz de paridade da matriz de verificação de paridade de conversão, uma estrutura pseudo-cíclica cuja unidade é P colunas (na Figura 20, 360 colunas) aparece como vista na Figura 20.

Petição 870190014005, de 11/02/2019, pág. 58/437 / 177 [00317] Aqui, a estrutura pseudo-cíclica significa uma estrutura que tem uma porção tendo uma estrutura cíclica exceto parte disso. Em uma coluna de verificação de paridade de conversão obtida aplicando substituição de coluna correspondendo à intercalação de paridade à matriz de verificação de paridade do código de LDPC prescrito no padrão de DVB-S.2, uma porção de 360 linhas x 360 colunas (matriz de deslocamento descrita em seguida) a uma porção de canto direito está em falta de um elemento de 1 (que tem o valor de 0). Portanto, a matriz de verificação de paridade de conversão não tem uma estrutura cíclica (completa), mas tem uma estrutura pseudo-cíclica.

[00318] E para ser notado que a matriz de verificação de paridade de conversão da Figura 20 é uma matriz para qual também substituição de linhas (substituição de linha) para configurar a matriz de verificação de paridade de conversão de uma matriz de configuração descrita em seguida é aplicada à matriz de verificação de paridade original H além da substituição de coluna que corresponde à intercalação de paridade.

[00319] Agora, intercalação de torção de coluna como um processo de rearranjo pelo intercalador de torção de coluna 24 da Figura 8 é descrita com referência às Figuras 21 a 24.

[00320] No aparelho de transmissão 11 da Figura 8, dois ou mais dos bits de código do código de LDPC são transmitidos como um símbolo como descrito anteriormente a fim de melhorar a eficiência de utilização de freqüências. Em particular, por exemplo, em que 2 bits dos bits de código são usados para formar um símbolo, por exemplo, QPSK é usado como o método de modulação, mas em que 4 bits dos bits de código são usados para formar um símbolo, por exemplo, 16QAM é usado como o método de modulação.

[00321] Onde dois ou mais dos bits de código são transmitidos como um símbolo desta maneira, se rasura ou similar ocorrer com um certo símbolo, o todo dos bits de código (alocados aos bits de símbolo) do símbolo se torna um erro (rasura).

Petição 870190014005, de 11/02/2019, pág. 59/437 / 177 [00322] Por conseguinte, a fim de abaixar a probabilidade que uma pluralidade de (bits de código correspondendo a) nós de variável conectando ao mesmo nó de verificação possam sofrer de rasura ao mesmo tempo para melhorar o desempenho em decodificação, é necessário evitar os nós de variável correspondendo a bits de código de um símbolo de conectarem ao mesmo nó de verificação.

[00323] Enquanto isso, na matriz de verificação de paridade H de um código de LDPC prescrito no padrão de DVB-S.2 e saído da seção de codificação de LDPC 21, a matriz de informação HA tem uma estrutura cíclica e a matriz de paridade Ht tem uma estrutura de escada como descrito anteriormente. Então, em uma matriz de verificação de paridade de conversão que é uma matriz de verificação de paridade do código de LDPC depois de intercalação de paridade, uma estrutura cíclica (precisamente, uma estrutura pseudo-cíclica como descrito anteriormente) também aparece na matriz de paridade como descrito na Figura 20.

[00324] Figura 21 mostra uma matriz de verificação de paridade de conversão.

[00325] Em particular, a figura 21A ilustra uma matriz de verificação de paridade de conversão de uma matriz de verificação de paridade H que tem um comprimento de código N de 64.800 bits e uma taxa de codificação (r) de 3/4.

[00326] Na Figura 21A, a posição de um elemento tendo o valor de 1 na matriz de verificação de paridade de conversão é indicada por um ponto (·).

[00327] Na Figura 21B, um processo executado pelo desmultiplexador (Figura 8) para o código de LDPC da matriz de verificação de paridade de conversão da Figura 21A, quer dizer, o código de LDPC depois da intercalação de paridade.

[00328] Na Figura 21B, os bits de código do código de LDPC depois

Petição 870190014005, de 11/02/2019, pág. 60/437 / 177 da intercalação de paridade são escritos na direção de coluna em quatro colunas que formam a memória 31 do desmultiplexador 25 usando 16QAM como o método de modulação.

[00329] Os bits de código escritos na direção de coluna nas quatro colunas que formam a memória 31 são lidos na direção de linha em uma unidade de 4 bits que fazem um símbolo.

[00330] Neste exemplo, os 4 bits de código B0, B1, B2 e B3 que fazem um símbolo às vezes fazem bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade depois da conversão da Figura 21A, e neste exemplo, nós de variável correspondendo aos bits de código B0, B1, B2 e B3 são conectados ao mesmo nó de verificação.

[00331] Por conseguinte, onde os 4 bits de código B0, B1, B2 e B3 de um símbolo se tornam bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de conversão, se rasura ocorrer com o símbolo, então o mesmo nó de verificação ao qual os nós de variável correspondendo aos bits de código B0, B1, B2 e B3 estão conectados não pode determinar uma mensagem apropriada. Como resultado, o desempenho em decodificação deteriora.

[00332] Também com respeito às taxas de codificação diferentes da taxa de codificação de 3/4, uma pluralidade de bits de código correspondendo a uma pluralidade de nós de variável conectando ao mesmo nó de verificação às vezes faz um símbolo de 16QAM semelhantemente.

[00333] Portanto, o intercalador de torção de coluna 24 executa intercalação de torção de coluna em que os bits de código do código de LDPC depois da intercalação de paridade do intercalador de paridade 23 são intercalados tal que uma pluralidade de bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de conversão não seja incluída a um símbolo.

[00334] Figura 22 é uma vista ilustrando a intercalação de torção de

Petição 870190014005, de 11/02/2019, pág. 61/437 / 177 coluna.

[00335] Em particular, a figura 22 ilustra a memória 31 (Figuras 16 e 17) do desmultiplexador 25.

[00336] A memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção de coluna (vertical) e armazena N/(mb) bits na direção de linha (horizontal) e inclui mb colunas como descrito na Figura 16. Então, o intercalador de torção de coluna 24 escreve os bits de código do código de LDPC na direção de coluna na memória 31 e controla a posição de começo de escrita quando os bits de código são lidos na direção de linha para executar intercalação de torção de coluna.

[00337] Em particular, o intercalador de torção de coluna 24 muda apropriadamente a posição de começo de escrita à qual escrita de bits de código é para ser começada para cada uma de uma pluralidade de colunas de forma que uma pluralidade de bits de código lidos na direção de linha e usados para fazer um símbolo não possam se tornar bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de conversão (rearranja os bits de código do código de LDPC tal que uma pluralidade de bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade não possa ser incluída no mesmo símbolo).

[00338] Aqui, a figura 22 mostra um exemplo de uma configuração da memória 31 onde o método de modulação é 16QAM e além disso o múltiplo b descrito anteriormente com referência à Figura 16 é 1. Por conseguinte, o número de bit m de bits de código de um código de LDPC a ser um símbolo é 4 bits, e a memória 31 é formada de quatro (= mb) colunas.

[00339] O intercalador de torção de coluna 24 (em vez do desmultiplexador 25 mostrado na Figura 16) executa escrita dos bits de código do código de LDPC em uma direção descendente (direção de coluna) de acima nas quatro colunas que formam a memória 31 começando com uma

Petição 870190014005, de 11/02/2019, pág. 62/437 / 177 coluna lateral esquerda para uma coluna lateral direita.

[00340] Então, quando a escrita de bits de código termina para a coluna mais à direita, o intercalador de torção de coluna 24 lê os bits de código em uma unidade de 4 bits (mb bits) na direção de linha começando com a primeira linha de todas as colunas que formam a memória 31 e produz os bits de código como um código de LDPC depois da intercalação de torção de coluna à seção de substituição 32 (Figuras 16 e 17) do desmultiplexador 25.

[00341] Porém, se o endereço da posição de cabeça (mais alto) de cada coluna for representado por 0 e os endereços das posições na direção de coluna forem representados por inteiros de uma ordem ascendente, então o intercalador de torção de coluna 24 fixa, para a coluna mais à esquerda, a posição de começo de escrita à posição cujo endereço é 0; fixa, para a segunda coluna (da esquerda), a posição de começo de escrita à posição cujo endereço é 2; fixa, para a terceira coluna, a posição de começo de escrita à posição cujo endereço é 4; e fixa, para a quarta coluna, a posição de começo de escrita à posição cujo endereço é 7.

[00342] É para ser notado que, com respeito às colunas às quais a posição de começo de escrita é qualquer outra posição que não a posição cujo endereço é 0, depois que os bits de código são escritos até a posição mais inferior, a posição de escrita retorna para o topo (posição cujo endereço é 0) e escrita abaixo a uma posição precedendo imediatamente à posição de começo de escrita é executada. Depois disso, escrita na próxima (direita) coluna é executada.

[00343] Executando tal intercalação de torção de coluna como descrito acima, uma tal situação que uma pluralidade de bits de código correspondendo a uma pluralidade de nós de variável conectando ao mesmo nó de verificação é feita um símbolo de 16QAM (incluído no mesmo símbolo) com respeito a códigos de LDPC de todas as taxas de codificação cujo comprimento de código N é 64.800 como prescrito no padrão de DVBPetição 870190014005, de 11/02/2019, pág. 63/437 / 177

S.2 pode ser prevenido, e como resultado, o desempenho em decodificação em um trajeto de comunicação que provê rasura pode ser melhorado.

[00344] Figura 23 ilustra o número de colunas da memória 31 necessária para intercalação de torção de coluna e o endereço da posição de começo de escrita para cada método de modulação com respeito a códigos de LDPC das onze taxas de codificação diferentes tendo o comprimento de código N de 64.800 como prescrito no padrão de DVB-S.2.

[00345] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 23, a memória 31 tem duas colunas para armazenar 2 x 1 (= mb) bits na direção de linha e armazena 64.800/(2 x

1) bits na direção de coluna.

[00346] Então, a posição de começo de escrita para a primeira das duas colunas da memória 31 é fixada à posição cujo endereço é 0, e a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2. [00347] É para ser notado que o múltiplo b é 1, por exemplo, onde um do primeiro a terceiro métodos de substituição da Figura 16 é adotado como o método de substituição do processo de substituição do desmultiplexador 25 (Figura 8) ou em um caso igual.

[00348] Onde o múltiplo b é 2 e, além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 23, a memória 31 tem quatro colunas para armazenar 2 x 2 bits na direção de linha e armazena 64.800/(2 x

2) bits na direção de coluna.

[00349] Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 4, e a posição de começo de escrita para a quarta coluna é

Petição 870190014005, de 11/02/2019, pág. 64/437 / 177 fixada à posição cujo endereço é 7.

[00350] É para ser notado que o múltiplo b é 2, por exemplo, em que quarto método de substituição da Figura 17 é adotado como o método de substituição do processo de substituição do desmultiplexador 25 (Figura 8).

[00351] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 16QAM é adotados como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 23, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção de linha e armazena 64.800/(4 x 1) bits na direção de coluna.

[00352] Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 4, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 7.

[00353] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 23, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção de linha e armazena 64.800/(4 x 2) bits na direção de coluna.

[00354] Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, e a

Petição 870190014005, de 11/02/2019, pág. 65/437 / 177 posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 7.

[00355] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 23, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção de linha e armazena 64.800/(6 x 1) bits na direção de coluna.

[00356] Então, a posição de começo de escrita para a primeira das seis colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 9 a posição de começo de escrita para a quinta coluna seja fixado à posição cujo endereço é 10, e a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 13.

[00357] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 23, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção de linha e armazena 64.800/(6 x 2) bits na direção de coluna.

[00358] Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição

Petição 870190014005, de 11/02/2019, pág. 66/437 / 177 de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 8, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 9. [00359] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um símbolo é 8 bits, de acordo com a Figura 23, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção de linha e armazena 64.800/(8 x 1) bits na direção de coluna.

[00360] Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 7.

[00361] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um símbolo é 8 bits, de acordo com a Figura 23, a memória 31 tem dezesseis colunas para armazenar 8 x 2 bits na direção de linha e armazena 64.800/(8 x 2) bits na direção de coluna.

[00362] Então, a posição de começo de escrita para a primeira das dezesseis colunas da memória 31 é fixada à posição cujo endereço é 0, a

Petição 870190014005, de 11/02/2019, pág. 67/437 / 177 posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 15, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 20, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 22, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 22, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 27, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 27, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 28, e a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 32.

[00363] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 23, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção de linha e armazena 64.800/(10 x 1) bits na direção de coluna.

[00364] Então, a posição de começo de escrita para a primeira das dez colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a quarta coluna é fixada à

Petição 870190014005, de 11/02/2019, pág. 68/437 / 177 posição cujo endereço é 8, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 11, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 13, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 15, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 17, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 18, e a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 20.

[00365] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 23, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção de linha e armazena 64.800/(10 x 2) bits na direção de coluna.

[00366] Então, a posição de começo de escrita para a primeira das vinte colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 13, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 14, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 14, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima terceira

Petição 870190014005, de 11/02/2019, pág. 69/437 / 177 coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 23, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 25, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 25, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 26, a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 28, e a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é 30.

[00367] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 23, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção de linha e armazena 64.800/(12 x 1) bits na direção de coluna.

[00368] Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 8, e a posição de começo

Petição 870190014005, de 11/02/2019, pág. 70/437 / 177 de escrita para a décima segunda coluna é fixada à posição cujo endereço é 9. [00369] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 23, a memória 31 tem vinte e quatro colunas para armazenar 12 x 2 bits na direção de linha e armazena 64.800/(12 x 2) bits na direção de coluna.

[00370] Então, a posição de começo de escrita para a primeira das vinte e quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 12, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 13, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 17, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 19, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 22, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 23, a posição de começo de escrita para a décima oitava coluna é

Petição 870190014005, de 11/02/2019, pág. 71/437 / 177 fixada à posição cujo endereço é 26, a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 37, a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é 39, a posição de começo de escrita para a vigésima primeira coluna é fixada à posição cujo endereço é 40, a posição de começo de escrita para a vigésima segunda coluna é fixada à posição cujo endereço é 41, a posição de começo de escrita para a vigésima terceira coluna é fixada à posição cujo endereço é 41, e a posição de começo de escrita para a vigésima quarta coluna é fixada à posição cujo endereço é 41.

[00371] Figura 24 indica o número de colunas da memória 31 necessária para intercalação de torção de coluna e o endereço da posição de começo de escrita para cada método de modulação com respeito ao códigos de LDPC das 10 taxas de codificação diferentes tendo o comprimento de código N de 16.200 como prescrito no padrão de DVB-S.2.

[00372] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 24, a memória 31 tem duas colunas para armazenar 2 x 1 bits na direção de linha e armazena 16.200/(2 x 1) bits na direção de coluna.

[00373] Então, a posição de começo de escrita para a primeira das duas colunas da memória 31 é fixada à posição cujo endereço é 0, e a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0. [00374] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 24, a memória 31 tem quatro colunas para armazenar 2 x 2 bits na direção de linha e armazena 16.200/(2 x 2) bits na direção de coluna.

[00375] Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição

Petição 870190014005, de 11/02/2019, pág. 72/437 / 177 de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 3.

[00376] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 24, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção de linha e armazena 16.200/(4 x 1) bits na direção de coluna.

[00377] Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 3.

[00378] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 24, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção de linha e armazena 16.200/(4 x 2) bits na direção de coluna.

[00379] Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 20, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 20,

Petição 870190014005, de 11/02/2019, pág. 73/437 / 177 e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 21.

[00380] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 24, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção de linha e armazena 16.200/(6 x 1) bits na direção de coluna.

[00381] Então, a posição de começo de escrita para a primeira das seis colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 3; a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 7.

[00382] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 24, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção de linha e armazena 16.200/(6 x 2) bits na direção de coluna.

[00383] Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 3, a posição

Petição 870190014005, de 11/02/2019, pág. 74/437 / 177 de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 7. [00384] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um símbolo é 8 bits, de acordo com a Figura 24, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção de linha e armazena 16.200/(8 x 1) bits na direção de coluna.

[00385] Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 20, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 20, e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 21.

[00386] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 24, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção de linha e armazena 16.200/(10 x 1) bits na direção de coluna.

[00387] Então, a posição de começo de escrita para a primeira das dez colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de

Petição 870190014005, de 11/02/2019, pág. 75/437 / 177 começo de escrita para a segunda coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, e a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 7.

[00388] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 24, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção de linha e armazena 16.200/(10 x 2) bits na direção de coluna.

[00389] Então, a posição de começo de escrita para a primeira das vinte colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita

Petição 870190014005, de 11/02/2019, pág. 76/437 / 177 para a décima primeira coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 8, e a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é 10.

[00390] Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 24, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção de linha e armazena 16.200/(12 x 1) bits na direção de coluna.

[00391] Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a nona coluna é fixada à posição cujo

Petição 870190014005, de 11/02/2019, pág. 77/437 / 177 endereço é 3, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 7. [00392] Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 24, a memória 31 tem vinte e quatro colunas para armazenar 12 x 2 bits na direção de linha e armazena 16.200/(12 x 2) bits na direção de coluna.

[00393] Então, a posição de começo de escrita para a primeira das vinte e quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima sexta coluna é

Petição 870190014005, de 11/02/2019, pág. 78/437 / 177 fixada à posição cujo endereço é 9, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima primeira coluna é fixada à posição cujo endereço é

10, a posição de começo de escrita para a vigésima segunda coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima terceira coluna é fixada à posição cujo endereço é 10, e a posição de começo de escrita para a vigésima quarta coluna é fixada à posição cujo endereço é

11.

[00394] Agora, um processo de transmissão executado pelo aparelho de transmissão 11 da Figura 8 é descrito com referência a um fluxograma da Figura 25.

[00395] A seção de codificação de LDPC 21 espera que dados de objeto sejam providos a ela e, na etapa S101, codifica os dados de objeto em códigos de LDPC e provê os códigos de LDCP ao intercalador de bit 22. Depois disso, o processamento avança à etapa S102.

[00396] Na etapa S102, o intercalador de bit 22 executa intercalação de bit para os códigos de LDPC da seção de codificação de LDPC 21 e provê à seção de mapeamento 26 um símbolo no qual os códigos de LDPC depois da intercalação são simbolizados. Depois disso, o processamento avança à etapa S103.

[00397] Em particular, na etapa S102, o intercalador de paridade 23 no intercalador de bit 22 executa intercalação de paridade para os códigos de

LDPC da seção de codificação de LDPC 21 e provê os códigos de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24.

[00398] O intercalador de torção de coluna 24 executa intercalação de

Petição 870190014005, de 11/02/2019, pág. 79/437 / 177 torção de coluna para o código de LDPC do intercalador de paridade 23 e provê um resultado da intercalação de torção de coluna ao desmultiplexador 25.

[00399] O desmultiplexador 25 executa um processo de substituição de substituir os bits de código do código de LDPC depois da intercalação de torção de coluna pelo intercalador de torção de coluna 24 e convertendo os bits de código depois da substituição em bits de símbolo (bits representativos de símbolos) de símbolos.

[00400] Aqui, o processo de substituição pelo desmultiplexador 25 pode ser executado conforme o primeiro a quarto métodos de substituição descritos anteriormente com referência às Figuras 16 e 17 e além disso pode ser executado conforme uma regra de alocação. A regra de alocação é uma regra para alocar bits de código de um código de LDPC a bits de símbolo representativos de símbolos, e detalhes da regra de alocação são descritos em seguida.

[00401] Os símbolos obtidos pelo processo de substituição pelo desmultiplexador 25 são providos do desmultiplexador 25 para a seção de mapeamento 26.

[00402] Na etapa S103, a seção de mapeamento 26 mapeia o símbolo do desmultiplexador 25 a pontos de sinal definidos pelo método de modulação de modulação ortogonal executada pela seção de modulação ortogonal 27 e provê o símbolo mapeado à seção de modulação ortogonal 27. Então, o processamento avança à etapa S104.

[00403] Na etapa S104, a seção de modulação ortogonal 27 executa modulação ortogonal de uma portadora conforme os pontos de sinal da seção de mapeamento 26. Então, o processamento avança à etapa S105, à qual o sinal de modulação obtido como resultado da modulação ortogonal é transmitido, onde depois o processamento é terminado.

[00404] É para ser notado que o processo de transmissão da Figura 25

Petição 870190014005, de 11/02/2019, pág. 80/437 / 177 é executado através de canalização repetitivamente.

[00405] Executando a intercalação de paridade e a intercalação de torção de coluna como descrito acima, a tolerância a erros de rasura ou salva onde uma pluralidade de bits de código de um código de LDPC são transmitidos como um símbolo pode ser melhorada.

[00406] Aqui, enquanto, na Figura 8, o intercalador de paridade 23 que é um bloco executando intercalação de paridade e o intercalador de torção de coluna 24 que é um bloco executando intercalação de torção de coluna são configurados separadamente um do outro para a conveniência de descrição, o intercalador de paridade 23 e o intercalador de torção de coluna 24 podem ser configurados caso contrário integralmente entre si.

[00407] Em particular, ambas da intercalação de paridade e da intercalação de torção de coluna podem ser executadas por escrita e leitura bits de código na e de uma memória e pode ser representada por uma matriz para converter endereços (endereços de escrita) nos quais escrita de bits de código é para ser executada em endereços (endereços de leitura) de quais leitura de bits de código é para ser executada.

[00408] Por conseguinte, se uma matriz obtida multiplicando uma matriz representativa da intercalação de paridade e uma matriz representativa da intercalação de torção de coluna for determinada com antecedência, então se a matriz for usada para converter bits de código, então um resultado quando intercalação de paridade é executada e então códigos de LDPC depois da intercalação de paridade são intercalados por torção de coluna, pode ser obtido.

[00409] Ademais, além do intercalador de paridade 23 e do intercalador de torção de coluna 24, também o desmultiplexador 25 pode ser configurado integralmente.

[00410] Em particular, também o processo de substituição executado pelo desmultiplexador 25 pode ser representado por uma matriz para

Petição 870190014005, de 11/02/2019, pág. 81/437 / 177 converter um endereço de escrita da memória 31 para armazenar um código de LDPC em um endereço de leitura.

[00411] Por conseguinte, se uma matriz obtida por multiplicação de uma matriz representativa da intercalação de paridade, outra matriz representativa da intercalação de torção de coluna e uma matriz adicional representativa do processo de substituição for determinada com antecedência, então a intercalação de paridade, intercalação de torção de coluna e processo de substituição podem ser executados coletivamente pela matriz determinada. [00412] É para ser notado que é possível executar só uma ou nenhuma da intercalação de paridade e da intercalação de torção de coluna.

[00413] Agora, uma simulação executada com respeito ao aparelho de transmissão 11 da Figura 8 para medir a taxa de erro (taxa de erro de bit) é descrita com referência às Figuras 26 a 28.

[00414] A simulação foi executada adotando um trajeto de comunicação que tem uma oscilação cuja D/U é 0 dB.

[00415] Figura 26 mostra um modelo do trajeto de comunicação adotado na simulação.

[00416] Em particular, a figura 26A mostra um modelo da oscilação adotado na simulação.

[00417] Enquanto isso, a figura 26B mostra um modelo de um trajeto de comunicação que tem a oscilação representada pelo modelo da Figura 26A. [00418] É para ser notado que, na Figura 26B, H representa o modelo da oscilação da Figura 26A. Ademais, na Figura 26B, N representa ICI (Interferência Inter-Portadora), e na simulação, um valor esperado E[N2] da potência foi aproximado por AWGN.

[00419] Figuras 27 e 28 ilustram relações entre a taxa de erro obtida pela simulação e a freqüência de Doppler fd da oscilação.

[00420] É para ser notado que a Figura 27 ilustra uma relação entre a taxa de erro e a freqüência de Doppler fd onde o método de modulação é

Petição 870190014005, de 11/02/2019, pág. 82/437 / 177

16QAM e a taxa de codificação (r) é (3/4) e além disso o método de substituição é o primeiro método de substituição. Enquanto isso, a figura 28 ilustra a relação entre a taxa de erro e a freqüência de Doppler fd onde o método de modulação é 64QAM e a taxa de codificação (r) é (5/6) e além disso o método de substituição é o primeiro método de substituição.

[00421] Ademais, nas Figuras 27 e 28, uma curva de linha grossa indica a relação entre a taxa de erro e o freqüência de Doppler fd onde toda da intercalação de paridade, intercalação de torção de coluna e processo de substituição foram executados, e uma curva de linha fina indica a relação entre a taxa de erro e a freqüência de Doppler fd onde só o processo de substituição dentre a intercalação de paridade, intercalação de torção de coluna e processo de substituição foi executado.

[00422] Em ambas as Figuras 27 e 28, pode ser reconhecido que a taxa de erro melhora (diminui) onde toda a intercalação de paridade, intercalação de torção de coluna e processo de substituição são executados em lugar de onde só o processo de substituição é executado.

[00423] Agora, a seção de codificação de LDPC 21 da Figura 8 é descrito além disso.

[00424] Como descrito se referindo à Figura 11, no padrão de DVBS.2, codificação de LDPC dos dois comprimentos de código N diferentes de

64.800 bits e 16.200 bits são prescritos.

[00425] E, para o código de LDPC cujo comprimento de código N é

64.800 bits, as 11 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são prescritas, e para o código de LDPC cujo comprimento de código N é 16.200 bits, as 10 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são prescritas (Figura 11B).

[00426] A seção de codificação de LDPC 21 executa codificação (codificação de correção de erros) em códigos de LDPC das taxas de codificação diferentes cujo comprimento de código N é 64.800 bits ou 16.200

Petição 870190014005, de 11/02/2019, pág. 83/437 / 177 bits conforme uma matriz de verificação de paridade H preparada para cada comprimento de código N e para cada taxa de codificação.

[00427] Figura 29 mostra um exemplo de uma configuração da seção de codificação de LDPC 21 da Figura 8.

[00428] A seção de codificação de LDPC 21 inclui um bloco de processamento de codificação 601 e um bloco de armazenamento 602.

[00429] O bloco de processamento de codificação 601 inclui uma porção de colocação de taxa de codificação 611, uma porção de leitura de tabela de valor inicial 612, uma porção de produção de matriz de verificação de paridade 613, uma porção de leitura de bit de informação 614, uma porção de operação matemática de paridade de codificação 615, e uma porção de controle 616, e executa codificação de LDPC de dados de objeto providos à seção de codificação de LDPC 21 e provê um código de LDPC obtido como resultado da codificação de LDPC ao intercalador de bit 22 (Figura 8).

[00430] Em particular, a porção de colocação de taxa de codificação 611 fixa um comprimento de código N e uma taxa de codificação para código de LDPC, por exemplo, com respeito a uma operação de um operador.

[00431] A porção de leitura de tabela de valor inicial 612 lê uma tabela de valor inicial de matriz de verificação de paridade descrita que corresponde ao comprimento de código N e à taxa de codificação fixada pela porção de colocação de taxa de codificação 611 do bloco de armazenamento 602.

[00432] A porção de produção de matriz de verificação de paridade 613 coloca, baseada na tabela de valor inicial de matriz de verificação de paridade lida pela porção de leitura de tabela de valor inicial 612, elementos do valor 1 de uma matriz de informação HA correspondendo a um comprimento de informação K (= comprimento de código N - comprimento de paridade M) correspondendo ao comprimento de código N e à taxa de codificação fixada pela porção de colocação de taxa de codificação 611 em um período de 360 colunas (número de coluna de unidade P da estrutura

Petição 870190014005, de 11/02/2019, pág. 84/437 / 177 cíclica) na direção de coluna para produzir uma matriz de verificação de paridade H, e armazena a matriz de verificação de paridade H no bloco de armazenamento 602.

[00433] A porção de leitura de bit de informação 614 lê (extrai) bits de informação para o comprimento de informação K dos dados de objeto providos à seção de codificação de LDPC 21.

[00434] A porção de operação matemática de paridade de codificação 615 lê a matriz de verificação de paridade H produzida pela porção de produção de matriz de verificação de paridade 613 do bloco de armazenamento 602 e calcula bits de paridade correspondendo aos bits de informação lidos pela porção de leitura de bit de informação 614 conforme uma expressão predeterminada para produzir uma palavra-código (código de LDPC).

[00435] A porção de controle 616 controla os blocos que compõem o bloco de processamento de codificação 601.

[00436] No bloco de armazenamento 602, uma pluralidade de tabelas de valor inicial de matriz de verificação de paridade e assim sucessivamente correspondendo individualmente às várias taxas de codificação ilustradas na Figura 11 com respeito aos individuais dos dois comprimentos de código N de

64.800 bits e 16.200 bits é armazenada. Ademais, o bloco de armazenamento 602 armazena temporariamente dados necessários para processamento do bloco de processamento de codificação 601.

[00437] Figura 30 é um fluxograma ilustrando um processo de recepção executado pelo aparelho de recepção 12 da Figura 29.

[00438] Na etapa S201, a porção de colocação de taxa de codificação

611 determina (fixa) um comprimento de código N e uma taxa de codificação r usada para executar codificação de LDPC.

[00439] Na etapa S202, a porção de leitura de tabela de valor inicial

612 lê do bloco de armazenamento 602 uma tabela de valor inicial de matriz

Petição 870190014005, de 11/02/2019, pág. 85/437 / 177 de verificação de paridade predeterminada correspondendo ao comprimento de código N e à taxa de codificação r determinada pela porção de colocação de taxa de codificação 611.

[00440] Na etapa S203, a porção de produção de matriz de verificação de paridade 613 determina (produz) uma matriz de verificação de paridade H para um código de LDPC tendo o comprimento de código N e a taxa de codificação r determinada pela porção de colocação de taxa de codificação 611 usando a tabela de valor inicial de matriz de verificação de paridade lida do bloco de armazenamento 602 pela porção de leitura de tabela de valor inicial 612, e provê a matriz de verificação de paridade H para o bloco de armazenamento 602 para ser armazenada.

[00441] Na etapa S204, a porção de leitura de bit de informação 614 lê bits de informação do comprimento de informação K (= N x r) correspondendo ao comprimento de código N e à taxa de codificação r determinada pela porção de colocação de taxa de codificação 611 dentre os dados de objeto providos à seção de codificação de LDPC 21 e lê a matriz de verificação de paridade H determinada pela porção de produção de matriz de verificação de paridade 613 do bloco de armazenamento 602, e provê os bits de informação e a matriz de verificação de paridade H para a porção de operação matemática de paridade de codificação 615.

[00442] Na etapa S205, a porção de operação matemática de paridade de codificação 615 opera sucessivamente matematicamente um bit de paridade de uma palavra-código c que satisfaz uma expressão (8).

Hc^T = 0 (8) [00443] Na expressão (8), c indica um vetor de linha como a palavracódigo (código de LDPC), e C^T indica inversão do vetor de linha c.

[00444] Aqui, como descrito acima, onde, de dentro do vetor de linha c como um código de LDPC (uma palavra-código), uma porção correspondendo aos bits de informação é representada por um vetor de linha

Petição 870190014005, de 11/02/2019, pág. 86/437 / 177

A e uma porção correspondendo aos bits de paridade é representada por um vetor de linha T, o vetor de linha c pode ser representado por uma expressão c = [A|T] do vetor de linha A como os bits de informação e o vetor de linha T como os bits de paridade.

s [00445] É necessário para a matriz de verificação de paridade H e o vetor de linha c = [A|T] como um código de LDPC satisfazer a expressão Hc^T= 0, e onde a matriz de paridade HT da matriz de verificação de paridade H = [Ha|Ht] tem uma estrutura de escada mostrada na Figura 10, o vetor de linha T como bits de paridade que configuram o vetor de linha c = [A|T] que satisfaz a expressão Hc^T = 0 podem ser determinados seqüencialmente fixando os elementos de cada linha a zero em ordem começando com os elementos na primeira linha do vetor de coluna Hc^T na expressão Hc^T = 0.

[00446] Se a porção de operação matemática de paridade de codificação 615 determinar um bit de paridade T para um bit de informação A, então produz uma palavra-código c = [A|T] representada pelo bit de informação A e o bit de paridade T como um resultado de codificação de LDPC do bit de informação A.

s [00447] É para ser notado que a palavra-código c tem 64.800 bits ou

16.200 bits.

[00448] Depois disso, na etapa S206, a porção de controle 616 decide se ou não a codificação de LDPC deveria ser terminada. Se for decidido na etapa S206 que a codificação de LDPC não deveria ser terminada, isso é, por exemplo, se permanecem dados de objeto para serem codificados em LDPC, então o processamento retorna à etapa S201, e depois disso, os processos nas etapas S201 a S206 são repetidos.

[00449] Por outro lado, se for decidido na etapa S206 que a codificação de LDPC deveria ser terminada, isso é, por exemplo, se não permanecem nenhum dados de objeto a serem codificados em LDPC, a seção de codificação de LDPC 21 termina o processamento.

Petição 870190014005, de 11/02/2019, pág. 87/437 / 177 [00450] Como descrito acima, as tabelas de valor iniciais de matriz de verificação de paridade correspondendo aos comprimentos de código N e à taxa de codificação r são preparadas, e a seção de codificação de LDPC 21 executa codificação de LDPC para um comprimento de código predeterminado N e uma taxa de codificação predeterminada r usando uma matriz de verificação de paridade H produziu de uma tabela de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código predeterminado N e à taxa de codificação predeterminada r.

[00451] Cada tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 da matriz de informação HA correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC da matriz de verificação de paridade H (código de LDPC definido pela matriz de verificação de paridade H) para todas as 360 linhas (número de coluna de unidade P da estrutura periódica), e é produzida com antecedência para uma matriz de verificação de paridade H para cada comprimento de código N e cada taxa de codificação r.

[00452] Figuras 31 a 58 ilustram algumas das tabelas de valor inicial de matriz de verificação de paridade prescritas no padrão de DVB-S.2.

[00453] Em particular, a figura 31 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3.

[00454] Figuras 32 a 34 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/3.

[00455] É para ser notado que a Figura 33 é uma vista continuando da Figura 32 e Figura 34 é uma vista continuando da Figura 33.

Petição 870190014005, de 11/02/2019, pág. 88/437 / 177 [00456] Figura 35 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 3/4.

[00457] Figuras 36 a 39 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/4.

[00458] É para ser notado que a Figura 37 é uma vista continuando da Figura 36 e Figura 38 é uma vista continuando da Figura 37. Ademais, a figura 39 é uma vista continuando da Figura 38.

[00459] Figura 40 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 4/5.

[00460] Figuras 41 a 44 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 4/5.

[00461] É para ser notado que a Figura 42 é uma vista continuando da Figura 41 e Figura 43 é uma vista continuando da Figura 42. Ademais, a figura 44 é uma vista continuando da Figura 43.

[00462] Figura 45 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 5/6.

[00463] Figuras 46 a 49 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

Petição 870190014005, de 11/02/2019, pág. 89/437 / 177

64.800 bits e uma taxa de codificação r de 5/6.

[00464] É para ser notado que a Figura 47 é uma vista continuando da Figura 46 e Figura 48 é uma vista continuando da Figura 47. Ademais, a figura 49 é uma vista continuando da Figura 48.

[00465] Figura 50 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 8/9.

[00466] Figuras 51 a 54 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 8/9.

[00467] É para ser notado que a Figura 52 é uma vista continuando da Figura 51 e Figura 53 é uma vista continuando da Figura 52. Ademais, a figura 54 é uma vista continuando da Figura 53.

[00468] Figuras 55 a 58 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 9/10.

[00469] É para ser notado que a Figura 56 é uma vista continuando da Figura 55 e Figura 57 é uma vista continuando da Figura 56. Ademais, a figura 58 é uma vista continuando da Figura 57.

[00470] A porção de produção de matriz de verificação de paridade

613 (Figura 29) determina uma matriz de verificação de paridade H da maneira seguinte usando as tabelas de valor inicial de matriz de verificação de paridade.

[00471] Em particular, a figura 59 ilustra um método para determinar uma matriz de verificação de paridade H de uma tabela de valor inicial de matriz de verificação de paridade.

Petição 870190014005, de 11/02/2019, pág. 90/437 / 177 [00472] E para ser notado que a tabela de valor inicial de matriz de verificação de paridade da Figura 59 indica a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3 mostrada na Figura 31.

[00473] Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 de uma matriz de informação HA (Figura 9) correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC para todas as 360 colunas (para todo número de coluna de unidade P da estrutura cíclica), e na primeira linha da tabela de valor inicial de matriz de verificação de paridade, vários números de linha de elementos do valor 1 na 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H (números de linha onde o número de linha da primeira linha da matriz de verificação de paridade H é 0) igual ao número de pesos de coluna que a 1+360x(i-1)-ésima coluna tem.

[00474] Aqui, desde a matriz de paridade Ht (Figura 9) da matriz de verificação de paridade H correspondendo ao comprimento de paridade M é determinada como ilustrado na Figura 19, de acordo com a tabela de valor inicial de matriz de verificação de paridade, a matriz de informação HA (Figura 9) da matriz de verificação de paridade H correspondendo ao comprimento de informação K é determinada.

[00475] O número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade difere dependendo do comprimento de informação K.

[00476] O comprimento de informação K e o número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade satisfazem uma relação dada por uma expressão (9).

K = (k + 1) x 360 (9) [00477] Aqui, 360 na expressão (9) é o número de coluna de unidade P

Petição 870190014005, de 11/02/2019, pág. 91/437 / 177 da estrutura cíclica descrita se referindo à Figura 20.

[00478] Na tabela de valor inicial de matriz de verificação de paridade da Figura 59, 13 valores numéricos são listados na primeira a terceira linhas, e três valores numéricos são listados na quarta a k+1-ésima (na Figura 59, 30^a) linhas.

[00479] Por conseguinte, o número de pesos de coluna na matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade da Figura 59 é 13 na primeira a 1+360x(3-1)-1-ésima linhas, mas é 3 entre a 1+360x(3-1)-ésima a K-ésima linhas.

[00480] A primeira linha da tabela de valor inicial de matriz de verificação de paridade da Figura 59 inclui 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, e isto indica que, na primeira coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 têm o valor 1 (e além disso os outros elementos têm o valor 0).

[00481] Enquanto isso, a segunda linha da tabela de valor inicial de matriz de verificação de paridade da Figura 59 inclui 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, e isto indica que, na 361a (= 1+360x(2-1)-ésima) coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 têm o valor 1.

[00482] Como dado acima, a tabela de valor inicial de matriz de verificação de paridade representa a posição de elementos do valor 1 da matriz de informação HA da matriz de verificação de paridade H para todas as 360 colunas.

[00483] Cada uma das colunas da matriz de verificação de paridade H diferente da 1+360x(i-1)-ésima coluna, quer dizer, cada uma das colunas de 2+360x(i-1)-ésima a 360xi-ésima colunas, inclui elementos do valor de 1

Petição 870190014005, de 11/02/2019, pág. 92/437 / 177 obtidos deslocando ciclicamente os elementos do valor de 1 da 1+360x(i-1)ésima coluna que dependem da tabela de valor inicial de matriz de verificação de paridade periodicamente na direção descendente (na direção descendente da coluna) conforme o comprimento de paridade M.

[00484] Em particular, por exemplo, a 2+360x(i-1)-ésima coluna é uma coluna obtida deslocando ciclicamente a 1+360x(i-1)-ésima coluna na direção descendente por M/360 (= q), e a próxima 3+360x(i-1)-ésima é uma coluna obtida deslocando ciclicamente a 1+360x(i-1)-ésima coluna na direção descendente por 2 x M/360 (= 2 x q) e então deslocando ciclicamente a coluna deslocada ciclicamente (2+360x(i-1)-ésima coluna) na direção descendente por M/360 (= q).

[00485] Agora, se for assumido que o valor de numeral na j-ésima coluna (j-ésima da esquerda) na i-ésima linha (i-ésima linha de acima) da tabela de valor inicial de matriz de verificação de paridade é representada por bi,j e o número de linha do j-ésimo elemento do valor 1 na w-ésima coluna da matriz de verificação de paridade H é representado por Hw-j, então o número de linha Hw-j do elemento do valor 1 na w-ésima coluna que é uma coluna diferente da 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H pode ser determinado conforme uma expressão (10).

Hw-j = mod{hi,j + mod((w-1),P) x q,M} (10) [00486] Aqui, mod(x,y) significa um resto quando x é dividido por y.

[00487] Enquanto isso, P é um número de unidade de colunas da estrutura cíclica descrita anteriormente e é, por exemplo, no padrão de DVBS.2, como descrito acima, 360. Ademais, q é um valor M/360 obtido dividindo o comprimento de paridade M pelo número de coluna de unidade P (= 360) da estrutura cíclica.

[00488] A porção de produção de matriz de verificação de paridade

613 (Figura 29) especifica o número de linha dos elementos do valor 1 entre a

1+360x(i-1)-ésima coluna da matriz de verificação de paridade H da tabela de

Petição 870190014005, de 11/02/2019, pág. 93/437 / 177 valor inicial de matriz de verificação de paridade.

[00489] Ademais, a porção de produção de matriz de verificação de paridade 613 (Figura 29) determina o número de linha Hw-j do elemento do valor 1 na w-ésima coluna que é uma coluna diferente da 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H conforme a expressão (10) e produz uma matriz de verificação de paridade H na qual os elementos dos números de linha obtidos pelo antecedendo têm o valor 1.

[00490] Incidentemente, é conhecido que o código de LDPC tendo uma taxa de codificação de 2/3 prescrita no padrão de DVB-S.2 é inferior (mais alto) no fundo de erro disso em comparação com os códigos de LDPC das outras taxas de codificação.

[00491] Aqui, um fenômeno (fenômeno de fundo de erro) que, quando a S/N (Es/Nü) fica mais alta, a queda da taxa de erro (BER) fica mais intensa e a taxa de erro pára sua queda ocorre, e a taxa de erro quando a queda pára é um fundo de erro.

[00492] Se o fundo de erro ficar mais alto, então geralmente a tolerância a erros no trajeto de comunicação 13 (Figura 7) cai, e portanto, é desejável tomar uma contramedida para melhorar a tolerância a erros.

[00493] Como uma contramedida para melhorar a tolerância a erros, por exemplo, um processo de substituição que é executado pelo desmultiplexador 25 (Figura 8) está disponível.

[00494] No processo de substituição, como um método de substituição para substituir bits de código de um código de LDPC, por exemplo, o primeiro a quarto métodos de substituição descritos anteriormente estão disponíveis. Porém, é exigido propor um método que tenha uma tolerância melhorada adicional a erros em comparação com métodos já propostos incluindo o primeiro a quarto métodos de substituição.

[00495] Assim, o desmultiplexador 25 (Figura 8) é configurado tal que possa executar um processo de substituição conforme uma regra de alocação

Petição 870190014005, de 11/02/2019, pág. 94/437 / 177 como descrito anteriormente com referência à Figura 25.

[00496] No seguinte, antes que um processo de substituição conforme uma regra de alocação seja descrito, um processo de substituição através de métodos de substituição (em seguida referido como métodos existentes) propostos já é descrito.

[00497] Um processo de substituição onde é assumido que o processo de substituição é executado conforme os métodos existentes pelo desmultiplexador 25 é descrito com referência às Figuras 60 e 61.

[00498] Figura 60 mostra um exemplo do processo de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5.

[00499] Em particular, a figura 60A ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

[00500] Onde o método de modulação é 16QAM, 4 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 16 pontos de sinal prescritos por 16QAM.

[00501] Ademais, onde o comprimento de código N é 64.800 bits e o múltiplo b é 2, a memória 31 (Figura 16 e 17) do desmultiplexador 25 tem oito colunas para armazenar 4 x 2 (= mb) bits na direção de linha e armazena 64.800/(4 x 2) bits na direção de coluna.

[00502] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos

64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 4 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

Petição 870190014005, de 11/02/2019, pág. 95/437 / 177 [00503] A seção de substituição 32 substitui, por exemplo, os 4 x 2 (= mb) bits de código bo, bi, b2, b3, b4, bs, bó e b7 lidos da memória 31 tal que, como visto na Figura 60A, os 4 x 2 (= mb) bits de código bo a b7 sejam alocados a 4 x 2 (= mb) bits de símbolo y0, yi, y2, y3, y4, ys, y6 e y7 de dois (= b) símbolos sucessivos.

[00504] Em particular, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y7, o bit de código bi ao bit de símbolo yi, o bit de código b2 ao bit de símbolo y4, o bit de código b3 ao bit de símbolo y2, o bit de código b4 ao bit de símbolo ys, o bit de código bs ao bit de símbolo y3, o bit de código bó ao bit de símbolo y6, e o bit de código b7 ao bit de símbolo y0.

[00505] Em particular, a figura 60B ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 64QAM e o múltiplo b é 2.

[00506] Onde o método de modulação é 64QAM, 6 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 64 pontos de sinal prescritos por 64QAM.

[00507] Ademais, onde o comprimento de código N é 64.800 bits e o múltiplo b é 2, a memória 31 (Figura 16 e 17) do desmultiplexador 25 tem 12 colunas para armazenar 6 x 2 (= mb) bits na direção de linha e armazena 64.800/(6 x 2) bits na direção de coluna.

[00508] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos

Petição 870190014005, de 11/02/2019, pág. 96/437 / 177

64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 6 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

[00509] A seção de substituição 32 substitui, por exemplo, os 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 e b11 lidos da memória 31 tal que, como visto na Figura 60B, os 6 x 2 (= mb) bits de código b0 a bn sejam alocados a 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, ys, y6, y7, ys, y9, y10 e yn de dois (= b) símbolos sucessivos.

[00510] Em particular, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo yn, o bit de código b1 ao bit de símbolo y7, o bit de código b2 ao bit de símbolo y3, o bit de código b3 ao bit de símbolo y10, o bit de código b4 ao bit de símbolo y6, o bit de código bs ao bit de símbolo y2, o bit de código bó ao bit de símbolo y9, o bit de código b7 ao bit de símbolo ys, o bit de código b8 ao bit de símbolo y1, o bit de código b9 ao bit de símbolo y8, o bit de código b10 ao bit de símbolo y4, e o bit de código bn ao bit de símbolo y0.

[00511 ] Em particular, a figura 60C ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 256QAM e o múltiplo b é 2.

[00512] Onde o método de modulação é 256QAM, 8 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 256 pontos de

Petição 870190014005, de 11/02/2019, pág. 97/437 / 177 sinal prescritos por 256QAM.

[00513] Ademais, onde o comprimento de código N é 64.800 bits e o múltiplo b é 2, a memória 31 (Figuras 16 e 17) do desmultiplexador 25 tem 16 colunas para armazenar 8 x 2 (= mb) bits na direção de linha e armazena 64.800/(8 x 2) bits na direção de coluna.

[00514] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos 64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 8 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

[00515] A seção de substituição 32 substitui, por exemplo, os 8 x 2 (= mb) bits de código bü, b1, b2, b3, b4, b5, bo, b7, bs, b9, b10, bn, b12, b13, b14 e b15 lidos da memória 31 tal que, como visto na Figura 60C, os 8 x 2 (= mb) bits de código b0 a b15 sejam alocados a 8 x 2 (= mb) bits de símbolo y0, y1, y2, y₃, y4, y5, y6, y7, y8, y9, y10, yn, y12, y13, yu e y15 de dois (= b) símbolos sucessivos.

[00516] Em particular, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y15, o bit de código b1 ao bit de símbolo y1, o bit de código b2 ao bit de símbolo y13, o bit de código b3 ao bit de símbolo y₃, o bit de código b4 ao bit de símbolo y8, o bit de código b5 ao bit de símbolo yn, o bit de código bô ao bit de símbolo y9, o bit de código b7 ao bit de símbolo y5, o bit de código b8 ao bit de símbolo y10, o bit de código b9 ao bit de símbolo y6, o bit de código b₁₀ ao bit de símbolo y₄,

Petição 870190014005, de 11/02/2019, pág. 98/437 / 177 o bit de código bii ao bit de símbolo y7, o bit de código bi2 ao bit de símbolo yi2, o bit de código bi3 ao bit de símbolo y2, o bit de código bi4 ao bit de símbolo yi4, e o bit de código bi5 ao bit de símbolo y0.

[00517] Figura 61 mostra um exemplo do processo de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5.

[00518] Em particular, a figura 61A ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

[00519] Onde o método de modulação é 16QAM, 4 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 16 pontos de sinal prescritos por 16QAM.

[00520] Ademais, onde o comprimento de código N é 16.200 bits e o múltiplo b é 2, a memória 31 (Figuras 16 e 17) do desmultiplexador 25 tem 8 colunas para armazenar 4 x 2 (= mb) bits na direção de linha e armazena 16.200/(4 x 2) bits na direção de coluna.

[00521] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrevendo dos

16.200 bits de código (um palavra-código) fins, os bits de código escritos na memória 31 são lidos em uma unidade de 4 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

[00522] Por exemplo, a seção de substituição 32 substitui os 4 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 e b7 lidos da memória 31 tal que, como visto na Figura 61A, os 4 x 2 (= mb) bits de código b0 a b7 sejam

Petição 870190014005, de 11/02/2019, pág. 99/437 / 177 alocados a 4 x 2 (= mb) bits de símbolo yo, yi, y₂, y3, y4, ys, y6 e y7 de dois (= b) símbolos sucessivos.

[00523] Em particular, a seção de substituição 32 executa substituição para alocar os bits de código bo a b7 aos bits de símbolo yo a y7 como no caso da Figura 60A descrita acima.

[00524] Em particular, a figura 61B ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 64QAM e o múltiplo b é 2.

[00525] Onde o método de modulação é 64QAM, 6 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 64 pontos de sinal prescritos por 64QAM.

[00526] Ademais, onde o comprimento de código N é 16.200 bits e o múltiplo b é 2, a memória 31 (Figuras 16 e 17) do desmultiplexador 25 tem 12 colunas para armazenar 6 x 2 (= mb) bits na direção de linha e armazena 16.200/(6 x 2) bits na direção de coluna.

[00527] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos

16.200 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 6 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

[00528] A seção de substituição 32 substitui, por exemplo, os 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 e b11 lidos da memória 31 tal que, como visto na Figura 61B os 6 x 2 (= mb) bits de código b0 a b11 sejam alocados a 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 e y11 de dois (= b) símbolos sucessivos.

[00529] Em particular, a seção de substituição 32 executa substituição para alocar os bits de código b₀ a b₁₁ aos bits de símbolo y₀ a y₁₁ como no

Petição 870190014005, de 11/02/2019, pág. 100/437 / 177 caso da Figura 60B descrita acima.

[00530] Em particular, a figura 61C ilustra um exemplo do método de substituição de um método existente onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 256QAM e o múltiplo b é 1.

[00531] Onde o método de modulação é 256QAM, 8 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 256 pontos de sinal prescritos por 256QAM.

[00532] Ademais, onde o comprimento de código N é 16.200 bits e o múltiplo b é 1, a memória 31 (Figuras 16 e 17) do desmultiplexador 25 tem 8 colunas para armazenar 8 x 1 (= mb) bits na direção de linha e armazena 16.200/(8 x 1) bits na direção de coluna.

[00533] No desmultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos

16.200 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 8 x 1 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

[00534] A seção de substituição 32 substitui, por exemplo, os 8 x 1 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, e b7 lidos da memória 31 tal que, como visto na Figura 61C, os 8 x 1 (= mb) bits de código b0 a b7 sejam alocados a 8 x 1 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de (= b) símbolos sucessivos.

[00535] Em particular, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y7, o bit de código b1 ao bit de símbolo y₃, o bit de código b2 ao bit de símbolo y1, o bit de código b₃ ao bit de símbolo y₅,

Petição 870190014005, de 11/02/2019, pág. 101/437 / 177 o bit de código b4 ao bit de símbolo y₂, o bit de código b5 ao bit de símbolo y6, o bit de código b6 ao bit de símbolo y4, e o bit de código b7 ao bit de símbolo y0.

[00536] Agora, um processo de substituição conforme uma regra de alocação (em seguida também referida como processo de substituição conforme o novo método de substituição) é descrito.

[00537] Figuras 62 a 64 são vistas ilustrando o novo método de substituição.

[00538] No novo método de substituição, a seção de substituição 32 do desmultiplexador 25 executa substituição de mb bits de código conforme uma regra de alocação determinada com antecedência.

[00539] A regra de alocação é uma regra para alocar bits de código de um código de LDPC a bits de símbolo. Na regra de alocação, um conjunto de grupo que é uma combinação de um grupo de bit de código de bits de código e um grupo de bit de símbolo de bits de símbolo para os quais os bits de código do grupo de bit de código são alocados e número de bit (em seguida também referido como número de bit de grupo) de bits de código e bits de símbolo do grupo de bit de código e o grupo de bit de símbolo do conjunto de grupo são prescritos.

[00540] Aqui, os bits de código são diferentes de probabilidade de erro entre eles e também os bits de símbolo são diferentes em de probabilidade de erro entre eles como descrito acima. O grupo de bit de código é um grupo no qual os bits de código são agrupados conforme a probabilidade de erro e o grupo de bit de símbolo é um grupo no qual os bits de símbolo são agrupados conforme a probabilidade de erro.

[00541] Figura 62 ilustra grupos de bit de código e grupos de bit de símbolo onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e

Petição 870190014005, de 11/02/2019, pág. 102/437 / 177 além disso o método de modulação é 256QAM e o múltiplo b é 2.

[00542] Neste exemplo, 8 x 2 (= mb) bits de código bo a bi5 lidos da memória 31 podem ser agrupados em cinco grupos de bit de código Gbi, Gb2, Gb3, Gb4 e Gbs como visto na Figura 62A conforme a diferença em probabilidade de erro.

[00543] Aqui, o grupo de bit de código Gbi é um grupo no qual bits de código pertencendo ao grupo de bit de código Gbi tem uma melhor (mais baixa) probabilidade de erro como o sufixo i disso tem um valor mais baixo.

[00544] Na Figura 62A, ao grupo de bit de código Gb1, o bit de código b0 pertence; ao grupo de bit de código Gb2, o bit de código bi pertence; ao grupo de bit de código Gb3, os bits de código b2 a b9 pertencem; ao grupo de bit de código Gb4, o bit de código b10 pertence; e ao grupo de bit de código Gb5, os bits de código b11 a b15 pertencem.

[00545] Onde o método de modulação é 256QAM e o múltiplo b é 2, os 8 x 2 (= mb) bits de símbolo y0 a yi5 podem ser agrupados em quatro grupos de bit de símbolo Gyi, Gy2, Gy3 e Gy4 como visto na Figura 62B conforme a diferença em probabilidade de erro.

[00546] Aqui, o grupo de bit de símbolo Gyi é um grupo no qual bits de símbolo pertencendo ao grupo de bit de símbolo Gyi têm uma probabilidade de erro melhor como o sufixo i disso tem um valor mais baixo semelhantemente ao grupo de bit de código.

[00547] Na Figura 62B, ao grupo de bit de símbolo Gyi, os bits de símbolo y0, yi, ys e y9 pertencem; ao grupo de bit de símbolo Gy2, os bits de símbolo y2, y3, yi0 e yii pertencem; ao grupo de bit de símbolo Gy3, os bits de símbolo y4, y5, yi2 e yi3 pertencem; e ao grupo de bit de símbolo Gy4, os bits de símbolo y6, y7, yi4 e yi5 pertencem.

[00548] Figura 63 ilustra uma regra de alocação onde o código de

LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é

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256QAM e o múltiplo b é 2.

[00549] Na regra de alocação da Figura 63, a combinação do grupo de bit de código Gb1 e o grupo de bit de símbolo Gy4 está definida no primeiro da esquerda da Figura 63 como um conjunto de grupo. Ademais, o número de bit de grupo do conjunto de grupo é prescrito a 1 bit.

[00550] Na descrição seguinte, um conjunto de grupo e um número de bit de grupo do conjunto de grupo são chamados coletivamente informação de conjunto de grupo. Por exemplo, o conjunto de grupo do grupo de bit de código Gb1 e o grupo de bit de símbolo Gy4 e 1 bit que é o número de bit de grupo do conjunto de grupo são descritos como informação de conjunto de grupo (Gb1, Gy4, 1).

[00551] Na regra de alocação da Figura 63, informação de conjunto de grupo (Gb2, Gy4, 1), (Gb3, Gy1, 3), (Gb3, Gy2, 1), (Gb3, Gy3, 2), (Gb3, Gy4, 2), (Gb4, Gy3, 1), (Gb5, Gy1, 1), (Gb5, Gy2, 3) e (Gb5, Gy3, 1) é prescrita além da informação de conjunto de grupo (Gb1, Gy4, 1).

[00552] Por exemplo, a informação de conjunto de grupo (Gb1, Gy4, 1) significa que um bit de código pertencendo ao grupo de bit de código Gb1 está alocado a um bit de símbolo pertencendo ao grupo de bit de símbolo Gy4.

[00553] Por conseguinte, de acordo com a regra de alocação da Figura 63, é prescrito que, dependendo da informação de conjunto de grupo (Gb1, Gy4, 1), um bit de código do grupo de bit de código Gb1 que é melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy4 que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb2, Gy4, 1), um bit de código do grupo de bit de código Gb2 que é o segundo melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy4 que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy1, 3),

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101/ 177 três bits de código do grupo de bit de código Gb3 que é o terceiro melhor em probabilidade de erro são alocados a três bits de símbolo do grupo de bit de símbolo Gy1 que é melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy2, 1), um bit de código do grupo de bit de código Gb3 que é o terceiro melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy2 que é o segundo melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy3, 2), dois bits de código do grupo de bit de código Gb3 que é o terceiro melhor em probabilidade de erro é alocado a dois bits de símbolo do grupo de bit de símbolo Gy3 que é o terceiro melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy4, 2), dois bits de código do grupo de bit de código Gb3 que é o terceiro melhor em probabilidade de erro é alocado a dois bits de símbolo do grupo de bit de símbolo Gy4 que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb4, Gy3, 1), um bit de código do grupo de bit de código Gb4 que é o quarto melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy3 que é o terceiro melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb5, Gy1, 1), um bit de código do grupo de bit de código Gb5 que é o quinto melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy1 que é melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb5, Gy2, 3), três bits de código do grupo de bit de código Gb5 que é o quinto melhor em probabilidade de erro é alocado a três bits de símbolo do grupo de bit de símbolo Gy2 que é o segundo melhor em probabilidade de erro, e que dependendo da informação de conjunto de grupo (Gb5, Gy3, 1), um bit de código do grupo de bit de código Gb5 que é o quinto melhor em

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102 / 177 probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy3 que é o terceiro melhor em probabilidade de erro.

[00554] Como descrito acima, o grupo de bit de código é um grupo no qual bits de código são agrupados conforme a probabilidade de erro, e o grupo de bit de símbolo é um grupo no qual bits de símbolo são agrupados conforme a probabilidade de erro. Por conseguinte, também pode ser considerado que a regra de alocação prescreve uma combinação da probabilidade de erro de bits de código e a probabilidade de erro de bits de símbolo aos quais os bits de código são alocados.

[00555] Desta maneira, a regra de alocação que prescreve uma combinação da probabilidade de erro de bits de código e a probabilidade de erro de bits de símbolo aos quais os bits de código são alocados é determinada tal que a tolerância a erros (tolerância a ruído) seja feita melhor, por exemplo, por uma simulação em que a BER é medida ou similar.

[00556] É para ser notado que, até mesmo se o destino de alocação de um bit de código de um certo grupo de bit de código for mudado entre bits do mesmo grupo de bit de símbolo, a tolerância a erros não é (pouco) influenciada por esse meio.

[00557] Por conseguinte, a fim de melhorar a tolerância a erros, informação de conjunto de grupo que faz a BER (Taxa de Erro de Bit) incluindo o fundo de erro mais baixo, em particular, combinações (conjuntos de grupo) de grupos de bit de código de bits de código e grupos de bit de símbolo de bits de símbolo aos quais os bits de código do grupos de bit de código são para serem alocados e os números de bit (números de bit de grupo) dos bits de código dos grupos de bit de código e os grupos de bit de símbolo dos conjuntos de grupo e dos bits de símbolo, deveria ser definido como uma regra de alocação, e substituição dos bits de código deveria ser executada tal que os bits de código sejam alocados aos bits de símbolo conforme a regra de alocação.

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103 / 177 [00558] Porém, um método de alocação particular com respeito a qual símbolo cada bit de código deveria ser alocado conforme a regra de alocação precisa ser determinado com antecedência entre o aparelho de transmissão 11 e o aparelho de recepção 12 (Figura 7).

[00559] Figura 64 ilustra um exemplo de substituição de bits de código conforme a regra de alocação da Figura 63.

[00560] Em particular, a figura 64A ilustra um primeiro exemplo de substituição de bits de código conforme a regra de alocação da Figura 63 onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2.

[00561] Onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2, no desmultiplexador 25, bits de código escritos na memória 31 para (64.800/(8 x 2)) x (8 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 8 x 2 (= mb) bits na direção de linha e são providos à seção de substituição 32 (Figuras 16 e 17).

[00562] A seção de substituição 32 substitui os 8 x 2 (= mb) bits de código b0 a b15 lidos da memória 31 conforme a regra de alocação da Figura 63 tal que os 8 x 2 (= mb) bits de código b0 a b15 sejam alocados, por exemplo, aos 8 x 2 (= mb) bits de símbolo y0 a y15 de dois (= b) símbolos sucessivos como visto na Figura 64A.

[00563] Em particular, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y15, o bit de código b1 ao bit de símbolo y7, o bit de código b2 ao bit de símbolo y1, o bit de código b₃ ao bit de símbolo y₅,

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104 / 177 o bit de código b4 ao bit de símbolo y6, o bit de código b5 ao bit de símbolo yi3, o bit de código b6 ao bit de símbolo yii, o bit de código b7 ao bit de símbolo y_g, o bit de código b8 ao bit de símbolo ys, o bit de código b9 ao bit de símbolo yi4, o bit de código bio ao bit de símbolo yi2, o bit de código bii ao bit de símbolo y₃, o bit de código bi2 ao bit de símbolo yo, o bit de código bi3 ao bit de símbolo yio, o bit de código bi4 ao bit de símbolo y4, e o bit de código bis ao bit de símbolo y2.

[00564] Figura 64B ilustra um segundo exemplo de substituição de bits de código conforme a regra de alocação da Figura 63 onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2.

[00565] De acordo com a Figura 64B, a seção de substituição 32 executa substituição para alocar os 8 x 2 (= mb) bits de código b0 a bis lidos da memória 3i conforme a regra de alocação da Figura 63 de tal maneira a alocar:

o bit de código b0 ao bit de símbolo yis, o bit de código bi ao bit de símbolo yi4, o bit de código b2 ao bit de símbolo ys, o bit de código b3 ao bit de símbolo ys, o bit de código b4 ao bit de símbolo y6, o bit de código bs ao bit de símbolo y4, o bit de código b6 ao bit de símbolo y2, o bit de código b₇ ao bit de símbolo y_i,

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105 / 177 o bit de código bs ao bit de símbolo yç, o bit de código bç ao bit de símbolo y7, o bit de código bio ao bit de símbolo yi2, o bit de código bii ao bit de símbolo y₃, o bit de código bi2 ao bit de símbolo yi3, o bit de código bi3 ao bit de símbolo yio, o bit de código bi4 ao bit de símbolo yo, e o bit de código bis ao bit de símbolo yii.

[00566] Aqui, os métodos de alocação dos bits de código bi para os bits de símbolo y ilustrados na Figura 64A e Figura 64B observam a regra de alocação da Figura 63 (siga a regra de alocação).

[00567] Figura 65 ilustra um resultado de uma simulação da BER (Taxa de Erro de Bit) em um caso em que um processo de substituição do novo sistema de substituição descrito anteriormente com referência às Figuras 62 a 64 é executado e em outro caso em que um processo de substituição descrito anteriormente com referência à Figura 60C dentre os métodos existentes é executado.

[0056s] Em particular, a figura 65 ilustra a BER onde um código de LDPC que é prescrito no DVB-S.2 e tem um comprimento de código N de 64.800 e uma taxa de codificação de 2/3 é determinado como um objeto e além disso 256QAM é adotado como o método de modulação e 2 é adotado como o múltiplo b.

[00569] E para ser notado que, na Figura 65, o eixo de abscissa indica a Es/N0 e o eixo de ordenada indica a BER. Ademais, uma marca redonda representa a BER onde um processo de substituição do novo método de substituição é executado, e um asterisco (marca de estrela) representa a BER onde um processo de substituição do método existente é executado.

[00570] Da Figura 65, pode ser reconhecido que, de acordo com o processo de substituição do novo método de substituição, o fundo de erro cai

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106 / 177 significativamente em comparação com aquele do processo de substituição do método existente e a tolerância a erros é melhorada.

s [00571] É para ser notado que, enquanto, na concretização presente, a seção de substituição 32 no desmultiplexador 25 executa o processo de substituição para bits de código lidos da memória 31 para a conveniência de descrição, o processo de substituição pode ser executado controlando a escrita ou leitura de bits de código na ou da memória 31.

[00572] Em particular, o processo de substituição pode ser executado, por exemplo, controlando o endereço (endereço de leitura) para ler um bit de código tal que leitura dos bits de código da memória 31 seja executada em ordem dos bits de código depois da substituição.

[00573] Agora, como uma contramedida para melhorar a tolerância a erros, um método de adotar um código de LDPC que abaixa o fundo de erro está disponível além do método que adota um processo de substituição do método de substituição que abaixa o fundo de erro.

[00574] Assim, a seção de codificação de LDPC 21 (Figura 8) pode executar codificação de um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação r de 2/3 em um código de LDPC de um desempenho alto adotando uma tabela de valor inicial de matriz de verificação de paridade que é diferente das tabelas de valor inicial de matriz de verificação de paridade prescritas no padrão de DVB-S.2 e de qual uma matriz de verificação de paridade apropriada H é determinada e usando uma matriz de verificação de paridade determinada da tabela de valor inicial de matriz de verificação de paridade.

[00575] Aqui, a matriz de verificação de paridade apropriada H é uma matriz de verificação de paridade que satisfaz uma condição predeterminada para fazer a BER (Taxa de Erro de Bit) mais baixa quando um sinal de modulação de um código de LDPC obtido de uma matriz de verificação de paridade é transmitido a uma baixa Es/N0 (relação de potência de sinal para

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107 / 177 potência de ruído por um símbolo) ou Eb/No (relação de potência de sinal para potência de ruído por um bit). Ademais, o código de LDPC de um desempenho alto é um código de LDPC obtido de uma matriz de verificação de paridade apropriada.

[00576] A matriz de verificação de paridade apropriada que H pode ser determinada, por exemplo, executando uma simulação da BER quando um sinal de modulação de um código de LDPC obtido de várias matrizes de verificação de paridade que satisfazem uma condição predeterminada é transmitido a uma baixa Es/N0.

[00577] A condição predeterminada que a matriz de verificação de paridade apropriada H deveria satisfazer é, por exemplo, que o resultado de uma análise obtida por um método de análise de um desempenho de um código chamado que evolução de densidade seja bom, que a matriz de verificação de paridade H não inclua uma malha de elementos do valor 1 chamado ciclo 4, que a matriz de verificação de paridade H não inclua o ciclo 6, e assim sucessivamente.

[00578] Aqui, a evolução de densidade e incorporação da mesma são descritas, por exemplo, em S. Y. Chung, G. D. Forney, T., J. Richardson e R. Urbanke, “On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit”, “IEEE Communications Leggers”, VOL. 5, No. 2, fevereiro de 2001.

[00579] Por exemplo, se o valor de variância de ruído for aumentado gradualmente de zero em um canal de AWGN, então embora o valor esperado da probabilidade de erro de um código de LDPC seja zero primeiro, fica diferente de zero se o valor de variância de ruído ficar mais alto que um certo valor de limiar (limiar).

[00580] De acordo com a evolução de densidade, o valor esperado da probabilidade de erro do mesmo fica diferente de zero. Comparando o valor de limiar do valor de variância (em seguida chamado valor de limiar de

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108/ 177 desempenho) de ruído, pode ser determinado se ou não o desempenho do código de LDPC (adequação da matriz de verificação de paridade) é bom. Aqui, como o valor de limiar de desempenho, a Eb/N0 quando a BER começa a cair (diminuição).

[00581] Se um valor de limiar de desempenho, obtido por análise através de evolução de densidade, relativo a um código de LDPC que está definido no padrão de DVB-S.2 e tem um comprimento de código N de 64.800 e uma taxa de codificação r de 2/3 (tal código de LDPC é referido em seguida também como código de padrão) é representado por V, então na simulação, um código de LDPC (matriz de verificação de paridade) que tem um comprimento de código N de 64.800 e uma taxa de codificação r de 2/3 e exibe um valor de limiar de desempenho mais baixo que V+Δ obtido adicionando uma margem predeterminada Δ a V foi selecionado como o código de LDPC tendo um bom desempenho.

[00582] Figuras 66 a 68 ilustram uma tabela de valor inicial de matriz de verificação de paridade para um de códigos de LDPC cuja Eb/N0 como o valor de limiar de desempenho é mais baixo que V+Δ (código de LDPC tendo um comprimento de código N de 64.800 e uma taxa de codificação r de 2/3).

[00583] É para ser notado que a Figura 67 é uma vista continuando à Figura 66, e Figura 68 é uma vista continuando à Figura 67.

[00584] Em uma matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68, nem o ciclo 4 nem o ciclo 6 existem.

[00585] Figura 69 ilustra um resultado da simulação da BER relativa a um código de LDPC de uma matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68 (tal código de LDPC é referido em seguida também como código proposto).

[00586] Em particular, a figura 69 ilustra, onde o método de

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109 / 177 modulação é 256QAM, a BER com respeito à Es/No do código padrão (na figura, a BER é indicada por uma marca redonda) e a BER para a Es/N0 do código proposto (na figura, a BER é indicada por uma marca quadrada).

[00587] Da Figura 69, pode ser reconhecido que o código proposto é melhor em desempenho do que o código padrão e que particularmente o fundo de erro é melhorado significativamente.

s [00588] É para ser notado que a condição predeterminada que a matriz de verificação de paridade apropriada H deveria satisfazer pode ser determinada apropriadamente de um tal ponto de vista como encarecimento do desempenho de decodificação de um código de LDPC, facilitação (simplificação) de um processo de decodificação de um código de LDPC, e assim sucessivamente.

[00589] Figura 70 é um diagrama de bloco mostrando um exemplo de uma configuração do aparelho de recepção 12 da Figura 7.

[00590] Se referindo à Figura 70, o aparelho de recepção 12 é um aparelho de processamento de dados para receber um sinal de modulação do aparelho de transmissão 11 (Figura 7) e inclui um dessecção de modulação ortogonal 51, uma seção de desmapeamento 52, um desintercalador 53 e uma seção de decodificação de LDPC 56.

[00591] A seção de demodulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11 e executa demodulação ortogonal, e então provê símbolos obtidos como resultado da demodulação ortogonal (valores nos eixos I e Q) para a seção de desmapeamento 52.

[00592] A seção de desmapeamento 52 executa desmapeamento de converter os pontos de sinal da seção de demodulação ortogonal 51 para codificar bits de um código de LDPC a serem símbolos simbolizados e provê os bits de código para o desintercalador 53.

[00593] O desintercalador 53 inclui um multiplexador (MUX) 54 e um desintercalador de torção de coluna 55 e executa desintercalação dos símbolos

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110 / 177 dos bits de símbolo da seção de desmapeamento 52.

[00594] Em particular, o multiplexador 54 executa um processo de substituição inversa (processo inverso ao processo de substituição) correspondendo ao processo de substituição executado pelo desmultiplexador 25 da Figura 8 para os símbolos dos bits de símbolo da seção de desmapeamento 52, quer dizer, um processo de substituição inversa de retornar as posições dos bits de código (bits de símbolo) dos códigos de LDPC substituídos pelo processo de substituição às posições originais. Então, o multiplexador 54 provê um código de LDPC obtido como resultado do processo de substituição inversa ao desintercalador de torção de coluna 55.

[00595] O desintercalador de torção de coluna 55 executa desintercalação de torção de coluna (processo inverso à intercalação de torção de coluna) correspondendo à intercalação de torção de coluna como o processo de rearranjo executado pelo intercalador de torção de coluna 24 da Figura 8, quer dizer, por exemplo, desintercalação de torção de coluna como um processo de rearranjo inverso de retornar o arranjo dos bits de código do código de LDPC tendo um arranjo mudado pela intercalação de torção de coluna como o processo de rearranjo ao arranjo original, para o código de LDPC do multiplexador 54.

[00596] Em particular, o desintercalador de torção de coluna 55 executa desintercalação de torção de coluna escrevendo os bits de código do código de LDPC e lendo os bits de código escritos da memória para desintercalação, a memória sendo configurada semelhantemente à memória 31 mostrada na Figura 22 e assim sucessivamente.

[00597] É para ser notado que, no desintercalador de torção de coluna

55, escrita dos bits de código é executada na direção de linha da memória para desintercalação usando endereços lidos ao ler os códigos da memória 31 como endereços de escrita. Enquanto isso, leitura dos bits de código é executada na direção de coluna da memória para desintercalação usando os

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111/177 endereços de escrita na escrita dos bits de código na memória 31 como endereços de leitura.

[00598] Os códigos de LDPC obtidos como resultado da intercalação de torção de coluna são providos do desintercalador de torção de coluna 55 para a seção de decodificação de LDPC 56.

[00599] Aqui, enquanto o código de LDPC provido da seção de mapeamento 52 para o desintercalador 53 foi obtido pela intercalação de paridade, intercalação de torção de coluna e processo de substituição executados nesta ordem para esse fim, o desintercalador 53 executa só um processo de substituição inversa correspondendo ao processo de substituição e desintercalação de torção de coluna correspondendo à intercalação de torção de coluna. Por conseguinte, desintercalação de paridade correspondendo à intercalação de paridade (processo inverso à intercalação de paridade), quer dizer, a desintercalação de paridade retornando o arranjo dos bits de código dos códigos de LDPC cujo arranjo foi variado pela intercalação de paridade, para o arranjo original, não é executada.

[00600] Por conseguinte, o código de LDPC para qual o processo de substituição inversão e a desintercalação de torção de coluna foram executados, mas a desintercalação de paridade não foi executada é provido do (desintercalador de torção de coluna 55 do) desintercalador 53 para a seção de decodificação de LDPC 56.

[00601] A seção de decodificação de LDPC 56 executa decodificação de LDPC do código de LDPC do desintercalador 53 usando uma matriz de verificação de paridade de conversão, obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8, e produz dados obtidos como resultado da decodificação de LDPC como um resultado de decodificação dos dados de objeto.

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112 / 177 [00602] Figura 71 é um fluxograma ilustrando um processo de recepção executado pelo aparelho de recepção 12 da Figura 70.

[00603] A seção de demodulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11 na etapa S111. Então, o processamento avança à etapa S112, à qual a seção de demodulação ortogonal 51 executa demodulação ortogonal do sinal de modulação. A seção de demodulação ortogonal 51 provê pontos de sinal obtidos como resultado da demodulação ortogonal à seção de mapeamento 52, onde depois o processamento avança da etapa S112 à etapa S113.

[00604] Na etapa S113, a seção de desmapeamento 52 executa desmapeamento de converter os pontos de sinal da seção de demodulação ortogonal 51 em símbolos e provê os bits de código ao desintercalador 53, onde depois o processamento avança à etapa S114.

[00605] Na etapa S114, o desintercalador 53 executa desintercalação dos símbolos dos bits de símbolo da seção de mapeamento 52, onde depois o processamento avança à etapa S115.

[00606] Em particular, na etapa S114, o multiplexador 54 no desintercalador 53 executa um processo de substituição inversa para os símbolos dos bits de símbolo da seção de mapeamento 52 e provê código de LDPC obtido como resultado do processo de substituição inversa ao desintercalador de torção de coluna 55.

[00607] O desintercalador de torção de coluna 55 executa desintercalação de torção de coluna para o código de LDPC do multiplexador 54 e provê um código de LDPC obtido como resultado da desintercalação de torção de coluna à seção de decodificação de LDPC 56.

[00608] Na etapa S115, a seção de decodificação de LDPC 56 executa decodificação de LDPC do código de LDPC do desintercalador de torção de coluna 55 usando uma matriz de verificação de paridade de conversão obtida executando pelo menos substituição de coluna correspondendo à intercalação

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113 / 177 de paridade para a matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8, e produz dados obtidos pela decodificação de LDPC como um resultado de decodificação dos dados de objeto. Depois disso, o processamento é terminado.

[00609] É para ser notado que o processo de recepção da Figura 71 é executado repetitivamente.

[00610] Também na Figura 70, o multiplexador 54 para executar o processo de substituição inversa e o desintercalador de torção de coluna 55 para executar a desintercalação de torção de coluna são configurados separadamente um ao outro para a conveniência de descrição semelhantemente como no caso da Figura 8. Porém, o multiplexador 54 e o desintercalador de torção de coluna 55 podem ser configurados integralmente entre si.

[00611] Ademais, onde o aparelho de transmissão 11 da Figura 8 não executa a intercalação de torção de coluna, não há nenhuma necessidade para prover o desintercalador de torção de coluna 55 no aparelho de recepção 12 da Figura 70.

[00612] Agora, a decodificação de LDPC executada pela seção de decodificação de LDPC 56 da Figura 70 é descrita ademais.

[00613] A seção de decodificação de LDPC 56 da Figura 70 executa decodificação de LDPC de um código de LDPC, para qual o processo de substituição inversa e a desintercalação de torção de coluna foram executados, mas a desintercalação de paridade não foi executada, do desintercalador de torção de coluna 55 como descrito acima usando uma matriz de verificação de paridade de conversão obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8.

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114 / 177 [00614] Aqui, decodificação de LDPC pode suprimir a freqüência de operação dentro de uma gama suficientemente implementável enquanto suprimindo a escala de circuito executando a decodificação de LDPC usando a matriz de verificação de paridade de conversão foi proposto anteriormente (se refira, por exemplo, à Patente Japonesa Aberta No. 2004-343170).

[00615] Assim, a decodificação de LDPC proposta anteriormente que usa uma matriz de verificação de paridade de conversão é descrita primeiro com referência às Figuras 72 a 75.

[00616] Figura 72 mostra um exemplo da matriz de verificação de paridade H de um código de LDPC cujo comprimento de código N é 90 e taxa de codificação é 2/3.

[00617] É para ser notado que, na Figura 72, 0 é representado por um período (·) (isto se aplica semelhantemente também às Figuras 73 e 74 descritas em seguida).

[00618] Na matriz de verificação de paridade H da Figura 72, a matriz de paridade tem uma estrutura de escada.

[00619] Figura 73 ilustra uma matriz de verificação de paridade H' obtida aplicando substituição de linha de uma expressão (11) e substituição de coluna de uma expressão (12) para a matriz de verificação de paridade H da Figura 72.

Substituição de linha: 6s+t+1^a linha 5t+s+1^a linha (11)

Substituição de coluna: 6x+y+6L coluna 5y+x+6U coluna (12) [00620] Porém, nas expressões (11) e (12), s, t, x e y são inteiros dentro das gamas de 0 < s < 5, 0 < t < 6, 0 < x < 5 e 0 < t < 6, respectivamente. [00621] De acordo com a substituição de linha da expressão (11), a substituição é executada de tal maneira que a 1a, 7a, 13a, 19a e 25a linhas cada uma cujo número indica um resto de 1 onde é dividido por 6 seja substituída a 1a, 2a, 3a, 4a e 5a linhas, e a 2a, 8a, 14a, 20a e 26a linhas cada uma cuja número indica um resto de 2 onde é dividido por 6 seja substituída a 6a, 7a, 8a, 9a e 10a

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115 / 177 linhas.

[00622] Por outro lado, de acordo com a substituição de coluna da expressão (12), a substituição é executada para a 61^a e colunas sucessivas (matriz de paridade) tal que a 61a, 67a, 73a, 79a _e 35a colunas cada um de cujo número indica um resto de 1 onde é dividido por 6 seja substituída a 61a, 62a, 63a, 64a e 65a colunas, e a 62a, 6ga, 74a, goa _e 86a colunas cada um de cujo número indica um resto de 2 onde é dividido por 6 seja substituída a 66a, 67a, 68a, 69a e 70a colunas.

[00623] Uma matriz obtida executando substituição das linhas e das colunas para a matriz de verificação de paridade H da Figura 72 é uma matriz de verificação de paridade H' da Figura 73.

[00624] Aqui, até mesmo se a substituição de linha da matriz de verificação de paridade H for executada, isto não tem uma influência no arranjo dos bits de código do código de LDPC.

[00625] Enquanto isso, a substituição de coluna da expressão (12) corresponde à intercalação de paridade quando o comprimento de informação K, o número de coluna de unidade P da estrutura cíclica e o divisor q (= M/P) do comprimento de paridade M (aqui, 30) na intercalação de paridade de intercalar o K+qx+y+1-ésimo bit de código à posição do K+Py+x+1-ésimo bit de código é fixado a 60, 5 e 6, respectivamente.

[00626] Se a matriz de verificação de paridade H' (em seguida referida apropriadamente como matriz de verificação de paridade de substituição) da Figura 73 for multiplicada por um resultado de substituição mesmo como aquele da expressão (12) para o código de LDPC da matriz de verificação de paridade H (em seguida referida apropriadamente como matriz de verificação de paridade original), então da Figura 72, o vetor 0 é produzido. Em particular, onde um vetor de linha obtido aplicando a substituição de coluna da expressão (12) para o vetor de linha c como o código de LDPC (uma palavra-código) da matriz de verificação de paridade original H é

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116 / 177 representado por c', desde que Hc^T se torna o vetor 0 na base da característica da matriz de verificação de paridade, também H'c'^T se torna naturalmente o vetor 0.

[00627] Do antecedente, a matriz de verificação de paridade de conversão H' da Figura 73 se torna a matriz de verificação de paridade de um código de LDPC c' obtido executando a substituição de coluna da expressão (12) para o código de LDPC c da matriz de verificação de paridade original H.

[00628] Por conseguinte, executando a substituição de coluna da expressão (12) para o código de LDPC c da matriz de verificação de paridade original H, decodificando (decodificação de LDPC) o código de LDPC c' depois da substituição de coluna usando a matriz de verificação de paridade H' da Figura 73 e então executando substituição inversa à substituição de coluna da expressão (12) para resultado de decodificação, um resultado de decodificação semelhante àquele obtido onde o código de LDPC da matriz de verificação de paridade original H é decodificado usando a matriz de verificação de paridade H pode ser obtido.

[00629] Figura 74 mostra a matriz de verificação de paridade de conversão H' da Figura 73, em que um espaço é provido entre unidades de 5 x 5 matrizes.

[00630] Na Figura 74, a matriz de verificação de paridade de conversão H' é representada por uma combinação de uma matriz unitária de 5 x 5 elementos, outra matriz (em seguida referida apropriadamente como matriz quase unitária) que corresponde à matriz unitária cujo elemento ou elementos de 1 são mudados em um elemento ou elementos de 0, uma matriz adicional (em seguida referida apropriadamente como matriz de deslocamento) que corresponde à matriz unitária ou matriz quase unitária depois que é deslocada ciclicamente (deslocamento cíclico), uma matriz ainda adicional (em seguida referida apropriadamente como matriz de soma) de duas ou mais da matriz

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117 / 177 unitária, matriz quase unitária e matriz de deslocamento, e uma matriz 0 de 5 x 5 elementos.

[00631] Pode ser considerado que a matriz de verificação de paridade de conversão H' da Figura 74 é composta de uma matriz unitária, uma matriz quase unitária, uma matriz de deslocamento, uma matriz de soma e uma matriz 0 de 5 x 5 elementos. Para esse fim, as matrizes de 5 x 5 elementos que compõem a matriz de verificação de paridade de conversão H' são chamadas em seguida matrizes de componente.

[00632] Para decodificação de um código de LDPC representado por uma matriz de verificação de paridade representada por uma matriz de P x P componentes, uma arquitetura que executa operação matemática de nó de verificação e operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável pode ser usada.

[00633] Figura 75 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de decodificação que executa tal decodificação já descrita.

[00634] Em particular, a figura 75 mostra um exemplo de uma configuração de um aparelho de decodificação que executa decodificação de códigos de LDPC da matriz de verificação de paridade original H da Figura 72 usando a matriz de verificação de paridade de conversão H' da Figura 74 obtida executando pelo menos a substituição de coluna da expressão (12).

[00635] O aparelho de decodificação da Figura 75 inclui uma memória de armazenamento de dados de borda 300 incluindo seis FIFOs 3001 a 3006, um seletor 301 para selecionar os FIFOs 3001 a 3006, uma seção de verificação de cálculo de nó 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento de dados de borda 304 incluindo 18 FIFOs 3041 a 30418, um seletor 305 para selecionar os FIFOs 3041 a 30418, uma memória de dados de recepção 306 para armazenar informação de recepção, uma seção de cálculo de nó de variável 307, uma seção de cálculo

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118 / 177 de palavra decodificada 309, uma seção de rearranjo de dados de recepção 310, e uma seção de rearranjo de dados decodificados 311.

[00636] Primeiro, um método de armazenamento de dados nas memórias de armazenamento de dados de borda 300 e 304 é descrito.

[00637] A memória de armazenamento de dados de borda 300 inclui os seis FIFOs 3001 a 3006 o número de qual é igual a um quociente quando o número de linha 30 da matriz de verificação de paridade de conversão H' da Figura 74 é dividido pelo número de linha 5 das matrizes de componente. Cada um dos FIFOs 300y (y = 1, 2, ..., 6) tem uma pluralidade de estágios de regiões de armazenamento tal que mensagens correspondendo a cinco bordas cujo número é igual ao número de linhas e o número de colunas das matrizes de componente possam ser lidas ou escritas ao mesmo tempo nas regiões de armazenamento de cada estágio. Ademais, o número de estágios das regiões de armazenamento de cada FIFO 300y é nove, que é o número máximo de 1s (peso de Hamming) na direção de linha da matriz de verificação de paridade de conversão da Figura 74.

[00638] No FIFO 3001, dados (mensagens vi de nós de variável) correspondendo às posições do valor 1 entre a primeira a quintas linhas da matriz de verificação de paridade de conversão H' da Figura 74 são armazenados em uma forma fechada na direção horizontal nas linhas individuais (na forma em que 0 é ignorado). Em particular, se um elemento na j-ésima linha i-ésima coluna for representado como (j, i), então nas regiões de armazenamento no primeiro estágio do FIFO 3001, dados correspondendo às posições do valor 1 da matriz unitária de 5 x 5 elementos de (1, 1) a (5, 5) da matriz de verificação de paridade de conversão H' são armazenados. Nas regiões de armazenamento no segundo estágio, dados correspondendo às posições do valor 1 de uma matriz de deslocamento de (1, 21) a (5, 25) da matriz de verificação de paridade de conversão H' (uma matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5 x 5

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119 / 177 elementos por três na direção à direita). Também nas regiões de armazenamento no terceiro a oitavo estágios, dados são armazenados em uma relação associada com a matriz de verificação de paridade de conversão H'. Então, nas regiões de armazenamento no nono estágio, dados correspondendo às posições do valor de uma matriz de deslocamento de (1, 86) a (5, 90) da matriz de verificação de paridade de conversão H' (uma matriz de deslocamento obtida substituindo o valor 1 entre a primeira linha da matriz unitária de 5 x 5 elementos com o valor 0 e então deslocando ciclicamente a matriz unitária depois da substituição por um na direção à esquerda) são armazenados.

[00639] No FIFO 3002, dados correspondendo às posições do valor 1 da sexta a décima linhas da matriz de verificação de paridade de conversão H' da Figura 74 são armazenados. Em particular, na região de armazenamento no primeiro estágio do FIFO 3002, dados correspondendo às posições do valor 1 de uma primeira matriz de deslocamento da qual forma uma matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade de conversão H' (uma matriz de soma que é a soma de uma primeira matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5 x 5 elementos por um na direção à direita e uma segunda matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5 x 5 elementos por dois na direção à direita) são armazenados. Ademais, na região de armazenamento no segundo estágio, dados correspondendo às posições do valor 1 da segunda matriz de deslocamento que forma a matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade de conversão H' são armazenados.

[00640] Em particular, com respeito a uma matriz de componente cujo peso é 2 ou mais, onde a matriz de componente é representada na forma da soma de várias dentre uma matriz unitária de P x P elementos tendo o peso 1, uma matriz quase unitária correspondendo à matriz unitária cujo um ou mais elementos tendo o valor 1 são substituídos com 0 e uma matriz de

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120 / 177 deslocamento obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados correspondendo às posições do valor 1 da matriz unitária, matriz quase unitária ou matriz de deslocamento cujo peso é 1 (mensagens correspondendo a bordas que pertencem à matriz unitária, matriz quase unitária ou matriz de deslocamento) são armazenados no mesmo endereço (mesmo FIFO dentre os FIFOs 3001 a 3006).

[00641] Também nas regiões de armazenamento no terceiro a nono estágios, dados são armazenados em uma relação associada com a matriz de verificação de paridade de conversão H'.

[00642] Também os FIFOs 3003 a 3006 armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H'.

[00643] A memória de armazenamento de dados de borda 304 inclui 18 FIFOs 3041 a 30418, o número de qual é igual ao quociente quando o número de coluna 90 da matriz de verificação de paridade de conversão H' é dividido pelo número de coluna 5 da matriz de componente. Cada memória de armazenamento de dados de borda 304x (x = 1, 2, ..., 18) inclui uma pluralidade de estágios de regiões de armazenamento, e mensagens correspondendo a cinco bordas, o número de qual é igual ao número de linhas e o número de colunas da matriz de verificação de paridade de conversão H' pode ser lido ou escrito nas regiões de armazenamento de cada estágio ao mesmo tempo.

[00644] No FIFO 3041, dados correspondendo às posições do valor 1 da primeira a quinta colunas da matriz de verificação de paridade de conversão H' da Figura 74 (mensagens uj dos nós de verificação) são armazenados em uma forma fechada na direção vertical nas colunas individuais (na forma em que 0 é ignorado). Em particular, nas regiões de armazenamento no primeiro estágio do FIFO 3041, dados correspondendo às posições do valor 1 da matriz unitária de 5 x 5 elementos de (1, 1) a (5, 5) da matriz de verificação de paridade de conversão H' são armazenados. Nas

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121/ 177 regiões de armazenamento no segundo estágio, dados correspondendo às posições do valor de uma primeira matriz de deslocamento que forma uma matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade vertical H' (uma matriz de soma que é a soma de uma primeira matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5 x 5 elementos por um à direita e uma segunda matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5 x 5 elementos por dois à direita) são armazenados. Ademais, nas regiões de armazenamento no terceiro estágio, dados correspondendo às posições do valor 1 da segunda matriz de deslocamento que forma a matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade vertical H'.

[00645] Em particular, com respeito a uma matriz de componente cujo peso é 2 ou mais, onde a matriz de componente é representada na forma da soma de várias dentre uma matriz unitária de P x P elementos tendo o peso 1, uma matriz quase unitária correspondendo à matriz unitária cujo um ou mais elementos tendo o valor 1 são substituídos com 0 e uma matriz de deslocamento obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados correspondendo às posições do valor 1 da matriz unitária, matriz quase unitária ou matriz de deslocamento cujo peso é 1 (mensagens correspondendo a bordas que pertencem à matriz unitária, matriz quase unitária ou matriz de deslocamento) são armazenados no mesmo endereço (mesmo FIFO dentre os FIFOs 3041 a 30418).

[00646] Também com respeito às regiões de armazenamento no quarto e quinto estágios, dados são armazenados em uma relação associada com a matriz de verificação de paridade de conversão H'. O número de estágios das regiões de armazenamento do FIFO 304₁ é 5, que é um número máximo do número de 1s (peso de Hamming) na direção de linha na primeira a quinta colunas da matriz de verificação de paridade de conversão H'.

[00647] Também os FIFOs 3042 e 3043 armazenam dados em uma

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122 / 177 relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento (número de estágio) dos FIFOs 3042 e 3043 é 5. Também os FIFOs 3044 a 30412 armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento do FIFOs 3044 a 30412 é 3. Também os FIFOs 30413 a 30418 armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento dos FIFOs 30413 a 30418 é 2.

[00648] Agora, operação do aparelho de decodificação da Figura 75 é descrita.

[00649] A memória de armazenamento de dados de borda 300 inclui os seis FIFOs 3001 a 3006, e FIFOs nos quais dados serão armazenados são selecionados dentre os FIFOs 3001 a 3006 conforme informação (|Dados de Matriz) D312 representando à qual linha da matriz de verificação de paridade de conversão H' cinco mensagens D311 providas do circuito de deslocamento cíclico 308 no estágio precedente pertencem. Então, as cinco mensagens D311 são armazenadas coletivamente e em ordem nos FIFOs selecionados. Ademais, quando dados são para serem lidos, a memória de armazenamento de dados de borda 300 lê cinco mensagens D3001 em ordem do FIFO 3001 e provê as cinco mensagens D3001 para o seletor 301 no estágio sucessivo. Depois que a leitura das mensagens do FIFO 3001 termina, a memória de armazenamento de dados de borda 300 lê as mensagens em ordem também dos FIFOs 3302 a 3006 e provê as mensagens lidas para o seletor 301.

[00650] O seletor 301 seleciona as cinco mensagens daquele FIFO de qual dados são atualmente lidos dentre os FIFOs 3001 a 3006 conforme um sinal selecionado D301 e provê as cinco mensagens como mensagens D302 para a seção de cálculo de nó de verificação 302.

[00651] A seção de cálculo de nó de verificação 302 inclui cinco calculadores de nó de verificação 3021 a 3025 e executa a operação

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123 / 177 matemática de nó de verificação conforme a expressão (7) usando as mensagens D302 (D3021 a D3025) (mensagens vi da expressão (7)) providas a ela pelo seletor 301. Então, a seção de cálculo de nó de verificação 302 provê cinco mensagens D303 (D3031 para D3035) (mensagens uj da expressão (7)) obtidas como resultado da operação matemática de nó de verificação para o circuito de deslocamento cíclico 303.

[00652] O circuito de deslocamento cíclico 303 desloca ciclicamente as cinco mensagens D3031 a 3035 determinadas pela seção de cálculo de nó de verificação 302 baseado em informação (Dados de Matriz) D305 considerando por qual número de matrizes de unidade originais as bordas correspondentes estão deslocadas ciclicamente na matriz de verificação de paridade de conversão H', e provê um resultado do deslocamento cíclico como uma mensagem D304 para a memória de armazenamento de dados de borda 304.

[00653] A memória de armazenamento de dados de borda 304 inclui 18 FIFOs 3041 a 30418. A memória de armazenamento de dados de borda 304 seleciona um FIFO no qual dados serão armazenados dentre os FIFOs 3041 a 30418 conforme a informação D305 considerando à qual linha da matriz de verificação de paridade de conversão H' as cinco mensagens D304 providas do circuito de deslocamento cíclico 303 no estágio precedente pertencem e armazena coletivamente as cinco mensagens D304 em ordem no FIFO selecionado. Por outro lado, quando dados são para serem lidos, a memória de armazenamento de dados de borda 304 lê cinco mensagens D3061 em ordem do FIFO 3041 e provê as mensagens D3061 para o seletor 305 no estágio sucessivo. Depois que a leitura de dados do FIFO 3041 termina, a memória de armazenamento de dados de borda 304 lê mensagens em ordem também dos FIFOs 3042 a 30418 e provê as mensagens para o seletor 305.

[00654] O seletor 305 seleciona as cinco mensagens do FIFO do qual dados são atualmente lidos dentre os FIFOs 304₁ a 304₁₈ conforme um sinal

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124 / 177 selecionado D307 e provê as mensagens selecionadas como mensagens D308 para a seção de cálculo de nó de variável 307 e a seção de cálculo de palavra decodificada 309.

[00655] Por outro lado, a seção de rearranjo de dados de recepção 310 executa a substituição de coluna da expressão (12) para rearranjar um código de LDPC D313 recebido por um trajeto de comunicação e provê o código de LDPC rearranjado D313 como dados de recepção D314 para a memória de dados de recepção 306. A memória de dados de recepção 306 calcula e armazena uma LLR de recepção (relação de probabilidade logarítmica) dos dados de recepção D314 providos a ela da seção de rearranjo de dados de recepção 310 e coleta e provê todas as cinco das LLRs de recepção como valores de recepção D309 à seção de cálculo de nó de variável 307 e à seção de cálculo de palavra decodificada 309.

[00656] A seção de cálculo de nó de variável 307 inclui cinco calculadores de nó de variável 3071 a 3075 e executa operação matemática de nó de variável conforme a expressão (1) usando as mensagens D308 (3081 a 3085) (mensagens uj da expressão (1)) providas a ela pelo seletor 305 e os cinco valores de recepção D309 (valores de recepção uOi da expressão (1)) providos a ela da memória de dados de recepção 306. Então, a seção de cálculo de nó de variável 307 provê mensagens D310 (D3011 para D3105) (mensagens vi da expressão (1)) obtidas como resultado da operação matemática ao circuito de deslocamento cíclico 308.

[00657] O circuito de deslocamento cíclico 308 desloca ciclicamente mensagens D3101 a D3105 calculadas pela seção de cálculo de nó de variável 307 baseado em informação considerando por qual número de matrizes de unidade originais a borda correspondente está deslocada ciclicamente na matriz de verificação de paridade de conversão H', e provê um resultado do deslocamento cíclico como uma mensagem D311 para a memória de armazenamento de dados de borda 300.

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125 / 177 [00658] Executando a seqüência de operações descrita acima, decodificação em um ciclo de um código de LDPC pode ser executada. No aparelho de decodificação da Figura 75, depois que um código de LDPC é decodificado por um número predeterminado de vezes, um resultado de decodificação final é determinado pela seção de cálculo de palavra decodificada 309 e a seção de rearranjo de dados decodificados 311 e então produzido.

[00659] Em particular, a seção de cálculo de palavra decodificada 309 inclui cinco calculadores de palavra decodificada 3091 a 3095 e atua como um estágio final em uma pluralidade de ciclos de decodificação para calcular um resultado de decodificação (palavra decodificada) conforme a expressão (5) usando as cinco mensagens D308 (D3081 a D3085) (mensagens uj da expressão (5)) produzidas do seletor 305 e os cinco valores de recepção D309 (valores de recepção uOi da expressão (5)) produzidos da memória de dados de recepção 306. Então, a seção de cálculo de palavra decodificada 309 provê dados decodificados D315 obtidos como resultado do cálculo à seção de rearranjo de dados decodificados 311.

[00660] A seção de rearranjo de dados decodificados 311 executa substituição inversa à substituição de coluna da expressão (12) para os dados decodificados D315 providos a ela da seção de cálculo de palavra decodificada 309 para rearranjar a ordem dos dados decodificados D315 e produz os dados decodificados rearranjados D315 como um resultado de decodificação D316.

[00661] Como descrito acima, aplicando uma ou ambas de substituição de linha e substituição de coluna a uma matriz de verificação de paridade (matriz de verificação de paridade original) para converter a matriz de verificação de paridade em uma matriz de verificação de paridade (matriz de verificação de paridade de conversão) que pode ser representada por uma combinação de uma matriz unitária de P x P elementos, uma matriz quase

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126 / 177 unitária correspondendo à matriz unitária cujo elemento ou elementos de 1 são mudados em um elemento ou elementos de 0, uma matriz de deslocamento correspondendo à matriz unitária ou matriz quase unitária depois que é deslocada ciclicamente, uma matriz de soma de duas ou mais da matriz unitária, matriz quase unitária e matriz de deslocamento, e uma matriz 0 de P x P elementos como descrito acima, fica possível adotar para decodificação de código de LDPC uma arquitetura que executa operação matemática de nó de verificação e operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável. Conseqüentemente, executando a operação matemática de nó simultaneamente para P nós, é possível suprimir a freqüência de operação dentro de uma gama implementável para executar decodificação de LDPC.

[00662] A seção de decodificação de LDPC 56 que compõe o aparelho de recepção 12 da Figura 70 executa operação matemática de nó de verificação e operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável para executar decodificação de LDPC semelhantemente ao aparelho de decodificação da Figura 75.

[00663] Em particular, é assumido agora para simplificar descrição que a matriz de verificação de paridade de um código de LDPC produzido da seção de codificação de LDPC 21 que compõe o aparelho de transmissão 11 da Figura 8 é, por exemplo, a matriz de verificação de paridade H, em que a matriz de paridade tem uma estrutura de escada mostrada na Figura 72. Neste exemplo, o intercalador de paridade 23 do aparelho de transmissão 11 executa intercalação de paridade para intercalar o K+qx+y+1-ésimo bit de código à posição do K+Py+x+1-ésimo bit de código com o comprimento de informação K fixado a 60, com o número de coluna de unidade P da estrutura cíclica fixado a 5 e com o divisor q (= M/P) do comprimento de paridade M a 6.

[00664] Desde que esta intercalação de paridade corresponde à

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127 / 177 substituição de coluna da expressão (12), a seção de decodificação de LDPC 56 não precisa executar a substituição de coluna da expressão (12).

[00665] Portanto, no aparelho de recepção 12 da Figura 70, um código de LDPC para o qual desintercalação de paridade não foi executada, isso é, um código de LDPC em um estado em que a substituição de coluna da expressão (12) é executada, é provido do desintercalador de torção de coluna para a seção de decodificação de LDPC 56 como descrito acima. A seção de decodificação de LDPC 56 executa processando semelhante àquele do aparelho de decodificação da Figura 75, exceto que a substituição de coluna da expressão (12) não é executada.

[00666] Em particular, a figura 76 mostra um exemplo de uma configuração da seção de decodificação de LDPC 56 da Figura 70.

[00667] Se referindo à Figura 76, a seção de decodificação de LDPC é configurada semelhantemente àquela do aparelho de decodificação da Figura 75, exceto que a seção de rearranjo de dados de recepção 310 da Figura 75 não é provida e executa processando semelhante àquele do aparelho de decodificação da Figura 75, exceto que a substituição de coluna da expressão (12) não é executada. Portanto, descrição da seção de decodificação de LDPC 56 é omitida aqui.

[00668] Desde que a seção de decodificação de LDPC 56 pode ser configurada sem incluir a seção de rearranjo de dados de recepção 310 como descrito acima, pode ser reduzida em escala em comparação com o aparelho de decodificação da Figura 75.

[00669] É para ser notado que, enquanto, nas Figuras 72 a 76, é assumido que o comprimento de código N do código de LDPC é 90; o comprimento de informação K é 60; o número de coluna de unidade P (número de linha e número de coluna de uma matriz de componente) da estrutura cíclica é 5; e o divisor q (= M/P) do comprimento de paridade M é 6, para descrição simplificada, o comprimento de código N, comprimento de

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128/ 177 informação K, número de coluna de unidade P da estrutura cíclica e o divisor q (= M/P) não estão limitados individualmente aos valores específicos dados acima.

[00670] Em particular, enquanto a seção de codificação de LDPC 21 no aparelho de transmissão 11 da Figura 8 produz um código de LDPC em que, por exemplo, o comprimento de código N é 64.800 ou 16.200, o comprimento de informação K é N-Pq (= N-M), o número de coluna de unidade P da estrutura cíclica é 360 e o divisor q é M/P, a seção de decodificação de LDPC 56 da Figura 76 também pode ser aplicada onde decodificação de LDPC é executada, executando a operação matemática de nó de verificação e a operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável com respeito a um tal código de LDPC como já descrito.

[00671] Enquanto a série de processos descritos acima pode ser executada através de hardware, ela pode ser executada caso contrário através de software. Onde a série de processos é executada através de software, um programa que interpreta o software é instalado em um computador para uso universal ou similar.

[00672] Figura 77 mostra um exemplo de uma configuração de uma concretização de um computador no qual um programa para executar a série de processos descritos anteriormente é instalado.

[00673] O programa pode ser gravado com antecedência em um disco rígido 705 ou em uma ROM 703 como um meio de gravação embutido no computador.

[00674] Ou, o programa pode ser armazenado (gravado) temporariamente ou permanentemente no ou em um meio de gravação removível 711 tal como um disco flexível, um CD-ROM (Memória Só de

Leitura de Disco Compacto), um disco MO (Magneto Óptico), um DVD (Disco Versátil Digital), um disco magnético ou uma memória de

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129 / 177 semicondutor. Tal meio de gravação removível 711 como já descrito pode ser provido como denominado software de pacote.

[00675] É para ser notado que o programa não só pode ser instalado de um tal meio de gravação removível 711 como descrito acima no computador, mas também pode ser instalado no disco rígido 705 embutido no computador, onde é transferido a ele e recebido por uma seção de comunicação 708. Neste exemplo, o programa pode ser transferido ao computador através de comunicação sem fios de um local de carregamento por um satélite artificial, para radiodifusão de satélite digital ou transferido ao computador através de comunicação por fios por uma rede tal como uma LAN (Rede Local) ou a Internet.

[00676] O computador tem uma CPU (Unidade de Processamento Central) 702 embutida nele. Uma interface de entrada/saída 7410 está conectada à CPU 702 em um barramento 701, e se uma instrução for introduzida à CPU 702 pela interface de entrada/saída 710 quando uma seção de entrada 707 configurada de um teclado, um mouse, um microfone e assim sucessivamente é operada por um usuário ou em um caso similar, a CPU 702 executa o programa armazenado na ROM (Memória Só de Leitura) 703. Ou, a CPU 702 carrega um programa armazenado no disco rígido 705, um programa transferido de um satélite ou uma rede, recebido pela seção de comunicação 708 e instalado no disco rígido 705 ou um programa lido do meio de gravação removível 711 carregado em uma unidade de disco 709 e instalado no disco rígido 705 em uma RAM (Memória de Acesso Aleatório) 704 e executa o programa. Conseqüentemente, a CPU 702 executa processamento conforme o fluxograma descrito anteriormente ou processamento executado pela configuração do diagrama de bloco descrito anteriormente. Então, a CPU 702 produz um resultado do processamento de uma seção de saída 706 configurada de um LCD (Mostrador de Cristal Líquido), um alto-falante e assim sucessivamente e transmite o resultado de

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130 / 177 processamento da seção de comunicação 708 pela interface de entrada/saída 710 ou grava o resultado de processamento no disco rígido 705 como a ocasião exige.

[00677] Aqui, na especificação presente, etapas de processamento que descrevem o programa para fazer o computador executar vários processos não precisam necessariamente ser processadas em uma série de tempo conforme a ordem descrita como um fluxograma, mas incluem aqueles processos a serem executados em paralelo ou individualmente (por exemplo, processos paralelos ou processos por um objeto).

[00678] Ademais, o programa pode ser processado por um único computador ou pode ser processado através de processamento distribuído por uma pluralidade de computadores. Ademais, o programa pode ser transferido e ser executado por um computador em um lugar remoto.

[00679] Agora, um processo para codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11 é descrito ademais.

[00680] Por exemplo, no padrão de DVB-S.2, codificação de LDPC dos dois comprimentos de código diferentes N de 64.800 bits e 16.200 bits é prescrita.

[00681] E, para o código de LDPC cujo comprimento de código N é

64.800 bits, as 11 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são prescritas, e para o código de LDPC cujo comprimento de código N é 16.200 bits, as 10 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são prescritas.

[00682] A seção de codificação de LDPC 21 executa codificação (codificação de correção de erros) em códigos de LDPC das taxas de codificação diferentes cujo comprimento de código N é 64.800 bits ou 16.200 bits conforme uma matriz de verificação de paridade H preparada para cada comprimento de código N e para cada taxa de codificação.

[00683] Em particular, a seção de codificação de LDPC 21 armazena

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131 / 177 uma tabela de valor inicial de matriz de verificação de paridade descrita em seguida para produzir uma matriz de verificação de paridade H para cada comprimento de código N e para cada taxa de codificação.

[00684] Aqui, no padrão de DVB-S.2, códigos de LDPC dos dois comprimentos de código diferentes N de 64.800 bits e 16.200 bits são prescritos como descrito anteriormente, e as 11 taxas de codificação diferentes são prescritas para o código de LDPC cujo comprimento de código N é 64.800 bits e as 10 taxas de codificação diferentes são prescritas para o código de LDPC cujo comprimento de código N é 16.200 bits.

[00685] Por conseguinte, onde o aparelho de transmissão 11 é um aparelho que executa processamento conforme o padrão de DVB-S.2, tabelas de valor inicial de matriz de verificação de paridade correspondendo individualmente às 11 taxas de codificação diferentes para o código de LDPC cujo comprimento de código N é 64.800 bits e tabelas de valor inicial de matriz de verificação de paridade correspondendo individualmente às 10 taxas de codificação diferentes para o código de LDPC cujo comprimento de código N é 16.200 bits são armazenadas na seção de codificação de LDPC 21. [00686] A seção de codificação de LDPC 21 fixa um comprimento de código N e uma taxa de codificação r para códigos de LDPC, por exemplo, em resposta a uma operação de um operador. O comprimento de código N e a taxa de codificação r fixada pela seção de codificação de LDPC 21 são referidas em seguida apropriadamente como comprimento de código de conjunto N e taxa de codificação de conjunto r, respectivamente.

[00687] A seção de codificação de LDPC 21 coloca, baseado nas tabelas de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código de conjunto N e à taxa de codificação de conjunto r, elementos do valor 1 de uma matriz de informação HA correspondendo a um comprimento de informação K (= Nr = comprimento de código N comprimento de paridade M) correspondendo ao comprimento de código de

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132 / 177 conjunto N e à taxa de codificação de conjunto r em um período de 360 colunas (número de coluna de unidade P da estrutura cíclica) na direção de coluna para produzir uma matriz de verificação de paridade H.

[00688] Então, a seção de codificação de LDPC 21 extrai bits de informação para o comprimento de informação K de dados de objeto que são um objeto de transmissão tais como dados de imagem ou dados de som providos do aparelho de transmissão 11. Ademais, a seção de codificação de LDPC 21 calcula bits de paridade correspondendo aos bits de informação baseado na matriz de verificação de paridade H para produzir uma palavracódigo (código de LDPC) para um comprimento de código.

[00689] Em outras palavras, a seção de codificação de LDPC 21 executa sucessivamente operação matemática de um bit de paridade da palavra-código c que satisfaz a expressão seguinte.

Hc^T = 0 [00690] Aqui, na expressão acima, c indica um vetor de linha como a palavra-código (código de LDPC), e c^T indica inversão do vetor de linha c. [00691] Onde, de dentro do vetor de linha c como um código de LDPC (uma palavra-código), uma porção correspondendo aos bits de informação é representada por um vetor de linha A e uma porção correspondendo aos bits de paridade é representada por um vetor de linha T, o vetor de linha c pode ser representado por uma expressão c = [A|T] do vetor de linha A como os bits de informação e o vetor de linha T como os bits de paridade.

[00692] Enquanto isso, a matriz de verificação de paridade H pode ser representada, da matriz de informação codificam HA desses dos bits de código do código de LDPC correspondendo aos bits de informação e à matriz de paridade HT desses dos bits de código do código de LDPC correspondendo aos bits de paridade por uma expressão H = [HaIHt] (matriz em que os elementos da matriz de informação HA são elementos no lado esquerdo e os elementos da matriz de paridade H_t são elementos no lado direito).

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133 / 177 [00693] Ademais, por exemplo, no padrão de DVB-S.2, a matriz de verificação de paridade Ht da matriz de verificação de paridade H = [HaHt] tem uma estrutura de escada.

[00694] É necessário para a matriz de verificação de paridade H e o vetor de linha c = [A|T] como um código de LDPC satisfazer a expressão Hc^T= 0, e onde a matriz de paridade Ht da matriz de verificação de paridade H = [Ha|Ht] tem uma estrutura de escada, o vetor de linha T como bits de paridade que configuram o vetor de linha c = [A|T] que satisfaz a expressão Hc^T = 0 podem ser determinados seqüencialmente fixando os elementos de cada linha a zero em ordem começando com os elementos na primeira linha do vetor de coluna Hc^T na expressão Hc^T = 0.

[00695] Se a seção de codificação de LDPC 21 determinar um bit de paridade T para um bit de informação A, então produz uma palavra-código c = [A|T] representada pelo bit de informação A e pelo bit de paridade T como um resultado de codificação de LDPC do bit de informação A.

[00696] Como descrito acima, a seção de codificação de LDPC 21 armazena as tabelas de valor inicial de matriz de verificação de paridade correspondendo aos comprimentos de código N e à taxa de codificação r com antecedência nela e executa codificação de LDPC do comprimento de código de conjunto N e a taxa de codificação de conjunto r usando uma matriz de verificação de paridade H produzida das tabelas de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código de conjunto N e à taxa de codificação de conjunto r.

[00697] Cada tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 da matriz de informação H_a correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC da matriz de verificação de paridade H (código de LDPC definido pela matriz de verificação de paridade H) para todas as 360 linhas

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134 / 177 (número de coluna de unidade P da estrutura periódica), e é produzido com antecedência para uma matriz de verificação de paridade H para cada comprimento de código N e cada taxa de codificação r.

[00698] Figuras 78 a 123 ilustram as tabelas de valor inicial de matriz de verificação de paridade para produzir várias matrizes de verificação de paridade H incluindo tabelas de valor inicial de matriz de verificação de paridade prescritas no padrão de DVB-S.2.

[00699] Em particular, a figura 78 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3.

[00700] Figuras 79 a 81 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/3.

s [00701] É para ser notado que a Figura 80 é uma vista continuando da Figura 79 e Figura 81 é uma vista continuando da Figura 80.

[00702] Figura 82 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 3/4.

[00703] Figuras 83 a 86 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/4.

s [00704] É para ser notado que a Figura 84 é uma vista continuando da Figura 83 e Figura 85 é uma vista continuando da Figura 84. Ademais, a figura 86 é uma vista continuando da Figura 85.

[00705] Figura 87 mostra a tabela de valor inicial de matriz de

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135 / 177 verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 4/5.

[00706] Figuras 88 a 91 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 4/5.

[00707] É para ser notado que a Figura 89 é uma vista continuando da Figura 88 e Figura 90 é uma vista continuando da Figura 89. Ademais, a figura 91 é uma vista continuando da Figura 90.

[00708] Figura 92 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 5/6.

[00709] Figuras 93 a 96 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 5/6.

[00710] É para ser notado que a figura 94 é uma vista continuando da Figura 93 e Figura 95 é uma vista continuando da Figura 94. Ademais, a figura 96 é uma vista continuando da Figura 95.

[00711] Figura 97 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 8/9.

[00712] Figuras 98 a 101 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 8/9.

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136 / 177 [00713] E para ser notado que a Figura 99 é uma vista continuando da Figura 98 e Figura 100 é uma vista continuando da Figura 99. Ademais, a figura 101 é uma vista continuando da Figura 100.

[00714] Figuras 102 a 105 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 9/10.

[00715] É para ser notado que a Figura 103 é uma vista continuando da Figura 102 e Figura 104 é uma vista continuando da Figura 103. Ademais, a figura 105 é uma vista continuando da Figura 104.

[00716] Figuras 106 e 107 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 1/4.

[00717] É para ser notado que a Figura 107 é uma vista continuando da Figura 106.

[00718] Figuras 108 e 109 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 1/3.

[00719] É para ser notado que a Figura 109 é uma vista continuando da Figura 108.

[00720] Figuras 110 e 111 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/5.

[00721] É para ser notado que a Figura 111 é uma vista continuando da Figura 110.

[00722] Figuras 112 a 114 mostram a tabela de valor inicial de matriz

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137 / 177 de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 1/2.

[00723] É para ser notado que a Figura 113 é uma vista continuando da Figura 112 e Figura 114 é uma vista continuando da Figura 113.

[00724] Figuras 115 a 117 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/5.

[00725] É para ser notado que a Figura 116 é uma vista continuando da Figura 115 e Figura 117 é uma vista continuando da Figura 116.

[00726] Figura 118 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 1/4.

[00727] Figura 119 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 1/3.

[00728] Figura 120 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/5.

[00729] Figura 121 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 1/2.

[00730] Figura 122 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H

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138/ 177 prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 3/5.

[00731] Figura 123 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H tendo um comprimento de código N de 16.200 bits e uma taxa de codificação r de 3/5, que pode ser usada em lugar da tabela de valor inicial de matriz de verificação de paridade da Figura 122.

[00732] A seção de codificação de LDPC 21 do aparelho de transmissão 11 determina uma matriz de verificação de paridade H da maneira seguinte usando a matriz de verificação de paridade tabelas de valor inicial.

[00733] Em particular, a figura 124 ilustra um método para determinar uma matriz de verificação de paridade H de uma tabela de valor inicial de matriz de verificação de paridade.

[00734] É para ser notado que a tabela de valor inicial de matriz de verificação de paridade da Figura 124 indica a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3 mostrada na Figura 178.

[00735] Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 de uma matriz de informação HA correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC para todas as 360 colunas (para todo número de coluna de unidade P da estrutura cíclica), e na primeira linha da tabela de valor inicial de matriz de verificação de paridade, vários números de linha de elementos do valor 1 entre a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H (números de linha onde o número de linha da primeira linha da matriz de verificação de paridade H é 0) igual ao número de

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139 / 177 pesos de coluna que a 1+360x(i-1)-ésima coluna tem.

[00736] Aqui, é assumido que a matriz de paridade Ht da matriz de verificação de paridade H correspondendo ao comprimento de paridade M tem uma estrutura de escada e é determinada com antecedência. De acordo com a tabela de valor inicial de matriz de verificação de paridade, a matriz de informação HA correspondendo ao comprimento de informação K de dentro da matriz de verificação de paridade H é determinada.

[00737] O número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade difere dependendo do comprimento de informação K.

[00738] O comprimento de informação K e a número de linha k+1 da matriz de verificação de paridade tabela de valor inicial satisfazem uma relação dada pela expressão seguinte.

K = (k + 1) x 360 [00739] Aqui, 360 na expressão acima é o número de coluna de unidade P da estrutura cíclica.

[00740] Na tabela de valor inicial de matriz de verificação de paridade da Figura 124, 13 valores numéricos são listados na primeira a terceira linhas, e três valores numéricos são listados na quarta a k+1-ésima (na Figura 124, 30^a) linhas.

[00741] Por conseguinte, o número de pesos de coluna na matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade da Figura 124 é 13 na primeira a 1+360x(3-1)-1ésima linhas, mas é 3 entre a 1+360x(3-1)-ésima a K-ésima linhas.

[00742] A primeira linha da tabela de valor inicial de matriz de verificação de paridade da Figura 124 inclui 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, e isto indica que, na primeira coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 têm o valor 1 (e além disso os outros elementos têm

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140 / 177 o valor 0).

[00743] Enquanto isso, a segunda linha da tabela de valor inicial de matriz de verificação de paridade da Figura 124 inclui 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, e isto indica que, na 361^a (= 1+360x(2-1)-ésima) coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 têm o valor 1.

[00744] Como determinado acima, a tabela de valor inicial de matriz de verificação de paridade representa a posição de elementos do valor 1 da matriz de informação Ha da matriz de verificação de paridade H para todas as 360 colunas.

[00745] Cada uma das colunas da matriz de verificação de paridade H diferente de a 1+360x(i-1)-ésima coluna, quer dizer, cada uma das 2+360x(i1)-ésima coluna a 360xi-ésima coluna, inclui elementos do valor de 1 obtidos deslocando ciclicamente os elementos do valor de 1 da 1+360x(i-1)-ésima coluna dependendo da tabela de valor inicial de matriz de verificação de paridade periodicamente na direção descendente (na direção descendente da coluna) conforme o comprimento de paridade M.

[00746] Em particular, por exemplo, a 2+360x(i-1)-ésima coluna é uma coluna obtida deslocando ciclicamente a 1+360x(i-1)-ésima coluna na direção descendente por M/360 (= q), e a próxima 3+360x(i-1)-ésima coluna é uma obtida deslocando ciclicamente a 1+360x(i-1)-ésima coluna na direção descendente por 2 x M/360 (= 2 x q) e então deslocando ciclicamente a coluna deslocada ciclicamente (2+360x(i-1)-ésima coluna) na direção descendente por M/360 (= q).

[00747] Agora, se for assumido que o valor de numeral na j-ésima coluna (j-ésima da esquerda) na i-ésima linha (i-ésima linha de acima) da tabela de valor inicial de matriz de verificação de paridade é representada por b_i,j e o número de linha do j-ésimo elemento do valor 1 na w-ésima coluna da

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141 / 177 matriz de verificação de paridade H é representado por Hw-j, então o número de linha Hw-j do elemento do valor 1 na w-ésima coluna que é uma coluna diferente de a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H pode ser determinado conforme a expressão seguinte.

Hw-j = mod{hi,j + mod((w-1),P) x q,M} [00748] Aqui, mod(x,y) significa um resto quando x é dividido por y.

[00749] Enquanto isso, P é um número de unidade de colunas da estrutura cíclica descrita anteriormente e é, por exemplo, no padrão de DVBS.2, 360. Ademais, q é um valor M/360 obtido dividindo o comprimento de paridade M pelo número de coluna de unidade P (= 360) da estrutura cíclica.

[00750] A seção de codificação de LDPC 21 especifica o número de linha dos elementos do valor 1 entre a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H da tabela de valor inicial de matriz de verificação de paridade.

[00751] Ademais, a seção de codificação de LDPC 21 determina o número de linha Hw-j do elemento do valor 1 na w-ésima coluna que é uma coluna diferente de a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade H e produz uma matriz de verificação de paridade H na qual os elementos dos números de linha obtidos pelo antecedente tem o valor 1.

[00752] Agora, variações do método de substituição de bits de código de um código de LDPC no processo de substituição pela seção de substituição 32 do desmultiplexador 25 no aparelho de transmissão 11, quer dizer, do padrão de alocação (em seguida chamado padrão de alocação de bit) de bits de código de um código de LDPC e bits de símbolo representativos de um símbolo, são descritas.

[00753] No desmultiplexador 25, os bits de código do código de LDPC são escritos na direção de coluna da memória 31 que armazena (N/(mb)) x (mb) bits na direção de coluna x direção de linha. Depois disso, os bits de código são lidos em uma unidade de mb bits na direção de linha. Ademais, no

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142 / 177 desmultiplexador 25, a seção de substituição 32 substitui os mb bits de código lidos na direção de linha da memória 31 e determina os bits de código depois da substituição como mb bits de símbolo de b símbolos (sucessivos).

[00754] Em particular, a seção de substituição 32 determina o i+1ésimo bit do bit mais significante dos mb bits de código lidos na direção de linha da memória 31 como o bit de código bi e determina o i+1-ésimo bit do bit mais significante dos mb bits de símbolo dos b símbolos (sucessivos) como o bit de símbolo yi, e então substitui os mb bits de código b0 a bmb-1 conforme um padrão de alocação de bit predeterminado.

[00755] Figura 125 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 1.

[00756] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 1, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(12 x 1)) x (12 x 1) bits na direção de coluna x direção de linha são lidos em uma unidade de 12 x 1 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00757] A seção de substituição 32 substitui 12 x 1 (= mb) bits de código b0 a bn tal que os 12 x 1 (= mb) bits de código b0 a bn a serem lidos da memória 31 possam ser alocados aos 12 x 1 (= mb) bits de símbolo y0 a yn de um (= b) símbolo como visto na Figura 125.

[00758] Em particular, de acordo com a Figura 125, a seção de substituição 32 executa, com respeito a ambos um código de LDPC tendo a taxa de codificação de 5/6 e um código de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo o comprimento de código N de 64.800 bits, substituição para alocar:

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143 / 177 o bit de código bo ao bit de símbolo ys, o bit de código bi ao bit de símbolo yo, o bit de código b₂ ao bit de símbolo y6, o bit de código b3 ao bit de símbolo yi, o bit de código b4 ao bit de símbolo y4, o bit de código bs ao bit de símbolo ys, o bit de código b6 ao bit de símbolo y₂, o bit de código b7 ao bit de símbolo y₃, o bit de código bs ao bit de símbolo y7, o bit de código bç ao bit de símbolo yio, o bit de código bio ao bit de símbolo yii, e o bit de código bii ao bit de símbolo yç.

[00759] Figura 226 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/i0 e além disso o método de modulação é 4096QAM e o múltiplo b é 2.

[00760] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/i0 e além disso o método de modulação é 4096QAM e o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 3i para armazenar (64.800/(i2 x 2)) x (i2 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de i2 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[0076i] A seção de substituição 32 substitui i2 x 2 (= mb) bits de código b0 a b23 tal que os i2 x 2 (= mb) bits de código b0 a b23 a serem lidos da memória 3i possam ser alocados aos i2 x 2 (= mb) bits de símbolo y0 a y23 de dois (= b) símbolos sucessivos como visto na Figura i26.

[00762] Em particular, de acordo com a Figura i26, a seção de substituição 32 executa, com respeito a ambos um código de LDPC tendo a

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144 / 177 taxa de codificação de 5/6 e um código de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo o comprimento de código N de 64.800 bits, substituição para alocar:

[00763]

o bit de código b0 ao bit de símbolo y8, o bit de código b2 ao bit de símbolo y0, o bit de código b4 ao bit de símbolo y6, o bit de código b6 ao bit de símbolo y1, o bit de código b8 ao bit de símbolo y4, o bit de código b10 ao bit de símbolo y5, o bit de código b12 ao bit de símbolo y2, o bit de código b14 ao bit de símbolo y3, o bit de código b16 ao bit de símbolo y7, o bit de código b18 ao bit de símbolo y10, o bit de código b20 ao bit de símbolo y11, o bit de código b22 ao bit de símbolo y9, o bit de código b1 ao bit de símbolo y20, o bit de código b3 ao bit de símbolo y12, o bit de código b5 ao bit de símbolo y18, o bit de código b7 ao bit de símbolo y13, o bit de código b9 ao bit de símbolo y16, o bit de código b11 ao bit de símbolo y17, o bit de código b13 ao bit de símbolo y14, o bit de código b15 ao bit de símbolo y15, o bit de código b17 ao bit de símbolo y19, o bit de código b19 ao bit de símbolo y22, o bit de código b21 ao bit de símbolo y23, e o bit de código b23 ao bit de símbolo y21. Aqui, o padrão de alocação de bit da Figura 126 utiliza o

padrão de alocação de bit da Figura 125 em que o múltiplo b é 1 sem qualquer

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145 / 177 modificação. Em particular, na Figura 126, a alocação dos bits de código bo, b₂, ..., b22 para os bits de símbolo y e a alocação do b1, b3, ..., b23 para os bits de símbolo yi são semelhantes à alocação dos bits de código bo a b11 para os bits de símbolo y1 da Figura 125.

[00764] Figura 127 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 1o24QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/4, 5/6 ou 8/9 e além disso o múltiplo b é 2 e também onde o método de modulação é 1024QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cujo comprimento de codificação é 3/4, 5/6 ou 9/10 e além disso o múltiplo b é 2.

[00765] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/4, 5/6 ou 8/9 e o método de modulação é 1024QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(10 x 2)) x (10 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 10 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00766] Por outro lado, onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/4, 5/6 ou 9/10 e o método de modulação é 1024QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(10 x 2)) x (10 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 10 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00767] A seção de substituição 32 substitui 10 x 2 (= mb) bits de código b0 a b19 tal que os 10 x 2 (= mb) bits de código b0 a b19 a serem lidos da memória 31 possam ser alocados aos 10 x 2 (= mb) bits de símbolo y0 a y19 de dois (= b) símbolos sucessivos como visto na Figura 127.

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146 / 177 [00768] Em particular, de acordo com a Figura 127, a seção de substituição 32 executa, com respeito a todos os códigos de LDPC tendo a taxa de codificação de 3/4, código de LDPC tendo a taxa de codificação de 5/6 e código de LDPC tendo uma taxa de codificação adicional de 8/9 dentre códigos de LDPC tendo o comprimento de código de 16.200 bits como também código de LDPC tendo a taxa de codificação de 3/4, código de LDPC tendo a taxa de codificação de 5/6 e código de LDPC tendo uma taxa de codificação adicional de 9/10 dentre códigos de LDPC tendo outro comprimento de código N de 64.800, substituição para alocar:

o bit de código b0 ao bit de símbolo y8, o bit de código b1 ao bit de símbolo y3, o bit de código b2 ao bit de símbolo y7, o bit de código b3 ao bit de símbolo y10, o bit de código b4 ao bit de símbolo y19, o bit de código b5 ao bit de símbolo y4, o bit de código b6 ao bit de símbolo y9, o bit de código b7 ao bit de símbolo y5, o bit de código b8 ao bit de símbolo yn, o bit de código b9 ao bit de símbolo y6, o bit de código b10 ao bit de símbolo yu, o bit de código bn ao bit de símbolo yn, o bit de código b12 ao bit de símbolo y2, o bit de código b13 ao bit de símbolo y18, o bit de código b14 ao bit de símbolo y16, o bit de código b15 ao bit de símbolo y15, o bit de código b16 ao bit de símbolo y0, o bit de código b17 ao bit de símbolo y1, o bit de código b18 ao bit de símbolo y13, e o bit de código b₁₉ ao bit de símbolo y₁₂.

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147 / 177 [00769] Figura 128 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 4096QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 5/6 ou 8/9 e além disso o múltiplo b é 2 e também onde o método de modulação é 4096QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o múltiplo b é 2.

[00770] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 5/6 ou 8/9 e o método de modulação é 4096QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(12 x 2)) x (12 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 12 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00771] Por outro lado, onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e o método de modulação é 4096QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(12 x 2)) x (12 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 12 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00772] A seção de substituição 32 substitui 12 x 2 (= mb) bits de código b0 a b23 tal que os 12 x 2 (= mb) bits a serem lidos da memória 31 possam ser alocados aos 12 x 2 (= mb) bits de símbolo y0 a y23 de dois (= b) símbolos sucessivos como visto na Figura 128.

[00773] Em particular, de acordo com a Figura 128, a seção de substituição 32 executa, com respeito a todos os códigos de LDPC tendo a taxa de codificação de 5/6 e código de LDPC tendo a taxa de codificação de

8/9 dentre códigos de LDPC tendo o comprimento de código de 16.200 bits

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148 / 177 como também código de LDPC tendo a taxa de codificação de 5/6 e código de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo outro comprimento de código N de 64.800, substituição para alocar:

[00774]

o bit de código b0 ao bit de símbolo y10, o bit de código b1 ao bit de símbolo y15, o bit de código b2 ao bit de símbolo y4, o bit de código b3 ao bit de símbolo y19, o bit de código b4 ao bit de símbolo y21, o bit de código bs ao bit de símbolo y16, o bit de código b6 ao bit de símbolo y23, o bit de código b7 ao bit de símbolo y18, o bit de código b8 ao bit de símbolo yn, o bit de código b9 ao bit de símbolo yu, o bit de código b10 ao bit de símbolo y22, o bit de código bn ao bit de símbolo ys, o bit de código b12 ao bit de símbolo y6, o bit de código b13 ao bit de símbolo yn, o bit de código b14 ao bit de símbolo yn, o bit de código b1s ao bit de símbolo y20, o bit de código b16 ao bit de símbolo y1, o bit de código b17 ao bit de símbolo y₃, o bit de código b18 ao bit de símbolo y9, o bit de código b19 ao bit de símbolo y2, o bit de código b20 ao bit de símbolo y7, o bit de código b21 ao bit de símbolo y8, o bit de código b22 ao bit de símbolo y12, e o bit de código y23 ao bit de símbolo yo. De acordo com os padrões de alocação de bit mostrados nas

Figuras 125 a 128, o mesmo padrão de alocação de bit pode ser adotado para

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149 / 177 uma pluralidade de tipos de códigos de LDPC, e além disso, a tolerância a erros pode ser fixada a um desempenho desejado com respeito a todos os vários tipos de códigos de LDPC.

[00775] Em particular, as figuras 129 a 132 ilustram resultados de simulações da BER (Taxa de Erro de Bit) onde um processo de substituição é executado conforme os padrões de alocação de bit das Figuras 125 a 128.

[00776] É para ser notado que, nas Figuras 129 a 132, o eixo de abscissa representa Es/N0 (relação de potência de sinal para potência de ruído por um símbolo) e o eixo de ordenada representa a BER.

[00777] Ademais, uma curva de linha sólida representa a BER onde um processo de substituição é executado e uma linha tracejada longa e curta representa a BER onde um processo de substituição não é executada.

[00778] Figura 129 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 125 é executado para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiplo b a 1.

[00779] Figura 130 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 126 é executado para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiplo b a 2.

[00780] É para ser notado que, nas Figuras 129 e 130, um gráfico tendo uma marca triangular aplicada a ele representa a BER relativa ao código de LDPC tendo a taxa de codificação de 5/6, e um gráfico tendo um asterisco aplicado a ele representa a BER relativa ao código de LDPC tendo a taxa de codificação de 9/10.

[00781] Figura 131 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 127 é executado para códigos

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150 / 177 de LDPC cujo comprimento de código N é 16.200 e cuja taxa de codificação é 3/4, 5/6 e 8/9 e para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 3/4, 5/6 e 9/10 adotando 1024QAM como o método de modulação e fixando o múltiplo b a 2.

[00782] É para ser notado que, na Figura 131, um gráfico tendo um asterisco aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 9/10, e um gráfico tendo uma marca triangular dirigida para cima aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6. Ademais, um gráfico tendo uma marca quadrada aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 3/4.

[00783] Ademais, na Figura 131, um gráfico tendo uma marca redonda aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 8/9, e um gráfico tendo uma marca triangular dirigida para baixo aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 5/6. Ademais, um gráfico tendo uma marca mais aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 3/4.

[00784] Figura 132 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 128 é executado para códigos de LDPC cujo comprimento de código N é 16.200 e cuja taxa de codificação é 5/6 e 8/9 e para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiplo b a 2.

[00785] É para ser notado que, na Figura 132, um gráfico tendo um asterisco aplicado a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 9/10, e um

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151/ 177 gráfico tendo uma marca triangular dirigida para cima aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6.

[00786] Ademais, na Figura 132, um gráfico tendo uma marca redonda aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 8/9, e um gráfico tendo uma marca triangular dirigida para baixo aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 5/6.

[00787] De acordo com as Figuras 129 a 132, o mesmo padrão de alocação de bit pode ser adotado com respeito a uma pluralidade de tipos de códigos de LDPC. Além disso, a tolerância a erros pode ser fixada a um desempenho desejado com respeito a todos os vários tipos de códigos de LDPC.

[00788] Em particular, onde padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de LDPC tendo comprimentos de código diferentes e taxas de codificação diferentes, a tolerância a um erro pode ser elevada a um desempenho muito alto. Porém, é necessário mudar o padrão de alocação de bit para cada um de uma pluralidade de tipos de códigos de LDPC.

[00789] Por outro lado, de acordo com o bit padrões de alocação das Figuras 125 a 128, o mesmo padrão de alocação de bit pode ser adotado para uma pluralidade de tipos de códigos de LDPC tendo comprimentos de código diferentes e taxas de codificação diferentes, e a necessidade para mudar o padrão de alocação de bit para cada de uma pluralidade de tipos de códigos de LDPC como em um caso em que padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de LDPC é eliminada.

[00790] Ademais, de acordo com os padrões de alocação de bit das

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Figuras 125 a 128, a tolerância a erros pode ser elevada a um desempenho alto embora seja um pouco mais baixa do que onde padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de LDPC.

[00791] Em particular, por exemplo, onde o método de modulação é 4096QAM, o mesmo padrão de alocação de bit nas Figuras 125 ou 126 pode ser usado para todos os códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6 e 9/10. Até mesmo onde o mesmo padrão de alocação de bit é adotado desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

[00792] Ademais, por exemplo, onde o método de modulação é 1024QAM, o mesmo padrão de alocação de bit da Figura 127 pode ser adotado para todos os códigos de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 3/4, 5/6 e 8/9 e os códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 3/4, 5/6 e 9/10. Então, até mesmo se o mesmo padrão de alocação de bit for adotado desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

[00793] Enquanto isso, por exemplo, onde o método de modulação é 4096QAM, o mesmo padrão de alocação de bit da Figura 128 pode ser adotado para todos os códigos de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 5/6 e 8/9 e os códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6 e 9/10. Então, até mesmo se o mesmo padrão de alocação de bit for adotado desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

[00794] Variações do padrão de alocação de bit é descrito ademais.

[00795] Figura 133 ilustra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é que qualquer código de

LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e uma das taxas de codificação para o código de LDPC definido por uma matriz de

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153 / 177 verificação de paridade H produzida, por exemplo, de qualquer das tabelas de valor inicial de matriz de verificação de paridade mostradas nas Figuras 78 a 123 diferente de a taxa de codificação de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1.

[00796] Onde o código de LDPC é um código de LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de codificação diferente de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1, o desmultiplexador 25 lê bits de código escritos na memória 31 para armazenar (N/(2 x 1)) x (2 x 1) bits na direção de coluna x direção de linha em uma unidade de 2 x 1 (= mb) bits na direção de linha e provê os bits de código lidos para a seção de substituição 32.

[00797] A seção de substituição 32 substitui os 2 x 1 (= mb) bits de código b0 e b1 lidos da memória 31 de tal maneira que os 2 x 1 (= mb) bits de código b0 e b1 sejam alocados aos 2 x 1 (= mb) bits de símbolo y0 e y1 de um (= b) símbolo como visto na Figura 133.

[00798] Em particular, de acordo com a Figura 133, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y0, e o bit de código b1 ao bit de símbolo y1.

[00799] É para ser notado que, também neste exemplo, é possível considerar que substituição não é executada e os bits de código b0 e b1 são determinados como eles são como os bits de símbolo y0 e y1, respectivamente. [00800] Figura 134 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de codificação diferente de 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

[00801] Onde o código de LDPC é um código de LDPC que tem o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de

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154 / 177 codificação diferente de 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2, o desmultiplexador 25 lê os bits de código escritos na memória 31 para armazenar (N/(4 x 2)) x (4 x 2) bits na direção de coluna x direção de linha em uma unidade de 4 x 2 (= mb) bits na direção de linha e provê os bits de código lidos para a seção de substituição 32.

[00802] A seção de substituição 32 substitui os 4 x 2 (= mb) bits de código bo a b7 lidos da memória 31 de tal maneira que os 4 x 2 (= mb) bits de código sejam alocados aos 4 x 2 (= mb) bits de símbolo yo a y7 de dois (= b) símbolos sucessivos como visto na Figura 134.

[00803] Em particular, de acordo com a Figura 134, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y7, o bit de código b1 ao bit de símbolo y1, o bit de código b2 ao bit de símbolo y4, o bit de código b3 ao bit de símbolo y2, o bit de código b4 ao bit de símbolo y5, o bit de código b5 ao bit de símbolo y3, o bit de código b6 ao bit de símbolo y6, e o bit de código b7 ao bit de símbolo y0.

[00804] Figura 135 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b é 2.

[00805] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e o método de modulação é 64QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória para armazenar (N/(6 x 2)) x (6 x 2) bits na direção de coluna x direção de

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155 / 177 linha são lidos em uma unidade de 6 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00806] A seção de substituição 32 substitui os 6 x 2 (= mb) bits de código bo a bii lidos da memória 31 tal que os 6 x 2 (= mb) bits de código bo a bii possam ser alocados aos 6 x 2 (= mb) bits de símbolo yo a yii de dois (= b) símbolos sucessivos como visto na Figura i35.

[00807] Em particular, de acordo com a Figura i35, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo yii, o bit de código bi ao bit de símbolo y7, o bit de código b2 ao bit de símbolo y3, o bit de código b3 ao bit de símbolo yi0, o bit de código b₄ ao bit de símbolo y6, o bit de código bs ao bit de símbolo y2, o bit de código b6 ao bit de símbolo yç, o bit de código b7 ao bit de símbolo ys, o bit de código b8 ao bit de símbolo yi, o bit de código bç ao bit de símbolo y8, o bit de código bi0 ao bit de símbolo y₄, e o bit de código bii ao bit de símbolo y0.

[00808] Figura i36 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b é 2.

[00809] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 3i para

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156 / 177 armazenar (64.800/(8 x 2)) x (8 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 8 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00810]

A seção de substituição 32 substitui os 8 x 2 (= mb) bits de

código bo a bis lidos da memória 31 tal que os 8 x 2 (= mb) bits de código bo a bi5 possam ser alocados ao 8 x 2 (= mb) bits de símbolo yo a yis de dois (= b) símbolos sucessivos como visto na Figura 136.

[00811]

Em particular, de acordo com a Figura 136, a seção de

substituição 32 executa substituição para alocar:

[00812]

o bit de código b0 ao bit de símbolo y15, o bit de código b1 ao bit de símbolo y1, o bit de código b2 ao bit de símbolo y13, o bit de código b3 ao bit de símbolo y3, o bit de código b4 ao bit de símbolo y8, o bit de código b5 ao bit de símbolo y11, o bit de código bó ao bit de símbolo yç, o bit de código b7 ao bit de símbolo y5, o bit de código b8 ao bit de símbolo y10, o bit de código bç ao bit de símbolo y6, o bit de código b10 ao bit de símbolo y4, o bit de código bn ao bit de símbolo y7, o bit de código b12 ao bit de símbolo y12, o bit de código b13 ao bit de símbolo y2, o bit de código b14 ao bit de símbolo yu, e o bit de código b15 ao bit de símbolo y0. Figura 137 mostra um exemplo de padrão de alocação de bit

que pode ser adotado onde o método de modulação é 256QAM e o código de

LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b

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157 / 177 é 1.

[00813] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é qualquer diferente de 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 1, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(8 x 1)) x (8 x 1) bits na direção de coluna x direção de linha são lidos em uma unidade de 8 x 1 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00814] A seção de substituição 32 substitui os 8 x 1 (= mb) bits de código b0 a b7 lidos da memória 31 tal que os 8 x 1 (= mb) bits de código b0 a b7 possam ser alocados aos 8 x 1 (= mb) bits de símbolo y0 a y7 de um (= b) símbolo como visto na Figura 137.

[00815] Em particular, de acordo com a Figura 137, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y7, o bit de código b1 ao bit de símbolo y3, o bit de código b2 ao bit de símbolo y1, o bit de código b3 ao bit de símbolo y5, o bit de código b4 ao bit de símbolo y2, o bit de código b5 ao bit de símbolo y6, o bit de código b6 ao bit de símbolo y4, e o bit de código b7 ao bit de símbolo y0.

[00816] Figura 138 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1.

[00817] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é

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158/ 177 qualquer diferente de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (N/(2 x 1)) x (2 x 1) bits na direção de coluna x direção de linha são lidos em uma unidade de 2 x 1 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00818] A seção de substituição 32 substitui os 2 x 1 (= mb) bits de código b0 e b1 lidos da memória 31 tal que os 2 x 1 (= mb) bits de código b0 e b1 possam ser alocados aos 2 x 1 (= mb) bits de símbolo yo e y1 de um (= b) símbolo como visto na Figura 138.

[00819] Em particular, de acordo com a Figura 138, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y0, e o bit de código b1 ao bit de símbolo y2.

[00820] É para ser notado que, também neste exemplo, é possível considerar que substituição não é executada e os bits de código b0 e b1 são determinados como eles são como os bits de símbolo y0 e y1, respectivamente. [00821] Figura 139 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

[00822] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(4 x 2)) x (4 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 4 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00823] A seção de substituição 32 substitui os 4 x 2 (= mb) bits de código b0 a b7 lidos da memória 31 tal que os 4 x 2 (= mb) bits de código b0 a

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159 / 177 b7 possam ser alocados aos 4 x 2 (= mb) bits de símbolo yo a y7 de dois (= b) símbolos sucessivos como visto na Figura 139.

[00824] Em particular, de acordo com a Figura 139, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y0, o bit de código b1 ao bit de símbolo y5, o bit de código b2 ao bit de símbolo y1, o bit de código b3 ao bit de símbolo y2, o bit de código b4 ao bit de símbolo y4, o bit de código b5 ao bit de símbolo y7, o bit de código b6 ao bit de símbolo y₃, e o bit de código b7 ao bit de símbolo y6.

[00825] Figura 140 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

[00826] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(4 x 2)) x (4 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 4 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00827] A seção de substituição 32 substitui os 4 x 2 (= mb) bits de código b0 a b7 lidos da memória 31 tal que os 4 x 2 (= mb) bits de código b0 a b7 possam ser alocados aos 4 x 2 (= mb) bits de símbolo y0 a y7 de dois (= b) símbolos sucessivos como visto na Figura 240.

[00828] Em particular, de acordo com a Figura 140, a seção de substituição 32 executa substituição para alocar:

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160 / 177 o bit de código bo ao bit de símbolo y7, o bit de código bi ao bit de símbolo yi, o bit de código b2 ao bit de símbolo y₄, o bit de código b3 ao bit de símbolo y2, o bit de código b₄ ao bit de símbolo y5, o bit de código b5 ao bit de símbolo y₃, o bit de código b6 ao bit de símbolo y6, e o bit de código b7 ao bit de símbolo y0.

[00829] Figura 141 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2.

[00830] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e o método de modulação é 64QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(6 x 2)) x (6 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 6 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00831] A seção de substituição 32 substitui os 6 x 2 (= mb) bits de código b0 a bn lidos da memória 31 tal que os 6 x 2 (= mb) bits de código b0 a b11 possam ser alocados aos 6 x 2 (= mb) bits de símbolo y0 a y11 de dois (= b) símbolos sucessivos como visto na Figura 141.

[00832] Em particular, de acordo com a Figura 141, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y2, o bit de código b1 ao bit de símbolo y7, o bit de código b2 ao bit de símbolo y6, o bit de código b3 ao bit de símbolo y9,

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161 / 177 o bit de código b4 ao bit de símbolo yo, o bit de código b5 ao bit de símbolo y₃, o bit de código b6 ao bit de símbolo y1, o bit de código b7 ao bit de símbolo ys, o bit de código bs ao bit de símbolo y4, o bit de código b₉ ao bit de símbolo yn, o bit de código b1o ao bit de símbolo ys, e o bit de código bn ao bit de símbolo y1o.

[00833] Figura 142 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2.

[00834] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e o método de modulação é 64QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(6 x 2)) x (6 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 6 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00835] A seção de substituição 32 substitui os 6 x 2 (= mb) bits de código b0 a bn lidos da memória 31 tal que os 6 x 2 (= mb) bits de código b0 a bn possam ser alocados aos 6 x 2 (= mb) bits de símbolo y0 a yn de dois (= b) símbolos sucessivos como visto na Figura 142.

[00836] Em particular, de acordo com a Figura 142, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo yn, o bit de código b1 ao bit de símbolo y7, o bit de código b2 ao bit de símbolo y3, o bit de código b₃ ao bit de símbolo y₁₀,

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162 / 177 o bit de código b₄ ao bit de símbolo y6, o bit de código b5 ao bit de símbolo y2, o bit de código b6 ao bit de símbolo y9, o bit de código b7 ao bit de símbolo ys, o bit de código b8 ao bit de símbolo y1, o bit de código b9 ao bit de símbolo ys, o bit de código bio ao bit de símbolo y₄, e o bit de código bii ao bit de símbolo yo.

[00837] Figura 143 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2.

[00838] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 2, no desmultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(8 x 2)) x (8 x 2) bits na direção de coluna x direção de linha são lidos em uma unidade de 8 x 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

[00839] A seção de substituição 32 substitui os 8 x 2 (= mb) bits de código b0 a b15 lidos da memória 31 tal que os 8 x 2 (= mb) bits de código b0 a b15 possam ser alocados aos 8 x 2 (= mb) bits de símbolo y0 a y15 de dois (= b) símbolos sucessivos como visto na Figura 143.

[00840] Em particular, de acordo com a Figura 143, a seção de substituição 32 executa substituição para alocar:

o bit de código b0 ao bit de símbolo y2, o bit de código b1 ao bit de símbolo yn, o bit de código b2 ao bit de símbolo y3, o bit de código b3 ao bit de símbolo y4,

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163 / 177 o bit de código b4 ao bit de símbolo yo, o bit de código b5 ao bit de símbolo y9, o bit de código b6 ao bit de símbolo yi, o bit de código b7 ao bit de símbolo ys, o bit de código bs ao bit de símbolo yio, o bit de código b9 ao bit de símbolo yi3, o bit de código bio ao bit de símbolo y7, o bit de código bii ao bit de símbolo yi4, o bit de código bi2 ao bit de símbolo y6, o bit de código bi3 ao bit de símbolo yi5, o bit de código bi4 ao bit de símbolo ys, e o bit de código bis ao bit de símbolo yi2.

[0084i] Figura i44 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é i6.200 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é i.

[00842] Onde o código de LDPC é um código de LDPC cujo comprimento de código N é i6.2oo bits e cuja taxa de codificação é 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é i, no desmultiplexador 25, os bits de código escritos na memória 3i para armazenar (i6.200/(8 x i)) x (8 x i) bits na direção de coluna x direção de linha são lidos em uma unidade de 8 x i (= mb) bits na direção de linha e providos à seção de substituição 32.

[00843] A seção de substituição 32 substitui os 8 x i (= mb) bits de código b0 a b7 lidos da memória 3i tal que os 8 x i (= mb) bits de código b0 a b7 possam ser alocados aos 8 x i (= mb) bits de símbolo y0 a y7 de um (= b) símbolo como visto na Figura i44.

[00844] Em particular, de acordo com a Figura i44, a seção de substituição 32 executa substituição para alocar:

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164 / 177 o bit de código bo ao bit de símbolo y7, o bit de código b1 ao bit de símbolo y3, o bit de código b2 ao bit de símbolo y1, o bit de código b3 ao bit de símbolo y5, o bit de código b4 ao bit de símbolo y₂, o bit de código b5 ao bit de símbolo y6, o bit de código b6 ao bit de símbolo y4, e o bit de código b7 ao bit de símbolo y0.

[00845] Agora, o desintercalador 53 que compõe o aparelho de recepção 12 é descrito.

[00846] Figura 145 é uma vista ilustrando processamento do multiplexador 54 que compõe o desintercalador 53.

[00847] Em particular, a figura 145A mostra um exemplo de uma configuração funcional do multiplexador 54.

[00848] O multiplexador 54 é composto de uma seção de substituição inversa 1001 e uma memória 1002.

[00849] O multiplexador 54 determina bits de símbolo de símbolos providos da seção de mapeamento 52 no estágio precedente como um objeto de processamento disso e executa um processo de substituição inversa correspondendo ao processo de substituição executado pelo desmultiplexador 25 do aparelho de transmissão 11 (processo inverso ao processo de substituição), quer dizer, um processo de substituição inversa de retornar as posições dos bits de código (bits de símbolo) do código de LDPC substituído pelo processo de substituição. Então, o multiplexador 54 provê um código de LDPC obtido como resultado do processo de substituição inversa ao desintercalador de torção de coluna 55 no estágio sucessivo.

[00850] Em particular, no multiplexador 54, mb bits de símbolo y0, y1, ..., ymb-1 são providos de b símbolos em uma unidade de b símbolos (sucessivos) para a seção de substituição inversa 1001.

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165 / 177 [00851] A seção de substituição inversa 1001 executa substituição inversa de retornar o arranjo dos mb bits de símbolo de y0 a ymb-1 para o arranjo original dos mb bits de código de b0, b1, ..., bmb-1 (arranjo dos bits de código b0 a bmb-1 antes que a substituição pela seção de substituição 32 que compõe o desmultiplexador 25 no lado de aparelho de transmissão 11 seja executada). A seção de substituição inversa 1001 produz bits de código b0 a bmb-1 obtidos como resultado da substituição inversa.

[00852] A memória 1002 tem uma capacidade de armazenamento de armazenar mb bits na direção de linha (horizontal) e armazenar N/(mb) bits na direção de coluna (vertical) semelhantemente para a memória 31 que compõe o desmultiplexador 25 do lado de aparelho de transmissão 11. Em outras palavras, a seção de substituição inversa 1001 é configurada de mb colunas cada uma das quais armazena N/(mb) bits.

[00853] Porém, na memória 1002, escrita dos bits de código de códigos de LDPC produzidos da seção de substituição inversa 1001 é executada em uma direção na qual leitura de bits de código da memória 31 do desmultiplexador 25 do aparelho de transmissão 11 é executada, e leitura de bits de código escritos na memória 1002 é executada em uma direção na qual escrita de bits de código na memória 31 é executada.

[00854] Em particular, o multiplexador 54 do aparelho de recepção 12 executa sucessivamente escrita de bits de código de um código de LDPC produzido da seção de substituição inversa 1001 em uma unidade de mb bits na direção de linha começando com a primeira linha da memória 1002 para uma mais baixa como visto na Figura 145A.

[00855] Então, quando a escrita de bits de código para um comprimento de código termina, o multiplexador 54 lê os bits de código na direção de coluna da memória 1002 e provê os bits de código para o desintercalador de torção de coluna 55 no estágio sucessivo.

[00856] Aqui, a figura 145B é uma vista ilustrando leitura dos bits de

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166 / 177 código da memória 1002.

[00857] O multiplexador 54 executa leitura de bits de código de um código de LDPC em uma direção descendente (direção de coluna) de acima de uma coluna que compõe a memória 1002 começando com uma coluna mais à esquerda para uma coluna lateral direita.

[00858] Agora, processamento do desintercalador de torção de coluna 55 que compõe o desintercalador 53 do aparelho de recepção 12 é descrito com referência à Figura 146.

[00859] Figura 146 mostra um exemplo de uma configuração da memória 1002 do multiplexador 54.

[00860] A memória 1002 tem uma capacidade de armazenamento para armazenar mb bits na direção de coluna (vertical) e armazenar N/(mb) bits na direção de linha (horizontal) e é composto de mb colunas.

[00861] O desintercalador de torção de coluna 55 escreve bits de código de um código de LDPC na direção de linha na memória 1002 e controla a posição à qual leitura é começada quando os bits de código são lidos na direção de coluna para executar desintercalação de torção de coluna.

[00862] Em particular, o desintercalador de torção de coluna 55 executa um processo de rearranjo inverso de mudar apropriadamente a posição de começo de leitura à qual leitura de bits de código com respeito a cada uma de uma pluralidade de colunas é para ser começado para retornar o arranjo de bits de código rearranjado pela intercalação de torção de coluna ao arranjo original.

[00863] Aqui, a figura 146 mostra um exemplo de uma configuração da memória 1002 onde o método de modulação é 16QAM e o múltiplo b é 1. Por conseguinte, o número de bit m de um símbolo é 4 bits, e a memória 1002 inclui quatro (= mb) colunas.

[00864] O desintercalador de torção de coluna 55 executa (em lugar do multiplexador 54), escrita de bits de código de um código de LDPC produzido

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167 / 177 da seção de substituição 1001 na direção de linha sucessivamente na memória 1002 começando com a primeira linha para uma linha mais inferior.

[00865] Então, se escrita de bits de código para um comprimento de código terminar, então o desintercalador de torção de coluna 55 executa leitura de bits de código na direção descendente (direção de coluna) de um topo da memória 1002 começando com uma coluna mais à esquerda para uma coluna lateral direita.

[00866] Porém, o desintercalador de torção de coluna 55 executa leitura dos bits de código da memória 1002 determinando a posição de começo de escrita na escrita dos bits de código pelo intercalador de torção de coluna 24 no lado de aparelho de transmissão 11 para uma posição de começo de leitura dos bits de código.

[00867] Em particular, se o endereço da posição do topo de cada coluna for determinado como 0 e o endereço de cada posição na direção de coluna for representado por um inteiro dado em uma ordem ascendente, então onde o método de modulação é 16QAM e o múltiplo b é 1, o desintercalador de torção de coluna 55 fixa a posição de começo de leitura para a coluna mais à esquerda para a posição cujo endereço é 0, fixa a posição de começo de leitura para a segunda coluna (da esquerda) para a posição cujo endereço é 2, fixa a posição de começo de leitura para a terceira coluna para a posição cujo endereço é 4, e fixa a posição de começo de leitura para a quarta coluna para a posição cujo endereço é 7.

[00868] É para ser notado que, com respeito a cada uma dessas colunas cuja posição de começo de leitura tem um endereço diferente de 0, leitura de bits de código é executada tal que, depois que tal leitura é executada até a posição mais inferior, a posição de leitura é retornada ao topo (posição cujo endereço é 0) da coluna e a leitura é executada para baixo à posição precedendo imediatamente à posição de começo de leitura. Então, depois disso, leitura é executada da próxima (direita) coluna.

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168/ 177 [00869] Executando tal intercalação de torção de coluna como descrito acima, o arranjo dos bits de código rearranjado pela intercalação de torção de coluna é retornado ao arranjo original.

[00870] Figura 147 é um diagrama de bloco mostrando outro exemplo da configuração do aparelho de recepção 12.

[00871] Se referindo à Figura 147, o aparelho de recepção 12 é um aparelho de processamento de dados que recebe um sinal de modulação do aparelho de transmissão 11 e inclui uma seção de modulação ortogonal 51, uma seção de mapeamento 52, um desintercalador 53 e uma seção de decodificação de LDPC 1021.

[00872] A seção de modulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11, executa demodulação ortogonal e provê símbolos (valores nas direções de eixo I e Q) obtidos como resultado da demodulação ortogonal à seção de mapeamento 52.

[00873] A seção de desmapeamento 52 executa desmapeamento de converter os símbolos da seção de modulação ortogonal 51 em bits de código de um código de LDPC e provê os bits de código ao desintercalador 53.

[00874] O desintercalador 53 inclui um multiplexador (MUX) 54, um desintercalador de torção de coluna 55 e um desintercalador de paridade 1011 e executa desintercalação dos bits de código do código de LDPC da seção de mapeamento 52.

[00875] Em particular, o multiplexador 54 determina um código de LDPC da seção de mapeamento 52 como um objeto de processamento disso e executa um processo de substituição inversa correspondendo ao processo de substituição executado pelo desmultiplexador 25 do aparelho de transmissão 11 (processo inverso ao processo de substituição), quer dizer, um processo de substituição inversa de retornar as posições dos bits de código substituídos pelo processo de substituição às posições originais. Então, o multiplexador 54 provê um código de LDPC obtido como resultado do processo de substituição

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169 / 177 inversa ao desintercalador de torção de coluna 55.

[00876] O desintercalador de torção de coluna 55 determina o código de LDPC do multiplexador 54 como um objeto de processamento e executa desintercalação de torção de coluna correspondendo à intercalação de torção de coluna como um processo de rearranjo executado pelo intercalador de torção de coluna 24 do aparelho de transmissão 11.

[00877] O código de LDPC obtido como resultado do desintercalação de torção de coluna é provido do desintercalador de torção de coluna 55 para o desintercalador de paridade 1011.

[00878] O desintercalador de paridade 1011 determina os bits de código depois de desintercalação de torção de coluna pelo desintercalador de torção de coluna 55 como um objeto de processamento disso e executa desintercalação de paridade correspondendo à intercalação de paridade executada pelo intercalador de paridade 23 do aparelho de transmissão 11 (processo inverso à intercalação de paridade), quer dizer, desintercalação de paridade de retornar o arranjo dos bits de código do código de LDPC cujo arranjo foi mudado pela intercalação de paridade ao arranjo original.

[00879] O código de LDPC obtido como resultado do desintercalação de paridade é provido do desintercalador de paridade 1011 para a seção de decodificação de LDPC 1021.

[00880] Por conseguinte, no aparelho de recepção 12 da Figura 147, o código de LDPC para qual o processo de substituição inversa, desintercalação de torção de coluna e desintercalação de paridade foram executados, quer dizer, um código de LDPC obtido por codificação de LDPC conforme a matriz de verificação de paridade H, é provido à seção de decodificação de LDPC 1021.

[00881] A seção de decodificação de LDPC 1021 executa decodificação de LDPC do código de LDPC do desintercalador 53 usando a própria matriz de verificação de paridade H usada para codificação de LDPC

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170 / 177 pela seção de codificação de LDPC 21 do aparelho de transmissão 11 ou uma matriz de verificação de paridade de conversão obtida executando pelo menos conversão de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H. Então, a seção de decodificação de LDPC 1021 produz dados obtidos pela decodificação de LDPC como um resultado de decodificação dos dados de objeto.

[00882] Aqui, no aparelho de recepção 12 da Figura 147, desde que um código de LDPC obtido por codificação de LDPC conforme a matriz de verificação de paridade H é provido do (desintercalador de paridade 1011 de) desintercalador 53 para a seção de decodificação de LDPC 1021, onde a decodificação de LDPC do código de LDPC é executada usando a própria matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11, a seção de decodificação de LDPC 1021 pode ser configurada, por exemplo, de um aparelho de decodificação que executa decodificação de LDPC conforme um método de decodificação serial completo em que operação matemática de mensagens (mensagens de verificação de nó e mensagens de nó de variável) é executada para um por um nó ou outro aparelho de decodificação em que decodificação de LDPC é executada conforme um método de decodificação paralelo completo em que operação matemática de mensagens é executada simultaneamente (em paralelo) para todos os nós.

[00883] Ademais, onde decodificação de LDPC de um código de LDPC é executada usando uma matriz de verificação de paridade de conversão obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada na codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11, a seção de decodificação de LDPC 1021 pode ser confirmada de um aparelho de decodificação de uma arquitetura que executa a operação matemática de nó de verificação e a

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171 / 177 operação matemática de nó de variável simultaneamente para P (ou um divisor de P diferente de 1) nós de verificação e P nós de variável e que tem uma seção de rearranjo de dados de recepção 310 para executar substituição de coluna semelhante à substituição de coluna para obter uma matriz de verificação de paridade de conversão para o código de LDPC para rearranjar os bits de código dos códigos de LDPC.

[00884] É para ser notado que, enquanto, na Figura 147, o multiplexador 54 para executar o processo de substituição inversa, desintercalador de torção de coluna 55 para executar a desintercalação de torção de coluna e desintercalador de paridade 1011 para executar a desintercalação de paridade são configurados separadamente um do outro para a conveniência de descrição, dois ou mais do multiplexador 54, desintercalador de torção de coluna 55 e desintercalador de paridade 1011 podem ser configurados integralmente semelhantemente ao intercalador de paridade 23, intercalador de torção de coluna 24 e desmultiplexador 25 do aparelho de transmissão 11.

[00885] Figura 148 é um diagrama de bloco mostrando um primeiro exemplo de uma configuração de um sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

[00886] Se referindo à Figura 148, o sistema de recepção inclui uma seção de aquisição 1101, uma seção de processamento de decodificação de linha de transmissão 1102 e uma seção de processamento de decodificação de fonte de informação 1103.

[00887] A seção de aquisição 1101 adquire um sinal incluindo um código de LDPC obtido pelo menos codificando por LDPC dados de objeto como dados de imagem e dados de música de um programa por uma linha de transmissão como, por exemplo, radiodifusão digital terrestre, radiodifusão digital de satélite, uma rede de CATV, a Internet ou alguma outra rede. Então, a seção de aquisição 1101 provê o sinal adquirido para a seção de

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172 / 177 processamento de decodificação de linha de transmissão 1102.

[00888] Aqui, onde o sinal adquirido pela seção de aquisição 1101 é radiodifundido, por exemplo, de uma estação de radiodifusão por ondas terrestres, ondas de satélite, uma CATV (Televisão a Cabo) ou similar, a seção de aquisição 1101 é configurada de um sintonizador, um STB (Conversor de TV) ou similar. Por outro lado, onde o sinal adquirido pela seção de aquisição 1101 é transmitido em um estado de multidifusão como na IPTV (Televisão de Protocolo de Internet), por exemplo, de um servidor da web, a seção de aquisição 11 é configurada de uma I/F de rede (Interface) tal como, por exemplo, uma NIC (Placa de Interface de Rede).

[00889] A seção de processamento de decodificação de linha de transmissão 1102 executa um processo de decodificação de linha de transmissão incluindo pelo menos um processo para corrigir erros produzidos na linha de transmissão para o sinal adquirido pela linha de transmissão pela seção de aquisição 1101, e provê um sinal obtido como resultado do processo de decodificação de linha de transmissão à seção de processamento de decodificação de fonte de informação 1103.

[00890] Em particular, o sinal adquirido pela linha de transmissão pela seção de aquisição 1101 é um sinal obtido executando pelo menos codificação de correção de erros para corrigir erros produzidos na linha de transmissão, e para tal um sinal como já descrito, a seção de processamento de decodificação de linha de transmissão 1102 executa um processo de decodificação de linha de transmissão tal como, por exemplo, um processo de correção de erros.

[00891] Aqui, como a codificação de correção de erros, por exemplo, codificação de LDPC, codificação de Reed-Solomon e assim sucessivamente estão disponíveis. Aqui, como a codificação de correção de erros, pelo menos codificação de LDPC é executada.

[00892] Ademais, o processo de decodificação de linha de transmissão às vezes inclui demodulação de um sinal de modulação e assim

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173 / 177 sucessivamente.

[00893] A seção de processamento de decodificação de fonte de informação 1103 executa um processo de decodificação de fonte de informação incluindo pelo menos um processo para descomprimir informação comprimida em informação original para o sinal ao qual o processo de decodificação de linha de transmissão foi executado.

[00894] Em particular, o sinal adquirido pela linha de transmissão pela seção de aquisição 1101 às vezes foi processado por codificação de compressão para comprimir informação para reduzir a quantidade de dados tais como imagens, som e assim sucessivamente como informação. Neste exemplo, a seção de processamento de decodificação de fonte de informação 1103 executa um processo de decodificação de fonte de informação como um processo (processo de descompressão) para descomprimir a informação comprimida em informação original para um sinal ao qual o processo de decodificação de linha de transmissão foi executado.

[00895] É para ser notado que, onde o sinal adquirido pela linha de transmissão pela seção de aquisição 1101 não foi executada codificação de compressão, a seção de processamento de decodificação de fonte de informação 1103 não executa o processo de descomprimir a informação comprimida na informação original.

[00896] Aqui, como o processo de descompressão, por exemplo, decodificação de MPEG e assim sucessivamente estão disponíveis. Ademais, o processo de decodificação de linha de transmissão às vezes inclui desembaralhamento além do processo de descompressão.

[00897] No sistema de recepção configurado de tal maneira como descrito acima, a seção de aquisição 1101 recebe um sinal obtido executando codificação de compressão como codificação de MPEG para dados de, por exemplo, imagens, som e assim sucessivamente e executa codificação de correção de erros como codificação de LDPC para a ademais codificar por

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174 / 177 compressão dados por uma linha de transmissão. O sinal é provido à seção de processamento de decodificação de linha de transmissão 1102.

[00898] Na seção de processamento de decodificação de linha de transmissão 1102, processos semelhantes àqueles executados, por exemplo, pela seção de modulação ortogonal 51, seção de mapeamento 52, desintercalador 53 e seção de decodificação de LDPC 56 (ou seção de decodificação de LDPC 1021) são executados como o processo de decodificação de linha de transmissão para o sinal da seção de aquisição 1101. Então, um sinal obtido como resultado do processo de decodificação de linha de transmissão é provido à seção de processamento de decodificação de fonte de informação 1103.

[00899] Na seção de processamento de decodificação de fonte de informação 1103, um processo de decodificação de fonte de informação tal como decodificação de MPEG é executado para o sinal da seção de processamento de decodificação de linha de transmissão 1102, e uma imagem ou som obtido como resultado do processo de decodificação de informação é produzido.

[00900] Tal sistema de recepção da Figura 148 como descrito acima pode ser aplicado, por exemplo, a um sintonizador de televisão para receber radiodifusão de televisão como radiodifusão digital e assim sucessivamente.

s [00901] É para ser notado que é possível configurar a seção de aquisição 1101, seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de fonte de informação 1103 cada uma como um aparelho independente (hardware (IC (Circuito Integrado) ou similar) ou um módulo de software).

[00902] Ademais, com respeito à seção de aquisição 1101, seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de fonte de informação 1103, um conjunto da seção de aquisição 1101 e seção de processamento de decodificação de

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175 / 177 linha de transmissão 1102, outro conjunto da seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de fonte de informação 1103 ou um conjunto adicional da seção de aquisição 1101, seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de fonte de informação 1103 podem ser configurados como um único aparelho independente.

[00903] Figura 149 é um diagrama de bloco mostrando um segundo exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

[00904] É para ser notado que, na Figura 149, elementos correspondendo àqueles na Figura 148 são denotados por mesmos numerais de referência, e descrição deles é omitida apropriadamente na descrição seguinte.

[00905] O sistema de recepção da Figura 149 é comum àquele da Figura 148 visto que inclui uma seção de aquisição 1101, uma seção de processamento de decodificação de linha de transmissão 1102 e uma seção de processamento de decodificação de fonte de informação 1103, mas é diferente daquele da Figura 148 visto que inclui uma seção de saída 1111.

[00906] A seção de saída 1111 é, por exemplo, um aparelho de exibição para exibir uma imagem ou um alto-falante para produzir som e produz uma imagem, um som ou similar como um sinal produzido da seção de processamento de decodificação de fonte de informação 1103. Em outras palavras, a seção de saída 1111 exibe uma imagem ou produz som.

[00907] Tal sistema de recepção da Figura 149 como descrito acima pode ser aplicado, por exemplo, a uma TV (receptor de televisão) para receber uma radiodifusão de televisão tal como uma radiodifusão digital, um receptor de rádio para receber uma radiodifusão de rádio e assim sucessivamente.

[00908] É para ser notado que, onde o sinal adquirido pela seção de

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176 / 177 aquisição 1101 não está em uma forma em que codificação de compressão não é aplicada, um sinal produzido da linha de transmissão é provido da seção de processamento de decodificação 1102 à seção de saída 1111.

[00909] Figura 150 é um diagrama de bloco mostrando um terceiro exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

[00910] É para ser notado que, na Figura 150, elementos correspondentes àqueles da Figura 148 são denotados por mesmos numerais de referência, e na descrição seguinte, descrição deles é omitida apropriadamente.

[00911] O sistema de recepção da Figura 150 é comum àquele da Figura 148 visto que inclui uma seção de aquisição 1101 e uma seção de processamento de decodificação de linha de transmissão 1102.

[00912] Porém, o sistema de recepção da Figura 150 é diferente daquele da Figura 148 visto que não inclui a seção de processamento de decodificação de fonte de informação 1103, mas inclui recentemente uma seção de gravação 1121.

[00913] A seção de gravação 1121 grava (armazena) um sinal (por exemplo, um pacote de TS de um TS de MPEG) produzido da seção de processamento de decodificação de linha de transmissão 1102 no ou em um meio de gravação (armazenamento) tal como um disco óptico, um disco rígido (disco magnético) ou uma memória flash.

[00914] Tal sistema de recepção da Figura 150 como descrito acima pode ser aplicado a um gravador para gravar uma radiodifusão de televisão ou similar.

[00915] É para ser notado que, na Figura 150, o sistema de recepção pode incluir a seção de processamento de decodificação de fonte de informação 1103 tal que um sinal depois que um processo de decodificação de fonte de informação foi executado pela seção de processamento de

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177 / 177 decodificação de fonte de informação 1103, quer dizer, uma imagem ou som obtido decodificando, seja gravado pela seção de gravação 1121.

[00916] Deveria ser entendido por aqueles qualificados na arte que várias modificações, combinações, sub-combinações e alterações podem ocorrer, dependendo de exigências de projeto e outros fatores até onde eles estão dentro da extensão das reivindicações anexas ou dos equivalentes delas.

Claims

REIVINDICAÇÕES

1. Aparelho de codificação (11) para executar codificação por um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender:

meio de codificação (21) para executar codificação por um código de LDPC de bits de informação em palavra-código LDPC que tem um comprimento de código, N, de 64.800 bits, um comprimento de paridade, M, de 21.600 bits e uma taxa de codificação de 2/3;

em que a codificação por código de LDPC é executada de acordo com uma matriz MxN de verificação de paridade do código de LDPC, a matriz MxN de verificação de paridade inclui uma dimensão de matriz de paridade MxM e uma matriz de informação de dimensão MxK, com K=43.200 bits, onde a matriz de paridade corresponde a bits de paridade do código LDPC e tem uma estrutura em escada;

a matriz de informação sendo representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua i-ésima linha, 1< i < 120, as posições de elementos de valor 1 na (1+360(i-1))-ésima coluna da matriz de informação, e em que baseado em cada (1+360(i-1))ésima coluna, 1< i < 120, as colunas de (2+360(i-1)) a (360i) da matriz de informação são determinadas por deslocar ciclicamente a coluna precedente na direção descendente por M/360;

a tabela de valor inicial de matriz de verificação de paridade sendo formada de

317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737

19245 21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511

19681 20954 21002

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2514 2822 5781 6297 8063 9469 9551 11407 11837 12985

15710 20236 20393

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434

16727 19884 21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033

18802 19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024

14486 16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755

15688 16392 16419

4093 5045 6037 7248 8633 9771 10260 10809 11326 12072

17516 19344 19938

2120 2648 3155 3852 6888 12258 14821 15359 16378 16437

17791 20614 21025

1085 2434 5816 7151 8050 9422 10884 12728 15353 17733

18140 18729 20920

856 1690 12787

6532 7357 9151

4210 16615 18152

11494 14036 17470

2474 10291 10323

1778 6973 10739

4347 9570 18748

2189 11942 20666

3868 7526 17706

8780 14796 18268

160 16232 17399

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3 / 24

1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046

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4 / 24

5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153

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13464 14787 14975

799 1107 3789

3571 8176 10165

5433 13446 15481

3351 6767 12840

8950 8974 11650

1430 4250 21332

6283 10628 15050

8632 14404 16916

6509 10702 16278

15900 16395 17995

8031 18420 19733

3747 4634 17087

4453 6297 16262

2792 3513 17031

14846 20893 21563

17220 20436 21337

275 4107 10497

3536 7520 10027

14089 14943 19455

1965 3931 21104

2439 11565 17932

154 15279 21414

10017 11269 16546

7169 10161 16928

10284 16791 20655

36 3175 8475

2605 16269 19290

8947 9178 15420

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6 / 24

5687 9156 12408

8096 9738 14711

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

2. Método de codificação para um aparelho de codificação que executa codificação por um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender:

codificar por um código de LDPC bits de informação em palavra-código LDPC que tem um comprimento de código, N, de 64.800 bits, um comprimento de paridade, M, de 21.600 bits e uma taxa de codificação de 2/3;

em que a codificação por código de LDPC é executada de acordo com uma matriz MxN de verificação de paridade do código de LDPC, a matriz MxN de verificação de paridade inclui uma dimensão de matriz de paridade MxM e uma matriz de informação de dimensão MxK, com K=43.200 bits, onde a matriz de paridade corresponde a bits de paridade do código LDPC e tem uma estrutura em escada;

a matriz de informação sendo representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua i-ésima linha, 1< i < 120, as posições de elementos de valor 1 na (1+360(i-1))-ésima coluna da matriz de informação, e em que baseado em cada (1+360(i-1))ésima coluna, 1< i < 120, as colunas de (2+360(i-1)) a (360i) da matriz de informação são determinadas por deslocar ciclicamente a coluna precedente

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7 / 24 na direção descendente por M/360;

a tabela de valor inicial de matriz de verificação de paridade sendo formada de

317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739

17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737

19245 21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511

19681 20954 21002

2514 2822 5781 6297 8063 9469 9551 11407 11837 12985

15710 20236 20393

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434

16727 19884 21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781

20625 20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033

18802 19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024

14486 16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755

15688 16392 16419

4093 5045 6037 7248 8633 9771 10260 10809 11326 12072

17516 19344 19938

2120 2648 3155 3852 6888 12258 14821 15359 16378 16437

17791 20614 21025

1085 2434 5816 7151 8050 9422 10884 12728 15353 17733

18140 18729 20920

856 1690 12787

6532 7357 9151

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8 / 24

4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776

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9 / 24

5246 10398 18597

3083 4944 21021

13726 18495 19921

6736 10811 17545

10084 12411 14432

1064 13555 17033

679 9878 13547

3422 9910 20194

3640 3701 10046

5862 10134 11498

5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482

390 3371 8781

10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761

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350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455

Petição 870190014005, de 11/02/2019, pág. 191/437
11 / 24

1965 3931 21104

2439 11565 17932

154 15279 21414

10017 11269 16546

7169 10161 16928

10284 16791 20655

36 3175 8475

2605 16269 19290

8947 9178 15420

5687 9156 12408

8096 9738 14711

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

3. Aparelho de decodificação (12) para executar decodificação por um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender:

meio de decodificação (1021) para executar codificação por um código de LDPC de bits de informação em palavra-código LDPC que tem um comprimento de código, N, de 64.800 bits, um comprimento de paridade, M, de 21.600 bits e uma taxa de codificação de 2/3;

em que a palavra-código de LDPC foi formada de acordo com uma matriz MxN de verificação de paridade do código de LDPC, a matriz MxN de verificação de paridade inclui uma dimensão de matriz de paridade

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MxM e uma matriz de informação de dimensão MxK, com K=43.200 bits, onde a matriz de paridade corresponde a bits de paridade do código LDPC e tem uma estrutura em escada;

a matriz de informação sendo representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua i-ésima linha, 1< i < 120, as posições de elementos de valor 1 na (1+360(i-1))-ésima coluna da matriz de informação, e em que baseado em cada (1+360(i-1))ésima coluna, 1< i < 120, as colunas de (2+360(i-1)) a (360i) da matriz de informação são determinadas por deslocar ciclicamente a coluna precedente na direção descendente por M/360;

a tabela de valor inicial de matriz de verificação de paridade sendo formada de

317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002

2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755

Petição 870190014005, de 11/02/2019, pág. 193/437
13 / 24

15688 16392 16419

4093 5045 6037 7248 8633 9771 10260 10809 11326 12072

17516 19344 19938

2120 2648 3155 3852 6888 12258 14821 15359 16378 16437

17791 20614 21025

1085 2434 5816 7151 8050 9422 10884 12728 15353 17733

18140 18729 20920

856 1690 12787

6532 7357 9151

4210 16615 18152

11494 14036 17470

2474 10291 10323

1778 6973 10739

4347 9570 18748

2189 11942 20666

3868 7526 17706

8780 14796 18268

160 16232 17399

1285 2003 18922

4658 17331 20361

2765 4862 5875

4565 5521 8759

3484 7305 15829

5024 17730 17879

7031 12346 15024

179 6365 11352

2490 3143 5098

2643 3101 21259

4315 4724 13130

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14 / 24

594 17365 18322

5983 8597 9627

10837 15102 20876

10448 20418 21478

3848 12029 15228

708 5652 13146

5998 7534 16117

2098 13201 18317

9186 14548 17776

5246 10398 18597

3083 4944 21021

13726 18495 19921

6736 10811 17545

10084 12411 14432

1064 13555 17033

679 9878 13547

3422 9910 20194

3640 3701 10046

5862 10134 11498

5923 9580 15060

1073 3012 16427

5527 20113 20883

7058 12924 15151

9764 12230 17375

772 7711 12723

555 13816 15376

10574 11268 17932

15442 17266 20482

390 3371 8781

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10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363

1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650

1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995

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16 / 24

8031 18420 19733

3747 4634 17087

4453 6297 16262

2792 3513 17031

14846 20893 21563

17220 20436 21337

275 4107 10497

3536 7520 10027

14089 14943 19455

1965 3931 21104

2439 11565 17932

154 15279 21414

10017 11269 16546

7169 10161 16928

10284 16791 20655

36 3175 8475

2605 16269 19290

8947 9178 15420

5687 9156 12408

8096 9738 14711

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

4. Aparelho de decodificação (12), de acordo com a

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17 / 24 reivindicação 3, caracterizado pelo fato de compreender meios de substituição reversa para alocar símbolos de bits de símbolos recebidos correspondendo a pontos de sinal em um plano I-Q de 256 QAM para bits de código de Verificação de Paridade de Baixa Densidade, LDPC;

o meio de decodificação sendo adaptado para decodificar os bits de código da palavra-código de LDPC alocada pelo meio de substituição inversa;

em que, quando mb bits de código são lidos na direção de linha a partir de uma unidade de armazenamento para armazenar mb bits em uma direção de linha e N/mb bits em uma direção de coluna, os bits de código da palavra-código de LDPC tendo sido escritos na direção de coluna para a unidade de armazenamento, são transmitidos como símbolos b m-bit, e m=8 e b=2;

o meio de substituição inversa sendo adaptado para alocar os mb bits de símbolo yj dos b símbolos para mb bits de código bi alocando:

o bit y7 ao bit b0, o bit y2 ao bit b1, o bit y9 ao bit b2, o bit y0 ao bit b3, o bit y4 ao bit b4, o bit y6 ao bit b5, o bit y13 ao bit b6, o bit y3 ao bit b7, o bit y14 ao bit b8, o bit y10 ao bit b9, o bit y15 ao bit b10, o bit y5 ao bit b11, o bit y8 ao bit b12, o bit y12 ao bit b13,

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18 / 24 o bit y11 ao bit b14, o bit y1 ao bit b15;

e o i-ésimo bit do bit mais significante dos bits de código mb é representado como bit b_i e o j-ésimo bit do bit mais significante dos bits de símbolo mb de dois símbolos é representado como bit yj'.

5. Aparelho de decodificação (12), de acordo com a reivindicação 3 ou 4, caracterizado pelo fato de que o aparelho de decodificação é um receptor de televisão.

6. Método de decodificação para um aparelho de decodificação (12) que executa decodificação de um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender:

decodificar por um código de LDPC em bits de informação, a palavra-código de LDPC que tem um comprimento de código, N, de 64.800 bits, um comprimento de paridade, M, de 21.600 bits e uma taxa de codificação de 2/3;

em que a palavra-código de LDPC foi formada de acordo com uma matriz MxN de verificação de paridade do código de LDPC, a matriz MxN de verificação de paridade inclui uma dimensão de matriz de paridade MxM e uma matriz de informação de dimensão MxK, com K=43.200 bits, onde a matriz de paridade corresponde a bits de paridade do código LDPC e tem uma estrutura em escada;

a matriz de informação sendo representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua i-ésima linha, 1< i < 120, as posições de elementos de valor 1 na (1+360(i-1))-ésima coluna da matriz de informação, e em que baseado em cada (1+360(i-1))ésima coluna, 1< i < 120, as colunas de (2+360(i-1)) a (360i) da matriz de informação são determinadas por deslocar ciclicamente a coluna precedente na direção descendente por M/360;

a tabela de valor inicial de matriz de verificação de paridade sendo formada de

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317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739

17407 21039

1958 2007 3294 4394 12762 14505 14593 14692 16522 17737

19245 21272 21379

127 860 5001 5633 8644 9282 12690 14644 17553 19511

19681 20954 21002

2514 2822 5781 6297 8063 9469 9551 11407 11837 12985

15710 20236 20393

1565 3106 4659 4926 6495 6872 7343 8720 15785 16434

16727 19884 21325

706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335

4257 10449 12406 14561 16049 16522 17214 18029 18033

18802 19062 19526 20748

412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860

777 5906 7403 8550 8717 8770 11436 12846 13629 14755

15688 16392 16419

4093 5045 6037 7248 8633 9771 10260 10809 11326 12072

17516 19344 19938

2120 2648 3155 3852 6888 12258 14821 15359 16378 16437

17791 20614 21025

1085 2434 5816 7151 8050 9422 10884 12728 15353 17733

18140 18729 20920

856 1690 12787

6532 7357 9151

4210 16615 18152

11494 14036 17470

2474 10291 10323

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1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921

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6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443

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2155 9808 12885

2861 7988 11031

7309 9220 20745

6834 8742 11977

2133 12908 14704

10170 13809 18153

13464 14787 14975

799 1107 3789

3571 8176 10165

5433 13446 15481

3351 6767 12840

8950 8974 11650

1430 4250 21332

6283 10628 15050

8632 14404 16916

6509 10702 16278

15900 16395 17995

8031 18420 19733

3747 4634 17087

4453 6297 16262

2792 3513 17031

14846 20893 21563

17220 20436 21337

275 4107 10497

3536 7520 10027

14089 14943 19455

1965 3931 21104

2439 11565 17932

154 15279 21414

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10017 11269 16546

7169 10161 16928

10284 16791 20655

36 3175 8475

2605 16269 19290

8947 9178 15420

5687 9156 12408

8096 9738 14711

4935 8093 19266

2667 10062 15972

6389 11318 14417

8800 18137 18434

5824 5927 15314

6056 13168 15179

3284 13138 18919

13115 17259 17332.

7. Método de decodificação, de acordo com a reivindicação 6, caracterizado pelo fato de que compreende uma etapa de substituição reversa para alocar símbolos de bits de símbolos recebidos correspondendo a pontos de sinal em um plano I-Q de 256 QAM para bits de código de Verificação de Paridade de Baixa Densidade, LDPC;

a etapa de decodificação incluindo decodificar os bits de código da palavra-código de LDPC alocada pelo meio de substituição inversa;

em que, quando mb bits de código são lidos na direção de linha a partir de uma unidade de armazenamento para armazenar mb bits em uma direção de linha e N/mb bits em uma direção de coluna, os bits de código da palavra-código de LDPC tendo sido escritos na direção de coluna para a unidade de armazenamento, são transmitidos como símbolos b m-bit, e m=8 e b=2;

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24 / 24 o meio de substituição inversa sendo adaptado para alocar os mb bits de símbolo yj dos b símbolos para mb bits de código bi alocando:

o bit y7 ao bit b0, o bit y2 ao bit bl, o bit y9 ao bit b2, o bit y0 ao bit b3, o bit y4 ao bit b4, o bit y6 ao bit b5, o bit y13 ao bit b6, o bit y3 ao bit b7, o bit y14 ao bit b8, o bit y10 ao bit b9, o bit y15 ao bit b10, o bit y5 ao bit b11, o bit y8 ao bit b12, o bit y12 ao bit b13, o bit y11 ao bit b14, o bit y1 ao bit b15;

e o i-ésimo bit do bit mais significante dos bits de código mb é representado como bit bi e o j-ésimo bit do bit mais significante dos bits de símbolo mb de dois símbolos é representado como bit yj’.

8. Método de decodificação, de acordo com a reivindicação 6 ou 7, caracterizado pelo fato de que o aparelho de decodificação é um receptor de televisão.