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WO2024210131A1 - 撮像装置 - Google Patents

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Info

Publication number
WO2024210131A1
WO2024210131A1 PCT/JP2024/013632 JP2024013632W WO2024210131A1 WO 2024210131 A1 WO2024210131 A1 WO 2024210131A1 JP 2024013632 W JP2024013632 W JP 2024013632W WO 2024210131 A1 WO2024210131 A1 WO 2024210131A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
transistor
imaging device
wiring
charge storage
Prior art date
Application number
PCT/JP2024/013632
Other languages
English (en)
French (fr)
Inventor
秀之 内海
宗吾 太田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2024210131A1 publication Critical patent/WO2024210131A1/ja

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Classifications

    • H01L27/146—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Definitions

  • This disclosure relates to an imaging device.
  • Imaging devices are used in digital still cameras, digital video cameras, etc.
  • Known types of imaging devices include amplified imaging devices, such as MOS image sensors, such as CMOS (Complementary Metal Oxide Semiconductor), and charge transfer imaging devices, such as CCD (Charge Coupled Device) image sensors.
  • MOS image sensors such as CMOS (Complementary Metal Oxide Semiconductor)
  • CCD Charge Coupled Device
  • the imaging device As a means of miniaturization, it is conceivable to integrate the imaging device not only in the planar direction, but also in the height direction.
  • Patent Document 1 discloses a structure in which the transistors that make up the pixels are arranged on multiple wafers as separate unit pixels for an image sensor with a three-dimensional structure.
  • the imaging device comprises: At least one pixel, Each of the at least one pixel comprises: a first structure including a photoelectric conversion unit that converts light into electric charges, one of a first wiring layer pair, and a first substrate; a second structure including the other of the first wiring layer pair and a second substrate; a first via that penetrates the first substrate and directly connects the first wiring layer pair; a charge storage region provided on any one of a plurality of substrates including the first substrate and the second substrate, storing the charge, and electrically connected to the first via; Equipped with The one of the first wiring layer pair, the first substrate, the other of the first wiring layer pair, and the second substrate are arranged in this order.
  • the technology disclosed herein is suitable for providing a fine, low-noise imaging device.
  • FIG. 1A is a circuit diagram of an imaging device according to a first embodiment.
  • FIG. 1B is a cross-sectional view of the imaging device according to the first embodiment.
  • FIG. 1C is a cross-sectional view showing the structure around the first substrate.
  • FIG. 2 is a cross-sectional view of the imaging device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of an imaging device according to the second embodiment.
  • FIG. 4A is a circuit diagram of an imaging device having transistor arrangement (6) in Table 1.
  • FIG. 4B is a cross-sectional view of an imaging device having transistor arrangement (6) in Table 1.
  • FIG. 5 is a circuit diagram of an imaging device having the transistor arrangement (4) in Table 1.
  • FIG. 6A is an explanatory diagram of a manufacturing method of the imaging device according to the first embodiment.
  • FIG. 6B is an explanatory diagram of a manufacturing method of the imaging device according to the first embodiment.
  • FIG. 6C is an explanatory diagram of a manufacturing method of the imaging device according to the first embodiment.
  • FIG. 6D is an explanatory diagram of a manufacturing method of the imaging device according to the first embodiment.
  • FIG. 6E is an explanatory diagram of a manufacturing method of the imaging device according to the first embodiment.
  • FIG. 7 is a flowchart of a method for manufacturing an imaging device according to the first embodiment.
  • FIG. 8A is a circuit diagram of the imaging device according to the second embodiment.
  • FIG. 8B is a cross-sectional view of the imaging device according to the second embodiment.
  • FIG. 9A is a circuit diagram of an imaging device according to the third embodiment.
  • FIG. 9B is a cross-sectional view of the imaging device according to the third embodiment.
  • FIG. 10A is a circuit diagram of an imaging device according to the fourth embodiment.
  • FIG. 10B is a cross-sectional view of the imaging device according to the fourth embodiment.
  • FIG. 10C is a cross-sectional view showing the structure around the second substrate.
  • FIG. 11 is a circuit diagram of an imaging device having the transistor arrangement (11) of Table 3B.
  • FIG. 12 is a circuit diagram of an imaging device having the transistor arrangement (12) of Table 3B.
  • FIG. 13 is a circuit diagram of an imager having the transistor arrangement (19) of Table 3D.
  • FIG. 14 is a circuit diagram of an imaging device having the transistor arrangement (23) of Table 3D.
  • FIG. 15 is a circuit diagram of an imager having the transistor arrangement (24) of Table 3D.
  • FIG. 16 is a circuit diagram of an imager having the transistor arrangement (35) of Table 3F.
  • FIG. 17 is a circuit diagram of an imager having the transistor arrangement (36) of Table 3F.
  • FIG. 18A is a circuit diagram of an imaging device according to the fifth embodiment.
  • FIG. 18B is a cross-sectional view of the imaging device according to the fifth embodiment.
  • FIG. 18C is a cross-sectional view showing the structure around the third substrate.
  • FIG. 19 is a circuit diagram of an imaging device having transistor arrangement (7) in Table 4B.
  • FIG. 20A is a circuit diagram of an imaging device according to the sixth embodiment.
  • FIG. 20B is a cross-sectional view of the imaging device according to the sixth embodiment.
  • FIG. 21 is a diagram illustrating a schematic configuration example of a camera system according to an embodiment.
  • a "via” refers to a wiring that connects wiring layers.
  • a via includes a conductor disposed within a hole.
  • a “trench” refers to a groove.
  • a “substrate” may also be referred to as a "wafer.”
  • connection and “electrical connection” may be interpreted as interchangeable.
  • First Embodiment 1A and 1B are a circuit diagram and a cross-sectional view of an imaging device 101 according to a first embodiment, respectively.
  • the imaging device 101 is a front side illumination (FSI) type.
  • the imaging device 101 includes a photoelectric conversion unit 110, a protective film 119, a color filter 120, a microlens 130, a reset transistor 13, an amplifying transistor 11, a selection transistor 12, a first substrate 141, a second substrate 142, a first plurality of wiring layers 151, a second plurality of wiring layers 152, a first via 161, and a via 166.
  • These elements are included in a pixel 190 of the imaging device 101. In a typical example, these elements are included in each of the multiple pixels 190 of the imaging device 101.
  • the first plurality of wiring layers 151 and the second plurality of wiring layers 152 are each depicted in a simplified manner.
  • the imaging device 101 includes a charge storage node 30.
  • the charge storage node 30 stores charge.
  • the charge storage node 30 includes a charge storage region 35 shown in FIG. 1B.
  • the photoelectric conversion unit 110 includes a photoelectric conversion film 111, a pixel electrode 112, and a counter electrode 113.
  • the photoelectric conversion film 111 is disposed between the pixel electrode 112 and the counter electrode 113.
  • the photoelectric conversion film 111 is located outside the first substrate 141.
  • the photoelectric conversion film 111 includes an organic material.
  • the photoelectric conversion film 111 may also include an inorganic material.
  • the microlens 130 has a focusing function that focuses light on the photoelectric conversion unit 110.
  • the color filter 120 performs color separation.
  • the protective film 119 protects the photoelectric conversion unit 110.
  • the photoelectric conversion unit 110 is electrically connected to one of the source and drain of the reset transistor 13 and the gate 11g of the amplification transistor 11. Specifically, the pixel electrode 112 is electrically connected to these.
  • One of the source and drain of the reset transistor 13 constitutes the charge accumulation region 35. In other words, the charge accumulation region 35 is included in the reset transistor 13.
  • the charge accumulation region 35 is a diffusion region provided on the substrate.
  • One of the source and drain of the amplification transistor 11 is electrically connected to one of the source and drain of the selection transistor 12.
  • the photoelectric conversion unit 110 specifically the photoelectric conversion film 111, converts light into electric charges.
  • the electric charges are stored in the charge storage node 30.
  • a power supply voltage is supplied to the other of the source and drain of the amplification transistor 11 through a voltage line 21.
  • the amplification transistor 11 outputs a signal according to the potential of the charge storage node 30 to a signal line 22 via the selection transistor 12.
  • the selection transistor 12 determines the timing of outputting a signal from the amplification transistor 11. Specifically, a voltage is supplied to the gate 12g of the selection transistor 12 in the pixel 190 selected by a control circuit not shown. This turns on the selection transistor 12, and a signal is output from the other of its source and drain.
  • a reset voltage is supplied to the other of the source and drain of the reset transistor 13 through the voltage line 23.
  • the reset transistor 13 resets the charge stored in the charge storage node 30. Specifically, when a voltage is supplied to the gate 13g of the reset transistor 13, the reset transistor 13 turns on, the reset voltage is supplied to the charge storage node 30, and the charge in the charge storage node 30 is reset.
  • the reset transistor 13 is provided on the first substrate 141.
  • the amplification transistor 11 and the selection transistor 12 are provided on the second substrate 142.
  • the microlens 130, the color filter 120, the protective film 119, the photoelectric conversion section 110, the first plurality of wiring layers 151, the first substrate 141, the second plurality of wiring layers 152, and the second substrate 142 are arranged in this order.
  • the first plurality of wiring layers 151 are arranged on the light incident side of the first substrate 141.
  • the second plurality of wiring layers 152 are arranged on the light incident side of the second substrate 142.
  • FIG. 1C is a cross-sectional view showing the structure around the first substrate 141.
  • the first plurality of wiring layers 151 include wiring layer 151a and wiring layer 151b.
  • the photoelectric conversion section 110, wiring layer 151a, wiring layer 151b, and first substrate 141 are arranged in this order.
  • the second plurality of wiring layers 152 include wiring layer 152a and wiring layer 152b.
  • the first substrate 141, wiring layer 152a, wiring layer 152b, and second substrate 142 are arranged in this order.
  • the first plurality of wiring layers 151 are electrically connected to each other.
  • the first plurality of wiring layers 151 are conductors, for example, including a metal.
  • the wiring layers 151a and 151b are electrically connected by the vias 151x.
  • the second plurality of wiring layers 152 are electrically connected to each other.
  • the second plurality of wiring layers 152 are conductors, for example, including a metal.
  • the wiring layers 152a and 152b are electrically connected by the vias 152x.
  • the first via 161 penetrates the first substrate 141 and electrically connects the wiring layers 151b and 152a.
  • the first via 161 is a conductor, for example, including a metal.
  • the first plurality of wiring layers 151, the second plurality of wiring layers 152, and the first via 161 are electrically connected to the charge accumulation region 35.
  • the via 166 electrically connects the wiring layer 151b and the charge storage region 35.
  • the imaging device 101 includes a first structure 171 and a second structure 172.
  • the first structure 171 includes a microlens 130, a color filter 120, a protective film 119, a photoelectric conversion section 110, a first plurality of wiring layers 151, and a first substrate 141.
  • the second structure 172 includes a second plurality of wiring layers 152 and a second substrate 142. The first structure 171 and the second structure 172 are bonded to each other at a first bonding interface 181.
  • a structure 170 including a first substrate 141 is formed and bonded to a second structure 172. More specifically, the first bonding interface 181 is the bonding interface related to this bonding. After bonding, a first via 161 is formed.
  • the wiring layer 151b and the wiring layer 152a constitute a first wiring layer pair 151b, 152a.
  • the first via 161 directly connects the first wiring layer pair 151b, 152a. This configuration is suitable for providing a fine, low-noise imaging device 101. The reasons for this will be explained in detail below, in comparison with the first reference embodiment.
  • FIG. 2 is a cross-sectional view of an imaging device 801 according to a first embodiment.
  • the imaging device 801 includes a photoelectric conversion unit 810, a microlens 130, a color filter 120, a protective film 119, a transfer transistor 15, a reset transistor 13, an amplifying transistor 11, a selection transistor 12, a first substrate 841, a second substrate 842, a plurality of wiring layers 852, and a Cu-Cu junction 861.
  • the Cu-Cu junction 861 includes a first Cu pad 861a and a second Cu pad 861b.
  • the photoelectric conversion unit 810 is a photodiode provided on the first substrate 841.
  • the transfer transistor 15 is provided on the first substrate 841.
  • the reset transistor 13, the amplification transistor 11, and the selection transistor 12 are provided on the second substrate 842.
  • the microlens 130, the color filter 120, the protective film 119, the first substrate 841, the multiple wiring layers 852, and the second substrate 842 are arranged in this order.
  • One of the source and drain of the transfer transistor 15 is connected to the photoelectric conversion unit 810.
  • the other of the source and drain of the transfer transistor 15 constitutes the charge storage region 35.
  • the charge storage region 35 is electrically connected to one of the source and drain of the reset transistor 13 and the gate 11g of the amplification transistor 11 via a Cu-Cu junction 861 and multiple wiring layers 852 in this order.
  • the imaging device 801 includes a structure 870 and a structure 872.
  • the structure 870 includes a first Cu pad 861a and a first substrate 841.
  • the structure 872 includes a second Cu pad 861b, a plurality of wiring layers 852, and a second substrate 842.
  • the structure 870 and the structure 872 are bonded to each other by a Cu-Cu bond 861 at a bonding interface 881.
  • the use of the Cu-Cu bond 861 is disadvantageous from the viewpoint of providing a fine, low-noise imaging device 801. This is because the Cu-Cu bond 861 tends to increase the size of the imaging device 801 and also tends to increase the parasitic capacitance of the charge storage node 30.
  • the first wiring layer pair 151b, 152a are directly connected by the first via 161. Also, the first wiring layer pair 151b, 152a are connected using the first via 161 and without using a Cu-Cu bond. More generally, the first wiring layer pair 151b, 152a are connected using the first via 161 and without using a conductor pad pair.
  • the first via 161 is unlikely to increase the size of the imaging device 101, and is also unlikely to increase the parasitic capacitance of the charge storage node 30. For this reason, this configuration is suitable for providing a fine, low-noise imaging device 101.
  • the imaging device 101 includes one or more pixels 190.
  • Each pixel 190, or each of the multiple pixels 190, includes a first structure 171, a second structure 172, a first via 161, and a charge storage region 35.
  • the first structure 171, the second structure 172, the first via 161, and the charge storage region 35 can be arranged at a position that overlaps with at least one of the microlens 130 and the color filter 120 in a planar view.
  • the wiring layer 151b is the wiring layer closest to the first substrate 141 among the first plurality of wiring layers 151 in the first structure 171.
  • the wiring layer 151b may be the only wiring layer in the first structure 171. Either form is advantageous from the viewpoint of shortening the first via 161. This is advantageous from the viewpoint of suppressing the parasitic capacitance of the charge storage node 30.
  • the wiring layer 152a is the wiring layer closest to the first substrate 141 among the second multiple wiring layers 152 in the second structure 172.
  • the wiring layer 152a may be the only wiring layer in the second structure 172. Either form is advantageous from the viewpoint of shortening the first via 161. This is advantageous from the viewpoint of suppressing the parasitic capacitance of the charge storage node 30.
  • the first substrate 141 includes a first semiconductor layer 141x and a first oxide film 141y.
  • the first via 161 penetrates the first oxide film 141y.
  • the first oxide film 141y can prevent electrical conduction between the first via 161 and the first semiconductor layer 141x.
  • the first oxide film 141y is a buried oxide film.
  • the first oxide film 141y isolates the semiconductor elements in the first substrate 141 while being buried in the first substrate 141.
  • the buried oxide film can reduce the parasitic capacitance of the charge storage node 30 caused by the first semiconductor layer 141x.
  • the first oxide film 141y penetrates the first substrate 141. This configuration is advantageous from the viewpoint of preventing electrical conduction between the first via 161 and the first semiconductor layer 141x. However, the first oxide film 141y does not have to penetrate the first substrate 141.
  • the first semiconductor layer 141x contains silicon.
  • the first oxide film 141y is an insulating film.
  • the first oxide film 141y contains silicon oxide.
  • the first substrate 141 is provided with a first transistor.
  • the second substrate 142 is provided with a second transistor.
  • the second substrate 142 is provided with a third transistor.
  • the first transistor, the second transistor, and the third transistor are provided in one pixel 190, or in each of the multiple pixels 190.
  • This configuration in which multiple transistors are provided separately on separate substrates is advantageous in terms of ensuring the size of each transistor. This can contribute to realizing low-noise transistors. Specifically, ensuring the gate length L and gate width W of the transistor can contribute to realizing low-noise transistors.
  • the configuration in which multiple transistors are provided separately on separate substrates is advantageous in terms of miniaturizing the imaging device 101.
  • One of the first transistor and the second transistor can be the amplifier transistor 11. Ensuring the size of the amplifier transistor 11 to realize a low-noise amplifier transistor 11 is particularly advantageous from the viewpoint of realizing a high-performance imaging device 101.
  • the other of the first and second transistors may be a reset transistor 13.
  • the third transistor may be a selection transistor 12.
  • the first transistor is a reset transistor 13.
  • the second transistor is an amplification transistor 11.
  • the third transistor is a selection transistor 12.
  • the gate of the second transistor (amplification transistor 11 in the illustrated example) is disposed between the photoelectric conversion section 110 and the second substrate 142 in the thickness direction of the second substrate 142.
  • This configuration is advantageous from the viewpoint of realizing a low-noise second transistor. The reasons for this will be explained in detail below, in comparison with the second reference embodiment.
  • FIG. 3 is a cross-sectional view of an imaging device 901 according to a second embodiment.
  • the imaging device 901 includes a photoelectric conversion unit 910, a microlens 130, a color filter 120, a protective film 119, a transfer transistor 15, a reset transistor 13, an amplification transistor 11, a selection transistor 12, a first substrate 941, a second substrate 942, a wiring layer 952, a via 961, and a via 962.
  • the photoelectric conversion unit 910 is a photodiode provided on the first substrate 941.
  • the transfer transistor 15 is provided on the first substrate 941.
  • the reset transistor 13, the amplification transistor 11, and the selection transistor 12 are provided on the second substrate 942.
  • the microlens 130, the color filter 120, the protective film 119, the first substrate 941, the second substrate 942, and the wiring layer 952 are arranged in this order.
  • One of the source and drain of the transfer transistor 15 is connected to the photoelectric conversion unit 910.
  • the other of the source and drain of the transfer transistor 15 constitutes the charge storage region 35.
  • the charge storage region 35 is electrically connected to the gate 11g of the amplification transistor 11 via a via 961, a wiring layer 952, and a via 962 in this order.
  • the imaging device 901 includes a structure 970 and a structure 972.
  • the structure 970 includes a first substrate 941.
  • the structure 972 includes a wiring layer 952 and a second substrate 942.
  • the structure 970 and the structure 972 are bonded to each other at a bonding interface 981.
  • a via 961 penetrates the second substrate 942 from the first substrate 941 side to the wiring layer 952 side and is connected to the wiring layer 952.
  • the gate 11g of the amplifying transistor 11 is located closer to the wiring layer 952 side than the second substrate 942, and is connected to the wiring layer 952 by a via 962. In this way, an electrical path 965 that connects the charge storage region 35 and the gate 11g is formed by the via 961, the wiring layer 952, and the via 962.
  • the gate 11g is located below the second substrate 942.
  • the via 961 of the electrical path 965 extends downward from the charge storage region 35 side, penetrating the second substrate 942.
  • the electrical path 965 then has a return portion 966 that returns upward to the gate 11g.
  • the gate of the second transistor (amplification transistor 11 in the illustrated example) is disposed between the photoelectric conversion unit 110 and the second substrate 142 in the thickness direction of the second substrate 142.
  • the charge storage region 35 and the gate of the second transistor can be electrically connected by the first via 161 without a via penetrating the second substrate 142. Therefore, there are no restrictions on the placement of the gate due to a via penetrating the second substrate 142. This is advantageous from the viewpoint of avoiding unnecessary miniaturization of the second transistor and realizing a low-noise second transistor.
  • the gate of the first transistor (reset transistor 13 in the illustrated example) is disposed between the photoelectric conversion unit 110 and the first substrate 141.
  • the gate of the third transistor (selection transistor 12 in the illustrated example) is disposed between the photoelectric conversion unit 110 and the second substrate 142.
  • the reset transistor 13 is provided on the first substrate 141.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the second substrate 142.
  • a reset transistor 13, an amplification transistor 11, and a selection transistor 12 are provided in one pixel 190, or in each of a plurality of pixels 190. This also applies to the examples in Figures 4A to 5.
  • Table 1 shows the relationship between the substrate on which the various transistors are arranged and the number of vias.
  • ⁇ “RX” is the reset transistor 13.
  • ⁇ “SF” is the amplifying transistor 11.
  • "SEL” is the selection transistor 12.
  • the “first layer” is a transistor provided on the first substrate 141 .
  • the “second layer” is a transistor provided on the second substrate 142 .
  • the “number of vias” between the “first layer” and the “second layer” is the number of vias that penetrate the first substrate 141 .
  • RX is not an expression intended to limit the interpretation of the reset transistor 13. The same applies to "SF", "SEL” and “OF” described later.
  • the first embodiment corresponds to transistor arrangement (1) in Table 1.
  • FIGS. 4A and 4B are respectively a circuit diagram and a cross-sectional view of an imaging device having transistor arrangement (6) in Table 1.
  • FIG. 5 is a circuit diagram of an imaging device having transistor arrangement (4) in Table 1. The electrical circuits in FIGS. 1A, 4A, and 5 are electrically equivalent.
  • the amplification transistor 11 is provided on the first substrate 141.
  • the selection transistor 12 is provided on the first substrate 141.
  • the reset transistor 13 is provided on the second substrate 142.
  • the reset transistor 13 is provided on the first substrate 141.
  • the amplification transistor 11 is provided on the first substrate 141.
  • the selection transistor 12 is provided on the second substrate 142.
  • the number of wiring layers included in the first plurality of wiring layers 151 is not particularly limited, and may be two, three, or four or more as shown.
  • the number of wiring layers included in the second plurality of wiring layers 152 is not particularly limited, and may be two, three, or four or more as shown.
  • Some elements in the imaging device 101 can be omitted.
  • the protective film 119, the color filter 120, and the microlens 130 can be omitted.
  • the number of pixels 190 in the imaging device 101 can be one or more.
  • the first oxide film 141y can be omitted.
  • FIGS. 6A to 6E are explanatory diagrams of a method for manufacturing the imaging device 101 according to the first embodiment.
  • FIG. 7 is a flowchart of the method for manufacturing the imaging device 101 according to the first embodiment. The method for manufacturing the imaging device 101 will be described below with reference to FIGS. 6A to 6E and 7.
  • the second structure 172 is formed.
  • the structure 170 is formed.
  • the manufacturing method of the imaging device 101 will be specifically described below.
  • step S101 the second substrate 142 is prepared as shown in part (1) of Figure 6A.
  • step S102 as shown in part (2) of FIG. 6A, the amplification transistor 11 and the selection transistor 12 are formed on the second substrate 142.
  • An insulating film 186a is formed above the second substrate 142 so as to cover the amplification transistor 11 and the selection transistor 12. Then, the upper surface 186as of the insulating film 186a is planarized.
  • the insulating film 186a is a silicon oxide film.
  • step S103 as shown in part (3) of FIG. 6A, the second multiple wiring layers 152 are formed. Specifically, the formation of the wiring layers and the formation of the insulating portion are alternately repeated. This forms a configuration in which the second multiple wiring layers 152 are covered with the insulating film 186 above the second substrate 142.
  • the upper surface 186s of the insulating film 186 is flattened.
  • the insulating film 186 includes an insulating film 186a.
  • the insulating film 186 is a silicon oxide film. In this manner, the second structure 172 is obtained.
  • a first substrate 141 is prepared as shown in part (4) of Figure 6B.
  • an SOI (Silicon on Insulator) substrate is prepared as the first substrate 141.
  • the first substrate 141 prepared is a layered substrate in which a silicon film 141a, an insulating film 141b, and a silicon film 141c are layered in this order.
  • the insulating film 141b is a silicon oxide film.
  • step S105 as shown in part (5) of FIG. 6B, a reset transistor 13 is formed on the first substrate 141.
  • An insulating film 185a is formed above the first substrate 141 so as to cover the reset transistor 13. Then, the upper surface 185as of the insulating film 185a is planarized.
  • step S106 as shown in part (6) of FIG. 6B, a support substrate 187 is attached to the upper surface 185as of the insulating film 185a.
  • step S107 as shown in part (7) of FIG. 6B, the first substrate 141 is thinned from the side opposite the support substrate 187.
  • the thinning is performed, for example, by grinding.
  • the silicon film 141a is selectively removed by the thinning, and the lower surface 141bs of the insulating film 141b is exposed.
  • a structure 170 is obtained that includes the first substrate 141 from which the silicon film 141a has been removed and is supported by the support substrate 187.
  • step S108 as shown in part (8) of FIG. 6C, the lower surface 141bs of the insulating film 141b and the upper surface 186s of the insulating film 186 are overlapped. In this way, the second structure 172 and the structure 170 are overlapped.
  • step S109 as shown in part (9) of FIG. 6C, the lower surface 141bs and the upper surface 186s are bonded.
  • the bonding is performed, for example, by plasma activation, application of pressure, etc. This bonds the second structure 172 and the structure 170.
  • Part (9) of FIG. 6C shows the first bonding interface 181, which is the bonding interface between the second structure 172 and the structure 170.
  • step S110 the support substrate 187 is peeled off from the structure 170, as shown in part (10) of Figure 6C.
  • step S111 trenches 188a and 188b are formed in the upper surface 185as of the insulating film 185a, as shown in part (11) of FIG. 6D.
  • a first through hole 189a and a through hole 189b are formed.
  • the first through hole 189a communicates with the trench 188a, and extends through the insulating film 185a, the silicon film 141c, the insulating film 141b, and the insulating film 186 in that order, exposing the wiring layer 152a.
  • the through hole 189b communicates with the trench 188b, and extends through the insulating film 185a, exposing the gate 13g of the reset transistor 13.
  • the first through hole 189a, the trench 188a, the through hole 189b, and the trench 188b are filled with a conductor.
  • the conductor is, for example, a metal.
  • the conductor in the first through hole 189a constitutes the first via 161.
  • the conductor in the through hole 189b constitutes the via 167.
  • the conductor in the trenches 188a and 188b constitute the wiring layer 151b.
  • the first via 161, the via 167, and the wiring layer 151b are formed in a single operation of filling with the conductor.
  • step S114 as shown in part (14) of FIG. 6E, a conductive structure 176 is formed above the wiring layer 151b.
  • the conductive structure 176 includes the portions of the first plurality of wiring layers 151 other than the wiring layer 151b, and the pixel electrode 112. Details of step S114 are described below.
  • step S114 the portions of the first plurality of wiring layers 151 other than wiring layer 151b are formed. Specifically, the formation of the wiring layer and the subsequent formation of the insulating portion are performed once, or the formation of the wiring layer and the formation of the insulating portion are repeated alternately.
  • the upper surface 185s of the insulating film 185 is planarized.
  • the insulating film 185 includes an insulating film 185a.
  • the insulating film 185 is a silicon oxide film.
  • step S114 the pixel electrode 112 is formed on the upper surface 185s of the insulating film 185.
  • the photoelectric conversion film 111 is formed by, for example, a vacuum deposition method, a spin coating method, or the like. As described above, in this embodiment, the photoelectric conversion film 111 contains an organic material.
  • the manufacturing method includes a first bonding step, a first drilling step, a first via formation step, and a first film formation step, in this order.
  • the first bonding step the structure 170 including the first substrate 141 is bonded to the second structure 172.
  • a first through hole 189a is formed in the first substrate 141.
  • the first via formation step the first through hole 189a is filled with a first conductor to form the first via 161.
  • the photoelectric conversion film 111 is formed.
  • step S105 immediately after step S105, no wiring layers belonging to the first plurality of wiring layers 151 are formed. This can shorten the first through hole 189a and the first via 161. This makes it easier to manufacture the imaging device 101. This can contribute to improving the reliability of the imaging device 101. However, immediately after step S105, some or all of the first plurality of wiring layers 151 may be formed.
  • step S103 it is possible to adopt a single wiring layer instead of the first plurality of wiring layers 151. In this case, no wiring layer is formed in step S114. Also, it is possible to adopt a single wiring layer instead of the second plurality of wiring layers 152. In this case, the number of wiring layers formed in step S103 is one.
  • the first substrate 141 prepared in step S104 does not have to be an SOI substrate.
  • a silicon substrate may be prepared as the first substrate 141 in step S104.
  • an insulating film is formed on the first substrate 141.
  • the formed insulating film is bonded to the insulating film 186.
  • the insulating film formed on the first substrate 141 is, for example, a silicon oxide film.
  • the second structure 172 and the structure 170 may be joined by adhesive, bumps, a conductor pad pair, or the like.
  • preparation for joining may be performed according to the joining mode.
  • the joining by the conductor pad pair is, for example, Cu-Cu joining.
  • step S107 can shorten the first through hole 189a and the first via 161.
  • this thinning is not essential.
  • the first oxide film 141y can be formed by an appropriate method.
  • Second Embodiment 8A and 8B are a circuit diagram and a cross-sectional view, respectively, of an image pickup device 201 according to a second embodiment.
  • the image pickup device 201 includes an overflow transistor 14.
  • the overflow transistor 14 is included in a pixel 190 of the image pickup device 201.
  • the overflow transistor 14 is included in each of the multiple pixels 190 of the image pickup device 201.
  • the photoelectric conversion unit 110 is electrically connected to one of the source and drain of the reset transistor 13, one of the source and drain of the overflow transistor 14, the gate 14g of the overflow transistor 14, and the gate 11g of the amplifying transistor 11.
  • the pixel electrode 112 is electrically connected to these.
  • One of the source and drain of the reset transistor 13 constitutes the charge accumulation region 35.
  • one of the source and drain of the overflow transistor 14 constitutes the charge accumulation region 35.
  • the charge accumulation region 35 is shared by the reset transistor 13 and the overflow transistor 14.
  • the first via 161 is electrically connected to the charge accumulation region 35.
  • a voltage is applied to the other of the source and drain of the overflow transistor 14 through the voltage line 24.
  • the gate 14g of the overflow transistor 14 is electrically connected to the charge accumulation region 35.
  • the charge in the charge accumulation region 35 increases and the overflow transistor 14 turns on.
  • the excess charge accumulated in the charge accumulation region 35 is discharged via the overflow transistor 14. This protects the various transistors and ensures the safety of the imaging device 201.
  • the imaging device 201 includes four transistors: a reset transistor 13, an overflow transistor 14, an amplification transistor 11, and a selection transistor 12. Two of the four transistors are provided on the first substrate 141, and the remaining two are provided on the second substrate 142.
  • the configuration in which the transistors are provided in pairs on separate substrates is advantageous from the viewpoint of ensuring the size of each transistor. Alternatively, this configuration is advantageous from the viewpoint of miniaturizing the imaging device 201.
  • the gate 14g of the overflow transistor 14 is disposed between the photoelectric conversion unit 110 and the first substrate 141.
  • the reset transistor 13 and the overflow transistor 14 are provided on the first substrate 141.
  • the amplification transistor 11 and the selection transistor 12 are provided on the second substrate 142. This configuration is advantageous from the viewpoint of reducing the number of vias that penetrate the substrates in the imaging device 201.
  • a reset transistor 13, an overflow transistor 14, an amplification transistor 11, and a selection transistor 12 are provided in one pixel 190, or in each of a plurality of pixels 190. This also applies to the examples of Figures 9A to 19.
  • the second embodiment corresponds to transistor arrangement (1) in Table 2.
  • the manufacturing method of the imaging device 201 according to the second embodiment is the same as the manufacturing method of the imaging device 101 according to the first embodiment, except that an overflow transistor 14 is added. Specifically, in step S105, the overflow transistor 14 is formed on the first substrate 141 together with the reset transistor 13. An insulating film 185a is formed above the first substrate 141 so as to cover the reset transistor 13 and the overflow transistor 14.
  • Third Embodiment 9A and 9B are a circuit diagram and a cross-sectional view, respectively, of an imaging device 301 according to the third embodiment.
  • the reset transistor 13 and the overflow transistor 14 are provided on the second substrate 142.
  • the amplification transistor 11 and the selection transistor 12 are provided on the first substrate 141.
  • the via 166 electrically connects the wiring layer 151b and the gate 11g of the amplification transistor 11.
  • the gate 11g of the amplification transistor 11 and the gate 12g of the selection transistor 12 are disposed between the photoelectric conversion unit 110 and the first substrate 141.
  • the gate 13g of the reset transistor 13 and the gate 14g of the overflow transistor 14 are disposed between the photoelectric conversion unit 110 and the second substrate 142.
  • the reset transistor 13 and the overflow transistor 14 are provided on the second substrate 142.
  • the amplification transistor 11 and the selection transistor 12 are provided on the first substrate 141. This configuration is advantageous from the viewpoint of reducing the number of vias that penetrate the substrates in the imaging device 301.
  • the third embodiment corresponds to transistor arrangement (6) in Table 2.
  • the manufacturing method of the imaging device 301 according to the third embodiment is a method of manufacturing the imaging device 201 according to the second embodiment, with the transistor-related steps changed. That is, in step S102, the reset transistor 13 and the overflow transistor 14 are formed on the second substrate 142. An insulating film 186a is formed above the second substrate 142 so as to cover the reset transistor 13 and the overflow transistor 14. In step S105, the amplification transistor 11 and the selection transistor 12 are formed. An insulating film 185a is formed above the first substrate 141 so as to cover the amplification transistor 11 and the selection transistor 12. In step S112, the through hole 189b communicates with the trench 188b, extends through the insulating film 185a, and exposes the gate 12g of the selection transistor 12.
  • the electric circuits of FIG. 9A according to the third embodiment and FIG. 8A according to the second embodiment are electrically equivalent.
  • the third embodiment is compared with the second embodiment.
  • the first via 161 penetrates the first substrate 141, which is a substrate on which the amplifying transistor 11 is provided.
  • the first via 161 does not penetrate the second substrate 142, which is a substrate on which the amplifying transistor 11 is provided.
  • the area on the second substrate 142 on which the amplifying transistor 11 can be mounted is less likely to be limited by the first via 161. This is advantageous from the viewpoint of ensuring the size of the amplifying transistor 11.
  • Fourth Embodiment 10A and 10B are a circuit diagram and a cross-sectional view, respectively, of an image pickup device 401 according to the fourth embodiment.
  • the image pickup device 401 includes a third substrate 143, a third plurality of wiring layers 153, and a second via 162. These elements are included in the pixels 190 of the image pickup device 401. In a typical example, these elements are included in each of the plurality of pixels 190 of the image pickup device 401.
  • the reset transistor 13 and the overflow transistor 14 are provided on the first substrate 141.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the third substrate 143.
  • the microlens 130, the color filter 120, the protective film 119, the photoelectric conversion section 110, the first plurality of wiring layers 151, the first substrate 141, the second plurality of wiring layers 152, the second substrate 142, the third plurality of wiring layers 153, and the third substrate 143 are arranged in this order.
  • the third plurality of wiring layers 153 are disposed on the light incident side of the third substrate 143.
  • FIG. 10C is a cross-sectional view showing the structure around the second substrate 142.
  • the third wiring layers 153 include wiring layer 153a and wiring layer 153b.
  • the second substrate 142, wiring layer 153a, wiring layer 153b, and third substrate 143 are arranged in this order.
  • the third multiple wiring layers 153 are electrically connected to each other.
  • the third multiple wiring layers 153 are conductors, for example, including a metal.
  • the wiring layers 153a and 153b are electrically connected by the vias 153x.
  • the second vias 162 penetrate the second substrate 142 and electrically connect the wiring layers 152b and 153a.
  • the second vias 162 are conductors, for example, including a metal.
  • the second multiple wiring layers 152, the third multiple wiring layers 153, and the second vias 162 are electrically connected to the charge accumulation region 35.
  • the imaging device 401 includes a third structure 173.
  • the third structure 173 includes a third plurality of wiring layers 153 and a third substrate 143.
  • the second structure 172 and the third structure 173 are bonded to each other at a second bonding interface 182.
  • the second bonding interface 182 is the bonding interface related to this bonding. After bonding, the second via 162 is formed.
  • the wiring layer 152b and the wiring layer 153a constitute a second wiring layer pair 152b, 153a.
  • the second via 162 directly connects the second wiring layer pair 152b, 153a.
  • the second wiring layer pair 152b, 153a is connected using the second via 162 and without using Cu-Cu bonding. This configuration is suitable for providing a fine, low-noise imaging device 401. More generally, the second wiring layer pair 152b, 153a is connected using the second via 162 and without using a conductor pad pair.
  • the imaging device 401 includes one or more pixels 190.
  • One pixel 190, or each of the multiple pixels 190, includes a first structure 171, a second structure 172, a third structure 173, a first via 161, a second via 162, and a charge storage region 35.
  • the first structure 171, the second structure 172, the third structure 173, the first via 161, the second via 162, and the charge storage region 35 can be arranged at a position that overlaps with at least one of the microlens 130 and the color filter 120 in a planar view.
  • the wiring layer 152b is the wiring layer closest to the second substrate 142 among the second multiple wiring layers 152 in the second structure 172.
  • the wiring layer 152b may be the only wiring layer in the second structure 172.
  • the wiring layer 153a is the wiring layer closest to the second substrate 142 among the third multiple wiring layers 153 in the third structure 173.
  • the wiring layer 153a may be the only wiring layer in the third structure 173.
  • the first substrate 141 may include a first semiconductor layer 141x and a first oxide film 141y.
  • the first via 161 may penetrate the first oxide film 141y.
  • the first oxide film 141y may be a buried oxide film.
  • the first oxide film 141y may isolate semiconductor elements in the first substrate 141 while being buried in the first substrate 141.
  • the first oxide film 141y penetrates the first substrate 141.
  • the first oxide film 141y does not have to penetrate the first substrate 141.
  • the second substrate 142 may include a second semiconductor layer 142x and a second oxide film 142y.
  • the second via 162 may penetrate the second oxide film 142y.
  • the second oxide film 142y may be a buried oxide film.
  • the second oxide film 142y may isolate the semiconductor elements in the second substrate 142 while being buried in the second substrate 142.
  • the second oxide film 142y penetrates the second substrate 142.
  • the second oxide film 142y does not have to penetrate the second substrate 142.
  • the first semiconductor layer 141x and the second semiconductor layer 142x may include silicon.
  • the first oxide film 141y and the second oxide film 142y may be insulating films.
  • the first oxide film 141y and the second oxide film 142y may include silicon oxide.
  • the first transistor is provided on the first substrate 141.
  • the second transistor is provided on the second substrate 142.
  • the third transistor is provided on the third substrate 143.
  • the first transistor, the second transistor, and the third transistor are provided in one pixel 190, or in each of the multiple pixels 190.
  • a configuration in which multiple transistors are provided separately on three substrates is advantageous from the viewpoint of ensuring the size of each transistor.
  • the first substrate 141 is provided with a fourth transistor.
  • the first transistor is a reset transistor 13.
  • the second transistor is an amplification transistor 11.
  • the third transistor is a selection transistor 12.
  • the fourth transistor is an overflow transistor 14.
  • the size of the amplifying transistor 11 to realize a low-noise amplifying transistor 11 is particularly advantageous from the perspective of realizing a high-performance imaging device 401. From this perspective, it is effective to provide the amplifying transistor 11 on a substrate having a relatively small number of transistors.
  • the number of transistors on the first substrate 141 is two, and the number of transistors on the second substrate 142 is one.
  • the amplifying transistor 11 is provided on the second substrate 142. Therefore, this embodiment is compatible with the above perspective.
  • the gate of the first transistor and the gate of the fourth transistor are disposed between the photoelectric conversion section 110 and the first substrate 141.
  • the gate of the second transistor is disposed between the photoelectric conversion section 110 and the second substrate 142.
  • the gate of the third transistor is disposed between the photoelectric conversion section 110 and the third substrate 143.
  • the reset transistor 13 is provided on the first substrate 141.
  • the overflow transistor 14 is provided on the first substrate 141.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the third substrate 143. This configuration is advantageous from the viewpoint of reducing the number of vias that penetrate the substrates in the imaging device 401.
  • Tables 3A to 3F show the results of the study.
  • Tables 3A to 3F show the relationship between the substrate on which the various transistors are arranged and the above-mentioned number.
  • the “third layer” is a transistor provided on the third substrate 143 .
  • the “number of vias” between the “second layer” and the “third layer” is the number of vias that penetrate the second substrate 142 .
  • the fourth embodiment corresponds to transistor arrangement (1) in Table 3A.
  • FIG. 11 is a circuit diagram of an imaging device having the transistor arrangement (11) of Table 3B.
  • the amplification transistor 11 is provided on the first substrate 141.
  • the selection transistor 12 is provided on the first substrate 141.
  • the overflow transistor 14 is provided on the second substrate 142.
  • the reset transistor 13 is provided on the third substrate 143.
  • FIG. 12 is a circuit diagram of an imaging device having the transistor arrangement (12) of Table 3B.
  • the amplification transistor 11 is provided on the first substrate 141.
  • the selection transistor 12 is provided on the first substrate 141.
  • the reset transistor 13 is provided on the second substrate 142.
  • the overflow transistor 14 is provided on the third substrate 143.
  • FIG. 13 is a circuit diagram of an imaging device having the transistor arrangement (19) of Table 3D.
  • the reset transistor 13 is provided on the first substrate 141.
  • the overflow transistor 14 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the third substrate 143.
  • FIG. 14 is a circuit diagram of an imaging device having the transistor arrangement (23) of Table 3D.
  • the overflow transistor 14 is provided on the first substrate 141.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the second substrate 142.
  • the reset transistor 13 is provided on the third substrate 143.
  • FIG. 15 is a circuit diagram of an imaging device having the transistor arrangement (24) of Table 3D.
  • the reset transistor 13 is provided on the first substrate 141.
  • the amplification transistor 11 is provided on the second substrate 142.
  • the selection transistor 12 is provided on the second substrate 142.
  • the overflow transistor 14 is provided on the third substrate 143.
  • FIG. 16 is a circuit diagram of an imaging device having the transistor arrangement (35) of Table 3F.
  • the overflow transistor 14 is provided on the first substrate 141.
  • the reset transistor 13 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the third substrate 143.
  • the selection transistor 12 is provided on the third substrate 143.
  • FIG. 17 is a circuit diagram of an imaging device having the transistor arrangement (36) of Table 3F.
  • the reset transistor 13 is provided on the first substrate 141.
  • the overflow transistor 14 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the third substrate 143.
  • the selection transistor 12 is provided on the third substrate 143.
  • the overflow transistor 14 can be omitted.
  • the number of wiring layers included in the third plurality of wiring layers 153 is not particularly limited, and may be two as shown in the figure, three, or four or more.
  • the second oxide film 142y may be omitted.
  • the method for producing the second structure 172 has been described in steps S101 to S103.
  • This description can be applied to the method for producing the third structure 173 of the fourth embodiment after appropriate replacement.
  • the appropriate replacement is as follows: - "Second substrate 142" is changed to "third substrate 143"; "Amplification transistor 11 and selection transistor 12” is changed to “selection transistor 12"; "The second plurality of wiring layers 152" is changed to "The third plurality of wiring layers 153", etc.
  • steps S104 to S114 a method for fabricating the structure 170 and the conductive structure 176 in the first structure 171 has been described. This description can be applied to a method for fabricating the second structure 172 in the fourth embodiment (excluding the pixel electrode 112) after appropriate replacement.
  • the first structure 171 can be formed in accordance with the second embodiment.
  • the manufacturing method of the imaging device 401 of the fourth embodiment can also be modified in the same manner as in the first to third embodiments.
  • the manufacturing method includes a second bonding step, a second drilling step, and a second via formation step, in this order.
  • a structure including the second substrate 142 is bonded to the third structure 173.
  • a second through hole is formed in the second substrate 142.
  • the second via formation step the second through hole is filled with a second conductor to form the second via 162.
  • the image pickup device 501 includes a fourth substrate 144, a plurality of fourth wiring layers 154, and a third via 163. These elements are included in the pixels 190 of the image pickup device 501. In a typical example, these elements are included in each of the plurality of pixels 190 of the image pickup device 501.
  • the overflow transistor 14 is provided on the first substrate 141.
  • the reset transistor 13 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the third substrate 143.
  • the selection transistor 12 is provided on the fourth substrate 144.
  • the microlens 130, the color filter 120, the protective film 119, the photoelectric conversion section 110, the first plurality of wiring layers 151, the first substrate 141, the second plurality of wiring layers 152, the second substrate 142, the third plurality of wiring layers 153, the third substrate 143, the fourth plurality of wiring layers 154, and the fourth substrate 144 are arranged in this order.
  • the fourth plurality of wiring layers 154 are disposed on the light incident side of the fourth substrate 144.
  • FIG. 18C is a cross-sectional view showing the structure around the third substrate 143.
  • the fourth wiring layers 154 include wiring layer 154a and wiring layer 154b.
  • the third substrate 143, wiring layer 154a, wiring layer 154b, and fourth substrate 144 are arranged in this order.
  • the fourth plurality of wiring layers 154 are electrically connected to each other.
  • the fourth plurality of wiring layers 154 are electrically connected to each other.
  • the fourth plurality of wiring layers 154 are conductors, for example, including a metal.
  • the wiring layer 154a and the wiring layer 154b are electrically connected by the via 154x.
  • the third via 163 penetrates the third substrate 143 and electrically connects the wiring layer 153b and the wiring layer 154a.
  • the third via 163 is a conductor, for example, including a metal.
  • the third plurality of wiring layers 153, the fourth plurality of wiring layers 154, and the third via 163 are electrically connected to the charge accumulation region 35.
  • the imaging device 501 includes a fourth structure 174.
  • the fourth structure 174 includes a fourth plurality of wiring layers 154 and a fourth substrate 144.
  • the third structure 173 and the fourth structure 174 are bonded to each other at a third bonding interface 183.
  • a structure including the third substrate 143 is formed and bonded to the fourth structure 174. More specifically, the third bonding interface 183 is the bonding interface related to this bonding. After bonding, the third via 163 is formed.
  • the wiring layer 153b and the wiring layer 154a constitute a third wiring layer pair 153b, 154a.
  • the third via 163 directly connects the third wiring layer pair 153b, 154a.
  • the third wiring layer pair 153b, 154a is connected using the third via 163 and without using Cu-Cu bonding. This configuration is suitable for providing a fine, low-noise imaging device 501. More generally, the third wiring layer pair 153b, 154a is connected using the third via 163 and without using a conductor pad pair.
  • the imaging device 501 includes one or more pixels 190.
  • One pixel 190, or each of the multiple pixels 190, includes a first structure 171, a second structure 172, a third structure 173, a fourth structure 174, a first via 161, a second via 162, a third via 163, and a charge storage region 35.
  • the first structure 171, the second structure 172, the third structure 173, the fourth structure 174, the first via 161, the second via 162, the third via 163, and the charge storage region 35 may be arranged at a position that overlaps with at least one of the microlens 130 and the color filter 120 in a planar view.
  • the wiring layer 153b is the wiring layer closest to the third substrate 143 among the third multiple wiring layers 153 in the third structure 173.
  • the wiring layer 153b may be the only wiring layer in the third structure 173.
  • the wiring layer 154a is the wiring layer closest to the third substrate 143 among the fourth wiring layers 154 in the fourth structure 174.
  • the wiring layer 154a may be the only wiring layer in the fourth structure 174.
  • the first substrate 141 may include a first semiconductor layer 141x and a first oxide film 141y.
  • the first via 161 may penetrate the first oxide film 141y.
  • the first oxide film 141y may be a buried oxide film.
  • the first oxide film 141y may isolate semiconductor elements in the first substrate 141 while being buried in the first substrate 141.
  • the first oxide film 141y penetrates the first substrate 141.
  • the first oxide film 141y does not have to penetrate the first substrate 141.
  • the second substrate 142 may include a second semiconductor layer 142x and a second oxide film 142y.
  • the second via 162 may penetrate the second oxide film 142y.
  • the second oxide film 142y may be a buried oxide film.
  • the second oxide film 142y may isolate the semiconductor elements in the second substrate 142 while being buried in the second substrate 142.
  • the second oxide film 142y penetrates the second substrate 142.
  • the second oxide film 142y does not have to penetrate the second substrate 142.
  • the third substrate 143 may include a third semiconductor layer 143x and a third oxide film 143y.
  • the third via 163 may penetrate the third oxide film 143y.
  • the third oxide film 143y may be a buried oxide film.
  • the third oxide film 143y may isolate the semiconductor elements in the third substrate 143 while being buried in the third substrate 143.
  • the third oxide film 143y penetrates the third substrate 143.
  • the third oxide film 143y does not have to penetrate the third substrate 143.
  • the first semiconductor layer 141x, the second semiconductor layer 142x, and the third semiconductor layer 143x may contain silicon.
  • the first oxide film 141y, the second oxide film 142y, and the third oxide film 143y may be insulating films.
  • the first oxide film 141y, the second oxide film 142y, and the third oxide film 143y may contain silicon oxide.
  • a first transistor is provided on the first substrate 141.
  • a second transistor is provided on the second substrate 142.
  • a third transistor is provided on the third substrate 143.
  • a fourth transistor is provided on the fourth substrate 144.
  • a first transistor, a second transistor, a third transistor, and a fourth transistor are provided in one pixel 190, or in each of a plurality of pixels 190.
  • a configuration in which a plurality of transistors are provided across four substrates is advantageous in terms of ensuring the size of each transistor.
  • the first transistor is an overflow transistor 14.
  • the second transistor is a reset transistor 13.
  • the third transistor is an amplification transistor 11.
  • the fourth transistor is a selection transistor 12.
  • the gate of the first transistor in the thickness direction of the first substrate 141, the gate of the first transistor is disposed between the photoelectric conversion section 110 and the first substrate 141.
  • the gate of the second transistor is disposed between the photoelectric conversion section 110 and the second substrate 142.
  • the gate of the third transistor is disposed between the photoelectric conversion section 110 and the third substrate 143.
  • the gate of the fourth transistor is disposed between the photoelectric conversion section 110 and the fourth substrate 144.
  • the overflow transistor 14 is provided on the first substrate 141.
  • the reset transistor 13 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the third substrate 143.
  • the selection transistor 12 is provided on the fourth substrate 144. This configuration is advantageous from the viewpoint of reducing the number of vias that penetrate the substrates in the imaging device 501.
  • Tables 4A to 4D show the results of the study.
  • Tables 4A to 4D show the relationship between the substrates on which the various transistors are arranged and the number of vias.
  • the "fourth layer” refers to the transistors provided on the fourth substrate 144.
  • the “number of vias” between the “third layer” and the “fourth layer” is the number of vias that penetrate the third substrate 143 .
  • the fifth embodiment corresponds to transistor arrangement (1) in Table 4A.
  • FIG. 19 is a circuit diagram of an imaging device having transistor arrangement (7) in Table 4B.
  • the reset transistor 13 is provided on the first substrate 141.
  • the overflow transistor 14 is provided on the second substrate 142.
  • the amplification transistor 11 is provided on the third substrate 143.
  • the selection transistor 12 is provided on the fourth substrate 144.
  • the number of wiring layers included in the fourth plurality of wiring layers 154 is not particularly limited, and may be two as shown in the figure, three, or four or more.
  • the third oxide film 143y may be omitted.
  • the method for producing the second structure 172 has been described in steps S101 to S103.
  • This description can be applied to the method for producing the fourth structure 174 of the fifth embodiment after appropriate replacement.
  • the appropriate replacement is as follows: - "Second substrate 142" is changed to "fourth substrate 144"; "Amplification transistor 11 and selection transistor 12” is changed to “selection transistor 12"; "The second plurality of wiring layers 152" is changed to "The fourth plurality of wiring layers 154", etc.
  • steps S104 to S114 a method for fabricating the structure 170 and the conductive structure 176 in the first structure 171 has been described. This description can be applied to a method for fabricating the third structure 173 in the fifth embodiment (excluding the pixel electrode 112) after appropriate replacement.
  • steps S104 to S114 a method for fabricating the structure 170 and the conductive structure 176 in the first structure 171 has been described.
  • This description can be applied to a method for fabricating the second structure 172 in the fifth embodiment (excluding the pixel electrode 112) after appropriate replacement.
  • - "First substrate 141" is changed to “second substrate 142”, ⁇ Replacing "Structure 170” with “Structure”;
  • - "Second structure 172” is changed to "third structure 173”
  • First through hole 189a” is changed to "second through hole”
  • First via 161 is changed to “second via 162”
  • First wiring layers 151” is changed to “second wiring layers 152"; etc.
  • step S105 in the first embodiment can be applied to the description of the fifth embodiment after appropriate replacement.
  • “Reset transistor 13" is changed to "Overflow transistor 14" etc.
  • the manufacturing method of the imaging device 501 of the fifth embodiment can also be modified in the same manner as in the first to fourth embodiments.
  • the manufacturing method includes a third bonding step, a third drilling step, and a third via formation step, in this order.
  • a structure including a third substrate 143 is bonded to a fourth structure 174.
  • a third through hole is formed in the third substrate 143.
  • the third via formation step the third through hole is filled with a third conductor to form a third via 163.
  • the manufacturing method of the imaging device includes a repeating step and a film forming step.
  • unit steps including a raising step, a drilling step, and a via forming step are repeated in this order.
  • the raising step the structure is raised by stacking a substrate above the already formed structure.
  • the drilling step a through hole is formed in the substrate.
  • the via forming step a via is formed in the through hole.
  • a photoelectric conversion film is formed above the structure.
  • the number of times the unit steps are repeated in the repeating step may be two, three, four, or five or more times.
  • the film forming step is performed after the repeating step.
  • Sixth Embodiment 20A and 20B are a circuit diagram and a cross-sectional view, respectively, of an imaging device 601 according to the sixth embodiment.
  • the photoelectric conversion unit 110 is a photodiode.
  • the photoelectric conversion unit 110 is provided in a first substrate 141.
  • the imaging device 601 also includes a transfer transistor 15.
  • the transfer transistor 15 is provided on the first substrate 141.
  • the photoelectric conversion unit 110 and the transfer transistor 15 are included in a pixel 190 of the imaging device 601. In a typical example, the photoelectric conversion unit 110 and the transfer transistor 15 are included in each of the multiple pixels 190 of the imaging device 601.
  • the photoelectric conversion unit 110 is electrically connected to one of the source and drain of the transfer transistor 15.
  • the other of the source and drain of the transfer transistor 15, one of the source and drain of the reset transistor 13, and the gate 11g of the amplification transistor 11 are electrically connected to one of the source and drain of the reset transistor 13.
  • One of the source and drain of the reset transistor 13 constitutes the charge accumulation region 35.
  • the other of the source and drain of the transfer transistor 15 constitutes the charge accumulation region 35.
  • the charge accumulation region 35 is shared by the reset transistor 13 and the transfer transistor 15.
  • the first via 161 is electrically connected to the charge accumulation region 35.
  • the gate 13g of the reset transistor 13 and the gate 15g of the transfer transistor 15 are disposed between the microlens 130 and the first substrate 141.
  • the gate 11g of the amplification transistor 11 and the gate 12g of the selection transistor 12 are disposed between the microlens 130 and the second substrate 142.
  • the photoelectric conversion unit 110 converts light into an electric charge.
  • the transfer transistor 15 transfers the electric charge from the photoelectric conversion unit 110 to the charge accumulation region 35.
  • the photoelectric conversion unit 110 is a photodiode.
  • step S105 is changed so that the transfer transistor 15 and the photodiode are formed on the first substrate 141 together with the reset transistor 13. For this reason, the photodiode is formed, then bonding is performed in step S109, and then the first via 161, the first plurality of wiring layers 151, etc. are formed in steps S111 to S114.
  • the photoelectric conversion unit 110 includes the photoelectric conversion film 111.
  • a transistor is formed on the first substrate 141 in step S105, then bonding is performed in step S109, and then the first via 161, the first wiring layers 151, etc. are formed in steps S111 to S114, and then the photoelectric conversion unit 110 is formed. Since the timing of forming the photoelectric conversion unit 110 can be delayed, the first to fifth embodiments can suppress deterioration of the photoelectric conversion unit 110 during the manufacturing of the imaging device compared to the sixth embodiment. This is advantageous from the viewpoint of realizing a reliable imaging device.
  • the photoelectric conversion film 111 includes an organic material
  • the photoelectric conversion film 111 tends to be easily damaged during manufacturing. For this reason, the above-mentioned deterioration suppression effect is particularly useful when the photoelectric conversion film 111 includes an organic material.
  • FIG. 21 shows a schematic configuration example of a camera system 705 according to this embodiment.
  • the camera system 705 includes a lens optical system 701, an imaging device 702, a system controller 703, and a camera signal processing circuit 704.
  • the camera system 705 may be, for example, a smartphone, a digital camera, a video camera, or an in-vehicle camera.
  • the lens optical system 701 may include, for example, a lens group including an autofocus lens and a zoom lens, and an aperture.
  • the lens optical system 701 focuses light on the imaging surface of the imaging device 702.
  • the imaging devices according to the first to sixth embodiments described above can be widely used as the imaging device 702.
  • the imaging devices additionally described in the first to sixth embodiments can be widely used as the imaging device 702.
  • the system controller 703 controls the entire camera system 705.
  • the system controller 703 is typically a semiconductor integrated circuit, such as a CPU (Central Processing Unit).
  • the signal processing circuit 704 has a function of processing the output signal from the imaging device 702.
  • the signal processing circuit 704 receives output data from the imaging device 702 and performs processes such as gamma correction, color interpolation, spatial interpolation, and auto white balance.
  • the imaging device 702 and the signal processing circuit 704 may be realized as a single semiconductor device.
  • the semiconductor device may be, for example, a so-called SoC (System on a Chip). With such a configuration, electronic devices that include the imaging device 702 as a part thereof can be made smaller.
  • the signal processing circuit 704 is, for example, a DSP (Digital Signal Processor).
  • a camera system can include a lens optical system, an imaging device, and a signal processing circuit.
  • the imaging device receives light that has passed through the lens optical system and outputs a signal.
  • the signal processing circuit processes the signal.
  • Each of the at least one pixel comprises: a first structure including a photoelectric conversion unit that converts light into electric charges, one of a first wiring layer pair, and a first substrate; a second structure including the other of the first wiring layer pair and a second substrate; a first via that penetrates the first substrate and directly connects the first wiring layer pair; a charge storage region provided on any one of a plurality of substrates including the first substrate and the second substrate, storing the charge, and electrically connected to the first via; Equipped with the one of the first wiring layer pair, the first substrate, the other of the first wiring layer pair, and the second substrate are arranged in this order; Imaging device.
  • each of at least one pixel means each of the multiple pixels when there is multiple pixels. This expression means that one pixel when there is only one pixel.
  • Technology 2 is advantageous in terms of suppressing the parasitic capacitance of the charge storage node, including the charge storage region.
  • the first substrate has a first buried oxide film;
  • the first via penetrates the first buried oxide film.
  • Technology 3 is advantageous in terms of suppressing the parasitic capacitance of the charge storage node, including the charge storage region.
  • Each of the at least one pixel comprises: a first transistor provided on the first substrate; a second transistor provided on the second substrate; Equipped with The imaging device according to any one of the first to third aspects.
  • Technology 4 is advantageous in terms of achieving at least one of ensuring the size of the transistor and reducing the size of the imaging device.
  • One of the first transistor and the second transistor is an amplifying transistor that outputs a signal according to a potential of the charge storage region.
  • Technology 5 is advantageous in terms of realizing a high-performance imaging device.
  • Technology 6 is advantageous in terms of realizing a high-performance imaging device.
  • Each of the at least one pixel comprises: an amplifying transistor that outputs a signal corresponding to the potential of the charge storage region; a reset transistor that resets the charge stored in the charge storage region; a selection transistor that determines a timing for outputting the signal from the amplification transistor; Equipped with (a1) the reset transistor is provided on the first substrate, the amplification transistor is provided on the second substrate, and the selection transistor is provided on the second substrate, or (a2) the amplification transistor is provided on the first substrate, the selection transistor is provided on the first substrate, and the reset transistor is provided on the second substrate;
  • the imaging device according to any one of the first to sixth aspects.
  • Technology 7 is advantageous in terms of reducing the number of vias that penetrate the substrate in the imaging device.
  • Each of the at least one pixel comprises: an amplifying transistor that outputs a signal corresponding to the potential of the charge storage region; a reset transistor that resets the charge stored in the charge storage region; an overflow transistor including a gate electrically connected to the charge storage region, the overflow transistor being turned on in response to a potential of the charge storage region to drain the charge from the charge storage region; Equipped with (A1) The overflow transistor is provided on the first substrate, the reset transistor is provided on the first substrate, and the amplification transistor is provided on the second substrate, or (A2) the amplification transistor is provided on the first substrate, the overflow transistor is provided on the second substrate, and the reset transistor is provided on the second substrate;
  • the imaging device according to any one of claims 1 to 7.
  • Technology 8 is advantageous in terms of reducing the number of vias that penetrate the substrate in the imaging device.
  • Each of the at least one pixel comprises: A third structure; and A second via; and Equipped with the second structure has one of a second wiring layer pair; the third structure includes the other of the second wiring layer pair and a third substrate of the plurality of substrates; the second via penetrates the second substrate and directly connects the second wiring layer pair; the one of the second wiring layer pair, the second substrate, the other of the second wiring layer pair, and the third substrate are arranged in this order;
  • the imaging device according to any one of claims 1 to 8.
  • Technology 9 is suitable for providing a fine, low-noise imaging device. Note that with respect to Technology 1 and Technology 9, the other of the first wiring layer pair and one of the second wiring layer pair may be the same or different.
  • Each of the at least one pixel comprises: a first transistor provided on the first substrate; a second transistor provided on the second substrate; a third transistor provided on the third substrate; Equipped with The imaging device according to claim 9.
  • Technology 10 is advantageous in terms of achieving at least one of ensuring the size of the transistor and reducing the size of the imaging device.
  • Each of the at least one pixel comprises: an amplifying transistor that outputs a signal corresponding to the potential of the charge storage region; a reset transistor that resets the charge stored in the charge storage region; a selection transistor that determines a timing for outputting the signal from the amplification transistor; Equipped with (d1) the reset transistor is provided on the first substrate, the amplification transistor is provided on the second substrate, and the selection transistor is provided on the third substrate; (d2) the amplification transistor is provided on the first substrate, the selection transistor is provided on the first substrate, and the reset transistor is provided on the third substrate; (d3) the amplification transistor is provided on the first substrate, the selection transistor is provided on the first substrate, and the reset transistor is provided on the second substrate; (d4) the amplification transistor is provided on the second substrate, the selection transistor is provided on the second substrate, and the reset transistor is provided on the third substrate; (d5) the reset transistor is provided on the first substrate, the amplification transistor is provided on the second substrate, and the selection transistor is provided on the third substrate; (
  • the reset transistor is provided on the second substrate, the amplification transistor is provided on the third substrate, and the selection transistor is provided on the third substrate, or (d7) the reset transistor is provided on the first substrate, the amplification transistor is provided on the third substrate, and the selection transistor is provided on the third substrate.
  • Technology 11 is advantageous in terms of reducing the number of vias that penetrate the substrate in the imaging device.
  • Each of the at least one pixel comprises: an amplifying transistor that outputs a signal corresponding to the potential of the charge storage region; a reset transistor that resets the charge stored in the charge storage region; an overflow transistor including a gate electrically connected to the charge storage region, the overflow transistor being turned on in response to a potential of the charge storage region to drain the charge from the charge storage region; Equipped with (D1)
  • the reset transistor is provided on the first substrate, the overflow transistor is provided on the first substrate, and the amplification transistor is provided on the second substrate.
  • the amplification transistor is provided on the first substrate, the overflow transistor is provided on the second substrate, and the reset transistor is provided on the third substrate;
  • the amplification transistor is provided on the first substrate, the reset transistor is provided on the second substrate, and the overflow transistor is provided on the third substrate;
  • the reset transistor is provided on the first substrate, the overflow transistor is provided on the second substrate, and the amplification transistor is provided on the second substrate.
  • the overflow transistor is provided on the first substrate, the amplification transistor is provided on the second substrate, and the reset transistor is provided on the third substrate.
  • the reset transistor is provided on the first substrate, the amplification transistor is provided on the second substrate, and the overflow transistor is provided on the third substrate.
  • the overflow transistor is provided on the first substrate, the reset transistor is provided on the second substrate, and the amplification transistor is provided on the third substrate, or (D8) The reset transistor is provided on the first substrate, the overflow transistor is provided on the second substrate, and the amplification transistor is provided on the third substrate.
  • Technology 12 is advantageous in terms of reducing the number of vias that penetrate the substrate in the imaging device.
  • Each of the at least one pixel comprises: A fourth structure; and A third via; and Equipped with the third structure body has one of a third wiring layer pair; the fourth structure includes the other of the third wiring layer pair and a fourth substrate of the plurality of substrates; the third via penetrates the third substrate and directly connects the third wiring layer pair; the one of the third wiring layer pair, the third substrate, the other of the third wiring layer pair, and the fourth substrate are arranged in this order;
  • the imaging device according to any one of claims 9 to 12.
  • Technology 13 is suitable for providing a fine, low-noise imaging device. Note that, with respect to Technology 9 and Technology 13, the other of the second wiring layer pair and one of the third wiring layer pair may be the same or different.
  • Each of the at least one pixel comprises: a first transistor provided on the first substrate; a second transistor provided on the second substrate; a third transistor provided on the third substrate; a fourth transistor provided on the fourth substrate; Equipped with 14.
  • Technology 14 is advantageous in terms of achieving at least one of ensuring the size of the transistor and reducing the size of the imaging device.
  • Each of the at least one pixel comprises: an amplifying transistor that outputs a signal corresponding to the potential of the charge storage region; a reset transistor that resets the charge stored in the charge storage region; a selection transistor that determines a timing for outputting the signal from the amplification transistor; an overflow transistor including a gate electrically connected to the charge storage region, the overflow transistor being turned on in response to a potential of the charge storage region to drain the charge from the charge storage region; Equipped with (f1) the overflow transistor is provided on the first substrate, the reset transistor is provided on the second substrate, the amplification transistor is provided on the third substrate, and the selection transistor is provided on the fourth substrate; or (f2) the reset transistor is provided on the first substrate, the overflow transistor is provided on the second substrate, the amplification transistor is provided on the third substrate, and the selection transistor is provided on the fourth substrate. 15.
  • Technology 15 is advantageous in terms of reducing the number of vias that penetrate the substrate in the imaging device.
  • Each of the at least one pixel includes a transistor disposed on the second substrate; the transistor includes a gate; With respect to a thickness direction of the second substrate, the gate is disposed between the photoelectric conversion unit and the second substrate.
  • the imaging device according to any one of claims 1 to 15.
  • Technology 16 is advantageous in terms of realizing a low-noise first transistor.
  • the photoelectric conversion unit includes a photoelectric conversion film.
  • the imaging device according to any one of claims 1 to 16.
  • the configuration of Technology 17 is just one example.
  • the photoelectric conversion film contains an organic material. 18. The imaging device according to claim 17.
  • the configuration of Technology 18 is just one example.
  • a first structure including a photoelectric conversion unit that converts light into electric charges, one of a first wiring layer pair, and a first substrate; a second structure including the other of the first wiring layer pair and a second substrate; a first via penetrating the first substrate; a charge storage region provided on any one of a plurality of substrates including the first substrate and the second substrate, storing the charge, and electrically connected to the first via; Equipped with the one of the first wiring layer pair, the first substrate, the other of the first wiring layer pair, and the second substrate are arranged in this order; the first wiring layer pair is connected using the first via and without using Cu-Cu bonding; Imaging device.
  • Technology 19 is suitable for providing a fine, low-noise imaging device.
  • Technology 20 is suitable for providing a fine, low-noise imaging device.
  • a first structure including a photoelectric conversion film that converts light into electric charges, one of a first wiring layer pair, and a first substrate; a second structure including the other of the first wiring layer pair and a second substrate; a first via that penetrates the first substrate and directly connects the first wiring layer pair; a charge storage region provided on any one of a plurality of substrates including the first substrate and the second substrate, storing the charge, and electrically connected to the first via;
  • a method for manufacturing an imaging device comprising: bonding a structure including the first substrate to the second structure; forming a first through hole in the first substrate; filling the first through hole with a first conductor to form the first via; forming the photoelectric conversion film;
  • the manufacturing method includes, in this order:
  • Technology 21 is suitable for providing a fine, low-noise imaging device.
  • the imaging device includes: A third structure; and A second via; and Equipped with the second structure has one of a second wiring layer pair; the third structure includes the other of the second wiring layer pair and a third substrate of the plurality of substrates; the second via penetrates the second substrate and directly connects the second wiring layer pair;
  • the manufacturing method includes: bonding a structure including the second substrate to the third structure; forming a second through hole in the second substrate; filling the second through hole with a second conductor to form the second via; In this order: The manufacturing method described in Technology 21.
  • Technology 22 is suitable for providing a fine, low-noise imaging device.
  • the imaging device includes: A fourth structure; and A third via; and Equipped with the third structure body has one of a third wiring layer pair; the fourth structure includes the other of the third wiring layer pair and a fourth substrate of the plurality of substrates; the third via penetrates the third substrate and directly connects the third wiring layer pair;
  • the manufacturing method includes: bonding a structure including the third substrate to the fourth structure; forming a third through hole in the third substrate; filling the third through hole with a third conductor to form the third via;
  • Technology 23 is suitable for providing a fine, low-noise imaging device.
  • Technology 24 is suitable for providing a fine, low-noise imaging device.
  • One of the first wiring layer pair is an example of a first wiring.
  • the other of the first wiring layer pair is an example of a second wiring.
  • One of the second wiring layer pair is an example of a third wiring.
  • the other of the second wiring layer pair is an example of a fourth wiring.
  • One of the third wiring layer pair is an example of a fifth wiring.
  • the other of the third wiring layer pair is an example of a sixth wiring.
  • the imaging device of the present disclosure is useful for digital cameras and the like.
  • the imaging device of the present disclosure can be used, for example, in mobile terminals and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

第１構造体１７１は、光電変換部１１０と、第１の配線層対１５１ｂ、１５２ａの一方と、第１基板１４１と、を有する。第２構造体１７２は、第１の配線層対１５１ｂ、１５２ａの他方と、第２基板１４２と、を有する。第１ビア１６１は、第１基板１４１を貫通し、第１の配線層対１５１ｂ、１５２ａを直接接続する。電荷蓄積領域３５は、第１基板１４１及び第２基板１４２を含む複数の基板のいずれかに設けられている。電荷蓄積領域３５は、第１ビア１６１に電気的に接続され、電荷を蓄積する。第１の配線層対１５１ｂ、１５２ａの一方と、第１基板１４１と、第１の配線層対１５１ｂ、１５２ａの他方と、第２基板１４２とは、この順に並べられている。

Description

撮像装置
　本開示は、撮像装置に関する。
　撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ等に用いられている。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型撮像装置、及びＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型撮像装置が知られている。近年、特にカメラ付き携帯電話、スマートフォン等のモバイル機器に搭載される撮像装置は、搭載スペースの制約が大きく、撮像装置の微細化が検討されている。
　微細化の手段として、撮像装置の平面方向だけでなく、高さ方向にも集積化することが考えられる。
　特許文献１では、３次元構造を有するイメージセンサの分離型単位画素として、画素を構成するトランジスタを複数のウエハに設ける構造が開示されている。
特表２００８－５３６３３０号
　微細且つ低ノイズの撮像装置を提供することに適した技術が求められている。
　本開示に係る撮像装置は、
　少なくとも１つの画素を備え、
　前記少なくとも１つの画素のそれぞれは、
　　光を電荷に変換する光電変換部と、第１の配線層対の一方と、第１基板と、を有する第１構造体と、
　　前記第１の配線層対の他方と、第２基板と、を有する第２構造体と、
　　前記第１基板を貫通し、前記第１の配線層対を直接接続する第１ビアと、
　　前記第１基板及び前記第２基板を含む複数の基板のいずれかに設けられ、前記電荷を蓄積し、前記第１ビアに電気的に接続される電荷蓄積領域と、
　を備え、
　前記第１の配線層対の前記一方と、前記第１基板と、前記第１の配線層対の前記他方と、前記第２基板とは、この順に並べられている。
　本開示に係る技術は、微細且つ低ノイズの撮像装置を提供することに適している。
図１Ａは、第１の実施形態に係る撮像装置の回路図である。 図１Ｂは、第１の実施形態に係る撮像装置の断面図である。 図１Ｃは、第１基板の周辺の構造を示す断面図である。 図２は、第１の参考形態に係る撮像装置の断面図である。 図３は、第２の参考形態に係る撮像装置の断面図である。 図４Ａは、表１のトランジスタ配置（６）の撮像装置の回路図である。 図４Ｂは、表１のトランジスタ配置（６）の撮像装置の断面図である。 図５は、表１のトランジスタ配置（４）の撮像装置の回路図である。 図６Ａは、第１の実施形態に係る撮像装置の製造方法の説明図である。 図６Ｂは、第１の実施形態に係る撮像装置の製造方法の説明図である。 図６Ｃは、第１の実施形態に係る撮像装置の製造方法の説明図である。 図６Ｄは、第１の実施形態に係る撮像装置の製造方法の説明図である。 図６Ｅは、第１の実施形態に係る撮像装置の製造方法の説明図である。 図７は、第１の実施形態に係る撮像装置の製造方法のフローチャートである。 図８Ａは、第２の実施形態に係る撮像装置の回路図である。 図８Ｂは、第２の実施形態に係る撮像装置の断面図である。 図９Ａは、第３の実施形態に係る撮像装置の回路図である。 図９Ｂは、第３の実施形態に係る撮像装置の断面図である。 図１０Ａは、第４の実施形態に係る撮像装置の回路図である。 図１０Ｂは、第４の実施形態に係る撮像装置の断面図である。 図１０Ｃは、第２基板の周辺の構造を示す断面図である。 図１１は、表３Ｂのトランジスタ配置（１１）の撮像装置の回路図である。 図１２は、表３Ｂのトランジスタ配置（１２）の撮像装置の回路図である。 図１３は、表３Ｄのトランジスタ配置（１９）の撮像装置の回路図である。 図１４は、表３Ｄのトランジスタ配置（２３）の撮像装置の回路図である。 図１５は、表３Ｄのトランジスタ配置（２４）の撮像装置の回路図である。 図１６は、表３Ｆのトランジスタ配置（３５）の撮像装置の回路図である。 図１７は、表３Ｆのトランジスタ配置（３６）の撮像装置の回路図である。 図１８Ａは、第５の実施形態に係る撮像装置の回路図である。 図１８Ｂは、第５の実施形態に係る撮像装置の断面図である。 図１８Ｃは、第３基板の周辺の構造を示す断面図である。 図１９は、表４Ｂのトランジスタ配置（７）の撮像装置の回路図である。 図２０Ａは、第６の実施形態に係る撮像装置の回路図である。 図２０Ｂは、第６の実施形態に係る撮像装置の断面図である。 図２１は、実施形態によるカメラシステムの構成例を模式的に示す図である。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。実施形態で示される数値、形状、材料、構成要素、構成要素の位置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。
　実施形態において、「上」、「下」等の用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定したり製造途上の撮像装置の部材及び製造装置の姿勢を限定したりする意図ではない。
　実施形態において、「ビア」は、配線層間を繋ぐ配線を指す。ビアは、孔内に設けられた導電体を含む。「トレンチ」は、溝を指す。「基板」は、「ウエハ」とも称されうる。
　実施形態において、特に矛盾のない限り、「接続」及び「電気的に接続」を相互に読み替えてもよい。
　（第１の実施形態）
　図１Ａ及び図１Ｂは、それぞれ、第１の実施形態に係る撮像装置１０１の回路図及び断面図である。撮像装置１０１は、表面照射（ＦＳＩ：Front Side Illumination）型である。撮像装置１０１は、光電変換部１１０、保護膜１１９、カラーフィルタ１２０、マイクロレンズ１３０、リセットトランジスタ１３、増幅トランジスタ１１、選択トランジスタ１２、第１基板１４１、第２基板１４２、第１の複数の配線層１５１、第２の複数の配線層１５２、第１ビア１６１及びビア１６６を含む。これらの要素は、撮像装置１０１の画素１９０に含まれている。典型例では、これらの要素は、撮像装置１０１の複数の画素１９０の各々に含まれている。図１Ｂにおいて、第１の複数の配線層１５１及び第２の複数の配線層１５２は、それぞれ、簡略化して描かれている。
　図１Ａに示すように、撮像装置１０１は、電荷蓄積ノード３０を含む。電荷蓄積ノード３０は、電荷を蓄積する。電荷蓄積ノード３０は、図１Ｂに示す電荷蓄積領域３５を含む。
　光電変換部１１０は、光電変換膜１１１、画素電極１１２及び対向電極１１３を含む。光電変換膜１１１は、画素電極１１２及び対向電極１１３の間に配置されている。光電変換膜１１１は、第１基板１４１の外に位置する。本実施形態では、光電変換膜１１１は、有機材料を含む。ただし、光電変換膜１１１は、無機材料を含むものであってもよい。
　マイクロレンズ１３０は、光を光電変換部１１０に集める集光機能を有する。カラーフィルタ１２０は、色分離を行う。保護膜１１９は、光電変換部１１０を保護する。
　図１Ａに示すように、光電変換部１１０は、リセットトランジスタ１３のソース及びドレインの一方と、増幅トランジスタ１１のゲート１１ｇとに、電気的に接続されている。具体的には、画素電極１１２は、これらに電気的に接続されている。リセットトランジスタ１３のソース及びドレインの一方は、電荷蓄積領域３５を構成している。つまり、電荷蓄積領域３５は、リセットトランジスタ１３に含まれている。電荷蓄積領域３５は、基板に設けられた拡散領域である。増幅トランジスタ１１のソース及びドレインの一方と、選択トランジスタ１２のソース及びドレインの一方とは、電気的に接続されている。
　光電変換部１１０は、具体的には光電変換膜１１１は、光を電荷に変換する。電荷は、電荷蓄積ノード３０に蓄積される。増幅トランジスタ１１のソース及びドレインの他方には、電圧線２１を通じて電源電圧が供給される。増幅トランジスタ１１は、電荷蓄積ノード３０の電位に応じた信号を、選択トランジスタ１２を介して信号線２２に出力する。選択トランジスタ１２は、増幅トランジスタ１１から信号を出力するタイミングを決定する。具体的には、図示しない制御回路によって選択された画素１９０における選択トランジスタ１２のゲート１２ｇに電圧が供給される。これにより、選択トランジスタ１２がターンオンし、そのソース及びドレインの他方から信号が出力される。
　リセットトランジスタ１３のソース及びドレインの他方には、電圧線２３を通じてリセット電圧が供給される。リセットトランジスタ１３は、電荷蓄積ノード３０に蓄積された電荷をリセットする。具体的には、リセットトランジスタ１３のゲート１３ｇに電圧が供給されることにより、リセットトランジスタ１３がターンオンし、リセット電圧が電荷蓄積ノード３０に供給され、電荷蓄積ノード３０の電荷がリセットされる。
　リセットトランジスタ１３は、第１基板１４１に設けられている。増幅トランジスタ１１及び選択トランジスタ１２は、第２基板１４２に設けられている。マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、光電変換部１１０、第１の複数の配線層１５１、第１基板１４１、第２の複数の配線層１５２及び第２基板１４２は、この順に並べられている。第１の複数の配線層１５１は、第１基板１４１よりも光入射側に配置されている。第２の複数の配線層１５２は、第２基板１４２よりも光入射側に配置されている。
　図１Ｃは、第１基板１４１の周辺の構造を示す断面図である。第１の複数の配線層１５１は、配線層１５１ａ及び配線層１５１ｂを含む。光電変換部１１０、配線層１５１ａ、配線層１５１ｂ及び第１基板１４１は、この順に並べられている。第２の複数の配線層１５２は、配線層１５２ａ及び配線層１５２ｂを含む。第１基板１４１、配線層１５２ａ、配線層１５２ｂ及び第２基板１４２は、この順に並べられている。
　第１の複数の配線層１５１は、互いに電気的に接続されている。第１の複数の配線層１５１は、導電体であり、例えば金属を含む。図示の例では、配線層１５１ａ及び配線層１５１ｂは、ビア１５１ｘによって電気的に接続されている。第２の複数の配線層１５２は、互いに電気的に接続されている。第２の複数の配線層１５２は、導電体であり、例えば金属を含む。図示の例では、配線層１５２ａ及び配線層１５２ｂは、ビア１５２ｘによって電気的に接続されている。第１ビア１６１は、第１基板１４１を貫通し、配線層１５１ｂ及び配線層１５２ａを電気的に接続している。第１ビア１６１は、導電体であり、例えば金属を含む。第１の複数の配線層１５１、第２の複数の配線層１５２及び第１ビア１６１は、電荷蓄積領域３５に電気的に接続されている。
　ビア１６６は、配線層１５１ｂ及び電荷蓄積領域３５を電気的に接続している。
　撮像装置１０１は、第１構造体１７１及び第２構造体１７２を含む。第１構造体１７１は、マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、光電変換部１１０、第１の複数の配線層１５１及び第１基板１４１を含む。第２構造体１７２は、第２の複数の配線層１５２及び第２基板１４２を含む。第１構造体１７１及び第２構造体１７２は、第１接合界面１８１において互いに接合されている。
　後述するように、撮像装置１０１の製造において、第１基板１４１を含む構造体１７０が形成され、第２構造体１７２に貼り合わせられる。第１接合界面１８１は、詳細には、この貼り合わせに関する接合界面である。貼り合わせの後、第１ビア１６１が形成される。
　配線層１５１ｂ及び配線層１５２ａは、第１の配線層対１５１ｂ、１５２ａを構成している。第１ビア１６１は、第１の配線層対１５１ｂ、１５２ａを直接接続している。この構成は、微細且つ低ノイズの撮像装置１０１を提供することに適している。以下、この理由について、第１の参考形態と対比しつつ詳細に説明する。
　図２は、第１の参考形態に係る撮像装置８０１の断面図である。撮像装置８０１は、光電変換部８１０、マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、転送トランジスタ１５、リセットトランジスタ１３、増幅トランジスタ１１、選択トランジスタ１２、第１基板８４１、第２基板８４２、複数の配線層８５２及びＣｕ－Ｃｕ接合８６１を含む。Ｃｕ－Ｃｕ接合８６１は、第１Ｃｕパッド８６１ａ及び第２Ｃｕパッド８６１ｂを含む。
　光電変換部８１０は、第１基板８４１に設けられたフォトダイオードである。転送トランジスタ１５は、第１基板８４１に設けられている。リセットトランジスタ１３、増幅トランジスタ１１及び選択トランジスタ１２は、第２基板８４２に設けられている。マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、第１基板８４１、複数の配線層８５２及び第２基板８４２は、この順に並べられている。
　転送トランジスタ１５のソース及びドレインの一方は、光電変換部８１０に接続されている。転送トランジスタ１５のソース及びドレインの他方は、電荷蓄積領域３５を構成している。電荷蓄積領域３５は、Ｃｕ－Ｃｕ接合８６１及び複数の配線層８５２をこの順に介して、リセットトランジスタ１３のソース及びドレインの一方と、増幅トランジスタ１１のゲート１１ｇとに、電気的に接続されている。
　撮像装置８０１は、構造体８７０及び構造体８７２を含む。構造体８７０は、第１Ｃｕパッド８６１ａ及び第１基板８４１を含む。構造体８７２は、第２Ｃｕパッド８６１ｂ、複数の配線層８５２及び第２基板８４２を含む。構造体８７０及び構造体８７２は、接合界面８８１におけるＣｕ－Ｃｕ接合８６１により、互いに接合されている。Ｃｕ－Ｃｕ接合８６１の採用は、微細且つ低ノイズの撮像装置８０１を提供する観点から不利である。なぜなら、Ｃｕ－Ｃｕ接合８６１は、撮像装置８０１のサイズを増大させ易く、また、電荷蓄積ノード３０の寄生容量を増大させ易いためである。
　これに対し、上記の通り、本実施形態では、第１の配線層対１５１ｂ、１５２ａは、第１ビア１６１によって直接接続されている。また、第１の配線層対１５１ｂ、１５２ａは、第１ビア１６１を用いて、且つ、Ｃｕ－Ｃｕ接合を用いずに、接続されている。より一般化すると、第１の配線層対１５１ｂ、１５２ａは、第１ビア１６１を用いて、且つ、導体パッド対を用いずに、接続されている。第１ビア１６１は、撮像装置１０１のサイズを増大させ難く、また、電荷蓄積ノード３０の寄生容量を増大させ難い。このため、この構成は、微細且つ低ノイズの撮像装置１０１を提供することに適している。
　撮像装置１０１は、１つ又は複数の画素１９０を含む。１つの画素１９０は、又は、複数の画素１９０の各々は、第１構造体１７１、第２構造体１７２、第１ビア１６１及び電荷蓄積領域３５を含む。
　平面視においてマイクロレンズ１３０及びカラーフィルタ１２０の少なくとも一方と重複する位置に、第１構造体１７１、第２構造体１７２、第１ビア１６１及び電荷蓄積領域３５が配置されうる。
　本実施形態では、配線層１５１ｂは、第１構造体１７１における第１の複数の配線層１５１のうち、第１基板１４１に最も近い配線層である。配線層１５１ｂは、第１構造体１７１における唯一の配線層であってもよい。いずれの形態も、第１ビア１６１を短くする観点から有利である。このことは、電荷蓄積ノード３０の寄生容量を抑制する観点から有利である。
　本実施形態では、配線層１５２ａは、第２構造体１７２における第２の複数の配線層１５２のうち、第１基板１４１に最も近い配線層である。配線層１５２ａは、第２構造体１７２における唯一の配線層であってもよい。いずれの形態も、第１ビア１６１を短くする観点から有利である。このことは、電荷蓄積ノード３０の寄生容量を抑制する観点から有利である。
　第１基板１４１は、第１半導体層１４１ｘと、第１酸化膜１４１ｙと、を含む。第１ビア１６１は、第１酸化膜１４１ｙを貫通している。第１酸化膜１４１ｙによれば、第１ビア１６１と、第１半導体層１４１ｘとが導通することを回避できる。具体的には、第１酸化膜１４１ｙは、埋め込み酸化膜である。第１酸化膜１４１ｙは、第１基板１４１に埋め込まれた状態で、第１基板１４１における半導体素子を素子分離している。埋め込み酸化膜は、第１半導体層１４１ｘに起因する電荷蓄積ノード３０の寄生容量を低減させうる。図示の例では、第１酸化膜１４１ｙは、第１基板１４１を貫通している。この構成は、第１ビア１６１と、第１半導体層１４１ｘとが導通することを回避する観点から有利である。ただし、第１酸化膜１４１ｙは、第１基板１４１を貫通していなくてもよい。
　本実施形態では、第１半導体層１４１ｘは、シリコンを含む。第１酸化膜１４１ｙは、絶縁膜である。第１酸化膜１４１ｙは、シリコン酸化物を含む。
　上述の説明から理解されるように、第１基板１４１に、第１トランジスタが設けられている。第２基板１４２に、第２トランジスタが設けられている。第２基板１４２に、第３トランジスタが設けられている。具体的には、１つの画素１９０に、又は、複数の画素１９０の各々に、第１トランジスタ、第２トランジスタ及び第３トランジスタが設けられている。このように複数のトランジスタを別々の基板に分けて設ける構成は、個々のトランジスタのサイズを確保する観点から有利である。このことは、低ノイズのトランジスタを実現することに貢献しうる。具体的には、トランジスタのゲート長Ｌ及びゲート幅Ｗの確保が、低ノイズのトランジスタを実現することに貢献しうる。あるいは、複数のトランジスタを別々の基板に分けて設ける構成は、撮像装置１０１を小型化する観点から有利である。
　第１トランジスタ及び第２トランジスタの一方は、増幅トランジスタ１１でありうる。増幅トランジスタ１１のサイズを確保して低ノイズの増幅トランジスタ１１を実現することは、高性能の撮像装置１０１を実現する観点から特に有利である。
　第１トランジスタ及び第２トランジスタの他方は、リセットトランジスタ１３でありうる。第３トランジスタは、選択トランジスタ１２でありうる。
　図示の例では、第１トランジスタは、リセットトランジスタ１３である。第２トランジスタは、増幅トランジスタ１１である。第３トランジスタは、選択トランジスタ１２である。
　本実施形態では、第２トランジスタ（図示の例では増幅トランジスタ１１）のゲートは、第２基板１４２の厚さ方向に関して、光電変換部１１０及び第２基板１４２の間に配置されている。この構成は、低ノイズの第２トランジスタを実現する観点から有利である。以下、この理由について、第２の参考形態と対比しつつ詳細に説明する。
　図３は、第２の参考形態に係る撮像装置９０１の断面図である。撮像装置９０１は、光電変換部９１０、マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、転送トランジスタ１５、リセットトランジスタ１３、増幅トランジスタ１１、選択トランジスタ１２、第１基板９４１、第２基板９４２、配線層９５２、ビア９６１及びビア９６２を含む。
　光電変換部９１０は、第１基板９４１に設けられたフォトダイオードである。転送トランジスタ１５は、第１基板９４１に設けられている。リセットトランジスタ１３、増幅トランジスタ１１及び選択トランジスタ１２は、第２基板９４２に設けられている。マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、第１基板９４１、第２基板９４２及び配線層９５２は、この順に並べられている。
　転送トランジスタ１５のソース及びドレインの一方は、光電変換部９１０に接続されている。転送トランジスタ１５のソース及びドレインの他方は、電荷蓄積領域３５を構成している。電荷蓄積領域３５は、ビア９６１、配線層９５２及びビア９６２をこの順に介して、増幅トランジスタ１１のゲート１１ｇに、電気的に接続されている。
　撮像装置９０１は、構造体９７０及び構造体９７２を含む。構造体９７０は、第１基板９４１を含む。構造体９７２は、配線層９５２及び第２基板９４２を含む。構造体９７０及び構造体９７２は、接合界面９８１において、互いに接合されている。
　第２の参考形態では、ビア９６１が、第１基板９４１側から配線層９５２側へと第２基板９４２を貫通し、配線層９５２に接続されている。増幅トランジスタ１１のゲート１１ｇは、第２基板９４２よりも配線層９５２側に位置し、ビア９６２によって配線層９５２に接続されている。このようにして、ビア９６１、配線層９５２及びビア９６２によって、電荷蓄積領域３５及びゲート１１ｇを接続する電気経路９６５が構成されている。
　図３において、ゲート１１ｇは、第２基板９４２よりも下に位置する。電気経路９６５のビア９６１は、電荷蓄積領域３５側から第２基板９４２を貫通して下向きに延びている。その後、電気経路９６５は、上方向に戻ってゲート１１ｇに至る戻り部９６６を有している。ゲート１１ｇが第２基板９４２よりも下に位置し、ビア９６１が第２基板９４２を下向きに貫通する構成においては、ビア９６１の周辺部９６７において第２基板９４２にゲート１１ｇを配置することは難しい。
　これに対し、上記の通り、本実施形態では、第２トランジスタ（図示の例では増幅トランジスタ１１）のゲートは、第２基板１４２の厚さ方向に関して、光電変換部１１０及び第２基板１４２の間に配置されている。この構成では、第２基板１４２を貫通するビアなしで、第１ビア１６１により、電荷蓄積領域３５と第２トランジスタのゲートとを電気的に接続できる。このため、第２基板１４２を貫通するビアに由来するゲートの配置の制約が課されない。このことは、第２トランジスタの不要な小型化を回避し、低ノイズの第２トランジスタを実現する観点から有利である。
　本実施形態では、第１基板１４１の厚さ方向に関して、第１トランジスタ（図示の例ではリセットトランジスタ１３）のゲートは、光電変換部１１０及び第１基板１４１の間に配置されている。第２基板１４２の厚さ方向に関して、第３トランジスタ（図示の例では選択トランジスタ１２）のゲートは、光電変換部１１０及び第２基板１４２の間に配置されている。
　本実施形態では、リセットトランジスタ１３は、第１基板１４１に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第２基板１４２に設けられている。この構成は、撮像装置１０１において基板を貫通するビアの本数を抑える観点から有利である。基板を貫通するビアの本数を抑えることにより、ビアを配置するために必要な領域を小さくすることができる。このことは、トランジスタのサイズを確保する観点から有利である。また、基板を貫通するビアの本数を抑えることにより、撮像装置１０１の製造が容易となる。このことは、撮像装置１０１の信頼性を向上させることに貢献しうる。
　具体的には、本実施形態では、１つの画素１９０に、又は、複数の画素１９０の各々に、リセットトランジスタ１３、増幅トランジスタ１１及び選択トランジスタ１２が設けられている。この点は、図４Ａから図５の例についても同様である。
　本発明者らの検討によれば、トランジスタの配置を工夫することにより、トランジスタを接続するために基板を貫通するビアの本数を抑えることが可能である。表１に、検討結果を示す。表１は、各種トランジスタが配置される基板と、上記本数との関係を示す。具体的には、表１において、
・「ＲＸ」は、リセットトランジスタ１３である。
・「ＳＦ」は、増幅トランジスタ１１である。
・「ＳＥＬ」は、選択トランジスタ１２である。
・「１層目」は、第１基板１４１に設けられるトランジスタである。
・「２層目」は、第２基板１４２に設けられるトランジスタである。
・「１層目」及び「２層目」の間の「Ｖｉａ本数」は、第１基板１４１を貫通するビアの本数である。
　なお、「ＲＸ」は、リセットトランジスタ１３を限定的に解釈する趣旨の表現ではない。「ＳＦ」、「ＳＥＬ」及び後述の「ＯＦ」についても同様である。
　図１Ｂから理解されるように、第１の実施形態は、表１のトランジスタ配置（１）に対応する。
　図４Ａ及び図４Ｂは、それぞれ、表１のトランジスタ配置（６）の撮像装置の回路図及び断面図である。図５は、表１のトランジスタ配置（４）の撮像装置の回路図である。図１Ａ、図４Ａ及び図５の電気回路は、電気的に等価である。
　表１のトランジスタ配置（６）すなわち図４Ａ及び図４Ｂの例では、増幅トランジスタ１１は、第１基板１４１に設けられている。選択トランジスタ１２は、第１基板１４１に設けられている。リセットトランジスタ１３は、第２基板１４２に設けられている。
　表１のトランジスタ配置（４）すなわち図５の例では、リセットトランジスタ１３は、第１基板１４１に設けられている。増幅トランジスタ１１は、第１基板１４１に設けられている。選択トランジスタ１２は、第２基板１４２に設けられている。
　撮像装置１０１に種々の改変を適用可能である。第１の複数の配線層１５１が含む配線層の数は、特に限定されず、図示するように２であってもよく、３であってもよく、４以上であってもよい。第２の複数の配線層１５２が含む配線層の数は、特に限定されず、図示するように２であってもよく、３であってもよく、４以上であってもよい。撮像装置１０１における一部の要素は、省略可能である。例えば、保護膜１１９、カラーフィルタ１２０及びマイクロレンズ１３０は、省略可能である。撮像装置１０１における画素１９０の数は、１つであってもよく、複数であってもよい。第１酸化膜１４１ｙは、なくてもよい。
　図６Ａから図６Ｅは、第１の実施形態に係る撮像装置１０１の製造方法の説明図である。図７は、第１の実施形態に係る撮像装置１０１の製造方法のフローチャートである。以下、図６Ａから図６Ｅ及び図７を参照しながら、撮像装置１０１の製造方法を説明する。
　図６Ａの部分（１）から部分（３）及び図７のステップＳ１０１からＳ１０３では、第２構造体１７２が形成される。図６Ｂの部分（４）から部分（７）及び図７のステップＳ１０４からＳ１０７では、構造体１７０が形成される。図６Ｃの部分（８）から部分（１０）及び図７のステップＳ１０８からＳ１１０では、第２構造体１７２及び構造体１７０の接合体が形成される。図６Ｄの部分（１１）から部分（１３）及び図７のステップＳ１１１からＳ１１３では、配線層１５１ｂまでの構造が形成される。図６Ｅの部分（１４）及び部分（１５）及び図７のステップＳ１１４及びＳ１１５では、配線層１５１ｂよりも上の構造が形成される。以下、撮像装置１０１の製造方法について、具体的に説明する。
　ステップＳ１０１において、図６Ａの部分（１）に示すように、第２基板１４２を準備する。
　次に、ステップＳ１０２において、図６Ａの部分（２）に示すように、第２基板１４２に増幅トランジスタ１１及び選択トランジスタ１２を形成する。増幅トランジスタ１１及び選択トランジスタ１２を覆うように、第２基板１４２よりも上に絶縁膜１８６ａを形成する。そして、絶縁膜１８６ａの上面１８６ａｓを平坦化する。この例では、絶縁膜１８６ａは、シリコン酸化膜である。
　次に、ステップＳ１０３において、図６Ａの部分（３）に示すように、第２の複数の配線層１５２を形成する。具体的には、配線層の形成と、絶縁部の形成とを、交互に繰り返す。これにより、第２基板１４２よりも上において第２の複数の配線層１５２が絶縁膜１８６に覆われた構成が形成される。絶縁膜１８６の上面１８６ｓを平坦化する。絶縁膜１８６は、絶縁膜１８６ａを含む。この例では、絶縁膜１８６は、シリコン酸化膜である。こうして、第２構造体１７２が得られる。
　ステップＳ１０４において、図６Ｂの部分（４）に示すように、第１基板１４１を準備する。この例では、第１基板１４１として、ＳＯＩ(Silicon on Insulator)基板が準備される。具体的には、準備される第１基板１４１は、シリコン膜１４１ａ、絶縁膜１４１ｂ及びシリコン膜１４１ｃがこの順に積層された積層基板である。この例では、絶縁膜１４１ｂは、シリコン酸化膜である。
　次に、ステップＳ１０５において、図６Ｂの部分（５）に示すように、第１基板１４１にリセットトランジスタ１３を形成する。リセットトランジスタ１３を覆うように、第１基板１４１よりも上に絶縁膜１８５ａを形成する。そして、絶縁膜１８５ａの上面１８５ａｓを平坦化する。
　次に、ステップＳ１０６において、図６Ｂの部分（６）に示すように、絶縁膜１８５ａの上面１８５ａｓに、支持基板１８７を貼り付ける。
　次に、ステップＳ１０７において、図６Ｂの部分（７）に示すように、支持基板１８７の反対側から、第１基板１４１を薄化させる。薄化は、例えば、研削により行われる。図示の例では、薄化により、シリコン膜１４１ａが選択的に除去され、絶縁膜１４１ｂの下面１４１ｂｓが露出する。こうして、シリコン膜１４１ａが除去された第１基板１４１を含み、支持基板１８７に支持された構造体１７０が得られる。
　次に、ステップＳ１０８において、図６Ｃの部分（８）に示すように、絶縁膜１４１ｂの下面１４１ｂｓ及び絶縁膜１８６の上面１８６ｓを重ね合わせる。こうして、第２構造体１７２及び構造体１７０を重ね合わせる。
　次に、ステップＳ１０９において、図６Ｃの部分（９）に示すように、下面１４１ｂｓ及び上面１８６ｓを接合させる。接合は、例えば、プラズマ活性化、圧力の印加等により行われる。これにより、第２構造体１７２及び構造体１７０が接合される。図６Ｃの部分（９）において、第２構造体１７２及び構造体１７０の接合界面である第１接合界面１８１が示されている。
　次に、ステップＳ１１０において、図６Ｃの部分（１０）に示すように、構造体１７０から支持基板１８７を剥がす。
　次に、ステップＳ１１１において、図６Ｄの部分（１１）に示すように、絶縁膜１８５ａの上面１８５ａｓにトレンチ１８８ａ及びトレンチ１８８ｂを形成する。
　次に、ステップＳ１１２において、図６Ｄの部分（１２）に示すように、第１貫通孔１８９ａ及び貫通孔１８９ｂを形成する。第１貫通孔１８９ａは、トレンチ１８８ａに連通し、絶縁膜１８５ａ内、シリコン膜１４１ｃ内、絶縁膜１４１ｂ内及び絶縁膜１８６内をこの順に延び、配線層１５２ａを露出させる。貫通孔１８９ｂは、トレンチ１８８ｂに連通し、絶縁膜１８５ａ内を延び、リセットトランジスタ１３のゲート１３ｇを露出させる。
　次に、ステップＳ１１３において、図６Ｄの部分（１３）に示すように、第１貫通孔１８９ａ、トレンチ１８８ａ、貫通孔１８９ｂ及びトレンチ１８８ｂを、導電体で埋める。導電体は、例えば金属である。第１貫通孔１８９ａにおける導電体は、第１ビア１６１を構成する。貫通孔１８９ｂにおける導電体は、ビア１６７を構成する。トレンチ１８８ａ及びトレンチ１８８ｂにおける導電体は、配線層１５１ｂを構成する。本実施形態では、第１ビア１６１、ビア１６７及び配線層１５１ｂが、導電体を埋める単一作業で形成される。
　次に、ステップＳ１１４において、図６Ｅの部分（１４）に示すように、配線層１５１ｂよりも上の導電構造１７６を形成する。導電構造１７６は、第１の複数の配線層１５１のうち配線層１５１ｂ以外の部分と、画素電極１１２とを含む。以下、ステップＳ１１４の詳細について、説明する。
　第１に、ステップＳ１１４において、第１の複数の配線層１５１のうち、配線層１５１ｂ以外の部分を形成する。具体的には、配線層の形成及びその後の絶縁部の形成を一回ずつ行う、又は、配線層の形成及び絶縁部の形成を交互に繰り返す。これにより、第２基板１４２よりも上において、第１の複数の配線層１５１が絶縁膜１８５に覆われた構成が形成される。絶縁膜１８５の上面１８５ｓを平坦化する。絶縁膜１８５は、絶縁膜１８５ａを含む。この例では、絶縁膜１８５は、シリコン酸化膜である。
　第２に、ステップＳ１１４において、絶縁膜１８５の上面１８５ｓに、画素電極１１２を形成する。
　次に、ステップＳ１１５において、図６Ｅの部分（１５）に示すように、導電構造１７６よりも上に、光電変換膜１１１、対向電極１１３、保護膜１１９、カラーフィルタ１２０及びマイクロレンズ１３０を形成する。光電変換膜１１１は、例えば、真空蒸着法、スピンコート法等により形成される。上述の通り、本実施形態では、光電変換膜１１１は、有機材料を含む。
　以上の説明から理解されるように、本実施形態に係る製造方法は、第１接合ステップと、第１穿孔ステップと、第１ビア形成ステップと、第１膜形成ステップと、をこの順に含む。第１接合ステップにおいて、第２構造体１７２に、第１基板１４１を含む構造体１７０を接合する。第１穿孔ステップにおいて、第１基板１４１に、第１貫通孔１８９ａを形成する。第１ビア形成ステップにおいて、第１貫通孔１８９ａを第１導電体で埋めることにより、第１ビア１６１を形成する。第１膜形成ステップにおいて、光電変換膜１１１を形成する。
　上記の製造方法では、ステップＳ１０５の直後において、第１の複数の配線層１５１に属する配線層を形成しない。このことは、第１貫通孔１８９ａ及び第１ビア１６１を短くしうる。これにより、撮像装置１０１の製造が容易となる。このことは、撮像装置１０１の信頼性を向上させることに貢献しうる。ただし、ステップＳ１０５の直後において、第１の複数の配線層１５１のうちの一部又は全部を形成してもよい。
　上述の説明から理解されるように、第１の複数の配線層１５１に代えて、単一の配線層を採用することが可能である。この場合、ステップＳ１１４において、配線層は形成されない。また、第２の複数の配線層１５２に代えて、単一の配線層を採用することが可能である。この場合、ステップＳ１０３において、形成される配線層の数は１つである。
　ステップＳ１０４において準備される第１基板１４１は、ＳＯＩ基板でなくてもよい。例えば、ステップＳ１０４において、第１基板１４１として、シリコン基板を準備してもよい。その場合の一例では、第１基板１４１に、絶縁膜を形成する。そして、ステップＳ１０９において、形成した絶縁膜と、絶縁膜１８６とを接合する。第１基板１４１に形成する絶縁膜は、例えば、シリコン酸化膜である。
　ステップＳ１０９において、接着剤、バンプ、導体パッド対等により、第２構造体１７２及び構造体１７０を接合してもよい。その場合、その接合態様に応じた接合準備がなされうる。導体パッド対による接合は、例えば、Ｃｕ－Ｃｕ接合である。
　ステップＳ１０７の薄化は、第１貫通孔１８９ａ及び第１ビア１６１を短くしうる。ただし、この薄化は、必須ではない。また、ステップＳ１１３において、第１ビア１６１、ビア１６７及び配線層１５１ｂを、導電体を埋める単一作業で形成することは必須ではない。
　上述の説明において、第１酸化膜１４１ｙの形成の説明は省略している。第１酸化膜１４１ｙは、適宜の方法により形成されうる。
　以下、他の実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。
　（第２の実施形態）
　図８Ａ及び図８Ｂは、それぞれ、第２の実施形態に係る撮像装置２０１の回路図及び断面図である。撮像装置２０１は、オーバーフロートランジスタ１４を含む。オーバーフロートランジスタ１４は、撮像装置２０１の画素１９０に含まれている。典型例では、オーバーフロートランジスタ１４は、撮像装置２０１の複数の画素１９０の各々に含まれている。
　光電変換部１１０は、リセットトランジスタ１３のソース及びドレインの一方と、オーバーフロートランジスタ１４のソース及びドレインの一方と、オーバーフロートランジスタ１４のゲート１４ｇと、増幅トランジスタ１１のゲート１１ｇとに、電気的に接続されている。具体的には、画素電極１１２は、これらに電気的に接続されている。リセットトランジスタ１３のソース及びドレインの一方は、電荷蓄積領域３５を構成している。また、オーバーフロートランジスタ１４のソース及びドレインの一方は、電荷蓄積領域３５を構成している。つまり、電荷蓄積領域３５は、リセットトランジスタ１３及びオーバーフロートランジスタ１４によって共有されている。第１ビア１６１は、電荷蓄積領域３５に電気的に接続されている。
　オーバーフロートランジスタ１４のソース及びドレインの他方には、電圧線２４を通じて電圧が印加されている。上述の通り、オーバーフロートランジスタ１４のゲート１４ｇは、電荷蓄積領域３５に電気的に接続されている。強い光が光電変換部１１０に入射すると、電荷蓄積領域３５の電荷が増加し、オーバーフロートランジスタ１４がターンオンする。これにより、電荷蓄積領域３５に蓄積された過剰な電荷が、オーバーフロートランジスタ１４を介して排出される。これにより、各種トランジスタが保護され、撮像装置２０１の安全性が確保される。
　撮像装置２０１は、リセットトランジスタ１３、オーバーフロートランジスタ１４、増幅トランジスタ１１及び選択トランジスタ１２の４つのトランジスタを含む。４つのトランジスタのうちの２つが第１基板１４１に設けられ、残る２つが第２基板１４２に設けられている。トランジスタを２つずつ別々の基板に分けて設ける構成は、個々のトランジスタのサイズを確保する観点から有利である。あるいは、この構成は、撮像装置２０１を小型化する観点から有利である。
　第１基板１４１の厚さ方向に関して、オーバーフロートランジスタ１４のゲート１４ｇは、光電変換部１１０及び第１基板１４１の間に配置されている。
　リセットトランジスタ１３及びオーバーフロートランジスタ１４は、第１基板１４１に設けられている。増幅トランジスタ１１及び選択トランジスタ１２は、第２基板１４２に設けられている。この構成は、撮像装置２０１において基板を貫通するビアの本数を抑える観点から有利である。
　具体的には、１つの画素１９０に、又は、複数の画素１９０の各々に、リセットトランジスタ１３、オーバーフロートランジスタ１４、増幅トランジスタ１１及び選択トランジスタ１２が設けられている。この点は、図９Ａから図１９の例についても同様である。
　本発明者らの検討によれば、第２の実施形態においても、第１の実施形態と同様、トランジスタの配置を工夫することにより、トランジスタを接続するために基板を貫通するビアの本数を抑えることが可能である。表２に、検討結果を示す。表２は、各種トランジスタが配置される基板と、上記本数と、の関係を示す。具体的には、表２において、
・「ＯＦ」は、オーバーフロートランジスタ１４である。
　図８Ｂから理解されるように、第２の実施形態は、表２のトランジスタ配置（１）に対応する。
　第２の実施形態に係る撮像装置２０１の製造方法は、第１の実施形態に係る撮像装置１０１の製造方法に対し、オーバーフロートランジスタ１４の形成を追加したものである。具体的には、ステップＳ１０５において、第１基板１４１に、リセットトランジスタ１３とともに、オーバーフロートランジスタ１４を形成する。リセットトランジスタ１３及びオーバーフロートランジスタ１４を覆うように、第１基板１４１よりも上に絶縁膜１８５ａを形成する。
　（第３の実施形態）
　図９Ａ及び図９Ｂは、それぞれ、第３の実施形態に係る撮像装置３０１の回路図及び断面図である。
　リセットトランジスタ１３及びオーバーフロートランジスタ１４は、第２基板１４２に設けられている。増幅トランジスタ１１及び選択トランジスタ１２は、第１基板１４１に設けられている。
　ビア１６６は、配線層１５１ｂ及び増幅トランジスタ１１のゲート１１ｇを電気的に接続している。
　本実施形態では、第１基板１４１の厚さ方向に関して、増幅トランジスタ１１のゲート１１ｇ及び選択トランジスタ１２のゲート１２ｇは、光電変換部１１０及び第１基板１４１の間に配置されている。第２基板１４２の厚さ方向に関して、リセットトランジスタ１３のゲート１３ｇ及びオーバーフロートランジスタ１４のゲート１４ｇは、光電変換部１１０及び第２基板１４２の間に配置されている。
　リセットトランジスタ１３及びオーバーフロートランジスタ１４は、第２基板１４２に設けられている。増幅トランジスタ１１及び選択トランジスタ１２は、第１基板１４１に設けられている。この構成は、撮像装置３０１において基板を貫通するビアの本数を抑える観点から有利である。
　図９Ｂから理解されるように、第３の実施形態は、表２のトランジスタ配置（６）に対応する。
　第３の実施形態に係る撮像装置３０１の製造方法は、第２の実施形態に係る撮像装置２０１の製造方法に対し、トランジスタに関するステップを変更したものである。すなわち、ステップＳ１０２において、第２基板１４２にリセットトランジスタ１３及びオーバーフロートランジスタ１４を形成する。リセットトランジスタ１３及びオーバーフロートランジスタ１４を覆うように、第２基板１４２よりも上に絶縁膜１８６ａを形成する。ステップＳ１０５において、増幅トランジスタ１１及び選択トランジスタ１２を形成する。増幅トランジスタ１１及び選択トランジスタ１２を覆うように、第１基板１４１よりも上に絶縁膜１８５ａを形成する。ステップＳ１１２において、貫通孔１８９ｂは、トレンチ１８８ｂに連通し、絶縁膜１８５ａ内を延び、選択トランジスタ１２のゲート１２ｇを露出させる。
　第３の実施形態に係る図９Ａ及び第２の実施形態に係る図８Ａの電気回路は、電気的に等価である。ここで、第３の実施形態と第２の実施形態とを対比する。第３の実施形態では、増幅トランジスタ１１が設けられた基板である第１基板１４１を、第１ビア１６１が貫通している。これに対し、第２の実施形態では、増幅トランジスタ１１が設けられた基板である第２基板１４２を第１ビア１６１が貫通することがない。第２の実施形態では、第２基板１４２において増幅トランジスタ１１を実装可能な面積が、第１ビア１６１によって制限され難い。このことは、増幅トランジスタ１１のサイズを確保する観点から有利である。
　（第４の実施形態）
　図１０Ａ及び図１０Ｂは、それぞれ、第４の実施形態に係る撮像装置４０１の回路図及び断面図である。撮像装置４０１は、第３基板１４３、第３の複数の配線層１５３及び第２ビア１６２を含む。これらの要素は、撮像装置４０１の画素１９０に含まれている。典型例では、これらの要素は、撮像装置４０１の複数の画素１９０の各々に含まれている。
　リセットトランジスタ１３及びオーバーフロートランジスタ１４は、第１基板１４１に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第３基板１４３に設けられている。マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、光電変換部１１０、第１の複数の配線層１５１、第１基板１４１、第２の複数の配線層１５２、第２基板１４２、第３の複数の配線層１５３及び第３基板１４３は、この順に並べられている。第３の複数の配線層１５３は、第３基板１４３よりも光入射側に配置されている。
　図１０Ｃは、第２基板１４２の周辺の構造を示す断面図である。第３の複数の配線層１５３は、配線層１５３ａ及び配線層１５３ｂを含む。第２基板１４２、配線層１５３ａ、配線層１５３ｂ及び第３基板１４３は、この順に並べられている。
　第３の複数の配線層１５３は、互いに電気的に接続されている。第３の複数の配線層１５３は、導電体であり、例えば金属を含む。図示の例では、配線層１５３ａ及び配線層１５３ｂは、ビア１５３ｘによって電気的に接続されている。第２ビア１６２は、第２基板１４２を貫通し、配線層１５２ｂ及び配線層１５３ａを電気的に接続している。第２ビア１６２は、導電体であり、例えば金属を含む。第２の複数の配線層１５２、第３の複数の配線層１５３及び第２ビア１６２は、電荷蓄積領域３５に電気的に接続されている。
　撮像装置４０１は、第３構造体１７３を含む。第３構造体１７３は、第３の複数の配線層１５３及び第３基板１４３を含む。第２構造体１７２及び第３構造体１７３は、第２接合界面１８２において互いに接合されている。
　後述するように、撮像装置４０１の製造において、第２基板１４２を含む構造体が形成され、第３構造体１７３に貼り合わせられる。第２接合界面１８２は、詳細には、この貼り合わせに関する接合界面である。貼り合わせの後、第２ビア１６２が形成される。
　配線層１５２ｂ及び配線層１５３ａは、第２の配線層対１５２ｂ、１５３ａを構成している。第２ビア１６２は、第２の配線層対１５２ｂ、１５３ａを直接接続している。また、第２の配線層対１５２ｂ、１５３ａは、第２ビア１６２を用いて、且つ、Ｃｕ－Ｃｕ接合を用いずに、接続されている。この構成は、微細且つ低ノイズの撮像装置４０１を提供することに適している。より一般化すると、第２の配線層対１５２ｂ、１５３ａは、第２ビア１６２を用いて、且つ、導体パッド対を用いずに、接続されている。
　撮像装置４０１は、１つ又は複数の画素１９０を含む。１つの画素１９０は、又は、複数の画素１９０の各々は、第１構造体１７１、第２構造体１７２、第３構造体１７３、第１ビア１６１、第２ビア１６２及び電荷蓄積領域３５を含む。
　平面視においてマイクロレンズ１３０及びカラーフィルタ１２０の少なくとも一方と重複する位置に、第１構造体１７１、第２構造体１７２、第３構造体１７３、第１ビア１６１、第２ビア１６２及び電荷蓄積領域３５が配置されうる。
　本実施形態では、配線層１５２ｂは、第２構造体１７２における第２の複数の配線層１５２のうち、第２基板１４２に最も近い配線層である。配線層１５２ｂは、第２構造体１７２における唯一の配線層であってもよい。
　本実施形態では、配線層１５３ａは、第３構造体１７３における第３の複数の配線層１５３のうち、第２基板１４２に最も近い配線層である。配線層１５３ａは、第３構造体１７３における唯一の配線層であってもよい。
　第１基板１４１は、第１半導体層１４１ｘと、第１酸化膜１４１ｙと、を含みうる。第１ビア１６１は、第１酸化膜１４１ｙを貫通しうる。具体的には、第１酸化膜１４１ｙは、埋め込み酸化膜でありうる。第１酸化膜１４１ｙは、第１基板１４１に埋め込まれた状態で、第１基板１４１における半導体素子を素子分離しうる。一例では、第１酸化膜１４１ｙは、第１基板１４１を貫通している。ただし、第１酸化膜１４１ｙは、第１基板１４１を貫通していなくてもよい。
　第２基板１４２は、第２半導体層１４２ｘと、第２酸化膜１４２ｙと、を含みうる。第２ビア１６２は、第２酸化膜１４２ｙを貫通しうる。具体的には、第２酸化膜１４２ｙは、埋め込み酸化膜でありうる。第２酸化膜１４２ｙは、第２基板１４２に埋め込まれた状態で、第２基板１４２における半導体素子を素子分離しうる。一例では、第２酸化膜１４２ｙは、第２基板１４２を貫通している。ただし、第２酸化膜１４２ｙは、第２基板１４２を貫通していなくてもよい。
　第１半導体層１４１ｘ及び第２半導体層１４２ｘは、シリコンを含みうる。第１酸化膜１４１ｙ及び第２酸化膜１４２ｙは、絶縁膜でありうる。第１酸化膜１４１ｙ及び第２酸化膜１４２ｙは、シリコン酸化物を含みうる。
　上述の説明から理解されるように、第１基板１４１に、第１トランジスタが設けられている。第２基板１４２に、第２トランジスタが設けられている。第３基板１４３に、第３トランジスタが設けられている。具体的には、１つの画素１９０に、又は、複数の画素１９０の各々に、第１トランジスタ、第２トランジスタ及び第３トランジスタが設けられている。複数のトランジスタを３つの基板に分けて設ける構成は、個々のトランジスタのサイズを確保する観点から有利である。本実施形態では、第１基板１４１に、第４トランジスタが設けられている。
　図示の例では、第１トランジスタは、リセットトランジスタ１３である。第２トランジスタは、増幅トランジスタ１１である。第３トランジスタは、選択トランジスタ１２である。第４トランジスタは、オーバーフロートランジスタ１４である。
　上述の通り、増幅トランジスタ１１のサイズを確保して低ノイズの増幅トランジスタ１１を実現することは、高性能の撮像装置４０１を実現する観点から特に有利である。この観点から、トランジスタの数が相対的に少ない基板に、増幅トランジスタ１１を設けることは有効である。本実施形態では、１つの画素１９０において、第１基板１４１におけるトランジスタの数は２つであり、第２基板１４２におけるトランジスタの数は１つである。増幅トランジスタ１１は、第２基板１４２に設けられている。このため、本実施形態は、上記観点に適合している。
　本実施形態では、第１基板１４１の厚さ方向に関して、第１トランジスタのゲート及び第４トランジスタのゲートは、光電変換部１１０及び第１基板１４１の間に配置されている。第２基板１４２の厚さ方向に関して、第２トランジスタのゲートは、光電変換部１１０及び第２基板１４２の間に配置されている。第３基板１４３の厚さ方向に関して、第３トランジスタのゲートは、光電変換部１１０及び第３基板１４３の間に配置されている。
　本実施形態では、リセットトランジスタ１３は、第１基板１４１に設けられている。オーバーフロートランジスタ１４は、第１基板１４１に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第３基板１４３に設けられている。この構成は、撮像装置４０１において基板を貫通するビアの本数を抑える観点から有利である。
　本発明者らの検討によれば、第４の実施形態においても、第１から第３の実施形態と同様、トランジスタの配置を工夫することにより、トランジスタを接続するために基板を貫通するビアの本数を抑えることが可能である。表３Ａから表３Ｆに、検討結果を示す。表３Ａから表３Ｆは、各種トランジスタが配置される基板と、上記本数との関係を示す。具体的には、表３Ａから表３Ｆにおいて、
・「３層目」は、第３基板１４３に設けられるトランジスタである。
・「２層目」及び「３層目」の間の「Ｖｉａ本数」は、第２基板１４２を貫通するビアの本数である。
　図１０Ｂから理解されるように、第４実施形態は、表３Ａのトランジスタ配置（１）に対応する。
　図１１は、表３Ｂのトランジスタ配置（１１）の撮像装置の回路図である。図１１の例では、増幅トランジスタ１１は、第１基板１４１に設けられている。選択トランジスタ１２は、第１基板１４１に設けられている。オーバーフロートランジスタ１４は、第２基板１４２に設けられている。リセットトランジスタ１３は、第３基板１４３に設けられている。
　図１２は、表３Ｂのトランジスタ配置（１２）の撮像装置の回路図である。図１２の例では、増幅トランジスタ１１は、第１基板１４１に設けられている。選択トランジスタ１２は、第１基板１４１に設けられている。リセットトランジスタ１３は、第２基板１４２に設けられている。オーバーフロートランジスタ１４は、第３基板１４３に設けられている。
　図１３は、表３Ｄのトランジスタ配置（１９）の撮像装置の回路図である。図１３の例では、リセットトランジスタ１３は、第１基板１４１に設けられている。オーバーフロートランジスタ１４は、第２基板１４２に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第３基板１４３に設けられている。
　図１４は、表３Ｄのトランジスタ配置（２３）の撮像装置の回路図である。図１４の例では、オーバーフロートランジスタ１４は、第１基板１４１に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第２基板１４２に設けられている。リセットトランジスタ１３は、第３基板１４３に設けられている。
　図１５は、表３Ｄのトランジスタ配置（２４）の撮像装置の回路図である。図１５の例では、リセットトランジスタ１３は、第１基板１４１に設けられている。増幅トランジスタ１１は、第２基板１４２に設けられている。選択トランジスタ１２は、第２基板１４２に設けられている。オーバーフロートランジスタ１４は、第３基板１４３に設けられている。
　図１６は、表３Ｆのトランジスタ配置（３５）の撮像装置の回路図である。図１６の例では、オーバーフロートランジスタ１４は、第１基板１４１に設けられている。リセットトランジスタ１３は、第２基板１４２に設けられている。増幅トランジスタ１１は、第３基板１４３に設けられている。選択トランジスタ１２は、第３基板１４３に設けられている。
　図１７は、表３Ｆのトランジスタ配置（３６）の撮像装置の回路図である。図１７の例では、リセットトランジスタ１３は、第１基板１４１に設けられている。オーバーフロートランジスタ１４は、第２基板１４２に設けられている。増幅トランジスタ１１は、第３基板１４３に設けられている。選択トランジスタ１２は、第３基板１４３に設けられている。
　図１０Ａ及び図１１から図１７の電気回路は、電気的に等価である。
　撮像装置４０１に種々の改変を適用可能である。例えば、オーバーフロートランジスタ１４は省略可能である。第３の複数の配線層１５３が含む配線層の数は、特に限定されず、図示するように２であってもよく、３であってもよく、４以上であってもよい。第２酸化膜１４２ｙは、なくてもよい。
　第１の実施形態では、ステップＳ１０１からステップＳ１０３において、第２構造体１７２の作製方法を説明した。この説明は、適宜の読み替えを行った上で、第４の実施形態の第３構造体１７３の作製方法に援用されうる。適宜の読み替えは、
・「第２基板１４２」から「第３基板１４３」への読み替え、
・「増幅トランジスタ１１及び選択トランジスタ１２」から「選択トランジスタ１２」への読み替え、
・「第２の複数の配線層１５２」から「第３の複数の配線層１５３」への読み替え、
等を含む。
　第１の実施形態では、ステップＳ１０４からステップＳ１１４において、第１構造体１７１における、構造体１７０及び導電構造１７６の部分の作製方法を説明した。この説明は、適宜の読み替えを行った上で、第４の実施形態の第２構造体１７２の作製方法に援用されうる（画素電極１１２を除く）。適宜の読み替えは、
・「第１基板１４１」から「第２基板１４２」への読み替え、
・「リセットトランジスタ１３」から「増幅トランジスタ１１」への読み替え、
・「構造体１７０」から「構造体」への読み替え、
・「第２構造体１７２」から「第３構造体１７３」への読み替え、
・「第１貫通孔１８９ａ」から「第２貫通孔」への読み替え、
・「第１ビア１６１」から「第２ビア１６２」への読み替え、
・「第１の複数の配線層１５１」から「第２の複数の配線層１５２」への読み替え、
等を含む。
　第４の実施形態において、第１構造体１７１は、第２の実施形態に倣って形成されうる。
　第４の実施形態の撮像装置４０１の製造方法についても、第１から第３の実施形態と同様の改変を適用できる。
　以上の説明から理解されるように、本実施形態に係る製造方法は、第２接合ステップと、第２穿孔ステップと、第２ビア形成ステップと、をこの順に含む。第２接合ステップにおいて、第３構造体１７３に、第２基板１４２を含む構造体を接合する。第２穿孔ステップにおいて、第２基板１４２に、第２貫通孔を形成する。第２ビア形成ステップにおいて、第２貫通孔を第２導電体で埋めることにより、第２ビア１６２を形成する。
　（第５の実施形態）
　図１８Ａ及び図１８Ｂは、それぞれ、第５の実施形態に係る撮像装置５０１の回路図及び断面図である。撮像装置５０１は、第４基板１４４、第４の複数の配線層１５４及び第３ビア１６３を含む。これらの要素は、撮像装置５０１の画素１９０に含まれている。典型例では、これらの要素は、撮像装置５０１の複数の画素１９０の各々に含まれている。
　オーバーフロートランジスタ１４は、第１基板１４１に設けられている。リセットトランジスタ１３は、第２基板１４２に設けられている。増幅トランジスタ１１は、第３基板１４３に設けられている。選択トランジスタ１２は、第４基板１４４に設けられている。マイクロレンズ１３０、カラーフィルタ１２０、保護膜１１９、光電変換部１１０、第１の複数の配線層１５１、第１基板１４１、第２の複数の配線層１５２、第２基板１４２、第３の複数の配線層１５３、第３基板１４３、第４の複数の配線層１５４及び第４基板１４４は、この順に並べられている。第４の複数の配線層１５４は、第４基板１４４よりも光入射側に配置されている。
　図１８Ｃは、第３基板１４３の周辺の構造を示す断面図である。第４の複数の配線層１５４は、配線層１５４ａ及び配線層１５４ｂを含む。第３基板１４３、配線層１５４ａ、配線層１５４ｂ及び第４基板１４４は、この順に並べられている。
　第４の複数の配線層１５４は、互いに電気的に接続されている。第４の複数の配線層１５４は、互いに電気的に接続されている。第４の複数の配線層１５４は、導電体であり、例えば金属を含む。図示の例では、配線層１５４ａ及び配線層１５４ｂは、ビア１５４ｘによって電気的に接続されている。第３ビア１６３は、第３基板１４３を貫通し、配線層１５３ｂ及び配線層１５４ａを電気的に接続している。第３ビア１６３は、導電体であり、例えば金属を含む。第３の複数の配線層１５３、第４の複数の配線層１５４及び第３ビア１６３は、電荷蓄積領域３５に電気的に接続されている。
　撮像装置５０１は、第４構造体１７４を含む。第４構造体１７４は、第４の複数の配線層１５４及び第４基板１４４を含む。第３構造体１７３及び第４構造体１７４は、第３接合界面１８３において互いに接合されている。
　後述するように、撮像装置５０１の製造において、第３基板１４３を含む構造体が形成され、第４構造体１７４に貼り合わせられる。第３接合界面１８３は、詳細には、この貼り合わせに関する接合界面である。貼り合わせの後、第３ビア１６３が形成される。
　配線層１５３ｂ及び配線層１５４ａは、第３の配線層対１５３ｂ、１５４ａを構成している。第３ビア１６３は、第３の配線層対１５３ｂ、１５４ａを直接接続している。また、第３の配線層対１５３ｂ、１５４ａは、第３ビア１６３を用いて、且つ、Ｃｕ－Ｃｕ接合を用いずに、接続されている。この構成は、微細且つ低ノイズの撮像装置５０１を提供することに適している。より一般化すると、第３の配線層対１５３ｂ、１５４ａは、第３ビア１６３を用いて、且つ、導体パッド対を用いずに、接続されている。
　撮像装置５０１は、１つ又は複数の画素１９０を含む。１つの画素１９０は、又は、複数の画素１９０の各々は、第１構造体１７１、第２構造体１７２、第３構造体１７３、第４構造体１７４、第１ビア１６１、第２ビア１６２、第３ビア１６３及び電荷蓄積領域３５を含む。
　平面視においてマイクロレンズ１３０及びカラーフィルタ１２０の少なくとも一方と重複する位置に、第１構造体１７１、第２構造体１７２、第３構造体１７３、第４構造体１７４、第１ビア１６１、第２ビア１６２、第３ビア１６３及び電荷蓄積領域３５が配置されうる。
　本実施形態では、配線層１５３ｂは、第３構造体１７３における第３の複数の配線層１５３のうち、第３基板１４３に最も近い配線層である。配線層１５３ｂは、第３構造体１７３における唯一の配線層であってもよい。
　本実施形態では、配線層１５４ａは、第４構造体１７４における第４の複数の配線層１５４のうち、第３基板１４３に最も近い配線層である。配線層１５４ａは、第４構造体１７４における唯一の配線層であってもよい。
　第１基板１４１は、第１半導体層１４１ｘと、第１酸化膜１４１ｙと、を含みうる。第１ビア１６１は、第１酸化膜１４１ｙを貫通しうる。具体的には、第１酸化膜１４１ｙは、埋め込み酸化膜でありうる。第１酸化膜１４１ｙは、第１基板１４１に埋め込まれた状態で、第１基板１４１における半導体素子を素子分離しうる。一例では、第１酸化膜１４１ｙは、第１基板１４１を貫通している。ただし、第１酸化膜１４１ｙは、第１基板１４１を貫通していなくてもよい。
　第２基板１４２は、第２半導体層１４２ｘと、第２酸化膜１４２ｙと、を含みうる。第２ビア１６２は、第２酸化膜１４２ｙを貫通しうる。具体的には、第２酸化膜１４２ｙは、埋め込み酸化膜でありうる。第２酸化膜１４２ｙは、第２基板１４２に埋め込まれた状態で、第２基板１４２における半導体素子を素子分離しうる。一例では、第２酸化膜１４２ｙは、第２基板１４２を貫通している。ただし、第２酸化膜１４２ｙは、第２基板１４２を貫通していなくてもよい。
　第３基板１４３は、第３半導体層１４３ｘと、第３酸化膜１４３ｙと、を含みうる。第３ビア１６３は、第３酸化膜１４３ｙを貫通しうる。具体的には、第３酸化膜１４３ｙは、埋め込み酸化膜でありうる。第３酸化膜１４３ｙは、第３基板１４３に埋め込まれた状態で、第３基板１４３における半導体素子を素子分離しうる。一例では、第３酸化膜１４３ｙは、第３基板１４３を貫通している。ただし、第３酸化膜１４３ｙは、第３基板１４３を貫通していなくてもよい。
　第１半導体層１４１ｘ、第２半導体層１４２ｘ及び第３半導体層１４３ｘは、シリコンを含みうる。第１酸化膜１４１ｙ、第２酸化膜１４２ｙ及び第３酸化膜１４３ｙは、絶縁膜でありうる。第１酸化膜１４１ｙ、第２酸化膜１４２ｙ及び第３酸化膜１４３ｙは、シリコン酸化物を含みうる。
　上述の説明から理解されるように、第１基板１４１に、第１トランジスタが設けられている。第２基板１４２に、第２トランジスタが設けられている。第３基板１４３に、第３トランジスタが設けられている。第４基板１４４に、第４トランジスタが設けられている。具体的には、１つの画素１９０に、又は、複数の画素１９０の各々に、第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタが設けられている。複数のトランジスタを４つの基板に分けて設ける構成は、個々のトランジスタのサイズを確保する観点から有利である。
　図示の例では、第１トランジスタは、オーバーフロートランジスタ１４である。第２トランジスタは、リセットトランジスタ１３である。第３トランジスタは、増幅トランジスタ１１である。第４トランジスタは、選択トランジスタ１２である。
　本実施形態では、第１基板１４１の厚さ方向に関して、第１トランジスタのゲートは、光電変換部１１０及び第１基板１４１の間に配置されている。第２基板１４２の厚さ方向に関して、第２トランジスタのゲートは、光電変換部１１０及び第２基板１４２の間に配置されている。第３基板１４３の厚さ方向に関して、第３トランジスタのゲートは、光電変換部１１０及び第３基板１４３の間に配置されている。第４基板１４４の厚さ方向に関して、第４トランジスタのゲートは、光電変換部１１０及び第４基板１４４の間に配置されている。
　本実施形態では、オーバーフロートランジスタ１４は、第１基板１４１に設けられている。リセットトランジスタ１３は、第２基板１４２に設けられている。増幅トランジスタ１１は、第３基板１４３に設けられている。選択トランジスタ１２は、第４基板１４４に設けられている。この構成は、撮像装置５０１において基板を貫通するビアの本数を抑える観点から有利である。
　本発明者らの検討によれば、第５の実施形態においても、第１から第４の実施形態と同様、トランジスタの配置を工夫することにより、トランジスタを接続するために基板を貫通するビアの本数を抑えることが可能である。表４Ａから表４Ｄに、検討結果を示す。表４Ａから表４Ｄは、各種トランジスタが配置される基板と、上記本数との関係を示す。具体的には、表４Ａから表４Ｄにおいて、・「４層目」は、第４基板１４４に設けられるトランジスタである。
・「３層目」及び「４層目」の間の「Ｖｉａ本数」は、第３基板１４３を貫通するビアの本数である。
　図１８Ｂから理解されるように、第５実施形態は、表４Ａのトランジスタ配置（１）に対応する。
　図１９は、表４Ｂのトランジスタ配置（７）の撮像装置の回路図である。図１９の例では、リセットトランジスタ１３は、第１基板１４１に設けられている。オーバーフロートランジスタ１４は、第２基板１４２に設けられている。増幅トランジスタ１１は、第３基板１４３に設けられている。選択トランジスタ１２は、第４基板１４４に設けられている。
　図１８Ａ及び図１９の電気回路は、電気的に等価である。
　撮像装置５０１に種々の改変を適用可能である。第４の複数の配線層１５４が含む配線層の数は、特に限定されず、図示するように２であってもよく、３であってもよく、４以上であってもよい。第３酸化膜１４３ｙは、なくてもよい。
　第１の実施形態では、ステップＳ１０１からステップＳ１０３において、第２構造体１７２の作製方法を説明した。この説明は、適宜の読み替えを行った上で、第５の実施形態の第４構造体１７４の作製方法に援用されうる。適宜の読み替えは、
・「第２基板１４２」から「第４基板１４４」への読み替え、
・「増幅トランジスタ１１及び選択トランジスタ１２」から「選択トランジスタ１２」への読み替え、
・「第２の複数の配線層１５２」から「第４の複数の配線層１５４」への読み替え、
等を含む。
　第１の実施形態では、ステップＳ１０４からステップＳ１１４において、第１構造体１７１における、構造体１７０及び導電構造１７６の部分の作製方法を説明した。この説明は、適宜の読み替えを行った上で、第５の実施形態の第３構造体１７３の作製方法に援用されうる（画素電極１１２を除く）。適宜の読み替えは、
・「第１基板１４１」から「第３基板１４３」への読み替え、
・「リセットトランジスタ１３」から「増幅トランジスタ１１」への読み替え、
・「構造体１７０」から「構造体」への読み替え、
・「第２構造体１７２」から「第４構造体１７４」への読み替え、
・「第１貫通孔１８９ａ」から「第３貫通孔」への読み替え、
・「第１ビア１６１」から「第３ビア１６３」への読み替え、
・「第１の複数の配線層１５１」から「第３の複数の配線層１５３」への読み替え、
等を含む。
　第１の実施形態では、ステップＳ１０４からステップＳ１１４において、第１構造体１７１における、構造体１７０及び導電構造１７６の部分の作製方法を説明した。この説明は、適宜の読み替えを行った上で、第５の実施形態の第２構造体１７２の作製方法に援用されうる（画素電極１１２を除く）。適宜の読み替えは、
・「第１基板１４１」から「第２基板１４２」への読み替え、
・「構造体１７０」から「構造体」への読み替え、
・「第２構造体１７２」から「第３構造体１７３」への読み替え、
・「第１貫通孔１８９ａ」から「第２貫通孔」への読み替え、
・「第１ビア１６１」から「第２ビア１６２」への読み替え、
・「第１の複数の配線層１５１」から「第２の複数の配線層１５２」への読み替え、
等を含む。
　第１構造体１７１の製造に関し、第１の実施形態のステップＳ１０５の説明は、適宜の読み替えを行った上で、第５の実施形態の説明に援用されうる。適宜の読み替えは、
・「リセットトランジスタ１３」から「オーバーフロートランジスタ１４」への読み替え、
等を含む。
　第５の実施形態の撮像装置５０１の製造方法についても、第１から第４の実施形態と同様の改変を適用できる。
　以上の説明から理解されるように、本実施形態に係る製造方法は、第３接合ステップと、第３穿孔ステップと、第３ビア形成ステップと、をこの順に含む。第３接合ステップにおいて、第４構造体１７４に、第３基板１４３を含む構造体を接合する。第３穿孔ステップにおいて、第３基板１４３に、第３貫通孔を形成する。第３ビア形成ステップにおいて、第３貫通孔を第３導電体で埋めることにより、第３ビア１６３を形成する。
　第４の実施形態及び第５の実施形態から、以下の技術が導かれる。すなわち、撮像装置の製造方法は、繰返ステップと、膜形成ステップと、を含む。繰返ステップでは、かさ上げステップ、穿孔ステップ及びビア形成ステップをこの順に含む単位ステップを繰り返す。かさ上げステップにおいて、形成済みの構造よりも上に基板を積層することによって構造をかさ上げする。穿孔ステップにおいて、基板に貫通孔を形成する。ビア形成ステップにおいて、貫通孔にビアを形成する。膜形成ステップにおいて、構造よりも上に、光電変換膜を形成する。繰返ステップにおける単位ステップの繰り返し回数は、２回であってもよく、３回であってもよく、４回であってもよく、５回以上であってもよい。典型的には、膜形成ステップは、繰返ステップの後に行われる。
　（第６の実施形態）
　図２０Ａ及び図２０Ｂは、それぞれ、第６の実施形態に係る撮像装置６０１の回路図及び断面図である。撮像装置６０１では、光電変換部１１０は、フォトダイオードである。光電変換部１１０は、第１基板１４１内に設けられている。また、撮像装置６０１は、転送トランジスタ１５を含む。転送トランジスタ１５は、第１基板１４１に設けられている。光電変換部１１０及び転送トランジスタ１５は、撮像装置６０１の画素１９０に含まれている。典型例では、光電変換部１１０及び転送トランジスタ１５は、撮像装置６０１の複数の画素１９０の各々に含まれている。
　光電変換部１１０と、転送トランジスタ１５のソース及びドレインの一方とは、電気的に接続されている。転送トランジスタ１５のソース及びドレインの他方と、リセットトランジスタ１３のソース及びドレインの一方と、増幅トランジスタ１１のゲート１１ｇとは、電気的に接続されている。リセットトランジスタ１３のソース及びドレインの一方は、電荷蓄積領域３５を構成している。また、転送トランジスタ１５のソース及びドレインの他方は、電荷蓄積領域３５を構成している。つまり、電荷蓄積領域３５は、リセットトランジスタ１３及び転送トランジスタ１５によって共有されている。第１ビア１６１は、電荷蓄積領域３５に電気的に接続されている。
　本実施形態では、第１基板１４１の厚さ方向に関して、リセットトランジスタ１３のゲート１３ｇ及び転送トランジスタ１５のゲート１５ｇは、マイクロレンズ１３０及び第１基板１４１の間に配置されている。第２基板１４２の厚さ方向に関して、増幅トランジスタ１１のゲート１１ｇ及び選択トランジスタ１２のゲート１２ｇは、マイクロレンズ１３０及び第２基板１４２の間に配置されている。
　光電変換部１１０は、光を電荷に変換する。転送トランジスタ１５は、光電変換部１１０から電荷蓄積領域３５に電荷を転送する。
　（第１から第５の実施形態の製造方法と、第６の実施形態の製造方法との対比）
　上記の通り、第６の実施形態では、光電変換部１１０は、フォトダイオードである。第６の実施形態では、ステップＳ１０５が、リセットトランジスタ１３とともに、転送トランジスタ１５及びフォトダイオードを第１基板１４１に形成するように、変更される。このため、フォトダイオードを形成し、次にステップＳ１０９の接合を行い、次にステップＳ１１１からステップＳ１１４の第１ビア１６１、第１の複数の配線層１５１等の形成を行う。
　これに対し、第１から第５の実施形態では、光電変換部１１０は、光電変換膜１１１を含む。光電変換部１１０が光電変換膜１１１を含む場合の撮像装置の製造方法では、ステップＳ１０５において第１基板１４１にトランジスタを形成し、次にステップＳ１０９の接合を行い、次にステップＳ１１１からステップＳ１１４の第１ビア１６１、第１の複数の配線層１５１等の形成を行い、次に光電変換部１１０を形成することができる。光電変換部１１０の形成のタイミングを後にできるため、第１から第５の実施形態によれば、第６の実施形態に比べ、撮像装置の製造時における光電変換部１１０の劣化を抑制できる。このことは、信頼性を有する撮像装置を実現する観点から有利である。光電変換膜１１１が有機材料を含む場合には、光電変換膜１１１が製造時にダメージを受け易い傾向にある。このため、上記の劣化抑制作用は、光電変換膜１１１が有機材料を含む場合において特に有用である。
　（カメラシステム）
　図２１を参照して、本実施形態によるカメラシステム７０５を説明する。
　図２１は、本実施形態によるカメラシステム７０５の構成例を模式的に示す。カメラシステム７０５は、レンズ光学系７０１と、撮像装置７０２と、システムコントローラ７０３と、カメラ信号処理回路７０４とを備えている。カメラシステム７０５は、例えばスマートフォン、デジタルカメラ、ビデオカメラ及び車載用カメラ等でありうる。
　レンズ光学系７０１は、例えばオートフォーカス用レンズ、ズーム用レンズを含むレンズ群及び絞りを含んでいてもよい。レンズ光学系７０１は、撮像装置７０２の撮像面に光を集光する。撮像装置７０２として、上述した第１から第６の実施形態による撮像装置を広く用いることができる。また、撮像装置７０２として、第１から第６の実施形態において追加で説明した撮像装置を広く用いることができる。
　システムコントローラ７０３は、カメラシステム７０５全体を制御する。システムコントローラ７０３は、典型的には半導体集積回路であり、例えばＣＰＵ（Central Processing Unit）である。
　信号処理回路７０４は、撮像装置７０２からの出力信号を処理する機能を有する。信号処理回路７０４は、撮像装置７０２から出力データを受け取り、例えばガンマ補正、色補間処理、空間補間処理、及びオートホワイトバランス等の処理を行う。撮像装置７０２及び信号処理回路７０４が、単一の半導体装置として実現されてもよい。半導体装置は、例えばいわゆるＳｏＣ（System on a Chip）であり得る。このような構成によれば、撮像装置７０２をその一部として含む電子機器をより小型化することができる。信号処理回路７０４は、例えばＤＳＰ（Digital Signal Processor）である。
　以上の説明から理解されるように、カメラシステムは、レンズ光学系、撮像装置及び信号処理回路を含みうる。撮像装置は、レンズ光学系を通過した光を受け信号を出力する。信号処理回路は、信号を処理する。
　（付記）
　本開示により、下記の技術が開示される。
　（技術１）
　少なくとも１つの画素を備え、
　前記少なくとも１つの画素のそれぞれは、
　　光を電荷に変換する光電変換部と、第１の配線層対の一方と、第１基板と、を有する第１構造体と、
　　前記第１の配線層対の他方と、第２基板と、を有する第２構造体と、
　　前記第１基板を貫通し、前記第１の配線層対を直接接続する第１ビアと、
　　前記第１基板及び前記第２基板を含む複数の基板のいずれかに設けられ、前記電荷を蓄積し、前記第１ビアに電気的に接続される電荷蓄積領域と、
　を備え、
　前記第１の配線層対の前記一方と、前記第１基板と、前記第１の配線層対の前記他方と、前記第２基板とは、この順に並べられている、
　撮像装置。
　技術１は、微細且つ低ノイズの撮像装置を提供することに適している。なお、「少なくとも１つの画素のそれぞれ」という表現は、画素の数が複数の場合には、複数の画素のそれぞれを意味する。この表現は、画素の数が１つの場合には、その１つの画素を意味する。
　（技術２）
　前記第１の配線層対の前記一方は、前記第１構造体における前記第１基板に最も近い配線層に含まれ、
　前記第１の配線層対の前記他方は、前記第２構造体における前記第１基板に最も近い配線層に含まれる、
　技術１に記載の撮像装置。
　技術２は、電荷蓄積領域を含む電荷蓄積ノードの寄生容量を抑制する観点から有利である。
　（技術３）
　前記第１基板は、第１埋め込み酸化膜を有し、
　前記第１ビアは、前記第１埋め込み酸化膜を貫通している、
　技術１又は２に記載の撮像装置。
　技術３は、電荷蓄積領域を含む電荷蓄積ノードの寄生容量を抑制する観点から有利である。
　（技術４）
　前記少なくとも１つの画素のそれぞれは、
　　前記第１基板に設けられた第１トランジスタと、
　　前記第２基板に設けられた第２トランジスタと、
　を備える、
　技術１から３のいずれか一項に記載の撮像装置。
　技術４は、トランジスタのサイズ確保及び撮像装置のサイズ低減の少なくとも一方を実現する観点から有利である。
　（技術５）
　前記第１トランジスタ及び前記第２トランジスタの一方は、前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタである、
　技術４に記載の撮像装置。
　技術５は、高性能の撮像装置を実現する観点から有利である。
　（技術６）
　前記第１トランジスタ及び前記第２トランジスタの他方は、前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタである、
　技術５に記載の撮像装置。
　技術６は、高性能の撮像装置を実現する観点から有利である。
　（技術７）
　前記少なくとも１つの画素のそれぞれは、
　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
　を備え、
　（ａ１）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられている、又は、
　（ａ２）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
　技術１から６のいずれか一項に記載の撮像装置。
　技術７は、撮像装置における基板を貫通するビアの本数を抑える観点から有利である。
　（技術８）
　前記少なくとも１つの画素のそれぞれは、
　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
　を備え、
　（Ａ１）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、又は、
　（Ａ２）前記増幅トランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
　技術１から７のいずれか一項に記載の撮像装置。
　技術８は、撮像装置における基板を貫通するビアの本数を抑える観点から有利である。
　（技術９）
　前記少なくとも１つの画素のそれぞれは、
　　第３構造体と、
　　第２ビアと、
　を備え、
　前記第２構造体は、第２の配線層対の一方を有し、
　前記第３構造体は、前記第２の配線層対の他方と、前記複数の基板のうちの第３基板と、を有し、
　前記第２ビアは、前記第２基板を貫通し、前記第２の配線層対を直接接続し、
　前記第２の配線層対の前記一方と、前記第２基板と、前記第２の配線層対の前記他方と、前記第３基板とは、この順に並べられている、
　技術１から８のいずれか一項に記載の撮像装置。
　技術９は、微細且つ低ノイズの撮像装置を提供することに適している。なお、技術１及び技術９に関し、第１の配線層対の他方と、第２の配線層対の一方とは、同じであってもよく、異なっていてもよい。
　（技術１０）
　前記少なくとも１つの画素のそれぞれは、
　　前記第１基板に設けられた第１トランジスタと、
　　前記第２基板に設けられた第２トランジスタと、
　　前記第３基板に設けられた第３トランジスタと、
　を備える、
　技術９に記載の撮像装置。
　技術１０は、トランジスタのサイズ確保及び撮像装置のサイズ低減の少なくとも一方を実現する観点から有利である。
　（技術１１）
　前記少なくとも１つの画素のそれぞれは、
　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
　を備え、
　（ｄ１）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、
　（ｄ２）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
　（ｄ３）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
　（ｄ４）前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
　（ｄ５）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられている、
　（ｄ６）前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、又は、
　（ｄ７）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、
　技術９又は１０に記載の撮像装置。
　技術１１は、撮像装置における基板を貫通するビアの本数を抑える観点から有利である。
　（技術１２）
　前記少なくとも１つの画素のそれぞれは、
　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
　を備え、
　（Ｄ１）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、
　（Ｄ２）前記増幅トランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
　（Ｄ３）前記増幅トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記オーバーフロートランジスタは前記第３基板に設けられている、
　（Ｄ４）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、
　（Ｄ５）前記オーバーフロートランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
　（Ｄ６）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記オーバーフロートランジスタは前記第３基板に設けられている、
　（Ｄ７）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられている、又は、
　（Ｄ８）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられている、
　技術９から１１のいずれか一項に記載の撮像装置。
　技術１２は、撮像装置における基板を貫通するビアの本数を抑える観点から有利である。
　（技術１３）
　前記少なくとも１つの画素のそれぞれは、
　　第４構造体と、
　　第３ビアと、
　を備え、
　前記第３構造体は、第３の配線層対の一方を有し、
　前記第４構造体は、前記第３の配線層対の他方と、前記複数の基板のうちの第４基板と、有し、
　前記第３ビアは、前記第３基板を貫通し、前記第３の配線層対を直接接続し、
　前記第３の配線層対の前記一方と、前記第３基板と、前記第３の配線層対の前記他方と、前記第４基板とは、この順に並べられている、
　技術９から１２のいずれか一項に記載の撮像装置。
　技術１３は、微細且つ低ノイズの撮像装置を提供することに適している。なお、技術９及び技術１３に関し、第２の配線層対の他方と、第３の配線層対の一方とは、同じであってもよく、異なっていてもよい。
　（技術１４）
　前記少なくとも１つの画素のそれぞれは、
　　前記第１基板に設けられた第１トランジスタと、
　　前記第２基板に設けられた第２トランジスタと、
　　前記第３基板に設けられた第３トランジスタと、
　　前記第４基板に設けられた第４トランジスタと、
　を備える、
　技術１３に記載の撮像装置。
　技術１４は、トランジスタのサイズ確保及び撮像装置のサイズ低減の少なくとも一方を実現する観点から有利である。
　（技術１５）
　前記少なくとも１つの画素のそれぞれは、
　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
　を備え、
　（ｆ１）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第４基板に設けられている、又は
　（ｆ２）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第４基板に設けられている、
　技術１３又は１４に記載の撮像装置。
　技術１５は、撮像装置における基板を貫通するビアの本数を抑える観点から有利である。
　（技術１６）
　前記少なくとも１つの画素のそれぞれは、前記第２基板に設けられたトランジスタを備え、
　前記トランジスタは、ゲートを含み、
　前記第２基板の厚さ方向に関して、前記ゲートは、前記光電変換部及び前記第２基板の間に配置されている、
　技術１から１５のいずれか一項に記載の撮像装置。
　技術１６は、低ノイズの第１トランジスタを実現する観点から有利である。
　（技術１７）
　前記光電変換部は、光電変換膜を含む、
　技術１から１６のいずれか一項に記載の撮像装置。
　技術１７の構成は、一構成例である。
　（技術１８）
　前記光電変換膜は、有機材料を含む、
　技術１７に記載の撮像装置。
　技術１８の構成は、一構成例である。
　（技術１９）
　光を電荷に変換する光電変換部と、第１の配線層対の一方と、第１基板と、を有する第１構造体と、
　前記第１の配線層対の他方と、第２基板と、を有する第２構造体と、
　前記第１基板を貫通する第１ビアと、
　前記第１基板及び前記第２基板を含む複数の基板のいずれかに設けられ、前記電荷を蓄積し、前記第１ビアに電気的に接続される電荷蓄積領域と、
　を備え、
　前記第１の配線層対の前記一方と、前記第１基板と、前記第１の配線層対の前記他方と、前記第２基板とは、この順に並べられ、
　前記第１の配線層対は、前記第１ビアを用いて、且つ、Ｃｕ－Ｃｕ接合を用いずに、接続されている、
　撮像装置。
　技術１９は、微細且つ低ノイズの撮像装置を提供することに適している。
　（技術２０）
　レンズ光学系と、
　前記レンズ光学系を通過した光を受け信号を出力する、技術１から１９のいずれか一項に記載の撮像装置と、
　前記信号を処理する信号処理回路と、
　を備える、
　カメラシステム。
　技術２０は、微細且つ低ノイズの撮像装置を提供することに適している。
　（技術２１）
　光を電荷に変換する光電変換膜と、第１の配線層対の一方と、第１基板と、を有する第１構造体と、
　前記第１の配線層対の他方と、第２基板と、を有する第２構造体と、
　前記第１基板を貫通し、前記第１の配線層対を直接接続する第１ビアと、
　前記第１基板及び前記第２基板を含む複数の基板のいずれかに設けられ、前記電荷を蓄積し、前記第１ビアに電気的に接続される電荷蓄積領域と、
　を備えた撮像装置の製造方法であって、
　前記第２構造体に、前記第１基板を含む構造体を接合することと、
　前記第１基板に、第１貫通孔を形成することと、
　前記第１貫通孔を第１導電体で埋めることにより、前記第１ビアを形成することと、
　前記光電変換膜を形成することと、
　をこの順に含む、製造方法。
　技術２１は、微細且つ低ノイズの撮像装置を提供することに適している。
　（技術２２）
　前記撮像装置は、
　　第３構造体と、
　　第２ビアと、
　　を備え、
　　前記第２構造体は、第２の配線層対の一方を有し、
　　前記第３構造体は、前記第２の配線層対の他方と、前記複数の基板のうちの第３基板と、有し、
　　前記第２ビアは、前記第２基板を貫通し、前記第２の配線層対を直接接続し、
　前記製造方法は、
　　前記第３構造体に、前記第２基板を含む構造体を接合することと、
　　前記第２基板に、第２貫通孔を形成することと、
　　前記第２貫通孔を第２導電体で埋めることにより、前記第２ビアを形成することと、
　をこの順に含む、
　技術２１に記載の製造方法。
　技術２２は、微細且つ低ノイズの撮像装置を提供することに適している。
　（技術２３）
　前記撮像装置は、
　　第４構造体と、
　　第３ビアと、
　　を備え、
　　前記第３構造体は、第３の配線層対の一方を有し、
　　前記第４構造体は、前記第３の配線層対の他方と、前記複数の基板のうちの第４基板と、有し、
　　前記第３ビアは、前記第３基板を貫通し、前記第３の配線層対を直接接続し、
　前記製造方法は、
　　前記第４構造体に、前記第３基板を含む構造体を接合することと、
　　前記第３基板に、第３貫通孔を形成することと、
　　前記第３貫通孔を第３導電体で埋めることにより、前記第３ビアを形成することと、
　をこの順に含む、技術２２に記載の製造方法。
　技術２３は、微細且つ低ノイズの撮像装置を提供することに適している。
　（技術２４）
　形成済みの構造よりも上に基板を積層することによって前記構造をかさ上げすることと、前記基板に貫通孔を形成することと、前記貫通孔にビアを形成することと、をこの順に含む作業を繰り返すことと、
　前記構造よりも上に、光電変換膜を形成することと、
を含む、
　撮像装置の製造方法。
　技術２４は、微細且つ低ノイズの撮像装置を提供することに適している。
　（その他）
　第１の配線層対の一方は、第１配線を例示する。第１の配線層対の他方は、第２配線を例示する。第２の配線層対の一方は、第３配線を例示する。第２の配線層対の他方は、第４配線を例示する。第３の配線層対の一方は、第５配線を例示する。第３の配線層対の他方は、第６配線を例示する。
　本開示の撮像装置は、デジタルカメラ等に有用である。本開示の撮像装置は、例えば、移動体端末等に用いることができる。
１１、１２、１３、１４、１５　トランジスタ
１１ｇ、１２ｇ、１３ｇ、１４ｇ、１５ｇ　ゲート
２１、２３、２４　電圧線
２２　　　　信号線
３０　　　　電荷蓄積ノード
３５　　　　電荷蓄積領域
１０１、２０１、３０１、４０１、５０１、６０１、８０１、９０１　撮像装置
１１０、８１０、９１０　光電変換部
１１１　　　光電変換膜
１１２　　　画素電極
１１３　　　対向電極
９６５　電気経路
１５１ｘ、１５２ｘ、１５３ｘ、１６１、１６２、１６３、１６６、１６７、９６１、９６２　ビア
１１９　　　保護膜
１２０　　　カラーフィルタ
１３０　　　マイクロレンズ
１４１、１４２、１４３、１４４、８４１、８４２、９４１、９４２　基板
１４１ａ、１４１ｃ　シリコン膜
１４１ｂ、１８５、１８６　絶縁膜
１４１ｂｓ　下面
１４１ｘ、１４２ｘ、１４３ｘ　半導体層
１４１ｙ、１４２ｙ、１４３ｙ　酸化膜
１５１、１５２、１５３、１５４、８５２、９５２　配線層
１７０、１７１、１７２、１７３、１７４、８７０、８７２、９７０、９７２　構造体
１７６　　　導電構造
１８１、１８２、１８３、８８１、９８１　接合界面
１８５ｓ、１８６ｓ　上面
１８７　　　支持基板
１８８ａ、１８８ｂ　トレンチ
１８９ａ、１８９ｂ　貫通孔
１９０　　　画素
２００　　　カメラシステム
７０１　　　レンズ光学系
７０２　　　撮像装置
７０３　　　システムコントローラ
７０４　　　信号処理回路
７０４　　　カメラ信号処理部
７０５　　　カメラシステム
８６１　　　Ｃｕ－Ｃｕ接合
８６１ａ、８６１ｂ　Ｃｕパッド
９６６　　　戻り部
９６７　　　周辺部

Claims (20)

  1. 　少なくとも１つの画素を備え、
    　前記少なくとも１つの画素のそれぞれは、
    　　光を電荷に変換する光電変換部と、第１配線と、第１基板と、を有する第１構造体と、
    　　第２配線と、第２基板と、を有する第２構造体と、
    　　前記第１基板を貫通し、前記第１配線と前記第２配線を直接接続する第１ビアと、
    　　前記第１基板及び前記第２基板を含む複数の基板のいずれかに設けられ、前記電荷を蓄積し、前記第１ビアに電気的に接続される電荷蓄積領域と、
    　を備え、
    　前記光電変換部と、前記第１配線と、前記第１基板と、前記第２配線と、前記第２基板とは、この順に並べられている、
    　撮像装置。
  2. 　前記第１配線は、前記第１構造体における前記第１基板に最も近い配線層に含まれ、
    　前記第２配線は、前記第２構造体における前記第１基板に最も近い配線層に含まれる、
    　請求項１に記載の撮像装置。
  3. 　前記第１基板は、第１埋め込み酸化膜を有し、
    　前記第１ビアは、前記第１埋め込み酸化膜を貫通している、
    　請求項１に記載の撮像装置。
  4. 　前記少なくとも１つの画素のそれぞれは、
    　　前記第１基板に設けられた第１トランジスタと、
    　　前記第２基板に設けられた第２トランジスタと、
    　を備える、
    　請求項１に記載の撮像装置。
  5. 　前記第１トランジスタ及び前記第２トランジスタの一方は、前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタである、
    　請求項４に記載の撮像装置。
  6. 　前記第１トランジスタ及び前記第２トランジスタの他方は、前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタである、
    　請求項５に記載の撮像装置。
  7. 　前記少なくとも１つの画素のそれぞれは、
    　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
    　を備え、
    　（ａ１）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられている、又は、
    　（ａ２）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
    　請求項１に記載の撮像装置。
  8. 　前記少なくとも１つの画素のそれぞれは、
    　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
    　を備え、
    　（Ａ１）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、又は、
    　（Ａ２）前記増幅トランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
    　請求項１に記載の撮像装置。
  9. 　前記少なくとも１つの画素のそれぞれは、
    　　第３構造体と、
    　　第２ビアと、
    　を備え、
    　前記第２構造体は、第３配線を有し、
    　前記第３構造体は、第４配線と、前記複数の基板のうちの第３基板と、を有し、
    　前記第２ビアは、前記第２基板を貫通し、前記第３配線と前記第４配線を直接接続し、
    　前記第３配線と、前記第２基板と、前記第４配線と、前記第３基板とは、この順に並べられている、
    　請求項１に記載の撮像装置。
  10. 　前記少なくとも１つの画素のそれぞれは、
    　　前記第１基板に設けられた第１トランジスタと、
    　　前記第２基板に設けられた第２トランジスタと、
    　　前記第３基板に設けられた第３トランジスタと、
    　を備える、
    　請求項９に記載の撮像装置。
  11. 　前記少なくとも１つの画素のそれぞれは、
    　　前記第１基板に設けられ、前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記第２基板に設けられ、前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記第３基板に設けられ、前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
    　を備える、
    　請求項９に記載の撮像装置。
  12. 　前記少なくとも１つの画素のそれぞれは、
    　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
    　を備え、
    　（ｄ１）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、
    　（ｄ２）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
    　（ｄ３）前記増幅トランジスタは前記第１基板に設けられ、前記選択トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられている、
    　（ｄ４）前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
    　（ｄ５）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記選択トランジスタは前記第２基板に設けられている、
    　（ｄ６）前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、又は、
    　（ｄ７）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第３基板に設けられている、
    　請求項９に記載の撮像装置。
  13. 　前記少なくとも１つの画素のそれぞれは、
    　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
    　を備え、
    　（Ｄ１）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、
    　（Ｄ２）前記増幅トランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
    　（Ｄ３）前記増幅トランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記オーバーフロートランジスタは前記第３基板に設けられている、
    　（Ｄ４）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第２基板に設けられている、
    　（Ｄ５）前記オーバーフロートランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記リセットトランジスタは前記第３基板に設けられている、
    　（Ｄ６）前記リセットトランジスタは前記第１基板に設けられ、前記増幅トランジスタは前記第２基板に設けられ、前記オーバーフロートランジスタは前記第３基板に設けられている、
    　（Ｄ７）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられている、又は、
    　（Ｄ８）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられている、
    　請求項９に記載の撮像装置。
  14. 　前記少なくとも１つの画素のそれぞれは、
    　　第４構造体と、
    　　第３ビアと、
    　を備え、
    　前記第３構造体は、第５配線を有し、
    　前記第４構造体は、第６配線と、前記複数の基板のうちの第４基板と、有し、
    　前記第３ビアは、前記第３基板を貫通し、前記第５配線と前記第６配線を直接接続し、
    　前記第５配線と、前記第３基板と、前記第６配線と、前記第４基板とは、この順に並べられている、
    　請求項９に記載の撮像装置。
  15. 　前記少なくとも１つの画素のそれぞれは、
    　　前記第１基板に設けられた第１トランジスタと、
    　　前記第２基板に設けられた第２トランジスタと、
    　　前記第３基板に設けられた第３トランジスタと、
    　　前記第４基板に設けられた第４トランジスタと、
    　を備える、
    　請求項１４に記載の撮像装置。
  16. 　前記少なくとも１つの画素のそれぞれは、
    　　前記電荷蓄積領域の電位に応じた信号を出力する増幅トランジスタと、
    　　前記電荷蓄積領域に蓄積された前記電荷をリセットするリセットトランジスタと、
    　　前記増幅トランジスタから前記信号を出力するタイミングを決定する選択トランジスタと、
    　　前記電荷蓄積領域と電気的に接続するゲートを含み、前記電荷蓄積領域の電位に応じてターンオンすることによって前記電荷蓄積領域から前記電荷を排出するオーバーフロートランジスタと、
    　を備え、
    　（ｆ１）前記オーバーフロートランジスタは前記第１基板に設けられ、前記リセットトランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第４基板に設けられている、又は
    　（ｆ２）前記リセットトランジスタは前記第１基板に設けられ、前記オーバーフロートランジスタは前記第２基板に設けられ、前記増幅トランジスタは前記第３基板に設けられ、前記選択トランジスタは前記第４基板に設けられている、
    　請求項１４に記載の撮像装置。
  17. 　前記少なくとも１つの画素のそれぞれは、前記第２基板に設けられたトランジスタを備え、
    　前記トランジスタは、ゲートを含み、
    　前記第２基板の厚さ方向に関して、前記ゲートは、前記光電変換部及び前記第２基板の間に配置されている、
    　請求項１に記載の撮像装置。
  18. 　前記光電変換部は、光電変換膜を含む、
    　請求項１から１７に記載の撮像装置。
  19. 　前記光電変換膜は、有機材料を含む、
    　請求項１８に記載の撮像装置。
  20. 　絶縁層及び第１基板を含む第１構造体と、第２配線および第２基板を含む第２構造体と、を、前記絶縁層、前記第１基板、前記第２配線、および前記第２基板がこの順に並ぶように接合させ接合体を形成することと、
    　前記接合体の前記絶縁層側の表面にトレンチを形成することと、
    　前記トレンチから前記第２配線まで貫通する貫通孔を形成することと、
    　前記トレンチ及び貫通孔を導電体で埋めることにより第１配線及び第１ビアを形成することと、
    　光電変換部を形成することと、
    　を含む、
    　撮像装置の製造方法。
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