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WO2022209357A1 - 半導体装置 - Google Patents

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Publication number
WO2022209357A1
WO2022209357A1 PCT/JP2022/005666 JP2022005666W WO2022209357A1 WO 2022209357 A1 WO2022209357 A1 WO 2022209357A1 JP 2022005666 W JP2022005666 W JP 2022005666W WO 2022209357 A1 WO2022209357 A1 WO 2022209357A1
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WO
WIPO (PCT)
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trench
peripheral
region
electrode
pitch
Prior art date
Application number
PCT/JP2022/005666
Other languages
English (en)
French (fr)
Inventor
昭洋 齊藤
匡胤 油谷
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to CN202280021502.5A priority Critical patent/CN117015857A/zh
Priority to JP2023510612A priority patent/JPWO2022209357A1/ja
Priority to DE112022001294.3T priority patent/DE112022001294T5/de
Publication of WO2022209357A1 publication Critical patent/WO2022209357A1/ja
Priority to US18/457,347 priority patent/US20230402539A1/en

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 describes an epitaxial layer formed with an active cell array and a gate bus area, a gate trench formed in the active cell array, a gate oxide film formed in the gate trench, and polysilicon embedded in the gate trench. a trench formed in the gate bus area and connected to the gate trench; and a gate bus made of polysilicon embedded in the trench so as to cover the surface of the epitaxial layer in the gate bus area.
  • type MOSFET type MOSFET.
  • a purpose of a semiconductor device according to an embodiment of the present disclosure is to improve withstand voltage reliability.
  • a semiconductor device has a first main surface and a second main surface opposite to the first main surface, and has an active region on the first main surface side and a surrounding area of the active region.
  • a semiconductor chip having an outer peripheral region; a first electrode formed on the first main surface of the semiconductor chip; a second electrode formed on the second main surface of the semiconductor chip; a first conductivity type first region formed in a chip and electrically connected to the second electrode; cell trenches formed in the active region and arranged at a predetermined cell pitch; a semiconductor element structure including a control electrode and a channel region of a second conductivity type formed on a side of the cell trench and allowing a current to flow between the first electrode and the second electrode; a first embedded electrode embedded in the first peripheral trench and electrically connected to the control electrode; and a first embedded electrode formed in the peripheral region outside the first peripheral trench.
  • the first peripheral pitch between the first peripheral trench and the second peripheral trench group is two to four times the cell pitch.
  • the breakdown voltage reliability can be improved.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a diagram showing the planar structure of the active region in FIG.
  • FIG. 3 is a view showing a section III-III in FIG. 2 (first embodiment).
  • FIG. 4 is a view showing a section III-III in FIG. 2 (second embodiment).
  • FIG. 5 is a diagram showing the planar structure of the outer peripheral region of FIG.
  • FIG. 6 is an enlarged view of a portion surrounded by a two-dot chain line VI in FIG.
  • FIG. 7 is an enlarged view of a portion surrounded by a two-dot chain line VII in FIG.
  • FIG. 8 is a diagram showing the VIII-VIII cross section of FIG. FIG.
  • FIG. 9 is a diagram showing the IX-IX section of FIG.
  • FIG. 10 is a diagram for comparing breakdown voltages of semiconductor devices according to samples 1 to 4.
  • FIG. 11 is a schematic plan view of semiconductor devices according to samples 5 to 8.
  • FIG. 12 is a schematic cross-sectional view of a semiconductor device according to Sample 5.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to Sample 6.
  • FIG. 14 is a schematic cross-sectional view of a semiconductor device according to Sample 7.
  • FIG. 15 is a schematic cross-sectional view of a semiconductor device according to Sample 8.
  • FIG. 16 is a schematic plan view of a semiconductor device according to Sample 9.
  • FIG. 17 is a schematic cross-sectional view of a semiconductor device according to Sample 9.
  • FIG. 11 is a diagram showing the IX-IX section of FIG.
  • FIG. 10 is a diagram for comparing breakdown voltages of semiconductor devices according to samples 1 to 4.
  • FIG. 11 is a schematic plan view of semiconductor
  • FIG. 18 is a schematic plan view of a semiconductor device according to sample 10.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor device according to sample 10.
  • FIG. 20 is a schematic plan view of a semiconductor device according to sample 11.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device according to sample 11.
  • FIG. 22 is a schematic cross-sectional view of a semiconductor device according to sample 12.
  • FIG. 23 is a diagram for comparing breakdown voltages of semiconductor devices according to samples 5-7 and samples 9-11.
  • FIG. 24 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 5.
  • FIG. FIG. 25 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 6.
  • FIG. 26 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 7.
  • FIG. FIG. 27 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 9.
  • FIG. FIG. 28 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 10.
  • FIG. 29 is a schematic diagram showing the extension of the depletion layer in the peripheral region of the semiconductor device according to Sample 11.
  • FIG. 30 is a schematic cross-sectional view of a semiconductor device according to Sample 13.
  • FIG. 31 is a schematic cross-sectional view of a semiconductor device according to sample 14.
  • FIG. 32 is a schematic cross-sectional view of a semiconductor device according to sample 15.
  • FIG. 33 is a schematic cross-sectional view of a semiconductor device according to sample 16.
  • FIG. FIG. 34 is a diagram showing the relationship between the first outer circumference pitch and the device withstand voltage.
  • FIG. 35 is a diagram showing the relationship between the second outer circumference pitch and the device withstand voltage.
  • FIG. 36 is a diagram showing the relationship between the third outer circumference pitch and the device withstand voltage.
  • FIG. 37 is a schematic cross-sectional view of a semiconductor device according to one embodiment of the present disclosure;
  • FIG. 1 is a schematic plan view of a semiconductor device 1 according to an embodiment of the present disclosure.
  • the package 4 is indicated by imaginary lines (broken lines), and other configurations are indicated by solid lines.
  • a semiconductor device 1 includes a lead frame 2 , a semiconductor element 3 and a package 4 .
  • the lead frame 2 is formed in the shape of a metal plate.
  • the lead frame 2 is formed by punching, cutting, bending, or the like from a thin metal plate such as Cu having a rectangular shape in plan view. Therefore, the main component of the material of the lead frame 2 is Cu.
  • the material of the lead frame 2 is not limited to this.
  • the lead frame 2 may include a die pad portion 21 , a first lead portion 22 , a second lead portion 23 and a third lead portion 24 .
  • the first lead 22, the second lead 23 and the third lead 24 may also be referred to as the source lead, the gate lead and the drain lead, respectively, in this embodiment.
  • the first lead portion 22, the second lead portion 23, and the third lead portion 24 are exposed from the package 4 and have a portion connected to an external circuit of the semiconductor device 1. Therefore, the first terminal (source terminal), a second terminal (gate terminal) and a third terminal (drain terminal).
  • the die pad portion 21 has a pair of first sides 211A and 211B extending in the first direction X and a pair of second sides extending in a direction intersecting the first direction X (perpendicular direction in this embodiment) in plan view. It has a square shape with 212A and 212B.
  • the first lead portion 22 , the second lead portion 23 and the third lead portion 24 are arranged around the die pad portion 21 .
  • the first lead portion 22 , the second lead portion 23 and the third lead portion 24 are arranged adjacent to the first sides 211 A and 211 B of the die pad portion 21 .
  • the first lead portion 22 and the second lead portion 23 are arranged adjacent to one first side 211A of the die pad portion 21, and the third lead portion 24 is arranged on the other first side of the die pad. 211B. That is, the first lead portion 22 and the second lead portion 23 are arranged on the opposite side of the third lead portion 24 with the die pad portion 21 interposed therebetween.
  • the first lead portion 22 is formed apart from the die pad portion 21 .
  • the first lead portion 22 may include the first pad portion 221 and the first lead 222 .
  • the first pad portion 221 is formed in a substantially rectangular shape elongated along the first side 211A of the die pad portion 21 in plan view.
  • the first lead 222 is formed integrally with the first pad portion 221 and extends from the first pad portion 221 in a direction crossing the longitudinal direction of the first pad portion 221 .
  • a plurality of (three in this embodiment) first leads 222 are formed.
  • the plurality of first leads 222 are arranged at intervals along the longitudinal direction of the common first pad portion 221 and connected to the common first pad portion 221 .
  • the second lead portion 23 is formed apart from the die pad portion 21 and the first lead portion 22 .
  • the second lead portion 23 may include a second pad portion 231 and a second lead 232 .
  • the second pad portion 231 is formed in a substantially rectangular shape elongated along the first side 211A of the die pad portion 21 .
  • the second lead 232 is formed integrally with the second pad portion 231 and extends from the second pad portion 231 in a direction crossing the longitudinal direction of the second pad portion 231 .
  • the second leads 232 are connected to the second pad portions 231 on a one-to-one basis.
  • the second lead portion 23 is arranged near one end (one corner of the die pad portion 21) of one first side 211A of the die pad portion 21, and the first lead portion 22 is , extends along the first side 211A of the die pad portion 21 from this end toward the other end.
  • the third lead portion 24 is formed integrally with the die pad portion 21 unlike the first lead portion 22 and the second lead portion 23 .
  • the third lead portion 24 extends from the other first side 211B of the die pad portion 21 in a direction crossing the first side 211B.
  • a plurality of (in this embodiment, four) third lead portions 24 are formed.
  • the plurality of third lead portions 24 are arranged at intervals along the first side 211B of the die pad portion 21 .
  • the semiconductor element 3 is arranged on the die pad portion 21 of the lead frame 2 and supported by the die pad portion 21 .
  • the semiconductor element 3 has a rectangular shape smaller than the die pad portion 21 in plan view, having a pair of first end faces 31A and 31B and a pair of second end faces 32A and 32B.
  • the semiconductor element 3 has first end surfaces 31A and 31B parallel to the first sides 211A and 211B of the die pad portion 21, and second end surfaces 32A and 32B parallel to the second sides 212A and 212B of the die pad portion 21.
  • a first distance D1 between the first sides 211A and 211B of the die pad portion 21 and the first end surfaces 31A and 31B of the semiconductor element 3 is the distance between the second sides 212A and 212B of the die pad portion 21 and the second end surfaces of the semiconductor element 3. It is narrower than the second distance D2 between 32A and 32B.
  • the first distance D1 may be less than or equal to half the second distance D2.
  • a conductive film 5 as an example of a surface electrode and an insulating film 6 are formed on one surface (the upper surface in this embodiment) of the semiconductor element 3 .
  • Conductive film 5 is partially covered with insulating film 6 .
  • the portion of the conductive film 5 covered with the insulating film 6 is indicated by a hatched area, and the portion exposed from the insulating film 6 is indicated by a white area.
  • the conductive film 5 is a portion to which a first wire 8 and a second wire 10, which will be described later, are connected, and may be called an electrode film or a surface electrode film.
  • the conductive film 5 is formed over substantially the entire upper surface of the semiconductor element 3 .
  • the conductive film 5 may include a first conductive film 51 , a second conductive film 52 and a third conductive film 53 .
  • the first conductive film 51, the second conductive film 52 and the third conductive film 53 are formed separated from each other.
  • a plurality of first conductive films 51 are formed.
  • the plurality of first conductive films 51 are formed adjacent to each other in the direction along the second end surfaces 32A and 32B of the semiconductor element 3, and gap regions 61 are formed between adjacent first conductive films 51.
  • the area around the first conductive film 51 may be the peripheral area 63 .
  • the peripheral region 63 may be the peripheral region 63 surrounding the active region 64 .
  • the outer peripheral region 63 is an annular shape formed along the outer periphery of the semiconductor element 3 .
  • each first conductive film 51 is formed in a rectangular shape elongated along the first end surfaces 31A and 31B of the semiconductor element 3 in plan view. A portion of the first conductive film 51 is exposed from the insulating film 6 as the first pad 7 .
  • a first wire 8 is connected to the first pad 7 .
  • the first wire 8 is made of a so-called Cu wire containing Cu as its main component.
  • the wire containing Cu as a main component for example, a wire made of Cu alone (for example, the purity of Cu is 99.99% or more), a Cu alloy wire in which Cu is alloyed with other alloy components, and a Cu single wire or a wire in which a Cu alloy wire is coated with a conductive layer.
  • alloy components of the Cu alloy wire include Ag, Au, Al, Ni, Be, Fe, Ti, Pd, Zn, and Sn.
  • coating components of the conductive layer-coated Cu wire include Pd and the like.
  • the first wire 8 may be an Au wire or an Al wire as a modification.
  • Au is expensive and unstable due to price fluctuations, and wire peeling is likely to occur due to compound growth between gold and aluminum in a high-temperature environment.
  • Al wire is used as the bonding wire, aluminum has a relatively low melting point and is easily recrystallized in a high-temperature environment.
  • the first wire 8 may have a diameter of 18 ⁇ m or more and 50 ⁇ m or less in the case of a Cu wire, for example.
  • the first wire 8 connects the first pad 7 and the first pad portion 221 of the first lead portion 22 .
  • the first wires 8 may include long wires 81 and short wires 82 shorter than the long wires 81 .
  • the long wire 81 may be connected to the first pad 7 farther from the first lead portion 22 among the pair of adjacent first pads 7 .
  • the short wire 82 may be connected to the first pad 7 closer to the first lead portion 22 among the pair of first pads 7 .
  • a plurality of long wires 81 and short wires 82 are provided, and may be alternately arranged along the longitudinal direction of the first pad portion 221 . Further, the bonding portion 811 of the long wire 81 on the first pad portion 221 side and the bonding portion 821 of the short wire 82 on the first pad portion 221 side are arranged in the width direction crossing the longitudinal direction of the first pad portion 221. It is arranged biased to one side and the other side. As a result, the bonding portion 811 of the long wire 81 and the bonding portion 821 of the short wire 82 are displaced from each other and can be prevented from coming into contact with each other. As a result, space saving of the first lead portion 22 can be achieved.
  • the second conductive film 52 may integrally include the pad electrode portion 521 and the finger electrode portion 522 .
  • the pad electrode portion 521 is formed in the outer peripheral region 63 and arranged at one corner of the semiconductor element 3 in this embodiment.
  • the finger electrode portions 522 are formed in the outer peripheral region 63 from the pad electrode portions 521 along the peripheral portion of the semiconductor element 3 .
  • the finger electrode portions 522 are formed along the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor element 3 so as to surround the first conductive film 51 .
  • the finger electrode portions 522 may be formed in the gap regions 61 between the adjacent first conductive films 51 . Thereby, each first conductive film 51 is individually surrounded by the finger electrode portions 522 .
  • the finger electrode portions 522 are covered with the insulating film 6 , while part of the pad electrode portions 521 are exposed from the insulating film 6 as the second pads 9 .
  • a second wire 10 is connected to the second pad 9 .
  • the second wire 10 may be made of the same material as the first wire 8 . That is, in this embodiment, the second wire 10 may be made of a so-called Cu wire, which is mainly composed of Cu, but may be made of an Au wire or an Al wire as a modification. Also, the second wire 10 may have the same diameter as the first wire 8 . That is, the second wire 10 may have a diameter of 18 ⁇ m or more and 50 ⁇ m or less in the case of a Cu wire, for example.
  • the second wire 10 connects the second pad 9 and the second pad portion 231 of the second lead portion 23 .
  • the second wire 10 may have a shorter length than the short wire 82 of the first wire 8 .
  • the third conductive film 53 is formed in the outer peripheral region 63 along the peripheral portion of the semiconductor element 3 outside the second conductive film 52 .
  • the third conductive film 53 is formed in a closed ring along the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor element 3 so as to surround the second conductive film 52 .
  • FIG. 2 is a partially enlarged view showing the planar structure of the active region 64 of FIG. 3 and 4 are cross-sectional views taken along line III-III in FIG. 2, showing first and second forms of the second impurity region 122, respectively.
  • the semiconductor device 1 includes a semiconductor chip 12, a first impurity region 121 (source), a second impurity region 122 (body), a third impurity region 123 (drain), a gate trench 15 (cell trench), and a gate. It has an insulating film 16 , a gate electrode 13 (control electrode), an interlayer insulating film 17 , a source contact 18 and a first contact plug 11 .
  • the semiconductor chip 12 forms the outer shape of the semiconductor element 3, and is, for example, a structure in which a single crystal semiconductor material is formed in a chip shape (rectangular parallelepiped shape).
  • the semiconductor chip 12 is made of a semiconductor material such as Si or SiC.
  • the semiconductor chip 12 has a first principal surface 12A and a second principal surface 12B opposite to the first principal surface 12A.
  • the first main surface 12A is a device surface on which functional devices are formed.
  • the second main surface 12B is a non-device surface on which no functional device is formed.
  • semiconductor chip 12 may include semiconductor substrate 127 and epitaxial layer 129 .
  • a semiconductor substrate 127 supports an epitaxial layer 129 .
  • the semiconductor substrate 127 may be a p-type impurity region formed in the surface layer portion of the second main surface 12B of the semiconductor chip 12 .
  • the thickness of the semiconductor substrate 127 may be, for example, 50 ⁇ m or more and 300 ⁇ m or less.
  • the semiconductor substrate 127 may have a p-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the first impurity region 121 is a p-type impurity region selectively formed in the surface layer portion of the first main surface 12A of the semiconductor chip 12 below the first conductive film 51. is.
  • the p-type impurity concentration of the first impurity region 121 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the first impurity region 121 may be referred to as a p-type source region in this embodiment.
  • the second impurity region 122 is an n-type impurity region formed in the surface layer portion of the first main surface 12A of the semiconductor chip 12 .
  • the second impurity region 122 is formed so as to be in contact with the first impurity region 121 with a gap from the first main surface 12A to the second main surface 12B side. That is, the second impurity region 122 faces the first main surface 12A with the first impurity region 121 interposed therebetween.
  • the n-type impurity concentration of the second impurity region 122 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the second impurity region 122 since the second impurity region 122 is a region where a channel is formed in the active region 64 , it may be called an n-type channel region 125 . In other words, channel region 125 may be referred to as a body region.
  • the channel region 125 includes a side portion 124 forming the side surface of the gate trench 15 and a convex bottom portion 126 projecting from the lower end of the side portion 124 toward the second main surface 12B away from the side surface of the gate trench 15 . You can stay. As shown in FIG. 3, the bottom 126 of the channel region 125 may face the gate trench 15 with a gap 128 formed by part of the third impurity region 123 interposed therebetween. That is, the bottom portion 126 of the channel region 125 may be positioned closer to the first main surface 12A than the lower end 152 of the gate trench 15 . On the other hand, as shown in FIG.
  • the bottom portion 126 of the channel region 125 may be located closer to the second main surface 12B than the lower end 152 of the gate trench 15 is. In this case, the bottom 126 of the channel region 125 may protrude from the lower end 152 of the gate trench 15 toward the second main surface 12B.
  • the third impurity region 123 is a p-type impurity region formed in the surface layer portion of the first main surface 12A of the semiconductor chip 12 .
  • the third impurity region 123 is formed in contact with the channel region 125 .
  • the third impurity region 123 has a specific resistance of 3.5 ⁇ cm or more and 4.5 ⁇ cm or less.
  • the semiconductor device 1 may have a withstand voltage of 100 V or higher.
  • the “breakdown voltage” means, for example, that the breakdown voltage of the semiconductor element 3 is between the source and the drain (between the first conductive film 51 and the fourth conductive film 54) in an off state in which no voltage is applied to the gate electrode 13. It may be defined as the maximum voltage that can be applied without
  • the third impurity region 123 may be composed of an epitaxial layer 129 .
  • the p-type impurity concentration of the third impurity region 123 is lower than the p-type impurity concentrations of the semiconductor substrate 127 and the first impurity region 121, and is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • Third impurity region 123 (epitaxial layer 129) may have a thickness of 1 ⁇ m or more and 500 ⁇ m or less.
  • the third impurity region 123 may be referred to as a p-type drift region or a p-type drain region in this embodiment.
  • the gate trench 15 is a recess penetrating through the first impurity region 121 and the channel region 125 and reaching the third impurity region 123 .
  • the gate trench 15 surrounds the first impurity region 121, the channel region 125 and the third impurity region 123, as shown in FIG. compartmentalize.
  • the transistor cells 14 are selectively formed in the lower region of the first conductive film 51, as shown in FIG. That is, the transistor cell 14 is covered with the first conductive film 51 but not covered with the second conductive film 52 and the third conductive film 53 .
  • the arrangement pattern of the transistor cells 14 is staggered in FIG. Although not shown, the arrangement pattern of the transistor cells 14 may be matrix or stripe. Each transistor cell 14 is formed in a square shape in plan view shown in FIG. 2, and is formed in a rectangular shape in this embodiment.
  • Gate trenches 15 are formed between the plurality of transistor cells 14 arranged as described above.
  • the gate trench 15 is formed in a tapered shape such that the opening width W1 gradually narrows in the depth direction of the gate trench 15 .
  • the width W1 of the gate trench 15 may be, for example, 0.17 ⁇ m or more and 0.22 ⁇ m or less at the opening end of the gate trench 15 .
  • the pitch P1 between adjacent gate trenches 15 is, for example, 1 ⁇ m or less.
  • the pitch P1 of the gate trenches 15 is, for example, the gate trenches 15 facing each other with one transistor cell 14 interposed therebetween. It may be the distance between Also, the depth D1 of the gate trench 15 may be, for example, 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the gate insulating film 16 covers the inner surface of the gate trench 15, as shown in FIGS. Also, the gate insulating film 16 covers the first main surface 12A of the semiconductor chip 12 .
  • the gate insulating film 16 is made of, for example, an insulating material including SiO 2 , SiN, or the like. Of the entire gate insulating film 16, the portion formed in the active region 64 and the portion formed on the inner surface of the gate trench 15 are separated from the second insulating film 162 and the third insulating film 163, which will be described later. 16 first insulating films 161 may be called.
  • the gate electrode 13 is accommodated (embedded) in the gate trench 15 . With such a structure, miniaturization and low on-resistance can be achieved as compared with the planar structure.
  • the gate electrode 13 is insulated from the semiconductor chip 12 by the gate insulating film 16, thereby preventing leakage current from occurring.
  • the gate electrode 13 is made of a conductive material including polysilicon or the like. Since polysilicon has a melting point almost equal to that of single-crystal silicon, the use of polysilicon for the gate electrode 13 eliminates process limitations due to temperature in the process after the formation of the gate electrode 13 .
  • the gate electrode 13 faces the channel region 125 with the gate insulating film 16 interposed therebetween.
  • the side portion 124 facing the gate electrode 13 is the channel portion.
  • carriers electrospray in this embodiment
  • the transistor cell 14 and the gate electrode 13 form a vertical element structure in which current flows in the thickness direction of the semiconductor chip 12 .
  • the gate electrode 13 may have an upper surface 131 that is flush with the first main surface 12A of the semiconductor chip 12 or recessed toward the second main surface 12B.
  • An interlayer insulating film 17 is formed on the first main surface 12 ⁇ /b>A of the semiconductor chip 12 so as to cover the gate insulating film 16 and the gate electrode 13 .
  • the interlayer insulating film 17 insulates the gate electrode 13 and the first conductive film 51 . Therefore, the gate electrode 13 is covered with the gate insulating film 16 and the interlayer insulating film 17 .
  • the interlayer insulating film 17 is an insulating material containing SiO 2 , SiN, or the like.
  • a source contact 18 is formed in each transistor cell 14.
  • FIG. Although one source contact 18 is formed in each transistor cell 14 in this embodiment, a plurality of source contacts 18 may be formed in each transistor cell 14 .
  • the source contact 18 is formed in a rectangular shape elongated along the longitudinal direction of the rectangular transistor cell 14 in plan view.
  • source contact 18 is a recess penetrating interlayer insulating film 17, gate insulating film 16, and first impurity region 121 and reaching channel region 125.
  • the source contact 18 is tapered such that the width of the opening gradually narrows in the depth direction of the source contact 18 .
  • the pitch between the adjacent source contacts 18 is the same as the pitch P1 between the gate trenches 15, and is, for example, 1 ⁇ m or less.
  • the first contact plug 11 is embedded in the source contact 18 with the first barrier film 191 interposed therebetween. With such a configuration, the electric field concentration at the bottom of the gate trench 15 can be alleviated, and the semiconductor device 1 with improved reliability can be provided.
  • the first barrier film 191 suppresses diffusion of the material forming the first contact plug 11 into the interlayer insulating film 17 .
  • the first contact plug 11 contains W (tungsten), and the first barrier film 191 contains a material containing Ti (for example, a single layer structure of Ti or a laminated structure of Ti and TiN). You can The thickness of the first barrier film 191 is, for example, 500 ⁇ or more and 800 ⁇ or less.
  • the first barrier film 191 is formed so that one surface and the other surface follow the inner surface of the source contact 18 and the upper surface of the interlayer insulating film 17 to provide direct conduction with the first impurity region 121 and the channel region 125 . I'm taking Also, the first barrier film 191 continues across the upper region of the gate trench 15 which is the boundary between the adjacent transistor cells 14 .
  • the first contact plug 11 establishes electrical continuity with the first impurity region 121 and the channel region 125 via the first barrier film 191 .
  • the first contact plug 11 has an upper surface 111 recessed toward the first main surface 12A of the semiconductor chip 12 with respect to the upper surface of the interlayer insulating film 17 .
  • the first conductive film 51 is formed on the interlayer insulating film 17 .
  • the first conductive film 51 may be called a source electrode film based on its electrical connection object.
  • the first conductive film 51 is electrically connected to the first impurity region 121 and the channel region 125 through the first contact plugs 11 and the first barrier film 191 .
  • the first conductive film 51 is made of a material containing Al, for example, and is made of AlCu in this embodiment.
  • the top surface 111 of the first contact plug 11 is recessed with respect to the top surface of the interlayer insulating film 17 . Therefore, a concave portion 511 may be formed on the upper surface of the first conductive film 51 at a position facing the upper surface 111 in the stacking direction of the first conductive film 51 .
  • FIG. 5 is a diagram showing a planar structure of the outer peripheral region 63 of FIG. 1, and is an enlarged diagram showing a corner portion of the semiconductor element 3 of FIG.
  • FIG. 6 is an enlarged view of a portion surrounded by a two-dot chain line VI in FIG.
  • FIG. 7 is an enlarged view of a portion surrounded by a two-dot chain line VII in FIG.
  • FIG. 8 is a diagram showing the VIII-VIII cross section of FIG.
  • FIG. 9 is a diagram showing the IX-IX section of FIG.
  • the semiconductor device 1 has the above-described second impurity region 122 and third impurity region 123 as impurity regions in the outer peripheral region 63 .
  • the second impurity region 122 is exposed from the first main surface 12A of the semiconductor chip 12. As shown in FIG.
  • the semiconductor device 1 includes a first peripheral trench 40 , a connection trench 41 , a second peripheral trench 42 , a gate insulating film 16 , a first embedded electrode 43 , a connection electrode 44 , and a second embedded trench. It has an electrode 45 and a second contact plug 46 .
  • the first outer trench 40 is a recess penetrating through the second impurity region 122 and reaching the third impurity region 123 .
  • the first outer trench 40 is formed in an annular shape surrounding the assembly of transistor cells 14 formed in the active region 64 (see also FIGS. 11, 16, 18 and 20).
  • the first outer trench 40 is covered with the second conductive film 52 (finger electrode portions 522).
  • the first outer peripheral trench 40 is formed in a tapered shape such that the opening width W2 gradually narrows in the depth direction of the first outer peripheral trench 40.
  • the width W2 of the first outer peripheral trench 40 is greater than the width W1 of the gate trench 15, and may be, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less at the opening end of the first outer peripheral trench 40 .
  • the depth D2 of the first outer peripheral trench 40 may be greater than the depth D1 of the gate trench 15, and may be, for example, 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • first outer trench 40 includes first straight portion 401 extending along first direction X, second straight portion 402 extending along second direction Y, and first straight portion 401 extending along first direction X. and a corner portion 403 connecting with the second straight portion 402 . That is, in this embodiment, the first outer peripheral trench 40 may be formed in a quadrangular annular shape in plan view.
  • the corner portion 403 may be the intersection of the first straight portion 401 and the second straight portion 402 .
  • the corner portion 403 has a curved shape that protrudes outward from the outer peripheral region 63 .
  • the corner portion 403 may be curved to have a predetermined curvature radius R (for example, 15 ⁇ m or more and 50 ⁇ m or less).
  • connection trench 41 is a concave portion that connects the gate trench 15 and the first peripheral trench 40 .
  • the connection trench 41 is formed across the active region 64 and the peripheral region 63 (see also FIGS. 11, 16, 18 and 20). In other words, the connection trench 41 is at the interface between the active area 64 and the outer peripheral area 63 (eg, the interstitial area 19 between the first conductive film 51 and the second conductive film 52, as shown in FIG. 5). crossing the The connection trenches 41 extend along each of the first direction X and the second direction Y from an annular outer gate trench 151 forming the perimeter of the collection of transistor cells 14 in this embodiment, as shown in FIG. , to the first straight portion 401 and the second straight portion 402 of the first outer peripheral trench 40 .
  • connection trenches 41 may include a plurality of stripe-shaped connection trenches 41 parallel to each other, and each connection trench 41 may be connected at a different position of the first outer peripheral trench 40 .
  • connection trench 41 includes first connection trench 41 A connected to first outer trench 40 at first connection point 411 and connected to first outer trench 40 at second connection point 412 .
  • the first to third connection points 411 to 413 may be intersections formed by the first to third connection trenches 14A to 14C and the first outer trench 40 intersecting each other in a T shape. .
  • the first peripheral trench 40 includes a plurality of first peripheral trenches 40 .
  • the first perimeter trench 40 may include an inner trench 404 and an outer trench 405 .
  • An inner trench 404 surrounds the collection of transistor cells 14 formed in the active area 64 and is physically connected to the connection trench 41, as shown in FIGS. 18 and also see FIG. 20).
  • the connection trench 41 selectively communicates with the inner trench 404 of the inner trench 404 and the outer trench 405 , but does not communicate with the outer trench 405 .
  • Outer trench 405 is annular surrounding inner trench 404 and formed outwardly and spaced from inner trench 404 and physically independent of inner trench 404 (FIGS. 11, 16, 18 and 20). see also).
  • the second outer trench 42 is a recess penetrating through the second impurity region 122 and reaching the third impurity region 123 .
  • the second outer trench 42 is formed outside the first outer trench 40 and physically independent of the first outer trench 40 , and is formed in an annular shape surrounding the cluster of transistor cells 14 formed in the active region 64 . (see also Figures 11, 16, 18 and 20).
  • the second outer trench 42 faces the first outer trench 40 (outer trench 405 in this embodiment) with the second impurity region 122 interposed therebetween.
  • a plurality of second outer peripheral trenches 42 are formed.
  • the plurality of second outer peripheral trenches 42 may be referred to as a second outer peripheral trench group 42 .
  • Some of the plurality of second outer peripheral trenches 42 are covered (overlapped) with the second conductive films 52 (finger electrode portions 522 ) in plan view, and the rest are covered with the second conductive films 52 . and the third conductive film 53 (for example, the gap region 20 between the second conductive film 52 and the third conductive film 53 as shown in FIG. You can stay.
  • the second outer peripheral trench 42 is tapered such that the opening width W3 gradually narrows in the depth direction of the second outer peripheral trench 42.
  • the width W3 of the second peripheral trench 42 is larger than the width W1 of the gate trench 15 and smaller than the width W2 of the first peripheral trench 40 .
  • the width W3 of the second outer peripheral trench 42 may be, for example, 0.23 ⁇ m or more and 0.28 ⁇ m or less at the opening end of the second outer peripheral trench 42 .
  • the depth D3 of the second peripheral trench 42 may be smaller than the depth D2 of the first peripheral trench 40, and may be, for example, 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the second outer peripheral trench 42 may be formed along the first outer peripheral trench 40 and have a quadrangular annular shape in plan view.
  • the second outer trench 42 includes a first straight portion 423 extending along the first direction X, a second straight portion 424 extending along the second direction Y, and the first straight portion 423 and the second straight portion 424. and a connecting corner portion 425 . That is, in this embodiment, the second outer peripheral trench 42 may be formed in a quadrangular annular shape in plan view.
  • the corner portion 425 may be the intersection of the first straight portion 423 and the second straight portion 424 .
  • the corner portion 425 has a curved shape that protrudes outward from the outer peripheral region 63 .
  • the gate insulating film 16 covers the inner surface of the first outer trench 40 and the inner surface of the second outer trench 42 in the outer peripheral region 63, and covers the first main surface 12A of the semiconductor chip 12.
  • portions formed on the inner surfaces of the first outer peripheral trench 40 and the inner surfaces of the second outer peripheral trench 42 may be referred to as a second insulating film 162 and a third insulating film 163, respectively. That is, in this embodiment, the first insulating film 161 formed in the active region 64 and the second insulating film 162 and the third insulating film 163 formed in the peripheral region 63 form the gate on the first main surface 12A. They are integrally formed with an insulating film 16 interposed therebetween.
  • the inner surface of the connection trench 41 is also covered with the gate insulating film 16 .
  • the first embedded electrode 43 is accommodated (embedded) in the first peripheral trench 40 .
  • the first embedded electrode 43 may be made of the same material as the gate electrode 13 . That is, the first embedded electrode 43 is made of a conductive material including polysilicon or the like. Since polysilicon has a melting point almost equal to that of single-crystal silicon, the use of polysilicon as the first embedded electrode 43 eliminates process limitations due to temperature in the process after the formation of the first embedded electrode 43 .
  • the first embedded electrode 43 faces the second impurity region 122 with the second insulating film 162 interposed therebetween. As shown in FIGS. 8 and 9, the first embedded electrode 43 may have an upper surface 431 recessed toward the second main surface 12B with respect to the first main surface 12A of the semiconductor chip 12 .
  • connection electrode 44 is accommodated (embedded) in the connection trench 41 .
  • the connection electrode 44 may be made of the same material as the gate electrode 13 . That is, the connection electrode 44 is made of a conductive material including polysilicon or the like. Since polysilicon has a melting point almost equal to that of single-crystal silicon, the use of polysilicon as the connection electrode 44 eliminates process limitations due to temperature in the process after the connection electrode 44 is formed.
  • the connection electrode 44 faces the second impurity region 122 via the gate insulating film 16 formed on the inner surface of the connection trench 41, like the first embedded electrode 43. As shown in FIG.
  • the connection electrode 44 is formed integrally with the gate electrode 13 and the first embedded electrode 43 in the inner trench 404 to electrically connect the gate electrode 13 and the first embedded electrode 43 .
  • the second embedded electrode 45 is accommodated (embedded) in the second peripheral trench 42 .
  • the second embedded electrode 45 may be made of the same material as the gate electrode 13 . That is, the second embedded electrode 45 is made of a conductive material including polysilicon or the like. Since the melting point of polysilicon is almost the same as that of single-crystal silicon, the use of polysilicon as the second embedded electrode 45 eliminates process limitations due to temperature in the process after the formation of the second embedded electrode 45 .
  • the second embedded electrode 45 faces the second impurity region 122 with the third insulating film 163 interposed therebetween.
  • the second embedded electrode 45 is electrically isolated from the gate electrode 13 and the first embedded electrode 43, and is an electrically floating electrode in this embodiment. As shown in FIGS. 8 and 9, the second embedded electrode 45 may have an upper surface 451 that is flush with the first main surface 12A of the semiconductor chip 12 or recessed toward the second main surface 12B.
  • the interlayer insulating film 17 is formed so as to cover the gate insulating film 16, the first buried electrode 43, the connection electrode 44 and the second buried electrode 45.
  • the interlayer insulating film 17 insulates the first embedded electrode 43 , the connection electrode 44 and the second embedded electrode 45 from the second conductive film 52 .
  • a contact hole 47 is formed in the interlayer insulating film 17 .
  • the contact hole 47 reaches an intermediate portion of the first embedded electrode 43 in the depth direction of the first outer trench 40 . Therefore, the side surfaces of the contact hole 47 are composed of a first side surface 48 (upper side surface) formed by the insulating region formed by the interlayer insulating film 17 and a second side surface 49 (lower side surface) formed by the conductive region formed by the first embedded electrode 43 . side surface). Further, a step 50 may be formed on the second side surface 49 of the contact hole 47 so that the width of the contact hole 47 is gradually narrowed within the first embedded electrode 43 .
  • the contact hole 47 is formed in the first straight portion 401 and the second straight portion 402 of the first outer peripheral trench 40 .
  • the structure of the contact hole 47 formed in the second linear portion 402 will be described with reference to FIG. 6, but the following description can also be applied to the first linear portion 401.
  • the contact hole 47 is formed in the second straight portion 402 at a position avoiding the connection points of the connection trenches 41 (the first to third connection points 411 to 413 in FIG. 6). Specifically, the contact hole 47 is formed in the portion of the first outer peripheral trench 40 between the connection points 411 to 413 adjacent to each other. At the first to third connection points 411 to 413 , the side surfaces of the first outer peripheral trench 40 are replaced with the connection trench 41 , so there are portions having a width W 2 ′ wider than the width W 2 of the first outer peripheral trench 40 .
  • the embeddability of the embedded electrode for example, polysilicon
  • the embeddability of the embedded electrode deteriorates, and there is a possibility that a cavity-like defect called a void will occur after the embedding.
  • defects may occur in the first embedded electrode 43 in the vicinity of the central portions of the first to third connection points 411 to 413 . Therefore, by forming the contact hole 47 while avoiding the first to third connection points 411 to 413, the second contact plug 46 can be well connected to the first embedded electrode 43.
  • the second contact plug 46 is embedded in the contact hole 47 with the second barrier film 192 interposed therebetween.
  • the second barrier film 192 prevents the material forming the second contact plug 46 from diffusing into the interlayer insulating film 17 .
  • the second contact plug 46 contains W (tungsten), and the second barrier film 192 contains a material containing Ti (for example, a single layer structure of Ti or a laminated structure of Ti and TiN). You can The thickness of the second barrier film 192 is, for example, 500 ⁇ or more and 800 ⁇ or less.
  • the second barrier film 192 has one surface and the other surface formed along the inner surface of the contact hole 47 and the upper surface of the interlayer insulating film 17, and is directly connected to the first embedded electrode 43.
  • the second contact plug 46 conducts with the first embedded electrode 43 via the second barrier film 192 .
  • the second contact plug 46 has an upper surface 461 recessed toward the first main surface 12A of the semiconductor chip 12 with respect to the upper surface of the interlayer insulating film 17 .
  • a second conductive film 52 is formed on the interlayer insulating film 17 .
  • the second conductive film 52 may be called a gate electrode film based on its electrical connection object.
  • the second conductive film 52 is electrically connected to the gate electrode 13 via the second contact plug 46 , the second barrier film 192 , the first embedded electrode 43 in the inner trench 404 and the connection electrode 44 .
  • the second conductive film 52 is made of a material containing Al, for example, and is made of AlCu in this embodiment. Note that the first embedded electrode 43 in the outer trench 405 is not physically connected to the connection electrode 44 .
  • the first buried electrode 43 in the outer trench 405 is electrically connected to the second conductive film 52 through the second contact plug 46, the second conductive film 52 and the first buried electrode 43 in the inner trench 404 are electrically connected to each other. It is electrically connected to the gate electrode 13 via the embedded electrode 43 and the connection electrode 44 . That is, both the first embedded electrodes 43 in the inner trench 404 and the outer trench 405 are held at the potential of the second conductive film 52 (gate potential).
  • FIG. 10 is a diagram for comparing breakdown voltages of semiconductor devices according to samples 1 to 4.
  • FIG. The horizontal axis of FIG. 10 indicates the magnitude of the reverse voltage (drain voltage VD) applied between the source and the drain, and indicates that the absolute value of the reverse voltage increases toward the right side of the horizontal axis.
  • the vertical axis of FIG. 10 indicates the magnitude of the leakage current (drain current ID) when a reverse voltage is applied between the source and the drain, and indicates that the leakage current increases toward the upper side of the vertical axis.
  • the depth of the channel region 125 is, for example, the depth D C1 (FIG. 3) and the depth D C2 from the first main surface 12A of the semiconductor chip 12 to the lower end of the bottom 126 of the channel region 125 in FIGS. (FIG. 4).
  • the depth of the channel region 125 is controlled, for example, by changing the ion implantation acceleration voltage when forming the second impurity region 122 by ion implantation and thermal diffusion in the third impurity region 123 (epitaxial layer 129 described later). can do.
  • the specific resistance of the third impurity region 123 which is the target of ion implantation, is 3.5 ⁇ cm or more and 4.5 ⁇ cm or less.
  • Sample 1 has a channel region 125 formed by implanting n-type impurities (P (phosphorus) in this embodiment) into the third impurity region 123 in two steps of 180 keV and 70 keV and thermally diffusing them. It is a setting that has Sample 2 has a channel region 125 formed by implanting n-type impurities (P (phosphorus) in this embodiment) into the third impurity region 123 in two steps of 180 keV and 140 keV and thermally diffusing them. It is a setting that has The channel regions 125 of samples 1 and 2 may have bottoms 126 located closer to the first main surface 12A than the lower ends 152 of the gate trenches 15, as shown in FIG. 3, for example.
  • Sample 3 has a channel region 125 formed by implanting n-type impurities (P (phosphorus) in this embodiment) into the third impurity region 123 in two stages of 280 keV and 140 keV and thermally diffusing them. It is a setting that has Sample 4 is a channel region formed by implanting an n-type impurity (P (phosphorus) in this embodiment) into the third impurity region 123 in three steps of 280 keV, 140 keV and 70 keV and thermally diffusing. 125.
  • the channel regions 125 of samples 3 and 4 have bottoms 126 located closer to the second main surface 12B than the lower ends 152 of the gate trenches 15, as shown in FIG.
  • the leakage currents of samples 1 to 4 are smaller than the leakage currents of samples 3 and 4 over the entire reverse voltage application range. Therefore, from the viewpoint of reducing leakage current, the depth position of the bottom portion 126 of the channel region 125 is closer to the first main surface 12A than the lower end 152 of the gate trench 15 is to the second main surface 12B side (FIG. 4). (FIG. 3) is preferable.
  • the specific resistance of the third impurity region 123 is 3.5 ⁇ cm or more and 4.5 ⁇ cm or less, which is relatively high, in order to give the semiconductor device 1 a withstand voltage of 100 V or more.
  • the diffusion range of the implanted n-type impurity ions tends to widen, and the channel region 125 tends to protrude beyond the lower end 152 of the gate trench 15 . Therefore, as in samples 1 and 2, the leakage current can be reduced by lowering the acceleration voltage during ion implantation. That is, as one method for reducing the leak current, it is possible to provide a low acceleration voltage during ion implantation of the second impurity region 122 . [Relationship Between Structure of Peripheral Region 63, Leakage Current, and Device Breakdown Voltage] Next, the influence of the structure of the outer peripheral region 63 of the semiconductor element 3 on the leakage current and device breakdown voltage will be described.
  • FIG. 11 is a schematic plan view of semiconductor devices 3 according to samples 5-8.
  • FIG. 12 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 5.
  • FIG. 13 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 6.
  • FIG. 14 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 7.
  • FIG. 15 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 8.
  • FIG. 16 is a schematic plan view of the semiconductor element 3 according to Sample 9.
  • FIG. 17 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 9.
  • FIG. FIG. 18 is a schematic plan view of the semiconductor element 3 according to the sample 10.
  • FIG. FIG. 12 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 5.
  • FIG. 13 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 6.
  • FIG. 14 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 7.
  • FIG. 15 is
  • FIG. 19 is a schematic cross-sectional view of a semiconductor element 3 according to sample 10.
  • FIG. 20 is a schematic plan view of a semiconductor element 3 according to sample 11.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor element 3 according to sample 11.
  • FIG. 11, 16, 18 and 20, the structure above the first main surface 12A of the semiconductor chip 12 is omitted.
  • FIGS. 11 to 21 selectively show the configuration necessary for explaining the effect of reducing the leakage current by forming the first conductivity type region 130 of the second impurity region 122.
  • the gate insulating film 16 and the like are omitted. ing.
  • the semiconductor chip 12 has a first main surface 12A and a second main surface 12B opposite to the first main surface 12A.
  • a third impurity region 123 is formed in the outer peripheral region 63 on the first main surface 12A side of the semiconductor chip 12 , and a second impurity region 122 is formed in the surface layer of the third impurity region 123 .
  • the second impurity region 122 is continuously formed over the entire surface layer of the third impurity region 123 from the active region 64 toward the peripheral region 63. well region.
  • the fact that the second impurity region 122 is continuously formed from the active region 64 to the outer peripheral region 63 means that the impurity region of the same conductivity type extends from the channel region 125 of the active region 64 to the first main region of the semiconductor chip 12 . It shows continuity along the lateral direction along the surface 12A.
  • the second impurity region 122 is formed in the entire first main surface 12A in plan view, except for the formation portions of the first conductivity type region 130, the first outer trench 40, and the second outer trench 42. good too.
  • the second impurity region 122 may include a first potential well region 132 and a floating region 133.
  • the first potential well region 132 is formed in the inner region of the first outer trench 40 .
  • the first potential well region 132 is electrically connected to the first conductive film 51 via a third contact plug 134 formed in the interlayer insulating film 17 in the active region 64 .
  • the first potential well region 132 has the same potential as the first conductive film 51 .
  • the first potential well region 132 may be a source potential well region fixed at the source potential.
  • the floating region 133 is formed outside the first outer trench 40 .
  • Floating region 133 is physically separated from first potential well region 132 by first peripheral trench 40 .
  • the floating region 133 is a region that is not connected to the first conductive film 51, the second conductive film 52, and the third conductive film 53 and is electrically floating.
  • the first conductivity type region 130 is a region where the second impurity region 122 is selectively not formed in the outer peripheral region 63 and is exposed from the first main surface 12A of the semiconductor chip 12 .
  • the first conductivity type region 130 may be a region having a conductivity type different from that of the second impurity region 122 .
  • the second impurity region 122 may be defined as a first conductivity type well region.
  • the second impurity region 122 is n-type and the first conductivity type region 130 is p-type.
  • the second outer trench 42 may include a first trench 421 and a second trench 422 .
  • the first trench 421 is a trench adjacent to the first outer trench 40 in the second outer trench 42 .
  • the first trenches 421 are formed from the first outer trench 40 toward the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 at a first outer peripheral pitch P2.
  • the first trench 421 faces the second conductive film 52 (finger electrode portion 522) with the interlayer insulating film 17 interposed therebetween.
  • the second trenches 422 are a plurality of trenches formed from the first trenches 421 to the side of the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 at a second outer peripheral pitch P3.
  • the second outer pitch P3 may be the distance between the first trench 421 and the innermost second trench 422 .
  • the plurality of second trenches 422 are arranged at the same third outer peripheral pitch P4. Some of the plurality of second trenches 422 face the second conductive film 52 (finger electrode portions 522) with the interlayer insulating film 17 interposed therebetween. The rest of the plurality of second trenches 422 face the gap region 20 with the interlayer insulating film 17 interposed therebetween.
  • the third conductive film 53 is a peripheral electrode formed in the vicinity of the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 .
  • the third conductive film 53 is connected to the semiconductor chip 12 via an outer peripheral contact plug 135 (peripheral contact portion) formed in the interlayer insulating film 17 .
  • the outer periphery contact plug 135 is formed in an annular shape surrounding the second trench 422 in plan view. In this embodiment, a plurality of peripheral contact plugs 135 are formed.
  • the trench group 136 may be defined as a group including the first outer trench 40 and the second outer trench 42 which are annular trenches formed in the outer peripheral region 63 .
  • Trench group 136 is shown in FIGS. Some of the second outer peripheral trenches 42 that are continuous along the first main surface 12A may be selectively included.
  • the first conductivity type region 130 is formed in a ring shape surrounding the active region 64 .
  • the second impurity region 122 is divided into the first portion 70 and the second portion 71 in the outer peripheral region 63 .
  • the first conductivity type region 130 is formed by partially exposing the third impurity region 123 from the first main surface 12A of the semiconductor chip 12. Therefore, the p-type impurity concentration of the first conductivity type region 130 is , the p-type impurity concentration of the third impurity region 123 .
  • the first-conductivity-type region 130 is a first-conductivity-type (p-type in this embodiment) impurity region having a concentration difference of one order of magnitude or less from the third impurity region 123 in the thickness direction of the semiconductor chip 12 . It may be 80.
  • the first conductivity type region 130 is the impurity region 80 which is part of the third impurity region 123 , but due to the influence of the manufacturing conditions of the semiconductor element 3 , the second impurity region 122 may be different from the second main surface.
  • the p-type impurity concentration of the third impurity region 123 on the second main surface 12B side is 10 15 cm ⁇ 3
  • the p-type impurity concentration of the impurity region 80 is 1 ⁇ 10 16 cm ⁇ 3 . It may be represented as 3 .
  • the first conductivity type region 130 is formed across the region directly below the gap region 20 and the region directly below the third conductive film 53 .
  • the first conductivity type region 130 is formed in an annular shape along the first outer peripheral trench 40 and the second outer peripheral trench 42, selectively includes some of the plurality of second outer peripheral trenches 42 inside, and It overlaps with the second peripheral trench 42 . More specifically, the annular first conductivity type region 130 internally includes the same second outer trench 42 over its entire circumference. That is, the second outer trench 42 included in the first conductivity type region 130 is completely contained within the first conductivity type region 130 without protruding from the first conductivity type region 130 in plan view.
  • a first portion 70 of second impurity region 122 is formed in an island shape in an inner region surrounded by first conductivity type region 130
  • a second portion 71 is formed in an inner region surrounded by first conductivity type region 130 .
  • a boundary portion (first boundary portion 75 ) between the first portion 70 and the first conductivity type region 130 is formed in a region immediately below the gap region 20 .
  • the first boundary portion 75 is formed midway in the radial direction of the trench group 136 including the trenches 40 and 42 annularly expanding toward the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 at intervals.
  • a boundary portion (second boundary portion 77 ) between the first conductivity type region 130 and the second portion 71 is a region immediately below the third conductive film 53 and is connected to the outer peripheral contact plug 135 in the semiconductor chip 12 . It is formed inside the position.
  • the second portion 71 is formed to extend from the second boundary portion 77 to the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 .
  • a second portion 71 of the second impurity region 122 is exposed on the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 .
  • the first conductivity type regions 130 are continuously arranged toward the first end surfaces 31A, 31B and the second end surfaces 32A, 32B of the semiconductor chip 12 and are exposed from the first main surface 12A.
  • the plurality of second outer peripheral trenches 42 are arranged continuously toward the first end faces 31A, 31B and the second end faces 32A, 32B, penetrate the second impurity region 122 from the first main surface 12A, and form the third trenches 42 .
  • a plurality of second outer trenches 42 formed to reach impurity region 123 may be defined as second trench group 74 .
  • the first trench group 73 may be formed relatively outside, and the second trench group 74 may be formed relatively inside so as to be surrounded by the first trench group 73 .
  • the side surface of the second outer periphery trench 42 belonging to the first trench group 73 is formed of the first conductivity type region 130 (a part of the third impurity region 123 in the sample 5), and the second outer periphery belonging to the second trench group 74.
  • the side surfaces of the trench 42 are formed of the second impurity regions 122 .
  • the second outer trench 42 located at the boundary between the first trench group 73 and the second trench group 74 and forming the first boundary portion 75 between the second impurity region 122 and the first conductivity type region 130 serves as the boundary. It may be a trench 76 . Side surfaces of the boundary trench 76 are formed of the second impurity region 122 on one side (for example, the inner side) in a cross-sectional view, and are formed by the first conductivity type region 130 on the other side (for example, the outer side) in a cross-sectional view.
  • the boundary trench 76 (first boundary portion 75 ) is located in a region immediately below the gap region 20 .
  • the first boundary portion 75 is the boundary trench 76 (the second outer peripheral trench 42 )
  • the first boundary portion 75 has an arcuately curved corner similar to the shape of the second outer peripheral trench 42 . It is formed in a quadrangular annular shape in a plan view having a portion 85 .
  • the second boundary portion 77 is also formed in a quadrangular annular shape in a plan view having a corner portion 86 curved in an arc shape. Therefore, the first-conductivity-type region 130 is formed in a quadrangular annular shape in a plan view having arcuately curved corner portions 85 and 86 on both the inner peripheral edge and the outer peripheral edge.
  • the width W4 of the first conductivity type region 130 sandwiched between the first portion 70 and the second portion 71 of the second impurity region 122 is, for example, 8 ⁇ m or more and 15 ⁇ m or less (preferably about 10 ⁇ m). good too.
  • the first conductivity type region 130 for example, after the epitaxial layer 129 is grown on the semiconductor substrate 127, a mask corresponding to the pattern of the first conductivity type region 130 is applied to the semiconductor chip 12.
  • the second impurity region 122 may be formed by implanting an n-type impurity and thermally diffusing it.
  • a first conductivity type region 130 is formed in the portion of the semiconductor chip 12 covered by the mask, in which the conductivity type of the epitaxial layer 129 (third impurity region 123) is maintained without being implanted with the n-type impurity.
  • Sample 6 has a width W 5 of the first conductivity type region 130 that is narrower than the width W 4 of the first conductivity type region 130 of Sample 5 .
  • the width W5 may be, for example, 3 ⁇ m or more and 7 ⁇ m or less (preferably about 6 ⁇ m). Other configurations of the sample 6 are the same as those of the sample 5.
  • FIG. In order to change the width W4 of the first conductivity type region 130 to the width W5, the pattern ( width) of the mask used when forming the second impurity region 122 should be changed.
  • Sample 7 has a width W 6 of the first conductivity type region 130 that is wider than the width W 4 of the first conductivity type region 130 of Sample 5 .
  • the width W6 may be, for example, 8 ⁇ m or more and 15 ⁇ m or less (preferably about 13 ⁇ m). Other configurations of the sample 7 are the same as those of the sample 5.
  • FIG. In order to change the width W4 of the first conductivity type region 130 to the width W6 , the pattern ( width) of the mask used when forming the second impurity region 122 may be changed.
  • the first conductivity type region 130 is formed by the high-concentration impurity region 78 having an impurity concentration higher than that of the third impurity region 123 .
  • the third impurity region 123 has a p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less
  • the high-concentration impurity region 78 has a p-type impurity concentration of 1 ⁇ 10 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less. It may be 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the p-type impurity concentration of the high-concentration impurity region 78 may be the same as the p-type impurity concentration of the semiconductor substrate 127 and the first impurity region 121 .
  • the high-concentration impurity region 78 is selectively formed in the surface layer portion of the third impurity region 123 . Moreover, as shown in FIG. 15, the depth of the high-concentration impurity region 78 may be deeper than the second outer peripheral trench 42 . Thereby, the high-concentration impurity region 78 may have a bottom portion 79 that protrudes toward the second main surface 12 ⁇ /b>B from the lower end of the second outer peripheral trench 42 . Other configurations of the sample 8 are the same as those of the sample 5. FIG.
  • the high-concentration impurity region 78 for example, after an epitaxial layer 129 is grown on the semiconductor substrate 127, n-type impurities are implanted into the entire first main surface 12A of the semiconductor chip 12 without using a mask. Then, the second impurity region 122 is formed by thermal diffusion. Next, p-type impurities are implanted into the first main surface 12A of the semiconductor chip 12 through a mask having openings corresponding to the pattern of the high-concentration impurity regions 78, and are thermally diffused to form the high-concentration impurity regions 78. do.
  • Sample 9 has a width W 7 of the first conductivity type region 130 that is wider than the width W 4 of the first conductivity type region 130 of Sample 5 .
  • the width W7 may be, for example, 20 ⁇ m or more and 27 ⁇ m or less (preferably about 27 ⁇ m).
  • the first trench 421 forms the boundary trench 76 . Therefore, the second impurity region 122 is divided into an inner first portion 70 and an outer second portion 71 with the first trench 421 as a boundary.
  • the position of the second boundary portion 77 may be the same position as the sample 5 . Thereby, all of the second trenches 422 (excluding the boundary trenches 76 ) may be included in the first trench group 73 formed in the first conductivity type region 130 .
  • sample 9 Other configurations of sample 9 are the same as those of sample 5.
  • FIG. 9 In order to change the width W4 of the first conductivity type region 130 to the width W7 , the pattern (width) of the mask used when forming the second impurity region 122 should be changed.
  • FIG. 18 the sample 10 will be described with reference to FIGS. 18 and 19.
  • FIG. 18 the sample 10 will be described with reference to FIGS. 18 and 19.
  • Sample 10 has a width W 8 of the first conductivity type region 130 that is narrower than the width W 4 of the first conductivity type region 130 of Sample 5 .
  • the width W8 may be, for example, 3 ⁇ m or more and 7 ⁇ m or less (preferably about 5 ⁇ m). More specifically, in sample 10 , the outermost trench of the second peripheral trench 42 forms the boundary trench 76 . Therefore, the entire second outer trench 42 is formed through the second impurity region 122 .
  • the second boundary portion 77 is formed in a region immediately below the third conductive film 53 and outside the connection position of the outer peripheral contact plug 135 in the semiconductor chip 12 .
  • the first conductivity type region 130 includes the outer peripheral contact plug 135 inside and is formed facing the third conductive film 53 in the thickness direction of the semiconductor chip 12 .
  • Other configurations of the sample 10 are the same as those of the sample 5.
  • FIG. 1 In order to change the width W4 of the first conductivity type region 130 to the width W8, the pattern ( width) of the mask used when forming the second impurity region 122 should be changed.
  • FIG. 20 Next, sample 11 will be described with reference to FIGS. 20 and 21.
  • the second portion 71 of the second impurity region 122 of sample 5 is omitted. Therefore, the first conductivity type region 130 is formed so as to extend from the boundary trench 76 to the first end faces 31A, 31B and the second end faces 32A, 32B of the semiconductor chip 12 .
  • the first conductivity type region 130 includes the outer peripheral contact plug 135 inside and is formed facing the third conductive film 53 in the thickness direction of the semiconductor chip 12 .
  • Other configurations of the sample 11 are the same as those of the sample 5. FIG.
  • a high temperature reverse bias test (HTRB) was performed on samples 5 to 11 and sample 12 (FIG. 22) in which the first conductivity type region 130 was not formed.
  • HTRB test a voltage of ⁇ 100 V was continuously applied to the first conductive film 51 (surface source electrode) with respect to the fourth conductive film 54 (back surface drain electrode) for 1000 hours in an environment of 150° C.
  • current-voltage characteristics were measured at room temperature (initial characteristics). By comparing the initial characteristics with the characteristics after 250 hours or more from the start of the HTRB test, it was confirmed whether or not the formation of the first conductivity type region 130 could reduce the leakage current.
  • FIG. 23 is a diagram showing the results.
  • the horizontal axis of FIG. 23 indicates the magnitude of the reverse voltage (drain voltage VD) applied between the source and the drain, and indicates that the absolute value of the reverse voltage increases toward the right side of the horizontal axis.
  • the vertical axis of FIG. 23 indicates the magnitude of the leakage current (drain current ID) when a reverse voltage is applied between the source and the drain, and indicates that the leakage current increases toward the upper side of the vertical axis.
  • samples 5 to 11 all broke down at voltages V 2 and V 3 higher than the breakdown voltage V 1 of sample 12.
  • Samples 5 to 8 and Samples 10 to 11, excluding Sample 9 in which the width W7 of the first conductivity type region 130 in FIG. was.
  • the formation of the first-conductivity-type region 130 can improve the device breakdown voltage, and that the device breakdown voltage can be further improved if the width of the first-conductivity-type region 130 is not excessively widened.
  • the semiconductor device 1 provides a structure capable of improving the device withstand voltage.
  • the device breakdown voltage is improved by changing the number of the first outer peripheral trenches 40 and the outer peripheral pitches P 2 , P 3 and P 4 .
  • FIG. 30 is a schematic cross-sectional view of the semiconductor element 3 according to sample 13.
  • FIG. 31 is a schematic cross-sectional view of a semiconductor element 3 according to sample 13.
  • FIG. 32 is a schematic cross-sectional view of a semiconductor element 3 according to sample 14.
  • FIG. 33 is a schematic cross-sectional view of the semiconductor element 3 according to Sample 15.
  • samples 13 to 16 are basically the same as sample 5, but the structures that differ from sample 5 are as follows.
  • sample 13 differs from sample 5, which has two first peripheral trenches 40, in that the number of first peripheral trenches 40 is one. In sample 13, the outer trench 405 of sample 5 is omitted. Sample 13 has the same structure as Sample 5.
  • the sample 14 differs from the sample 5 having two first peripheral trenches 40 in that the number of the first peripheral trenches 40 is three.
  • the first outer trench 40 is added inside (on the active region 64 side) of the inner trench 404 of sample 5 , and the added first outer trench 40 is used as the inner trench 404 .
  • the existing first peripheral trench 40 of Sample 5 is made the outer trench 405 .
  • Sample 15 differs from Sample 5 having two first peripheral trenches 40 in that there are four first peripheral trenches 40 .
  • sample 14 two first outer trenches 40 are added inside (on the active region 64 side) the inner trenches 404 of sample 5, and the inner trenches of the added first outer trenches 40 are used as inner trenches 404.
  • the outer trenches of the added first outer peripheral trenches 40 and the existing first outer peripheral trenches 40 of the sample 5 are defined as outer trenches 405 .
  • FIG. 34 is a diagram showing the relationship between the first outer peripheral pitch P2 and the device withstand voltage, and is a diagram showing verification results of samples 13 to 15.
  • the horizontal axis of FIG. 34 indicates the size of the first outer peripheral pitch P2.
  • the vertical axis of FIG. 34 indicates the magnitude of the breakdown voltage (BVDSS) when a reverse voltage is applied between the source and the drain, and the higher the vertical axis, the higher the breakdown voltage (BVDSS). ing.
  • BVDSS breakdown voltage
  • the values of the first peripheral pitch P2 were 1.28 ⁇ m, 2.28 ⁇ m, 3.28 ⁇ m, 4.28 ⁇ m, 5.28 ⁇ m and 6.28 ⁇ m were adopted as the values of the first peripheral pitch P2.
  • the breakdown voltage in the case of the first outer circumference pitch P2 was confirmed. Since the pitch P1 of the gate trenches 15 is set to 1 ⁇ m, the values of the first peripheral pitch P2 are 1.28 times and 2.28 times the pitch P1 (cell pitch) of the gate trenches 15, respectively. , 3.28 times, 4.28 times, 5.28 times and 6.28 times.
  • the first outer peripheral pitch P2 is 2.28 ⁇ m (2.28 times the cell pitch) and 3.28 ⁇ m. (3.28 times the same) and 4.28 ⁇ m (4.28 times the same), relatively high breakdown voltages could be achieved. From the above , the device can It has become clear that the breakdown voltage can be particularly improved.
  • the breakdown point was confirmed by simulation based on the impact ionization rate within the semiconductor chip 12 .
  • the first outer circumference pitch P2 is 1.28 ⁇ m
  • the first outer trench 40 embedded with the first embedded electrode 43 fixed to the gate potential and the electrically floating second embedded electrode 43 are formed.
  • the distance to the second outer trench 42 in which the electrode 45 is embedded is short
  • breakdown occurs selectively in the vicinity of the first outer trench 40 .
  • the first peripheral pitch P2 is 6.28 ⁇ m
  • the first peripheral trench 40 embedded with the first embedded electrode 43 fixed to the gate potential and the electrically floating second embedded electrode When the distance from the second outer trench 42 in which 45 is buried is long, breakdown occurs selectively near the second outer trench 42 .
  • the first peripheral pitch P2 is 3.28 ⁇ m
  • the first outer pitch P2 is preferably not too narrow and not too wide because the electric field can be dispersed in the first outer trench 40 and the second outer trench 42, which is preferable from the viewpoint of improving the breakdown voltage of the device.
  • FIG. 35 is a diagram showing the relationship between the second outer circumference pitch P3 and the device breakdown voltage , and is a diagram showing verification results of samples 13 to 16.
  • the horizontal axis of FIG. 35 indicates the size of the second outer peripheral pitch P3.
  • the vertical axis of FIG. 35 indicates the magnitude of the breakdown voltage (BVDSS) when a reverse voltage is applied between the source and the drain, and the higher the vertical axis, the higher the breakdown voltage (BVDSS). ing.
  • BVDSS breakdown voltage
  • the value of the first outer pitch P2 was fixed at 3.28 ⁇ m, and the values of the second outer pitch P3 were 1 ⁇ m, 2 ⁇ m, 3 ⁇ m, 4 ⁇ m and 5 ⁇ m.
  • the second outer peripheral pitch P3 is 2 ⁇ m (twice the cell pitch), 3 ⁇ m (three times the cell pitch), In the case of 4 ⁇ m (4 times the same) and 5 ⁇ m (5 times the same), a relatively high breakdown voltage could be achieved. Further, when the second outer pitch P3 was in the range of 2 ⁇ m to 5 ⁇ m, even if the second outer pitch P3 was widened , the breakdown voltage was not significantly affected. From the above , the device can It has become clear that the breakdown voltage can be particularly improved. From the standpoint of recommending miniaturization of the semiconductor element 3 , it can be said that the second outer pitch P3 is preferably set to the same extent as the first outer pitch P2 or smaller than the first outer pitch P2.
  • FIG. 36 is a diagram showing the relationship between the third outer circumference pitch P4 and the device breakdown voltage, and is a diagram showing verification results of samples 13 to 16.
  • the horizontal axis of FIG. 36 indicates the size of the third outer peripheral pitch P4.
  • the vertical axis of FIG. 36 indicates the magnitude of the breakdown voltage (BVDSS) when a reverse voltage is applied between the source and the drain, and the higher the vertical axis, the higher the breakdown voltage (BVDSS). ing.
  • BVDSS breakdown voltage
  • the value of the first outer pitch P2 was fixed at 3.28 ⁇ m, and the value of the second outer pitch P3 was fixed at 3 ⁇ m. 1 ⁇ m, 2 ⁇ m, 3 ⁇ m, 4 ⁇ m and 5 ⁇ m were adopted, and the breakdown voltage was confirmed for each third outer circumference pitch P4. Since the pitch P1 of the gate trenches 15 is set to 1 ⁇ m, the value of the third outer peripheral pitch P4 is 1 , 2, 3 times the pitch P1 (cell pitch) of the gate trenches 15, respectively. It may be defined as 4x and 5x.
  • the third outer peripheral pitch P4 be kept to the same extent as the pitch P1 of the gate trenches 15 ( in this embodiment, approximately 1 ⁇ m). I can say As a result, it has become clear that both miniaturization of the semiconductor element 3 and improvement of the device withstand voltage can be achieved.
  • the sizes of the outer pitches P 2 , P 3 and P 4 do not particularly contribute to the leak current reduction effect. Therefore, as shown in FIG. 37, even if the first outer pitch P2, the second outer pitch P3, and the third outer pitch P4 are equal to each other, if the first conductivity type region 130 is formed, the leakage current can be sufficiently reduced.
  • the p-type portion may be n-type
  • the n-type portion may be p-type
  • the MISFET was taken up as an example of the element structure of the semiconductor device 1, but the element structure of the semiconductor device 1 may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the first conductivity type region (130) is formed to reach the end faces (31A, 31B, 32A, 32B) of the semiconductor chip (12), The semiconductor device (1) according to claim 1-3, wherein the well region (122) is formed in an inner region surrounded by the first conductivity type region (130).
  • the first conductivity type region (130) is formed in a ring shape surrounding the active region (64),
  • the well region (122) has a first portion (70) formed in an inner region surrounded by the first conductivity type region (130) and an annular outer region surrounding the first conductivity type region (130).
  • the semiconductor device (1) according to any one of Appendices 1-1 to 1-3, which is divided into a second portion (71) formed in the second portion (71).
  • the first conductivity type region (130) is selectively formed in a surface layer portion of the first region (123, 129) and has a higher impurity concentration than the first conductivity type of the first region (123, 129).
  • the semiconductor device (1) according to any one of Appendixes 1-1 to 1-6, including a second region (78) having an impurity concentration of the first conductivity type.
  • the semiconductor element structure (14) includes a cell trench (15), a control electrode (13) embedded in the cell trench (15), and formed on the side of the cell trench (15), and the well region ( 122) and a channel region (125) configured by an annular first outer trench (40) formed in the outer peripheral region (63) inside the outer peripheral electrode (53); a first embedded electrode (43) embedded in the first outer trench (40) and electrically connected to the control electrode (13); A plurality of annular rings formed in the outer peripheral region (63) outside the first outer trench (40) and inside the outer electrode (53) and physically separated from the first outer trench (40) a second peripheral trench group (42) including a second peripheral trench (42) of a second embedded electrode (45) embedded in the second peripheral trench (42) and electrically isolated from the first embedded electrode (43);
  • the well region (122) excludes the formation portions of the first peripheral trench (40) and the second peripheral trench group (42) and the first conductivity type region (130) from the channel region (125).
  • the semiconductor device (1) according to appendix 1-1 wherein the semiconductor device (1) is laterally continuous along the first main surface (12A).
  • the first conductivity type region (130) selectively includes some of the plurality of second peripheral trench groups (42) inside and overlaps the second peripheral trench groups (42). has been
  • the first outer trench (40) is formed to penetrate the well region (122) in the thickness direction of the semiconductor chip (12) and reach the first region (123). 10.
  • the second peripheral trench group (42) is a first trench formed at a first peripheral pitch (P2) from the first peripheral trench (40) to the end faces (31A, 31B, 32A, 32B).
  • the semiconductor device (1) are formed from the first trench (421) to the end faces (31A, 31B, 32A, 32B) with a second outer pitch (P3) therebetween, and the first outer pitch (P2) and a plurality of second trenches (422) arranged at a third outer pitch ( P4 ) narrower than the second outer pitch (P3); 1- wherein said plurality of second trenches (422) comprises a boundary trench (76) forming a first boundary (75) between said well region (122) and said first conductivity type region (130); 9.
  • the semiconductor device (1) according to any one of Appendices 1-11.
  • the well region (122) includes a first portion (70) formed in the inner region surrounded by the boundary trench (76) and the first conductivity type region ( 130), and is formed in an annular outer region ( 71).
  • the widths (W 4 , W 6 ) of the first conductivity type region (130) sandwiched between the first portion (70) and the second portion (71) are 8 ⁇ m or more and 15 ⁇ m or less. 14.
  • the first conductivity type region (130) is formed from the boundary trench (76) to the end faces (31A, 31B, 32A, 32B) of the semiconductor chip (12), The semiconductor device (1) of Claim 1-12, wherein said well region (122) is formed in an inner region surrounded by said boundary trench (76).
  • said well region (122) is formed in an inner region surrounded by said first peripheral trench (40), and a first potential well region (132) electrically connected to said first electrode (51);
  • the semiconductor device according to any one of Appendices 1-9 to 1-15 including a floating region (133) formed in an outer region of the first outer trench (40) and electrically floating ( 1).
  • the semiconductor device (1) according to any one of Appendices 1-1 to 1-16, having a withstand voltage of 100 V or more.
  • the semiconductor chip (12) includes a semiconductor substrate (127) of a first conductivity type having a first impurity concentration and a second impurity concentration lower than the first impurity concentration formed on the semiconductor substrate (127).
  • the semiconductor device (1) according to any one of Appendixes 1-1 to 1-18, wherein the epitaxial layer (129) has a thickness of 7 ⁇ m or more and 15 ⁇ m or less.
  • the first impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less; the second impurity concentration is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less;
  • the channel region (125) has a side portion (124) forming a side surface of the cell trench (15) and a second region (124) extending from a lower end of the side portion (124) away from the side surface of the cell trench (15). and a convex bottom (126) projecting toward the main surface (12B), Any one of appendices 1-9 to 1-16, wherein the bottom of the channel region (125) is located closer to the first main surface (12A) than the lower end (152) of the cell trench (15) 1.
  • the semiconductor element structure (14) includes a first conductivity type source region (121) formed in order from the first main surface (12A) of the semiconductor chip (12) in the depth direction of the cell trench (15). ), said channel region (125) of a second conductivity type and a drift region (123) of a first conductivity type,
  • the semiconductor device (1) according to any one of Appendixes 1-9 to 1-16, wherein the control electrode (13) includes a gate electrode (13) forming a channel in the channel region (125).
  • the semiconductor chip (12) includes a silicon chip.
  • the cell trenches (15) are arranged at a predetermined cell pitch (P 1 ) in the active region (64), The semiconductor device (1) according to any one of Appendices 1-12 to 1-15, wherein the first peripheral pitch (P 2 ) is two to four times the cell pitch (P 1 ).
  • the cell pitch (P 1 ) is 0.8 ⁇ m or more and 1.2 ⁇ m
  • the first peripheral pitch (P 2 ) is 2.0 ⁇ m or more and 4.0 ⁇ m or less
  • the semiconductor device (1) according to any one of Appendices 1-26 to 1-29, wherein the second peripheral pitch (P 3 ) is 2.0 ⁇ m or more and 6.0 ⁇ m or less.
  • Appendix 2-1 It has a first main surface (12A) and a second main surface (12B) opposite to said first main surface (12A), and an active area (64) and said active area on said first main surface (12A) side.
  • the second peripheral trench group (42) includes first trenches (421) formed outward from the first peripheral trenches (40) at the first peripheral pitch (P 2 ), and the first trenches (421). 421) and a second trench (422) formed outward from the second trench (422) spaced apart by a second peripheral pitch (P3);
  • the second outer pitch (P 3 ) is smaller than the first outer pitch (P 2 ).
  • the second peripheral trench group (42) includes a plurality of the trenches arranged at a third peripheral pitch ( P4 ) narrower than the first peripheral pitch (P2) and the second peripheral pitch (P3). including a second trench (422);
  • the semiconductor device (1) according to appendix 2-2 or appendix 2-3, wherein the third outer pitch (P 4 ) is equal to the cell pitch (P 1 ).
  • the cell pitch (P 1 ) is 0.8 ⁇ m or more and 1.2 ⁇ m
  • the semiconductor device (1) according to any one of appendices 2-1 to 2-4, wherein the first peripheral pitch (P 2 ) is 2.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the cell pitch (P 1 ) is 0.8 ⁇ m or more and 1.2 ⁇ m
  • the first peripheral pitch (P 2 ) is 2.0 ⁇ m or more and 4.0 ⁇ m or less
  • the semiconductor device (1) according to any one of appendices 2-2 to 2-4, wherein the second peripheral pitch (P 3 ) is 2.0 ⁇ m or more and 6.0 ⁇ m or less.
  • Appendix 2-7 It has a first main surface (12A) and a second main surface (12B) opposite to said first main surface (12A), and an active area (64) and said active area on said first main surface (12A) side.
  • the second peripheral trench group (42) includes first trenches (421) formed outward from the first peripheral trenches (40) at the first peripheral pitch (P 2 ), and the first trenches (421). 421) and a second trench (422) formed outward from the second trench (422) spaced apart by a second peripheral pitch (P3);
  • said first perimeter trench (40) comprises an inner trench (404) surrounding said active area (64) and an outer trench (405) surrounding said inner trench (404), Clause 2-1 to Clause 2- 9.
  • connection electrode (44) embedded in the semiconductor chip (12) and connecting the first embedded electrode (43) in the inner trench (404) and the control electrode (13);
  • the first embedded electrode (43) in the outer trench (405) connects the third electrode (52), the first embedded electrode (43) in the inner trench (404) and the connection electrode (44).
  • the semiconductor device (1) according to appendix 2-9, which is electrically connected to the control electrode (13) via the control electrode (13).
  • the well region (122) includes the first peripheral trench (40) and the second peripheral trench group (42) inside, and the first peripheral trench (40) and the second peripheral trench group (42).
  • the semiconductor device (1) according to any one of Appendices 2-1 to 2-11, wherein the semiconductor device (1) is formed so as to overlap with the [Appendix 2-13] formed on the first main surface (12A) of the semiconductor chip (12) and connected to the semiconductor chip (12) outside the second peripheral trench group (42) of the peripheral region (63)
  • the semiconductor device (1) according to any one of Appendixes 2-1 to 2-12 including a peripheral electrode (53).
  • [Appendix 2-14] The semiconductor device (1) according to any one of Appendices 2-1 to 2-13, having a breakdown voltage of 100 V or more.
  • the semiconductor chip (12) includes a semiconductor substrate (127) of a first conductivity type having a first impurity concentration and a second impurity concentration lower than the first impurity concentration formed on the semiconductor substrate (127). and a first conductivity type epitaxial layer (129) forming the first region (123),
  • the first impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less;
  • the channel region (125) has a side portion (124) forming a side surface of the cell trench (15) and a second region (124) extending from a lower end of the side portion (124) away from the side surface of the cell trench (15).
  • the semiconductor device (1) according to any one of Claims 1 to 3.
  • the semiconductor element structure (14) includes a first conductivity type source region (121) formed in order from the first main surface (12A) of the semiconductor chip (12) in the depth direction of the cell trench (15).
  • the semiconductor device (1) according to any one of Appendixes 2-1 to 2-20, wherein the control electrode (13) includes a gate electrode (13) forming a channel in the channel region (125).
  • the semiconductor chip (12) includes a silicon chip.
  • Reference Signs List 1 Semiconductor device 2 : Lead frame 3 : Semiconductor element 4 : Package 5 : Conductive film 6 : Insulating film 7 : First pad 8 : First wire 9 : Second pad 10 : Second wire 11 : First contact plug 12 : Semiconductor chip 12A : First main surface 12B : Second main surface 13 : Gate electrode 14 : Transistor cell 14A : Third connection trench 14B : Third connection trench 14C : Third connection trench 15 : Gate trench 16 : Gate insulating film 17: Interlayer insulating film 18: Source contact 19: Gap region 20: Gap region 21: Die pad portion 22: First lead portion 23: Second lead portion 24: Third lead portion 31A: First end surface 31B: First end surface 32A : Second end face 32B : Second end face 40 : First peripheral trench 41 : Connection trench 41A : First connection trench 41B : Second connection trench 41C : Third connection trench 42 : Second peripheral trench 43 : First embedded electrode 44 : Connection electrode 45 :

Landscapes

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Abstract

半導体装置は、半導体チップ１２と、半導体チップ１２の第１主面１２Ａ上に形成された第１導電膜５１と、半導体チップ１２の第２主面１２Ｂ上に形成された第４導電膜５４と、半導体チップ１２に形成された第３不純物領域１２３と、アクティブ領域６４に形成された、セルピッチＰ１で配列されたゲートトレンチ１５を含み、第１導電膜５１と第４導電膜５４との間に電流を流す縦型の半導体素子構造と、外周領域６３に形成された環状の第１外周トレンチ４０と、第１外周トレンチ４０よりも外側において外周領域６３に形成された複数の環状の第２外周トレンチ４２とを含み、第１外周トレンチ４０と第２外周トレンチ４２との間の第１外周ピッチＰ２は、セルピッチＰ１の２倍以上４倍以下である。

Description

半導体装置
　本開示は、半導体装置に関する。
　例えば、特許文献１は、アクティブセルアレイ及びゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。
特表２００６－５２００９１号公報
　本開示の一実施形態に係る半導体装置の目的は、耐圧信頼性を向上することである。
　本開示の一実施形態に係る半導体装置は、第１主面及び前記第１主面の反対側の第２主面を有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、前記半導体チップの前記第１主面上に形成された第１電極と、前記半導体チップの前記第２主面上に形成された第２電極と、前記半導体チップに形成され、前記第２電極に電気的に接続された第１導電型の第１領域と、前記アクティブ領域に形成され、所定のセルピッチで配列されたセルトレンチ、前記セルトレンチに埋め込まれた制御電極、及び前記セルトレンチの側方に形成された第２導電型のチャネル領域を含み、前記第１電極と前記第２電極との間に電流を流す半導体素子構造と、前記外周領域に形成された環状の第１外周トレンチと、前記第１外周トレンチに埋め込まれ、前記制御電極に電気的に接続された第１埋め込み電極と、前記第１外周トレンチよりも外側において前記外周領域に形成され、前記第１外周トレンチから物理的に分離された複数の環状の第２外周トレンチを含む第２外周トレンチ群と、前記第２外周トレンチに埋め込まれ、前記第１埋め込み電極から電気的に分離された第２埋め込み電極とを含み、前記第１外周トレンチと前記第２外周トレンチ群との間の第１外周ピッチは、前記セルピッチの２倍以上４倍以下である。
　本開示の一実施形態に係る半導体装置によれば、耐圧信頼性を向上することができる。
図１は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１のアクティブ領域の平面構造を示す図である。 図３は、図２のＩＩＩ－ＩＩＩ断面を示す図である（第１形態）。 図４は、図２のＩＩＩ－ＩＩＩ断面を示す図である（第２形態）。 図５は、図１の外周領域の平面構造を示す図である。 図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。 図７は、図５の二点鎖線ＶＩＩで囲まれた部分の拡大図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。 図９は、図７のＩＸ－ＩＸ断面を示す図である。 図１０は、サンプル１～４に係る半導体素子の耐圧を比較するための図である。 図１１は、サンプル５～８に係る半導体素子の模式的な平面図である。 図１２は、サンプル５に係る半導体素子の模式的な断面図である。 図１３は、サンプル６に係る半導体素子の模式的な断面図である。 図１４は、サンプル７に係る半導体素子の模式的な断面図である。 図１５は、サンプル８に係る半導体素子の模式的な断面図である。 図１６は、サンプル９に係る半導体素子の模式的な平面図である。 図１７は、サンプル９に係る半導体素子の模式的な断面図である。 図１８は、サンプル１０に係る半導体素子の模式的な平面図である。 図１９は、サンプル１０に係る半導体素子の模式的な断面図である。 図２０は、サンプル１１に係る半導体素子の模式的な平面図である。 図２１は、サンプル１１に係る半導体素子の模式的な断面図である。 図２２は、サンプル１２に係る半導体素子の模式的な断面図である。 図２３は、サンプル５～７及びサンプル９～１１に係る半導体素子の耐圧を比較するための図である。 図２４は、サンプル５に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図２５は、サンプル６に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図２６は、サンプル７に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図２７は、サンプル９に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図２８は、サンプル１０に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図２９は、サンプル１１に係る半導体素子の外周領域における空乏層の延びを示す模式的な図である。 図３０は、サンプル１３に係る半導体素子の模式的な断面図である。 図３１は、サンプル１４に係る半導体素子の模式的な断面図である。 図３２は、サンプル１５に係る半導体素子の模式的な断面図である。 図３３は、サンプル１６に係る半導体素子の模式的な断面図である。 図３４は、第１外周ピッチとデバイス耐圧との関係を示す図である。 図３５は、第２外周ピッチとデバイス耐圧との関係を示す図である。 図３６は、第３外周ピッチとデバイス耐圧との関係を示す図である。 図３７は、本開示の一実施形態に係る半導体素子の模式的な断面図である。
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
[半導体装置１の全体構成]
　図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のため、図１では、パッケージ４を想像線（破線）で示し、その他の構成を実線で示している。
　半導体装置１は、リードフレーム２と、半導体素子３と、パッケージ４とを含む。
　リードフレーム２は、金属製の板状に形成されている。リードフレーム２は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム２の素材は、主な成分がＣｕである。なお、リードフレーム２の素材は、これに限定されない。
　リードフレーム２は、ダイパッド部２１と、第１リード部２２と、第２リード部２３と、第３リード部２４とを含んでいてもよい。第１リード部２２、第２リード部２３及び第３リード部２４は、この実施形態では、それぞれ、ソースリード部、ゲートリード部及びドレインリード部と称してもよい。また、第１リード部２２、第２リード部２３及び第３リード部２４は、パッケージ４から露出し、半導体装置１の外部回路に接続される部分を有しているので、第１端子（ソース端子）、第２端子（ゲート端子）及び第３端子（ドレイン端子）と称してもよい。
　ダイパッド部２１は、平面視において、第１方向Ｘに延びる一対の第１辺２１１Ａ，２１１Ｂと、第１方向Ｘに交差する方向（この実施形態では、直交する方向）に延びる一対の第２辺２１２Ａ，２１２Ｂとを有する四角形状を有している。
　第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の周囲に配置されている。この実施形態では、第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の第１辺２１１Ａ，２１１Ｂに隣接して配置されている。より具体的には、第１リード部２２及び第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａに隣接して配置され、第３リード部２４が、ダイパッドの他方の第１辺２１１Ｂに隣接して配置されている。つまり、第１リード部２２及び第２リード部２３は、ダイパッド部２１を挟んで第３リード部２４の反対側に配置されている。
　第１リード部２２は、ダイパッド部２１から離れて形成されている。第１リード部２２は、第１パッド部２２１と、第１リード２２２と含んでいてもよい。第１パッド部２２１は、平面視において、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第１リード２２２は、第１パッド部２２１と一体的に形成されており、第１パッド部２２１から、第１パッド部２２１の長手方向に交差する方向に延びている。第１リード２２２は、複数（この実施形態では、３つ）形成されている。複数の第１リード２２２は、共通の第１パッド部２２１の長手方向に沿って互いに間隔を空けて配列されており、当該共通の第１パッド部２２１に接続されている。
　第２リード部２３は、ダイパッド部２１及び第１リード部２２から離れて形成されている。第２リード部２３は、第２パッド部２３１と、第２リード２３２と含んでいてもよい。第２パッド部２３１は、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第２リード２３２は、第２パッド部２３１と一体的に形成されており、第２パッド部２３１から、第２パッド部２３１の長手方向に交差する方向に延びている。第２リード２３２は、第２パッド部２３１に対して１対１で接続されている。この実施形態では、第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａの一方の端部（ダイパッド部２１の一つの角部）近傍に配置されており、第１リード部２２は、当該端部から他方の端部へ向かってダイパッド部２１の第１辺２１１Ａに沿って延びている。
　第３リード部２４は、第１リード部２２及び第２リード部２３とは異なり、ダイパッド部２１と一体的に形成されている。第３リード部２４は、ダイパッド部２１の他方の第１辺２１１Ｂから、当該第１辺２１１Ｂに交差する方向に延びている。第３リード部２４は、複数（この実施形態では、４つ）形成されている。複数の第３リード部２４は、ダイパッド部２１の第１辺２１１Ｂに沿って互いに間隔を空けて配列されている。
　半導体素子３は、リードフレーム２のダイパッド部２１上に配置されており、ダイパッド部２１に支持されている。半導体素子３は、平面視において、一対の第１端面３１Ａ，３１Ｂと一対の第２端面３２Ａ，３２Ｂとを有する、ダイパッド部２１よりも小さな四角形状を有している。半導体素子３は、この実施形態では、第１端面３１Ａ，３１Ｂがダイパッド部２１の第１辺２１１Ａ，２１１Ｂと平行となり、第２端面３２Ａ，３２Ｂがダイパッド部２１の第２辺２１２Ａ、２１２Ｂと平行となるように、ダイパッド部２１上に配置されている。ダイパッド部２１の第１辺２１１Ａ，２１１Ｂと半導体素子３の第１端面３１Ａ，３１Ｂとの間の第１距離Ｄ１は、ダイパッド部２１の第２辺２１２Ａ，２１２Ｂと半導体素子３の第２端面３２Ａ，３２Ｂとの間の第２距離Ｄ２よりも狭くなっている。例えば、第１距離Ｄ１は、第２距離Ｄ２の１／２以下であってもよい。
　半導体素子３の一方面（この実施形態では、上面）には、表面電極の一例としての導電膜５と、絶縁膜６とが形成されている。導電膜５は、絶縁膜６によって部分的に覆われている。図１において、導電膜５のうち、絶縁膜６に覆われた部分がハッチング領域で示され、絶縁膜６から露出した部分が白い領域で示されている。導電膜５は、後述する第１ワイヤ８及び第２ワイヤ１０が接続される部分であり、電極膜や表面電極膜と称してもよい。
　導電膜５は、半導体素子３の上面のほぼ全域に形成されている。導電膜５は、第１導電膜５１と、第２導電膜５２と、第３導電膜５３とを含んでいてもよい。第１導電膜５１、第２導電膜５２及び第３導電膜５３は、互いに分離されて形成されている。
　第１導電膜５１は、複数形成されている。複数の第１導電膜５１は、半導体素子３の第２端面３２Ａ，３２Ｂに沿う方向において互いに隣接して形成されており、隣り合う第１導電膜５１の間に隙間領域６１が形成されている。また、第１導電膜５１の周囲の領域は、外周領域６３であってもよい。つまり、外周領域６３は、第１導電膜５１の形成領域（第１導電膜５１で覆われた領域）をアクティブ領域６４と称する場合、当該アクティブ領域６４を取り囲む外周領域６３であってもよい。また、この実施形態では、外周領域６３は、半導体素子３の外周に沿って形成された環状である。
　各第１導電膜５１は、この実施形態では、半導体素子３の第１端面３１Ａ，３１Ｂに沿って長手な平面視長方形状に形成されている。第１導電膜５１の一部は、第１パッド７として絶縁膜６から露出している。
　第１パッド７には、第１ワイヤ８が接続されている。第１ワイヤ８は、この実施形態では、Ｃｕを主成分とする、いわゆるＣｕワイヤからなる。Ｃｕを主成分とするワイヤとしては、例えば、Ｃｕ単体（例えば、Ｃｕの純度が９９．９９％以上）からなるワイヤ、Ｃｕがその他の合金成分と合金化されたＣｕ合金のワイヤ、Ｃｕ単体ワイヤやＣｕ合金ワイヤが導電層に被覆されたワイヤ等が挙げられる。Ｃｕ合金ワイヤの合金成分としては、例えば、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｂｅ、Ｆｅ、Ｔｉ、Ｐｄ、Ｚｎ、Ｓｎ等が挙げられる。また、導電層被覆Ｃｕワイヤの被覆成分としては、例えば、Ｐｄ等が挙げられる。なお、第１ワイヤ８は、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。ボンディングワイヤとしてＡｕワイヤを用いた場合、Ａｕは高コストかつ価格変動によってコストが不安定であることや、高温環境において金とアルミ間の化合物成長によってワイヤ剥離が生じやすい。また、ボンディングワイヤとしてＡｌワイヤを用いた場合、アルミニウムは融点が比較的低く、高温環境において再結晶化しやすい。第１ワイヤ８として、Ｃｕワイヤを用いることでＡｕワイヤやＡｌワイヤを用いた場合よりも信頼性の高い半導体装置を提供可能である。第１ワイヤ８は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
　第１ワイヤ８は、第１パッド７と第１リード部２２の第１パッド部２２１とを接続している。第１ワイヤ８は、長ワイヤ８１と、長ワイヤ８１よりも短い短ワイヤ８２とを含んでいてもよい。長ワイヤ８１は、隣り合う一対の第１パッド７のうち第１リード部２２から遠い側の第１パッド７に接続されていてもよい。一方、短ワイヤ８２は、当該一対の第１パッド７のうち第１リード部２２に近い側の第１パッド７に接続されていてもよい。
　長ワイヤ８１及び短ワイヤ８２は、それぞれ複数本ずつ設けられており、第１パッド部２２１の長手方向に沿って交互に配置されていてもよい。また、長ワイヤ８１の第１パッド部２２１側のボンディング部８１１、及び短ワイヤ８２の第１パッド部２２１側のボンディング部８２１は、それぞれ、第１パッド部２２１の長手方向に交差する幅方向に対して一方側及び他方側に偏って配置されている。これにより、長ワイヤ８１のボンディング部８１１と短ワイヤ８２のボンディング部８２１とが互いにずれて配置されており、互いに接触することを防止することができる。その結果、第１リード部２２の省スペース化を図ることができる。
　第２導電膜５２は、パッド電極部５２１と、フィンガー電極部５２２とを一体的に含んでいてもよい。パッド電極部５２１は、外周領域６３に形成されており、この実施形態では、半導体素子３の１つの角部に配置されている。フィンガー電極部５２２は、パッド電極部５２１から半導体素子３の周縁部に沿って外周領域６３に形成されている。この実施形態では、フィンガー電極部５２２は、第１導電膜５１を取り囲むように、半導体素子３の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに沿って形成されている。また、フィンガー電極部５２２は、隣り合う第１導電膜５１の間の隙間領域６１に形成されていてもよい。これにより、各第１導電膜５１は、フィンガー電極部５２２に個別に取り囲まれている。
　フィンガー電極部５２２は、絶縁膜６に覆われている一方、パッド電極部５２１の一部は、第２パッド９として絶縁膜６から露出している。
　第２パッド９には、第２ワイヤ１０が接続されている。第２ワイヤ１０は、第１ワイヤ８と同一の材料で形成されていてもよい。つまり、この実施形態では、第２ワイヤ１０は、Ｃｕを主成分とする、いわゆるＣｕワイヤからなっていてもよいが、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。また、第２ワイヤ１０は、第１ワイヤ８と同一の径を有していてもよい。つまり、第２ワイヤ１０は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
　第２ワイヤ１０は、第２パッド９と第２リード部２３の第２パッド部２３１とを接続している。第２ワイヤ１０は、第１ワイヤ８の短ワイヤ８２よりも短い長さを有していてもよい。
　第３導電膜５３は、第２導電膜５２よりも外側において、半導体素子３の周縁部に沿って外周領域６３に形成されている。この実施形態では、第３導電膜５３は、第２導電膜５２を取り囲むように、半導体素子３の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに沿って閉環状に形成されている。
　パッケージ４は、半導体素子３、第１ワイヤ８、第２ワイヤ１０及びリードフレーム２の一部を覆っており、封止樹脂と称してもよい。パッケージ４は、絶縁性を有する素材からなる。この実施形態では、パッケージ４は、例えば黒色のエポキシ樹脂からなる。
[アクティブ領域６４の構造]
　図２は、図１のアクティブ領域６４の平面構造を示す部分的な拡大図である。図３および図４は、図２のＩＩＩ－ＩＩＩ断面を示す図であって、それぞれ、第２不純物領域１２２の第１形態および第２形態を示している。
　半導体装置１は、半導体チップ１２と、第１不純物領域１２１（ソース）と、第２不純物領域１２２（ボディ）と、第３不純物領域１２３（ドレイン）と、ゲートトレンチ１５（セルトレンチ）と、ゲート絶縁膜１６と、ゲート電極１３（制御電極）と、層間絶縁膜１７と、ソースコンタクト１８と、第１コンタクトプラグ１１とを備えている。
　半導体チップ１２は、半導体素子３の外形を形成しており、例えば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ１２は、Ｓｉ、ＳｉＣ等の半導体材料で形成されている。半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。第１主面１２Ａは、機能デバイスが形成されるデバイス面である。第２主面１２Ｂは、機能デバイスが形成されない非デバイス面である。この実施形態では、半導体チップ１２は、半導体基板１２７及びエピタキシャル層１２９を含んでいてもよい。
　半導体基板１２７は、エピタキシャル層１２９を支持している。半導体基板１２７は、半導体チップ１２の第２主面１２Ｂの表層部に形成されたｐ型の不純物領域であってもよい。半導体基板１２７の厚さは、例えば、５０μｍ以上３００μｍ以下であってもよい。半導体基板１２７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　第１不純物領域１２１は、図３及び図４に示すように、第１導電膜５１の下方において選択的に、半導体チップ１２の第１主面１２Ａの表層部に形成されたｐ型の不純物領域である。第１不純物領域１２１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。また、第１不純物領域１２１は、この実施形態では、ｐ型のソース領域と称してもよい。
　第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａの表層部に形成されたｎ型の不純物領域である。アクティブ領域６４において、第２不純物領域１２２は、第１主面１２Ａから第２主面１２Ｂ側に間隔を空け、第１不純物領域１２１に接するように形成されている。つまり、第２不純物領域１２２は、第１不純物領域１２１を挟んで第１主面１２Ａに対向している。第２不純物領域１２２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。また、第２不純物領域１２２は、アクティブ領域６４においてチャネルが形成される領域であるので、ｎ型のチャネル領域１２５と称してもよい。他の言い方で、チャネル領域１２５は、ボディ領域と称してもよい。
　チャネル領域１２５は、ゲートトレンチ１５の側面を形成する側部１２４と、側部１２４の下端からゲートトレンチ１５の側面から離れるように第２主面１２Ｂ側に張り出す凸状の底部１２６とを含んでいてもよい。チャネル領域１２５の底部１２６は、図３に示すように、第３不純物領域１２３の一部からなる隙間１２８を挟んで、ゲートトレンチ１５に対向していてもよい。つまり、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第１主面１２Ａ側に位置していてもよい。一方、図４に示すように、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に位置していてもよい。この場合、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に突出していてもよい。
　第３不純物領域１２３は、半導体チップ１２の第１主面１２Ａの表層部に形成されたｐ型の不純物領域である。第３不純物領域１２３は、チャネル領域１２５に接するように形成されている。第３不純物領域１２３は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している。これにより、半導体装置１は、１００Ｖ以上の耐圧を有していてもよい。ここで「耐圧」とは、例えば、ゲート電極１３に電圧を印加しないオフ状態において、ソース－ドレイン間（第１導電膜５１と第４導電膜５４との間）に、半導体素子３がブレークダウンしない範囲で印加できる最大電圧と定義してもよい。
　第３不純物領域１２３は、エピタキシャル層１２９によって構成されていてもよい。第３不純物領域１２３のｐ型不純物濃度は、半導体基板１２７及び第１不純物領域１２１のｐ型不純物濃度よりも低く、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第３不純物領域１２３（エピタキシャル層１２９）の厚さは、１μｍ以上５００μｍ以下であってもよい。また、第３不純物領域１２３は、この実施形態では、ｐ型のドリフト領域やｐ型のドレイン領域と称してもよい。
　ゲートトレンチ１５は、第１不純物領域１２１及びチャネル領域１２５を貫通し、第３不純物領域１２３に達する凹部である。ゲートトレンチ１５は、図２に示すように、第１不純物領域１２１、チャネル領域１２５及び第３不純物領域１２３を囲むことによって、これらの領域１２１，１２２，１２３を含むトランジスタセル１４（半導体素子構造）を区画する。この実施形態では、トランジスタセル１４は、図２に示すように、第１導電膜５１の下方領域に選択的に形成されている。つまり、トランジスタセル１４は、第１導電膜５１に覆われている一方、第２導電膜５２及び第３導電膜５３に覆われていない。
　トランジスタセル１４の配列パターンは、図２では、千鳥状である。図示はしないが、トランジスタセル１４の配列パターンは、行列状、ストライプ状であってもよい。各トランジスタセル１４は、図２に示す平面視において、四角形状に形成されており、この実施形態では、長方形状に形成されている。
　ゲートトレンチ１５は、上記のように配列された複数のトランジスタセル１４の間に形成されている。ゲートトレンチ１５は、ゲートトレンチ１５の深さ方向に向かって開口幅Ｗ１が徐々に狭まるテーパ状に形成されている。ゲートトレンチ１５の幅Ｗ１は、例えば、ゲートトレンチ１５の開口端において、０．１７μｍ以上０．２２μｍ以下であってもよい。また、図３及び図４に示すように、隣り合うゲートトレンチ１５のピッチＰ１は、例えば、１μｍ以下である。図２に示すように、ゲートトレンチ１５が複数のトランジスタセル１４をそれぞれ取り囲むように連なっている場合、ゲートトレンチ１５のピッチＰ１は、例えば、１つのトランジスタセル１４を挟んで対向するゲートトレンチ１５間の距離であってもよい。また、ゲートトレンチ１５の深さＤ１は、例えば、０．８μｍ以上１．２μｍ以下であってもよい。
　ゲート絶縁膜１６は、図３及び図４に示すように、ゲートトレンチ１５の内面を覆っている。また、ゲート絶縁膜１６は、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６は、例えば、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料で形成されている。ゲート絶縁膜１６全体のうち、アクティブ領域６４に形成された部分やゲートトレンチ１５の内面に形成された部分は、後述する第２絶縁膜１６２及び第３絶縁膜１６３と区別するため、ゲート絶縁膜１６の第１絶縁膜１６１と称してもよい。
　ゲート電極１３は、ゲートトレンチ１５に収容されている（埋め込まれている）。このような構造とすることによって、プレーナ構造と比較して微細化及び低オン抵抗化が可能である。また、ゲート電極１３が、ゲート絶縁膜１６によって半導体チップ１２から絶縁されることによって、リーク電流が生じることを防いでいる。ゲート電極１３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、ゲート電極１３としてポリシリコンを用いることで、ゲート電極１３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。
　ゲート電極１３は、ゲート絶縁膜１６を介してチャネル領域１２５に対向している。チャネル領域１２５において、ゲート電極１３に対向する側部１２４はチャネル部である。ゲート電極１３への電圧の印加によって、チャネル領域１２５の側部１２４にキャリア（この実施形態では、電子）が誘起されてチャネルが形成され、第１不純物領域１２１と第３不純物領域１２３との間が導通する。つまり、半導体装置１では、トランジスタセル１４及びゲート電極１３によって、半導体チップ１２の厚さ方向に電流が流れる縦型の素子構造が形成されている。
　ゲート電極１３は、図３及び図４に示すように、半導体チップ１２の第１主面１２Ａと面一若しくは第２主面１２Ｂ側に窪んだ上面１３１を有していてもよい。半導体チップ１２の第１主面１２Ａ上には、ゲート絶縁膜１６及びゲート電極１３を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７は、ゲート電極１３と第１導電膜５１とを絶縁している。従って、ゲート電極１３は、ゲート絶縁膜１６及び層間絶縁膜１７によって覆われている構成となっている。層間絶縁膜１７は、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料である。
　図２～図４を参照して、ソースコンタクト１８は、各トランジスタセル１４に形成されている。この実施形態では、各トランジスタセル１４にソースコンタクト１８が１つずつ形成されているが、各トランジスタセル１４に複数形成されていてもよい。ソースコンタクト１８は、平面視長方形状のトランジスタセル１４の長手方向に沿って長手な平面視長方形状に形成されている。
　図３及び図４を参照して、ソースコンタクト１８は、層間絶縁膜１７、ゲート絶縁膜１６、及び第１不純物領域１２１を貫通し、チャネル領域１２５に達する凹部である。ソースコンタクト１８は、ソースコンタクト１８の深さ方向に向かって開口幅が徐々に狭まるテーパ状に形成されている。また、隣り合うソースコンタクト１８のピッチは、ゲートトレンチ１５のピッチＰ１と同じであり、例えば、１μｍ以下である。
　第１コンタクトプラグ１１は、第１バリア膜１９１を介してソースコンタクト１８に埋め込まれている。このような構成にすることによって、ゲートトレンチ１５の底部の電界集中を緩和し、信頼性を向上した半導体装置１を提供できる。
　第１バリア膜１９１は、第１コンタクトプラグ１１を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第１コンタクトプラグ１１は、Ｗ（タングステン）を含み、第１バリア膜１９１は、Ｔｉを含む材料（例えば、Ｔｉの単一層構造、又はＴｉ及びＴｉＮの積層構造）を含んでいてもよい。第１バリア膜１９１の厚さは、例えば、５００Å以上８００Å以下である。
　第１バリア膜１９１は、その一方面及び他方面がソースコンタクト１８の内面及び層間絶縁膜１７の上面に倣って形成されており、第１不純物領域１２１及びチャネル領域１２５との直接的な導通をとっている。また、第１バリア膜１９１は、隣り合うトランジスタセル１４の境界であるゲートトレンチ１５の上方領域を横切って連続している。
　第１コンタクトプラグ１１は、第１バリア膜１９１を介して第１不純物領域１２１及びチャネル領域１２５との導通をとっている。第１コンタクトプラグ１１は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面１１１を有している。
　第１導電膜５１は、層間絶縁膜１７上に形成されている。第１導電膜５１は、その電気的な接続対象に基づいて、ソース電極膜と称してもよい。第１導電膜５１は、第１コンタクトプラグ１１及び第１バリア膜１９１を介して、第１不純物領域１２１及びチャネル領域１２５との導通がとられている。第１導電膜５１は、例えばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。
　前述のように、第１コンタクトプラグ１１の上面１１１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第１導電膜５１の上面には、第１導電膜５１の積層方向において、上面１１１と対向する位置に凹部５１１が形成されていてもよい。
　半導体チップ１２の第２主面１２Ｂには、第３不純物領域１２３に接続された第４導電膜５４が形成されている。第４導電膜５４は、全てのトランジスタセル１４の共通の電極であり、ドレイン電極層と称してもよい。
[外周領域６３の構造]
　図５は、図１の外周領域６３の平面構造を示す図であって、図１の半導体素子３の角部を拡大して示す図である。図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。図７は、図５の二点鎖線ＶＩＩで囲まれた部分の拡大図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。図９は、図７のＩＸ－ＩＸ断面を示す図である。
　まず、図８及び図９を参照して、外周領域６３における不純物領域として、半導体装置１は、前述の第２不純物領域１２２及び第３不純物領域１２３を有している。第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａから露出している。
　外周領域６３において、半導体装置１は、第１外周トレンチ４０と、接続トレンチ４１と、第２外周トレンチ４２と、ゲート絶縁膜１６と、第１埋め込み電極４３と、接続電極４４と、第２埋め込み電極４５と、第２コンタクトプラグ４６とを備えている。
　第１外周トレンチ４０は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第１外周トレンチ４０は、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている（図１１、図１６、図１８及び図２０も参照）。第１外周トレンチ４０は、第２導電膜５２（フィンガー電極部５２２）に覆われている。
　図８及び図９を参照して、第１外周トレンチ４０は、第１外周トレンチ４０の深さ方向に向かって開口幅Ｗ２が徐々に狭まるテーパ状に形成されている。第１外周トレンチ４０の幅Ｗ２は、ゲートトレンチ１５の幅Ｗ１よりも大きく、例えば、第１外周トレンチ４０の開口端において、０．５μｍ以上１．０μｍ以下であってもよい。また、第１外周トレンチ４０の深さＤ２は、ゲートトレンチ１５の深さＤ１よりも大きく、例えば、１．０μｍ以上１．４μｍ以下であってもよい。
　図５を参照して、第１外周トレンチ４０は、第１方向Ｘに沿って延びる第１直線部４０１と、第２方向Ｙに沿って延びる第２直線部４０２と、第１直線部４０１と第２直線部４０２とを接続するコーナ部４０３とを含む。つまり、この実施形態では、第１外周トレンチ４０は、平面視四角環状に形成されていてもよい。コーナ部４０３は、第１直線部４０１と第２直線部４０２との交差部であってもよい。コーナ部４０３は、外周領域６３の外側に向かって凸となるように湾曲した形状を有している。例えば、コーナ部４０３は、所定の曲率半径Ｒ（例えば、１５μｍ以上５０μｍ以下）を有するように湾曲していてもよい。
　接続トレンチ４１は、ゲートトレンチ１５と第１外周トレンチ４０とを接続する凹部である。接続トレンチ４１は、アクティブ領域６４と外周領域６３との間に跨って形成されている（図１１、図１６、図１８及び図２０も参照）。他の言い方では、接続トレンチ４１は、アクティブ領域６４と外周領域６３との境界部（例えば、図５に示すように、第１導電膜５１と第２導電膜５２との間の隙間領域１９）を横切っている。接続トレンチ４１は、この実施形態では、図５に示すように、トランジスタセル１４の集合体の外周を形成する環状の外側ゲートトレンチ１５１から第１方向Ｘ及び第２方向Ｙのそれぞれに沿って延び、第１外周トレンチ４０の第１直線部４０１及び第２直線部４０２に接続されている。
　接続トレンチ４１は、互いに平行なストライプ状の複数の接続トレンチ４１を含み、各接続トレンチ４１が、第１外周トレンチ４０の異なる位置で接続されていてもよい。例えば、図６を参照して、接続トレンチ４１は、第１接続箇所４１１で第１外周トレンチ４０に接続された第１接続トレンチ４１Ａと、第２接続箇所４１２で第１外周トレンチ４０に接続された第２接続トレンチ４１Ｂと、第３接続箇所４１３で第１外周トレンチ４０に接続された第３接続トレンチ４１Ｃとを含んでいてもよい。第１～第３接続箇所４１１～４１３は、それぞれ、第１～第３接続トレンチ１４Ａ～１４Ｃと第１外周トレンチ４０とがＴ字状に交差することによって形成された交差部分であってもよい。
　ここで、第１外周トレンチ４０は、複数の第１外周トレンチ４０を含んでいる。この実施形態では、第１外周トレンチ４０は、内側トレンチ４０４と、外側トレンチ４０５とを含んでいてもよい。内側トレンチ４０４は、図５及び図６に示すように、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲み、接続トレンチ４１に物理的に接続されている（図１１、図１６、図１８及び図２０も参照）。接続トレンチ４１は、内側トレンチ４０４及び外側トレンチ４０５のうち、内側トレンチ４０４に選択的に連通している一方、外側トレンチ４０５には連通していない。外側トレンチ４０５は、内側トレンチ４０４を取り囲む環状であり、内側トレンチ４０４から間隔を空けて外側に形成され、内側トレンチ４０４から物理的に独立している（図１１、図１６、図１８及び図２０も参照）。
　第２外周トレンチ４２は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第２外周トレンチ４２は、第１外周トレンチ４０よりも外側において第１外周トレンチ４０から物理的に独立して形成され、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている（図１１、図１６、図１８及び図２０も参照）。この実施形態では、第２外周トレンチ４２は、第２不純物領域１２２を挟んで第１外周トレンチ４０（この実施形態では、外側トレンチ４０５）に対向している。図５を参照して、第２外周トレンチ４２は、複数本形成されている。複数本の第２外周トレンチ４２は、第２外周トレンチ群４２と称してもよい。複数本の第２外周トレンチ４２は、平面視において、そのうちの何本かが第２導電膜５２（フィンガー電極部５２２）に覆われており（重なっており）、残りが、第２導電膜５２と第３導電膜５３との境界部（例えば、図５に示すように、第２導電膜５２と第３導電膜５３との間の隙間領域２０）に形成され、第２導電膜５２を取り囲んでいてもよい。
　図８及び図９を参照して、第２外周トレンチ４２は、第２外周トレンチ４２の深さ方向に向かって開口幅Ｗ３が徐々に狭まるテーパ状に形成されている。第２外周トレンチ４２の幅Ｗ３は、ゲートトレンチ１５の幅Ｗ１よりも大きく、かつ第１外周トレンチ４０の幅Ｗ２よりも小さい。第２外周トレンチ４２の幅Ｗ３は、例えば、第２外周トレンチ４２の開口端において、０．２３μｍ以上０．２８μｍ以下であってもよい。第２外周トレンチ４２の深さＤ３は、第１外周トレンチ４０の深さＤ２よりも小さく、例えば、０．８μｍ以上１．２μｍ以下であってもよい。
　図５を参照して、第２外周トレンチ４２は、第１外周トレンチ４０に沿って形成された平面視四角環状であってもよい。第２外周トレンチ４２は、第１方向Ｘに沿って延びる第１直線部４２３と、第２方向Ｙに沿って延びる第２直線部４２４と、第１直線部４２３と第２直線部４２４とを接続するコーナ部４２５とを含む。つまり、この実施形態では、第２外周トレンチ４２は、平面視四角環状に形成されていてもよい。コーナ部４２５は、第１直線部４２３と第２直線部４２４との交差部であってもよい。コーナ部４２５は、外周領域６３の外側に向かって凸となるように湾曲した形状を有している。
　図８及び図９を参照して、外周領域６３においてゲート絶縁膜１６は、第１外周トレンチ４０の内面及び第２外周トレンチ４２の内面を覆うと共に、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６全体のうち、第１外周トレンチ４０の内面及び第２外周トレンチ４２の内面に形成された部分は、それぞれ、第２絶縁膜１６２及び第３絶縁膜１６３と称してもよい。つまり、この実施形態では、アクティブ領域６４に形成された第１絶縁膜１６１と、外周領域６３に形成された第２絶縁膜１６２及び第３絶縁膜１６３とが、第１主面１２Ａ上のゲート絶縁膜１６を介して一体的に形成されている。また、図示は省略するが、接続トレンチ４１の内面も、ゲート絶縁膜１６で覆われている。
　第１埋め込み電極４３は、第１外周トレンチ４０に収容されている（埋め込まれている）。第１埋め込み電極４３は、ゲート電極１３と同じ材料であってもよい。つまり、第１埋め込み電極４３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第１埋め込み電極４３としてポリシリコンを用いることで、第１埋め込み電極４３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第１埋め込み電極４３は、第２絶縁膜１６２を介して第２不純物領域１２２に対向している。第１埋め込み電極４３は、図８及び図９に示すように、半導体チップ１２の第１主面１２Ａに対して第２主面１２Ｂ側に窪んだ上面４３１を有していてもよい。
　図６を参照して、接続電極４４は、接続トレンチ４１に収容されている（埋め込まれている）。接続電極４４は、ゲート電極１３と同じ材料であってもよい。つまり、接続電極４４は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、接続電極４４としてポリシリコンを用いることで、接続電極４４形成後のプロセスにおいて温度によるプロセスの制限がなくなる。図示は省略するが、接続電極４４は、第１埋め込み電極４３と同様に、接続トレンチ４１の内面に形成されたゲート絶縁膜１６を介して第２不純物領域１２２に対向している。接続電極４４は、ゲート電極１３及び内側トレンチ４０４内の第１埋め込み電極４３と一体的に形成されることによって、ゲート電極１３と第１埋め込み電極４３とを電気的に接続している。
　第２埋め込み電極４５は、第２外周トレンチ４２に収容されている（埋め込まれている）。第２埋め込み電極４５は、ゲート電極１３と同じ材料であってもよい。つまり、第２埋め込み電極４５は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第２埋め込み電極４５としてポリシリコンを用いることで、第２埋め込み電極４５形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第２埋め込み電極４５は、第３絶縁膜１６３を介して第２不純物領域１２２に対向している。第２埋め込み電極４５は、ゲート電極１３及び第１埋め込み電極４３から電気的に分離されており、この実施形態では、電気的にフローティングされた電極である。第２埋め込み電極４５は、図８及び図９に示すように、半導体チップ１２の第１主面１２Ａと面一若しくは第２主面１２Ｂ側に窪んだ上面４５１を有していてもよい。
　層間絶縁膜１７は、ゲート絶縁膜１６、第１埋め込み電極４３、接続電極４４及び第２埋め込み電極４５を覆うように形成されている。層間絶縁膜１７は、第１埋め込み電極４３、接続電極４４及び第２埋め込み電極４５と、第２導電膜５２とを絶縁している。
　層間絶縁膜１７には、コンタクト孔４７が形成されている。コンタクト孔４７は、第１外周トレンチ４０の深さ方向において、第１埋め込み電極４３の中間部に達している。従って、コンタクト孔４７の側面は、層間絶縁膜１７によって形成された絶縁領域からなる第１側面４８（上側側面）と、第１埋め込み電極４３によって形成された導電領域からなる第２側面４９（下側側面）とを含んでいてもよい。また、コンタクト孔４７の第２側面４９には、第１埋め込み電極４３内においてコンタクト孔４７の幅が段階的に狭くなるように、段差５０が形成されていてもよい。
　コンタクト孔４７は、第１外周トレンチ４０の第１直線部４０１及び第２直線部４０２に形成されている。ここでは、図６を参照して、第２直線部４０２に形成されたコンタクト孔４７の構造について説明するが、以下の説明は、第１直線部４０１にも適用することができる。
　コンタクト孔４７は、第２直線部４０２において、接続トレンチ４１の接続箇所（図６では、第１～第３接続箇所４１１～４１３）を避けた位置に形成されている。具体的には、コンタクト孔４７は、互いに隣り合う接続箇所４１１～４１３の間の第１外周トレンチ４０の部分に形成されている。第１～第３接続箇所４１１～４１３では、第１外周トレンチ４０の側面が接続トレンチ４１に置き換えられるため、第１外周トレンチ４０の幅Ｗ２よりも広い幅Ｗ２´を有する部分が生じる。トレンチの幅が広いほど、埋め込み電極（例えばポリシリコン）の埋め込み性が低下し、埋め込み後に鬆（す）と呼ばれる空洞状の欠陥が生じるおそれがある。例えば、図６の例では、第１～第３接続箇所４１１～４１３の中央部付近において、第１埋め込み電極４３に欠陥が生じ得る。そこで、第１～第３接続箇所４１１～４１３を避けてコンタクト孔４７を形成することによって、第１埋め込み電極４３に対して第２コンタクトプラグ４６を良好に接続することができる。
　第２コンタクトプラグ４６は、第２バリア膜１９２を介してコンタクト孔４７に埋め込まれている。第２バリア膜１９２は、第２コンタクトプラグ４６を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第２コンタクトプラグ４６は、Ｗ（タングステン）を含み、第２バリア膜１９２は、Ｔｉを含む材料（例えば、Ｔｉの単一層構造、又はＴｉ及びＴｉＮの積層構造）を含んでいてもよい。第２バリア膜１９２の厚さは、例えば、５００Å以上８００Å以下である。
　第２バリア膜１９２は、その一方面及び他方面がコンタクト孔４７の内面及び層間絶縁膜１７の上面に倣って形成されており、第１埋め込み電極４３との直接的な導通をとっている。第２コンタクトプラグ４６は、第２バリア膜１９２を介して第１埋め込み電極４３との導通をとっている。第２コンタクトプラグ４６は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面４６１を有している。
　第２導電膜５２は、層間絶縁膜１７上に形成されている。第２導電膜５２は、その電気的な接続対象に基づいて、ゲート電極膜と称してもよい。第２導電膜５２は、第２コンタクトプラグ４６、第２バリア膜１９２、内側トレンチ４０４内の第１埋め込み電極４３及び接続電極４４を介して、ゲート電極１３との導通がとられている。第２導電膜５２は、例えばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。なお、外側トレンチ４０５内の第１埋め込み電極４３は、接続電極４４と物理的に接続されていない。しかしながら、外側トレンチ４０５内の第１埋め込み電極４３は、第２コンタクトプラグ４６を介して第２導電膜５２に電気的に接続されているので、第２導電膜５２、内側トレンチ４０４内の第１埋め込み電極４３及び接続電極４４を介して、ゲート電極１３に電気的に接続されることとなる。つまり、内側トレンチ４０４及び外側トレンチ４０５内の第１埋め込み電極４３の両方が、第２導電膜５２の電位（ゲート電位）に保持される。
　前述のように、第２コンタクトプラグ４６の上面４６１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第２導電膜５２の上面には、第２導電膜５２の積層方向において、上面４６１と対向する位置に凹部５２０が形成されていてもよい。
［チャネル領域１２５の深さとリーク電流との関係］
　図１０は、サンプル１～４に係る半導体装置の耐圧を比較するための図である。図１０の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図１０の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
　図１０を参照して、チャネル領域１２５の深さによって、リーク電流がどのように変化するかどうかをシミュレーションで検証した。具体的には、チャネル領域１２５の深さが互いに異なるサンプル１～４のリーク電流を比較した。チャネル領域１２５の深さは、例えば、図３及び図４において、半導体チップ１２の第１主面１２Ａからチャネル領域１２５の底部１２６の下端までの深さＤＣ１（図３）および深さＤＣ２（図４）であってもよい。チャネル領域１２５の深さは、例えば、第３不純物領域１２３（後述するエピタキシャル層１２９）にイオン注入及び熱拡散によって第２不純物領域１２２を形成する際、イオン注入の加速電圧を変更することによって制御することができる。イオン注入の注入対象である第３不純物領域１２３の比抵抗は、ここでは３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下である。
　サンプル１は、第３不純物領域１２３に対して、１８０ｋｅＶ及び７０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル２は、第３不純物領域１２３に対して、１８０ｋｅＶ及び１４０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル１及び２のチャネル領域１２５は、例えば、図３に示すように、ゲートトレンチ１５の下端１５２よりも第１主面１２Ａ側に位置する底部１２６を有していてもよい。
　サンプル３は、第３不純物領域１２３に対して、２８０ｋｅＶ及び１４０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル４は、第３不純物領域１２３に対して、２８０ｋｅＶ、１４０ｋｅＶ及び７０ｋｅＶの３段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル３及び４のチャネル領域１２５は、例えば、図４に示すように、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に位置する底部１２６を有している。
　図１０を参照してサンプル１～４のリーク電流を比較すると、サンプル１及び２のリーク電流が、サンプル３及び４のリーク電流に比べて、逆方向電圧の印加範囲全体にわたって小さいことが分かる。従って、リーク電流を低減する観点では、チャネル領域１２５の底部１２６の深さ位置は、ゲートトレンチ１５の下端１５２に対して第２主面１２Ｂ側（図４）よりも、第１主面１２Ａ側（図３）であることが好ましい。この実施形態では、半導体装置１に１００Ｖ以上の耐圧を付与するために、第３不純物領域１２３の比抵抗が３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下であり、比較的高い。そのため、イオン注入されたｎ型不純物イオンの拡散範囲が広がりやすく、ゲートトレンチ１５の下端１５２よりもチャネル領域１２５が突出しやすい。そこで、サンプル１及び２のように、イオン注入時の加速電圧を低くすることによって、リーク電流を低減することができる。つまり、リーク電流を低減する１つの手法として、第２不純物領域１２２のイオン注入時の加速電圧の低加速化を提供することができる。
［外周領域６３の構造とリーク電流及びデバイス耐圧との関係］
　次に、半導体素子３の外周領域６３の構造が、リーク電流及びデバイス耐圧に与える影響について説明する。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるリーク電流の低減効果＞
　以下では、サンプル５～１１に基づき、外周領域６３の第２不純物領域１２２に第１導電型領域１３０を形成することによってリーク電流が低減することを説明する。
　図１１は、サンプル５～８に係る半導体素子３の模式的な平面図である。図１２は、サンプル５に係る半導体素子３の模式的な断面図である。図１３は、サンプル６に係る半導体素子３の模式的な断面図である。図１４は、サンプル７に係る半導体素子３の模式的な断面図である。図１５は、サンプル８に係る半導体素子３の模式的な断面図である。図１６は、サンプル９に係る半導体素子３の模式的な平面図である。図１７は、サンプル９に係る半導体素子３の模式的な断面図である。図１８は、サンプル１０に係る半導体素子３の模式的な平面図である。図１９は、サンプル１０に係る半導体素子３の模式的な断面図である。図２０は、サンプル１１に係る半導体素子３の模式的な平面図である。図２１は、サンプル１１に係る半導体素子３の模式的な断面図である。図１１、図１６、図１８及び図２０では、半導体チップ１２の第１主面１２Ａよりも上の構造を省略して示している。
　図１１～図２１では、第２不純物領域１２２の第１導電型領域１３０の形成によるリーク電流の低減効果の説明に必要な構成を選択的に示しており、例えばゲート絶縁膜１６などを省略している。
　まず、図１１～図２１を参照して、半導体素子３の外周領域６３の構造のうちサンプル５～１１に共通する構造を説明する。
　前述のように、半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。外周領域６３において半導体チップ１２の第１主面１２Ａ側の表層部には、第３不純物領域１２３が形成されており、第３不純物領域１２３の表層部には第２不純物領域１２２が形成されている。
　第２不純物領域１２２は、図１１、図１６、図１８及び図２０に示すように、アクティブ領域６４から外周領域６３に向かって、第３不純物領域１２３の表層部全体にわたって連続的に形成されたウェル領域である。ここで、アクティブ領域６４から外周領域６３にわたって第２不純物領域１２２が連続的に形成されているとは、アクティブ領域６４のチャネル領域１２５から同じ導電型の不純物領域が、半導体チップ１２の第１主面１２Ａに沿う横方向に沿って連続していることを示している。例えば、第２不純物領域１２２は、平面視において、第１導電型領域１３０、第１外周トレンチ４０及び第２外周トレンチ４２の形成部分を除いて、第１主面１２Ａの全体に形成されていてもよい。
　第２不純物領域１２２は、第１電位ウェル領域１３２と、フローティング領域１３３とを含んでいてもよい。第１電位ウェル領域１３２は、第１外周トレンチ４０の内側領域に形成されている。第１電位ウェル領域１３２は、アクティブ領域６４において、層間絶縁膜１７に形成された第３コンタクトプラグ１３４を介して、第１導電膜５１に電気的に接続されている。これにより、第１電位ウェル領域１３２は、第１導電膜５１と同電位となる。この実施形態では、第１電位ウェル領域１３２は、ソース電位に固定されたソース電位ウェル領域であってもよい。
　フローティング領域１３３は、第１外周トレンチ４０の外側領域に形成されている。フローティング領域１３３は、第１外周トレンチ４０によって、第１電位ウェル領域１３２から物理的に分離されている。また、フローティング領域１３３は、第１導電膜５１、第２導電膜５２及び第３導電膜５３に接続されておらず、電気的にフローティングされた領域である。
　第１導電型領域１３０は、外周領域６３において、第２不純物領域１２２が選択的に形成されていない領域であり、半導体チップ１２の第１主面１２Ａから露出している。第１導電型領域１３０は、第２不純物領域１２２とは異なる導電型を有する領域であってもよい。例えば、第２不純物領域１２２が第１導電型のウェル領域と定義されてもよい。この実施形態では、第２不純物領域１２２がｎ型であり、第１導電型領域１３０がｐ型である。
　第２外周トレンチ４２は、第１トレンチ４２１と、第２トレンチ４２２とを含んでいてもよい。第１トレンチ４２１は、第２外周トレンチ４２のうち第１外周トレンチ４０に隣接しているトレンチである。第１トレンチ４２１は、第１外周トレンチ４０から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂ側に第１外周ピッチＰ２を隔てて形成されている。また、第１トレンチ４２１は、層間絶縁膜１７を挟んで第２導電膜５２（フィンガー電極部５２２）に対向している。
　第２トレンチ４２２は、第１トレンチ４２１から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂ側に第２外周ピッチＰ３を隔てて形成された複数のトレンチである。第２外周ピッチＰ３は、第１トレンチ４２１と最も内側の第２トレンチ４２２との距離であってもよい。複数の第２トレンチ４２２は、互いに等しい第３外周ピッチＰ４を空けて配列されている。複数の第２トレンチ４２２のうち何本かは、層間絶縁膜１７を挟んで第２導電膜５２（フィンガー電極部５２２）に対向している。複数の第２トレンチ４２２の残りは、層間絶縁膜１７を挟んで隙間領域２０に対向している。
　第３導電膜５３は、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂの近傍に形成された外周電極である。第３導電膜５３は、層間絶縁膜１７に形成された外周コンタクトプラグ１３５（外周コンタクト部）を介して、半導体チップ１２に接続されている。外周コンタクトプラグ１３５は、図１１、図１６、図１８及び図２０に示すように、平面視において、第２トレンチ４２２を取り囲む環状に形成されている。この実施形態では、複数の外周コンタクトプラグ１３５が形成されている。
　なお、この実施形態では、外周領域６３に形成された環状のトレンチである第１外周トレンチ４０および第２外周トレンチ４２を含むグループとして、トレンチ群１３６と定義してもよい。トレンチ群１３６は、図１２～図１５、図１７、図１９及び図２１では、全ての第１外周トレンチ４０及び第２外周トレンチ４２を含むように示されているが、第１外周トレンチ４０及び第２外周トレンチ４２のうちの第１主面１２Ａに沿って連続する何本かを選択的に含むものであってもよい。
　次に、サンプル５～８の間において互いに異なる外周領域６３の構造を個別に説明する。まず、図１１及び図１２を参照して、サンプル５について説明する。
　サンプル５では、図１１に示すように、第１導電型領域１３０は、アクティブ領域６４を取り囲む環状に形成されている。これにより、外周領域６３において、第２不純物領域１２２は、第１部分７０と、第２部分７１とに分断されている。
　第１導電型領域１３０は、第３不純物領域１２３の一部が半導体チップ１２の第１主面１２Ａから露出することによって形成されている、従って、第１導電型領域１３０のｐ型不純物濃度は、第３不純物領域１２３のｐ型不純物濃度であってもよい。第１導電型領域１３０は、半導体チップ１２の厚さ方向において、第３不純物領域１２３との間に１桁以下の濃度差を有する第１導電型（この実施形態では、ｐ型）の不純物領域８０であってもよい。つまり、第１導電型領域１３０は、第３不純物領域１２３の一部からなる不純物領域８０であるが、半導体素子３の製造条件などの影響によって、第２不純物領域１２２に対して第２主面１２Ｂ側の第３不純物領域１２３との間に、１桁以下の濃度差を有する場合がある。例えば、第２主面１２Ｂ側の第３不純物領域１２３のｐ型不純物濃度が１０１５ｃｍ－３で表されるのに対して、不純物領域８０のｐ型不純物濃度は、１×１０１６ｃｍ－３と表されてもよい。
　第１導電型領域１３０は、隙間領域２０の直下の領域と第３導電膜５３の直下の領域との間に跨って形成されている。第１導電型領域１３０は、第１外周トレンチ４０及び第２外周トレンチ４２に沿う環状に形成されており、複数の第２外周トレンチ４２のうちの何本かを選択的に内側に含み、かつ第２外周トレンチ４２に重なっている。より具体的には、環状の第１導電型領域１３０は、その全周にわたって同じ第２外周トレンチ４２を内側に含む。つまり、第１導電型領域１３０に含まれる第２外周トレンチ４２は、平面視において、第１導電型領域１３０から食み出ず、第１導電型領域１３０内に完全に収まっている。
　図１１を参照して、第２不純物領域１２２の第１部分７０は、第１導電型領域１３０に取り囲まれた内側領域に島状に形成され、第２部分７１は、第１導電型領域１３０を取り囲む外側領域に環状に形成されている。第１部分７０と第１導電型領域１３０との境界部（第１境界部７５）は、隙間領域２０の直下の領域に形成されている。第１境界部７５は、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって間隔を空けて環状に広がるトレンチ４０，４２を含むトレンチ群１３６の径方向途中に形成されていてもよい。一方、第１導電型領域１３０と第２部分７１との境界部（第２境界部７７）は、第３導電膜５３の直下の領域であって、かつ半導体チップ１２における外周コンタクトプラグ１３５の接続位置よりも内側に形成されている。第２部分７１は、第２境界部７７から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに至るように形成されている。半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂには、第２不純物領域１２２の第２部分７１が露出している。
　複数の第２外周トレンチ４２のうち、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって連続して配列され、第１主面１２Ａから露出した第１導電型領域１３０に形成された複数の第２外周トレンチ４２は、第１トレンチ群７３と定義されてもよい。一方、複数の第２外周トレンチ４２のうち第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって連続して配列され、第１主面１２Ａから第２不純物領域１２２を貫通し、第３不純物領域１２３に達するように形成された複数の第２外周トレンチ４２は、第２トレンチ群７４と定義されてもよい。第１トレンチ群７３が相対的に外側に形成され、第２トレンチ群７４は、第１トレンチ群７３に取り囲まれるように、相対的に内側に形成されていてもよい。
　第１トレンチ群７３に属する第２外周トレンチ４２の側面は、第１導電型領域１３０（サンプル５では、第３不純物領域１２３の一部）で形成され、第２トレンチ群７４に属する第２外周トレンチ４２の側面は、第２不純物領域１２２で形成されている。
　また、第１トレンチ群７３と第２トレンチ群７４との境界に位置し、第２不純物領域１２２と第１導電型領域１３０との第１境界部７５を形成する第２外周トレンチ４２は、境界トレンチ７６であってもよい。境界トレンチ７６の側面は、断面視一方側（例えば内側）が第２不純物領域１２２で形成され、断面視他方側（例えば外側）が第１導電型領域１３０で形成されている。境界トレンチ７６（第１境界部７５）は、隙間領域２０の直下の領域に位置している。
　図１１に示すように、第１境界部７５が境界トレンチ７６（第２外周トレンチ４２）であるため、第１境界部７５は、第２外周トレンチ４２の形状と同様に、弧状に湾曲したコーナ部８５を有する平面視四角環状に形成されている。第２境界部７７も同様に、弧状に湾曲したコーナ部８６を有する平面視四角環状に形成されている。従って、第１導電型領域１３０は、内周縁および外周縁がともに、弧状に湾曲したコーナ部８５，８６を有する平面視四角環状に形成されている。第１境界部７５及び第２境界部７７のコーナ部を弧状に湾曲させることによって、これらの境界部７５，７７のコーナ部に電界が集中することを抑制することができる。
　また、第２不純物領域１２２の第１部分７０と第２部分７１とに挟まれた第１導電型領域１３０の幅Ｗ４は、例えば、８μｍ以上１５μｍ以下（好ましくは、１０μｍ程度）であってもよい。
　そして、第１導電型領域１３０を形成するには、例えば、半導体基板１２７上にエピタキシャル層１２９を成長させた後、第１導電型領域１３０のパターンに対応するマスクを介して、半導体チップ１２にｎ型不純物を注入し、熱拡散することによって第２不純物領域１２２を形成すればよい。半導体チップ１２においてマスクで覆われた部分には、ｎ型不純物が注入されず、エピタキシャル層１２９（第３不純物領域１２３）の導電型が維持された第１導電型領域１３０が形成される。
　次に、図１１及び図１３を参照して、サンプル６について説明する。
　サンプル６は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ５を有している。幅Ｗ５は、例えば、３μｍ以上７μｍ以下（好ましくは、６μｍ程度）であってもよい。サンプル６のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ５に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
　次に、図１１及び図１４を参照して、サンプル７について説明する。
　サンプル７は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ６を有している。幅Ｗ６は、例えば、８μｍ以上１５μｍ以下（好ましくは、１３μｍ程度）であってもよい。サンプル７のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ６に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
　次に、図１１及び図１５を参照して、サンプル８について説明する。
　サンプル８では、第３不純物領域１２３よりも高い不純物濃度を有する高濃度不純物領域７８によって第１導電型領域１３０が形成されている。例えば、第３不純物領域１２３のｐ型不純物濃度が１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であるのに対し、高濃度不純物領域７８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。高濃度不純物領域７８のｐ型不純物濃度は、半導体基板１２７及び第１不純物領域１２１のｐ型不純物濃度と同じであってもよい。
　高濃度不純物領域７８は、第３不純物領域１２３の表層部に選択的に形成されている。また、図１５に示すように、高濃度不純物領域７８の深さは、第２外周トレンチ４２よりも深くてもよい。これにより、高濃度不純物領域７８は、第２外周トレンチ４２の下端よりも第２主面１２Ｂ側に突出する底部７９を有していてもよい。サンプル８のその他の構成については、サンプル５と同様である。
　高濃度不純物領域７８を形成するには、例えば、半導体基板１２７上にエピタキシャル層１２９を成長させた後、マスクを使用しないで、半導体チップ１２の第１主面１２Ａの全面にｎ型不純物を注入し、熱拡散することによって第２不純物領域１２２を形成する。次に、高濃度不純物領域７８のパターンに対応する開口を有するマスクを介して、半導体チップ１２の第１主面１２Ａにｐ型不純物を注入し、熱拡散することによって高濃度不純物領域７８を形成する。
　次に、図１６及び図１７を参照して、サンプル９について説明する。
　サンプル９は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ７を有している。幅Ｗ７は、例えば、２０μｍ以上２７μｍ以下（好ましくは、２７μｍ程度）であってもよい。より具体的には、サンプル９では、第１トレンチ４２１が境界トレンチ７６を形成している。従って、第２不純物領域１２２は、第１トレンチ４２１を境界にして、内側の第１部分７０と外側の第２部分７１とに分断されている。第２境界部７７の位置は、サンプル５と同じ位置であってもよい。これにより、第２トレンチ４２２の全て（境界トレンチ７６を除く）が、第１導電型領域１３０に形成された第１トレンチ群７３に含まれていてもよい。サンプル９のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ７に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
　次に、図１８及び図１９を参照して、サンプル１０について説明する。
　サンプル１０は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ８を有している。幅Ｗ８は、例えば、３μｍ以上７μｍ以下（好ましくは、５μｍ程度）であってもよい。より具体的には、サンプル１０では、第２外周トレンチ４２の最も外側のトレンチが境界トレンチ７６を形成している。従って、第２外周トレンチ４２の全てが第２不純物領域１２２を貫通して形成されている。
　また、サンプル１０では、第２境界部７７は、第３導電膜５３の直下の領域であって、かつ半導体チップ１２における外周コンタクトプラグ１３５の接続位置よりも外側に形成されている。これにより、第１導電型領域１３０は、外周コンタクトプラグ１３５を内側に含み、かつ半導体チップ１２の厚さ方向において第３導電膜５３に対向して形成されている。サンプル１０のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ８に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
　次に、図２０及び図２１を参照して、サンプル１１について説明する。
　サンプル１１では、サンプル５の第２不純物領域１２２の第２部分７１が省略されている。従って、第１導電型領域１３０は、境界トレンチ７６から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに至るように形成されている。これにより、第１導電型領域１３０は、外周コンタクトプラグ１３５を内側に含み、かつ半導体チップ１２の厚さ方向において第３導電膜５３に対向して形成されている。サンプル１１のその他の構成については、サンプル５と同様である。
　そして、サンプル５～１１及び第１導電型領域１３０が形成されていないサンプル１２（図２２）参照に対して、高温逆バイアス試験（HTRB：High Temperature Reverse Bias Test）を実施した。ＨＴＲＢ試験では、１５０℃の環境下において、第４導電膜５４（裏面ドレイン電極）に対して－１００Ｖの電圧が第１導電膜５１（表面ソース電極）を、１０００時間継続して印加した。一方、室温における電流－電圧特性を測定した（初期特性）。そして、初期特性と、ＨＴＲＢ試験の開始２５０時間以上後の特性とを比較することによって、第１導電型領域１３０の形成によってリーク電流が低減できているかどうかを確認した。
　その結果、サンプル５～１１では、ストレスが２５０時間以上印加された後であっても、リーク電流が十分に抑制されていた。特に、第１導電型領域１３０の幅Ｗ４，Ｗ６が８μｍ以上１５μｍ以下であるサンプル５及び７では、リーク電流の値が、ストレス印加前の初期リーク電流に対してほとんど変動しなかった。
　この点、ＨＴＲＢ試験と同条件の逆方向電圧を印加したときの電流経路をサンプル５～１２のそれぞれについてシミュレーションで検証した。その結果、第１導電型領域１３０が形成されていないサンプル１２では、半導体チップ１２の厚さ方向に流れる電流の一部が、第１主面１２Ａに沿って第３導電膜５３（外周電極）へリークしていることが明らかとなった。これに対し、サンプル５～１１では、そのような外周部分へのリークを確認できなかった。つまり、外周領域６３において第２不純物領域１２２を選択的に除去することによって、半導体チップ１２の外周からのリーク成分を抑制できると考えられる。
　以上より、本開示の実施形態に係る半導体装置１が、逆方向リーク電流を低減できる構造を提供することが明らかとなった。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるデバイス耐圧の向上効果＞
　次に、第１導電型領域１３０の形成によってデバイス耐圧が向上できているかどうかをシミュレーションで確認した。図２３は、その結果を示す図である。図２３の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図２３の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
　図２３を参照して、サンプル５～１１ではいずれも、サンプル１２のブレークダウン電圧Ｖ１に比べて高い電圧Ｖ２，Ｖ３でブレークダウンしていた。特に、図１７の第１導電型領域１３０の幅Ｗ７が比較的広い（例えば、２０μｍ以上２７μｍ以下）サンプル９を除くサンプル５～８及びサンプル１０～１１では、より高い電圧Ｖ３でブレークダウンしていた。つまり、第１導電型領域１３０の形成によってデバイス耐圧を向上できるが、第１導電型領域１３０の幅を広げすぎない方が、デバイス耐圧を一層向上できることが明らかとなった。
　この点、サンプル５～１１の外周領域６３における空乏層８３の伸びをシミュレーションで検証した。その結果、サンプル９では、第１トレンチ４２１から第３導電膜５３の直下の領域まで、第２不純物領域１２２が除去された第１導電型領域１３０が続くため、例えば図２７の矢印８４で示す部分付近において、空乏層８３を外側に伸ばす効果が弱くなっていた。一方、図２４～図２６及び図２８～図２９に示すように、サンプル５～８及びサンプル１０～１１では、矢印８４で示す部分付近においても、空乏層８３が外側に十分伸びていた。この空乏層８３の伸びの差が、デバイス耐圧の向上効果に影響したと考えられる。
　以上より、本開示の実施形態に係る半導体装置１が、デバイス耐圧を向上できる構造を提供することが明らかとなった。
＜外周トレンチ４０，４２のピッチ変更によるデバイス耐圧の向上効果＞
　以下では、サンプル１３～１６に基づき、第１外周トレンチ４０の本数、及び外周ピッチＰ２，Ｐ３，Ｐ４の変更によってデバイス耐圧が向上することを説明する。
　図３０は、サンプル１３に係る半導体素子３の模式的な断面図である。図３１は、サンプル１３に係る半導体素子３の模式的な断面図である。図３２は、サンプル１４に係る半導体素子３の模式的な断面図である。図３３は、サンプル１５に係る半導体素子３の模式的な断面図である。
　サンプル１３～１６の構造は、基本的にサンプル５と同じであるが、サンプル５と異なる構造は次の通りである。
　まず、サンプル１３は、第１外周トレンチ４０が１本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１３では、サンプル５の外側トレンチ４０５が省略されている。サンプル１３は、サンプル５と同じ構造である。
　サンプル１４は、第１外周トレンチ４０が３本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１４では、サンプル５の内側トレンチ４０４のさらに内側（アクティブ領域６４側）に第１外周トレンチ４０が追加され、追加された第１外周トレンチ４０が内側トレンチ４０４とされている。一方、サンプル５の既存の第１外周トレンチ４０は、外側トレンチ４０５とされている。
　サンプル１５は、第１外周トレンチ４０が４本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１４では、サンプル５の内側トレンチ４０４のさらに内側（アクティブ領域６４側）に第１外周トレンチ４０が２本追加され、追加された第１外周トレンチ４０のうち内側のトレンチが内側トレンチ４０４とされている。一方、追加された第１外周トレンチ４０のうち外側のトレンチ、及びサンプル５の既存の第１外周トレンチ４０は、外側トレンチ４０５とされている。
　次に、サンプル１３～１６それぞれの外周ピッチＰ２，Ｐ３，Ｐ４を変数とし、外周ピッチＰ２，Ｐ３，Ｐ４の変化によってブレークダウン電圧がどのように変動するかをシミュレーションで検証した。図３４～図３６は、その結果を示す図である。
　図３４は、第１外周ピッチＰ２とデバイス耐圧との関係を示す図であって、サンプル１３～１５の検証結果を示す図である。図３４の横軸は、第１外周ピッチＰ２の大きさ示している。図３４の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
　第１外周ピッチＰ２に関連する検証では、第１外周ピッチＰ２の値として、１．２８μｍ、２．２８μｍ、３．２８μｍ、４．２８μｍ、５．２８μｍ及び６．２８μｍを採用し、各第１外周ピッチＰ２の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第１外周ピッチＰ２の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１．２８倍、２．２８倍、３．２８倍、４．２８倍、５．２８倍及び６．２８倍と定義してもよい。
　図３４を参照して、サンプル１３～１５のブレークダウン電圧を比較すると、サンプル１３～１５のいずれにおいても、第１外周ピッチＰ２が２．２８μｍ（セルピッチの２．２８倍）、３．２８μｍ（同３．２８倍）及び４．２８μｍ（同４．２８倍）の場合において、比較的高いブレークダウン電圧を達成できていた。以上より、第１外周ピッチＰ２が２．０μｍ以上４．０μｍ以下である場合、若しくは第１外周ピッチＰ２がゲートトレンチ１５のピッチＰ１の２倍以上４倍以下である場合に、デバイス耐圧を特に向上できることが明らかとなった。
　この点、半導体チップ１２内のインパクトイオン化率に基づいてブレークダウン箇所をシミュレーションで確認した。その結果、第１外周ピッチＰ２が１．２８μｍの場合のように、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２との距離が近いと、ブレークダウンが第１外周トレンチ４０の付近で選択的に発生していた。また、第１外周ピッチＰ２が６．２８μｍの場合のように、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２との距離が遠いと、ブレークダウンが第２外周トレンチ４２の付近で選択的に発生していた。
　これに対し、第１外周ピッチＰ２が３．２８μｍの場合では、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２とのそれぞれでブレークダウンが発生していた。つまり、第１外周ピッチＰ２が狭すぎず、かつ広すぎない方が、電界を第１外周トレンチ４０及び第２外周トレンチ４２に分散させることができ、デバイス耐圧向上の観点から好ましいと言える。
　図３５は、第２外周ピッチＰ３とデバイス耐圧との関係を示す図であって、サンプル１３～１６の検証結果を示す図である。図３５の横軸は、第２外周ピッチＰ３の大きさ示している。図３５の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
　第２外周ピッチＰ３に関連する検証では、第１外周ピッチＰ２の値を３．２８μｍに固定し、第２外周ピッチＰ３の値として、１μｍ、２μｍ、３μｍ、４μｍ及び５μｍを採用し、各第２外周ピッチＰ３の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第２外周ピッチＰ３の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１倍、２倍、３倍、４倍及び５倍と定義してもよい。
　図３５を参照して、サンプル１３～１６のブレークダウン電圧を比較すると、サンプル１３～１６のいずれにおいても、第２外周ピッチＰ３が２μｍ（セルピッチの２倍）、３μｍ（同３倍）、４μｍ（同４倍）及び５μｍ（同５倍）の場合において、比較的高いブレークダウン電圧を達成できていた。また、第２外周ピッチＰ３が２μｍ～５μｍの範囲では、第２外周ピッチＰ３が広くなってもブレークダウン電圧に大して影響がなかった。以上より、第２外周ピッチＰ３が２．０μｍ以上６．０μｍ以下である場合、若しくは第２外周ピッチＰ３がゲートトレンチ１５のピッチＰ１の２倍以上６倍以下である場合に、デバイス耐圧を特に向上できることが明らかとなった。なお、半導体素子３の小型化を推奨する観点を踏まえると、第２外周ピッチＰ３は、第１外周ピッチＰ２と同程度若しくは第１外周ピッチＰ２よりも小さく留めることが好ましいと言える。
　図３６は、第３外周ピッチＰ４とデバイス耐圧との関係を示す図であって、サンプル１３～１６の検証結果を示す図である。図３６の横軸は、第３外周ピッチＰ４の大きさ示している。図３６の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
　第３外周ピッチＰ４に関連する検証では、第１外周ピッチＰ２の値を３．２８μｍ及び第２外周ピッチＰ３の値を３μｍにそれぞれ固定し、第３外周ピッチＰ４の値として、１μｍ、２μｍ、３μｍ、４μｍ及び５μｍを採用し、各第３外周ピッチＰ４の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第３外周ピッチＰ４の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１倍、２倍、３倍、４倍及び５倍と定義してもよい。
　図３６を参照して、サンプル１３～１６のブレークダウン電圧を比較すると、サンプル１３～１６のいずれにおいても、第３外周ピッチＰ４の値が２μｍ～５μｍの範囲で、ブレークダウン電圧にほとんど変動がなかった。以上より、半導体素子３の小型化を推奨する観点を踏まえると、第３外周ピッチＰ４は、ゲートトレンチ１５のピッチＰ１と同程度（この実施形態では、１μｍ程度）に留めることが好ましいと言える。これにより、半導体素子３の小型化及びデバイス耐圧の向上を両立できることが明らかとなった。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　例えば、サンプル１～１１に基づく検証結果では、外周ピッチＰ２，Ｐ３，Ｐ４の大きさはリーク電流の低減効果に特に寄与していない。従って、図３７に示すように、第１外周ピッチＰ２、第２外周ピッチＰ３及び第３外周ピッチＰ４が互いに等しくても、第１導電型領域１３０が形成されていれば、リーク電流を十分に低減することができる。
　また、例えば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。例えば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴを取り上げたが、半導体装置１の素子構造は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
　以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
　この明細書及び図面の記載から以下に付記する特徴が抽出され得る。
［付記１－１］
　第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）と、前記第１主面（１２Ａ）を取り囲む端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）とを有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
　前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
　前記半導体チップ（１２）に形成され、前記第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
　前記アクティブ領域（６４）に形成され、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す縦型の半導体素子構造（１４）と、
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に前記第１電極（５１）から物理的に分離されて形成され、前記外周領域（６３）において前記半導体チップ（１２）に接続された外周電極（５３）と、
　前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって連続的に形成され、少なくとも前記半導体素子構造（１４）の一部を構成する第２導電型のウェル領域（１２２）とを含み、
　前記外周領域（６３）には、前記ウェル領域（１２２）が選択的に形成されていない第１導電型領域（１３０）が存在している、半導体装置（１）。
［付記１－２］
　前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記アクティブ領域（６４）を取り囲む複数の環状のトレンチ（４０，４２）を含むトレンチ群（１３６）を含み、
　前記第１導電型領域（１３０）は、前記複数の環状のトレンチ（４０，４２）のうちの何本かを内側に含み、かつ前記トレンチ群（１３６）に重なって形成されている、付記１－１に記載の半導体装置（１）。
［付記１－３］
　前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
　前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－１又は付記１－２に記載の半導体装置（１）。
［付記１－４］
　前記第１導電型領域（１３０）は、前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
　前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成されている、付記１－３に記載の半導体装置（１）。
［付記１－５］
　前記第１導電型領域（１３０）は、前記アクティブ領域（６４）を取り囲む環状に形成されており、
　前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成された第１部分（７０）と、前記第１導電型領域（１３０）を取り囲む環状の外側領域に形成された第２部分（７１）とに分断されている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
［付記１－６］
　前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－５に記載の半導体装置（１）。
［付記１－７］
　前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の一部（８０）が前記半導体チップ（１２）の前記第１主面（１２Ａ）から露出することによって形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－８］
　前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の表層部に選択的に形成され、前記第１領域（１２３，１２９）の第１導電型の不純物濃度よりも高い第１導電型の不純物濃度を有する第２領域（７８）を含む、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－９］
　前記半導体素子構造（１４）は、セルトレンチ（１５）と、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）と、前記セルトレンチ（１５）の側方に形成され、前記ウェル領域（１２２）によって構成されたチャネル領域（１２５）とを含み、
　前記外周電極（５３）よりも内側において前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
　前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
　前記第１外周トレンチ（４０）よりも外側かつ前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
　前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
　前記ウェル領域（１２２）は、前記チャネル領域（１２５）から、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）の形成部分、並びに前記第１導電型領域（１３０）を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している、付記１－１に記載の半導体装置（１）。
［付記１－１０］
　前記第１導電型領域（１３０）は、前記複数の第２外周トレンチ群（４２）のうちの何本かを選択的に内側に含み、かつ前記第２外周トレンチ群（４２）に重なって形成されており、
　前記第１外周トレンチ（４０）は、前記半導体チップ（１２）の厚さ方向において前記ウェル領域（１２２）を貫通し、前記第１領域（１２３）に達するように形成されている、付記１－９に記載の半導体装置（１）。
［付記１－１１］
　前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
　前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－９又は付記１－１０に記載の半導体装置（１）。
［付記１－１２］
　前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第２外周ピッチ（Ｐ３）を隔てて形成され、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列され
た複数の第２トレンチ（４２２）とを含み、
　前記複数の第２トレンチ（４２２）は、前記ウェル領域（１２２）と前記第１導電型領域（１３０）との第１境界部（７５）を形成する境界トレンチ（７６）を含む、付記１－９～付記１－１１のいずれか一項に記載の半導体装置（１）。
［付記１－１３］
　前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成された第１部分（７０）と、前記外周電極（５３）の直下の領域において前記第１導電型領域（１３０）との第２境界部（７７）を有し、前記第２境界部（７７）よりも前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側の環状の外側領域に形成された第２部分（７１）とを含む、付記１－１２に記載の半導体装置（１）。
［付記１－１４］
　前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－１３に記載の半導体装置（１）。
［付記１－１５］
　前記第１導電型領域（１３０）は、前記境界トレンチ（７６）から前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
　前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成されている、付記１－１２に記載の半導体装置（１）。
［付記１－１６］
　前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）に取り囲まれた内側領域に形成され、前記第１電極（５１）に電気的に接続された第１電位ウェル領域（１３２）と、前記第１外周トレンチ（４０）の外側領域に形成され、電気的にフローティングされたフローティング領域（１３３）とを含む、付記１－９～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－１７］
　１００Ｖ以上の耐圧を有する、付記１－１～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－１８］
　前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
［付記１－１９］
　前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
　前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記１－１～付記１－１８のいずれか一項に記載の半導体装置（１）。
［付記１－２０］
　前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
　前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、
付記１－１９に記載の半導体装置（１）。
［付記１－２１］
　前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
　前記チャネル領域（１２５）の底部は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２２］
　前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２３］
　前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記１－２２に記載の半導体装置（１）。
［付記１－２４］）
　前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
　前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２５］
　前記半導体チップ（１２）は、シリコンチップを含む、付記１－１～付記１－２４のいずれか一項に記載の半導体装置（１）。
［付記１－２６］
　前記セルトレンチ（１５）は、前記アクティブ領域（６４）において所定のセルピッチ（Ｐ１）で配列されており、
　前記第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、付記１－１２～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－２７］
　前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記１－２６に記載の半導体装置（１）。
［付記１－２８］
　前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記１－２６又は付記１－２７に記載の半導体装置（１）。
［付記１－２９］
　前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記１－２６～付記１－２８のいずれか一項に記載の半導体装置（１）。
［付記１－３０］
　前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
　前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記１－３１］
　前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
　前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
　前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記２－１］
　第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
　前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
　前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
　前記アクティブ領域（６４）に形成され、所定のセルピッチ（Ｐ１）で配列されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
　前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
　前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
　前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
　前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
　前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、半導体装置（１）。
［付記２－２］
　前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
　前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記２－１に記載の半導体装置（１）。
［付記２－３］
　前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記２－２に記載の半導体装置（１）。
［付記２－４］
　前記第２外周トレンチ群（４２）は、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列された複数の前記第２トレンチ（４２２）を含み、
　前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記２－２または付記２－３に記載の半導体装置（１）。
［付記２－５］
　前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
　前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記２－１～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－６］
　前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
　前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
　前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－２～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－７］
　第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
　前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
　前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
　前記アクティブ領域（６４）に形成されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
　前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
　前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
　前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
　前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
　前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、半導体装置（１）。
［付記２－８］
　前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
　前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－７に記載の半導体装置（１）。
［付記２－９］
　前記第１外周トレンチ（４０）は、前記アクティブ領域（６４）を取り囲む内側トレンチ（４０４）と、前記内側トレンチ（４０４）を取り囲む外側トレンチ（４０５）とを含む、付記２－１～付記２－８のいずれか一項に記載の半導体装置（１）。
［付記２－１０］
　前記半導体チップ（１２）に埋め込まれ、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）と前記制御電極（１３）とを接続する接続電極（４４）と、
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）に接続された第３電極（５２）とを含み、
　前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）は、前記第３電極（５２）、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記接続電極（４４）を介して、前記制御電極（１３）に電気的に接続されている、付記２－９に記載の半導体装置（１）。
［付記２－１１］
　１本以上３本以下の前記外側トレンチ（４０５）が形成されている、付記２－９または付記２－１０に記載の半導体装置（１）。
［付記２－１２］
　前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって形成され、前記第１外周トレンチ（４０）及び前記第２外周トレンチ（４２）の形成部分を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している第２導電型のウェル領域（１２２）を含み、
　前記チャネル領域（１２５）は、前記ウェル領域（１２２）の一部で構成されており、
　前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）を内側に含み、かつ前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）に重なって形成されている、付記２－１～付記２－１１のいずれか一項に記載の半導体装置（１）。
［付記２－１３］
　前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記外周領域（６３）の前記第２外周トレンチ群（４２）よりも外側において前記半導体チップ（１２）に接続された外周電極（５３）を含む、付記２－１～付記２－１２のいずれか一項に記載の半導体装置（１）。
［付記２－１４］
　１００Ｖ以上の耐圧を有する、付記２－１～付記２－１３のいずれか一項に記載の半導体装置（１）。
［付記２－１５］
　前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記２－１～付記２－１４のいずれか一項に記載の半導体装置（１）。
［付記２－１６］
　前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
　前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記２－１～付記２－１５のいずれか一項に記載の半導体装置（１）。
［付記２－１７］
　前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
　前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記２－付記２－１６に記載の半導体装置（１）。
［付記２－１８］
　前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
　前記チャネル領域（１２５）の底部（１２６）は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記２－１～付記２－１７のいずれか一項に記載の半導体装置（１）。
［付記２－１９］
　前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記２－１～付記２－１８のいずれか一項に記載の半導体装置（１）。
［付記２－２０］
　前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記２－１９に記載の半導体装置（１）。
［付記２－２１］
　前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
　前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記２－１～付記２－２０のいずれか一項に記載の半導体装置（１）。
［付記２－２２］
　前記半導体チップ（１２）は、シリコンチップを含む、付記２－１～付記２－２１のいずれか一項に記載の半導体装置（１）。
　本出願は、２０２１年３月３０日に日本国特許庁に提出された特願２０２１－５８６０１号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１　　　　：半導体装置
２　　　　：リードフレーム
３　　　　：半導体素子
４　　　　：パッケージ
５　　　　：導電膜
６　　　　：絶縁膜
７　　　　：第１パッド
８　　　　：第１ワイヤ
９　　　　：第２パッド
１０　　　：第２ワイヤ
１１　　　：第１コンタクトプラグ
１２　　　：半導体チップ
１２Ａ　　：第１主面
１２Ｂ　　：第２主面
１３　　　：ゲート電極
１４　　　：トランジスタセル
１４Ａ　　：第３接続トレンチ
１４Ｂ　　：第３接続トレンチ
１４Ｃ　　：第３接続トレンチ
１５　　　：ゲートトレンチ
１６　　　：ゲート絶縁膜
１７　　　：層間絶縁膜
１８　　　：ソースコンタクト
１９　　　：隙間領域
２０　　　：隙間領域
２１　　　：ダイパッド部
２２　　　：第１リード部
２３　　　：第２リード部
２４　　　：第３リード部
３１Ａ　　：第１端面
３１Ｂ　　：第１端面
３２Ａ　　：第２端面
３２Ｂ　　：第２端面
４０　　　：第１外周トレンチ
４１　　　：接続トレンチ
４１Ａ　　：第１接続トレンチ
４１Ｂ　　：第２接続トレンチ
４１Ｃ　　：第３接続トレンチ
４２　　　：第２外周トレンチ
４３　　　：第１埋め込み電極
４４　　　：接続電極
４５　　　：第２埋め込み電極
４６　　　：第２コンタクトプラグ
４７　　　：コンタクト孔
４８　　　：第１側面
４９　　　：第２側面
５０　　　：段差
５１　　　：第１導電膜
５２　　　：第２導電膜
５３　　　：第３導電膜
５４　　　：第４導電膜
６１　　　：隙間領域
６３　　　：外周領域
６４　　　：アクティブ領域
７０　　　：第１部分
７１　　　：第２部分
７３　　　：第１トレンチ群
７４　　　：第２トレンチ群
７５　　　：第１境界部
７６　　　：境界トレンチ
７７　　　：第２境界部
７８　　　：高濃度不純物領域
７９　　　：底部
８０　　　：不純物領域
８１　　　：長ワイヤ
８２　　　：短ワイヤ
８３　　　：空乏層
８４　　　：矢印
８５　　　：コーナ部
８６　　　：コーナ部
１１１　　：上面
１２１　　：第１不純物領域
１２２　　：第２不純物領域
１２３　　：第３不純物領域
１２４　　：側部
１２５　　：チャネル領域
１２６　　：底部
１２７　　：半導体基板
１２８　　：隙間
１２９　　：エピタキシャル層
１３０　　：第１導電型領域
１３１　　：上面
１３２　　：第１電位ウェル領域
１３３　　：フローティング領域
１３４　　：第３コンタクトプラグ
１３５　　：外周コンタクトプラグ
１３６　　：トレンチ群
１５１　　：外側ゲートトレンチ
１５２　　：下端
１６１　　：第１絶縁膜
１６２　　：第２絶縁膜
１６３　　：第３絶縁膜
１９１　　：第１バリア膜
１９２　　：第２バリア膜
２１１Ａ　：第１辺
２１１Ｂ　：第１辺
２１２Ａ　：第２辺
２１２Ｂ　：第２辺
２２１　　：第１パッド部
２２２　　：第１リード
２３１　　：第２パッド部
２３２　　：第２リード
４０１　　：第１直線部
４０２　　：第２直線部
４０３　　：コーナ部
４０４　　：内側トレンチ
４０５　　：外側トレンチ
４１１　　：第１接続箇所
４１２　　：第２接続箇所
４１３　　：第３接続箇所
４２１　　：第１トレンチ
４２２　　：第２トレンチ
４２３　　：第１直線部
４２４　　：第２直線部
４２５　　：コーナ部
４３１　　：上面
４５１　　：上面
４６１　　：上面
５１１　　：凹部
５２０　　：凹部
５２１　　：パッド電極部
５２２　　：フィンガー電極部
８１１　　：ボンディング部
８２１　　：ボンディング部
Ｄ１　　　：深さ
Ｄ２　　　：深さ
Ｄ３　　　：深さ
ＤＣ１　　：深さ
ＤＣ２　　：深さ
Ｐ１　　　：ピッチ
Ｐ２　　　：第１外周ピッチ
Ｐ３　　　：第２外周ピッチ
Ｐ４　　　：第３外周ピッチ
Ｒ　　　　：曲率半径
Ｗ１　　　：幅
Ｗ２　　　：幅
Ｗ３　　　：幅
Ｗ４　　　：幅
Ｗ５　　　：幅
Ｗ６　　　：幅
Ｗ７　　　：幅
Ｗ８　　　：幅

Claims (17)

  1. 　第１主面及び前記第１主面の反対側の第２主面を有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、
    　前記半導体チップの前記第１主面上に形成された第１電極と、
    　前記半導体チップの前記第２主面上に形成された第２電極と、
    　前記半導体チップに形成され、前記第２電極に電気的に接続された第１導電型の第１領域と、
    　前記アクティブ領域に形成され、所定のセルピッチで配列されたセルトレンチ、前記セルトレンチに埋め込まれた制御電極、及び前記セルトレンチの側方に形成された第２導電型のチャネル領域を含み、前記第１電極と前記第２電極との間に電流を流す半導体素子構造と、
    　前記外周領域に形成された環状の第１外周トレンチと、
    　前記第１外周トレンチに埋め込まれ、前記制御電極に電気的に接続された第１埋め込み電極と、
    　前記第１外周トレンチよりも外側において前記外周領域に形成され、前記第１外周トレンチから物理的に分離された複数の環状の第２外周トレンチを含む第２外周トレンチ群と、
    　前記第２外周トレンチに埋め込まれ、前記第１埋め込み電極から電気的に分離された第２埋め込み電極とを含み、
    　前記第１外周トレンチと前記第２外周トレンチ群との間の第１外周ピッチは、前記セルピッチの２倍以上４倍以下である、半導体装置。
  2. 　前記第２外周トレンチ群は、前記第１外周トレンチから外側に前記第１外周ピッチを隔てて形成された第１トレンチと、前記第１トレンチから外側に第２外周ピッチを隔てて形成された第２トレンチを含み、
    　前記第２外周ピッチは、前記セルピッチの２倍以上６倍以下である、請求項１に記載の半導体装置。
  3. 　前記第２外周ピッチは、前記第１外周ピッチよりも小さい、請求項２に記載の半導体装置。
  4. 　前記第２外周トレンチ群は、前記第１外周ピッチ及び前記第２外周ピッチよりも狭い第３外周ピッチを隔てて配列された複数の前記第２トレンチを含み、
    　前記第３外周ピッチは、前記セルピッチと等しい、請求項２または３に記載の半導体装置。
  5. 　前記セルピッチは、０．８μｍ以上１．２μｍであり、
    　前記第１外周ピッチは、２．０μｍ以上４．０μｍ以下である、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記セルピッチは、０．８μｍ以上１．２μｍであり、
    　前記第１外周ピッチは、２．０μｍ以上４．０μｍ以下であり、
    　前記第２外周ピッチは、２．０μｍ以上６．０μｍ以下である、請求項２～４のいずれか一項に記載の半導体装置。
  7. 　第１主面及び前記第１主面の反対側の第２主面を有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、
    　前記半導体チップの前記第１主面上に形成された第１電極と、
    　前記半導体チップの前記第２主面上に形成された第２電極と、
    　前記半導体チップに形成され、前記第２電極に電気的に接続された第１導電型の第１領域と、
    　前記アクティブ領域に形成されたセルトレンチ、前記セルトレンチに埋め込まれた制御電極、及び前記セルトレンチの側方に形成された第２導電型のチャネル領域を含み、前記第１電極と前記第２電極との間に電流を流す半導体素子構造と、
    　前記外周領域に形成された環状の第１外周トレンチと、
    　前記第１外周トレンチに埋め込まれ、前記制御電極に電気的に接続された第１埋め込み電極と、
    　前記第１外周トレンチよりも外側において前記外周領域に形成され、前記第１外周トレンチから物理的に分離された複数の環状の第２外周トレンチを含む第２外周トレンチ群と、
    　前記第２外周トレンチに埋め込まれ、前記第１埋め込み電極から電気的に分離された第２埋め込み電極とを含み、
    　前記第１外周トレンチと前記第２外周トレンチ群との間の第１外周ピッチは、２．０μｍ以上４．０μｍ以下である、半導体装置。
  8. 　前記第２外周トレンチ群は、前記第１外周トレンチから外側に前記第１外周ピッチを隔てて形成された第１トレンチと、前記第１トレンチから外側に第２外周ピッチを隔てて形成された第２トレンチを含み、
    　前記第２外周ピッチは、２．０μｍ以上６．０μｍ以下である、請求項７に記載の半導体装置。
  9. 　前記第１外周トレンチは、前記アクティブ領域を取り囲む内側トレンチと、前記内側トレンチを取り囲む外側トレンチとを含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記半導体チップに埋め込まれ、前記内側トレンチ内の前記第１埋め込み電極と前記制御電極とを接続する接続電極と、
    　前記半導体チップの前記第１主面上に形成され、前記内側トレンチ内の前記第１埋め込み電極及び前記外側トレンチ内の前記第１埋め込み電極に接続された第３電極とを含み、
    　前記外側トレンチ内の前記第１埋め込み電極は、前記第３電極、前記内側トレンチ内の前記第１埋め込み電極及び前記接続電極を介して、前記制御電極に電気的に接続されている、請求項９に記載の半導体装置。
  11. 　１本以上３本以下の前記外側トレンチが形成されている、請求項９または１０に記載の半導体装置。
  12. 　前記第１領域の表層部において前記アクティブ領域から前記外周領域にわたって形成され、前記第１外周トレンチ及び前記第２外周トレンチ群の形成部分を除いて、前記第１主面に沿う横方向に連続している第２導電型のウェル領域を含み、
    　前記チャネル領域は、前記ウェル領域の一部で構成されており、
    　前記ウェル領域は、前記第１外周トレンチ及び前記第２外周トレンチ群を内側に含み、かつ前記第１外周トレンチ及び前記第２外周トレンチ群に重なって形成されている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記半導体チップの前記第１主面上に形成され、前記外周領域の前記第２外周トレンチ群よりも外側において前記半導体チップに接続された外周電極を含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　１００Ｖ以上の耐圧を有する、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記第１領域は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、請求項１～１４に記載の半導体装置。
  16. 　前記半導体チップは、第１不純物濃度を有する第１導電型の半導体基板と、前記半導体基板上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域を構成する第１導電型のエピタキシャル層とを含み、
    　前記エピタキシャル層は、７μｍ以上１５μｍ以下の厚さを有している、請求項１～１５に記載の半導体装置。
  17. 　前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
    　前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、請求項１６に記載の半導体装置。
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