[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2021193338A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2021193338A1
WO2021193338A1 PCT/JP2021/011035 JP2021011035W WO2021193338A1 WO 2021193338 A1 WO2021193338 A1 WO 2021193338A1 JP 2021011035 W JP2021011035 W JP 2021011035W WO 2021193338 A1 WO2021193338 A1 WO 2021193338A1
Authority
WO
WIPO (PCT)
Prior art keywords
barrier layer
bonding material
electrode
semiconductor device
leads
Prior art date
Application number
PCT/JP2021/011035
Other languages
English (en)
French (fr)
Inventor
彬 張
賢治 藤井
瑛典 二井
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to DE112021001878.7T priority Critical patent/DE112021001878T5/de
Priority to US17/911,101 priority patent/US20230110154A1/en
Priority to JP2022510032A priority patent/JPWO2021193338A1/ja
Priority to CN202180023836.1A priority patent/CN115398608A/zh
Publication of WO2021193338A1 publication Critical patent/WO2021193338A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • This disclosure relates to semiconductor devices.
  • the semiconductor device disclosed in Patent Document 1 includes a semiconductor element having a plurality of electrodes, a plurality of leads, and a resin portion covering the semiconductor element.
  • a plurality of electrodes are bonded to a plurality of leads by solder, and a semiconductor element is mounted on the plurality of leads in the form of a flip chip.
  • the temperature of the semiconductor device may rise and fall repeatedly. At this time, for example, thermal stress is generated due to the difference in thermal expansion between the semiconductor element and the lead. If the joint portion between the solder and the electrode is cracked due to this thermal stress, the proper operation of the semiconductor device may be hindered.
  • one object of the present disclosure is to provide a semiconductor device capable of suppressing the occurrence of cracks at the bonding interface between the solder and the electrode.
  • the semiconductor device provided by the present disclosure includes a semiconductor element, a conductive member, a conductive bonding material, a resin portion, and a first barrier layer.
  • the semiconductor element has an element first surface and an element second surface facing opposite sides in the thickness direction, and an electrode provided on the element first surface side.
  • the conductive member has a main surface facing the first surface of the element and a back surface facing the opposite side to the main surface.
  • the conductive bonding material is interposed between the electrode and the main surface of the conductive member.
  • the resin portion covers at least a part of the conductive member, the semiconductor element, and the conductive bonding material.
  • the first barrier layer is interposed between the electrode and the conductive bonding material and suppresses a compound reaction between the electrode and the conductive bonding material.
  • the electrode contains Cu.
  • the conductive member contains Cu.
  • the first barrier layer contains Ni.
  • the conductive bonding material contains Sn.
  • the electrode and the first barrier layer are in contact with each other.
  • the conductive bonding material and the first barrier layer are in contact with each other.
  • the semiconductor device further includes a second barrier layer that is interposed between the conductive member and the conductive bonding material and suppresses a compound reaction between the conductive member and the conductive bonding material.
  • the second barrier layer contains Ni.
  • the second barrier layer includes a base layer and an auxiliary layer interposed between the conductive bonding material and the base layer.
  • the conductive member and the second barrier layer are in contact with each other.
  • the conductive bonding material and the second barrier layer are in contact with each other.
  • the second barrier layer is larger than the first barrier layer when viewed along the thickness direction.
  • the electrode has a side surface that faces a direction perpendicular to the thickness direction.
  • FIG. 3 is a cross-sectional view taken along the line IX-IX of FIG.
  • FIG. 3 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 3 is a cross-sectional view taken along the line XI-XI of FIG. It is sectional drawing which follows the XII-XII line of FIG. It is a partially enlarged view (near the first electrode) of FIG.
  • FIG. 3 is a partially enlarged cross-sectional view taken along the line XIV-XIV of FIG. It is a partially enlarged view (near the second electrode) of FIG.
  • It is a partially enlarged sectional view which shows the 1st modification of the semiconductor device which concerns on 1st Embodiment.
  • It is a partially enlarged sectional view which shows the semiconductor device which concerns on 2nd Embodiment.
  • the semiconductor device A10 includes a plurality of first leads 10A, 10B, 10C, a plurality of second leads 21, a pair of third leads 22, a semiconductor element 30, a conductive bonding material 70, and a sealing resin 40.
  • the package format of the semiconductor device A10 is not particularly limited, and in the present embodiment, it is a QFN (Quad Flat Non-leaded) package.
  • the use and function of the semiconductor device A10 are also not particularly limited. Examples of applications of the semiconductor device A10 include electronic device applications, general industrial device applications, in-vehicle applications, and the like.
  • Examples of the function of the semiconductor device A10 include a DC / DC converter and an AC / DC converter.
  • the semiconductor device A10 configured as a DC / DC converter for in-vehicle use will be described as an example.
  • the semiconductor device A10 of the illustrated example has a square shape when viewed along the z direction (that is, in a plan view), but the present disclosure is not limited thereto.
  • FIG. 2 is transparent to the sealing resin 40 for convenience of understanding.
  • the semiconductor element 30 and the sealing resin 40 are transmitted.
  • the transmitted semiconductor element 30 and the sealing resin 40 are shown by imaginary lines (dashed-dotted lines), respectively.
  • the z direction is also referred to as a thickness direction.
  • the x and y directions are perpendicular to the z direction and perpendicular to each other.
  • the plurality of first leads 10A, 10B, 10C, the plurality of second leads 21, and the pair of third leads 22 support the semiconductor element 30 and mount the semiconductor device A10 on the wiring board. It has a terminal for.
  • the plurality of first leads 10A, 10B, 10C, the plurality of second leads 21, and the pair of third leads 22 are examples of "conducting members".
  • each of the plurality of first leads 10A, 10B, 10C, the plurality of second leads 21, and the pair of third leads 22 is partially covered with the sealing resin 40. There is. In FIGS.
  • a plurality of discretes are formed on a portion of the plurality of first leads 10A, 10B, 10C, the plurality of second leads 21, and the pair of third leads 22 exposed from the sealing resin 40. I'm drawing a dot.
  • the constituent materials of the plurality of first leads 10A, 10B, 10C, the plurality of second leads 21, and the pair of third leads 22 are, for example, Cu or a Cu alloy.
  • Each of the plurality of first leads 10A, 10B, and 10C has a strip shape extending in the x direction when viewed along the z direction, as shown in FIGS. 3 and 4.
  • Each of the plurality of first leads 10A, 10B, 10C has a first main surface 101 and a first back surface 102 facing opposite sides in the z direction.
  • the first main surface 101 faces one side in the z direction and faces the semiconductor element 30, and is an example of a “main surface”.
  • the first main surface 101 is covered with the sealing resin 40.
  • the first back surface 102 faces the other side in the z direction.
  • the first back surface 102 is exposed from the sealing resin 40 and is an example of the “back surface”.
  • the semiconductor element 30 is supported by the first main surface 101 of the main portion 11. Further, as shown in FIGS. 3 and 4, in the illustrated example, in each of the first lead 10A, the first lead 10B, and the first lead 10C, the area of the first main surface 101 is the area of the first back surface 102. Is larger than the area of.
  • DC power (voltage) to be converted in the semiconductor device A10 is input to the first lead 10A and the first lead 10B.
  • the first lead 10A is a positive electrode (P terminal).
  • the first lead 10B is a negative electrode (N terminal).
  • the first lead 10C outputs AC power (voltage) converted into power by the switching circuit 321 of the semiconductor element 30 described later.
  • the plurality of first leads 10A, 10B, and 10C are arranged along the y direction in the order of the first lead 10A, the first lead 10C, and the first lead 10B from one side to the other side in the y direction.
  • the first lead 10A is located between the plurality of second leads 21 and the first lead 10C in the y direction.
  • the first lead 10C is located between the first lead 10A and the first lead 10B in the y direction.
  • Each of the first lead 10A and the first lead 10C includes a main portion 11 and a pair of side portions 12.
  • the main portion 11 extends in the x direction.
  • the pair of side portions 12 are connected to both ends of the main portion 11 in the x direction, and have a smaller dimension in the y direction than the main portion 11.
  • each of the pair of side portions 12 has a first end face 121.
  • the first end surface 121 is connected to both the first main surface 101 and the first back surface 102, and faces the x direction.
  • the first end surface 121 is exposed from the sealing resin 40.
  • the first lead 10B includes a main portion 11, a pair of side portions 12, and a plurality of protruding portions 13.
  • the plurality of projecting portions 13 project from the other side of the main portion 11 in the y direction.
  • a sealing resin 40 is filled between two adjacent protrusions 13.
  • Each of the plurality of protrusions 13 has an auxiliary end face 131.
  • the sub-end surface 131 is connected to both the first main surface 101 and the first back surface 102, and faces the other side in the y direction.
  • the secondary end surface 131 is exposed from the sealing resin 40.
  • the plurality of sub-end faces 131 are arranged at predetermined intervals along the x direction.
  • the first leads 10A, 10B, and 10C are not limited to the shape having the main portion 11 and the side portion 12, and may have other forms.
  • the first back surface 102 exposed from the sealing resin 40, the pair of first end faces 121, and the plurality of auxiliary end faces 131 may be, for example, Sn (Sn). ) May be plated.
  • Sn plating for example, a plurality of metal platings in which Ni, Pd, and Au are laminated in this order may be adopted.
  • the plurality of second leads 21 are located on one side in the y direction with respect to the first lead 10.
  • One of the plurality of second leads 21 is a ground terminal of the control circuit 322 of the semiconductor element 30 described later.
  • a power (voltage) for driving the control circuit 322 or an electric signal for transmitting to the control circuit 322 is input to each of the other plurality of second leads 21.
  • each of the plurality of second leads 21 has a second main surface 211, a second back surface 212, and a second end surface 213.
  • the shape of the second lead 21 is not particularly limited.
  • the second main surface 211 faces the same side as the first main surface 101 of the first lead 10 in the z direction and faces the semiconductor element 30.
  • the second main surface 211 is covered with the sealing resin 40 and is an example of the “main surface”.
  • the semiconductor element 30 is supported by the second main surface 211.
  • the second back surface 212 faces the side opposite to the second main surface 211.
  • the second back surface 212 is exposed from the sealing resin 40 and is an example of the “back surface”.
  • the second end surface 213 is connected to both the second main surface 211 and the second back surface 212, and faces one side in the y direction.
  • the second end surface 213 is exposed from the sealing resin 40. As shown in FIG. 8, the plurality of second end faces 213 are arranged at predetermined intervals along the x direction.
  • the two second leads 21 arranged at both ends in the x direction further have a fourth end face 214.
  • the fourth end surface 214 is a surface facing the x direction and is exposed from the sealing resin 40.
  • the area of the second main surface 211 is larger than the area of the second back surface 212 in each of the plurality of second leads 21.
  • Sn plating may be applied to the second back surface 212, the second end surface 213, and the fourth end surface 214 of the plurality of second leads 21 exposed from the sealing resin 40.
  • Sn plating for example, a plurality of metal platings in which Ni, Pd, and Au are laminated in this order may be adopted.
  • the pair of third leads 22 are located between the first lead 10A and the plurality of second leads 21 in the y direction.
  • the pair of third leads 22 are separated from each other in the x direction.
  • An electric signal or the like to be transmitted to the control circuit 322 configured in the semiconductor element 30 is input to each of the pair of third leads 22.
  • each of the pair of third leads 22 has a third main surface 221 and a third back surface 222 and a third end surface 223.
  • the shape of the third lead 22 is not particularly limited.
  • the third main surface 221 faces the same side as the first main surface 101 of the first lead 10 in the z direction and faces the semiconductor element 30.
  • the third main surface 221 is covered with the sealing resin 40 and is an example of the “main surface”.
  • the semiconductor element 30 is supported by the third main surface 221.
  • the third back surface 222 faces the side opposite to the third main surface 221.
  • the third back surface 222 is exposed from the sealing resin 40 and is an example of the “back surface”.
  • the third end surface 223 is connected to both the third main surface 221 and the third back surface 222 and faces the x direction.
  • the third end surface 223 is exposed from the sealing resin 40.
  • the third end surface 223 is arranged along the y direction together with each region of the first end surface 121 of the first lead 10. In the illustrated example, in each of the pair of third leads 22, the area of the third main surface 221 is larger than the area of the third back surface 222.
  • Sn plating may be applied to the third back surface 222 and the third end surface 223 of the pair of third leads 22 exposed from the sealing resin 40.
  • Sn plating for example, a configuration having a plurality of metal plating layers in which Ni, Pd, and Au are laminated in this order may be used.
  • the semiconductor element 30 is supported by a plurality of first leads 10A, 10B, 10C, a plurality of second leads 21, and a pair of third leads 22.
  • the semiconductor element 30 is covered with a sealing resin 40.
  • the semiconductor element 30 has a semiconductor substrate 31, a semiconductor layer 32, a plurality of first electrodes 33A, a plurality of second electrodes 33B, a passivation film 34, and a surface protection film 35.
  • the plurality of first electrodes 33A and the plurality of second electrodes 33B are examples of "electrodes".
  • the semiconductor element 30 is a flip-chip type LSI in which a circuit is configured therein.
  • the semiconductor element 30 has an element first surface 30a and an element second surface 30b.
  • the element first surface 30a is a first main surface 101 of a plurality of first leads 10A, 10B, 10C in the z direction, a second main surface 211 of a plurality of second leads 21, and a third main surface of a pair of third leads 22. It faces the surface 221.
  • the second surface 30b of the element faces the side opposite to the first surface 30a of the element in the z direction.
  • the semiconductor substrate 31 is provided with a semiconductor layer 32, a first electrode 33A, a second electrode 33B, a passivation film 34, and a surface protective film 35 below the semiconductor substrate 31.
  • the constituent material of the semiconductor substrate 31 is, for example, Si (silicon) or silicon carbide (SiC).
  • one side of the semiconductor substrate 31 constitutes the element second side 30b.
  • the semiconductor layer 32 is laminated on the semiconductor substrate 31 on the side of the first lead 10 facing the first main surface 101 in the z direction.
  • one side of the semiconductor layer 32 constitutes the element first side 30a.
  • the semiconductor layer 32 includes a plurality of types of p-type semiconductors and n-type semiconductors based on the difference in the amount of elements doped.
  • the semiconductor layer 32 includes a switching circuit 321 and a control circuit 322 that conducts to the switching circuit 321.
  • the switching circuit 321 is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), an IGBT (Insulated Gate Bipolar Transistor), or the like.
  • the switching circuit 321 is divided into two regions, a high voltage region (upper arm circuit) and a low voltage region (lower arm circuit). Each region is composed of one n-channel MOSFET.
  • the control circuit 322 includes a gate driver for driving the switching circuit 321 and a bootstrap circuit corresponding to a high voltage region of the switching circuit 321, and controls for driving the switching circuit 321 normally. ..
  • a wiring layer (not shown) is also formed on the semiconductor layer 32. The wiring layer allows the switching circuit 321 and the control circuit 322 to conduct each other.
  • a plurality of pads 329 are provided on the semiconductor layer 32.
  • the pad 329 is in contact with the wiring layer formed in the semiconductor layer 32.
  • the pad 329 is electrically connected to either the switching circuit 321 or the control circuit 322 of the semiconductor layer 32.
  • the pad 329 is composed of, for example, an Al layer or a plurality of metal layers in which Cu, Ni, and Pd are laminated in this order downward from the semiconductor layer 32.
  • the passivation film 34 covers the lower surface of the semiconductor layer 32 and a part of each of the plurality of pads 329.
  • the passivation film 34 has electrical insulation.
  • the passivation film 34 includes, for example, a silicon oxide film (SiO 2 ) in contact with the lower surface of the semiconductor layer 32 and a part of a plurality of pads 329, and a silicon nitride film (Si 3 N 4 ) laminated on the silicon oxide film. It is composed of.
  • the passivation film 34 is provided with a plurality of openings 341. A part of the pad 329 is exposed from the opening 341.
  • the structure of the passivation film 34 is not particularly limited.
  • the surface protective film 35 covers the passivation film 34.
  • each of the plurality of first electrodes 33A and the plurality of second electrodes 33B is in contact with the surface protective film 35.
  • the surface protective film 35 has electrical insulation.
  • the constituent material of the surface protective film 35 is, for example, polyimide.
  • the configuration of the surface protective film 35 is not particularly limited.
  • the plurality of first electrodes 33A and the plurality of second electrodes 33B are provided on the element first surface 30a side in the z direction, and the first main surface 101 and the second main surface are provided. It projects toward 211 and the third main surface 221.
  • the constituent materials of the first electrode 33A and the second electrode 33B contain Cu, for example, Cu or a Cu alloy.
  • the plurality of first electrodes 33A and the plurality of second electrodes 33B are in contact with the plurality of pads 329.
  • the plurality of first electrodes 33A are conducting to the switching circuit 321 of the semiconductor layer 32. Further, the plurality of first electrodes 33A are connected to the first main surface 101 of the plurality of first leads 10A, 10B, 10C. As a result, the plurality of first leads 10A, 10B, and 10C are conducting to the switching circuit 321.
  • the shape of the first electrode 33A viewed along the z direction is not particularly limited, and for example, a circular shape, an elliptical shape (oval shape), a rectangular shape, or a polygonal shape is appropriately selected. In the illustrated example, the first electrode 33A has an elliptical shape (oval shape) when viewed along the z direction.
  • the dimensions of the first electrode 33A are not particularly limited, and as an example thereof, as shown in FIGS. 13 and 14, the major axis D1 is, for example, 300 ⁇ m, the minor axis D2 is, for example, 100 ⁇ m, and the height H is, for example. It is 50 ⁇ m. In this case, the ratio of the height H to the major axis D1 is 1: 6, and the ratio of the height H to the minor axis D2 is 1: 2. The present disclosure is not limited to this, and the ratio of the height H to the major axis D1 or the minor axis D2 is, for example, 1: 2 to 10.
  • the plurality of second electrodes 33B are conducting to the control circuit 322 of the semiconductor layer 32. Most of the plurality of second electrodes 33B are connected to the second main surface 211 of the plurality of second leads 21, and the rest are connected to the third main surface 221 of the pair of third leads 22. As a result, the plurality of second leads 21 and the pair of third leads 22 are conducting to the control circuit 322.
  • the shape of the second electrode 33B viewed along the z direction is not particularly limited, and a circular shape, an elliptical shape (oval shape), a rectangular shape, a polygonal shape, or the like is appropriately selected. In the illustrated example, the second electrode 33B is circular when viewed along the z direction.
  • the dimensions of the second electrode 33B are not particularly limited, and as an example thereof, as shown in FIG. 15, the diameter D3 is, for example, 100 ⁇ m, and the height H is, for example, 50 ⁇ m.
  • the ratio of the height H to the diameter D3 is, for example, 1: 2 to 10.
  • each of the plurality of first electrodes 33A and the plurality of second electrodes 33B has a tip surface 331 and a side surface 332.
  • the tip surface 331 is located at the tip of the first electrode 33A and the second electrode 33B in the z direction, and faces the side facing the first main surface 101, the second main surface 211, and the third main surface 221. ..
  • the tip surface 331 is located closer to the first main surface 101, the second main surface 211, and the third main surface 221 than the surface protective film 35 in the z direction.
  • the side surface 332 extends from the tip surface 331 toward the pad 329 (semiconductor layer 32) in the z direction, and faces a direction (for example, the x direction or the y direction) that is perpendicular to the z direction as a whole.
  • the side surface 332 is in contact with the sealing resin 40.
  • the shape of the front end surface 331 and the side surface 332 is not particularly limited.
  • the tip surface 331 and the side surface 332 may be a curved surface or a bent surface, or may have recesses or the like.
  • the conductive bonding material 70 includes the first main surface 101 of the plurality of first leads 10A, 10B, 10C, the second main surface 211 of the plurality of second leads 21, and the third lead. It is interposed between any of the third main surfaces 221 of 22 and any of the plurality of first electrodes 33A and the plurality of second electrodes 33B, and these are made conductive with each other.
  • the conductive bonding material 70 has conductivity.
  • examples of the conductive bonding material 70 include solder containing Sn, solder containing indium, sintered Ag, and Ag paste. In this embodiment, the case where the conductive bonding material 70 is a solder containing Sn will be described as an example.
  • the first barrier layer 50 is interposed between any one of the first electrode 33A and the second electrode 33B and the conductive bonding material 70, and makes them conductive to each other.
  • the first barrier layer 50 is a layer that functions to suppress the compound reaction between the first electrode 33A and the second electrode 33B and the conductive bonding material 70.
  • the material of the first barrier layer 50 is not particularly limited, and a metal capable of suppressing the compound reaction is appropriately selected, and examples thereof include Ni and Fe.
  • Ni is mentioned as a preferable material of the first barrier layer 50.
  • the thickness of the first barrier layer 50 is, for example, 0.3 ⁇ m to 5.0 ⁇ m, preferably 0.5 ⁇ m to 3.0 ⁇ m.
  • the first barrier layer 50 is in contact with the tip surface 331 of the first electrode 33A and the second electrode 33B, and is formed on the tip surface 331 by plating, for example. Further, another conductive layer may be provided between the tip surface 331 and the first barrier layer 50. In the present embodiment, the first barrier layer 50 is in contact with the conductive bonding material 70. In this case, for example, when a layer containing Sn is formed on the first barrier layer 50 by plating and the semiconductor element 30 is mounted on the first leads 10A, 10B, 10C, the second lead 21, and the third lead 22. The conductive bonding material 70 is formed through the molten state. A conductive layer having a different composition may be provided between the first barrier layer 50 and the conductive bonding material 70.
  • the second barrier layer 60 includes the first main surface 101 of the plurality of first leads 10A, 10B, 10C, the second main surface 211 of the plurality of second leads 21, and the third. It is interposed between any of the third main surfaces 221 of the lead 22 and the conductive bonding material 70, and these are made conductive with each other.
  • the second barrier layer 60 has a function of suppressing a compound reaction between the first leads 10A, 10B, 10C, the second leads 21, and the third leads 22 and the conductive bonding material 70.
  • the material of the second barrier layer 60 is not particularly limited, and a metal capable of suppressing the compound reaction is appropriately selected, and examples thereof include Ni and Fe.
  • the second barrier layer 60 is provided so as to cover a part of the first main surface 101, the second main surface 211, and the third main surface 221. The configuration does not cover the entire surfaces of the two main surfaces 211 and the third main surface 221.
  • the second barrier layer 60 has a base layer 61 and an auxiliary layer 62.
  • the base layer 61 includes an auxiliary layer 62, a first main surface 101 of a plurality of first leads 10A, 10B, and 10C, a second main surface 211 of the plurality of second leads 21, and a third main surface 221 of the third lead 22. It is intervening between them.
  • the base layer 61 is made of, for example, Ni.
  • the auxiliary layer 62 has the first main surface 101 of the plurality of first leads 10A, 10B, and 10C, the second main surface 211 of the plurality of second leads 21, and the third main surface of the third lead 22 with respect to the base layer 61. It is laminated on the opposite side of 221.
  • the auxiliary layer 62 has a first layer 621 and a second layer 622.
  • the first layer 621 is laminated on the base layer 61.
  • the second layer 622 is laminated on the first layer 621.
  • the material of the first layer 621 is not particularly limited, and includes, for example, Pd.
  • the material of the second layer 622 is not particularly limited, and includes, for example, Au.
  • the thickness of the base layer 61 and the auxiliary layer 62 is not particularly limited. To give an example of these thicknesses, the thickness of the base layer 61 is, for example, 0.3 ⁇ m to 5.0 ⁇ m, preferably 0.5 ⁇ m to 3.0 ⁇ m.
  • the thickness of the first layer 621 of the auxiliary layer 62 is, for example, 0.02 ⁇ m to 0.2 ⁇ m.
  • the thickness of the second layer 622 is, for example, 0.003 ⁇ m to 0.01 ⁇ m.
  • the second barrier layer 60 and the first main surface 101, the second main surface 211, and the third main surface 221 are in contact with each other. Further, another conductive layer may be provided between the second barrier layer 60 and the first main surface 101, the second main surface 211, and the third main surface 221. In the present embodiment, the second barrier layer 60 and the conductive bonding material 70 are in contact with each other. Another conductive layer may be further provided between the second barrier layer 60 and the conductive bonding material 70.
  • the shapes of the first barrier layer 50 and the second barrier layer 60 viewed along the z direction are not particularly limited.
  • the first barrier layer 50 and the second barrier layer 60 corresponding to the first electrode 33A all have shapes viewed along the z direction. It is an oval shape.
  • the first barrier layer 50 and the second barrier layer 60 corresponding to the second electrode 33B are both circular in shape when viewed in the z direction.
  • the size of the second barrier layer 60 viewed along the z direction is larger than the size of the first barrier layer 50 viewed along the z direction. ..
  • the first barrier layer 50 is included in the second barrier layer 60 when viewed along the z direction.
  • the second barrier layer 60 has the second layer 622, and the wettability of the second layer 622 to the conductive bonding material 70 is relatively good.
  • the conductive bonding material 70 has a shape in which the cross-sectional area perpendicular to the z direction increases from the first barrier layer 50 to the second barrier layer 60 in the z direction.
  • the sealing resin 40 has a top surface 41, a bottom surface 42, a pair of first side surfaces 431, and a pair of second side surfaces 432.
  • the constituent material of the sealing resin 40 is, for example, a black epoxy resin.
  • the top surface 41 faces the same side as the first main surface 101 of the plurality of first leads 10A, 10B, 10C in the z direction.
  • the bottom surface 42 faces the side opposite to the top surface 41.
  • the first back surface 102 of the plurality of first leads 10A, 10B, 10C, the second back surface 212 of the plurality of second leads 21, and the third back surface of the pair of third leads 22. 222 is exposed.
  • the pair of first side surfaces 431 are connected to both the top surface 41 and the bottom surface 42 and face in the x direction.
  • the pair of first side surfaces 431 are separated from each other in the y direction.
  • the third end surface 223 of the lead 22 is exposed so as to be flush with the first side surface 431.
  • the pair of second side surfaces 432 is connected to any of the top surface 41, the bottom surface 42, and the pair of first side surfaces 431, and faces the y direction.
  • the pair of second side surfaces 432 are separated from each other in the x direction.
  • the second end surface 213 of the plurality of second leads 21 is exposed from the second side surface 432 located on one side in the y direction so as to be flush with the second side surface 432.
  • the plurality of sub-end surfaces 131 of the first lead 10B are exposed so as to be flush with the second side surface 432.
  • the first barrier layer 50 is interposed between the first electrode 33A and the second electrode 33B and the conductive bonding material 70.
  • the Cu and the conductive bonding material 70 contained in the first electrode 33A and the second electrode 33B Due to the compounding reaction with the contained Sn, there is a possibility that a gap portion called a Kirkendal void is formed at the bonding interface between the first electrode 33A and the second electrode 33B and the conductive bonding material 70. If such a gap is present, for example, when thermal stress is generated in the semiconductor device A10, a crack may occur starting from the gap.
  • the compound reaction between the first electrode 33A and the second electrode 33B and the conductive bonding material 70 is suppressed by the first barrier layer 50. Therefore, it is possible to suppress the formation of voids at the bonding interface between the first electrode 33A and the second electrode 33B and the conductive bonding material 70, and reduce the occurrence of cracks.
  • the fact that the first barrier layer 50 contains Ni means that the first electrode 33A and the second electrode 33B are conductive. It is preferable to suppress the compounding reaction with the bonding material 70.
  • the first barrier layer 50 is in contact with the tip surface 331 of the first electrode 33A and the second electrode 33B in order to suppress the compound reaction.
  • the configuration in which the second barrier layer 60 and the conductive bonding material 70 are in contact with each other is preferable for suppressing the compound reaction.
  • the second barrier layer 60 is interposed between the first leads 10A, 10B, 10C, the second leads 21, the third leads 22, and the conductive bonding material 70.
  • the first leads 10A, 10B, 10C, the second leads 21 and the third leads 22 are in contact with the conductive bonding material 70
  • the first leads 10A, 10B, 10C, first Cu contained in the 2nd lead 21 and the 3rd lead 22 and Sn contained in the conductive bonding material 70 undergo a compounding reaction to conduct a conductive bonding with the 1st lead 10A, 10B, 10C, the 2nd lead 21 and the 3rd lead 22.
  • a void portion called a Kirkendal void may be formed at the bonding interface with the material 70. If such a gap is present, there is a concern that a crack may occur starting from the gap.
  • the compounding reaction between the first leads 10A, 10B, 10C, the second leads 21, the third leads 22 and the conductive bonding material 70 is suppressed by the second barrier layer 60. Therefore, it is possible to suppress the formation of voids at the bonding interface between the first leads 10A, 10B, 10C, the second leads 21 and the third leads 22, and the conductive bonding material 70, and reduce the occurrence of cracks.
  • the configuration that the second barrier layer 60 contains Ni is the first. It is preferable to suppress the compounding reaction between the leads 10A, 10B, 10C, the second lead 21 and the third lead 22, and the conductive bonding material 70.
  • the second barrier layer 60 has a base layer 61 containing Ni, and the structure in which the base layer 61 is directly formed on the first main surface 101, the second main surface 211, and the third main surface 221 is a compound reaction. It is preferable to suppress the above.
  • the configuration in which the second barrier layer 60 is in contact with the conductive bonding material 70 is preferable for suppressing the compound reaction.
  • the second barrier layer 60 has a first layer 621 and a second layer 622. Since the first layer 621 contains Au, the wettability of the second barrier layer 60 with respect to the conductive bonding material 70 in the molten state can be improved. As a result, the conductive bonding material 70 can be provided in a wider range.
  • the second barrier layer 60 is larger than the first barrier layer 50, so that the first main surface 101, with respect to the sizes of the first electrode 33A and the second electrode 33B, The conductive bonding material 70 can be brought into contact with a wider area on the second main surface 211 and the third main surface 221 side.
  • FIG. 16 shows a first modification of the semiconductor device A10.
  • the second barrier layer 60 is composed of a single layer.
  • the second barrier layer 60 is composed of, for example, a single layer made of Ni.
  • the second barrier layer 60 is not limited to a configuration composed of a plurality of types of layers.
  • FIG. 17 shows a semiconductor device according to the second embodiment.
  • the semiconductor device A20 of the present embodiment is different from the first embodiment in that the second barrier layer 60 is not provided.
  • the conductive bonding material 70 is in contact with the first main surface 101.
  • the structure may be such that a plating layer is provided on the first main surface 101.
  • the bonding area between the conductive bonding material 70 and the first main surface 101 is the bonding area between the conductive bonding material 70 and the second barrier layer 60 in the above-described embodiment. It may be smaller than the joint area.
  • the movable reaction between the first electrode 33A and the second electrode 33B and the conductive bonding material 70 can be suppressed by the first barrier layer 50.
  • a configuration that does not include the second barrier layer 60 may be adopted depending on the usage environment and operating conditions of the semiconductor device A20.
  • A10, A11, A20 Semiconductor devices 10, 10A, 10B, 10C: 1st lead 11: Main part 12: Side part 13: Protruding part 21: 2nd lead 22: 3rd lead 30: Semiconductor element 30a: Element 1st Surface 30b: Element second surface 31: Semiconductor substrate 32: Semiconductor layer 33A: First electrode 33B: Second electrode 34: Passion film 35: Surface protective film 40: Encapsulating resin 41: Top surface 42: Bottom surface 50: First Barrier layer 60: Second barrier layer 61: Base layer 62: Auxiliary layer 70: Conductive bonding material 101: First main surface 102: First back surface 121: First end surface 131: Sub end surface 211: Second main surface 212: Second Back surface 213: Second end surface 214: Fourth end surface 221: Third main surface 222: Third back surface 223: Third end surface 321: Switching circuit 322: Control circuit 329: Pad 331: Tip surface 332: Side surface 341: Opening 431: 1st

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、半導体素子と、導通部材と、導電接合材と、樹脂部と、第１バリア層とを備える。前記半導体素子は、厚さ方向において互いに反対側を向く素子第１面および素子第２面と、前記素子第１面側に設けられた電極と、を有する。前記導通部材は、前記素子第１面に対向する主面および前記主面とは反対側を向く裏面を有する。前記導電接合材は、前記電極と前記導通部材の前記主面との間に介在する。前記樹脂部は、前記導通部材の少なくとも一部、前記半導体素子、および前記導電接合材を覆う。前記第１バリア層は、前記電極と前記導電接合材との間に介在し且つ前記電極と前記導電接合材との化合反応を抑制する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、半導体装置の一例として、半導体素子がフリップチップの搭載形態でリードに搭載された構成が提案されている。
　たとえば、特許文献１に開示された半導体装置は、複数の電極を有する半導体素子と、複数のリードと、半導体素子を覆う樹脂部とを備える。複数の電極が複数のリードにはんだによって接合されており、半導体素子はフリップチップの形態で複数のリードに搭載されている。
特表２００７－５１８２８２号公報
　半導体装置の使用環境や動作条件によって、半導体装置の温度の上昇と下降とが繰り返される場合がある。この際、たとえば半導体素子とリードとの熱膨張差に起因して熱応力が発生する。この熱応力によって、はんだと電極との接合部分に亀裂が生じると、半導体装置の適切な動作が阻害されてしまうおそれがある。
　上記事情に鑑み、本開示は、はんだと電極との接合界面に亀裂が生じることを抑制可能な半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、半導体素子と、導通部材と、導電接合材と、樹脂部と、第１バリア層とを備える。前記半導体素子は、厚さ方向において互いに反対側を向く素子第１面および素子第２面と、前記素子第１面側に設けられた電極と、を有する。前記導通部材は、前記素子第１面に対向する主面および前記主面とは反対側を向く裏面を有する。前記導電接合材は、前記電極と前記導通部材の前記主面との間に介在する。前記樹脂部は、前記導通部材の少なくとも一部、前記半導体素子、および前記導電接合材を覆う。前記第１バリア層は、前記電極と前記導電接合材との間に介在し且つ前記電極と前記導電接合材との化合反応を抑制する。
　好ましくは、前記電極は、Ｃｕを含む。
　好ましくは、前記導通部材は、Ｃｕを含む。
　好ましくは、前記第１バリア層は、Ｎｉを含む。
　好ましくは、前記導電接合材は、Ｓｎを含む。
　好ましくは、前記電極と前記第１バリア層とは、互いに接している。
　好ましくは、前記導電接合材と前記第１バリア層とは、互いに接している。
　好ましくは、前記半導体装置は、前記導通部材と前記導電接合材との間に介在し且つ前記導通部材と前記導電接合材との化合反応を抑制する第２バリア層をさらに備える。
　好ましくは、前記第２バリア層は、Ｎｉを含む。
　好ましくは、前記第２バリア層は、基層と、前記導電接合材と前記基層との間に介在する補助層と、を含む。
　好ましくは、前記導通部材と前記第２バリア層とは、互いに接している。
　好ましくは、前記導電接合材と前記第２バリア層とは、互いに接している。
　好ましくは、前記厚さ方向に沿って視て前記第２バリア層は、前記第１バリア層よりも大きい。
　好ましくは、前記電極は、前記厚さ方向と直角である方向を向く側面を有する。
　上述の構成によれば、半導体装置において、はんだと電極との接合界面に亀裂が生じることを抑制することができる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
第１実施形態にかかる半導体装置の斜視図である。 図１に示す半導体装置の平面図（封止樹脂を透過）である。 図１に示す半導体装置の平面図（半導体素子および封止樹脂を透過）である。 図１に示す半導体装置の底面図である。 図１に示す半導体装置の正面図である。 図１に示す半導体装置の背面図である。 図１に示す半導体装置の右側面図である。 図１に示す半導体装置の左側面図である。 図３のＩＸ－ＩＸ線に沿う断面図である。 図３のＸ－Ｘ線に沿う断面図である。 図３のＸＩ－ＸＩ線に沿う断面図である。 図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図９の部分拡大図（第１電極付近）である。 図１３のＸＩＶ－ＸＩＶ線に沿う部分拡大断面図である。 図９の部分拡大図（第２電極付近）である。 第１実施形態にかかる半導体装置の第１変形例を示す部分拡大断面図である。 第２実施形態にかかる半導体装置を示す部分拡大断面図である。
　本開示に基づく実施の形態について、添付図面に基づいて説明する。
　図１～図１５に基づき、第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、一対の第３リード２２、半導体素子３０、導電接合材７０および封止樹脂４０を備える。図１に示すように、半導体装置Ａ１０のパッケージ形式は、特に限定されず、本実施形態においては、ＱＦＮ（Quad Flat Non-leaded）パッケージである。半導体装置Ａ１０の用途や機能も、特に限定されない。半導体装置Ａ１０の用途としては、電子機器用途、一般産業機器用途、車載用途、等が挙げられる。半導体装置Ａ１０の機能としては、たとえば、ＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータ等が挙げられる。本実施形態においては、車載用途のＤＣ／ＤＣコンバータとして構成された半導体装置Ａ１０を例に説明する。図示された例の半導体装置Ａ１０は、ｚ方向に沿って視て（すなわち、平面視において）正方形状であるが、本開示がこれに限定されるわけではない。
　図２は、理解の便宜上、封止樹脂４０を透過している。図３は、理解の便宜上、半導体素子３０および封止樹脂４０を透過している。これらの図において、透過した半導体素子３０および封止樹脂４０をそれぞれ想像線（二点鎖線）で示している。本開示において、ｚ方向は、厚さ方向とも称する。ｘ方向およびｙ方向は、ｚ方向に対して直角であり、かつ、互いに直角である。
　複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２は、図２に示すように、半導体素子３０を支持するとともに、半導体装置Ａ１０を配線基板に実装するための端子をなしている。複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２は、「導通部材」の一例である。図９～図１２に示すように、複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２の各々は、その一部が封止樹脂４０に覆われている。図１および図４～図８においては、複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２のうち封止樹脂４０から露出する部分に、複数の離散点を描いている。
　複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２の構成材料は、たとえば、ＣｕまたはＣｕ合金である。
　複数の第１リード１０Ａ，１０Ｂ，１０Ｃの各々は、図３および図４に示すように、ｚ方向に沿って視てｘ方向に延びる帯状である。複数の第１リード１０Ａ，１０Ｂ，１０Ｃの各々は、ｚ方向において互いに反対側を向く第１主面１０１および第１裏面１０２を有する。第１主面１０１は、ｚ方向の一方側を向き、かつ半導体素子３０に対向しており、「主面」の一例である。第１主面１０１は、封止樹脂４０に覆われている。第１裏面１０２は、ｚ方向の他方側を向く。第１裏面１０２は、封止樹脂４０から露出しており、「裏面」の一例である。第１リード１０Ａ，１０Ｂ，１０Ｃにおいて、半導体素子３０は、主部１１の第１主面１０１に支持されている。また、図３および図４に示すように、図示された例においては、第１リード１０Ａ、第１リード１０Ｂおよび第１リード１０Ｃの各々において、第１主面１０１の面積は、第１裏面１０２の面積よりも大である。
　図３に示すように第１リード１０Ａおよび第１リード１０Ｂは、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される。本実施形態においては、第１リード１０Ａは、正極（Ｐ端子）である。第１リード１０Ｂは、負極（Ｎ端子）である。第１リード１０Ｃは、後述の半導体素子３０のスイッチング回路３２１により電力変換された交流電力（電圧）が出力される。複数の第１リード１０Ａ，１０Ｂ，１０Ｃは、ｙ方向の一方側から他方側に向けて、第１リード１０Ａ、第１リード１０Ｃ、第１リード１０Ｂの順にｙ方向に沿って配列されている。
　図３に示すように、第１リード１０Ａは、ｙ方向において複数の第２リード２１と第１リード１０Ｃとの間に位置する。第１リード１０Ｃは、ｙ方向において第１リード１０Ａと第１リード１０Ｂとの間に位置する。第１リード１０Ａおよび第１リード１０Ｃの各々は、主部１１および一対の側部１２を含む。図３および図４に示すように、主部１１は、ｘ方向に延びている。一対の側部１２は、主部１１のｘ方向の両端につながっており、主部１１よりもｙ方向寸法が小さい。図１０および図１１に示すように、一対の側部１２の各々は、第１端面１２１を有する。第１端面１２１は、第１主面１０１および第１裏面１０２の双方につながり、かつｘ方向を向く。第１端面１２１は、封止樹脂４０から露出している。
　図３に示すように、第１リード１０Ｂは、主部１１、一対の側部１２および複数の突出部１３を含む。複数の突出部１３は、主部１１のｙ方向の他方側から突出している。隣り合う２つの突出部１３の間には、封止樹脂４０が充填されている。複数の突出部１３の各々は、副端面１３１を有する。副端面１３１は、第１主面１０１および第１裏面１０２の双方につながり、かつｙ方向の他方側を向く。副端面１３１は、封止樹脂４０から露出している。図７に示すように、複数の副端面１３１は、ｘ方向に沿って所定の間隔で配列されている。第１リード１０Ａ，１０Ｂ，１０Ｃは、主部１１および側部１２を有する形状に限定されず、他の形態を有していてもよい。
　第１リード１０Ａ、第１リード１０Ｂおよび第１リード１０Ｃの各々において、封止樹脂４０から露出する第１裏面１０２、一対の第１端面１２１、および複数の副端面１３１には、たとえばＳｎ（Ｓｎ）めっきを施してもよい。Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきを採用してもよい。
　複数の第２リード２１は、図３に示すように、第１リード１０よりもｙ方向の一方側に位置する。複数の第２リード２１のいずれか一つは、後述の半導体素子３０の制御回路３２２の接地端子である。その他の複数の第２リード２１の各々には、制御回路３２２を駆動させるための電力（電圧）、または制御回路３２２に伝達するための電気信号が入力される。図３および図４に示すように、複数の第２リード２１の各々は、第２主面２１１、第２裏面２１２および第２端面２１３を有する。第２リード２１の形状は、特に限定されない。
　第２主面２１１は、ｚ方向において第１リード１０の第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第２主面２１１は、封止樹脂４０に覆われており、「主面」の一例である。半導体素子３０は、第２主面２１１に支持されている。第２裏面２１２は、第２主面２１１とは反対側を向く。第２裏面２１２は、封止樹脂４０から露出しており、「裏面」の一例である。第２端面２１３は、第２主面２１１および第２裏面２１２の双方につながり、かつｙ方向の一方側を向く。第２端面２１３は、封止樹脂４０から露出している。図８に示すように、複数の第２端面２１３は、ｘ方向に沿って所定の間隔で配列されている。ｘ方向両端に配置された２つの第２リード２１は、第４端面２１４をさらに有する。第４端面２１４は、ｘ方向を向く面であり、封止樹脂４０から露出している。図示された例においては、図３および図４に示 すように、複数の第２リード２１の各々において、第２主面２１１の面積は、第２裏面２１２の面積よりも大である。
　封止樹脂４０から露出する複数の第２リード２１の第２裏面２１２、第２端面２１３および第４端面２１４には、たとえばＳｎめっきを施してもよい。Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきを採用してもよい。
　一対の第３リード２２は、図３に示すように、ｙ方向において第１リード１０Ａと、複数の第２リード２１との間に位置する。一対の第３リード２２は、ｘ方向において互いに離間している。一対の第３リード２２の各々には、半導体素子３０に構成された制御回路３２２に伝達するための電気信号などが入力される。図３および図４に示すように、一対の第３リード２２の各々は、第３主面２２１、第３裏面２２２および第３端面２２３を有する。第３リード２２の形状は、特に限定されない。
　第３主面２２１は、ｚ方向において第１リード１０の第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第３主面２２１は、封止樹脂４０に覆われており、「主面」の一例である。半導体素子３０は、第３主面２２１に支持されている。第３裏面２２２は、第３主面２２１とは反対側を向く。第３裏面２２２は、封止樹脂４０から露出しており、「裏面」の一例である。第３端面２２３は、第３主面２２１および第３裏面２２２の双方につながり、かつｘ方向を向く。第３端面２２３は、封止樹脂４０から露出している。第３端面２２３は、第１リード１０の第１端面１２１の各々の領域とともに、ｙ方向に沿って配列されている。図示された例においては、、一対の第３リード２２の各々において、第３主面２２１の面積は、第３裏面２２２の面積よりも大である。
　封止樹脂４０から露出する一対の第３リード２２の第３裏面２２２および第３端面２２３には、たとえばＳｎめっきを施してもよい。Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっき層を有する構成にしてもよい。
　半導体素子３０は、図９～図１５に示すように、複数の第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１および一対の第３リード２２に支持されている。半導体素子３０は、封止樹脂４０に覆われている。半導体素子３０は、半導体基板３１、半導体層３２、複数の第１電極３３Ａ、複数の第２電極３３Ｂ、パッシベーション膜３４および表面保護膜３５を有する。複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、「電極」の一例である。半導体素子３０は、その内部に回路が構成されたフリップチップ型のＬＳＩである。
　半導体素子３０は、素子第１面３０ａおよび素子第２面３０ｂを有する。素子第１面３０ａは、ｚ方向において複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１および一対の第３リード２２の第３主面２２１と対向している。素子第２面３０ｂは、ｚ方向において素子第１面３０ａとは反対側を向いている。
　図１３～図１５に示すように、半導体基板３１は、その下方に半導体層３２、第１電極３３Ａ、第２電極３３Ｂ、パッシベーション膜３４および表面保護膜３５が設けられている。半導体基板３１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。本実施形態においては、半導体基板３１の片面が、素子第２面３０ｂを構成している。
　図９～図１２に示すように、半導体層３２は、ｚ方向において第１リード１０の第１主面１０１に対向する側において半導体基板３１に積層されている。本実施形態においては、半導体層３２の片面が、素子第１面３０ａを構成している。半導体層３２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層３２には、スイッチング回路３２１と、スイッチング回路３２１に導通する制御回路３２２とが構成されている。スイッチング回路３２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路３２１は、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路３２２は、スイッチング回路３２１を駆動させるためのゲートドライバや、スイッチング回路３２１の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路３２１を正常に駆動させるための制御を行う。半導体層３２には、配線層（図示略）も形成されている。当該配線層により、スイッチング回路３２１と制御回路３２２とが、相互に導通している。
　図１３～図１５に示すように、半導体層３２には、複数のパッド３２９が設けられている。パッド３２９は、半導体層３２に構成された配線層に接している。これにより、パッド３２９は、半導体層３２のスイッチング回路３２１および制御回路３２２のいずれかに導通している。パッド３２９は、たとえば、Ａｌ層、または半導体層３２から下方に向けてＣｕ、Ｎｉ、Ｐｄの順に積層された複数の金属層から構成される。
　図１３～図１５に示すように、パッシベーション膜３４は、半導体層３２の下面と、複数のパッド３２９の一部ずつとを覆っている。パッシベーション膜３４は、電気絶縁性を有する。パッシベーション膜３４は、たとえば、半導体層３２の下面と、複数のパッド３２９の一部とに接する酸化ケイ素膜（ＳｉＯ2）と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ3Ｎ4）とにより構成される。パッシベーション膜３４には、複数の開口３４１が設けられている。開口３４１から、パッド３２９の一部が露出している。パッシベーション膜３４の構成は、特に限定されない。
　図１３～図１５に示すように、表面保護膜３５は、パッシベーション膜３４を覆っている。図示された例においては、複数の第１電極３３Ａおよび複数の第２電極３３Ｂの各々は、表面保護膜３５に接している。表面保護膜３５は、電気絶縁性を有する。表面保護膜３５の構成材料は、たとえばポリイミドである。表面保護膜３５の構成は、特に限定されない。
　図９～図１２に示すように、複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、ｚ方向における素子第１面３０ａ側に設けられており、第１主面１０１、第２主面２１１および第３主面２２１に向けて突出している。第１電極３３Ａおよび第２電極３３Ｂの構成材料は、Ｃｕを含んでおり、たとえばＣｕやＣｕ合金である。本実施形態においては、複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、複数のパッド３２９に接している。
　複数の第１電極３３Ａは、半導体層３２のスイッチング回路３２１に導通している。また、複数の第１電極３３Ａは、複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１に接続されている。これにより、複数の第１リード１０Ａ，１０Ｂ，１０Ｃは、スイッチング回路３２１に導通している。第１電極３３Ａのｚ方向に沿って視た形状は特に限定されず、たとえば、円形、楕円形（オーバル形）、矩形状、多角形状が適宜選択される。図示された例においては、第１電極３３Ａは、ｚ方向に沿って視て楕円形状（オーバル形）である。第１電極３３Ａの寸法は特に限定されず、その一例を挙げると、図１３および図１４に示すように、長径Ｄ１がたとえば３００μｍであり、短径Ｄ２がたとえば１００μｍであり、高さＨがたとえば５０μｍである。この場合、高さＨと長径Ｄ１との比は、１：６であり、高さＨと短径Ｄ２との比は、１：２である。本開示はこれに限定されず、高さＨと長径Ｄ１または短径Ｄ２との比は、たとえば、１：２～１０である。
　複数の第２電極３３Ｂは、半導体層３２の制御回路３２２に導通している。複数の第２電極３３Ｂの大半は、複数の第２リード２１の第２主面２１１に接続されており、残りは、一対の第３リード２２の第３主面２２１に接続されている。これにより、複数の第２リード２１および一対の第３リード２２は、制御回路３２２に導通している。第２電極３３Ｂのｚ方向に沿って視た形状は特に限定されず、円形、楕円形（オーバル形）、矩形状、多角形状等が適宜選択される。図示された例においては、第２電極３３Ｂは、ｚ方向に沿って視て円形である。第２電極３３Ｂの寸法は特に限定されず、その一例を挙げると、図１５に示すように、直径Ｄ３がたとえば１００μｍであり、高さＨがたとえば５０μｍである。高さＨと直径Ｄ３との比は、たとえば１：２～１０である。
　図１３～図１５に示すように、複数の第１電極３３Ａおよび複数の第２電極３３Ｂの各々は、先端面３３１および側面３３２を有する。先端面３３１は、ｚ方向において第１電極３３Ａおよび第２電極３３Ｂの先端に位置しており、第１主面１０１、第２主面２１１および第３主面２２１と対向する側を向いている。先端面３３１は、ｚ方向において表面保護膜３５よりも第１主面１０１、第２主面２１１および第３主面２２１の側に位置している。側面３３２は、先端面３３１からｚ方向においてパッド３２９（半導体層３２）の側に延びており、全体としてｚ方向と直角である方向（たとえば、ｘ方向やｙ方向）を向いている。側面３３２は、封止樹脂４０と接している。先端面３３１や側面３３２の形状は特に限定されない。先端面３３１や側面３３２は、湾曲面や屈曲した面であってもよいし、凹部等が形成されていてもよい。
　導電接合材７０は、図１３～図１５に示すように、複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかと、複数の第１電極３３Ａおよび複数の第２電極３３Ｂのいずれかとの間に介在しており、これらを互いに導通させている。導電接合材７０は、導電性を有する。半導体装置Ａ１０が示す例においては、導電接合材７０としては、Ｓｎを含むはんだ、インジウムを含むはんだ、焼結Ａｇ、Ａｇペースト等が挙げられる。本実施形態では、導電接合材７０がＳｎを含むはんだである場合を例に説明する。
　第１バリア層５０は、図１３～図１５に示すように、第１電極３３Ａおよび第２電極３３Ｂのいずれかと導電接合材７０との間に介在しており、これらを互いに導通させている。第１バリア層５０は、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との化合反応を抑制する機能を果たす層である。第１バリア層５０の材質は特に限定されず、化合反応を抑制しうる金属が適宜選択され、たとえばＮｉやＦｅ等が挙げられる。第１電極３３Ａおよび第２電極３３ＢがＣｕを含み、導電接合材７０がＳｎを含む場合、第１バリア層５０の好ましい材質として、Ｎｉが挙げられる。第１バリア層５０の厚さは、たとえば０．３μｍ～５．０μｍであり、好ましくは、０．５μｍ～３．０μｍである。
　本実施形態においては、第１バリア層５０は、第１電極３３Ａおよび第２電極３３Ｂの先端面３３１に接しており、たとえばめっきによって先端面３３１上に形成されている。先端面３３１と第１バリア層５０との間には、さらに他の導電層が設けられていてもよい。本実施形態においては、第１バリア層５０は、導電接合材７０に接している。この場合、たとえば、第１バリア層５０上にめっきによってＳｎを含む層が形成され、半導体素子３０を第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２に搭載される際に、溶融状態を経て導電接合材７０が形成される。第１バリア層５０と導電接合材７０との間には、さらに異なる組成の導電層が設けられていてもよい。
　第２バリア層６０は、図１３～図１５に示すように、複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかと導電接合材７０との間に介在しており、これらを互いに導通させている。第２バリア層６０は、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との化合反応を抑制する機能を有する。第２バリア層６０の材質は特に限定されず、化合反応を抑制しうる金属が適宜選択され、たとえばＮｉやＦｅ等が挙げられる。図示された例においては、第２バリア層６０は、第１主面１０１、第２主面２１１および第３主面２２１の一部を覆うように設けられており、第１主面１０１、第２主面２１１および第３主面２２１の全面を覆う構成ではない。
　本実施形態においては、第２バリア層６０は、基層６１および補助層６２を有する。基層６１は、補助層６２と複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかとの間に介在している。基層６１は、たとえばＮｉからなる。補助層６２は、基層６１に対して複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１とは反対側に積層されている。図示された例においては、補助層６２は、第１層６２１および第２層６２２を有する。第１層６２１は、基層６１上に積層されている。第２層６２２は、第１層６２１上に積層されている。第１層６２１の材質は特に限定されず、たとえばＰｄを含む。第２層６２２の材質は特に限定されず、たとえばＡｕを含む。
　基層６１および補助層６２の厚さは特に限定されない。これらの厚さの一例を挙げると、基層６１の厚さは、たとえば０．３μｍ～５．０μｍであり、好ましくは、０．５μｍ～３．０μｍである。補助層６２の第１層６２１の厚さは、たとえば０．０２μｍ～０．２μｍである。第２層６２２の厚さは、たとえば０．００３μｍ～０．０１μｍである。
　本実施形態においては、第２バリア層６０と第１主面１０１、第２主面２１１および第３主面２２１とは、互いに接している。第２バリア層６０と第１主面１０１、第２主面２１１および第３主面２２１との間には、さらに他の導電層が設けられていてもよい。本実施形態においては、第２バリア層６０と導電接合材７０とは、互いに接している。第２バリア層６０と導電接合材７０との間にさらに他の導電層が設けられていてもよい。
　第１バリア層５０および第２バリア層６０のｚ方向に沿って視た形状は、特に限定されない。図２、図３、図１３および図１４に示された例においては、第１電極３３Ａに対応する第１バリア層５０および第２バリア層６０は、ｚ方向に沿って視た形状がいずれもオーバル形である。一方、図２、図３および図１５に示すように、第２電極３３Ｂに対応する第１バリア層５０および第２バリア層６０は、ｚ方向に沿って視た形状がいずれも円形である。図１３～図１５に示すように、本実施形態においては、第２バリア層６０のｚ方向に沿って視た大きさは、第１バリア層５０のｚ方向に沿って視た形状よりも大きい。ｚ方向に沿って視て、第１バリア層５０は、第２バリア層６０に内包されている。図示された例においては、第２バリア層６０が第２層６２２を有しており、第２層６２２の導電接合材７０に対する濡れ性が比較的良好である。この場合、導電接合材７０は、ｚ方向において第１バリア層５０から第２バリア層６０に向かうほど、ｚ方向と直角である断面積が大きくなる形状となる。
　封止樹脂４０は、図５～図８に示すように、頂面４１、底面４２、一対の第１側面４３１および一対の第２側面４３２を有する。封止樹脂４０の構成材料は、たとえば黒色のエポキシ樹脂である。
　図９～図１２に示すように、頂面４１は、ｚ方向において複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１と同じ側を向く。図５～図８に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１裏面１０２、複数の第２リード２１の第２裏面２１２、および一対の第３リード２２の第３裏面２２２が露出している。
　図７および図８に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつｘ方向を向く。一対の第１側面４３１は、ｙ方向において互いに離間している。図１０～図１２に示すように、一対の第１側面４３１の各々から、複数の第１リード１０Ａ，１０Ｂ，１０Ｃの第１端面１２１と、第２リード２１の第４端面２１４と、第３リード２２の第３端面２２３とが、第１側面４３１と面一となるように露出している。
　図５および図６に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつｙ方向を向く。一対の第２側面４３２は、ｘ方向において互いに離間している。図９に示すように、ｙ方向の一方側に位置する第２側面４３２から、複数の第２リード２１の第２端面２１３が、第２側面４３２と面一となるように露出している。ｙ方向の他方側に位置する第２側面４３２から、第１リード１０Ｂの複数の副端面１３１が、第２側面４３２と面一となるように露出している。
　半導体装置Ａ１０の作用効果について以下で説明する。
　本実施形態においては、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との間に、第１バリア層５０が介在している。本実施形態とは異なり、たとえば第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０とが接している構成の場合、第１電極３３Ａおよび第２電極３３Ｂに含まれるＣｕと導電接合材７０に含まれるＳｎとが化合反応することにより、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との接合界面にカーケンダルボイドと称される空隙部が生じるおそれがある。このような空隙部が存在すると、たとえば半導体装置Ａ１０に熱応力が生じた場合に、空隙部を起点として亀裂が発生しうる。本実施形態によれば、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との化合反応が、第１バリア層５０によって抑制される。このため、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との接合界面に空隙部が生じることを抑制し、亀裂の発生を低減させることができる。
　第１電極３３Ａおよび第２電極３３ＢがＣｕを含み、導電接合材７０がＳｎを含む場合、第１バリア層５０がＮｉを含む構成であることは、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との化合反応を抑制するのに好ましい。
　第１バリア層５０が、第１電極３３Ａおよび第２電極３３Ｂの先端面３３１に接する構成であることは、化合反応の抑制に好ましい。第２バリア層６０と導電接合材７０とが接している構成は、化合反応の抑制に好ましい。
　本実施形態においては、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との間に、第２バリア層６０が介在している。本実施形態とは異なり、たとえば第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０とが接している構成の場合、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２に含まれるＣｕと導電接合材７０に含ま れるＳｎとが化合反応することにより、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との接合界面にカーケンダルボイドと称される空隙部が生じうる。このような空隙部が存在すると、空隙部を起点として亀裂が発生することが懸念される。本実施形態によれば、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との化合反応が、第２バリア層６０によって抑制される。このため、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との接合界面に空隙部が生じることを抑制し、亀裂の発生を低減させることができる。
　第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２がＣｕを含み、導電接合材７０がＳｎを含む場合、第２バリア層６０がＮｉを含む構成であることは、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１および第３リード２２と導電接合材７０との化合反応を抑制するのに好ましい。第２バリア層６０がＮｉを含む基層６１を有しており、この基層６１が第１主面１０１、第２主面２１１および第３主面２２１上に直接形成されている構成は、化合反応の抑制に好ましい。第２バリア層６０が導電接合材７０と接している構成は、化合反応の抑制に好ましい。
　第２バリア層６０は、第１層６２１および第２層６２２を有している。第１層６２１が、Ａｕを含むことにより、溶融状態の導電接合材７０に対する第２バリア層６０の濡れ性を向上させることができる。これにより、導電接合材７０をより広い範囲に設けることができる。ｚ方向に沿って視て、第２バリア層６０が第１バリア層５０よりも大きい構成であることにより、第１電極３３Ａおよび第２電極３３Ｂの大きさに対して、第１主面１０１、第２主面２１１および第３主面２２１側においてより広い領域に導電接合材７０を接しさせることができる。
　図１６および図１７は、本開示の変形例および他の実施形態を示している。これらの図において、上述した実施形態と同一または類似の要素には、同一の符号を付している。
　図１６は、半導体装置Ａ１０の第１変形例を示している。本変形例の半導体装置Ａ１１は、第２バリア層６０が、単層によって構成されている。具体的には、第２バリア層６０は、たとえばＮｉからなる単層によって構成されている。
　本変形例によっても、接合界面における亀裂の発生を抑制することができる。本変形例から理解されるように、第２バリア層６０は、複数種類の層からなる構成に限定されない。
　図１７は、第２実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ２０は、第２バリア層６０を備えていない点が、第１実施形態と異なる。
　本実施形態においては、導電接合材７０は、第１主面１０１と接している。あるいは、第１主面１０１上にめっき層が設けられた構成であってもよい。導電接合材７０が第１主面１０１と接する構成である場合、導電接合材７０と第１主面１０１との接合面積は、上述した実施形態における導電接合材７０と第２バリア層６０との接合面積よりも小さくなる場合がある。
　本実施形態によっても、第１電極３３Ａおよび第２電極３３Ｂと導電接合材７０との可動反応を、第１バリア層５０によって抑制することができる。本実施形態から理解されるように、半導体装置Ａ２０の使用環境や動作条件によっては、第２バリア層６０を備えない構成を採用してもよい。
　本開示は、上述の実施形態および変形例に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ１１，Ａ２０：半導体装置
１０，１０Ａ，１０Ｂ，１０Ｃ：第１リード
１１　　：主部
１２　　：側部
１３　　：突出部
２１　　：第２リード
２２　　：第３リード
３０　　：半導体素子
３０ａ　：素子第１面
３０ｂ　：素子第２面
３１　　：半導体基板
３２　　：半導体層
３３Ａ　：第１電極
３３Ｂ　：第２電極
３４　　：パッシベーション膜
３５　　：表面保護膜
４０　　：封止樹脂
４１　　：頂面
４２　　：底面
５０　　：第１バリア層
６０　　：第２バリア層
６１　　：基層
６２　　：補助層
７０　　：導電接合材
１０１　：第１主面
１０２　：第１裏面
１２１　：第１端面
１３１　：副端面
２１１　：第２主面
２１２　：第２裏面
２１３　：第２端面
２１４　：第４端面
２２１　：第３主面
２２２　：第３裏面
２２３　：第３端面
３２１　：スイッチング回路
３２２　：制御回路
３２９　：パッド
３３１　：先端面
３３２　：側面
３４１　：開口
４３１　：第１側面
４３２　：第２側面
６２１　：第１層
６２２　：第２層

Claims (14)

  1. 　厚さ方向において互いに反対側を向く素子第１面および素子第２面と、前記素子第１面側に設けられた電極と、を有する半導体素子と、
    　前記素子第１面に対向する主面および前記主面とは反対側を向く裏面を有する導通部材と、
    　前記電極と前記導通部材の前記主面との間に介在する導電接合材と、
    　前記導通部材の少なくとも一部、前記半導体素子、および前記導電接合材を覆う樹脂部と、
    　前記電極と前記導電接合材との間に介在し且つ前記電極と前記導電接合材との化合反応を抑制する第１バリア層と、を備える、半導体装置。
  2. 　前記電極は、Ｃｕを含む、請求項１に記載の半導体装置。
  3. 　前記導通部材は、Ｃｕを含む、請求項１または２に記載の半導体装置。
  4. 　前記第１バリア層は、Ｎｉを含む、請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記導電接合材は、Ｓｎを含む、請求項１ないし４のいずれかに記載の半導体装置。
  6. 　前記電極と前記第１バリア層とは、互いに接している、請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記導電接合材と前記第１バリア層とは、互いに接している、請求項１ないし６のいずれかに記載の半導体装置。
  8. 　前記導通部材と前記導電接合材との間に介在し且つ前記導通部材と前記導電接合材との化合反応を抑制する第２バリア層をさらに備える、請求項１ないし７のいずれかに記載の半導体装置。
  9. 　前記第２バリア層は、Ｎｉを含む、請求項８に記載の半導体装置。
  10. 　前記第２バリア層は、基層と、前記導電接合材と前記基層との間に介在する補助層と、を含む、請求項８または９に記載の半導体装置。
  11. 　前記導通部材と前記第２バリア層とは、互いに接している、請求項８ないし１０のいずれかに記載の半導体装置。
  12. 　前記導電接合材と前記第２バリア層とは、互いに接している、請求項８ないし１１のいずれかに記載の半導体装置。
  13. 　前記第２バリア層は、前記厚さ方向に対して垂直な方向における長さが、前記第１バリア層よりも大きい、請求項８ないし１２のいずれかに記載の半導体装置。
  14. 　前記電極は、前記厚さ方向と直角である方向を向く側面を有する、請求項１ないし１３のいずれかに記載の半導体装置。
PCT/JP2021/011035 2020-03-26 2021-03-18 半導体装置 WO2021193338A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112021001878.7T DE112021001878T5 (de) 2020-03-26 2021-03-18 Halbleiterbauteil
US17/911,101 US20230110154A1 (en) 2020-03-26 2021-03-18 Semiconductor device
JP2022510032A JPWO2021193338A1 (ja) 2020-03-26 2021-03-18
CN202180023836.1A CN115398608A (zh) 2020-03-26 2021-03-18 半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-055651 2020-03-26
JP2020055651 2020-03-26

Publications (1)

Publication Number Publication Date
WO2021193338A1 true WO2021193338A1 (ja) 2021-09-30

Family

ID=77890259

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/011035 WO2021193338A1 (ja) 2020-03-26 2021-03-18 半導体装置

Country Status (5)

Country Link
US (1) US20230110154A1 (ja)
JP (1) JPWO2021193338A1 (ja)
CN (1) CN115398608A (ja)
DE (1) DE112021001878T5 (ja)
WO (1) WO2021193338A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023136078A1 (ja) * 2022-01-14 2023-07-20 ローム株式会社 半導体装置
WO2024157758A1 (ja) * 2023-01-25 2024-08-02 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004194290A (ja) * 2002-11-26 2004-07-08 Murata Mfg Co Ltd 電子部品の製造方法
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2014146658A (ja) * 2013-01-28 2014-08-14 Fujitsu Ltd 半導体装置とその製造方法
JP2017079281A (ja) * 2015-10-21 2017-04-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
JP2019134007A (ja) * 2018-01-30 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867072B1 (en) 2004-01-07 2005-03-15 Freescale Semiconductor, Inc. Flipchip QFN package and method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004194290A (ja) * 2002-11-26 2004-07-08 Murata Mfg Co Ltd 電子部品の製造方法
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2014146658A (ja) * 2013-01-28 2014-08-14 Fujitsu Ltd 半導体装置とその製造方法
JP2017079281A (ja) * 2015-10-21 2017-04-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
JP2019134007A (ja) * 2018-01-30 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023136078A1 (ja) * 2022-01-14 2023-07-20 ローム株式会社 半導体装置
WO2024157758A1 (ja) * 2023-01-25 2024-08-02 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2021193338A1 (ja) 2021-09-30
US20230110154A1 (en) 2023-04-13
CN115398608A (zh) 2022-11-25
DE112021001878T5 (de) 2023-01-12

Similar Documents

Publication Publication Date Title
JP7570394B2 (ja) 半導体装置
JP7579313B2 (ja) 半導体装置
JP2009512999A (ja) 半導体パッケージ
JP2018182330A (ja) 半導体装置
WO2021193338A1 (ja) 半導体装置
JP7231382B2 (ja) 半導体装置
WO2022080081A1 (ja) 半導体装置
WO2021177034A1 (ja) 半導体装置
WO2021200166A1 (ja) 半導体装置
JP7495225B2 (ja) 半導体装置
JP7334655B2 (ja) 半導体装置
CN113841233B (zh) 半导体模组
US11967577B2 (en) Semiconductor device and method for manufacturing the same
US20220157758A1 (en) Semiconductor device
WO2024157863A1 (ja) 半導体装置
WO2023140046A1 (ja) 半導体装置
WO2022153806A1 (ja) 半導体装置
WO2024029385A1 (ja) 半導体装置
WO2024106219A1 (ja) 半導体装置
WO2023162700A1 (ja) 半導体装置
WO2023042615A1 (ja) 半導体装置、および半導体素子の実装構造
WO2021251128A1 (ja) 半導体素子、および、半導体装置
WO2024018851A1 (ja) 半導体装置
WO2024128062A1 (ja) 半導体装置
JP2024013111A (ja) 半導体素子および半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21775393

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022510032

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 21775393

Country of ref document: EP

Kind code of ref document: A1