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WO2020149354A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2020149354A1
WO2020149354A1 PCT/JP2020/001228 JP2020001228W WO2020149354A1 WO 2020149354 A1 WO2020149354 A1 WO 2020149354A1 JP 2020001228 W JP2020001228 W JP 2020001228W WO 2020149354 A1 WO2020149354 A1 WO 2020149354A1
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WO
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region
semiconductor
semiconductor substrate
semiconductor region
hydrogen
Prior art date
Application number
PCT/JP2020/001228
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English (en)
French (fr)
Inventor
源宜 窪内
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2020566470A priority Critical patent/JP7243744B2/ja
Publication of WO2020149354A1 publication Critical patent/WO2020149354A1/ja
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device and a semiconductor device manufacturing method.
  • a structure including a storage region between a base region and a drift region, in which charges that become minority carriers are stored when the IGBT is turned on is provided.
  • IGBT Insulated Gate Bipolar Transistor
  • the storage region is an n - type region having the same conductivity type as the n ⁇ type drift region and a higher impurity concentration than the n ⁇ type drift region, and the minority carriers are holes.
  • an IGBT including a storage region containing hydrogen (H) atoms as impurities and a carrier lifetime killer region arranged on the collector side of the storage region has been proposed (for example, see Patent Document 1 below).
  • the accumulation region is formed by proton (H + ) injection
  • the carrier lifetime killer region is formed by electron beam irradiation.
  • a method has been proposed in which the carrier lifetime killer region is formed by light ion irradiation (for example, refer to Patent Document 2 below) or helium (He) ray irradiation (for example, refer to Patent Document 3 below).
  • the present invention aims to provide a semiconductor device having a storage region and a carrier lifetime killer region, and a method for manufacturing the semiconductor device.
  • the semiconductor device has the following features.
  • a hydrogen donor and a crystal defect region are provided inside the semiconductor substrate in the depth direction.
  • the hydrogen donor has a doping concentration higher than that of the dopant of the semiconductor substrate.
  • the hydrogen donor has a peak of a doping concentration distribution at a first depth position that is separated from the front surface of the semiconductor substrate by a predetermined distance in the depth direction of the semiconductor substrate, and the first depth position On the back surface side of the semiconductor substrate, the bottom of the doping concentration distribution having a doping concentration smaller than the peak is provided.
  • the crystal defect region has a second depth in the depth direction of the semiconductor substrate, on the back surface side of the semiconductor substrate with respect to the first depth position and on the front surface side of the semiconductor substrate, where the crystal defect density is maximum. Have a position.
  • the semiconductor device has the following features.
  • a first conductivity type first semiconductor region, a second conductivity type second semiconductor region, and a third semiconductor region are provided inside the semiconductor substrate.
  • the second semiconductor region is provided closer to the front surface side of the semiconductor substrate than the first semiconductor region.
  • the third semiconductor region is provided on the back surface side of the semiconductor substrate with respect to the first semiconductor region.
  • the third semiconductor region has a higher impurity concentration than the first semiconductor region.
  • a fourth semiconductor region of the first conductivity type is selectively provided on the back surface side of the semiconductor substrate with respect to the second semiconductor region and in a direction parallel to the front surface of the semiconductor substrate.
  • the fourth semiconductor region is in contact with the first semiconductor region.
  • the fourth semiconductor region has a higher impurity concentration than the first semiconductor region.
  • the crystal defect region is provided between the back surface of the semiconductor substrate and the fourth semiconductor region.
  • the crystal defect region has a first depth position where the crystal defect density is maximum on the front surface side of the semiconductor substrate.
  • the first electrode is provided on the front surface of the semiconductor substrate.
  • the first electrode is electrically connected to the second semiconductor region.
  • the second electrode is provided on the back surface of the semiconductor substrate.
  • the second electrode is electrically connected to the third semiconductor region.
  • the fourth semiconductor region contains hydrogen atoms as impurities and is arranged in a region including a second depth position where the hydrogen concentration is maximum on the front surface side of the semiconductor substrate.
  • the crystal defect density of the crystal defect region is the maximum in the semiconductor substrate.
  • the semiconductor device according to the present invention further includes the trench and the third electrode in the above-described invention.
  • the trench extends in the depth direction from the front surface of the semiconductor substrate, the sidewall contacts the second semiconductor region, and reaches the first semiconductor region or the fourth semiconductor region.
  • the third electrode is provided inside the trench via an insulating film.
  • the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the fourth semiconductor region reaches the trench in a direction parallel to a front surface of the semiconductor substrate.
  • the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the fourth semiconductor region is in contact with the second semiconductor region.
  • the semiconductor device according to the present invention further includes a fifth semiconductor region of the first conductivity type selectively provided inside the second semiconductor region.
  • the third semiconductor region is of the second conductivity type.
  • the trench extends in the depth direction from the front surface of the semiconductor substrate, the side wall thereof contacts the fifth semiconductor region and the second semiconductor region, and reaches the first semiconductor region.
  • the first electrode is electrically connected to the fifth semiconductor region and the second semiconductor region.
  • the semiconductor device according to the present invention is the above-described invention, wherein the third semiconductor region is of the first conductivity type.
  • the third electrode is electrically connected to the first electrode.
  • a first conductivity type buffer region having an impurity concentration higher than that of the first semiconductor region is provided between the third semiconductor region and the first depth position. It is characterized by being provided.
  • a semiconductor device manufacturing method is the above-described semiconductor device manufacturing method and has the following features.
  • a first hydrogen ion implantation step of implanting hydrogen ions from the back surface of the semiconductor substrate in the depth direction of the semiconductor substrate is performed.
  • the semiconductor substrate is annealed at a first temperature to reduce crystal defects generated at the position of maximum hydrogen concentration in the implantation of hydrogen ions in the first hydrogen ion implantation step, and in the first hydrogen ion implantation step.
  • a first annealing step is performed in which the position where the defect density of the formed crystal defects has the maximum value is formed closer to the back surface side of the semiconductor substrate than the position where the maximum hydrogen concentration is.
  • the semiconductor device is located before the first hydrogen ion implantation step, at a position where the defect density reaches a maximum value in a depth direction of the semiconductor substrate.
  • a second hydrogen ion implantation step of implanting hydrogen ions from the back surface of the semiconductor substrate to the back surface side of the substrate is performed.
  • annealing is performed at a temperature equal to or higher than the first temperature. It is characterized by performing two annealing steps.
  • the step of chipping the semiconductor substrate and the step of chipping at a temperature lower than the first temperature are performed.
  • a soldering step of soldering the semiconductor substrate to a circuit board is performed after the first annealing step.
  • a semiconductor device manufacturing method is the above-described semiconductor device manufacturing method and has the following features. First, a first step of forming the second semiconductor region is performed on the front surface side of the semiconductor substrate that will be the first semiconductor region. Next, a second step of forming the first electrode electrically connected to the second semiconductor region on the front surface of the semiconductor substrate is performed. Next, a third step of forming the third semiconductor region on the back surface side of the semiconductor substrate is performed.
  • the fourth step of ion irradiation is performed.
  • the hydrogen atom is converted into a donor by heat treatment, the region including the second depth position is in contact with the first semiconductor region, the hydrogen atom is included as an impurity, and the impurity concentration is higher than that of the first semiconductor region.
  • the fifth step of forming the fourth semiconductor region of the first conductivity type having high conductivity is performed.
  • a sixth step of forming the second electrode electrically connected to the third semiconductor region on the back surface of the semiconductor substrate is performed.
  • crystal defects are formed in the hydrogen atom passage region by ion irradiation.
  • the crystal defect region having the first depth position where the density of the crystal defects is maximum is formed.
  • the first substrate extends in the depth direction from the front surface of the semiconductor substrate, the side wall and the second semiconductor region contact each other, and
  • the semiconductor device further includes a trench reaching the semiconductor region or the fourth semiconductor region, and a third electrode provided inside the trench via an insulating film. In the first step, the trench, the insulating film, and the third electrode are formed.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-mentioned invention, the fourth semiconductor region reaching the trench is formed in a direction parallel to a front surface of the semiconductor substrate.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the fourth semiconductor region in contact with the second semiconductor region is formed.
  • the method for manufacturing a semiconductor device further includes the fifth semiconductor region of the first conductivity type selectively provided inside the second semiconductor region in the above-described invention.
  • the third semiconductor region is of the second conductivity type.
  • the trench extends in the depth direction from the front surface of the semiconductor substrate, the side wall thereof contacts the fifth semiconductor region and the second semiconductor region, and reaches the first semiconductor region.
  • the first electrode is electrically connected to the fifth semiconductor region and the second semiconductor region. In the first step, the fifth semiconductor region is formed.
  • the third semiconductor region is of a first conductivity type, and the third electrode is electrically connected to the first electrode. It is characterized by
  • the semiconductor device and the method of manufacturing the semiconductor device of the present invention it is possible to provide a semiconductor device having a storage region and a carrier lifetime killer region.
  • FIG. 1 is a plan view showing a layout of the semiconductor device according to the first embodiment as viewed from the front surface side of a semiconductor substrate.
  • FIG. 2 is a plan view showing a part of FIG. 1 in an enlarged manner.
  • FIG. 3 is a sectional view showing a sectional structure taken along the section line B-B′ in FIG. 2.
  • FIG. 4 is a characteristic diagram showing the concentration distribution along the cutting line C1-C2 in FIG.
  • FIG. 5 is a characteristic diagram showing a distribution of various electrical characteristics along the cutting line C1-C3 in FIG.
  • FIG. 6 is a flowchart showing an outline of the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a characteristic diagram showing the concentration distribution in the IGBT region of the semiconductor device according to the second embodiment.
  • FIG. 8 is a characteristic diagram showing a distribution of electrical characteristics in the IGBT region of the semiconductor device according to the second embodiment.
  • FIG. 9 is a sectional view showing the sectional structure of the semiconductor device according to the third embodiment.
  • FIG. 10 is a characteristic diagram showing the concentration distribution in the IGBT region of the semiconductor device according to the third embodiment.
  • FIG. 11 is a characteristic diagram showing a distribution of various electrical characteristics in the IGBT region of the semiconductor device according to the third embodiment.
  • FIG. 12 is a characteristic diagram showing the concentration distribution in the IGBT region of the semiconductor device according to the fourth embodiment.
  • FIG. 1 is a plan view showing a layout of the semiconductor device according to the first embodiment as viewed from the front surface side of a semiconductor substrate.
  • FIG. 2 is a plan view showing a part of FIG. 1 in an enlarged manner.
  • FIG. 2 shows the vicinity A of the boundary between the active region 41 and the edge termination region 42 of the semiconductor substrate (semiconductor chip) 10.
  • the active region 41 is a region in which a main current flows when the semiconductor device 30 is turned on by switching control.
  • the active region 41 has, for example, a substantially rectangular planar shape, and is arranged at a substantially central portion of the semiconductor substrate 10.
  • An edge termination region 42 may be provided between the active region 41 and the end of the semiconductor substrate 10 so as to surround the periphery of the active region 41.
  • FIG. 1 shows a case where the semiconductor substrate 10 is provided with the edge termination region 42.
  • the edge termination region 42 is a region for relaxing the electric field on the front surface side of the semiconductor substrate 10.
  • a field limiting ring FLR: Field Limiting Ring
  • a field plate Field Plate
  • RESURF RESURF
  • the withstand voltage is an upper limit voltage at which the semiconductor device 30 does not malfunction or break due to the operating voltage.
  • the semiconductor device 30 includes an IGBT region 31 in which an IGBT is provided in an active region 41 of a semiconductor substrate 10 and a free wheeling diode (FWD) connected in antiparallel to the IGBT. : FWD area 32 provided with Free Wheeling Diode) and RC-IGBT.
  • the IGBT region 31 and the FWD region 32 are adjacent to a direction (hereinafter, referred to as a first direction) X parallel to the front surface of the semiconductor substrate 10.
  • a p ⁇ type base region (second semiconductor region) 2 an n ++ type emitter region (fifth semiconductor region) 3, p + which form the IGBT are formed.
  • a mold contact region 4 and a gate trench portion 5 are provided.
  • the gate trench portion 5 has a trench gate structure including a trench (hereinafter referred to as a gate trench) 6, a gate insulating film 7 and a gate electrode (third electrode) 8 (see FIG. 3 ). Further, a dummy trench portion 15 having the same trench gate structure as the gate trench portion 5 is provided on the front surface side of the semiconductor substrate 10.
  • the dummy trench portion 15 includes a trench (hereinafter, referred to as a dummy trench) 16, a gate insulating film (hereinafter, referred to as a dummy gate insulating film) 17, and a gate electrode (hereinafter, referred to as a dummy gate electrode (third electrode)) 18. It has a constructed dummy trench gate structure (see FIG. 3).
  • the dummy trench portion 15 may have the same dummy trench gate structure as the gate trench portion 5.
  • the dummy trench 16, the dummy gate insulating film 17, and the dummy gate electrode 18 of the dummy trench portion 15 are formed in the same process as the gate trench 6, the gate insulating film 7, and the gate electrode 8 of the gate trench portion 5, respectively, for example. To be done.
  • the gate trench 6 and the dummy trench 16 are alternately and repeatedly arranged in the IGBT region 31 in the first direction X.
  • the dummy trench 16 is arranged closest to the FWD region 32 in the first direction X.
  • the gate trench 6 and the dummy trench 16 are stripes extending in a direction parallel to the front surface of the semiconductor substrate 10 and in a direction (hereinafter, referred to as a second direction (longitudinal direction)) Y orthogonal to the first direction X. It is provided in a shape.
  • the gate trenches 6 and the dummy trenches 16 extend outward from the active region 41 in the second direction Y (toward the end side of the semiconductor substrate 10 (chip end side)) and inside the p + type well region 28 described later. Ends with.
  • the gate trench 6 terminates outside the dummy trench 16 in the second direction Y.
  • the gate trench 6 may have a U-shape or an annular shape by connecting the gate trenches 6 adjacent to each other in the first direction X and the ends (longitudinal ends) adjacent to each other in the first direction X.
  • connection part of the gate trench 6 may have a straight line portion parallel to the first direction X, or may be curved outward in the second direction Y in a convex shape. It may have a curved portion.
  • the dummy trenches 16 arranged closest to the FWD region 32 side in the first direction X connect the dummy trenches 16 of the FWD region 32 adjacent to each other in the first direction X and end portions adjacent to each other in the first direction X to each other to form U. It may be letter-shaped or annular.
  • the p ⁇ type base region 2, the n ++ type emitter region 3 and the p + type contact region 4 are provided between the gate trench 6 and the dummy trench 16 adjacent to each other in the first direction X (mesa region).
  • the p ⁇ -type base region 2 and the n ++ -type emitter region 3 are formed like other mesa regions.
  • p + type contact region 4 are arranged.
  • the p ⁇ -type base region 2, the n ++ -type emitter region 3 and the p + -type contact region 4 extend in the first direction X, and both sides of the mesa region in the first direction X.
  • the p ⁇ type base region 2 extends further to the outside in the second direction Y than the n ++ type emitter region 3 and the p + type contact region 4.
  • the extended portion of the p ⁇ type base region 2 is exposed on the front surface of the semiconductor substrate 10 (see FIG. 3 ).
  • the portion of p ⁇ type base region 2 exposed on the front surface of semiconductor substrate 10 surrounds the periphery of the region where IGBT region 31 and FWD region 32 are arranged.
  • the p ⁇ type base region 2 terminates inside the dummy trench 16 in the second direction Y (on the central side of the semiconductor substrate 10 (on the central side of the chip)).
  • the n ++ type emitter regions 3 and the p + type contact regions 4 are alternately and adjacently arranged in the second direction Y, and the p + type contact regions 4 are arranged on the outermost side in the second direction Y.
  • the p + type contact region 4 arranged on the outermost side in the second direction Y surrounds, for example, an end portion of the contact hole 9c described later in the second direction Y.
  • the dummy trench portion 15 is provided on the front surface side of the semiconductor substrate 10.
  • the dummy trench portion 15 of the FWD region 32 includes a dummy trench 16, a dummy gate insulating film 17 and a dummy gate electrode 18, and extends in the second direction Y. It is arranged in a stripe shape and is adjacent to the dummy trench portion 15 of the IGBT region 31 in the first direction X.
  • the dummy trench 16 may have a U-shape or an annular shape by connecting the dummy trenches 16 adjacent to each other in the first direction X and the end portions adjacent to each other in the first direction X.
  • the pitch (arrangement interval) of the dummy trenches 16 in the FWD region 32 is substantially the same as the repeating pitch between the gate trenches 6 and the dummy trenches 16 in the IGBT region 31.
  • the p ⁇ -type base region 2 is arranged between the dummy trenches 16 adjacent to each other in the FWD region 32 (mesa region).
  • the p ⁇ type base region 2 functions as the p ⁇ type anode region of the FWD.
  • the p ⁇ type base region 2 is exposed to the front surface of the semiconductor substrate 10 in almost the entire mesa region (see FIG. 3).
  • the p ⁇ type base region 2 extends through the mesa region in the first direction X and reaches the dummy trenches 16 adjacent to both sides of the mesa region in the first direction X, respectively.
  • the n ++ type emitter region 3 and the gate trench portion 5 are not provided in the FWD region 32.
  • the p + -type contact region 4 may be provided in the FWD region 32.
  • the p + -type contact region 4 may be selectively provided at a position surrounding an end portion of the contact hole 9c described later in the second direction Y.
  • the p + -type contact region 4 is linearly extended in the second direction Y so as to be provided on the front surface of the semiconductor substrate 10 in almost the entire mesa region of the FWD region 32 closest to the IGBT region 31. You may let me.
  • the active region 41 on the front surface of the semiconductor substrate 10, p in the second direction Y - outside the type base region 2, p - the contact type base region 2, p + -type well region 28 Is provided.
  • the p + type well region 28 surrounds the periphery of the part of the p ⁇ type base region 2 exposed on the front surface of the semiconductor substrate 10.
  • the p + type well region 28 extends from the active region 41 to the edge termination region 42.
  • a gate runner 14a and a conductive layer 14b are provided apart from each other on the front surface of the semiconductor substrate 10 with a field oxide film (not shown) interposed therebetween.
  • the gate runner 14a and the conductive layer 14b face the p + type well region 28 in the depth direction Z.
  • the gate runner 14a and the conductive layer 14b are made of a conductive material such as polysilicon (poly-Si) doped with n-type or p-type impurities.
  • the gate runner 14a is provided near the boundary between the edge termination region 42 and the active region 41, extends from the edge termination region 42 to the active region 41, and surrounds the emitter electrode (first electrode) 11 and the gate, which will be described later.
  • the pad 12 is surrounded by each.
  • the gate runner 14a faces the outer peripheral portion of the emitter electrode 11, the outer peripheral portion of the gate pad 12, and the inner peripheral portion of the gate wiring layer 13 with the interlayer insulating film 9 (see FIG. 3) interposed therebetween in the depth direction Z.
  • the gate runner 14a covers an end portion of the gate trench 6 in the second direction Y or a connecting portion between the end portions.
  • the gate runner 14a contacts the gate electrode 8 of the gate trench portion 5 at an end portion of the gate trench 6 in the second direction Y or at a connecting portion between the end portions.
  • the gate electrodes 8 of all the gate trench portions 5 are connected to the gate runner 14a.
  • the dummy gate electrode 18 of the dummy trench portion 15 is not connected to the gate runner 14a.
  • a plurality of conductive layers 14b are provided in the active region 41, separated from each other.
  • the conductive layers 14b cover different ends of the dummy trench 16 in the second direction Y, respectively.
  • the conductive layer 14b' (14b) may cover the entire connecting portion between the end portions of the dummy trench 16 in the second direction Y.
  • the conductive layer 14b is in contact with the dummy gate electrode 18 at an end portion of the dummy trench 16 in the second direction Y or a connecting portion between the end portions.
  • a potential other than the gate potential is applied to the dummy gate electrode 18 via the conductive layer 14b.
  • an emitter potential is applied to the dummy gate electrode 18 will be described as an example.
  • the gate electrode 8, the dummy gate electrode 18, the gate runner 14 a, and the conductive layer 14 b are covered with the interlayer insulating film 9.
  • the IGBT emitter electrode 11, the gate pad 12, and the gate wiring layer 13 in the IGBT region 31 are arranged apart from each other.
  • the emitter electrode 11 covers almost the entire area of the active region 41 except the region where the gate pad 12 is arranged.
  • the emitter electrode 11 may have, for example, a substantially rectangular planar shape having a recessed part that is recessed inward (toward the center of the semiconductor substrate 10).
  • the emitter electrode 11 covers the interlayer insulating film 9 in the depth direction Z and covers from the central portion of the active region 41 to the inner peripheral portion of the p + type well region 28.
  • the emitter electrode 11 is in contact with the n ++ type emitter region 3 and the p + type contact region 4 of the IGBT region 31 through the contact hole 9c.
  • the emitter electrode 11 also serves as the anode electrode of the FWD, and contacts the p ⁇ type base region 2 and the p + type contact region 4 of the FWD region 32 via the contact hole 9c. Further, the emitter electrode 11 contacts the conductive layer 14b through the contact hole 9b.
  • All the dummy gate electrodes 18 are electrically connected to the emitter electrode 11 via the conductive layer 14b.
  • the emitter electrode 11 also functions as an emitter pad. the surface region of the p + -type contact region 4, if the p + -type contact region having an impurity concentration higher than 4 p ++ type contact region (not shown) is located, the emitter electrode 11 via the contact hole 9c The p ++ type contact area.
  • the dummy gate electrode 18 and the emitter electrode 11 are electrically connected in the present embodiment, the dummy gate electrode 18 and the emitter electrode 11 may not be connected.
  • the gate pad 12 has a substantially rectangular planar shape.
  • the gate pad 12 is arranged inside the recess of the emitter electrode 11 in the active region 41, and its three sides are surrounded by the emitter electrode 11.
  • the gate pad 12 is connected to the gate wiring layer 13 on the remaining one side.
  • the gate wiring layer 13 is arranged in the edge termination region 42 apart from the emitter electrode 11 and surrounds the periphery of the active region 41.
  • the gate wiring layer 13 covers the outer peripheral portion of the p + type well region 28 with the interlayer insulating film 9 sandwiched in the depth direction Z.
  • the emitter electrode 11, the gate pad 12, and the gate wiring layer 13 are formed by patterning the same electrode layer containing metal, for example.
  • the emitter electrode 11, the gate pad 12, and the gate wiring layer 13 are made of aluminum (Al) or aluminum-silicon (Al-Si) alloy in some regions, for example.
  • the emitter electrode 11, the gate pad 12, and the gate wiring layer 13 are, for example, a barrier metal made of a titanium compound such as titanium (Ti) or titanium nitride (TiN), and aluminum laminated on the barrier metal. It may have a laminated structure with an electrode layer containing. Further, the emitter electrode 11 and the gate wiring layer 13 have a structure having a contact plug in which a metal having a high embedding property such as tungsten (W) is buried in the contact holes 9c and 9a via a barrier metal, for example. Good.
  • FIGS. 1 and 2 the emitter electrode 11, the gate pad 12, and the gate wiring layer 13 are shown by thick lines, and the gate runner 14a and the conductive layer 14b are shown by broken lines.
  • hatched regions denoted by reference numerals 9 a, 9 b, 9 b ′ and 9 c are contact holes of the interlayer insulating film 9.
  • a contact (electrical contact portion) between the gate wiring layer 13 and the gate runner 14a is formed in the contact hole 9a.
  • the contact hole 9 a is provided along the gate wiring layer 13 and surrounds the periphery of the active region 41.
  • a contact between the conductive layer 14b and the emitter electrode 11 is formed in the contact hole 9b.
  • the contact hole 9b′ (14b) covers the connecting portion of the dummy trench 16
  • the contact between the conductive layer 14b′ and the p + type well region 28 and the emitter electrode 11 is formed in the contact hole 9b′ (9b).
  • the contact hole 9b has, for example, a substantially rectangular planar shape.
  • a contact between the semiconductor substrate 10 and the emitter electrode 11 is formed in the contact hole 9c in each mesa region.
  • the contact hole 9c has, for example, a linear planar shape extending in the second direction Y with the same length.
  • the n ++ type emitter region 3 and the p + type contact region 4 are exposed.
  • the p ⁇ type base region 2 and the p + type well region 28 are not exposed in the contact hole 9c of the IGBT region 31.
  • the emitter electrode 11 is in contact with the n ++ type emitter region 3 and the p + type contact region 4 through the contact hole 9c of the IGBT region 31, and has the p ⁇ type base region 2, the p + type well region 28, and the n ++ type. It is electrically connected to the emitter region 3 and the p + type contact region 4.
  • the p ⁇ type base region 2 and the p + type contact region 4 are exposed.
  • the p + type well region 28 is not exposed in the contact hole 9c of the FWD region 32.
  • the emitter electrode 11 is in contact with the p ⁇ type base region 2 and the p + type contact region 4 through the contact hole 9c of the FWD region 32, and has the p ⁇ type base region 2, the p + type well region 28, and the p ⁇ type base region. 2 and the p + type contact region 4 are electrically connected.
  • FIG. 3 is a sectional view showing a sectional structure taken along the section line BB′ in FIG.
  • FIG. 3 shows a cross section that passes through the n ++ type emitter region 3 of the IGBT region 31 in parallel with the first direction X.
  • the p ⁇ -type base region 2 and the n ++ -type emitter forming the IGBT are formed on the front surface 10a side of the semiconductor substrate 10, as described above.
  • Region 3 p + type contact region 4 (see FIG. 2) and gate trench portion 5, dummy trench portion 15 and p + type well region 28 (see FIG. 2) are provided.
  • the FWD region 32 of the active region 41 as described above, the p ⁇ -type base region 2 and the dummy trench portion 15 that form the FWD are provided on the front surface 10a side of the semiconductor substrate 10.
  • the p ⁇ type base region 2 is provided in the surface layer of the front surface 10 a of the semiconductor substrate 10 over the entire active region 41.
  • P of the FWD region 32 - type base region 2 p the IGBT region 31 - may be lower impurity concentration than type base region 2.
  • the p ⁇ type base region 2 of the IGBT region 31 has, for example, a peak value of an impurity concentration of about 3.5 ⁇ 10 19 /cm 3 at a depth of about 0.3 ⁇ m from the front surface 10a of the semiconductor substrate 10. (Maximum value) and reaches a depth of about 1.8 ⁇ m from the front surface 10a of the semiconductor substrate 10.
  • the impurity concentration of the p ⁇ -type base region 2 of the IGBT region 31 is higher near the center of the mesa region in the first direction X than near the trench at a shallow depth from the front surface 10a of the semiconductor substrate 10. Good.
  • the p ⁇ -type base region 2 of the FWD region 32 has, for example, a depth of about 7 ⁇ 10 16 /cm 3 or more and 3 ⁇ 10 17 /cm 3 or less at a depth of about 0.3 ⁇ m from the front surface 10a of the semiconductor substrate 10. It has a peak value of the impurity concentration and reaches the depth of about 1.8 ⁇ m from the front surface 10a of the semiconductor substrate 10.
  • n ⁇ type drift region (first semiconductor region) 1 is provided at a position deeper than the p ⁇ type base region 2 from the front surface 10 a of the semiconductor substrate 10. Although not shown, the n ⁇ type drift region 1 extends from the active region 41 to the end (side surface) of the semiconductor substrate 10 and is outside the p + type well region 28 on the front surface 10 a of the semiconductor substrate 10. Is exposed to. A breakdown voltage structure is arranged in a portion of n ⁇ type drift region 1 outside of p + type well region 28.
  • the n ++ type emitter region 3 and the p + type contact region 4 are selectively provided in the IGBT region 31 between the front surface 10a of the semiconductor substrate 10 and the p ⁇ type base region 2, respectively, and p ⁇ It contacts the mold base region 2.
  • the n ++ type emitter region 3 and the p + type contact region 4 are exposed on the front surface 10 a of the semiconductor substrate 10.
  • the n ++ type emitter region 3 and the p + type contact region 4 have the same diffusion depth from the front surface 10a of the semiconductor substrate 10, for example.
  • the p + type contact region 4 may be selectively provided in the FWD region 32 between the front surface 10 a of the semiconductor substrate 10 and the p ⁇ type base region 2.
  • the diffusion depth of the p + type well region 28 is made deeper than the depth of the gate trench 6 and the dummy trench 16 so that the bottom surfaces of the gate trench 6 and the dummy trench 16 are partially surrounded by the p + type well region 28. Good.
  • the entire bottom surface of the end portion of the dummy trench 16 in the second direction Y may be surrounded by the p + type well region 28.
  • the gate trench portion 5 is composed of the gate trench 6, the gate insulating film 7 and the gate electrode 8 as described above.
  • the dummy trench portion 15 is composed of the dummy trench 16, the dummy gate insulating film 17, and the dummy gate electrode 18 as described above.
  • the gate trench 6 and the dummy trench 16 penetrate through the n + -type emitter region 3 and the p + -type contact region 4 and the p ⁇ -type base region 2 from the front surface 10a of the semiconductor substrate 10 to the n ⁇ -type. Reach the drift region 1.
  • All the trenches (gate trench 6 and dummy trench 16) arranged in the active region 41 may have the same depth. All the trenches arranged in the active region 41 may be arranged at the same pitch (spacing).
  • the gate insulating film 7 may be formed by, for example, oxidizing or nitriding the semiconductor exposed on the inner wall of the gate trench 6.
  • the gate electrode 8 is provided inside the gate trench 6 via the gate insulating film 7.
  • the gate electrode 8 is formed of, for example, a conductive material such as polysilicon to which n-type or p-type impurities are added.
  • a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 8, a channel (n-type inversion layer) is formed in the p ⁇ type base region 2 along the gate trench 6.
  • the dummy gate electrode 18 is provided inside the dummy trench 16 via a dummy gate insulating film 17.
  • the dummy gate electrode 18 may be formed of the same material as the gate electrode 8.
  • n type accumulation region 21 having an impurity concentration higher than that of the n ⁇ type drift region 1 is provided.
  • p - is the right under the type base region 2
  • n - type drift region 1 p - is the vicinity of the interface between the mold base region 2.
  • the storage region 21 extends in the first direction X in the mesa region and reaches the trenches (the gate trench 6 and the dummy trench 16) adjacent to both sides of the mesa region in the first direction X, respectively. Since the storage region 21 reaches between the trenches adjacent to both sides of the mesa region in the first direction X, the storage region 21 closes the trenches adjacent to the first direction X, and the n ⁇ -type drift region.
  • the mesa region is separated from the portion of No. 1 closer to the collector than the bottom surface of the trench. In this case, the storage region 21 may reach a position deeper than the bottom surface of the gate trench 6 and the dummy trench 16 from inside the mesa region.
  • the storage region 21 may be in contact with the p ⁇ type base region 2.
  • FIG. 3 shows a case where the storage region 21 is in contact with the p ⁇ type base region 2.
  • the storage region 21 contains a larger amount of hydrogen atoms as impurities than the other regions in the semiconductor substrate 10.
  • the hydrogen atoms in the storage region 21 are introduced into the semiconductor substrate 10 by irradiation of hydrogen ions and converted into donors (hereinafter, referred to as hydrogen donors) by annealing treatment (hereinafter, referred to as donor treatment). That is, the storage region 21 contains a hydrogen donor.
  • the accumulation region 21 may include a VOH compound defect in which one or more of each of hydrogen (H), oxygen (O), and a vacancy (V) are bonded in a cluster shape as a hydrogen donor.
  • the accumulation region 21 has a higher n-type impurity concentration than the n ⁇ type drift region 1 due to the hydrogen donor.
  • Hydrogen ion irradiation for forming the storage region 21 is performed by protons (proton, H + ), deuteron (D + ) or triton (triton) from the back surface 10b of the semiconductor substrate 10 to the inside of the n ⁇ type drift region 1. , T + ) irradiation.
  • protons protons
  • D + deuteron
  • triton triton
  • the accumulation region 21 has a function of accumulating charges (holes), which become minority carriers when the IGBT of the IGBT region 31 is turned on, directly under the p ⁇ type base region 2. Therefore, by providing the accumulation region 21 in the IGBT region 31, it is possible to enhance the carrier injection promotion (IE: Injection Enhancement) effect and reduce the on-resistance of the IGBT in the IGBT region 31.
  • the storage region 21 preferably faces the entire region of the p ⁇ type base region 2 in the thickness direction (direction parallel to the depth direction Z).
  • the storage region 21 may be provided just below the p ⁇ type base region 2 similarly to the IGBT region 31. Since the FWD region 32 is provided with the storage region 21, the pn of the p ⁇ -type base region 2 of the FWD region 32, the storage region 21, the n ⁇ -type drift region 1, and the n ++ -type cathode region 26 described later is formed. It is possible to suppress excessive injection of minority carriers (holes) from the p ⁇ type base region 2 to the n ⁇ type drift region 1 during forward bias of the FWD formed by the junction.
  • FIG. 4 is a characteristic diagram showing the concentration distribution along the cutting line C1-C2 in FIG.
  • FIG. 4 shows the concentration distribution of the impurity element in the IGBT region 31 from the front surface 10a of the semiconductor substrate 10 in the depth direction Z when the storage region 21 is formed by irradiation of hydrogen ions from the back surface 10b of the semiconductor substrate 10. Is shown.
  • FIG. 4 is a concentration distribution of impurity elements including inactive impurity elements.
  • the n type impurity element and the impurity element forming the p ⁇ type base region 2 are distributed from the front surface 10a of the semiconductor substrate 10 in the depth direction Z. ..
  • the impurity elements forming the n ++ -type emitter region 3 and the p ⁇ -type base region 2 by ion implantation from the front surface 10a side of the semiconductor substrate 10, such a concentration distribution of the impurity element is obtained. can get.
  • the region from the front surface 10a of the semiconductor substrate 10 to the region where the activated n-type impurity element is large becomes the n ++ type emitter region 3.
  • the distance from the front surface 10a of the semiconductor substrate 10 to the boundary between the concentration distribution of the n-type impurity element in the n ++ -type emitter region 3 and the concentration distribution of the p-type impurity element in the p ⁇ -type base region 2 is n +. It becomes the + type emitter region 3.
  • the p ⁇ -type base region 2 is a region deeper than the n + + -type emitter region 3 from the front surface 10a of the semiconductor substrate 10 to a region where the p-type impurity element is activated. That is, from the boundary between the concentration distribution of the n-type impurity element in the n ++ -type emitter region 3 and the concentration distribution of the p-type impurity element in the p ⁇ -type base region 2 to the region where the p-type impurity element is activated, p - serving as a mold base region 2.
  • the hydrogen forming the storage region 21 is applied to the p ⁇ type base region 2 on the side closest to the front surface 10a of the semiconductor substrate 10, and is present in a region deeper than that.
  • p - - activation ratio is a most about 1% p of hydrogen as n-type impurity -type base region 2
  • Most of the region where the p-type impurity element and hydrogen coexist is the p ⁇ -type base region 2.
  • a depth position Ph below the range Rp of hydrogen ion irradiation from the back surface 10b of the semiconductor substrate 10 (hereinafter referred to as a range position) Ph is a depth position at which the hydrogen concentration in the accumulation region 21 has a peak value Dc (hereinafter , Pc).
  • the peak position Pc is deeper than the p ⁇ type base region 2.
  • An accumulation region 21 is formed by hydrogen existing at a position deeper than the p ⁇ type base region 2.
  • the storage region 21 is arranged inside the semiconductor substrate 10 from the front surface 10a of the semiconductor substrate 10 at a deep position of, for example, about 3 ⁇ m or more.
  • the hydrogen concentration distribution forming the accumulation region 21 decreases from the peak position Pc toward the front surface 10a side and the back surface 10b side of the semiconductor substrate 10.
  • the hydrogen concentration gradient of the accumulation region 21 is from the peak position Pc to the back surface 10b side of the semiconductor substrate 10 rather than the gradient of the first concentration distribution 21a that decreases from the peak position Pc toward the front surface 10a side of the semiconductor substrate 10.
  • the slope of the second concentration distribution 21b (the tail S of the concentration distribution in FIG. 5B) that decreases toward the bottom is gentle.
  • the peak position Pc of the hydrogen concentration of the storage region 21 may be located inside the p ⁇ type base region 2.
  • a crystal defect region 19a is a region where the crystal defect 22 formed by the hydrogen ion irradiation from the back surface 10b of the semiconductor substrate 10 for forming the accumulation region 21 remains without being recovered by the subsequent donor treatment.
  • the crystal defect region 19a is formed in a passage region of hydrogen atoms ion-implanted from the back surface 10b of the semiconductor substrate 10.
  • a region from the back surface 10b of the semiconductor substrate 10 to the storage region 21 shown by a double-headed arrow in FIG. 3 is a crystal defect region 19a.
  • the depth position (hereinafter, referred to as a peak position) Ks at which the density of the crystal defects 22 in the crystal defect region 19a has a peak value exists in the hydrogen atom passage region and is higher than the accumulation region 21 on the back surface 10b of the semiconductor substrate 10. Be on the side.
  • a portion where the density of the crystal defects 22 in the crystal defect region 19a has a peak value is indicated by a mark "x".
  • the crystal defect 22 in the crystal defect region 19a may be a defect that serves as a recombination center (center) of carriers, and may be mainly composed of holes (V) and double holes (VV).
  • the density of the crystal defects 22 may be the density of recombination centers.
  • dopants such as donors and acceptors are also included in crystal defects, but here, the crystal defects 22 are defects mainly functioning as recombination centers for carrier recombination.
  • the crystal defect 22 in the crystal defect region 19a functions as a carrier lifetime killer.
  • the crystal defect region 19a is a carrier lifetime killer region having a shorter carrier lifetime than other regions in the semiconductor substrate 10 due to the crystal defect 22 that functions as a carrier lifetime killer.
  • the carrier lifetime of the crystal defect region 19a is controlled by hydrogen ion irradiation conditions (hydrogen dose amount and acceleration energy) for forming the storage region 21 and donor treatment conditions (heat treatment temperature and heat treatment time).
  • the hydrogen ion irradiation conditions and the donor treatment conditions are set according to the thickness of the semiconductor substrate 10. In the FWD region 32, it is preferable that the crystal defect region 19a be located closer to the p ⁇ type base region 2.
  • the reverse recovery characteristic can be improved. Further, when the FWD region 32 is biased in the reverse direction, it is possible to suppress the concentration of carriers on the p ⁇ -type base region 2 of the FWD region 32 and improve the breakdown resistance.
  • the crystal defect region 19a may extend from the FWD region 32 to the vicinity of the boundary between the IGBT region 31 and the FWD region 32.
  • the crystal defect region 19a may be provided in the entire IGBT region 31 and FWD region 32.
  • the crystal defect region 19a is formed at the same time as the storage region 21 by the hydrogen ion irradiation for forming the storage region 21. Therefore, when the crystal defect region 19a is provided only in the FWD region 32, the accumulation region 21 and the crystal defect region 19a by hydrogen ion irradiation are simultaneously formed in the FWD region 32, and the IGBT region 31 includes the semiconductor substrate 10 of the semiconductor substrate 10. Only the storage region 21 may be formed by implanting phosphorus (P) ions from the front surface 10a.
  • P phosphorus
  • An interlayer insulating film 9 is provided on the front surface 10 a of the semiconductor substrate 10 so as to cover the gate electrode 8 and the dummy gate electrode 18.
  • Contact holes 9c, 9a and 9b are provided penetrating the interlayer insulating film 9 in the depth direction Z and reaching the semiconductor substrate 10, the gate runner 14a and the conductive layer 14b, respectively (see FIG. 2).
  • An emitter electrode 11 is provided on the interlayer insulating film 9 so as to fill the contact holes 9c, 9a, 9b. As described above, the emitter electrode 11 is in contact with the regions exposed in the contact holes 9c, 9a, 9b through the contact holes 9c, 9a, 9b, respectively.
  • n + type buffer region 23 is provided on the surface layer of the back surface 10b of the semiconductor substrate 10, from the rear surface 10b of the semiconductor substrate 10 n - a position shallower than the type drift region 1, n - the contact type drift region 1, n + -type buffer region 23 is provided ing.
  • the n + type buffer region 23 is provided with a uniform thickness from the IGBT region 31 to the FWD region 32.
  • the uniform thickness means that the thicknesses are substantially the same within a range including an allowable error due to process variations.
  • n + type buffer region 23 when the IGBT of the IGBT region 31 is turned off, the p ⁇ type base region 2, the storage region 21 (or the n ⁇ type drift region 1), and the depletion layer extending from the pn junction toward the collector side are p. It may function as a field stop (FS: Field Stop) layer that suppresses the ++ type collector region 24 from reaching the ++ type collector region 24.
  • the n + type buffer region 23 may have peak values of the impurity concentration (plurality) in multiple stages at different depths from the back surface 10b of the semiconductor substrate 10.
  • the p ++ -type collector regions (third semiconductor regions) 24 and n ++ are formed at a position shallower than the n + -type buffer region 23 from the back surface 10b of the semiconductor substrate 10.
  • the mold cathode regions (third semiconductor regions) 26 are selectively provided.
  • the p ++ type collector region 24 is provided in the IGBT region 31.
  • the p type impurity concentration of the p ++ type collector region 24 is higher than the n type impurity concentration of the n ⁇ type drift region 1.
  • the n ++ type cathode region 26 is provided in the FWD region 32.
  • the n type impurity concentration of the n ++ type cathode region 26 is higher than the n type impurity concentration of the n ⁇ type drift region 1.
  • the n ++ type cathode region 26 is adjacent to the p + type collector region 24 in the first direction X.
  • the boundary 25a between the p ++ type collector region 24 and the n ++ type cathode region 26 may be at the same position as the boundary between the IGBT region 31 and the FWD region 32.
  • the region of reference numeral 25 shown in FIG. 3 is the n ++ type cathode region 26.
  • the boundary 25 a ′ between the p ++ type collector region 24 and the n ++ type cathode region 26 may be located in the FWD region 32.
  • the region of reference numeral 25 shown in FIG. 3 is the p ++ type collector region 24.
  • the p ++ type collector region 24 and the n ++ type cathode region 26 are exposed on the back surface 10 b of the semiconductor substrate 10.
  • the collector electrode (second electrode) 27 is provided on the entire back surface 10b of the semiconductor substrate 10 and is in contact with the p ++ type collector region 24 and the n ++ type cathode region 26.
  • the collector electrode 27 also serves as the cathode electrode.
  • the semiconductor material of the semiconductor substrate 10 used in the semiconductor device 30 according to the first embodiment may be silicon (Si), silicon carbide (SiC), or a nitride semiconductor such as gallium nitride (GaN). Good.
  • FIG. 5 is a characteristic diagram showing a distribution of various electrical characteristics along the cutting line C1-C3 in FIG.
  • FIG. 5 is a distribution of electrical characteristics in the IGBT region 31 when the storage region 21 is formed by irradiation of hydrogen ions from the back surface 10b of the semiconductor substrate 10.
  • the distribution of various electrical characteristics in the n ++ type emitter region 3 is omitted.
  • the n + type buffer region 23 has a structure in which the peak value of the impurity concentration is multi-staged.
  • Reference symbols Pb1 to Pb4 are depth positions where the impurity concentration of the n + type buffer region 23 shows a peak value.
  • FIGS. 5(a) to 5(f) indicate the net doping concentration, hydrogen concentration, crystal defect density, carrier lifetime, carrier mobility, and effective carrier concentration, respectively.
  • the vertical axes of FIGS. 5(a) to 5(d) and 5(f) are logarithmic (log) scales, and FIG. 5(e) is a linear scale.
  • the horizontal axis of FIGS. 5A to 5F shows the depth from the front surface 10a of the semiconductor substrate 10 on a linear scale.
  • the ordinate of the logarithmic scale distribution chart is a predetermined value where the intersection with the abscissa is 0 or more.
  • FIG. 5A shows the net doping concentration distribution of the electrically activated donor and acceptor (that is, the distribution of the difference between the donor concentration and the acceptor concentration) in the semiconductor substrate 10.
  • the hydrogen concentration peak position Pc is located deeper in the depth Z direction than the p ⁇ type base region 2. Then, at the peak position Pc of the hydrogen concentration, there is a peak (donor peak) value of the net doping concentration.
  • a region including the peak position Pc and having a higher net doping concentration than the n ⁇ type drift region 1 is the accumulation region 21.
  • the activation rate of hydrogen is generally lower than the activation rate of the p-type impurity element forming the p ⁇ type base region 2. Therefore, when the hydrogen concentration peak position Pc overlaps with the region having a high p-type impurity concentration, the hydrogen concentration peak position Pc is located in the p ⁇ -type base region 2 and the net doping concentration peak position of the n-type impurity is located. May not match the peak position Pc of the hydrogen concentration.
  • the doping concentration of the n ⁇ type drift region 1 provided at a position deeper than the storage region 21 from the front surface 10 a of the semiconductor substrate 10 is the doping concentration N 0 of the semiconductor substrate 10. Is consistent with Hydrogen ions implanted from the back surface 10b of the semiconductor substrate 10 pass through the n ⁇ type drift region 1 provided between the p ++ type collector region 24 and the storage region 21.
  • the doping concentration of the n ⁇ type drift region 1 may be higher than the doping concentration N 0 of the semiconductor substrate 10 due to the hydrogen donor remaining after the donor treatment.
  • FIG. 5B shows a chemical concentration of hydrogen atoms ion-implanted into the semiconductor substrate 10, and is a concentration distribution of impurity elements including inactive impurity elements.
  • the chemical concentration of atoms can be measured by secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry).
  • SIMS Secondary Ion Mass Spectrometry
  • the hydrogen concentration distribution in FIG. 5B is a concentration distribution after the ion-implanted hydrogen atoms are diffused by an annealing treatment (donor treatment) for making them donors.
  • the degree of diffusion of hydrogen atoms is controlled according to the treatment time and temperature of the donor treatment.
  • the hydrogen concentration distribution of the semiconductor substrate 10 shows a peak value Dc at a position Pc which is a range position Ph (see FIG. 4) of hydrogen ion irradiation from the back surface 10b of the semiconductor substrate 10.
  • the storage region 21 is a region including the peak position Pc of hydrogen concentration.
  • the peak position Pc of the hydrogen concentration of the storage region 21 substantially coincides with the depth position where the hydrogen concentration distribution of the semiconductor substrate 10 has the peak value.
  • the hydrogen concentration distribution of the accumulation region 21 has a skirt S that decreases from the peak position Pc toward the back surface 10b side of the semiconductor substrate 10.
  • the tail S of the hydrogen concentration distribution indicates the second concentration distribution 21b having a gentle concentration gradient when comparing the first and second concentration distributions 21a and 21b (see FIG. 4) on both sides of the hydrogen concentration peak position Pc. ing. That is, the hydrogen concentration distribution of the semiconductor substrate 10 has a skirt S toward the back surface 10b into which hydrogen ions are implanted.
  • the skirt S of the hydrogen concentration distribution may reach the back surface 10b of the semiconductor substrate 10.
  • FIG. 5C shows the crystal defect density of the semiconductor substrate 10 after irradiation of the semiconductor substrate 10 with hydrogen ions and donor treatment.
  • the crystal defect density distribution shown in FIG. 5(c) has a different shape from the hydrogen concentration distribution shown in FIG. 5(b).
  • the crystal defect density of the semiconductor substrate 10 has a peak value at the peak position Ks on the back surface 10b side of the semiconductor substrate 10 with respect to the storage region 21, and the peak value Ks increases toward the back surface 10b side of the semiconductor substrate 10. It is getting lower toward you.
  • the peak position Ks of the crystal defect density does not match the peak position Pc of the hydrogen concentration.
  • the crystal defect density distribution of the semiconductor substrate 10 may decrease from the peak position Ks toward the front surface 10a side of the semiconductor substrate 10. In this case, even if the crystal defect density from the peak position Ks to the front surface 10a side of the semiconductor substrate 10 is steeper and monotonically lower than the crystal defect density from the peak position Ks to the back surface 10b side of the semiconductor substrate 10. Good.
  • a crystal defect region 19b may exist in the n + type buffer region 23 near the crystal defect density peak position Kb.
  • the crystal defect region 19b may be formed by hydrogen ion irradiation when forming the n + type buffer region 23, or may be formed by ion implantation of helium (He) atoms or heavy metal atoms such as platinum (Pt). Good. Further, the crystal defect region 19b does not have to exist by recovering all by the annealing process.
  • FIG. 5D shows the carrier lifetime distribution of the semiconductor substrate 10 after irradiation of the semiconductor substrate 10 with hydrogen ions and donor treatment.
  • the carrier lifetime distribution of the semiconductor substrate 10 has a shape in which the vertical axis of the crystal defect density distribution of the semiconductor substrate 10 of FIG. 5C is inverted.
  • the depth position Ks' at which the carrier lifetime becomes the minimum value matches the peak position Ks of the crystal defect density.
  • the carrier lifetime may have the maximum value ⁇ 0.
  • FIG. 5E shows an effective carrier mobility distribution of the semiconductor substrate 10 after the hydrogen ion irradiation and the donor treatment on the semiconductor substrate 10.
  • the carrier mobility distribution of the semiconductor substrate 10 is higher as the carrier lifetime of the semiconductor substrate 10 shown in FIG. 5D is longer and lower as it is shorter. That is, the carrier mobility becomes low in the crystal defect region 19a whose carrier lifetime is controlled to be low.
  • FIG. 5F shows an effective carrier concentration distribution after hydrogen ion irradiation on the semiconductor substrate 10 and donor treatment.
  • the effective carrier concentration of the semiconductor substrate 10 can be measured by, for example, the spread resistance measuring method (SR measuring method).
  • SR measuring method the spreading resistance is converted into a specific resistance, and the effective carrier concentration is calculated from the specific resistance.
  • the specific resistance is ⁇ ( ⁇ cm)
  • the mobility is ⁇ (cm 2 /(V ⁇ s))
  • the elementary charge is q(C)
  • an ideal value of carrier mobility ⁇ is used.
  • the effective carrier concentration of the storage region 21 is higher than the effective carrier concentration N 0 ′ of the semiconductor substrate 10. Further, since hydrogen donors are formed in the hydrogen atoms in the storage region 21, the effective carrier concentration of the storage region 21 is partially high at the peak position Pc of the hydrogen concentration.
  • FIG. 6 is a flowchart showing an outline of the method of manufacturing the semiconductor device according to the first embodiment.
  • a predetermined element structure is formed on the front surface 10a side of the semiconductor substrate (semiconductor wafer) 10 by a general method (step S1: first step).
  • the predetermined element structure is the front surface element structure of the active region 41, the breakdown voltage structure of the edge termination region 42, the p + type well region 28, the interlayer insulating film 9, the gate runner 14a, and the conductive layer 14b.
  • the front surface element structure of the active region 41 means the p ⁇ type base region 2, the n ++ type emitter region 3, and the p + type contact region 4 provided in the IGBT region 31 and the FWD region 32 in the above-described arrangement.
  • a barrier metal is formed along the surface of the front surface 10a of the semiconductor substrate 10 exposed in the contact holes 9a to 9c and the surface of the interlayer insulating film 9 (step S2: second step), and the contact hole is formed.
  • a front surface electrode is formed on the barrier metal so as to be embedded inside 9a to 9c (step S3: second step).
  • the front surface electrode is the emitter electrode 11, the gate pad 12, and the gate wiring layer 13.
  • a passivation film that covers the edge termination region 42 is formed on the front surface of the semiconductor substrate 10.
  • the semiconductor substrate 10 is ground from the back surface side to a product thickness position used as the semiconductor device 30 to reduce the thickness of the semiconductor substrate 10 (step S4: thinning).
  • a predetermined semiconductor region is formed on the back surface 10b side of the semiconductor substrate 10 after grinding by an ion treatment of impurities and an annealing treatment for activating the impurities (step S5: third step).
  • the predetermined semiconductor regions on the back surface 10b side of the semiconductor substrate 10 are the n + type buffer region 23, the p ++ type collector region 24, and the n ++ type cathode region 26.
  • Impurities to be ion-implanted to form the n + type buffer region 23, the p ++ type collector region 24 and the n ++ type cathode region 26 in the process of step S5 are, for example, hydrogen (H) atoms and boron (B), respectively.
  • Atom and a phosphorus (P) atom are, for example, hydrogen (H) atoms and boron (B), respectively.
  • an annealing treatment for irradiating the introduced protons with donors (H + ) with a predetermined range Rp from the back surface 10b side of the semiconductor substrate 10 (donorization) Process may be performed for each proton irradiation, or the donor treatment may be performed once after a plurality of proton irradiations.
  • the proton irradiation may be, for example, irradiation of hydrogen ions with a cycloton accelerator or a Van de Graaff accelerator.
  • step S6 fourth step, first hydrogen ion implantation step.
  • the proton irradiation in step S6 corresponds to the hydrogen ion irradiation for forming the storage region 21 and the crystal defect region 19a described above.
  • the proton irradiation in step S6 may be, for example, irradiation of hydrogen ions with a cycloton accelerator or a Van de Graaf accelerator.
  • step S6 hydrogen atoms are introduced at a high concentration at the proton irradiation range Ph.
  • the hydrogen ions (hydrogen atoms) introduced at this high concentration form an n-type impurity region serving as the accumulation region 21 in the semiconductor crystal.
  • hydrogen ions pass through the semiconductor crystal with high acceleration energy to function as recombination centers in the proton passage region from the back surface 10b of the semiconductor substrate 10 to the n-type impurity region. Crystal defects 22 are formed.
  • the range Rp of the proton irradiation in step S6 is set to the peak position Pc of the hydrogen concentration in the accumulation region 21.
  • the number of crystal defects 22 formed by the proton irradiation in step S6 is in front of the range position Ph of the proton irradiation in step S6, that is, the depth on the back surface 10b side of the semiconductor substrate 10 with respect to the range position Ph of the proton irradiation. It becomes maximum at the position (peak position Ks: see FIG. 5).
  • the formation of the crystal defect 22 in the proton passage region appears as an effective decrease in carrier concentration in the proton passage region.
  • step S7 annealing treatment (donor treatment) for converting the protons introduced in step S6 into donors is performed (step S7: fifth step, first annealing step).
  • the donor treatment in step S7 the hydrogen atoms in the vicinity of the proton irradiation range Rp are made into donors and become hydrogen donors, and the storage region 21 is formed in the vicinity of the proton irradiation range Rp.
  • the temperature of the donor conversion process of step S7 be equal to or lower than the temperature of the proton donor conversion process of step S5.
  • a crystal defect region 19a is formed by the crystal defect 22 that remains without being recovered in the proton passage region from the back surface 10b of the semiconductor substrate 10 to the storage region 21.
  • the dose of the proton irradiation in step S6 is preferably about 1 ⁇ 10 11 /cm 2 or more, and more preferably about 1 ⁇ 10 12 /cm 2 or more. If the dose of proton irradiation is 1 ⁇ 10 12 /cm 2 or more, the carrier lifetime of the proton passage region 51 can be shortened, and the hydrogen atom is converted to a donor by the donor conversion process in the subsequent step S7. A hydrogen donor region 52 to be the storage region 21 is formed. The higher the dose of proton irradiation, the shorter the carrier lifetime of the proton passage region 51 and the higher the effective carrier concentration of the hydrogen donor region 52. By setting the dose of proton irradiation to 1 ⁇ 10 14 /cm 2 or more, the effect of the storage region 21 can be increased.
  • the proton irradiation in step S6 and the donor conversion processing in step S7 are performed under the condition that the hydrogen concentration in the accumulation region 21 reaches a predetermined peak value Dc and the carrier lifetime in the proton passage region 51 becomes a desired time.
  • the conditions of the proton irradiation in step S6 are adjusted according to the thickness of the semiconductor substrate 10 after being thinned.
  • an example of the conditions for the proton irradiation in step S6 is as follows.
  • the thickness of the semiconductor substrate 10 after thinning is about 60 ⁇ m.
  • the range and acceleration energy of the proton irradiation in step S6 are about 58 ⁇ m and 2.3 MeV, respectively, and the dispersion is about 2.6 ⁇ m. Therefore, for example, if the dose of proton irradiation is set to about 2 ⁇ 10 14 /cm 2 , the storage region 21 having a peak concentration of about 4 ⁇ 10 15 /cm 3 can be obtained.
  • the thickness of the semiconductor substrate 10 after thinning is about 80 ⁇ m.
  • the range and acceleration energy of the proton irradiation in step S6 are about 78 ⁇ m and 2.8 MeV, respectively, and the dispersion is about 3.6 ⁇ m. Therefore, for example, if the dose of proton irradiation is set to about 3 ⁇ 10 14 /cm 2 , the accumulation region 21 having a peak concentration of about 4 ⁇ 10 15 /cm 3 can be obtained.
  • the thickness of the semiconductor substrate 10 after thinning is about 120 ⁇ m.
  • the range and acceleration energy of the proton irradiation in step S6 are about 118 ⁇ m and 3.5 MeV, respectively, and the dispersion is about 5.1 ⁇ m. Therefore, for example, if the dose of proton irradiation is set to about 4 ⁇ 10 14 /cm 2 , the accumulation region 21 having a peak concentration of about 4 ⁇ 10 15 /cm 3 can be obtained.
  • the entire semiconductor substrate 10 is heated for several minutes to several hours in a high temperature (for example, 350° C. or higher and 450° C. or lower) gas atmosphere.
  • a high temperature for example, 350° C. or higher and 450° C. or lower
  • protons diffuse to the front surface 10a of the semiconductor substrate 10, and even if the protons are injected, the impurity concentration of the p ⁇ -type base region 2 is 1 ⁇ 10 17 / Since it is about cm 3 , under the above-mentioned proton irradiation condition of step S6, the p ⁇ type base region 2 is not adversely affected by the proton.
  • the crystal defect region 19b may be formed by ion implantation of helium atoms from the back surface 10b of the semiconductor substrate 10.
  • the collector electrode 27 is formed as a back surface electrode on the back surface 10b of the semiconductor substrate 10 (step S8: sixth step).
  • the net doping concentration, hydrogen concentration, crystal defect density, carrier lifetime, carrier mobility and effective carrier concentration inside the semiconductor substrate 10 are shown in FIGS. 5(a) to 5(f), respectively. Distribution.
  • the semiconductor substrate (semiconductor wafer) 10 is diced (cut) into individual chips, whereby the semiconductor device 30 shown in FIGS. 1 to 5 is completed.
  • the individualized semiconductor device 30 may be soldered to a circuit board such as a DCB (Direct Copper Bond) board.
  • the soldering temperature at this time is preferably lower than the temperature of the donor treatment in step S7.
  • the soldering temperature may be 280° C. or higher and 400° C. or lower. This can prevent the crystal defects 22 from being terminated by hydrogen.
  • one irradiation of hydrogen ions from the back surface of the semiconductor substrate is performed with the range directly below the p ⁇ type base region.
  • hydrogen ions are introduced at a high concentration directly under the p ⁇ -type base region
  • an n-type impurity region serving as a storage region is formed in the region where the hydrogen ions are introduced at a high concentration, and hydrogen ions pass through.
  • Crystal defects are formed in the region. The crystal defect density in the passage region of hydrogen ions becomes maximum at the depth position on the back surface side of the semiconductor substrate rather than the range position of hydrogen ion irradiation.
  • an annealing process for converting hydrogen atoms into donors is performed, whereby the storage region and the crystal defect region are formed. That is, the storage region and the crystal defect region can be simultaneously formed by the single hydrogen ion irradiation for forming the storage region, and the manufacturing process can be simplified. Further, according to the first embodiment, by irradiating hydrogen ions from the back surface of the semiconductor substrate, crystal defects are not formed in the channel formation region, so that the influence on the threshold value and the leak current can be suppressed. Further, since the irradiation can be performed with lower energy than that of helium ion irradiation, it can be performed with inexpensive equipment.
  • FIG. 7 is a characteristic diagram showing an impurity concentration distribution in the IGBT region when the storage region (fourth semiconductor region) 21 is formed by hydrogen ion irradiation of the semiconductor device according to the second embodiment.
  • FIG. 8 is a characteristic diagram showing a distribution of electrical characteristics in the IGBT region of the semiconductor device according to the second embodiment.
  • the layout and sectional structure of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate 10 are the same as those of the semiconductor device 30 according to the first embodiment, and the reference numeral 21 in FIGS. It is replaced with 61.
  • FIG. 7 shows the concentration distribution along the cutting line C1-C2 in FIG.
  • FIG. 7 is a concentration distribution of the impurity elements including the inactive impurity elements.
  • FIG. 8 shows the distribution of various electrical characteristics along the cutting line C1-C3 in FIG.
  • FIG. 8 is a distribution of various electrical characteristics in the IGBT region 31 when the storage region 61 is formed by irradiation of hydrogen ions from the back surface 10b of the semiconductor substrate 10.
  • the distribution of various electrical characteristics in the n ++ type emitter region 3 is omitted.
  • the n + type buffer region 23 has a configuration in which the peak value of the impurity concentration is multi-staged.
  • Reference symbols Pb1 to Pb4 are depth positions where the impurity concentration of the n + type buffer region 23 shows a peak value.
  • the distribution of the electrical characteristics in the FWD region 32 in the case of forming the storage region 21 by the hydrogen ion irradiation from the back surface 10b of the semiconductor substrate 10, a p ++ type collector region 24 in FIG. 8 n The distribution is replaced with the ++ type cathode region 26.
  • FIGS. 8A to 8F indicate the net doping concentration, hydrogen concentration, crystal defect density, carrier lifetime, carrier mobility, and effective carrier concentration, respectively.
  • the vertical axis of FIGS. 8A to 8D and 8F is a logarithmic scale
  • FIG. 8E is a linear scale.
  • the horizontal axis of FIGS. 8A to 8F shows the depth from the front surface 10a of the semiconductor substrate 10 on a linear scale.
  • the vertical axis of the logarithmic scale distribution chart is a predetermined value where the intersection with the horizontal axis is 0 or more.
  • the semiconductor device according to the second embodiment differs from the semiconductor device 30 according to the first embodiment in that the storage region 61 contains an n-type impurity other than hydrogen.
  • storage region 61 of the second embodiment contains hydrogen atoms as impurities and, for example, phosphorus (P) atoms as n-type impurities.
  • the hydrogen concentration distribution 61a of the storage region 61 of the second embodiment is similar to that of the storage region 21 of the first embodiment (see FIGS. 4 and 5(b)).
  • the n-type impurities other than hydrogen in the storage region 61 of the second embodiment are introduced, for example, by ion implantation with a range near the range Rp of hydrogen ion irradiation.
  • the n-type impurity concentration distribution 61b other than hydrogen in the storage region 61 of the second embodiment may be a substantially Gaussian distribution having the peak range of the ion implantation range of the n-type impurity in the storage region 61.
  • the trapezoidal distribution may be obtained by performing ion implantation a plurality of times with different acceleration energies.
  • the peak position of the n-type impurity concentration distribution 61b other than hydrogen in the storage region 61 of the second embodiment may be different from the peak position Pc of the hydrogen concentration distribution 61a of the storage region 61 of the second embodiment.
  • the peak value of the n-type impurity concentration distribution 61b other than hydrogen in the storage region 61 of the second embodiment is lower than the peak value Dc of the hydrogen concentration distribution 61a of the storage region 61 of the second embodiment, for example.
  • FIG. 8A shows the net doping concentration distribution of electrically activated donors and acceptors in the semiconductor substrate 10.
  • the net doping concentration distribution of the storage region 61 according to the second embodiment is the net doping concentration distribution 62 a of hydrogen atoms in the storage region 61 and the n-type other than hydrogen in the storage region 61.
  • the distribution is the sum of the net doping concentration distribution 62b of impurities.
  • FIG. 8F shows an effective carrier concentration distribution after hydrogen ion irradiation, phosphorus ion implantation, and donor treatment on the semiconductor substrate 10.
  • the effective carrier concentration distribution of the accumulation region 61 of the second embodiment is the carrier concentration distribution 63 a due to hydrogen atoms in the accumulation region 61 and n other than hydrogen in the accumulation region 61.
  • the carrier concentration distribution 63b due to the type impurities is added together.
  • the hydrogen concentration distribution (FIG. 8B), crystal defect density distribution (FIG. 8C) and carrier lifetime distribution (FIG. 8D) of the semiconductor device according to the second embodiment are the same as those of the first embodiment.
  • the hydrogen concentration distribution (FIG. 5(b)), the crystal defect density distribution (FIG. 5(c)), and the carrier lifetime distribution (FIG. 5(d)) of the semiconductor device 30 according to the above are the same.
  • the effective carrier concentration in the storage region can be increased by the carrier concentration due to the n-type impurity other than hydrogen. Therefore, for example, it is useful when it is desired to reduce the crystal defects (carrier lifetime killer) introduced into the crystal defect region. That is, even if the dose amount of hydrogen ion irradiation is reduced to form the storage region and the crystal defect density of the crystal defect region is reduced, by introducing an n-type impurity other than hydrogen into the storage region, The effective carrier concentration can be increased.
  • the concentration distributions 61b, 62b, 63b of the n-type impurities other than hydrogen in the accumulation region 61 are compared with the distributions near the concentration peaks of the hydrogen concentration distributions 61a, 62a, 63a using FIGS.
  • the hydrogen concentration distribution 61a, 62a, 63a may be wider than the n-type impurity concentration distribution 61b, 62b, 63b other than hydrogen.
  • the peak position Pc of the hydrogen concentration and the peak position of the n-type impurity concentration other than hydrogen are substantially coincident with each other, they may be apart from each other.
  • the peak position Pc of the hydrogen concentration distribution shown in FIG. 8B and the effective carrier concentration peak position of the storage region 61 shown in FIG. 8F are the n-type impurities other than hydrogen. Does not have to match because of the large contribution of.
  • the effective carrier concentration of the storage region 61 shown in FIG. 8F may be substantially uniform in the depth direction Z (depth direction).
  • the peak position Pc of the hydrogen concentration distribution may be located in the p ⁇ type base region 2.
  • FIG. 9 is a sectional view showing a sectional structure of the semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that a storage region 71 formed by hydrogen ion irradiation is separated from the p ⁇ type base region 2.
  • FIG. 10 is a characteristic diagram showing the impurity concentration distribution in the IGBT region when the storage region (fourth semiconductor region) 21 is formed by hydrogen ion irradiation of the semiconductor device according to the third embodiment.
  • FIG. 10 is a concentration distribution of the impurity element including the inactive impurity element.
  • FIG. 11 is a characteristic diagram showing a distribution of electrical characteristics in the IGBT region of the semiconductor device according to the third embodiment.
  • the layout of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate 10 is the same as that of the semiconductor device 30 according to the first embodiment.
  • FIG. 10 shows the concentration distribution along the cutting line C1-C2 in FIG.
  • FIG. 11 shows the distribution of various electrical characteristics along the cutting line C1-C3 in FIG.
  • FIG. 11 is a distribution of electrical characteristics in the IGBT region 31 when the storage region 71 is formed by irradiation of hydrogen ions from the back surface 10b of the semiconductor substrate 10.
  • the distribution of electrical characteristics in the n ++ type emitter region 3 is not shown.
  • the n + type buffer region 23 has a structure in which the peak value of the impurity concentration is multi-staged.
  • Reference symbols Pb1 to Pb4 are depth positions where the impurity concentration of the n + type buffer region 23 shows a peak value.
  • the distribution of the electrical characteristics in the FWD region 32 in the case of forming the storage region 21 by the hydrogen ion irradiation from the back surface 10b of the semiconductor substrate 10, a p ++ type collector region 24 in FIG. 11 n The distribution is replaced with the ++ type cathode region 26.
  • FIGS. 11A to 11F indicate the net doping concentration, hydrogen concentration, crystal defect density, carrier lifetime, carrier mobility, and effective carrier concentration, respectively.
  • the vertical axes of FIGS. 11(a) to 11(d) and 11(f) are logarithmic (log) scales, and FIG. 11(e) is a linear scale.
  • the horizontal axis of FIGS. 11A to 11F shows the depth from the front surface 10a of the semiconductor substrate 10 on a linear scale.
  • the vertical axis of the logarithmic scale distribution chart is a predetermined value where the intersection with the horizontal axis is 0 or more.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the hydrogen concentration distribution in the accumulation region 71 and the p-type impurity concentration distribution in the p ⁇ type base region 2 are separated from each other. is there.
  • the p ⁇ type base region 2 does not include, as an impurity, the hydrogen atoms irradiated to the semiconductor substrate 10 by hydrogen ions for forming the storage region 71 of the third embodiment on the storage region 71 side.
  • the storage region 71 of the third embodiment is formed by hydrogen ion irradiation with an acceleration energy lower than that when forming the storage region 21 of the first embodiment.
  • the peak position Pc′ of the storage region 71 of the third embodiment is located closer to the back surface 10b of the semiconductor substrate 10 than the peak position Pc of the storage region 21 of the first embodiment (see FIGS. 4 and 5).
  • the first concentration distribution 71a that decreases from the peak position Pc′ toward the back surface 10b side of the semiconductor substrate 10 by the amount that the peak position Pc′ of the storage region 71 of the third embodiment shifts toward the back surface 10b side of the semiconductor substrate 10. Is apart from the p-type impurity concentration distribution of the p ⁇ type base region 2.
  • the n ⁇ type drift region 1 having the doping concentration N 0 of the semiconductor substrate 10 is left between the p ⁇ type base region 2 and the storage region 71.
  • the slopes of the first and second concentration distributions 71a and 71b that decrease from the peak position Pc of the accumulation region 71 of the third embodiment toward the front surface 10a side and the back surface 10b side of the semiconductor substrate 10 are the same as those of the first embodiment. This is the same as the first and second concentration distributions 21a and 21b (see FIG. 4) of the accumulation region 21.
  • the affected portion has a distribution shifted to the back surface 10b side of the semiconductor substrate 10.
  • the hydrogen concentration of the semiconductor device according to the third embodiment (FIG. 5B) is a concentration distribution of impurity elements including inactive impurity elements.
  • the acceleration energy of the hydrogen ion irradiation for forming the storage region can be lowered to form the storage region separately from the p ⁇ type base region. it can.
  • the case where the storage region 71 is formed on the back surface side of the semiconductor substrate 10 with respect to the lower end of the gate trench 6 and the lower end of the dummy trench 16 is described as an example with reference to FIG. 9.
  • the upper end or the lower end of the storage region 71 may be located in a region sandwiched by adjacent trenches (gate trench 6 and dummy trench 16).
  • the gate trench portion 5 is not irradiated with hydrogen ions or the irradiation amount is small, adverse effects on the gate insulating film due to hydrogen ion irradiation can be eliminated or reduced.
  • FIG. 12 is a characteristic diagram showing the impurity concentration distribution in the IGBT region when the storage region (fourth semiconductor region) 21 is formed by hydrogen ion irradiation of the semiconductor device according to the fourth embodiment.
  • FIG. 12 shows the concentration distribution along the cutting line C1-C2 in FIG.
  • the layout and sectional structure of the semiconductor device according to the fourth embodiment viewed from the front surface side of the semiconductor substrate 10 are the same as those of the semiconductor device 30 according to the first embodiment, and the reference numeral 2 in FIGS. 2'is replaced.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that a hydrogen concentration distribution showing a predetermined peak value Db at a depth position (peak position) Pb11 in the p ⁇ type base region 2′. Is formed. That is, inside the semiconductor substrate 10, a hydrogen concentration distribution 81a showing a peak value Dc at a peak position Pc in the accumulation region 21 and a hydrogen concentration distribution showing a peak value Db at a peak position Pb11 in the p ⁇ type base region 2′. 81b are formed.
  • step S6 (FIG. 6) is performed twice with different acceleration energies (first and second hydrogen ion implantation step).
  • the donor process (first and second annealing processes) in step S7 may be performed each time the proton irradiation in step S6 is performed.
  • the crystal defects in the p ⁇ type base region 2′ can be recovered by the donor treatment.
  • p - type base region 2 'that hydrogen ions are introduced at a high concentration in, e.g., p of the FWD region 32 - -type base region 2' impurity concentration of the IGBT region 31 p - -type base region 2
  • the impurity concentration is lower than the impurity concentration of, the diffusion depth from the front surface 10a of the semiconductor substrate 10 becomes shallow only in the p ⁇ type base region 2′ of the FWD region 32.
  • the same effect as that of the first embodiment can be obtained. Further, according to the fourth embodiment, p - type base high concentration that the hydrogen ions are introduced into the region, p - crystal defect type base region can be recovered.
  • the present invention is not limited to the above-described embodiments, but can be variously modified without departing from the spirit of the present invention.
  • the manufacturing (manufacturing) method is not limited to the example given in the first embodiment.
  • the order of steps may be exchanged, and, for example, steps S6 and S7 may be performed after step S8, or conversely, steps S2, S3 and step S8 may be performed after steps S6 and S7.
  • the donor-forming process in step S7 may be performed not by the wafer process but also by heating during the soldering to the circuit board.
  • step S5 the n + -type buffer region 23 is irradiated with protons at the same time as or after step S6, and the n + -type buffer region 23 is treated as a donor in step S7. You may go at the same time.
  • the hydrogen ion irradiation is performed on the entire surface of the semiconductor substrate (that is, the entire area of the active region and the edge termination region) has been described as an example.
  • the storage region 21 and the crystal defect region can be selectively formed.
  • the RC-IGBT is described as an example, but the present invention can be applied to a single IGBT and a single diode, and has the same effect.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for power semiconductor devices used for power converters and power supply devices for various industrial machines.

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Abstract

ｐ-型ベース領域（２）の直下に、ｎ型の蓄積領域（２１）が設けられている。蓄積領域（２１）は、不純物として水素ドナーを含み、ｎ-型ドリフト領域（１）よりも高不純物濃度である。蓄積領域（２１）は、半導体基板（１０）の裏面（１０ｂ）からの水素イオン照射により形成される。蓄積領域（２１）の水素濃度のピーク位置（Ｐｃ）は、当該水素イオン照射の飛程位置（Ｐｈ）と同じである。この水素イオン照射により、蓄積領域（２１）と同時に、蓄積領域（２１）よりも半導体基板（１０）の裏面（１０ｂ）側にキャリアライフタイムキラー領域である結晶欠陥領域（１９ａ）が形成される。結晶欠陥領域（１９ａ）の結晶欠陥密度のピーク位置（Ｋｓ）は、蓄積領域（２１）よりも半導体基板（１０）の裏面（１０ｂ）側である。このような蓄積領域（２１）およびキャリアライフタイムキラー領域を備えた半導体装置を提供することができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の半導体装置において、ベース領域とドリフト領域との間に、ＩＧＢＴのオン時に少数キャリアとなる電荷が蓄積される蓄積領域を備えた構造が公知である。ｎチャネル型ＩＧＢＴの場合、蓄積領域はｎ-型ドリフト領域と同導電型で、かつｎ-型ドリフト領域よりも不純物濃度が高いｎ型領域であり、少数キャリアはホール（正孔）である。
　また、不純物として水素（Ｈ）原子を含む蓄積領域と、蓄積領域よりもコレクタ側に配置されたキャリアライフタイムキラー領域と、を備えたＩＧＢＴが提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、蓄積領域をプロトン（Ｈ+）注入により形成し、キャリアライフタイムキラー領域を電子線照射により形成している。また、キャリアライフタイムキラー領域を、軽イオン照射（例えば、下記特許文献２参照。）やヘリウム（Ｈｅ）線照射（例えば、下記特許文献３参照。）により形成する方法が提案されている。
国際公開第２０１８／０３０４４４号 特許第６２７２７９９号公報 特開２０１７－１３５３３９号公報
　この発明は、蓄積領域およびキャリアライフタイムキラー領域を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の深さ方向の内部に、水素ドナーおよび結晶欠陥領域が設けられている。前記水素ドナーは、前記半導体基板のドーパントのドーピング濃度よりも高いドーピング濃度を有する。前記水素ドナーは、前記半導体基板のおもて面から前記半導体基板の深さ方向に予め定められた距離離間した第１深さ位置にドーピング濃度分布のピークを有し、前記第１深さ位置よりも前記半導体基板の裏面側に、前記ピークよりもドーピング濃度が小さいドーピング濃度分布の裾を有する。結晶欠陥領域は、前記半導体基板の深さ方向に、前記第１深さ位置よりも前記半導体基板の裏面側で、前記半導体基板のおもて面側に結晶欠陥密度が最大となる第２深さ位置を有する。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域、第２導電型の第２半導体領域および第３半導体領域が設けられている。前記第２半導体領域は、前記第１半導体領域よりも前記半導体基板のおもて面側に設けられている。前記第３半導体領域は、前記第１半導体領域よりも前記半導体基板の裏面側に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。
　前記半導体基板の内部において、前記第２半導体領域よりも前記半導体基板の裏面側で、前記半導体基板のおもて面に平行な方向に、第１導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第１半導体領域に接する。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が高い。結晶欠陥領域は、前記半導体基板の裏面と前記第４半導体領域との間に設けられている。前記結晶欠陥領域は、前記半導体基板のおもて面側に結晶欠陥密度が最大となる第１深さ位置を有する。
　第１電極は、前記半導体基板のおもて面に設けられている。前記第１電極は、前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記第２電極は、前記第３半導体領域に電気的に接続されている。前記第４半導体領域は、不純物として水素原子を含み、前記半導体基板のおもて面側で水素濃度が最大となる第２深さ位置を含む領域に配置されている。前記結晶欠陥領域の結晶欠陥密度は前記半導体基板中で最大である。
　また、この発明にかかる半導体装置は、上述した発明において、トレンチおよび第３電極をさらに備える。前記トレンチは、前記半導体基板のおもて面から深さ方向に延在して、側壁と前記第２半導体領域とが接し、前記第１半導体領域または前記第４半導体領域に達する。前記第３電極は、前記トレンチの内部に絶縁膜を介して設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記半導体基板のおもて面に平行な方向に前記トレンチに達することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第２半導体領域に接することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域をさらに備える。前記第３半導体領域は、第２導電型である。前記トレンチは、前記半導体基板のおもて面から深さ方向に延在して、側壁が前記第５半導体領域および前記第２半導体領域と接し、前記第１半導体領域に達する。前記第１電極は、前記第５半導体領域および前記第２半導体領域に電気的に接続されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、第１導電型である。前記第３電極は、前記第１電極に電気的に接続されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域と前記第１深さ位置の間に、前記第１半導体領域よりも不純物濃度の高い第１導電型のバッファ領域を備えることを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した半導体装置の製造方法であって、次の特徴を有する。まず、半導体基板の裏面から前記半導体基板の深さ方向に水素イオンを注入する第１水素イオン注入工程を行う。次に、前記半導体基板を第１温度でアニールして、前記第１水素イオン注入工程による水素イオンの注入の最大水素濃度の位置に生成した結晶欠陥を低減させ、前記第１水素イオン注入工程で形成された結晶欠陥の欠陥密度が最大値となる位置を、前記最大水素濃度の位置よりも、前記半導体基板の裏面側に形成する第１アニール工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１水素イオン注入工程の前に、前記半導体基板の深さ方向で前記欠陥密度が最大値となる位置よりも前記半導体基板の裏面側に、前記半導体基板の裏面から水素イオンを注入する第２水素イオン注入工程を行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２水素イオン注入工程では、水素イオンの濃度分布のピークの位置が異なるように、水素イオンを複数回注入することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２水素イオン注入工程の後、前記第１水素イオン注入工程の前に、前記第１温度以上の温度でアニールする第２アニール工程を行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１アニール工程の後、前記半導体基板をチップ化する工程と、前記第１温度よりも低い温度で、チップ化された前記半導体基板を回路基板にはんだ付けするはんだ工程と、を行うことを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した半導体装置の製造方法であって、次の特徴を有する。まず、前記第１半導体領域となる前記半導体基板のおもて面側に、前記第２半導体領域を形成する第１工程を行う。次に、前記半導体基板のおもて面に、前記第２半導体領域に電気的に接続された前記第１電極を形成する第２工程を行う。次に、前記半導体基板の裏面側に前記第３半導体領域を形成する第３工程を行う。
　次に、前記半導体基板の裏面から、前記第２半導体領域よりも前記半導体基板の裏面側で、かつ前記半導体基板のおもて面に平行な方向で前記第２深さ位置に、水素原子をイオン照射する第４工程を行う。次に、熱処理により前記水素原子をドナー化して、前記第２深さ位置を含む領域に、前記第１半導体領域に接して、不純物として前記水素原子を含み、前記第１半導体領域よりも不純物濃度の高い第１導電型の前記第４半導体領域を形成する第５工程を行う。次に、前記半導体基板の裏面に、前記第３半導体領域に電気的に接続された前記第２電極を形成する第６工程を行う。前記第４工程では、イオン照射により前記水素原子の通過領域に結晶欠陥を形成する。前記第５工程では、前記結晶欠陥の密度が最大となる前記第１深さ位置を有する前記結晶欠陥領域を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板のおもて面から深さ方向に延在して、側壁と前記第２半導体領域とが接し、前記第１半導体領域または前記第４半導体領域に達するトレンチと、前記トレンチの内部に絶縁膜を介して設けられた第３電極と、をさらに備える。前記第１工程において、前記トレンチ、前記絶縁膜および前記第３電極を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板のおもて面に平行な方向に前記トレンチに達する前記第４半導体領域を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域に接する前記第４半導体領域を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域をさらに備える。前記第３半導体領域は、第２導電型である。前記トレンチは、前記半導体基板のおもて面から深さ方向に延在して、側壁が前記第５半導体領域および前記第２半導体領域と接し、前記第１半導体領域に達する。前記第１電極は、前記第５半導体領域および前記第２半導体領域に電気的に接続されている。前記第１工程において、前記第５半導体領域を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３半導体領域は、第１導電型であり、前記第３電極は、前記第１電極に電気的に接続されていることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３半導体領域と前記第１深さ位置との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型のバッファ領域を形成することを特徴とする。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、蓄積領域およびキャリアライフタイムキラー領域を備えた半導体装置を提供することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２は、図１の一部を拡大して示す平面図である。 図３は、図２の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図４は、図３の切断線Ｃ１－Ｃ２における濃度分布を示す特性図である。 図５は、図３の切断線Ｃ１－Ｃ３における電気的な諸特性の分布を示す特性図である。 図６は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図７は、実施の形態２にかかる半導体装置のＩＧＢＴ領域における濃度分布を示す特性図である。 図８は、実施の形態２にかかる半導体装置のＩＧＢＴ領域における電気的な諸特性の分布を示す特性図である。 図９は、実施の形態３にかかる半導体装置の断面構造を示す断面図である。 図１０は、実施の形態３にかかる半導体装置のＩＧＢＴ領域における濃度分布を示す特性図である。 図１１は、実施の形態３にかかる半導体装置のＩＧＢＴ領域における電気的な諸特性の分布を示す特性図である。 図１２は、実施の形態４にかかる半導体装置のＩＧＢＴ領域における濃度分布を示す特性図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の一部を拡大して示す平面図である。図２には、半導体基板（半導体チップ）１０の活性領域４１とエッジ終端領域４２との境界付近Ａを示す。
　活性領域４１は、スイッチング制御により半導体装置３０がオン状態になったときに主電流が流れる領域である。活性領域４１は、例えば略矩形状の平面形状を有し、半導体基板１０の略中央部に配置される。活性領域４１と半導体基板１０の端部との間に、活性領域４１の周囲を囲むように、エッジ終端領域４２が設けられていてもよい。図１には、半導体基板１０にエッジ終端領域４２が設けられている場合を示す。
　エッジ終端領域４２は、半導体基板１０のおもて面側の電界を緩和する領域である。エッジ終端領域４２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）、フィールドプレート（Ｆｉｅｌｄ　Ｐｌａｔｅ）およびリサーフ（ＲＥＳＵＲＦ）、またはこれらを組み合わせた耐圧構造が配置される。耐圧とは、半導体装置３０が使用電圧で誤動作や破壊を起こさない上限側の電圧である。
　図１，２に示す実施の形態１にかかる半導体装置３０は、半導体基板１０の活性領域４１に、ＩＧＢＴが設けられたＩＧＢＴ領域３１と、当該ＩＧＢＴに逆並列に接続された還流用ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）が設けられたＦＷＤ領域３２と、を備えるＲＣ－ＩＧＢＴである。ＩＧＢＴ領域３１およびＦＷＤ領域３２は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに隣接している。
　ＩＧＢＴ領域３１において、半導体基板１０のおもて面側には、ＩＧＢＴを構成するｐ-型ベース領域（第２半導体領域）２、ｎ++型エミッタ領域（第５半導体領域）３、ｐ+型コンタクト領域４およびゲートトレンチ部５が設けられている。ゲートトレンチ部５は、トレンチ（以下、ゲートトレンチとする）６、ゲート絶縁膜７およびゲート電極（第３電極）８で構成されたトレンチゲート構造を有する（図３参照）。また、半導体基板１０のおもて面側には、ゲートトレンチ部５と同一のトレンチゲート構造を有するダミートレンチ部１５が設けられている。
　ダミートレンチ部１５は、トレンチ（以下、ダミートレンチとする）１６、ゲート絶縁膜（以下、ダミーゲート絶縁膜とする）１７およびゲート電極（以下、ダミーゲート電極（第３電極）とする）１８で構成されたダミートレンチゲート構造を有する（図３参照）。ダミートレンチ部１５は、ゲートトレンチ部５と同じダミートレンチゲート構造を有していてもよい。この場合、ダミートレンチ部１５のダミートレンチ１６、ダミーゲート絶縁膜１７およびダミーゲート電極１８は、例えば、それぞれ、ゲートトレンチ部５のゲートトレンチ６、ゲート絶縁膜７およびゲート電極８と同一工程で形成される。
　ゲートトレンチ６とダミートレンチ１６とは、ＩＧＢＴ領域３１において第１方向Ｘに交互に繰り返し配置され、例えば第１方向Ｘに最もＦＷＤ領域３２側にダミートレンチ１６が配置されている。ゲートトレンチ６およびダミートレンチ１６は、半導体基板１０のおもて面に平行な方向でかつ第１方向Ｘと直交する方向（以下、第２方向（長手方向）とする）Ｙに延在するストライプ状に設けられている。
　ゲートトレンチ６およびダミートレンチ１６は、活性領域４１から第２方向Ｙに外側（半導体基板１０の端部側（チップ端部側））へ延在して、後述するｐ+型ウェル領域２８の内部で終端している。ゲートトレンチ６は、ダミートレンチ１６よりも第２方向Ｙに外側で終端している。ゲートトレンチ６は、第１方向Ｘに隣り合うゲートトレンチ６と第１方向Ｘに隣り合う端部（長手方向端部）同士を連結させて、Ｕ字状または環状になっていてもよい。
　ゲートトレンチ６の端部同士を連結させた場合、ゲートトレンチ６の連結部は、第１方向Ｘに平行な直線部を有していてもよいし、第２方向Ｙに外側へ凸状に湾曲した曲線部を有していてもよい。第１方向Ｘに最もＦＷＤ領域３２側に配置されたダミートレンチ１６は、第１方向Ｘに隣り合う、ＦＷＤ領域３２のダミートレンチ１６と第１方向Ｘに隣り合う端部同士を連結させてＵ字状または環状になっていてもよい。
　第１方向Ｘに隣り合うゲートトレンチ６とダミートレンチ１６との間（メサ領域）に、ｐ-型ベース領域２、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４が設けられている。また、第１方向Ｘに最もＦＷＤ領域３２に配置された隣り合うダミートレンチ１６間（メサ領域）にも、他のメサ領域と同様に、ｐ-型ベース領域２、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４が配置されている。
　各メサ領域において、ｐ-型ベース領域２、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４は、メサ領域を第１方向Ｘに延在して、第１方向Ｘにメサ領域の両側にそれぞれ隣接するゲートトレンチ６およびダミートレンチ１６まで達している。ｐ-型ベース領域２は、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４よりも第２方向Ｙに外側まで延在している。ｐ-型ベース領域２の当該延在した部分は、半導体基板１０のおもて面に露出されている（図３参照）。ｐ-型ベース領域２の、半導体基板１０のおもて面に露出された部分は、ＩＧＢＴ領域３１およびＦＷＤ領域３２が配置された領域の周囲を囲む。
　ｐ-型ベース領域２は、第２方向Ｙにダミートレンチ１６よりも内側（半導体基板１０の中央部側（チップ中央部側））で終端している。ｎ++型エミッタ領域３およびｐ+型コンタクト領域４は第２方向Ｙに交互に繰り返し隣接して配置され、第２方向Ｙに最も外側にｐ+型コンタクト領域４が配置される。第２方向Ｙに最も外側に配置されたｐ+型コンタクト領域４は、例えば後述するコンタクトホール９ｃの第２方向Ｙの端部を囲む。
　ＦＷＤ領域３２において、半導体基板１０のおもて面側には、ダミートレンチ部１５が設けられている。ＦＷＤ領域３２のダミートレンチ部１５は、ＩＧＢＴ領域３１のダミートレンチ部１５と同様に、ダミートレンチ１６、ダミーゲート絶縁膜１７およびダミーゲート電極１８で構成されており、第２方向Ｙに延在するストライプ状に配置され、第１方向ＸにＩＧＢＴ領域３１のダミートレンチ部１５に隣り合う。
　ダミートレンチ１６は、第１方向Ｘに隣り合うダミートレンチ１６と第１方向Ｘに隣り合う端部同士を連結させてＵ字状または環状にしてもよい。ＦＷＤ領域３２のダミートレンチ１６のピッチ（配置間隔）は、ＩＧＢＴ領域３１のゲートトレンチ６とダミートレンチ１６との繰り返しピッチと略同じである。ＦＷＤ領域３２の隣り合うダミートレンチ１６間（メサ領域）には、ｐ-型ベース領域２が配置されている。
　ＦＷＤ領域３２において、ｐ-型ベース領域２は、ＦＷＤのｐ-型アノード領域として機能する。ｐ-型ベース領域２は、メサ領域のほぼ全域において半導体基板１０のおもて面に露出されている（図３参照）。ｐ-型ベース領域２は、メサ領域を第１方向Ｘに延在して、第１方向Ｘにメサ領域の両側にそれぞれ隣接するダミートレンチ１６まで達している。ＦＷＤ領域３２には、ｎ++型エミッタ領域３およびゲートトレンチ部５は設けられていない。
　ＦＷＤ領域３２にｐ+型コンタクト領域４が設けられていてもよい。この場合、例えば、ｐ+型コンタクト領域４は、後述するコンタクトホール９ｃの第２方向Ｙの端部を囲む位置に選択的に設けられていてもよい。また、ＦＷＤ領域３２の、最もＩＧＢＴ領域３１側のメサ領域のほぼ全域において半導体基板１０のおもて面に設けられるように、第２方向Ｙに直線状にｐ+型コンタクト領域４を延在させてもよい。
　また、活性領域４１において、半導体基板１０のおもて面には、第２方向Ｙにｐ-型ベース領域２よりも外側に、ｐ-型ベース領域２に接して、ｐ+型ウェル領域２８が設けられている。ｐ+型ウェル領域２８は、ｐ-型ベース領域２の、半導体基板１０のおもて面に露出された部分の周囲を囲む。ｐ+型ウェル領域２８は、活性領域４１からエッジ終端領域４２に延在している。
　半導体基板１０のおもて面上には、フィールド酸化膜（不図示）を介してゲートランナー１４ａおよび導電層１４ｂが互いに離れて設けられている。ゲートランナー１４ａおよび導電層１４ｂは、深さ方向Ｚにｐ+型ウェル領域２８に対向する。ゲートランナー１４ａおよび導電層１４ｂは、例えば、ｎ型またはｐ型の不純物がドープされたポリシリコン（ｐｏｌｙ－Ｓｉ）等の導電材料からなる。
　ゲートランナー１４ａは、エッジ終端領域４２の、活性領域４１との境界付近に設けられ、エッジ終端領域４２から活性領域４１へ延在して、後述するエミッタ電極（第１電極）１１の周囲およびゲートパッド１２の周囲をそれぞれ囲む。ゲートランナー１４ａは、深さ方向Ｚに、層間絶縁膜９（図３参照）を挟んで、エミッタ電極１１の外周部、ゲートパッド１２の外周部およびゲート配線層１３の内周部に対向する。
　また、ゲートランナー１４ａは、ゲートトレンチ６の第２方向Ｙの端部または当該端部同士の連結部を覆う。ゲートランナー１４ａは、ゲートトレンチ６の第２方向Ｙの端部または当該端部同士の連結部においてゲートトレンチ部５のゲート電極８に接する。ゲートランナー１４ａには、すべてのゲートトレンチ部５のゲート電極８が接続されている。ゲートランナー１４ａには、ダミートレンチ部１５のダミーゲート電極１８は接続されていない。
　導電層１４ｂは、活性領域４１に、互いに離れて複数設けられている。各導電層１４ｂは、それぞれダミートレンチ１６の第２方向Ｙの異なる端部を覆う。導電層１４ｂ’（１４ｂ）により、ダミートレンチ１６の第２方向Ｙの端部同士の連結部全体が覆われていてもよい。導電層１４ｂは、ダミートレンチ１６の第２方向Ｙの端部または当該端部同士の連結部においてダミーゲート電極１８に接する。
　ダミーゲート電極１８には、導電層１４ｂを介してゲート電位以外の電位が印加される。ここでは、ダミーゲート電極１８にエミッタ電位が印加される場合を例に説明する。ゲート電極８、ダミーゲート電極１８、ゲートランナー１４ａおよび導電層１４ｂは、層間絶縁膜９に覆われている。層間絶縁膜９上には、ＩＧＢＴ領域３１のＩＧＢＴのエミッタ電極１１、ゲートパッド１２およびゲート配線層１３が互いに離れて配置されている。
　エミッタ電極１１は、活性領域４１のうち、ゲートパッド１２が配置された領域を除く領域のほぼ全面を覆う。具体的には、エミッタ電極１１は、例えば、一部を内側（半導体基板１０の中央部側）に凹ませた凹部を有する略矩形状の平面形状をなしてもよい。エミッタ電極１１は、深さ方向Ｚに層間絶縁膜９を挟んで、活性領域４１の中央部からｐ+型ウェル領域２８の内周部までを覆う。
　エミッタ電極１１は、コンタクトホール９ｃを介して、ＩＧＢＴ領域３１のｎ++型エミッタ領域３およびｐ+型コンタクト領域４に接する。また、エミッタ電極１１は、ＦＷＤのアノード電極を兼ねており、コンタクトホール９ｃを介してＦＷＤ領域３２のｐ-型ベース領域２およびｐ+型コンタクト領域４に接する。また、エミッタ電極１１は、コンタクトホール９ｂを介して導電層１４ｂに接する。
　エミッタ電極１１には、導電層１４ｂを介して、すべてのダミーゲート電極１８が電気的に接続される。また、エミッタ電極１１は、エミッタパッドとして機能する。ｐ+型コンタクト領域４の表面領域に、ｐ+型コンタクト領域４よりも不純物濃度の高いｐ++型コンタクト領域（不図示）が配置されている場合、エミッタ電極１１は、コンタクトホール９ｃを介して当該ｐ++型コンタクト領域にも接する。なお、本実施の形態では、ダミーゲート電極１８とエミッタ電極１１とが電気的に接続されているが、ダミーゲート電極１８とエミッタ電極１１とが接続されていなくてもよい。
　ゲートパッド１２は、略矩形状の平面形状を有する。ゲートパッド１２は活性領域４１においてエミッタ電極１１の凹部の内部に配置され、その３辺をエミッタ電極１１に囲まれている。ゲートパッド１２は、残りの１辺においてゲート配線層１３に連結されている。ゲート配線層１３は、エミッタ電極１１から離れてエッジ終端領域４２に配置され、活性領域４１の周囲を囲む。
　また、ゲート配線層１３は、深さ方向Ｚに層間絶縁膜９を挟んでｐ+型ウェル領域２８の外周部を覆う。エミッタ電極１１、ゲートパッド１２およびゲート配線層１３は、例えば、金属を含む同一の電極層がパターニングにより分離されてなる。エミッタ電極１１、ゲートパッド１２およびゲート配線層１３は、例えば一部の領域がアルミニウム（Ａｌ）またはアルミニウム－シリコン（Ａｌ－Ｓｉ）合金である。
　具体的には、エミッタ電極１１、ゲートパッド１２およびゲート配線層１３は、例えば、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）等のチタン化合物からなるバリアメタルと、当該バリアメタル上に積層されたアルミニウムを含む電極層と、の積層構造を有してもよい。また、エミッタ電極１１およびゲート配線層１３は、例えば、コンタクトホール９ｃ，９ａ内にバリアメタルを介してタングステン（Ｗ）等の埋め込み性の高い金属が埋め込まれてなるコンタクトプラグを有する構造であってもよい。
　図１，２では、エミッタ電極１１、ゲートパッド１２およびゲート配線層１３を太線で示し、ゲートランナー１４ａおよび導電層１４ｂを破線で示す。図２において、符号９ａ，９ｂ，９ｂ’，９ｃを付したハッチング領域は、層間絶縁膜９のコンタクトホールである。コンタクトホール９ａには、ゲート配線層１３とゲートランナー１４ａとのコンタクト（電気的接触部）が形成されている。コンタクトホール９ａは、ゲート配線層１３に沿って設けられ、活性領域４１の周囲を囲む。
　コンタクトホール９ｂには、導電層１４ｂとエミッタ電極１１とのコンタクトが形成されている。導電層１４ｂ’（１４ｂ）がダミートレンチ１６の連結部を覆う場合、コンタクトホール９ｂ’（９ｂ）に、導電層１４ｂ’およびｐ+型ウェル領域２８とエミッタ電極１１とのコンタクトが形成されていてもよい。コンタクトホール９ｂは、例えば略矩形状の平面形状を有する。各メサ領域のコンタクトホール９ｃには、半導体基板１０とエミッタ電極１１とのコンタクトが形成されている。コンタクトホール９ｃは例えば第２方向Ｙに同じ長さで延在する直線状の平面形状を有する。
　ＩＧＢＴ領域３１のコンタクトホール９ｃには、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４が露出されている。ＩＧＢＴ領域３１のコンタクトホール９ｃには、ｐ-型ベース領域２およびｐ+型ウェル領域２８は露出されていない。エミッタ電極１１は、ＩＧＢＴ領域３１のコンタクトホール９ｃを介してｎ++型エミッタ領域３およびｐ+型コンタクト領域４に接し、ｐ-型ベース領域２、ｐ+型ウェル領域２８、ｎ++型エミッタ領域３およびｐ+型コンタクト領域４に電気的に接続されている。
　ＦＷＤ領域３２のコンタクトホール９ｃには、ｐ-型ベース領域２およびｐ+型コンタクト領域４が露出されている。ＦＷＤ領域３２のコンタクトホール９ｃには、ｐ+型ウェル領域２８は露出されていない。エミッタ電極１１は、ＦＷＤ領域３２のコンタクトホール９ｃを介してｐ-型ベース領域２およびｐ+型コンタクト領域４に接し、ｐ-型ベース領域２、ｐ+型ウェル領域２８、ｐ-型ベース領域２およびｐ+型コンタクト領域４に電気的に接続されている。
　次に、実施の形態１にかかる半導体装置３０の断面構造について説明する。図３は、図２の切断線Ｂ－Ｂ’における断面構造を示す断面図である。図３には、ＩＧＢＴ領域３１のｎ++型エミッタ領域３を、第１方向Ｘに平行に通る断面を示す。
　図３に示すように、活性領域４１のＩＧＢＴ領域３１において、半導体基板１０のおもて面１０ａ側には、上述したように、ＩＧＢＴを構成するｐ-型ベース領域２、ｎ++型エミッタ領域３、ｐ+型コンタクト領域４（図２参照）およびゲートトレンチ部５と、ダミートレンチ部１５およびｐ+型ウェル領域２８（図２参照）と、が設けられている。活性領域４１のＦＷＤ領域３２において、半導体基板１０のおもて面１０ａ側に、上述したように、ＦＷＤを構成するｐ-型ベース領域２およびダミートレンチ部１５が設けられている。
　ｐ-型ベース領域２は、活性領域４１の全域にわたって、半導体基板１０のおもて面１０ａの表面層に設けられている。ＦＷＤ領域３２のｐ-型ベース領域２は、ＩＧＢＴ領域３１のｐ-型ベース領域２よりも不純物濃度が低くてもよい。例えば、ＩＧＢＴ領域３１のｐ-型ベース領域２は、例えば、半導体基板１０のおもて面１０ａから０．３μｍ程度の深さに３．５×１０19／ｃｍ3程度の不純物濃度のピーク値（最大値）を有し、半導体基板１０のおもて面１０ａから１．８μｍ程度の深さまで達している。
　ＩＧＢＴ領域３１のｐ-型ベース領域２の不純物濃度は、半導体基板１０のおもて面１０ａから浅い深さにおいて、メサ領域の第１方向Ｘの中心付近でトレンチ付近よりも高くなっていてもよい。ＦＷＤ領域３２のｐ-型ベース領域２は、例えば、半導体基板１０のおもて面１０ａから０．３μｍ程度の深さに７×１０16／ｃｍ3以上３×１０17／ｃｍ3以下程度の不純物濃度のピーク値を有し、半導体基板１０のおもて面１０ａから１．８μｍ程度の深さまで達している。
　半導体基板１０のおもて面１０ａからｐ-型ベース領域２よりも深い位置に、ｎ-型ドリフト領域（第１半導体領域）１が設けられている。図示省略するが、ｎ-型ドリフト領域１は、活性領域４１から半導体基板１０の端部（側面）まで延在し、ｐ+型ウェル領域２８よりも外側において半導体基板１０のおもて面１０ａに露出されている。ｎ-型ドリフト領域１の、ｐ+型ウェル領域２８よりも外側の部分に耐圧構造が配置される。
　ｎ++型エミッタ領域３およびｐ+型コンタクト領域４は、ＩＧＢＴ領域３１において、半導体基板１０のおもて面１０ａとｐ-型ベース領域２との間にそれぞれ選択的に設けられ、ｐ-型ベース領域２に接する。ｎ++型エミッタ領域３およびｐ+型コンタクト領域４は、半導体基板１０のおもて面１０ａに露出されている。ｎ++型エミッタ領域３およびｐ+型コンタクト領域４は、例えば、半導体基板１０のおもて面１０ａからの同じ拡散深さを有する。
　ｐ+型コンタクト領域４は、ＦＷＤ領域３２において、半導体基板１０のおもて面１０ａとｐ-型ベース領域２との間に選択的に設けられていてもよい。ｐ+型ウェル領域２８の拡散深さをゲートトレンチ６およびダミートレンチ１６の深さよりも深くして、ゲートトレンチ６およびダミートレンチ１６の底面の一部がｐ+型ウェル領域２８に囲まれていてもよい。ダミートレンチ１６の第２方向Ｙの端部の底面全体がｐ+型ウェル領域２８に囲まれていてもよい。
　ゲートトレンチ部５は、上述したようにゲートトレンチ６、ゲート絶縁膜７およびゲート電極８で構成される。ダミートレンチ部１５は、上述したようにダミートレンチ１６、ダミーゲート絶縁膜１７およびダミーゲート電極１８で構成される。ゲートトレンチ６およびダミートレンチ１６は、半導体基板１０のおもて面１０ａからｎ++型エミッタ領域３およびｐ+型コンタクト領域４と、ｐ-型ベース領域２と、を貫通してｎ-型ドリフト領域１に達する。
　活性領域４１に配置されたすべてのトレンチ（ゲートトレンチ６およびダミートレンチ１６）は同じ深さであってもよい。活性領域４１に配置されたすべてのトレンチは同じピッチ（間隔）で配置されてもよい。ゲート絶縁膜７は、例えば、ゲートトレンチ６の内壁に露出する半導体を酸化または窒化することで形成されてもよい。ゲート電極８は、ゲートトレンチ６の内部に、ゲート絶縁膜７を介して設けられている。
　ゲート電極８は、例えば、ｎ型またはｐ型の不純物が添加されたポリシリコン等の導電材料で形成される。ゲート電極８にゲートしきい値電圧以上の電圧が印加されたときに、ｐ-型ベース領域２の、ゲートトレンチ６に沿った部分にチャネル（ｎ型の反転層）が形成される。ダミーゲート電極１８は、ダミートレンチ１６の内部に、ダミーゲート絶縁膜１７を介して設けられている。ダミーゲート電極１８は、ゲート電極８と同一の材料で形成されてもよい。
　ＩＧＢＴ領域３１のメサ領域においてｐ-型ベース領域２の直下に、ｎ-型ドリフト領域１よりも不純物濃度の高いｎ型の蓄積領域２１が設けられている。ｐ-型ベース領域２の直下とは、ｎ-型ドリフト領域１の、ｐ-型ベース領域２との界面付近である。
　蓄積領域２１は、メサ領域を第１方向Ｘに延在して、第１方向Ｘにメサ領域の両側にそれぞれ隣接するトレンチ（ゲートトレンチ６およびダミートレンチ１６）まで達していることが好ましい。蓄積領域２１が第１方向Ｘにメサ領域の両側にそれぞれ隣接するトレンチ間に達していることで、蓄積領域２１により、第１方向Ｘに隣接するトレンチ間が塞がれ、ｎ-型ドリフト領域１の、トレンチの底面よりもコレクタ側の部分と、メサ領域と、が分離される。この場合、蓄積領域２１は、メサ領域内からゲートトレンチ６およびダミートレンチ１６の底面よりも深い位置まで達していてもよい。蓄積領域２１は、ｐ-型ベース領域２に接していてもよい。図３には、蓄積領域２１がｐ-型ベース領域２に接している場合を示している。
　また、蓄積領域２１は、不純物として水素原子を、半導体基板１０内の他の領域よりも多量に含む。蓄積領域２１中の水素原子は、水素イオン照射により半導体基板１０中に導入され、アニール処理（以下、ドナー化処理とする）によりドナー（以下、水素ドナーとする）化されたものである。すなわち、蓄積領域２１は、水素ドナーを含む。蓄積領域２１は、水素ドナーとして、水素（Ｈ）、酸素（Ｏ）、空孔（Ｖ）がそれぞれ１つ以上クラスター状に結合した、ＶＯＨ複合欠陥を含んでよい。
　蓄積領域２１は、水素ドナーによりｎ-型ドリフト領域１よりもｎ型不純物濃度が高くなっている。蓄積領域２１を形成するための水素イオン照射は、半導体基板１０の裏面１０ｂからｎ-型ドリフト領域１の内部へのプロトン（ｐｒｏｔｏｎ、Ｈ+）、デューテトロン（ｄｅｕｔｅｒｏｎ、Ｄ+）またはトリトン（ｔｒｉｔｏｎ、Ｔ+）の照射であってよい。ここでは、蓄積領域２１をプロトン照射により形成する場合を例に説明する。
　蓄積領域２１は、ＩＧＢＴ領域３１のＩＧＢＴのオン時に少数キャリアとなる電荷（ホール（正孔））をｐ-型ベース領域２の直下に蓄積する機能を有する。このため、ＩＧＢＴ領域３１に蓄積領域２１が設けられていることで、キャリア注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ）効果を高めることができ、ＩＧＢＴ領域３１のＩＧＢＴのオン抵抗を低減させることができる。蓄積領域２１は、厚さ方向（深さ方向Ｚに平行な方向）に、ｐ-型ベース領域２の全域に対向していることが好ましい。
　ＦＷＤ領域３２のメサ領域においてｐ-型ベース領域２の直下に、ＩＧＢＴ領域３１と同様に、蓄積領域２１が設けられていてもよい。ＦＷＤ領域３２に蓄積領域２１が設けられていることで、ＦＷＤ領域３２のｐ-型ベース領域２と、蓄積領域２１、ｎ-型ドリフト領域１および後述するｎ++型カソード領域２６とのｐｎ接合で形成されるＦＷＤの順方向バイアス時に、ｐ-型ベース領域２からｎ-型ドリフト領域１へ少数キャリア（正孔）が過剰に注入されることを抑制することができる。
　ｎ++型エミッタ領域３、ｐ-型ベース領域２、蓄積領域２１に含まれる不純物元素の分布を、図４を用いて説明する。図４は、図３の切断線Ｃ１－Ｃ２における濃度分布を示す特性図である。図４は、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域２１を形成した場合のＩＧＢＴ領域３１の、半導体基板１０のおもて面１０ａから深さ方向Ｚへの不純物元素の濃度分布を示したものである。図４は、活性されていない不純物元素も含めた不純物元素の濃度分布である。
　ｎ++型エミッタ領域３には、ｎ型不純物元素とｐ-型ベース領域２を形成する不純物元素とが、半導体基板１０のおもて面１０ａから深さ方向Ｚに向かって分布している。ｎ++型エミッタ領域３およびｐ-型ベース領域２をそれぞれ形成する不純物元素を半導体基板１０のおもて面１０ａ側からのイオン注入により導入することで、このような不純物元素の濃度分布が得られる。そして、半導体基板１０のおもて面１０ａから活性化されたｎ型不純物元素が多い領域までがｎ++型エミッタ領域３となる。すなわち、半導体基板１０のおもて面１０ａから、ｎ++型エミッタ領域３のｎ型不純物元素の濃度分布とｐ-型ベース領域２のｐ型不純物元素の濃度分布との境界までがｎ++型エミッタ領域３となる。
　半導体基板１０のおもて面１０ａからｎ++型エミッタ領域３より深い領域で、ｐ型不純物元素が活性化された領域までがｐ-型ベース領域２となる。すなわち、ｎ++型エミッタ領域３のｎ型不純物元素の濃度分布とｐ-型ベース領域２のｐ型不純物元素の濃度分布との境界から、ｐ型不純物元素が活性化された領域までがｐ-型ベース領域２となる。本例では、蓄積領域２１を形成する水素は、半導体基板１０のおもて面１０ａに最も近い側ではｐ-型ベース領域２にかかり、それよりも深い領域に存在している。水素をｎ型不純物としての活性化率は高々１％程度であってｐ-型ベース領域２を形成するｐ型不純物元素の活性化率よりもごく低いため、ｐ-型ベース領域２を形成するｐ型不純物元素と水素とが共存する領域のほとんどはｐ-型ベース領域２となる。
　半導体基板１０の裏面１０ｂからの水素イオン照射の飛程Ｒｐだけ離れた深さ位置（以下、飛程位置とする）Ｐｈが、蓄積領域２１の水素濃度がピーク値Ｄｃとなる深さ位置（以下、ピーク位置とする）Ｐｃである。図４の例では、ピーク位置Ｐｃはｐ-型ベース領域２よりも深い位置としている。ｐ-型ベース領域２よりも深い位置に存在する水素により蓄積領域２１が形成される。蓄積領域２１は、半導体基板１０のおもて面１０ａから半導体基板１０の内部に例えば３μｍ以上程度深い位置に配置されている。
　蓄積領域２１を形成する水素濃度分布は、ピーク位置Ｐｃから、半導体基板１０のおもて面１０ａ側および裏面１０ｂ側それぞれへ向かって低くなっている。蓄積領域２１の水素濃度勾配は、ピーク位置Ｐｃから半導体基板１０のおもて面１０ａ側へ向かって低くなる第１濃度分布２１ａの勾配よりも、ピーク位置Ｐｃから半導体基板１０の裏面１０ｂ側へ向かって低くなる第２濃度分布２１ｂ（図５（ｂ）の濃度分布の裾Ｓ）の勾配が緩やかである。なお、蓄積領域２１の水素濃度のピーク位置Ｐｃは、ｐ-型ベース領域２の内部に位置していてもよい。
　また、図３に示すように、半導体基板１０の内部には、蓄積領域２１よりも半導体基板１０の裏面１０ｂ側に、半導体基板１０内の他の領域よりも結晶欠陥密度が高い領域（以下、結晶欠陥領域）１９ａが形成されている。結晶欠陥領域１９ａは、蓄積領域２１を形成するための、半導体基板１０の裏面１０ｂからの水素イオン照射により形成された結晶欠陥２２がその後のドナー化処理により回復されずに残る領域である。
　結晶欠陥領域１９ａは、半導体基板１０の裏面１０ｂからイオン注入された水素原子の通過領域に形成される。図３に両矢印で示す半導体基板１０の裏面１０ｂから蓄積領域２１までの領域が結晶欠陥領域１９ａである。結晶欠陥領域１９ａの結晶欠陥２２の密度がピーク値となる深さ位置（以下、ピーク位置とする）Ｋｓは、水素原子の通過領域内に存在し、蓄積領域２１よりも半導体基板１０の裏面１０ｂ側となる。図３には、結晶欠陥領域１９ａの結晶欠陥２２の密度がピーク値となる箇所を「×」印で示している。
　結晶欠陥領域１９ａ中の結晶欠陥２２は、キャリアの再結合中心（センター）となる欠陥であってよく、空孔（Ｖ）や複空孔（ＶＶ）を主体としてよい。結晶欠陥２２の密度は、再結合中心の密度であってよい。一般的にはドナーやアクセプタなどのドーパントも結晶欠陥に含まれるが、ここでは、結晶欠陥２２を、再結合中心としてキャリアの再結合に主に機能する欠陥とする。結晶欠陥領域１９ａ中の結晶欠陥２２は、キャリアライフタイムキラーとして機能する。
　結晶欠陥領域１９ａは、キャリアライフタイムキラーとして機能する結晶欠陥２２により、半導体基板１０内の他の領域よりもキャリアライフタイムが短いキャリアライフタイムキラー領域である。結晶欠陥領域１９ａのキャリアライフタイムは、蓄積領域２１を形成するための水素イオン照射条件（水素ドーズ量および加速エネルギー）およびドナー化処理条件（熱処理温度および熱処理時間）で制御される。この水素イオン照射条件およびドナー化処理条件は、半導体基板１０の厚さに応じて設定される。ＦＷＤ領域３２において、結晶欠陥領域１９ａは、ｐ-型ベース領域２に近い位置に配置されるほど好ましい。
　ＦＷＤ領域３２に結晶欠陥領域１９ａが設けられていることで、逆回復特性を向上させることができる。また、ＦＷＤ領域３２のＦＷＤの逆方向バイアス時、キャリアがＦＷＤ領域３２のｐ-型ベース領域２に集中することを抑制することができ、破壊耐量を向上させることができる。
　結晶欠陥領域１９ａは、ＦＷＤ領域３２から、ＩＧＢＴ領域３１の、ＦＷＤ領域３２との境界付近まで延在していてもよい。結晶欠陥領域１９ａは、ＩＧＢＴ領域３１およびＦＷＤ領域３２の全体に設けられていてもよい。結晶欠陥領域１９ａは、蓄積領域２１を形成するための水素イオン照射により、蓄積領域２１と同時に形成される。このため、結晶欠陥領域１９ａをＦＷＤ領域３２のみに設ける場合、ＦＷＤ領域３２には、水素イオン照射による蓄積領域２１および結晶欠陥領域１９ａを同時に形成し、ＩＧＢＴ領域３１には、半導体基板１０のおもて面１０ａからのリン（Ｐ）イオン注入により蓄積領域２１のみを形成するようにしてもよい。
　半導体基板１０のおもて面１０ａに、ゲート電極８およびダミーゲート電極１８を覆うように層間絶縁膜９が設けられている。層間絶縁膜９を深さ方向Ｚに貫通して、半導体基板１０、ゲートランナー１４ａおよび導電層１４ｂにそれぞれ達するコンタクトホール９ｃ，９ａ，９ｂが設けられている（図２参照）。層間絶縁膜９上には、コンタクトホール９ｃ，９ａ，９ｂを埋め込むように、エミッタ電極１１が設けられている。上述したように、エミッタ電極１１は、コンタクトホール９ｃ，９ａ，９ｂを介して、それぞれコンタクトホール９ｃ，９ａ，９ｂに露出された領域に接する。
　半導体基板１０の裏面１０ｂの表面層には、半導体基板１０の裏面１０ｂからｎ-型ドリフト領域１よりも浅い位置に、ｎ-型ドリフト領域１に接して、ｎ+型バッファ領域２３が設けられている。ｎ+型バッファ領域２３は、ＩＧＢＴ領域３１からＦＷＤ領域３２にわたって一様な厚さで設けられている。厚さが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で略同じ厚さであることを意味する。
　ｎ+型バッファ領域２３は、ＩＧＢＴ領域３１のＩＧＢＴのオフ時に、ｐ-型ベース領域２と蓄積領域２１（またはｎ-型ドリフト領域１）とｐｎ接合からコレクタ側へ向かって伸びる空乏層がｐ++型コレクタ領域２４に達しないように抑制するフィールドストップ（ＦＳ：Ｆｉｅｌｄ　Ｓｔｏｐ）層として機能してもよい。ｎ+型バッファ領域２３は、半導体基板１０の裏面１０ｂから異なる深さで多段に（複数の）不純物濃度のピーク値を有していてもよい。
　また、半導体基板１０の裏面１０ｂの表面層には、半導体基板１０の裏面１０ｂからｎ+型バッファ領域２３よりも浅い位置に、ｐ++型コレクタ領域（第３半導体領域）２４およびｎ++型カソード領域（第３半導体領域）２６がそれぞれ選択的に設けられている。ｐ++型コレクタ領域２４は、ＩＧＢＴ領域３１に設けられている。ｐ++型コレクタ領域２４のｐ型不純物濃度は、ｎ-型ドリフト領域１のｎ型不純物濃度よりも高い。ｎ++型カソード領域２６は、ＦＷＤ領域３２に設けられている。ｎ++型カソード領域２６のｎ型不純物濃度は、ｎ-型ドリフト領域１のｎ型不純物濃度よりも高い。
　ｎ++型カソード領域２６は、第１方向Ｘにｐ+型コレクタ領域２４と隣接する。ｐ++型コレクタ領域２４とｎ++型カソード領域２６との境界２５ａは、ＩＧＢＴ領域３１とＦＷＤ領域３２との境界と同じ位置であってもよい。この場合、図３に示す符号２５の領域は、ｎ++型カソード領域２６である。ｐ++型コレクタ領域２４とｎ++型カソード領域２６との境界２５ａ’は、ＦＷＤ領域３２内に位置していてもよい。この場合、図３に示す符号２５の領域は、ｐ++型コレクタ領域２４である。
　ｐ++型コレクタ領域２４およびｎ++型カソード領域２６は、半導体基板１０の裏面１０ｂに露出されている。コレクタ電極（第２電極）２７は、半導体基板１０の裏面１０ｂの全体に設けられ、ｐ++型コレクタ領域２４およびｎ++型カソード領域２６に接する。コレクタ電極２７は、カソード電極を兼ねる。実施の形態１にかかる半導体装置３０に用いられる半導体基板１０の半導体材料は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）であってもよいし、窒化ガリウム（ＧａＮ）等の窒化物半導体であってもよい。
　次に、実施の形態１にかかる半導体装置３０の電気的な諸特性の分布について説明する。図５は、図３の切断線Ｃ１－Ｃ３における電気的な諸特性の分布を示す特性図である。図５は、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域２１を形成した場合のＩＧＢＴ領域３１における電気的な諸特性の分布である。図５では、ｎ++型エミッタ領域３における電気的な諸特性の分布を図示省略する。
　また、図５では、ｎ+型バッファ領域２３が多段に不純物濃度のピーク値を有する構成としている。符号Ｐｂ１～Ｐｂ４はｎ+型バッファ領域２３の不純物濃度がピーク値を示す深さ位置である。図示省略するが、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域２１を形成した場合のＦＷＤ領域３２における電気的な諸特性の分布は、図５のｐ++型コレクタ領域２４をｎ++型カソード領域２６に代えた分布となる。
　図５（ａ）～５（ｆ）の縦軸は、それぞれ、ネットドーピング濃度、水素濃度、結晶欠陥密度、キャリアライフタイム、キャリア移動度および実効的なキャリア濃度を示している。図５（ａ）～５（ｄ），５（ｆ）の縦軸は対数（ｌｏｇ）スケールであり、図５（ｅ）は線形（ｌｉｎｅａｒ）スケールである。図５（ａ）～５（ｆ）の横軸には、半導体基板１０のおもて面１０ａからの深さを線形スケールで示している。図５において対数スケールとした分布図の縦軸は、横軸との交点が０以上の所定値である。
　図５（ａ）は、半導体基板１０の、電気的に活性化したドナーおよびアクセプタの正味のドーピング濃度分布（すなわちドナー濃度およびアクセプタ濃度の差分の分布）を示している。本例では、水素濃度のピーク位置Ｐｃはｐ-型ベース領域２よりも深さＺ方向で深い位置にある。そして、水素濃度のピーク位置Ｐｃに、ネットドーピング濃度のピーク（ドナーピーク）値を有する。このピーク位置Ｐｃを含み、かつｎ-型ドリフト領域１よりもネットドーピング濃度が高い領域が蓄積領域２１である。
　なお、上述したように、水素の活性化率は、ｐ-型ベース領域２を形成するｐ型不純物元素の活性化率より一般に低い。このため、水素濃度のピーク位置Ｐｃがｐ型不純物濃度の高い領域と重なるときには、水素濃度のピーク位置Ｐｃがｐ-型ベース領域２内に位置して、ｎ型不純物のネットドーピング濃度のピーク位置は水素濃度のピーク位置Ｐｃと一致しない場合もある。
　図５（ａ）に示すように、半導体基板１０のおもて面１０ａから蓄積領域２１よりも深い位置に設けられたｎ-型ドリフト領域１のドーピング濃度が、半導体基板１０のドーピング濃度Ｎ0と一致している。ｐ++型コレクタ領域２４と蓄積領域２１との間に設けられたｎ-型ドリフト領域１には、半導体基板１０の裏面１０ｂから注入された水素イオンが通過する。ｎ-型ドリフト領域１のドーピング濃度は、ドナー化処理後に残留した水素ドナーにより、半導体基板１０のドーピング濃度Ｎ0よりも高くなっていてもよい。
　図５（ｂ）は、半導体基板１０にイオン注入された水素原子の化学的な濃度を示しており、活性されていない不純物元素も含めた不純物元素の濃度分布である。例えば、原子の化学的な濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定可能である。図５（ｂ）の水素濃度分布は、イオン注入された水素原子をドナー化させるためのアニール処理（ドナー化処理）により拡散させた後の濃度分布となっている。水素原子の拡散の度合は、ドナー化処理の処理時間および温度等に応じて制御される。
　半導体基板１０の水素濃度分布は、半導体基板１０の裏面１０ｂからの水素イオン照射の飛程位置Ｐｈ（図４参照）である位置Ｐｃにおいてピーク値Ｄｃを示している。上述したように、蓄積領域２１は水素濃度のピーク位置Ｐｃを含む領域である。蓄積領域２１の水素濃度のピーク位置Ｐｃは、半導体基板１０の水素濃度分布がピーク値となる深さ位置と略一致する。
　蓄積領域２１の水素濃度分布は、ピーク位置Ｐｃから半導体基板１０の裏面１０ｂ側へ向かって低くなる裾Ｓを有する。水素濃度分布の裾Ｓとは、水素濃度のピーク位置Ｐｃの両側の第１，２濃度分布２１ａ，２１ｂ（図４参照）を比べたときに、濃度勾配が緩やかな第２濃度分布２１ｂを示している。すなわち、半導体基板１０の水素濃度分布は、水素イオンが注入された裏面１０ｂに向かって裾Ｓを引いている。水素濃度分布の裾Ｓは、半導体基板１０の裏面１０ｂまで達していてよい。
　図５（ｃ）は、半導体基板１０への水素イオン照射およびドナー化処理後の、半導体基板１０の結晶欠陥密度を示している。図５（ｃ）に示す結晶欠陥密度分布は、図５（ｂ）に示す水素濃度分布と異なる形状となる。図５（ｃ）に示すように、半導体基板１０の結晶欠陥密度分は、蓄積領域２１よりも半導体基板１０の裏面１０ｂ側のピーク位置Ｋｓでピーク値を示し、半導体基板１０の裏面１０ｂ側へ向かって低くなっている。
　結晶欠陥密度のピーク位置Ｋｓは、水素濃度のピーク位置Ｐｃと一致していない。半導体基板１０の結晶欠陥密度分布は、ピーク位置Ｋｓから半導体基板１０のおもて面１０ａ側へ向かって低くなっていてもよい。この場合、ピーク位置Ｋｓから半導体基板１０の裏面１０ｂ側の結晶欠陥密度よりも、ピーク位置Ｋｓから半導体基板１０のおもて面１０ａ側の結晶欠陥密度が急峻に、単調に低くなっていてもよい。
　水素濃度のピーク位置Ｐｃ近傍では、多量の水素原子が空孔および複空孔等のダングリング・ボンドを終端する。このため、蓄積領域２１内に結晶欠陥は存在しない。また、ゲートトレンチ部５内に結晶欠陥が形成されないように、結晶欠陥密度のピーク位置Ｋｓが設定される。ｎ+型バッファ領域２３内には結晶欠陥密度のピーク位置Ｋｂ近傍に結晶欠陥領域１９ｂが存在してよい。結晶欠陥領域１９ｂはｎ+型バッファ領域２３を形成する際の水素イオン照射によって形成されてもよく、また、ヘリウム（Ｈｅ）原子または白金（Ｐｔ）等の重金属原子のイオン注入によって形成されてもよい。また、結晶欠陥領域１９ｂは、アニール処理により全て回復させることにより存在しなくてもよい。
　図５（ｄ）は、半導体基板１０への水素イオン照射およびドナー化処理後の、半導体基板１０のキャリアライフタイム分布を示している。図５（ｄ）に示すように、半導体基板１０のキャリアライフタイム分布は、図５（ｃ）の半導体基板１０の結晶欠陥密度分布の縦軸を反転させた形状になる。キャリアライフタイムが最小値となる深さ位置Ｋｓ’は、結晶欠陥密度のピーク位置Ｋｓと一致している。蓄積領域２１において、キャリアライフタイムが最大値τ０となっていてよい。
　図５（ｅ）は、半導体基板１０への水素イオン照射およびドナー化処理後の、半導体基板１０の実効的なキャリアの移動度の分布を示している。図５（ｅ）に示すように、半導体基板１０のキャリアの移動度分布は、図５（ｄ）に示す半導体基板１０のキャリアライフタイムが長いほど高く、短いほど低くなっている。すなわち、キャリアライフタイムを低く制御した結晶欠陥領域１９ａにおいて、キャリアの移動度が低くなる。
　図５（ｆ）は、半導体基板１０への水素イオン照射およびドナー化処理後の実効的なキャリア濃度の分布を示している。半導体基板１０の実効的なキャリア濃度は、例えば、拡がり抵抗測定法（ＳＲ測定法）で測定可能である。ＳＲ測定法では、拡がり抵抗を比抵抗に換算して、比抵抗から実効的なキャリア濃度を算出する。比抵抗をρ（Ω・ｃｍ）、移動度をμ（ｃｍ2／（Ｖ・ｓ））、電荷素量をｑ（Ｃ）とすると、実効的なキャリア濃度Ｎ（／ｃｍ3）の算出式は、Ｎ＝１／（μｑρ）であらわされる。ここでは、キャリアの移動度μの理想値を用いている。
　図５（ｆ）に示すように、水素イオン照射による水素原子が通過した結晶欠陥領域１９ａにおいては、実効的なキャリア濃度が全体的に下がっている。一方、水素イオン照射の飛程Ｒｐ近傍においては、水素濃度が高いため、水素原子の終端効果によりディスオーダー状態が緩和され、移動度μが半導体基板１０の結晶欠陥のない結晶状態の値に近づく。このため、蓄積領域２１の実効的なキャリア濃度は、半導体基板１０の実効的なキャリア濃度Ｎ0’よりも高くなる。また、蓄積領域２１内の水素原子は水素ドナーが形成されるため、蓄積領域２１の実効的なキャリア濃度は、水素濃度のピーク位置Ｐｃにおいて部分的に高くなっている。
　次に、実施の形態１にかかる半導体装置３０の製造方法について、図１～６を参照しながら説明する。図６は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
　まず、半導体基板（半導体ウエハ）１０のおもて面１０ａ側に、一般的な方法により所定の素子構造を形成する（ステップＳ１：第１工程）。所定の素子構造とは、活性領域４１のおもて面素子構造、エッジ終端領域４２の耐圧構造、ｐ+型ウェル領域２８、層間絶縁膜９、ゲートランナー１４ａおよび導電層１４ｂである。活性領域４１のおもて面素子構造とは、ＩＧＢＴ領域３１およびＦＷＤ領域３２にそれぞれ上述した配置で設けられたｐ-型ベース領域２、ｎ++型エミッタ領域３、ｐ+型コンタクト領域４、ゲートトレンチ部５およびダミートレンチ部１５である。
　次に、半導体基板１０のおもて面１０ａの、コンタクトホール９ａ～９ｃに露出された部分および層間絶縁膜９の表面に沿ってバリアメタルを形成し（ステップＳ２：第２工程）、コンタクトホール９ａ～９ｃの内部に埋め込むように、バリアメタル上に、おもて面電極を形成する（ステップＳ３：第２工程）。おもて面電極とは、エミッタ電極１１、ゲートパッド１２およびゲート配線層１３である。
　次に、半導体基板１０のおもて面に、エッジ終端領域４２を覆うパッシベーション膜を形成する。次に、半導体基板１０を裏面側から研削していき、半導体装置３０として用いる製品厚さの位置まで研削して、半導体基板１０の厚さを薄くする（ステップＳ４：薄板化）。次に、半導体基板１０の研削後の裏面１０ｂ側に、不純物のイオン注入および不純物活性化のためのアニール処理により所定の半導体領域を形成する（ステップＳ５：第３工程）。
　半導体基板１０の裏面１０ｂ側の所定の半導体領域とは、ｎ+型バッファ領域２３、ｐ++型コレクタ領域２４およびｎ++型カソード領域２６である。ステップＳ５の処理においてｎ+型バッファ領域２３、ｐ++型コレクタ領域２４およびｎ++型カソード領域２６を形成するためにイオン注入する不純物は、例えば、それぞれ水素（Ｈ）原子、ボロン（Ｂ）原子およびリン（Ｐ）原子である。
　ｎ+型バッファ領域２３を形成する際には、半導体基板１０の裏面１０ｂ側から所定の飛程Ｒｐでプロトン（Ｈ+）を照射し、導入したプロトンをドナー化するためのアニール処理（ドナー化処理）を行う。プロトン照射およびドナー化処理は、１回のプロトン照射ごとにドナー化処理を行ってもよいし、プロトンを複数回照射した後に１回のドナー化処理を行ってもよい。プロトン照射は、例えば水素イオンのサイクロトン加速器やファン・デ・グラーフ加速器による照射であってよい。
　次に、半導体基板１０の裏面１０ｂ側から所定の飛程Ｒｐでプロトンを照射する（ステップＳ６：第４工程、第１水素イオン注入工程）。このステップＳ６のプロトン照射は、上述した蓄積領域２１および結晶欠陥領域１９ａを形成するための水素イオン照射に相当する。ステップＳ６のプロトン照射は、例えば水素イオンのサイクロトン加速器やファン・デ・グラーフ加速器による照射であってよい。
　ステップＳ６のプロトン照射により、プロトン照射の飛程位置Ｐｈに高濃度に水素原子が導入される。この高濃度に導入された水素イオン（水素原子）により、半導体結晶中に、蓄積領域２１となるｎ型の不純物領域が形成される。また、ステップＳ６のプロトン照射時、半導体結晶中を水素イオンが高加速エネルギーで通過することで、半導体基板１０の裏面１０ｂからｎ型の不純物領域までのプロトン通過領域に、再結合中心として機能する結晶欠陥２２が形成される。
　ステップＳ６のプロトン照射の飛程Ｒｐは、蓄積領域２１の水素濃度のピーク位置Ｐｃに設定される。ステップＳ６のプロトン照射により形成された結晶欠陥２２の数は、ステップＳ６のプロトン照射の飛程位置Ｐｈよりも手前、すなわちプロトン照射の飛程位置Ｐｈよりも半導体基板１０の裏面１０ｂ側の深さ位置（ピーク位置Ｋｓ：図５参照）で最大となる。プロトン通過領域に結晶欠陥２２が形成されたことは、プロトン通過領域の実効的なキャリア濃度低下としてあらわれる。
　次に、ステップＳ６で導入したプロトンをドナー化するためのアニール処理（ドナー化処理）を行う（ステップＳ７：第５工程、第１アニール工程）。ステップＳ７のドナー化処理によって、プロトン照射の飛程Ｒｐ付近の水素原子がドナー化されて水素ドナーとなり、プロトン照射の飛程Ｒｐ付近に蓄積領域２１が形成される。ステップＳ７のドナー化処理の温度は、ステップＳ５のプロトンのドナー化処理の温度以下で行うことが望ましい。半導体基板１０の裏面１０ｂから蓄積領域２１までのプロトン通過領域に回復されずに残る結晶欠陥２２により結晶欠陥領域１９ａが形成される。
　ここで、ステップＳ６のプロトン照射のドーズ量は、１×１０11／ｃｍ2以上程度であることがよく、好ましくは１×１０12／ｃｍ2以上程度であることがよい。プロトン照射のドーズ量が１×１０12／ｃｍ2以上であれば、プロトン通過領域５１のキャリアライフタイムを短くすることができるとともに、後のステップＳ７のドナー化処理により水素原子がドナー化されて蓄積領域２１となる水素ドナー領域５２が形成される。プロトン照射を高ドーズ量で行うほど、プロトン通過領域５１のキャリアライフタイムが短くなり、水素ドナー領域５２の実効的なキャリア濃度が高くなる。プロトン照射のドーズ量を１×１０14／ｃｍ2以上とすることで、蓄積領域２１の効果を大きくすることができる。
　また、ステップＳ６のプロトン照射およびステップＳ７のドナー化処理は、蓄積領域２１の水素濃度が所定のピーク値Ｄｃとなり、プロトン通過領域５１のキャリアライフタイムが所望の時間となる条件で行う。ステップＳ６のプロトン照射の条件は、半導体基板１０の薄板化後の厚さに応じて調整される。例えば、ステップＳ６のプロトン照射の条件の一例は、次の通りである。
　半導体装置３０が耐圧６００Ｖクラスである場合、半導体基板１０の薄板化後の厚さは６０μｍ程度である。この場合、ステップＳ６のプロトン照射の飛程および加速エネルギーはそれぞれ５８μｍ程度および２．３ＭｅＶ程度であり、分散が２．６μｍ程度になる。このため、例えばプロトン照射のドーズ量を２×１０14／ｃｍ2程度にすれば４×１０15／ｃｍ3程度のピーク濃度の蓄積領域２１を得ることができる。
　半導体装置３０が耐圧８００Ｖクラスである場合、半導体基板１０の薄板化後の厚さは８０μｍ程度である。この場合、ステップＳ６のプロトン照射の飛程および加速エネルギーはそれぞれ７８μｍ程度および２．８ＭｅＶ程度であり、分散が３．６μｍ程度になる。このため、例えばプロトン照射のドーズ量を３×１０14／ｃｍ2程度にすれば４×１０15／ｃｍ3程度のピーク濃度の蓄積領域２１を得ることができる。
　半導体装置３０が耐圧１２００Ｖクラスである場合、半導体基板１０の薄板化後の厚さは１２０μｍ程度である。この場合、ステップＳ６のプロトン照射の飛程および加速エネルギーはそれぞれ１１８μｍ程度および３．５ＭｅＶ程度であり、分散が５．１μｍ程度になる。このため、例えばプロトン照射のドーズ量を４×１０14／ｃｍ2程度にすれば４×１０15／ｃｍ3程度のピーク濃度の蓄積領域２１を得ることが出来る。
　ステップＳ７のドナー化処理においては、例えば、高温（例えば３５０℃以上４５０℃以下程度）のガス雰囲気中で半導体基板１０の全体を数分から数時間程度加熱する。このドナー化処理、また、ステップＳ６のプロトン照射によって半導体基板１０のおもて面１０ａまでプロトンが拡散する、また、注入するとしても、ｐ-型ベース領域２の不純物濃度は１×１０17／ｃｍ3程度であるため、ステップＳ６の上述したプロトン照射条件であれば、プロトンによるｐ-型ベース領域２への悪影響は生じない。
　なお、ステップＳ６の後に、半導体基板１０の裏面１０ｂからのヘリウム原子のイオン注入などにより結晶欠陥領域１９ｂを形成してもよい。ステップＳ７の後に、半導体基板１０の裏面１０ｂに、裏面電極としてコレクタ電極２７を形成する（ステップＳ８：第６工程）。ここまでの工程により、半導体基板１０の内部のネットドーピング濃度、水素濃度、結晶欠陥密度、キャリアライフタイム、キャリア移動度および実効的なキャリア濃度がそれぞれ図５（ａ）～５（ｆ）に示す分布となる。その後、半導体基板（半導体ウエハ）１０をダイシング（切断）して個々のチップ状に個片化することで、図１～５に示す半導体装置３０が完成する。
　個片化された半導体装置３０は、ＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄ）基板等の回路基板に半田付けされる場合がある。このときの半田付け温度は、ステップＳ７のドナー化処理の温度よりも低いことが好ましい。一例として、はんだ付けの温度は、２８０℃以上４００℃以下であってよい。これにより、結晶欠陥２２が水素で終端されることを抑制することができる。
　以上、説明したように、実施の形態１によれば、半導体基板の裏面からの１回の水素イオン照射を、ｐ-型ベース領域の直下を飛程位置として行う。これにより、ｐ-型ベース領域の直下に高濃度に水素イオンが導入され、高濃度に水素イオンが導入された領域に蓄積領域となるｎ型の不純物領域が形成されるとともに、水素イオンの通過領域に結晶欠陥が形成される。水素イオンの通過領域の結晶欠陥密度は、水素イオン照射の飛程位置よりも半導体基板の裏面側の深さ位置で最大となる。その後、水素原子をドナー化するためのアニール処理（ドナー化処理）を行うことで、蓄積領域および結晶欠陥領域が形成される。すなわち、蓄積領域を形成するための１回の水素イオン照射により、蓄積領域および結晶欠陥領域を同時に形成することができ、製造工程を簡略化することができる。さらに、実施の形態１によれば、半導体基板の裏面から水素イオン照射を行うことにより、チャネル形成領域に結晶欠陥が形成されないので、閾値やリーク電流への影響を抑えることが出来る。また、ヘリウムイオン照射に比べて低エネルギーで行えるため、安価な設備で実施が可能となる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の水素イオン照射により蓄積領域（第４半導体領域）２１を形成した場合のＩＧＢＴ領域における不純物濃度分布を示す特性図である。図８は、実施の形態２にかかる半導体装置のＩＧＢＴ領域における電気的な諸特性の分布を示す特性図である。実施の形態２にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトおよび断面構造は、実施の形態１にかかる半導体装置３０と同様であり、図１～３の符号２１を符号６１に代えたものとなる。図７には、図３の切断線Ｃ１－Ｃ２における濃度分布を示す。図７は、活性されていない不純物元素も含めた不純物元素の濃度分布である。図８には、図３の切断線Ｃ１－Ｃ３における電気的な諸特性の分布を示す。
　図８は、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域６１を形成した場合のＩＧＢＴ領域３１における電気的な諸特性の分布である。図８では、ｎ++型エミッタ領域３における電気的な諸特性の分布を図示省略する。また、図８では、ｎ+型バッファ領域２３が多段に不純物濃度のピーク値を有する構成としている。符号Ｐｂ１～Ｐｂ４はｎ+型バッファ領域２３の不純物濃度がピーク値を示す深さ位置である。図示省略するが、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域２１を形成した場合のＦＷＤ領域３２における電気的な諸特性の分布は、図８のｐ++型コレクタ領域２４をｎ++型カソード領域２６に代えた分布となる。
　図８（ａ）～８（ｆ）の縦軸は、それぞれ、ネットドーピング濃度、水素濃度、結晶欠陥密度、キャリアライフタイム、キャリア移動度および実効的なキャリア濃度を示している。図８（ａ）～８（ｄ），８（ｆ）の縦軸は対数（ｌｏｇ）スケールであり、図８（ｅ）は線形（ｌｉｎｅａｒ）スケールである。図８（ａ）～８（ｆ）の横軸には、半導体基板１０のおもて面１０ａからの深さを線形スケールで示している。図８において対数スケールとした分布図の縦軸は、横軸との交点が０以上の所定値である。
　実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置３０と異なる点は、蓄積領域６１が水素以外のｎ型不純物を含んでいる点である。具体的には、図７に示すように、実施の形態２の蓄積領域６１は、不純物として水素原子を含み、かつｎ型不純物として例えばリン（Ｐ）原子を含む。実施の形態２の蓄積領域６１の水素濃度分布６１ａは、実施の形態１の蓄積領域２１と同様である（図４，５（ｂ）参照）。
　実施の形態２の蓄積領域６１の、水素以外のｎ型不純物は、例えば、水素イオン照射の飛程Ｒｐ付近を飛程としたイオン注入により導入される。実施の形態２の蓄積領域６１の、水素以外のｎ型不純物濃度分布６１ｂは、蓄積領域６１内に、ｎ型不純物のイオン注入の飛程をピーク位置とする略ガウス分布であってよい。また、加速エネルギーを変えた複数回のイオン注入などによって略台形の分布となってもよい。
　実施の形態２の蓄積領域６１の、水素以外のｎ型不純物濃度分布６１ｂのピーク位置は、実施の形態２の蓄積領域６１の水素濃度分布６１ａのピーク位置Ｐｃと異なっていてもよい。実施の形態２の蓄積領域６１の、水素以外のｎ型不純物濃度分布６１ｂのピーク値は、例えば、実施の形態２の蓄積領域６１の水素濃度分布６１ａのピーク値Ｄｃよりも低い。
　図８（ａ）は、半導体基板１０の、電気的に活性化したドナーおよびアクセプタの正味のドーピング濃度分布を示している。図８（ａ）に示すように、実施の形態２の蓄積領域６１のネットドーピング濃度分布は、蓄積領域６１中の水素原子によるネットドーピング濃度分布６２ａと、蓄積領域６１中の水素以外のｎ型不純物によるネットドーピング濃度分布６２ｂと、を合算した分布となる。
　図８（ｆ）は、半導体基板１０への水素イオン照射、リンイオン注入およびドナー化処理後の実効的なキャリア濃度の分布を示している。図８（ｆ）に示すように、実施の形態２の蓄積領域６１の実効的なキャリア濃度分布は、蓄積領域６１中の水素原子によるキャリア濃度分布６３ａと、蓄積領域６１中の水素以外のｎ型不純物によるキャリア濃度分布６３ｂと、を合算した分布となる。
　実施の形態２にかかる半導体装置の水素濃度分布（図８（ｂ））、結晶欠陥密度分布（図８（ｃ））およびキャリアライフタイム分布（図８（ｄ））は、それぞれ実施の形態１にかかる半導体装置３０の水素濃度分布（図５（ｂ））、結晶欠陥密度分布（図５（ｃ））およびキャリアライフタイム分布（図５（ｄ））と同様である。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、蓄積領域の実効的なキャリア濃度を、水素以外のｎ型不純物によるキャリア濃度分だけ高くすることができる。このため、例えば、結晶欠陥領域に導入される結晶欠陥（キャリアライフタイムキラー）を少なくしたい場合に有用である。すなわち、蓄積領域を形成するため水素イオン照射のドーズ量を小さくして結晶欠陥領域の結晶欠陥密度を低下させたとしても、蓄積領域に水素以外のｎ型不純物を導入することで、蓄積領域の実効的なキャリア濃度を高くすることができる。
　なお、実施の形態２において、図７，８を用いて蓄積領域６１の水素以外のｎ型不純物の濃度分布６１ｂ、６２ｂ、６３ｂが水素の濃度分布６１ａ、６２ａ、６３ａの濃度ピーク付近の分布よりも広い場合を例に説明したが、水素の濃度分布６１ａ、６２ａ、６３ａが水素以外のｎ型不純物の濃度分布６１ｂ、６２ｂ、６３ｂよりも広い場合であってもよい。水素濃度のピーク位置Ｐｃと水素以外のｎ型不純物濃度のピーク位置とが略一致しているが、離れていてもよい。
　例えば、図８（ｂ）に図示された水素濃度の分布のピーク位置Ｐｃと図８（ｆ）に図示された蓄積領域６１の実効的なキャリア濃度のピーク位置とが、水素以外のｎ型不純物の寄与が大きなために、一致していなくてもよい。或いは、図８（ｆ）に図示された蓄積領域６１の実効的なキャリア濃度は、深さ方向Ｚ（深さ方向）に略一様となっても構わない。また、水素濃度の分布のピーク位置Ｐｃがｐ-型ベース領域２内に位置してもよい。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図９は実施の形態３にかかる半導体装置の断面構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、水素イオン照射により形成される蓄積領域７１がｐ-型ベース領域２から離間している点である。図１０は、実施の形態３にかかる半導体装置の水素イオン照射により蓄積領域（第４半導体領域）２１を形成した場合のＩＧＢＴ領域における不純物濃度分布を示す特性図である。図１０は、活性されていない不純物元素も含めた不純物元素の濃度分布である。
　図１１は、実施の形態３にかかる半導体装置のＩＧＢＴ領域における電気的な諸特性の分布を示す特性図である。実施の形態３にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトは、実施の形態１にかかる半導体装置３０と同様である。図１０には、図９の切断線Ｃ１－Ｃ２における濃度分布を示す。図１１には、図９の切断線Ｃ１－Ｃ３における電気的な諸特性の分布を示す。
　図１１は、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域７１を形成した場合のＩＧＢＴ領域３１における電気的な諸特性の分布である。図１１では、ｎ++型エミッタ領域３における電気的な諸特性の分布を図示省略する。また、図１１では、ｎ+型バッファ領域２３が多段に不純物濃度のピーク値を有する構成としている。符号Ｐｂ１～Ｐｂ４はｎ+型バッファ領域２３の不純物濃度がピーク値を示す深さ位置である。図示省略するが、半導体基板１０の裏面１０ｂからの水素イオン照射により蓄積領域２１を形成した場合のＦＷＤ領域３２における電気的な諸特性の分布は、図１１のｐ++型コレクタ領域２４をｎ++型カソード領域２６に代えた分布となる。
　図１１（ａ）～１１（ｆ）の縦軸は、それぞれ、ネットドーピング濃度、水素濃度、結晶欠陥密度、キャリアライフタイム、キャリア移動度および実効的なキャリア濃度を示している。図１１（ａ）～１１（ｄ），１１（ｆ）の縦軸は対数（ｌｏｇ）スケールであり、図１１（ｅ）は線形（ｌｉｎｅａｒ）スケールである。図１１（ａ）～１１（ｆ）の横軸には、半導体基板１０のおもて面１０ａからの深さを線形スケールで示している。図１１において対数スケールとした分布図の縦軸は、横軸との交点が０以上の所定値である。
　実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、蓄積領域７１の水素濃度分布とｐ-型ベース領域２のｐ型不純物濃度分布とが離間している点である。すなわち、ｐ-型ベース領域２の、蓄積領域７１側に、実施の形態３の蓄積領域７１を形成するために半導体基板１０に水素イオン照射された水素原子が不純物として含まれていない。実施の形態３の蓄積領域７１は、実施の形態１の蓄積領域２１の形成時と比べて低い加速エネルギーの水素イオン照射により形成される。
　実施の形態３の蓄積領域７１のピーク位置Ｐｃ’は、実施の形態１の蓄積領域２１のピーク位置Ｐｃ（図４，５参照）よりも、半導体基板１０の裏面１０ｂ側に位置する。実施の形態３の蓄積領域７１のピーク位置Ｐｃ’が半導体基板１０の裏面１０ｂ側にずれた分だけ、当該ピーク位置Ｐｃ’から半導体基板１０の裏面１０ｂ側へ向かって低くなる第１濃度分布７１ａがｐ-型ベース領域２のｐ型不純物濃度分布から離れている。ｐ-型ベース領域２と蓄積領域７１との間には、半導体基板１０のドーピング濃度Ｎ0を有するｎ-型ドリフト領域１が残される。
　実施の形態３の蓄積領域７１のピーク位置Ｐｃから半導体基板１０のおもて面１０ａ側および裏面１０ｂ側それぞれへ向かって低くなる第１，２濃度分布７１ａ，７１ｂの勾配は、実施の形態１の蓄積領域２１の第１，２濃度分布２１ａ，２１ｂ（図４参照）と同様である。
　実施の形態３にかかる半導体装置のネットドーピング濃度（図１１（ａ））、結晶欠陥密度（図１１（ｃ））、キャリアライフタイム（図１１（ｄ））、キャリア移動度（図１１（ｅ））および実効的なキャリア濃度（図１１（ｆ））は、蓄積領域７１の水素濃度分布のピーク位置Ｐｃ’が半導体基板１０の裏面１０ｂ側にずれた分だけ、蓄積領域７１の水素濃度に影響される部分が半導体基板１０の裏面１０ｂ側にずれた分布となる。実施の形態３にかかる半導体装置の水素濃度（図５（ｂ））は、活性されていない不純物元素も含めた不純物元素の濃度分布である。
　以上、説明したように、実施の形態３によれば、蓄積領域を形成するための水素イオン照射の加速エネルギーを低くして、ｐ-型ベース領域のと離間して蓄積領域を形成することができる。
　なお、実施の形態３においては、図９を用いて蓄積領域７１がゲートトレンチ６の下端およびダミートレンチ１６の下端よりも半導体基板１０の裏面側に形成された場合を例として説明しているが、蓄積領域７１の上端或いは下端が隣り合うトレンチ（ゲートトレンチ６およびダミートレンチ１６）に挟まれた領域にあってもよい。さらに、実施の形態３によれば、ゲートトレンチ部５に水素イオンが照射されない、或いは照射量が少ないため、水素イオン照射によるゲート絶縁膜への悪影響を排除、或いは軽減することができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の構造について説明する。図１２は、実施の形態４にかかる半導体装置の水素イオン照射により蓄積領域（第４半導体領域）２１を形成した場合のＩＧＢＴ領域における不純物濃度分布を示す特性図である。図１２には、図３の切断線Ｃ１－Ｃ２における濃度分布を示す。実施の形態４にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトおよび断面構造は、実施の形態１にかかる半導体装置３０と同様であり、図１～３の符号２を符号２’に代えたものとなる。
　実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ-型ベース領域２’内の深さ位置（ピーク位置）Ｐｂ１１に所定のピーク値Ｄｂを示す水素濃度分布が形成されている点である。すなわち、半導体基板１０の内部に、蓄積領域２１内のピーク位置Ｐｃでピーク値Ｄｃを示す水素濃度分布８１ａと、ｐ-型ベース領域２’内のピーク位置Ｐｂ１１でピーク値Ｄｂを示す水素濃度分布８１ｂと、が形成されている。
　実施の形態４においては、蓄積領域２１内のピーク位置Ｐｃを飛程位置Ｐｈ１とした水素イオン照射と、ｐ-型ベース領域２’内のピーク位置Ｐｂ１１を飛程位置Ｐｈ２とした水素イオン照射と、を行えばよい。すなわち、ステップＳ６のプロトン照射（図６）を異なる加速エネルギーで２回行う（第１，２水素イオン注入工程）。ｐ-型ベース領域２’内のピーク位置Ｐｂ１１を飛程位置Ｐｈ２とする水素イオン照射により、蓄積領域２１内だけでなく、ｐ-型ベース領域２’内にも高濃度に水素イオンが導入される。ステップＳ７のドナー処理（第１，２アニール工程）は、ステップＳ６のプロトン照射を行うごとに行ってもよい。
　ｐ-型ベース領域２’内に高濃度に水素イオンが導入されることで、ドナー化処理によりｐ-型ベース領域２’内の結晶欠陥を回復させることができる。また、ｐ-型ベース領域２’内に高濃度に水素イオンが導入されることで、例えば、ＦＷＤ領域３２のｐ-型ベース領域２’の不純物濃度がＩＧＢＴ領域３１のｐ-型ベース領域２の不純物濃度よりも低い場合に、ＦＷＤ領域３２のｐ-型ベース領域２’のみ、半導体基板１０のおもて面１０ａからの拡散深さが浅くなる。
　以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、ｐ-型ベース領域内に高濃度に水素イオンが導入されることで、ｐ-型ベース領域内の結晶欠陥を回復させることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、作製（製造）方法は実施の形態１で挙げた例に限らない。例えば、工程順を入れ替え、例えば、ステップＳ８の後に、ステップＳ６、Ｓ７を行ってもよく、逆にステップＳ２、Ｓ３やステップＳ８をステップＳ６，Ｓ７の後に行ってもよい。或いは、ステップＳ７のドナー化処理をウェハプロセスでは行わずに、回路基板への半田付けの際の加熱で兼ねることによって行ってもよい。或いは、ステップＳ５のうちのｎ+型バッファ領域２３のプロトン照射を、ステップＳ６のプロトン照射と同時またはステップＳ６の後に行い、ｎ+型バッファ領域２３のドナー化処理をステップＳ７のドナー化処理と同時に行ってもよい。
　また、例えば、上述した各実施の形態では、半導体基板の全面（すなわち活性領域およびエッジ終端領域の全域）に水素イオン照射を行った場合を例に説明しているが、所定領域を覆うマスクを介して水素イオン照射を行うことで、蓄積領域２１および結晶欠陥領域を選択的に形成することができる。また、上述した各実施の形態では、ＲＣ－ＩＧＢＴを例に説明しているが、本発明はＩＧＢＴ単体およびダイオード単体にも適用可能であり、同様の効果を有する。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｎ-型ドリフト領域
　２，２’　　ｐ-型ベース領域
　３　ｎ++型エミッタ領域
　４　ｐ+型コンタクト領域
　５　ゲートトレンチ部
　６　ゲートトレンチ
　７　ゲート絶縁膜
　８　ゲート電極
　９　層間絶縁膜
　９ａ，９ｂ，９ｂ’，９ｃ　コンタクトホール
　１０　半導体基板
　１０ａ　半導体基板のおもて面
　１０ｂ　半導体基板の裏面
　１１　エミッタ電極
　１２　ゲートパッド
　１３　ゲート配線層
　１４ａ　ゲートランナー
　１４ｂ，１４ｂ’　導電層
　１５　ダミートレンチ部
　１６　ダミートレンチ
　１７　ダミーゲート絶縁膜
　１８　ダミーゲート電極
　１９ａ，１９ｂ　結晶欠陥領域
　２１，６１，７１　蓄積領域
　２１ａ，２１ｂ，６１ａ，７１ａ，７１ｂ，８１ａ　蓄積領域の水素濃度分布
　２２　結晶欠陥
　２３　ｎ+型バッファ領域
　２４　ｐ++型コレクタ領域
　２５　ｐ++型コレクタ領域またはｎ++型カソード領域
　２５ａ，２５ａ’　ｐ++型コレクタ領域とｎ++型カソード領域との境界
　２６　ｎ++型カソード領域
　２７　コレクタ電極
　２８　ｐ+型ウェル領域
　３０　半導体装置
　３１　ＩＧＢＴ領域
　３２　ＦＷＤ領域
　４１　活性領域
　４２　エッジ終端領域
　５１，５１’　プロトン通過領域
　５２，５２’　水素ドナー領域
　６１ｂ　蓄積領域内の水素以外のｎ型不純物分布
　６２ａ　蓄積領域中の水素原子によるネットドーピング濃度分布
　６２ｂ　蓄積領域中の水素以外のｎ型不純物によるネットドーピング濃度分布
　６３ａ　蓄積領域中の水素原子によるキャリア濃度分布
　６３ｂ　蓄積領域中の水素以外のｎ型不純物によるキャリア濃度分布
　８１ｂ　ｐ-型ベース領域内の水素濃度分布
　Ｄｂ　ｐ-型ベース領域内の水素濃度のピーク値
　Ｄｃ　蓄積領域の水素濃度のピーク値
　Ｋｂ　ｎ+型バッファ領域内に結晶欠陥密度のピーク位置
　Ｋｓ　結晶欠陥領域内の結晶欠陥密度のピーク位置
　Ｋｓ’　キャリアライフタイムが最小値となる深さ位置
　Ｐｂ１１　ｐ-型ベース領域内の水素濃度のピーク位置
　Ｐｃ，Ｐｃ’　蓄積領域の水素濃度のピーク位置
　Ｐｈ，Ｐｈ１，Ｐｈ２　水素イオン照射の飛程位置
　Ｒｐ　水素イオン照射の飛程
　Ｓ　蓄積領域の水素濃度分布の裾
　Ｘ　半導体基板のおもて面に平行な方向（第１方向）
　Ｙ　半導体基板のおもて面に平行な方向でかつ第１方向と直交する方向（第２方向）
　Ｚ　深さ方向

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板の深さ方向の内部に設けられ、前記半導体基板のドーパントのドーピング濃度よりも高いドーピング濃度を有し、前記半導体基板のおもて面から前記半導体基板の深さ方向に予め定められた距離離間した第１深さ位置にドーピング濃度分布のピークを有し、前記第１深さ位置よりも前記半導体基板の裏面側に、前記ピークよりもドーピング濃度が小さいドーピング濃度分布の裾を有する水素ドナーと、
    　前記半導体基板の深さ方向に、前記第１深さ位置よりも前記半導体基板の裏面側で、前記半導体基板のおもて面側に結晶欠陥密度が最大となる第２深さ位置を有する結晶欠陥領域と、
    　を備えることを特徴とする半導体装置。
  2. 　半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記半導体基板の内部において、前記第１半導体領域よりも前記半導体基板のおもて面側に設けられた第２導電型の第２半導体領域と、
    　前記半導体基板の内部において、前記第１半導体領域よりも前記半導体基板の裏面側に設けられた、前記第１半導体領域よりも不純物濃度の高い第３半導体領域と、
    　前記半導体基板の内部において、前記第２半導体領域よりも前記半導体基板の裏面側で、前記半導体基板のおもて面に平行な方向に、前記第１半導体領域に接して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域と、
    　前記半導体基板の裏面と前記第４半導体領域との間に設けられ、前記半導体基板のおもて面側に結晶欠陥密度が最大となる第１深さ位置を有する結晶欠陥領域と、
    　前記半導体基板のおもて面に設けられ、前記第２半導体領域に電気的に接続された第１電極と、
    　前記半導体基板の裏面に設けられ、前記第３半導体領域に電気的に接続された第２電極と、
    　を備え、
    　前記第４半導体領域は、不純物として水素原子を含み、前記半導体基板のおもて面側で水素濃度が最大となる第２深さ位置を含む領域に配置され、
    　前記結晶欠陥領域の結晶欠陥密度は前記半導体基板中で最大であることを特徴とする半導体装置。
  3. 　前記半導体基板のおもて面から深さ方向に延在して、側壁と前記第２半導体領域とが接し、前記第１半導体領域または前記第４半導体領域に達するトレンチと、
    　前記トレンチの内部に絶縁膜を介して設けられた第３電極と、
    　をさらに備えることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第４半導体領域は、前記半導体基板のおもて面に平行な方向に前記トレンチに達することを特徴とする請求項３に記載の半導体装置。
  5. 　前記第４半導体領域は、前記第２半導体領域に接することを特徴とする請求項２～４のいずれか一つに記載の半導体装置。
  6. 　前記第２半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域をさらに備え、
    　前記第３半導体領域は、第２導電型であり、
    　前記トレンチは、前記半導体基板のおもて面から深さ方向に延在して、側壁が前記第５半導体領域および前記第２半導体領域と接し、前記第１半導体領域に達し、
    　前記第１電極は、前記第５半導体領域および前記第２半導体領域に電気的に接続されていることを特徴とする請求項３～５のいずれか一つに記載の半導体装置。
  7. 　前記第３半導体領域は、第１導電型であり、
    　前記第３電極は、前記第１電極に電気的に接続されていることを特徴とする請求項３～５のいずれか一つに記載の半導体装置。
  8. 　前記第３半導体領域と前記第１深さ位置の間に、前記第１半導体領域よりも不純物濃度の高い第１導電型のバッファ領域を備えることを特徴とする請求項２～７のいずれか一つに記載の半導体装置。
  9. 　半導体基板の裏面から前記半導体基板の深さ方向に水素イオンを注入する第１水素イオン注入工程と、
    　前記半導体基板を第１温度でアニールして、前記第１水素イオン注入工程による水素イオンの注入の最大水素濃度の位置に生成した結晶欠陥を低減させ、前記第１水素イオン注入工程で形成された結晶欠陥の欠陥密度が最大値となる位置を、前記最大水素濃度の位置よりも、前記半導体基板の裏面側に形成する第１アニール工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  10. 　前記第１水素イオン注入工程の前に、前記半導体基板の深さ方向で前記欠陥密度が最大値となる位置よりも前記半導体基板の裏面側に、前記半導体基板の裏面から水素イオンを注入する第２水素イオン注入工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　前記第２水素イオン注入工程では、水素イオンの濃度分布のピークの位置が異なるように、水素イオンを複数回注入することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記第２水素イオン注入工程の後、前記第１水素イオン注入工程の前に、前記第１温度以上の温度でアニールする第２アニール工程を行うことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記第１アニール工程の後、
    　前記半導体基板をチップ化する工程と、
    　前記第１温度よりも低い温度で、チップ化された前記半導体基板を回路基板にはんだ付けするはんだ工程と、を行うことを特徴とする請求項９～１２のいずれか一つに記載の半導体装置の製造方法。
  14. 　半導体基板の内部に設けられた第１導電型の第１半導体領域と、前記半導体基板の内部において、前記第１半導体領域よりも前記半導体基板のおもて面側に設けられた第２導電型の第２半導体領域と、前記半導体基板の内部において、前記第１半導体領域よりも前記半導体基板の裏面側に設けられた、前記第１半導体領域よりも不純物濃度の高い第３半導体領域と、前記半導体基板の内部において、前記第２半導体領域よりも前記半導体基板の裏面側で、前記半導体基板のおもて面に平行な方向に、前記第１半導体領域に接して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域と、前記半導体基板の裏面と前記第４半導体領域との間に設けられ、前記半導体基板のおもて面側に結晶欠陥密度が最大となる第１深さ位置を有する結晶欠陥領域と、前記第２半導体領域に電気的に接続された第１電極と、前記第３半導体領域に電気的に接続された第２電極と、を備え、前記第４半導体領域は、不純物として水素原子を含み、前記半導体基板のおもて面側で水素濃度が最大となる第２深さ位置を含む領域に配置され、前記結晶欠陥領域の結晶欠陥密度は前記半導体基板中で最大である半導体装置の製造方法であって、
    　前記第１半導体領域となる前記半導体基板のおもて面側に、前記第２半導体領域を形成する第１工程と、
    　前記半導体基板のおもて面に、前記第２半導体領域に電気的に接続された前記第１電極を形成する第２工程と、
    　前記半導体基板の裏面側に前記第３半導体領域を形成する第３工程と、
    　前記半導体基板の裏面から、前記第２半導体領域よりも前記半導体基板の裏面側で、かつ前記半導体基板のおもて面に平行な方向で前記第２深さ位置に、水素原子をイオン照射する第４工程と、
    　前記第４工程の後、熱処理により前記水素原子をドナー化して、前記第２深さ位置を含む領域に、前記第１半導体領域に接して、不純物として前記水素原子を含み、前記第１半導体領域よりも不純物濃度の高い第１導電型の前記第４半導体領域を形成する第５工程と、
    　前記半導体基板の裏面に、前記第３半導体領域に電気的に接続された前記第２電極を形成する第６工程と、
    　を含み、
    　前記第４工程では、イオン照射により前記水素原子の通過領域に結晶欠陥を形成し、
    　前記第５工程では、前記結晶欠陥の密度が最大となる前記第１深さ位置を有する前記結晶欠陥領域を形成することを特徴とする半導体装置の製造方法。
  15. 　前記半導体基板のおもて面から深さ方向に延在して、側壁と前記第２半導体領域とが接し、前記第１半導体領域または前記第４半導体領域に達するトレンチと、
    　前記トレンチの内部に絶縁膜を介して設けられた第３電極と、
    　をさらに備え、
    　前記第１工程において、前記トレンチ、前記絶縁膜および前記第３電極を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記半導体基板のおもて面に平行な方向に前記トレンチに達する前記第４半導体領域を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　前記第２半導体領域に接する前記第４半導体領域を形成することを特徴とする請求項１４～１６のいずれか一つに記載の半導体装置の製造方法。
  18. 　前記第２半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域をさらに備え、
    　前記第３半導体領域は、第２導電型であり、
    　前記トレンチは、前記半導体基板のおもて面から深さ方向に延在して、側壁が前記第５半導体領域および前記第２半導体領域と接し、前記第１半導体領域に達し、
    　前記第１電極は、前記第５半導体領域および前記第２半導体領域に電気的に接続され、
    　前記第１工程において、前記第５半導体領域を形成することを特徴とする請求項１５～１７のいずれか一つに記載の半導体装置の製造方法。
  19. 　前記第３半導体領域は、第１導電型であり、
    　前記第３電極は、前記第１電極に電気的に接続されていることを特徴とする請求項１５～１７のいずれか一つに記載の半導体装置の製造方法。
  20. 　前記第３半導体領域と前記第１深さ位置との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型のバッファ領域を形成することを特徴とする請求項１４～１７のいずれか一つに記載の半導体装置の製造方法。
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