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WO2018190150A1 - 固体撮像装置および固体撮像装置の制御方法、並びに電子機器 - Google Patents

固体撮像装置および固体撮像装置の制御方法、並びに電子機器 Download PDF

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Publication number
WO2018190150A1
WO2018190150A1 PCT/JP2018/013627 JP2018013627W WO2018190150A1 WO 2018190150 A1 WO2018190150 A1 WO 2018190150A1 JP 2018013627 W JP2018013627 W JP 2018013627W WO 2018190150 A1 WO2018190150 A1 WO 2018190150A1
Authority
WO
WIPO (PCT)
Prior art keywords
exposure
pixel
pixels
signal
time
Prior art date
Application number
PCT/JP2018/013627
Other languages
English (en)
French (fr)
Inventor
聡子 飯田
雅樹 榊原
頼人 坂野
浅利　直介
滝沢　正明
智彦 朝妻
晶吾 古屋
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US16/490,182 priority Critical patent/US10917591B2/en
Priority to CN201880016205.5A priority patent/CN110383825B/zh
Priority to CN202210659513.8A priority patent/CN115190253A/zh
Publication of WO2018190150A1 publication Critical patent/WO2018190150A1/ja

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
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    • H04N25/583—Control of the dynamic range involving two or more exposures acquired simultaneously with different integration times
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present disclosure relates to a solid-state imaging device, a control method for the solid-state imaging device, and an electronic device, and in particular, expands a dynamic range appropriately for a subject that moves at high speed or a subject that has a large brightness difference between light and dark.
  • the present invention relates to a solid-state imaging device capable of reducing (artifact), a control method for the solid-state imaging device, and an electronic apparatus.
  • the dynamic range can be further expanded by synthesizing an image captured in a long exposure time and an image captured in a short exposure time.
  • the present disclosure has been made in view of such a situation, and in particular, expands a dynamic range appropriately for a subject that moves at high speed or a subject that has a large difference in brightness between light and dark, and reduces moving object distortion (motion artifact). It can be reduced.
  • a solid-state imaging device includes a pixel array unit including a plurality of pixels, and a pixel drive control unit that individually controls exposure for each pixel in at least some of the plurality of pixels. It is a solid-state imaging device.
  • the pixel drive control unit can individually control the exposure start timing and the exposure end timing in the exposure of the plurality of pixels for each pixel.
  • the pixel drive control unit can individually control reset timing, readout timing, exposure start timing, and exposure end timing in exposure of the plurality of pixels in units of pixels.
  • the pixel drive control unit can individually control the number of exposure periods of the exposure unit time in the exposure of the plurality of pixels in units of pixels.
  • the exposure period is temporally equalized in the exposure unit time.
  • the interval can be controlled.
  • the analog-digital converted pixel signal output from the pixel is shifted and added to the previous pixel signal every time exposure is completed. can do.
  • the pixel drive control unit can control the exposure start timing and the exposure end timing in exposure of the plurality of pixels in units of a predetermined number of pixels.
  • the pixel drive control unit may include a control timing table storage unit that stores a plurality of control timing tables including control information for individually controlling exposure of the plurality of pixels in units of pixels. Based on the control information in the control timing table, the exposure of the plurality of pixels can be individually controlled for each pixel.
  • the pixel drive control unit can switch the control timing table stored in the control timing table storage unit at a predetermined time interval.
  • the pixel drive control unit can switch the control timing table stored in the control timing table storage unit every predetermined number of frames.
  • An operation unit that receives a user operation and outputs the received operation signal can be further included, and the pixel drive control unit includes a control timing table stored in the control timing table storage unit, Switching can be performed in accordance with an operation signal from the operation unit.
  • a control method for a solid-state imaging device includes a step of individually controlling exposure for each pixel in at least some of the plurality of pixels of the pixel array unit including a plurality of pixels. This is a method for controlling the apparatus.
  • An electronic apparatus includes an electronic device including a pixel array unit including a plurality of pixels, and a pixel drive control unit that individually controls exposure of each pixel at least for some of the plurality of pixels.
  • Equipment including a pixel array unit including a plurality of pixels, and a pixel drive control unit that individually controls exposure of each pixel at least for some of the plurality of pixels.
  • exposure is individually controlled on a pixel basis for at least some of the plurality of pixels in the pixel array unit including a plurality of pixels.
  • FIG. 3 is a flowchart for explaining exposure control processing by the solid-state imaging device of FIG. 1. It is a block diagram which shows the structural example of the imaging device as an electronic device to which the solid-state imaging device of this indication is applied. It is a figure explaining the usage example of the solid-state imaging device to which the technique of this indication is applied.
  • FIG. 1 shows a schematic configuration of a solid-state imaging device according to the present disclosure.
  • the 1 has a pixel array unit 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array unit 22 is also provided with a time code transfer unit 23 that transfers the time code generated by the time code generation unit 26 to each pixel 21.
  • a pixel drive circuit 24 Around the pixel array unit 22 on the semiconductor substrate 11, there are a pixel drive circuit 24, a DAC (D / A converter) 25, a time code generation unit 26, a vertical drive circuit 27, an output unit 28, and a timing generation circuit 29. Is formed.
  • each of the pixels 21 arranged in a two-dimensional array is provided with a pixel circuit 41 and an ADC 42.
  • the pixel 21 includes a light receiving element (for example, a photo element) in the pixel.
  • a charge signal corresponding to the amount of light received by the diode) is generated, converted into a digital pixel signal SIG, and output.
  • the pixel driving circuit 24 drives the pixel circuit 41 (FIG. 2) in the pixel 21. More specifically, the pixel drive circuit 24 includes a control timing table storage unit 24a.
  • the control timing table storage unit 24a stores a control timing table in which information defining control timings related to driving of the pixel circuits 41 of the plurality of pixels 21 is recorded, and controls the exposure of the pixel circuits 41. The exposure start timing, the exposure end timing, the reset timing, and the readout timing within the exposure unit time, which is a unit time, are recorded.
  • the length of exposure time, the exposure period, and the number of exposures are individually set for each pixel 21 by setting various exposure start timings, exposure end timings, reset timings, and readout timings. be able to.
  • the pixel driving circuit 24 controls the driving of the pixel circuit 41 for each pixel on the basis of information defining the control timing related to the driving of the pixel circuit 41 recorded in the control timing table.
  • the pixel driving circuit 24 may switch the control timing table at a predetermined interval, and is designated according to an operation signal from the operation unit 2 that is operated by the user and outputs an operation signal corresponding to the operation content. Alternatively, the control timing table may be switched.
  • control circuit may be switched to a different control timing table.
  • control timing table may further include a control timing table to be switched next and information specifying the switching timing. In this way, the pixel driving circuit 24 can control the driving of the pixel circuit 41 while switching the control timing table.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies it to each pixel 21.
  • the time code generator 26 generates a time code used when each pixel 21 converts the analog pixel signal SIG into a digital signal (AD conversion), and supplies the time code to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and as many time code transfer units 23 as the number corresponding to the time code generation units 26 are provided in the pixel array unit 22. . That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the time code generated there correspond to each other one to one.
  • the vertical drive circuit 27 performs control to output the digital pixel signal SIG generated in the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29.
  • the digital pixel signal SIG output from the pixel 21 is output from the output unit 28 to the outside of the solid-state imaging device 1.
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Sampling) processing as necessary, and then outputs to the outside.
  • the timing generation circuit 29 includes a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel driving circuit 24, the DAC 25, the vertical driving circuit 27, and the like.
  • the solid-state imaging device 1 is configured as described above. In FIG. 1, as described above, it has been described that all the circuits constituting the solid-state imaging device 1 are formed on one semiconductor substrate 11, but a plurality of circuits constituting the solid-state imaging device 1 are provided.
  • the semiconductor substrate 11 may be arranged separately.
  • FIG. 2 is a block diagram illustrating a detailed configuration example of the pixel 21.
  • the pixel 21 includes a pixel circuit 41 and an ADC (AD converter) 42.
  • the pixel circuit 41 outputs a charge signal corresponding to the received light quantity to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • the ADC 42 includes a comparison circuit 51 and a data storage unit 52.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 with the pixel signal SIG, and outputs an output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become the same (voltage).
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB: positive feedback) 63. Details will be described later with reference to FIG.
  • the data storage unit 52 receives the WR signal indicating the pixel signal writing operation and the RD indicating the pixel signal reading operation from the vertical drive circuit 27.
  • the vertical drive circuit 27 supplies a signal and a WORD signal for controlling the readout timing of the pixel 21 during the readout operation of the pixel signal.
  • the time code generated by the time code generator 26 is also supplied via the time code transfer unit 23.
  • the data storage unit 52 includes a latch control circuit 71 that controls a time code write operation and a read operation based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time code.
  • the latch control circuit 71 is updated every unit time supplied from the time code transfer unit 23 while the Hi (High) output signal VCO is input from the comparison circuit 51.
  • the time code is stored in the latch storage unit 72.
  • the reference signal REF and the pixel signal SIG become the same (voltage) and the output signal VCO supplied from the comparison circuit 51 is inverted to Lo (Low)
  • the supplied time code is written (updated).
  • the time code stored last in the latch storage unit 72 is retained in the latch storage unit 72.
  • the time code stored in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF are equal, and data indicating that the pixel signal SIG was the reference voltage at that time, that is, digitized Represents the light intensity value.
  • the operation of the pixel 21 is changed from the write operation to the read operation.
  • the latch control circuit 71 uses the time code (stored in the latch storage unit 72) when the pixel 21 has reached its own read timing based on the WORD signal that controls the read timing.
  • the digital pixel signal SIG is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time code in the column direction (vertical direction) and supplies it to the output unit 28.
  • the inverted time code when the output signal VCO read from the latch storage unit 72 in the time code read operation is inverted.
  • Digitized pixel data indicating that the pixel signal SIG was the reference voltage at that time is also referred to as AD converted pixel data.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the differential input circuit 61, the voltage conversion circuit 62, and the positive feedback circuit 63 that constitute the comparison circuit 51.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 with the reference signal REF output from the DAC 25, and determines a predetermined value when the pixel signal SIG is higher than the reference signal REF. Outputs a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 forming a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 as a constant current source for supplying a current IB corresponding to an input bias current Vb, and a difference
  • the transistor 86 is configured to output the output signal HVO of the dynamic input circuit 61.
  • Transistors 81, 82, and 85 are configured by NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are configured by PMOS (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the gate of the transistor 81, and the pixel output from the pixel circuit 41 in the pixel 21 is input to the gate of the transistor 82.
  • a signal SIG is input.
  • the sources of the transistors 81 and 82 are connected to the drain of the transistor 85, and the source of the transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gates of the transistors 83 and 84 constituting the current mirror circuit and the drain of the transistor 83, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86.
  • the sources of the transistors 83, 84, and 86 are connected to the first power supply voltage VDD1.
  • the voltage conversion circuit 62 includes, for example, an NMOS transistor 91.
  • the drain of the transistor 91 is connected to the drain of the transistor 86 of the differential input circuit 61, the source of the transistor 91 is connected to a predetermined connection point in the positive feedback circuit 63, and the gate of the transistor 86 is connected to the bias voltage VBIAS. It is connected.
  • the transistors 81 to 86 constituting the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 has a second power supply voltage VDD2 lower than the first power supply voltage VDD1. It is a circuit that operates.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies it to the positive feedback circuit 63.
  • the bias voltage VBIAS may be any voltage that can be converted into a voltage that does not destroy the transistors 101 to 105 of the positive feedback circuit 63 operating at a constant voltage.
  • the positive feedback circuit 63 is inverted when the pixel signal SIG is higher than the reference signal REF based on the converted signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDD2. A comparison result signal is output. Further, the positive feedback circuit 63 increases the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 includes five transistors 101 to 105.
  • the transistors 101, 102, and 104 are composed of PMOS transistors
  • the transistors 103 and 105 are composed of NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62 is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and 105.
  • the sources of the transistors 101 and 104 are connected to the second power supply voltage VDD2, the drain of the transistor 101 is connected to the source of the transistor 102, and the gate of the transistor 102 is also the output terminal of the positive feedback circuit 63. Connected to the drain.
  • the sources of the transistors 103 and 105 are connected to a predetermined voltage VSS.
  • An initialization signal INI is supplied to the gates of the transistors 101 and 103.
  • Transistors 104 and 105 constitute an inverter circuit, and a connection point between their drains is an output terminal from which the comparison circuit 51 outputs an output signal VCO.
  • FIG. 4 shows transition of each signal during the operation of the comparison circuit 51.
  • G86 represents the gate potential of the transistor 86.
  • the reference signal REF is set to a voltage higher than the pixel signals SIG of all the pixels 21, and the initialization signal INI is set to Hi, so that the comparison circuit 51 is initialized.
  • the reference signal REF is applied to the gate of the transistor 81, and the pixel signal SIG is applied to the gate of the transistor 82.
  • the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, most of the current output from the transistor 85 as a current source flows through the transistor 81 to the diode-connected transistor 83.
  • the channel resistance of the transistor 84 having a common gate with the transistor 83 becomes sufficiently low, and the gate of the transistor 86 is maintained at the first power supply voltage VDD1 level, and the transistor 86 is cut off. Therefore, even if the transistor 91 of the voltage conversion circuit 62 is conductive, the positive feedback circuit 63 as a charging circuit does not charge the conversion signal LVI.
  • the transistor 103 since the Hi signal is supplied as the initialization signal INI, the transistor 103 becomes conductive, and the positive feedback circuit 63 discharges the conversion signal LVI. Further, since the transistor 101 is cut off, the positive feedback circuit 63 does not charge the conversion signal LVI via the transistor 102. As a result, the conversion signal LVI is discharged to the predetermined voltage VSS level, the positive feedback circuit 63 outputs the Hi output signal VCO by the transistors 104 and 105 constituting the inverter, and the comparison circuit 51 is initialized.
  • the initialization signal INI is set to Lo and the sweep of the reference signal REF is started.
  • the transistor 86 is turned off to be cut off, and the output signal VCO is Hi signal, so that the transistor 102 is also turned off and cut off.
  • the transistor 103 is also cut off because the initialization signal INI is Lo.
  • the conversion signal LVI maintains the predetermined voltage VSS in the high impedance state, and the Hi output signal VCO is output.
  • the output current of the current source transistor 85 stops flowing through the transistor 81, the gate potentials of the transistors 83 and 84 rise, and the channel resistance of the transistor 84 increases. There, a current flowing through the transistor 82 causes a voltage drop to lower the gate potential of the transistor 86, and the transistor 91 becomes conductive.
  • the output signal HVO output from the transistor 86 is converted into a conversion signal LVI by the transistor 91 of the voltage conversion circuit 62 and supplied to the positive feedback circuit 63.
  • the positive feedback circuit 63 as a charging circuit charges the conversion signal LVI and brings the potential closer to the second power supply voltage VDD2 from the low voltage VSS.
  • the output signal VCO becomes Lo and the transistor 102 is turned on.
  • the transistor 101 is also conducting because the Lo initialization signal INI is applied, and the positive feedback circuit 63 rapidly charges the conversion signal LVI via the transistors 101 and 102 and supplies the potential to the second power supply voltage. Lift up to VDD2.
  • the transistor 91 of the voltage conversion circuit 62 Since the transistor 91 of the voltage conversion circuit 62 has the bias voltage VBIAS applied to the gate, the transistor 91 is cut off when the voltage of the conversion signal LVI reaches a voltage value lower than the bias voltage VBIAS by the transistor threshold value. Even if the transistor 86 remains conductive, the conversion signal LVI is not charged any further, and the voltage conversion circuit 62 also functions as a voltage clamp circuit.
  • the charging of the conversion signal LVI due to the conduction of the transistor 102 is a positive feedback operation that starts with the conversion signal LVI rising to the inverter threshold and accelerates the movement.
  • the transistor 85 that is a current source of the differential input circuit 61 has an enormous number of circuits that operate in parallel in the solid-state imaging device 1, so that the current per circuit is set to be extremely small.
  • the reference signal REF is swept very slowly because the voltage that changes during the unit time at which the time code is switched becomes the LSB step of AD conversion. Therefore, the change in the gate potential of the transistor 86 is slow, and the change in the output current of the transistor 86 driven thereby is slow.
  • the output signal VCO can transition sufficiently rapidly.
  • the transition time of the output signal VCO is a fraction of the unit time of the time code, and is typically 1 ns or less.
  • the comparison circuit 51 of the present disclosure can achieve this output transition time only by setting a small current of 0.1 uA, for example, to the transistor 85 of the current source.
  • FIG. 5 is a circuit diagram showing details of the pixel circuit 41 added to the comparison circuit 51 shown in FIG.
  • the pixel circuit 41 includes a photodiode (PD) 121 as a photoelectric conversion element, a discharge transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • PD photodiode
  • the discharge transistor 122 is used when adjusting the exposure period. Specifically, when the discharge transistor 122 is turned on when it is desired to start the exposure period at an arbitrary timing, the charge accumulated in the photodiode 121 until that time is discharged, so the discharge transistor 122 is turned off. After that, the exposure period starts.
  • the transfer transistor 123 transfers the electric charge generated by the photodiode 121 to the FD 125.
  • the reset transistor 124 resets the charge held in the FD 125.
  • the FD 125 is connected to the gate of the transistor 82 of the differential input circuit 61. Thereby, the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41.
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125, and the drain of the reset transistor 124 is connected to the drain of the transistor 82. Therefore, there is no fixed reset voltage for resetting the charge of FD125. This is because the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF by controlling the circuit state of the differential input circuit 61.
  • the reference signal REF is set to the reset voltage Vrst that resets the charge of the FD 125 from the standby voltage Vstb so far, and the reset transistor 124 is turned on to reset the charge of the FD 125.
  • the initialization signal INI supplied to the gates of the transistors 101 and 103 of the positive feedback circuit 63 is set to Hi, and the positive feedback circuit 63 is set to the initial state.
  • the reference signal REF is raised to the predetermined voltage Vu, and comparison between the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started.
  • the output signal VCO is Hi.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO as described above.
  • the data storage unit 52 stores time data (N-bit DATA [1] to DATA [N]) when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 is turned off (standby voltage Vstb) at time t4 when the signal writing period ends and at the start time of the signal reading period. Pulled down. Thereby, the current consumption of the comparison circuit 51 during the signal readout period is suppressed.
  • the data acquired here is P-phase data at the reset level when performing CDS (Correlated Double Sampling) processing.
  • the reference signal REF is raised to the predetermined voltage Vu
  • the initialization signal INI supplied to the gates of the transistors 101 and 103 is set to Hi
  • the positive feedback circuit 63 is set to the initial state again.
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the comparison between the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started. At this time, since the reference signal REF is larger than the pixel signal SIG, the output signal VCO is Hi.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO.
  • the data storage unit 52 stores time data (N-bit DATA [1] to DATA [N]) when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 is turned off (standby voltage Vstb) at the time t9 which is the start time of the signal reading period after the signal writing period ends. Pulled down. Thereby, the current consumption of the comparison circuit 51 during the signal readout period is suppressed.
  • the data acquired here is D-phase data of the signal level when performing CDS processing.
  • Time t11 is in the same state as time t1 described above, and is driven for the next 1V (one vertical scanning period).
  • P-phase data reset level
  • D-phase data signal level
  • each pixel 21 of the pixel array unit 22 of the solid-state imaging device 1 can perform a global shutter operation in which all the pixels are reset at the same time and all the pixels are exposed at the same time. Since all the pixels can be exposed and read out at the same time, it is usually unnecessary to provide a holding portion that is provided in the pixel and holds the charge until the charge is read out.
  • the configuration of the pixel 21 does not require a selection transistor or the like for selecting a pixel that outputs the pixel signal SIG, which is necessary for the column parallel readout solid-state imaging device.
  • the discharge transistor 122 In the driving of the pixel 21 described with reference to FIG. 6, the discharge transistor 122 is always controlled to be off. However, as shown by a broken line in FIG. 6, an arbitrary exposure period can be set by setting the discharge signal OFG to Hi and turning on the discharge transistor 122 once and then turning it off at a desired time. Is possible.
  • Pixel sharing configuration example> The comparison circuit 51 described so far has been configured such that one ADC 42 is disposed in one pixel 21, but a plurality of pixels 21 may share one ADC 42.
  • FIG. 7 shows a configuration example of the comparison circuit 51 in the case where one ADC 42 is shared by the four pixels 21 of the pixel 21A, the pixel 21B, the pixel 21C, and the pixel 21D.
  • the four pixels 21 of the pixel 21A, the pixel 21B, the pixel 21C, and the pixel 21D have, for example, a layout of 2 pixels ⁇ 2 pixels as shown in the left part of FIG. 7, and 2 pixels ⁇ 2 pixels that share the ADC 42 Are arranged in a two-dimensional array.
  • pixel circuits 41A to 41D are provided for the four pixels 21A to 21D, and a photodiode 121q, a discharge transistor 122q, and a transfer transistor 123q are individually provided for the pixel circuits 41A to 41D. ing. On the other hand, the reset transistor 174 and the FD 175 are shared by the four pixels 21A to 21D.
  • four pixels including a pixel 21A, a pixel 21B, a pixel 21C, and a pixel 21D are two-dimensionally arranged in two columns both in the column direction and the row direction.
  • An example in which a pixel group is configured and an example in which a plurality of unit pixel groups are two-dimensionally arranged in both the column direction and the row direction to configure a pixel array are shown.
  • the unit pixel group includes pixels 21A to 21D therein.
  • the pixels 21A to 21D constituting the unit pixel group share one ADC 42. That is, the unit pixel group includes one ADC 42 therein, and the pixel ADC 42 is shared by the pixels 21A to 21D.
  • FIG. 7 shows an equivalent circuit diagram of the unit pixel group in which the four pixels 21A to 21D share one ADC 42. In the right part of FIG.
  • the pixel 21A includes a pixel circuit 41A, and the pixel 21A is shared by four pixels 21A to 21D constituting the unit pixel group, FD175,
  • the ADC 42 includes a reset transistor 174 and an ADC 42, and the ADC 42 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit 63 that constitute the comparison circuit 51.
  • the pixel 21B includes the pixel circuit 41B, and the pixel 21B is shared by the four pixels 21A to 21D constituting the unit pixel group. , FD 175, reset transistor 174, and ADC 42, which includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit 63 that constitute the comparison circuit 51.
  • the pixel 21C includes a pixel circuit 41C, and the pixel 21C is shared by four pixels 21A to 21D constituting the unit pixel group. , FD 175, reset transistor 174, and ADC 42, which includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit 63 that constitute the comparison circuit 51.
  • the pixel 21D includes a pixel circuit 41D, and the pixel 21D is shared by the four pixels 21A to 21D constituting the unit pixel group. , FD 175, reset transistor 174, and ADC 42, which includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit 63 that constitute the comparison circuit 51.
  • circuit configuration shown in FIG. 3 is adopted as the circuit configuration of the comparison circuit 51, but other circuit configurations may be adopted.
  • Exposure control of pixel shared pixels As described above, in the solid-state imaging device 1 of the present disclosure, exposure can be controlled in units of pixels.
  • the pixel driving circuit 24 may control the exposure for each of the four pixels 21 that are shared by the pixel by using a control timing table registered in advance in the control timing table storage unit 24a.
  • the pixel drive circuit 24 classifies the pixels 21 arranged in a two-dimensional array in the pixel array unit 22 into four types in the unit of 2 pixels ⁇ 2 pixels described above, and each of the four types of pixels 21.
  • the exposure of the pixel 21 can be controlled by the control timing table corresponding to.
  • the number of types for classifying pixels is not limited to four, and may be other numbers.
  • the control regarding exposure may control all the pixels individually, and may control some pixels individually.
  • the horizontal right direction indicates the passage of time
  • the P-phase data is read by resetting indicated by a black square mark.
  • 4 is a timing chart showing the timing at which exposure is completed at a white square mark and the D-phase data is read out.
  • the timing process indicated by the black square mark is simply referred to as a reset process
  • the timing process indicated by the white square mark is simply referred to as a read process.
  • a strip mark with a pattern provided between a black square mark and a white square mark indicates the exposure period. Further, the mark of the exposure period with the same color indicates that the exposure period has the same length. Further, in the lower part of FIG. 8, the exposure period when the horizontal length is one exposure unit time is shown in a frame corresponding to the layout of the pixels 21A to 21D. Therefore, as long as the same control timing table is continuously used, exposure is repeatedly controlled with a control pattern of exposure unit time.
  • the pixel 21A starts exposure when the transfer transistor 123 is turned off by the transfer signal TX at a timing immediately after that.
  • the transfer transistor 123 is turned on by the transfer signal TX, whereby the exposure is completed and the reading process is performed. For this reason, the pixel 21A has an exposure period from the timing after the reset process at time t1 to time t8.
  • the pixel 21B is not exposed when the transfer transistor 123 is turned on by the transfer signal TX after the reset process is performed at time t2, and at the timing immediately after the reset process is performed again at time t7. Exposure is started when the transfer transistor 123 is turned off by the transfer signal TX, and at time t9, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX, and reading processing is performed. Therefore, the exposure period of the pixel 21B is a period from the timing after the reset process at the time t7 to the time t9.
  • the pixel 21C is not exposed by turning on the transfer transistor 123 by the transfer signal TX, and at a timing immediately after the reset process is performed again at time t6. Exposure is started when the transfer transistor 123 is turned off by the transfer signal TX. At time t10, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX, and reading processing is performed. For this reason, the pixel 21C has an exposure period of time t10 from the timing after the reset process at time t6.
  • the pixel 21D is reset at time t4 and immediately after the reset process is performed, exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and the read process is performed at time t5. Thereafter, the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and reset processing is performed at time t11. For this reason, the pixel 21D has the exposure period from the timing after the reset process at the time t4 to the time t5.
  • the entire period of one exposure unit time is the exposure period
  • the period of about 1/3 from the end of one exposure unit time is exposed.
  • the pixel 21C has an exposure period of about 2/3 from the end of one exposure unit time
  • the pixel 21D has an exposure period of about 1/6 from the beginning of one exposure unit time. Period.
  • the timing and length of the exposure period can be individually controlled in each of the four pixels shared by the pixels.
  • the reset process and the read process are not at the same timing because the ADC 42 is shared by the four pixels 21 due to pixel sharing. If the ADC 42 is provided for each pixel, the same timing can be used.
  • the timing at which the reset process, the readout process, the exposure start timing, and the transfer signal TX that is the exposure end timing are controlled to turn on or off the transfer transistor 123 shown in FIG.
  • the information shown is stored in the control timing table storage unit 24a for each pixel 21, and the pixel driving circuit 24 controls the operation of the pixel circuit 41 of each pixel 21 based on the information in this control timing table.
  • the above-described exposure control for each pixel 21 is realized.
  • the pixel 21A starts exposure by the transfer transistor 123 being turned off by the transfer signal TX, and the transfer is performed at the time t25.
  • the transfer transistor 123 is turned on by the signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading process is performed. Is made.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t33, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX, and the third reading is performed. Processing is done.
  • the pixel 21B starts exposure by the transfer transistor 123 being turned off by the transfer signal TX, and the transfer is performed at the time t26.
  • the transfer transistor 123 is turned on by the signal TX, the exposure is completed, and the first reading process is performed.
  • the pixel 21C starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and transfers at time t27.
  • the transfer transistor 123 is turned on by the signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading process is performed. Is made.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t35, the exposure is finished by turning on the transfer transistor 123 by the transfer signal TX. Read processing is performed.
  • the pixel 21D starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and the transfer is performed at the time t28.
  • the transfer transistor 123 is turned on by the signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading process is performed. Is made.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t36, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Read processing is performed.
  • exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and exposure is ended by turning on the transfer transistor 123 by the transfer signal TX.
  • the exposure period until the second reading process is performed is referred to as a second exposure period.
  • the second reading process is performed, the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, the exposure is finished by turning on the transfer transistor 123 by the transfer signal TX,
  • the exposure period until the third readout process is performed is referred to as a third exposure period.
  • the first to third exposure periods are the same in any of the pixels 21A to 21D.
  • the pixel 21A starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t63, When the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed and the reading process is performed.
  • the pixel 21A has a single exposure unit time as an exposure period.
  • the pixel 21B starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t56.
  • the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure, and at time t60, the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the pixel 21 ⁇ / b> B repeats the exposure in a period substantially divided into three for one exposure unit time three times.
  • the pixel 21C starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t58, When the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure, and at time t65, the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the pixel 21D starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t55.
  • the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t59, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Is read out.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t61, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Is read out.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t62, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Is read out.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure, and at time t66, the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the sixth readout Processing is done.
  • the pixel 21 ⁇ / b> D is subjected to six exposures in a period divided into approximately six equal parts for one exposure unit time.
  • the pixel 21A to 21D has been described as an example in which the number of exposures in the exposure period is set to a plurality of times and the exposure period is controlled at equal intervals. However, the number of exposures and the timing may be different.
  • the pixel 21A starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t88.
  • the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the pixel 21B starts the exposure by turning off the transfer transistor 123 by the transfer signal TX, and at the time t90.
  • the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure, and at time t92, the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done. Further, thereafter, at time t95, a third reading process is performed.
  • the pixel 21C starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t86.
  • the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t96, the exposure is finished by turning on the transfer transistor 123 by the transfer signal TX, and the third Is read out.
  • the pixel 21D starts exposure by turning off the transfer transistor 123 by the transfer signal TX, and at time t85, When the transfer transistor 123 is turned on by the transfer signal TX, the exposure is completed, and the first reading process is performed.
  • the transfer transistor 123 is turned off by the transfer signal TX to start exposure.
  • the transfer transistor 123 is turned on by the transfer signal TX to complete the exposure, and the second reading is performed. Processing is done.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t93, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Is read out.
  • the exposure is started by turning off the transfer transistor 123 by the transfer signal TX, and at time t97, the exposure is completed by turning on the transfer transistor 123 by the transfer signal TX. Is read out.
  • the pixels 21A to 21D have different numbers of exposures for one exposure unit time. It is possible to realize exposure control at different timings and in different length periods.
  • the following exposure control is possible in the solid-state imaging device 1 of the present disclosure. That is, the exposure control of at least one or more pixels 21 among the plurality of photoelectric conversion units sharing the ADC 42 is different from the exposure time of the other photoelectric conversion units, and the exposure control has a different exposure end time. Is possible.
  • the exposure period can be switched, and for example, it can be changed by 2 n times for each pixel.
  • the handling signal amount can be further increased. Can be increased.
  • the dynamic range is calculated as follows in each of the following states.
  • the pixel signal read out by a plurality of exposures is AD-converted by the ADC 42 for each pixel, it is possible to generate a composite image only by shifting and adding the result, thereby preventing an increase in memory.
  • Shift addition is a process in which pixel signals composed of binary codes are shifted left (in other words, multiplied by a power of 2) and added.
  • the shift amount is set to a value corresponding to the exposure time ratio (exposure ratio).
  • each exposure time of the pixels 21A to 21D be Ea, Eb, Ec, and Ed.
  • values satisfying the following expressions (1) to (3) are set.
  • the ratio of the other exposure time to the minimum exposure time (exposure ratio) is set to a power of 2 (2, 4 and 8)
  • multiplication can be performed by shift addition.
  • the pixel signal from the pixel 21B is shifted to the left by 1 bit.
  • the pixel signal from the pixel 21C is shifted left by 2 bits, and the pixel signal from the pixel 21D is shifted left by 3 bits.
  • the pixel signal from the pixel 21A is not shifted.
  • the exposure ratio is a power of 2
  • the exposure ratio may be set to a value other than a power of 2. If the exposure ratio is not a power of 2, the exposure ratio may be multiplied.
  • the signal processing related to the shift addition described above is based on the premise that all pixel signals are not saturated, and the level of the pixel signal is a logic full-scale value or a code corresponding to the full-scale value. In the case where the pixel signal is saturated, such as output, it is more desirable to add a process of discarding data without performing addition or shifting.
  • a control timing table is provided and stored in the control timing table storage unit 24a, for example, a predetermined time such as a predetermined number of frames. It may be switched at intervals, or may be switched and used by a switching operation of the operation unit 2 by the user.
  • step S31 the pixel driving circuit 24 reads a predetermined control timing table from the control timing table storage unit 24a.
  • step S32 the pixel drive circuit 24 executes a reset process of the pixel 21 based on information in the control timing table.
  • step S33 the pixel drive circuit 24 determines whether or not the current timing is the exposure start timing based on the information in the control timing table.
  • step S32 if the current timing is the exposure start timing, the process proceeds to step S36.
  • step S36 the pixel drive circuit 24 turns off the transfer transistor 123 by the transfer signal TX and sets the exposure state.
  • step S37 the pixel drive circuit 24 determines whether or not the current timing from the timing generation circuit 29 is the exposure end timing based on the information in the control timing table.
  • step S37 if the current timing is not the exposure end timing, the process returns to step S36. That is, until the exposure end timing is reached, the processes in steps S36 and S37 are repeated and the exposure state is continued.
  • step S37 If it is determined in step S37 that it is the exposure end timing, the process proceeds to step S38.
  • step S38 the pixel driving circuit 24 turns on the transfer transistor 123 by the transfer signal TX, and executes the reading process of the pixel 21.
  • step S39 the pixel drive circuit 24 determines whether or not one exposure unit time has elapsed based on the information in the control timing table. If not, the process returns to step S33.
  • step S39 If it is determined in step S39 that the exposure unit time for one time has elapsed, the process proceeds to step S42.
  • step S33 determines whether it is the exposure start timing. If it is determined in step S33 that it is not the exposure start timing, the process proceeds to step S40.
  • step S40 the pixel drive circuit 24 determines whether or not the exposure unit time for one time has elapsed based on the information in the control timing table. If not, the process proceeds to step S34.
  • step S34 the pixel drive circuit 24 determines whether or not the current timing is the exposure start timing based on the information in the control timing table.
  • step S34 If it is not the exposure start timing in step S34, the process returns to step S40.
  • step S32 if the start of exposure is instructed immediately after the first reset of the exposure unit time for one time, which is the process of step S32, the process proceeds to step S36, and exposure is started immediately.
  • steps S34 and S40 when the start of exposure is not instructed immediately after the first reset, the process proceeds to steps S34 and S40, and one exposure unit time has elapsed. Until this is done, the processes of steps S40 and S34 are repeated.
  • step S34 If it is determined that the exposure start timing is reached in step S34 before the exposure unit time for one time elapses, the process proceeds to step S35.
  • step S35 the pixel drive circuit 24 executes a reset process of the pixel 21 based on the information in the control timing table, and the process proceeds to step S36.
  • step S40 If it is determined in step S40 that the exposure unit time for one time has elapsed, the process proceeds to step S41.
  • step S41 the pixel drive circuit 24 executes a reset process of the pixel 21 based on the information in the control timing table, and the process proceeds to step S42.
  • steps S33 to S40 are repeated until one exposure unit time has elapsed.
  • step S41 If one exposure unit time has elapsed or one exposure unit time has elapsed and the reset process is performed in step S41, the process proceeds to step S42.
  • step S42 the pixel drive circuit 24 determines whether or not the process is finished. If the process is not finished, the process proceeds to step S43.
  • step S43 the pixel drive circuit 24 determines whether it is time to switch the control timing table. For example, after the operation unit 2 is operated and an operation signal for switching to a predetermined control timing table is supplied, or after a predetermined time has passed in the information described in the control timing table used until immediately before, If it is instructed to use another predetermined control timing table, the pixel drive circuit 24 determines that the control timing table is to be switched, and the process proceeds to step S44.
  • step S44 the pixel drive circuit 24 reads out the control timing table to be switched from among the control timing tables stored in the control timing table storage unit 24a, and the process returns to step S32. Is repeated.
  • step S43 determines whether it is the timing to switch the control timing table. If it is determined in step S43 that it is not the timing to switch the control timing table, the process in step S44 is skipped. In this case, the currently read control timing table continues to be used as it is.
  • step S42 If the end of the process is instructed in step S42, the process ends.
  • the above-described pixels 21A to 21D can be individually controlled, so that a wide dynamic range can be realized in all regions.
  • a composite image can be generated simply by shifting and adding the results, and an increase in memory can be prevented.
  • the discharge transistor 122 is used to realize the same operation. Also good. By using the discharge transistor 122, the degree of freedom in exposure control can be increased.
  • the ADC 42 may be outside the pixel, or may have a configuration other than the ADC 42 as long as AD conversion is possible.
  • the solid-state imaging device 1 described above can be applied to various electronic devices such as an imaging device such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or another device having an imaging function. it can.
  • FIG. 13 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 201 illustrated in FIG. 13 includes an optical system 202, a shutter device 203, a solid-state imaging device 204, a drive circuit 205, a signal processing circuit 206, a monitor 207, and a memory 208, and displays a still image and a moving image. Imaging is possible.
  • the optical system 202 includes one or more lenses, guides light (incident light) from a subject to the solid-state image sensor 204, and forms an image on the light receiving surface of the solid-state image sensor 204.
  • the shutter device 203 is disposed between the optical system 202 and the solid-state imaging device 204, and controls the light irradiation period and the light-shielding period to the solid-state imaging device 204 according to the control of the drive circuit 205.
  • the solid-state image sensor 204 is configured by a package including the above-described solid-state image sensor.
  • the solid-state imaging device 204 accumulates signal charges for a certain period in accordance with light imaged on the light receiving surface via the optical system 202 and the shutter device 203.
  • the signal charge accumulated in the solid-state image sensor 204 is transferred according to a drive signal (timing signal) supplied from the drive circuit 205.
  • the drive circuit 205 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 204 and the shutter operation of the shutter device 203 to drive the solid-state image sensor 204 and the shutter device 203.
  • the signal processing circuit 206 performs various types of signal processing on the signal charges output from the solid-state imaging device 204.
  • An image (image data) obtained by the signal processing by the signal processing circuit 206 is supplied to the monitor 207 and displayed, or supplied to the memory 208 and stored (recorded).
  • FIG. 14 is a diagram illustrating a usage example in which the above-described solid-state imaging device 1 is used.
  • the camera module described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this indication can also take the following structures.
  • a pixel array unit composed of a plurality of pixels;
  • a solid-state imaging device comprising: a pixel drive control unit that individually controls exposure of each pixel among at least some of the plurality of pixels.
  • the pixel drive control unit individually controls an exposure start timing and an exposure end timing in exposure of the plurality of pixels in units of pixels.
  • the pixel drive control unit individually controls a reset timing, a readout timing, the exposure start timing, and the exposure end timing in exposure of the plurality of pixels on a pixel basis. apparatus.
  • ⁇ 4> The solid-state imaging device according to ⁇ 3>, wherein the pixel drive control unit individually controls the number of exposure periods of an exposure unit time in exposure of the plurality of pixels in units of pixels.
  • the pixel drive control unit individually controls the number of times of the exposure period of the exposure unit time in the exposure of the plurality of pixels in pixel units, the pixel drive control unit temporally sets the exposure period in the exposure unit time.
  • ⁇ 6> When the exposure period in the exposure of the plurality of pixels is a plurality of times, the analog-digital converted pixel signal output from the pixel is shifted and added to the previous pixel signal every time exposure is completed.
  • the solid-state imaging device controls an exposure start timing and an exposure end timing in exposure of the plurality of pixels in units of a predetermined number of pixels.
  • the pixel drive control unit includes: A control timing table storage unit that stores a plurality of control timing tables including control information for individually controlling exposure of the plurality of pixels in units of pixels;
  • the solid-state imaging device according to any one of ⁇ 1> to ⁇ 7>, wherein exposure of the plurality of pixels is individually controlled on a pixel basis based on control information in the control timing table.
  • the pixel drive control unit includes: The solid-state imaging device according to ⁇ 8>, wherein the control timing table stored in the control timing table storage unit is switched at predetermined time intervals.
  • the pixel drive control unit includes: The solid-state imaging device according to ⁇ 9>, wherein the control timing table stored in the control timing table storage unit is switched every predetermined number of frames.
  • ⁇ 11> further includes an operation unit that receives a user operation and outputs the received operation signal;
  • the pixel drive control unit The solid-state imaging device according to ⁇ 9>, wherein the control timing table stored in the control timing table storage unit is switched according to an operation signal from the operation unit.
  • a control method for a solid-state imaging device including a step of individually controlling exposure for each pixel in at least some of the plurality of pixels of the pixel array unit including a plurality of pixels.
  • a pixel array unit composed of a plurality of pixels;
  • An electronic device comprising: a pixel drive control unit that individually controls exposure for each pixel in at least some of the plurality of pixels.
  • 1 solid-state imaging device 21 pixels, 22 pixel array section, 23 time code transfer section, 24 pixel drive circuit, 24a control timing table, 26 time code generation section, 28 output section, 41 pixel circuit, 42 ADC, 51 comparison circuit, 52 data storage unit, 61 differential input circuit, 62 voltage conversion circuit, 63 positive feedback circuit, 71 latch control circuit, 72 latch storage unit, 81 to 87,91 transistor, 101 to 105, 111 to 113 transistor

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Abstract

本開示は、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大し、動体歪（モーションアーチファクト）を低減することができるようにする固体撮像装置および固体撮像装置の制御方法、並びに電子機器に関する。 複数の画素の露光を画素単位で個別に制御する。本開示は、固体撮像装置に適用することができる。

Description

固体撮像装置および固体撮像装置の制御方法、並びに電子機器
　本開示は、固体撮像装置および固体撮像装置の制御方法、並びに電子機器に関し、特に、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大し、動体歪（モーションアーチファクト）を低減できるようにした固体撮像装置および固体撮像装置の制御方法、並びに電子機器に関する。
　従来、例えば、車載カメラにおいて高速で動く被写体のダイナミックレンジを拡大するため、露光時間を短くすると、交通信号機の点灯期間において信号が飽和し、交通信号機の色を視認できない、交通信号機の点灯期間に信号をサンプリンできない、または、それらの両立ができないことがあった。
　そこで、ダイナミックレンジを拡大する技術として長い露光時間の撮像と短い露光時間の撮像を複数回行い、後段の回路で合成画像を生成する方法が提案されている（特許文献１参照）。
　このような構成により、長い露光時間に撮像する画像と短い露光時間に撮像する画像とを合成することで、よりダイナミックレンジを拡大することができる。
特開２０１４－１５４９８２号公報
　しかしながら、特許文献１に記載の技術においては、行単位での露光時間制御がなされるため、高照度の被写体に飽和することなく捉える行と、低照度の被写体に高感度に捉える行とが交互に配置されるため、全ての領域で広ダイナミックレンジにならない恐れがあった。
　また、短い露光時間では、全て時分割となるため、高照度の被写体においてはモーションアーチファクトが生じ易く、未露光期間の被写体を捉えることができない恐れがあった。
　さらに、蓄積期間内における短秒露光画像を生成する毎に、蓄えるメモリ数が増加する恐れがあった。
　本開示は、このような状況に鑑みてなされたものであり、特に、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大し、動体歪（モーションアーチファクト）を低減できるようにするものである。
　本開示の一側面の固体撮像装置は、複数の画素からなる画素アレイ部と、前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部とを含む固体撮像装置である。
　前記画素駆動制御部には、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを画素単位で個別に制御させるようにすることができる。
　前記画素駆動制御部には、前記複数の画素の露光における、リセットタイミング、読み出しタイミング、前記露光開始タイミング、および前記露光終了タイミングを画素単位で個別に制御させるようにすることができる。
　前記画素駆動制御部には、前記複数の画素の露光における、露光単位時間の露光期間の回数を画素単位で個別に制御させるようにすることができる。
　前記画素駆動制御部には、前記複数の画素の露光における、前記露光単位時間の前記露光期間の回数を画素単位で個別に制御するとき、前記露光単位時間において、前記露光期間を時間的に等間隔に制御させるようにすることができる。
　前記複数の画素の露光における、前記露光期間が複数回数である場合、前記画素より出力されるアナログデジタル変換された画素信号は、露光が終了する度に直前の画素信号にシフト加算されるようにすることができる。
　前記画素駆動制御部には、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを所定数の画素単位で制御させるようにすることができる。
　前記画素駆動制御部には、前記複数の画素の露光を画素単位で個別に制御する制御情報からなる制御タイミングテーブルを複数に格納する制御タイミングテーブル格納部を含ませるようにすることができ、前記制御タイミングテーブルの制御情報に基づいて、前記複数の画素の露光を画素単位で個別に制御させるようにすることができる。
　前記画素駆動制御部には、前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定の時間間隔で切り替えるようにさせることができる。
　前記画素駆動制御部には、前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定数のフレーム毎に切り替えるようにさせることができる。
　ユーザの操作を受け付けて、受け付けた操作信号を出力する操作部をさらに含ませるようにすることができ、前記画素駆動制御部には、前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを、前記操作部からの操作信号に応じて切り替えるようにさせることができる。
　本開示の一側面の固体撮像装置の制御方法は、複数の画素からなる画素アレイ部の前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御するステップを含む固体撮像装置の制御方法である。
　本開示の一側面の電子機器は、複数の画素からなる画素アレイ部と、前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部とを含む電子機器である。
　本開示の一側面においては、複数の画素からなる画素アレイ部と、前記複数の画素のうち、少なくとも一部の画素について露光が画素単位で個別に制御される。
　本開示の一側面によれば、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大し、動体歪（モーションアーチファクト）を低減することが可能となる。
本開示に係る固体撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の詳細構成例を示すブロック図である。 比較回路の動作中の各信号の遷移を表す図である。 画素回路の詳細構成について説明する図である。 画素の動作について説明するタイミングチャートである。 画素共有の場合の比較回路の構成例を示す回路図である。 画素共有された画素の第１の露光制御例である。 画素共有された画素の第１の露光制御例である。 画素共有された画素の第１の露光制御例である。 画素共有された画素の第１の露光制御例である。 図１の固体撮像装置による露光制御処理を説明するフローチャートである。 本開示の固体撮像装置を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用した固体撮像装置の使用例を説明する図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、以下の順序で説明を行う。
１．固体撮像装置の概略構成例
２．画素の詳細構成例
３．比較回路の構成例
４．画素共有の構成例
５．画素共有された画素の露光制御
６．露光制御処理
７．電子機器への適用例
８．固体撮像装置の使用例
＜１．固体撮像装置の概略構成例＞
　図１は、本開示に係る固体撮像装置の概略構成を示している。
　図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
　画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。より詳細には、画素駆動回路２４は、制御タイミングテーブル格納部２４ａを備えている。制御タイミングテーブル格納部２４ａは、複数の画素２１の画素回路４１のそれぞれの駆動に係る制御タイミングを規定する情報が記録された制御タイミングテーブルが格納されており、画素回路４１の露光を制御するための単位時間である露光単位時間内における露光開始タイミング、露光終了タイミング、リセットのタイミング、および読み出しのタイミングが記録されている。
　制御タイミングテーブルにおいて、露光開始タイミング、露光終了タイミング、リセットのタイミング、および読み出しのタイミングを様々に設定することで、露光時間の長さ、露光期間、および露光回数を画素２１単位で個別に設定することができる。画素駆動回路２４は、画素毎に、制御タイミングテーブルに記録された、画素回路４１のそれぞれの駆動に係る制御タイミングを規定する情報に基づいて画素回路４１の駆動を制御する。画素駆動回路２４は、制御タイミングテーブルを所定の間隔で切り替えるようにしても良いし、ユーザにより操作され、操作内容に応じた操作信号を出力する操作部２からの操作信号に応じて、指定された制御タイミングテーブルに切り替えるようにしても良い。
　さらに、制御タイミングテーブルに記録された画素回路４１のそれぞれの駆動に係る制御タイミングを規定する情報に基づいて、一連の処理がなされた後に、異なる制御タイミングテーブルに切り替えるようにしてもよい。この場合、さらに、制御タイミングテーブルに、次に切り替える制御タイミングテーブルと、切り替えるタイミングを指定する情報を含ませるようにしてもよい。このようにすることで、画素駆動回路２４は、制御タイミングテーブルを切り替えながら画素回路４１の駆動を制御することが可能となる。
　DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給する。
　固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．画素の詳細構成例＞
　図２は、画素２１の詳細構成例を示すブロック図である。
　画素２１は、画素回路４１とADC（AD変換器）４２で構成されている。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
　ADC４２は、比較回路５１とデータ記憶部５２で構成される。
　比較回路５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。
＜３．比較回路の構成例＞
　図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
　トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
　電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
　差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
　バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
　正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１乃至１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、PMOSトランジスタで構成され、トランジスタ１０３及び１０５は、NMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。
　トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。
　以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す。なお、図４において“G86”はトランジスタ８６のゲート電位を表している。
　まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INIがHiにされて、比較回路５１が初期化される。
　より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDD1レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INIとしてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、所定の電圧VSSレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。
　初期化の後、初期化信号INIがLoにされて、参照信号REFの掃引が開始される。
　参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INIはLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のまま所定の電圧VSSを保ち、Hiの出力信号VCOが出力される。
　参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号LVIを充電し、電位を低電圧VSSから第２電源電圧VDD2へ近づけてゆく。
　そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INIが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDD2まで一気に持ち上げる。
　電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧VBIASが印加されているので、変換信号LVIの電圧が、バイアス電圧VBIASからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
　トランジスタ１０２の導通による変換信号LVIの充電は、そもそも変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、時刻コードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば0.1uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
　図５を参照して、画素回路４１の詳細構成について説明する。
　図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、FD(浮遊拡散層)１２５で構成されている。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４は、FD１２５に保持されている電荷をリセットする。FD１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
　図６のタイミングチャートを参照して、図５に示した画素２１の動作について説明する。
　初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、FD１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
　時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
　時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
　初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得された後、読み出され、次に、D相データ（信号レベル）が取得されて、読み出される。
　以上の動作により、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
　図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜４．画素共有の構成例＞
　これまでに説明した比較回路５１は、１つの画素２１内に１つのADC４２が配置される構成とされていたが、複数の画素２１で、１つのADC４２を共有する構成とすることもできる。
　図７の右部では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのADC４２を共有する場合の比較回路５１の構成例が示されている。画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１は、例えば、図７の左部で示されるような２画素×２画素のレイアウトとされ、ADC４２を共有する２画素×２画素の単位で、２次元アレイ状に配置される。
　図７の右部において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図３に示した構成と同様である。
　図７の右部では、４つの画素２１A乃至２１Dには画素回路４１A乃至４１Dが設けられ、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１７４とFD１７５は、４つの画素２１A乃至２１Dで共有されている。
　より詳細には、図７の左部には、画素２１A、画素２１B、画素２１C、画素２１Dからなる４個の画素が列方向と行方向の双方に２個ずつ２次元状に配置されて単位画素群を構成した例と、該単位画素群が列方向と行方向の双方に複数個ずつ２次元状に配置されて画素アレイを構成した例とが、示されている。
　該単位画素群は、その内部に画素２１A乃至２１Dを備えている。そして、該単位画素群を構成する該画素２１A乃至２１Dは、１個のADC４２を共有する構成となっている。すなわち、該単位画素群は、内部に１個のADC４２を備え、該画素ADC４２を該画素２１A乃至２１Dが共有する構成となっている。
　図７の右部には、４個の該画素２１A乃至２１Dが1個のADC４２を共有した、該単位画素群の等価回路図が示されている。
　図７の右部に記載の等価回路図において、画素２１Aは、画素回路４１Aを含み、かつ、画素２１Aは、該単位画素群を構成する画素２１A乃至２１Dの４画素で共有される、FD１７５、リセットトランジスタ１７４、およびADC４２を含み、該ADC４２は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、および正帰還回路６３を含む。
　同様に、図７の右部に記載の等価回路図において、画素２１Bは、画素回路４１Bを含み、かつ、画素２１Bは、該単位画素群を構成する画素２１A乃至２１Dの４画素で共有される、FD１７５、リセットトランジスタ１７４、およびADC４２を含み、該ADC４２は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、および正帰還回路６３を含む。
　同様に、図７の右部に記載の等価回路図において、画素２１Cは、画素回路４１Cを含み、かつ、画素２１Cは、該単位画素群を構成する画素２１A乃至２１Dの４画素で共有される、FD１７５、リセットトランジスタ１７４、およびADC４２を含み、該ADC４２は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、および正帰還回路６３を含む。
　同様に、図７の右部に記載の等価回路図において、画素２１Dは、画素回路４１Dを含み、かつ、画素２１Dは、該単位画素群を構成する画素２１A乃至２１Dの４画素で共有される、FD１７５、リセットトランジスタ１７４、およびADC４２を含み、該ADC４２は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、および正帰還回路６３を含む。
　なお、図７の右部では、比較回路５１の回路構成として、図３に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
＜５．画素共有された画素の露光制御＞
　上述したように、本開示の固体撮像装置１においては、画素単位で露光を制御することができる。
　画素駆動回路２４は、制御タイミングテーブル格納部２４ａに予め登録された制御タイミングテーブルにより、画素共有された４つの画素２１毎に、露光を制御するようにしてもよい。つまり、この場合、画素駆動回路２４は、画素アレイ部２２に２次元アレイ状に配置された画素２１を上述した２画素×２画素の単位で４種類に分類し、４種類の画素２１のそれぞれに対応する制御タイミングテーブルにより画素２１の露光を制御することができる。
　尚、画素を分類する種類の数は、４種類に限らず、その他の数であってもよい。また、露光に関する制御は、全画素を個別に制御してもよいし、一部の画素を個別に制御してもよい。
　（第１の露光制御例）
　例えば、図８で示されるように、画素２１A乃至２１Dの露光をそれぞれ個別のタイミングにすることができる。
　図８の上段は、上から画素２１A乃至２１D、画素２１A乃至２１Dの順序で、水平右方向が時間の経過を示しており、黒色方形状のマークで示される、リセットしてP相データが読み出されるタイミングと、白色方形状のマークで露光を終了してD相データが読み出されるタイミングとが示されたタイミングチャートである。尚、以降においては、黒色方形状のマークで示されるタイミングの処理は、単に、リセット処理と称し、白色方形状のマークで示されるタイミングの処理は、単に読み出し処理と称する。
　また、黒色方形状のマークおよび白色方形状のマークの間に設けられた模様が付された帯状のマークが露光期間を示している。また、同一の色が付された露光期間のマークは、同一の長さの露光期間であることを示している。さらに、図８の下段においては、画素２１A乃至２１Dのレイアウトに対応した枠内に、水平方向の長さを１回の露光単位時間としたときの露光期間が示されている。したがって、同一の制御タイミングテーブルを使用し続ける限り、露光単位時間の制御パターンで繰り返し露光が制御される。
　すなわち、図８の上段で示されるように、画素２１Aは、時刻ｔ１において、リセット処理がなされた後、その直後のタイミングで、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ８において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、読み出し処理がなされる。このため、画素２１Aは、時刻ｔ１におけるリセット処理がなされた後のタイミングから時刻ｔ８までの期間が露光期間とされる。
　また、画素２１Bは、時刻ｔ２においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオンにされることで露光がなされず、時刻ｔ７において、再びリセット処理がなされた直後のタイミングで、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ９において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、読み出し処理がなされる。このため、画素２１Bは、時刻ｔ７におけるリセット処理がなされた後のタイミングから時刻ｔ９までの期間が露光期間とされる。
　さらに、画素２１Cは、時刻ｔ３においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３をオンにされることで露光がなされず、時刻ｔ６において、再びリセット処理がなされた直後のタイミングで、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ１０において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、読み出し処理がなされる。このため、画素２１Cは、時刻ｔ６におけるリセット処理がなされた後のタイミングから時刻ｔ１０が露光期間とされる。
　また、画素２１Dは、時刻ｔ４においてリセットされてリセット処理がなされた直後のタイミングで、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ５において、読み出し処理がなされた後、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、時刻ｔ１１においてリセット処理がなされている。このため、画素２１Dは、時刻ｔ４におけるリセット処理がなされた後のタイミングから時刻ｔ５の期間が露光期間とされる。
　図８の下段で示されるように、画素２１Aは、１回の露光単位時間の全期間が露光期間とされ、画素２１Bは、１回の露光単位時間の最後から１／３程度の期間が露光期間とされ、画素２１Cは、１回の露光単位時間の最後から２／３程度の期間が露光期間とされ、画素２１Dは、１回の露光単位時間の最初から１／６程度の期間が露光期間とされる。
　このように画素共有された４画素のそれぞれの画素において、露光期間のタイミングと長さとを個別に制御することができる。
　尚、図８において、リセット処理と、読み出し処理とがいずれも同一のタイミングとなることがないのは、画素共有によりADC４２が４つの画素２１で共有されているからであり、画素共有しておらず、個々の画素にADC４２が設けられている場合、同一のタイミングにすることもできる。
　また、図８で示される、リセット処理がなされるタイミングと、読み出し処理がなされるタイミングと、露光開始タイミング、および露光終了タイミングである転送信号TXにより転送トランジスタ１２３をオンまたはオフに制御するタイミングを示す情報が、それぞれ画素２１毎に制御タイミングテーブル格納部２４ａに格納されており、画素駆動回路２４は、この制御タイミングテーブルの情報に基づいて、各画素２１の画素回路４１の動作を制御することで、上述した画素２１単位の露光制御を実現する。
　（第２の露光制御例）
　以上においては、画素２１A乃至２１Dが１回の露光単位時間で１回露光し、露光期間のタイミングも長さも個別に異なるように制御する例について説明してきたが、露光回数を複数回数とし、それぞれの長さを揃えるようにしてもよい。
　すなわち、図９の上段で示されるように、画素２１Aは、時刻ｔ２１においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ２５において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ２９において、転送信号TXにより転送トランジスタ１２３をオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３３において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了され、第３の読み出し処理がなされる。
　また、図９の上段で示されるように、画素２１Bは、時刻ｔ２２においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ２６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３０において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。さらに、その後、時刻ｔ３４において、第３の読み出し処理がなされる。
　さらに、図９の上段で示されるように、画素２１Cは、時刻ｔ２３においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ２７において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３１において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３５において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　また、図９の上段で示されるように、画素２１Dは、時刻ｔ２４においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ２８において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３２において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、時刻ｔ３６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　尚、図９において、リセット処理がなされて、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されてから、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされるまでの露光期間は、第１の露光期間と称する。
　また、第１の読み出し処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされるまでの露光期間は第２の露光期間と称する。
　さらに、第２の読み出し処理がなされて、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始され、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされるまでの露光期間が、第３の露光期間と称する。
　ここで、第１の露光期間乃至第３の露光期間は、それぞれ画素２１A乃至２１Dのいずれにおいても同一である。
　以上のような制御により、画素２１A乃至２１Dの露光回数を複数回数とし、画素２１の単位でそれぞれの長さを揃えるような露光制御を実現することが可能となる。
　（第３の露光制御例）
　以上においては、画素２１A乃至２１Dが露光期間の露光回数を複数回とし、タイミングと長さを揃えて制御する例について説明してきたが、露光回数を複数回数とし、画素毎に露光回数を異なるようにしてもよい。
　すなわち、図１０の上段で示されるように、画素２１Aは、時刻ｔ５１においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６３において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、読み出し処理がなされる。
　すなわち、図１０の下段で示されるように、画素２１Aは、１回の露光単位時間が全て露光期間とされる。
　また、図１０の上段で示されるように、画素２１Bは、時刻ｔ５２においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ５６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６０において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６４において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　すなわち、図１０の下段で示されるように、画素２１Bは、１回の露光単位時間について、ほぼ３等分された期間の露光が３回繰り返される。
　さらに、図１０の上段で示されるように、画素２１Cは、時刻ｔ５３においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ５８において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６５において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　すなわち、図１０の下段で示されるように、画素２１Cは、１回の露光単位時間について、ほぼ２等分された期間の露光が２回繰り返される。
　また、図１０の上段で示されるように、画素２１Dは、時刻ｔ５４においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ５５において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ５７において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ５９において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　また、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６１において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第４の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６２において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第５の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ６６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第６の読み出し処理がなされる。
　すなわち、図１０の下段で示されるように、画素２１Dは、１回の露光単位時間について、ほぼ６等分された期間の露光が６回繰り返される。
　以上の処理により、画素２１A乃至２１Dのそれぞれについて、異なる回数で露光時間を等間隔に実現することが可能となる。
　（第４の露光制御例）
　以上においては、画素２１A乃至２１Dが露光期間の露光回数を複数回とし、露光期間を等間隔に制御する例について説明してきたが、露光回数、およびタイミングをそれぞれ異なるようにしてもよい。
　すなわち、図１１の上段で示されるように、画素２１Aは、時刻ｔ８１においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ８８において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９１において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９４において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　また、図１１の上段で示されるように、画素２１Bは、時刻ｔ８２においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９０において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９２において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。さらに、その後、時刻ｔ９５において、第３の読み出し処理がなされる。
　さらに、図１１の上段で示されるように、画素２１Cは、時刻ｔ８３においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ８６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ８９において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９６において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　また、図１１の上段で示されるように、画素２１Dは、時刻ｔ８４においてリセット処理がなされた後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ８５において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第１の読み出し処理がなされる。
　その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ８７において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第２の読み出し処理がなされる。
　さらに、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９３において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第３の読み出し処理がなされる。
　また、その後、転送信号TXにより転送トランジスタ１２３がオフにされることで露光が開始されて、時刻ｔ９７において、転送信号TXにより転送トランジスタ１２３がオンにされることで露光が終了されて、第４の読み出し処理がなされる。
　すなわち、図１１の下段で示されるように、画素２１A乃至２１Dは、１回の露光単位時間について、それぞれ異なる露光回数で、かつ。異なるタイミングで、かつ、異なる長さの期間での露光制御を実現することができる、
　以上の露光制御例についてまとめると、本開示の固体撮像素子１においては、以下のような露光制御が可能となる。すなわち、ADC４２を共有する複数の光電変換部のうち、少なくとも１つ以上の画素２１の露光時間が、その他の光電変換部の露光時間と異なり、かつ、露光終了時刻が異なる露光制御を実現することが可能となる。また、それぞれ露光期間を切り替えることができ、例えば、画素毎に2のn乗倍ずつ変化させることができる。
　例えば、１個の画素２１内において、露光比と読み出し回数を複数設けることで［露光比］bit×［読み出し回数］分の信号量を得ることができる。
　また、ADC４２を共有する複数の画素２１A乃至２１Dのそれぞれ同士において、露光比を設けてそれぞれ読み出すことで、［露光比］bit×［複数画素］分の信号量を得ることができる。
　さらに、所定の１個の画素２１内において、露光比と読み出し回数を複数設け、かつADC４２を共有する複数画素２１同士において、露光比を設けてそれぞれ読み出す設定を適用すれば、さらに取扱い信号量を増やすことができる。
　より詳細には、基本の１個の画素２１のADC４２の信号量が14bitで、ノイズ量が3bitの場合、例えば、以下のような各状態でダイナミックレンジは次のように計算される。
　画素２１A乃至２１Dのうち１個の画素２１においては露光比16倍で読み出し回数を3回とし、他の３個の画素２１もそれぞれ同様の露光期間が与えられた場合、SN＝14bit+4bit×3回×1画素－3bit=23bit=130dBとなる。
　また、画素２１A乃至２１Dからなる４個の画素２１がそれぞれ露光比16倍、異なる露光期間が与えられた場合、SN＝14bit+4bit×3画素－3bit=23bit=130dBとなる。
　さらに、画素２１A乃至２１Dからなる４個がそれぞれ露光比16倍、異なる露光期間が与えられ、かつ自画素においても4回読みだす場合、SN＝14bit＋4bit×3画素＋2bit－3bit=25bit=150dBとなる。
　また、複数回の露光により読み出される画素信号は画素毎にADC４２によりAD変換されるため、その結果をシフト加算するだけで、合成画像を生成することができ、メモリの増大を防ぐことができる。
　シフト加算とは、バイナリコードからなる画素信号を左シフト（言い換えれば、２のべき乗で乗算）して加算するものである。シフト量には、露光時間の比率（露光比）に応じた値が設定される。
　例えば、画素２１A乃至２１Dのそれぞれの露光時間をＥａ、Ｅｂ、ＥｃおよびＥｄとする。これらの露光時間には、例えば、次の式（１）乃至式（３）を満たす値が設定されるものとする。
　　Ｅｃ＝２×Ｅｄ
　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　　Ｅｂ＝２×Ｅｃ＝４×Ｅｄ
　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　　Ｅａ＝２×Ｅｂ＝８×Ｒｄ
　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　このように、最小の露光時間に対する他の露光時間の比率（露光比）を２のべき乗（２、４および８）に設定した場合、乗算をシフト加算により行うことができる。例えば、画素２１Bからの画素信号は、１ビット分、左シフトされる。また、画素２１Cからの画素信号は、２ビット分、左シフトされ、画素２１Dからの画素信号は、３ビット分、左シフトされる。一方、画素２１Aからの画素信号は、シフトされない。
　なお、露光比を２のべき乗としているが、露光比を２のべき乗以外の値に設定してもよい。露光比が２のべき乗でない場合には、露光比を乗算すればよい。
　このように、ビットシフトにより加算処理を実現することができるので、メモリの増大を防ぐことが可能となる。
　尚、上述したシフト加算に係る信号処理は、全ての画素信号が飽和していないことを前提としたものであり、画素信号のレベルがロジックのフルスケール値や、フルスケール値に相当するコードを出力するなど、画素信号が飽和しているような場合については、加算や、シフトを行わず、データを破棄するという処理を入れることがより望ましい。
　さらに、上述した第１の露光制御例乃至第４の露光制御例について、それぞれ制御タイミングテーブルを設けて、制御タイミングテーブル格納部２４ａに格納しておき、例えば、所定数のフレーム単位など所定の時間間隔で切り替えてもよいし、ユーザによる操作部２の切り替え操作などで切り替えて使用するようにしてもよい。
＜６．露光制御処理＞
　次に、図１２のフローチャートを参照して、図１の固体撮像装置１による露光制御処理について説明する。尚、図１２のフローチャートを参照して説明する露光制御処理は、１個の画素２１分の処理を説明するものであり、４個の画素２１のそれぞれについては、それぞれ独立した処理が実行される。
　ステップＳ３１において、画素駆動回路２４は、制御タイミングテーブル格納部２４ａより所定の制御タイミングテーブルを読み出す。
　ステップＳ３２において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、画素２１のリセット処理を実行する。
　ステップＳ３３において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、現在のタイミングが露光開始タイミングであるか否かを判定する。
　ステップＳ３２において、現在のタイミングが露光開始タイミングである場合、処理は、ステップＳ３６に進む。
　ステップＳ３６において、画素駆動回路２４は、転送信号TXにより転送トランジスタ１２３をオフにして露光状態とする。
　ステップＳ３７において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、タイミング生成回路２９からの現在のタイミングが露光終了タイミングであるか否かを判定する。
　ステップＳ３７において、現在のタイミングが露光終了タイミングではない場合、処理は、ステップＳ３６に戻る。すなわち、露光終了タイミングになるまで、ステップＳ３６，Ｓ３７の処理が繰り返されて、露光状態が継続される。
　ステップＳ３７において、露光終了タイミングであると判定された場合、処理は、ステップＳ３８に進む。
　ステップＳ３８において、画素駆動回路２４は、転送信号TXにより転送トランジスタ１２３をオンにして、画素２１の読み出し処理を実行する。
　ステップＳ３９において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、１回分の露光単位時間が経過したか否かを判定し、経過していない場合、処理は、ステップＳ３３に戻る。
　また、ステップＳ３９において、１回分の露光単位時間が経過したとみなされた場合、処理は、ステップＳ４２に進む。
　一方、ステップＳ３３において、露光開始タイミングではないとみなされた場合、処理は、ステップＳ４０に進む。
　ステップＳ４０において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、１回分の露光単位時間が経過したか否かを判定し、経過していない場合、処理は、ステップＳ３４に進む。
　ステップＳ３４において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、現在のタイミングが露光開始タイミングであるか否かを判定する。
　ステップＳ３４において、露光開始タイミングではない場合、処理は、ステップＳ４０に戻る。
　すなわち、ステップＳ３２の処理である１回分の露光単位時間の最初のリセット直後に露光開始が指示されている場合は、処理は、ステップＳ３６に進み、直ぐに露光を開始する。
　しかしながら、例えば、図８の時刻ｔ２，ｔ３で示されるように、最初のリセット直後に露光開始が指示されていない場合は、処理は、ステップＳ３４，Ｓ４０に進み、１回分の露光単位時間が経過するまで、ステップＳ４０，Ｓ３４の処理が繰り返される。
　そして、１回分の露光単位時間が経過するまでの間に、ステップＳ３４において、露光開始タイミングであるとみなされた場合、処理は、ステップＳ３５に進む。
　ステップＳ３５において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、画素２１のリセット処理を実行し、処理は、ステップＳ３６に進む。
　すなわち、例えば、図８の時刻ｔ６，ｔ７で示されるように、最初のリセット直後に露光開始が指示されていない場合であって、その後、露光開始タイミングになったときには、再びリセットがなされて、露光が開始される。
　また、ステップＳ４０において、１回分の露光単位時間が経過したとみなされた場合、処理は、ステップＳ４１に進む。
　ステップＳ４１において、画素駆動回路２４は、制御タイミングテーブルの情報に基づいて、画素２１のリセット処理を実行し、処理は、ステップＳ４２に進む。
　すなわち、１回分の露光単位時間が経過するまで、ステップＳ３３乃至Ｓ４０の処理が繰り返される。
　そして、１回分の露光単位時間が経過する、または、１回分の露光単位時間が経過して、ステップＳ４１において、リセット処理がなされた場合、処理は、ステップＳ４２に進む。
　ステップＳ４２において、画素駆動回路２４は、処理終了か否かを判定し、終了ではない場合、処理は、ステップＳ４３に進む。
　ステップＳ４３において、画素駆動回路２４は、制御タイミングテーブルを切り替えるタイミングであるか否かを判定する。例えば、操作部２が操作されて、所定の制御タイミングテーブルに切り替える操作信号が供給されてくる、または、直前まで使用していた制御タイミングテーブルに記載される情報に、所定時間が経過した後、他の所定の制御タイミングテーブルを使用することが指示されているような場合、画素駆動回路２４は、制御タイミングテーブルを切り替えるものと判定し、処理は、ステップＳ４４に進む。
　ステップＳ４４において、画素駆動回路２４は、制御タイミングテーブル格納部２４ａに格納されている制御タイミングテーブルのうち、切り替えるべき制御タイミングテーブルを読み出して、切り替え、処理は、ステップＳ３２に戻り、それ以降の処理が繰り返される。
　一方、ステップＳ４３において、制御タイミングテーブルを切り替えるタイミングではないと判定された場合、ステップＳ４４の処理はスキップされる。この場合、現在読み込んでいる制御タイミングテーブルがそのまま使用され続ける。
　ステップＳ４２において、処理の終了が指示されている場合、処理は、終了する。
　以上の処理により、上述した画素２１A乃至２１Dを個別に制御することが可能になるので、全ての領域で広ダイナミックレンジを実現することが可能となる。また、露光期間が時分割となることや、未露光期間の発生を防止することが可能となり、また短時間で高照度に発光する被写体も確実に捉えることが可能となる。
　結果として、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大することが可能となる。また、動体歪（モーションアーチファクト）を低減することが可能となる。
　また、複数回の短期間の露光信号は画素毎にADC４２によりAD変換されるため、その結果をシフト加算するだけで、合成画像を生成することができ、メモリの増大を防ぐことができる。
　以上においては、図６のタイミングチャートを用いた動作の説明に基づいたリセット処理と読み出し処理を例にして説明を進めてきたが、排出トランジスタ１２２を用いて、同様の動作を実現するようにしても良い。排出トランジスタ１２２を用いるようにすることで、露光制御の自由度を高めることが可能となる。
　また、ADC４２は、画素２１内に設けられる例について説明してきたが、画素外であってもよいし、AD変換できるものであれば、ADC４２以外の構成であってもよい。
＜７．電子機器への適用例＞
　上述した固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１３は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図１３に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
　シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路２０５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
　信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置２０１においても、上述した固体撮像素子２０４に代えて、固体撮像装置１を適用することにより、高速に動く被写体や、明暗の輝度差が大きい被写体に対して適切にダイナミックレンジを拡大し、動体歪（モーションアーチファクト）を低減することが可能となる。
＜８．固体撮像装置の使用例＞
　図１４は、上述の固体撮像装置１を使用する使用例を示す図である。
　上述したカメラモジュールは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　尚、本開示は、以下のような構成も取ることができる。
＜１＞　複数の画素からなる画素アレイ部と、
　前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部と
　を含む固体撮像装置。
＜２＞　前記画素駆動制御部は、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを画素単位で個別に制御する
　＜１＞に記載の固体撮像装置。
＜３＞　前記画素駆動制御部は、前記複数の画素の露光における、リセットタイミング、読み出しタイミング、前記露光開始タイミング、および前記露光終了タイミングを画素単位で個別に制御する
　＜２＞に記載の固体撮像装置。
＜４＞　前記画素駆動制御部は、前記複数の画素の露光における、露光単位時間の露光期間の回数を画素単位で個別に制御する
　＜３＞に記載の固体撮像装置。
＜５＞　前記画素駆動制御部は、前記複数の画素の露光における、前記露光単位時間の前記露光期間の回数を画素単位で個別に制御するとき、前記露光単位時間において、前記露光期間を時間的に等間隔に制御する
　＜４＞に記載の固体撮像装置。
＜６＞　前記複数の画素の露光における、前記露光期間が複数回数である場合、前記画素より出力されるアナログデジタル変換された画素信号は、露光が終了する度に直前の画素信号にシフト加算される
　＜４＞に記載の固体撮像装置。
＜７＞　前記画素駆動制御部は、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを所定数の画素単位で制御する
　＜２＞に記載の固体撮像装置。
＜８＞　前記画素駆動制御部は、
　　前記複数の画素の露光を画素単位で個別に制御する制御情報からなる制御タイミングテーブルを複数に格納する制御タイミングテーブル格納部を含み、
　前記制御タイミングテーブルの制御情報に基づいて、前記複数の画素の露光を画素単位で個別に制御する
　＜１＞乃至＜７＞のいずれかに記載の固体撮像装置。
＜９＞　前記画素駆動制御部は、
　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定の時間間隔で切り替える
　＜８＞に記載の固体撮像装置。
＜１０＞　前記画素駆動制御部は、
　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定数のフレーム毎に切り替える
　＜９＞に記載の固体撮像装置。
＜１１＞　ユーザの操作を受け付けて、受け付けた操作信号を出力する操作部をさらに含み、
　前記画素駆動制御部は、
　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを、前記操作部からの操作信号に応じて切り替える
　＜９＞に記載の固体撮像装置。
＜１２＞　複数の画素からなる画素アレイ部の前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する
　ステップを含む固体撮像装置の制御方法。
＜１３＞　複数の画素からなる画素アレイ部と、
　前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部と
　を含む電子機器。
　１　固体撮像装置，　２１　画素，　２２　画素アレイ部，　２３　時刻コード転送部，　２４　画素駆動回路，　２４ａ　制御タイミングテーブル，　２６　時刻コード発生部，　２８　出力部，　４１　画素回路，　４２　ADC，　５１　比較回路，　５２　データ記憶部，　６１　差動入力回路，　６２　電圧変換回路，　６３　正帰還回路，　７１　ラッチ制御回路，　７２　ラッチ記憶部，　８１乃至８７,９１　トランジスタ，　１０１乃至１０５,１１１乃至１１３　トランジスタ

Claims (13)

  1. 　複数の画素からなる画素アレイ部と、
    　前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部と
    　を含む固体撮像装置。
  2. 　前記画素駆動制御部は、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを画素単位で個別に制御する
    　請求項１に記載の固体撮像装置。
  3. 　前記画素駆動制御部は、前記複数の画素の露光における、リセットタイミング、読み出しタイミング、前記露光開始タイミング、および前記露光終了タイミングを画素単位で個別に制御する
    　請求項２に記載の固体撮像装置。
  4. 　前記画素駆動制御部は、前記複数の画素の露光における、露光単位時間の露光期間の回数を画素単位で個別に制御する
    　請求項３に記載の固体撮像装置。
  5. 　前記画素駆動制御部は、前記複数の画素の露光における、前記露光単位時間の前記露光期間の回数を画素単位で個別に制御するとき、前記露光単位時間において、前記露光期間を時間的に等間隔に制御する
    　請求項４に記載の固体撮像装置。
  6. 　前記複数の画素の露光における、前記露光期間が複数回数である場合、前記画素より出力されるアナログデジタル変換された画素信号は、露光が終了する度に直前の画素信号にシフト加算される
    　請求項４に記載の固体撮像装置。
  7. 　前記画素駆動制御部は、前記複数の画素の露光における、露光開始タイミング、および露光終了タイミングを所定数の画素単位で制御する
    　請求項２に記載の固体撮像装置。
  8. 　前記画素駆動制御部は、
    　　前記複数の画素の露光を画素単位で個別に制御する制御情報からなる制御タイミングテーブルを複数に格納する制御タイミングテーブル格納部を含み、
    　前記制御タイミングテーブルの制御情報に基づいて、前記複数の画素の露光を画素単位で個別に制御する
    　請求項１に記載の固体撮像装置。
  9. 　前記画素駆動制御部は、
    　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定の時間間隔で切り替える
    　請求項８に記載の固体撮像装置。
  10. 　前記画素駆動制御部は、
    　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを所定数のフレーム毎に切り替える
    　請求項９に記載の固体撮像装置。
  11. 　ユーザの操作を受け付けて、受け付けた操作信号を出力する操作部をさらに含み、
    　前記画素駆動制御部は、
    　前記制御タイミングテーブル格納部に格納された制御タイミングテーブルを、前記操作部からの操作信号に応じて切り替える
    　請求項９に記載の固体撮像装置。
  12. 　複数の画素からなる画素アレイ部の前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する
    　ステップを含む固体撮像装置の制御方法。
  13. 　複数の画素からなる画素アレイ部と、
    　前記複数の画素のうち、少なくとも一部の画素について露光を画素単位で個別に制御する画素駆動制御部と
    　を含む電子機器。
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