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WO2016158484A1 - 固体撮像装置および電子機器 - Google Patents

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Publication number
WO2016158484A1
WO2016158484A1 PCT/JP2016/058649 JP2016058649W WO2016158484A1 WO 2016158484 A1 WO2016158484 A1 WO 2016158484A1 JP 2016058649 W JP2016058649 W JP 2016058649W WO 2016158484 A1 WO2016158484 A1 WO 2016158484A1
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WO
WIPO (PCT)
Prior art keywords
voltage
pixel
circuit
solid
imaging device
Prior art date
Application number
PCT/JP2016/058649
Other languages
English (en)
French (fr)
Inventor
克彦 半澤
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to US15/560,645 priority Critical patent/US10171761B2/en
Publication of WO2016158484A1 publication Critical patent/WO2016158484A1/ja

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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
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Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can reduce the voltage of an AD conversion circuit.
  • CMOS type image sensors solid-state imaging devices
  • a blackened portion in the image looks like a sunspot, so it is also called a sunspot.
  • a sunspot is generated when a large amount of charge generated in a photodiode (PD) constituting a pixel leaks to the floating diffusion (FD) or when the reset level fluctuates due to direct exposure of the FD.
  • PD photodiode
  • FD floating diffusion
  • Patent Document 1 describes that the clipping circuit limits the potential of the vertical signal line to different potentials when the reset level is read and when the signal level is read.
  • the reset level of the pixel varies. For this reason, it is necessary to set the gate voltage of the clip circuit with a certain margin in consideration of this variation. Along with this, the dynamic range of the AD conversion circuit must also be set with a margin. That is, it is necessary to design the AD conversion circuit in consideration of at least the voltage corresponding to the margin, which hinders the voltage reduction of the AD conversion circuit.
  • This technology has been made in view of such a situation, and is intended to reduce the voltage of the AD conversion circuit.
  • a solid-state imaging device includes a plurality of pixels, a vertical signal line for outputting a pixel signal of the pixel, and a clip circuit that limits a voltage of the vertical signal line to a predetermined voltage.
  • the clip circuit includes a transistor that generates the predetermined voltage according to a gate voltage, a sample hold circuit that holds a reset level of the pixel output to the vertical signal line, and inputs the reset level of the pixel.
  • the clip circuit is further provided with a capacitor element having one electrode connected to the gate of the transistor, and a voltage generation circuit for generating a plurality of different voltages is connected to the other electrode of the capacitor element. can do.
  • the voltage generation circuit can apply different voltages to the capacitor element when the pixel reset level is read and when the pixel signal level is read.
  • the clip circuit includes a plurality of the capacitive elements, and the voltage generation circuit applies a first voltage to one of the capacitive elements when the pixel reset level is read, and reads the signal level of the pixel.
  • the second voltage can be applied to the other capacitor element.
  • the clip circuit may further include a selector for turning on / off the restriction of the voltage of the vertical signal line at the predetermined voltage generated by the transistor.
  • An electronic apparatus includes a plurality of pixels, a vertical signal line for outputting a pixel signal of the pixel, and a clip circuit that limits a voltage of the vertical signal line to a predetermined voltage
  • the clip circuit includes a transistor that generates the predetermined voltage in accordance with a gate voltage, and a sample hold circuit that holds a reset level of the pixel output to the vertical signal line and inputs the reset level of the pixel.
  • a solid-state imaging device includes a transistor that generates the predetermined voltage in accordance with a gate voltage, and a sample hold circuit that holds a reset level of the pixel output to the vertical signal line and inputs the reset level of the pixel.
  • a predetermined voltage is generated according to the gate voltage, and the reset level of the pixel output to the vertical signal line is held and input to the gate of the transistor.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to the present technology.
  • the solid-state imaging device 1 is configured as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the solid-state imaging device 1 includes a pixel region (pixel array) 3 in which a plurality of pixels 2 are regularly arranged in a two-dimensional array on a semiconductor substrate (for example, Si substrate) (not shown), and a peripheral circuit unit.
  • CMOS Complementary Metal Oxide Semiconductor
  • the pixel 2 has a photoelectric conversion unit (for example, a photodiode) and a plurality of pixel transistors (MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor.
  • the plurality of pixel transistors may be configured by four transistors in which a selection transistor is added to the above-described three transistors.
  • the pixel 2 can be configured as one unit pixel or a shared pixel structure.
  • This pixel sharing structure is a structure in which a plurality of photodiodes share a floating diffusion and a transistor other than the transfer transistor.
  • the peripheral circuit section has a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the control circuit 8 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state imaging device 1. Further, the control circuit 8 is based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Is generated. The control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is constituted by a shift register, for example.
  • the vertical drive circuit 4 selects a pixel drive wiring, supplies a pulse for driving the pixel to the selected pixel drive wiring, and drives the pixels in units of rows. That is, the vertical drive circuit 4 selectively scans each pixel 2 in the pixel region 3 in the vertical direction sequentially in units of rows.
  • the vertical drive circuit 4 supplies the column signal processing circuit 5 with a pixel signal based on the signal charge generated according to the amount of received light in the photoelectric conversion unit of each pixel 2 through the vertical signal line 9.
  • the column signal processing circuit 5 is arranged for each column of the pixels 2, for example.
  • the column signal processing circuit 5 performs signal processing such as noise removal for each pixel column on the signal output from the pixels 2 for one row.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise unique to the pixel 2, signal amplification, AD (Analog Digital) conversion, and the like.
  • a horizontal selection switch (not shown) is provided connected to the horizontal signal line 10.
  • the horizontal drive circuit 6 is constituted by a shift register, for example.
  • the horizontal drive circuit 6 sequentially selects the column signal processing circuits 5 by sequentially outputting horizontal scanning pulses, and outputs the pixel signals from the column signal processing circuits 5 to the horizontal signal line 10.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 12 exchanges signals with the outside.
  • the solid-state imaging device 1a shown in the upper part of FIG. A logic circuit 25 including a pixel region 23, a control circuit 24, and a signal processing circuit is mounted on the semiconductor substrate 20. In this way, the solid-state imaging device 1a as one semiconductor chip is configured.
  • the solid-state imaging device 1b shown in the middle of FIG. 2 includes a first semiconductor substrate 21 and a second semiconductor substrate 22.
  • a pixel region 23 and a control circuit 24 are mounted on the first semiconductor substrate 21.
  • a logic circuit 25 including a signal processing circuit is mounted on the second semiconductor substrate 22. Then, the first semiconductor substrate 21 and the second semiconductor substrate 22 are electrically connected to each other, whereby the stacked solid-state imaging device 1b as one semiconductor chip is configured.
  • the solid-state imaging device 1c shown in the lower part of FIG. 2 includes a first semiconductor substrate 21 and a second semiconductor substrate 22.
  • a pixel region 23 is mounted on the first semiconductor substrate 21.
  • a control circuit 24 and a logic circuit 25 including a signal processing circuit are mounted on the second semiconductor substrate 22. Then, the first semiconductor substrate 21 and the second semiconductor substrate 22 are electrically connected to each other, thereby forming a stacked solid-state imaging device 1c as one semiconductor chip.
  • the structure which electrically connects the first semiconductor substrate 21 and the second semiconductor substrate 22 can be a through via, a Cu-Cu metal bond, or another structure.
  • the second semiconductor substrate 22 is composed of one layer, but may be composed of two or more layers. That is, the present technology can also be applied to a solid-state imaging device including a stacked body of three or more layers with the first semiconductor substrate 21 as the uppermost layer.
  • FIG. 3 is a diagram illustrating a circuit configuration example of the solid-state imaging device 1 of the present technology.
  • the pixel 2 includes a photodiode (PD) 51 as a photoelectric conversion unit, a transfer transistor 52, a floating capacitor 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56.
  • PD photodiode
  • any pixel transistor included in the pixel 2 is configured as an n-type MOS transistor.
  • the anode of the PD 51 is grounded, and the cathode of the PD 51 is connected to the source of the transfer transistor 52.
  • the drain of the transfer transistor 52 is connected to the gate of the amplification transistor 55, and this connection point constitutes a floating diffusion (FD).
  • the reset transistor 54 is connected between a predetermined power source and the FD.
  • the drain of the amplification transistor 55 is connected to a predetermined power source, and the source of the amplification transistor 55 is connected to the drain of the selection transistor 56.
  • the source of the selection transistor 56 is connected to the vertical signal line 57.
  • the vertical signal line 57 is connected to the load MOS transistor 58.
  • the bias voltage generated by the Bias generation circuit 59 is supplied to the load MOS transistor 58.
  • the amplification transistor 55 and the load MOS transistor 58 constitute a source follower circuit.
  • the voltage (pixel signal) of the vertical signal line 57 is read from the output terminal 60.
  • the output of the output terminal 60 is held in the sample hold circuit 61 or the sample hold circuit 62.
  • the sample hold circuit 61 holds the voltage (reset level) of the vertical signal line 57 corresponding to the potential of the FD when the FD is reset.
  • the sample hold circuit 62 holds the voltage (signal level) of the vertical signal line 57 corresponding to the potential of the FD when the charge of the PD 51 is transferred to the FD.
  • a clip circuit 71 is connected to the vertical signal line 57.
  • the clip circuit 71 is a circuit that limits (clips) the voltage of the vertical signal line 57 to a predetermined voltage.
  • the clip circuit 71 includes a clip transistor 81, a sample hold circuit 82, and a capacitive element 83.
  • the clip transistor 81 generates a voltage that limits the voltage of the vertical signal line 57 in accordance with the clip voltage CLP applied to its gate.
  • the sample hold circuit 82 holds the voltage of the vertical signal line 57 and inputs it to the gate of the clip transistor 81.
  • the capacitor element 83 has one electrode connected to the gate of the clip transistor 81.
  • the other electrode of the capacitive element 83 is connected to the CLP adjustment voltage generation circuit 91.
  • the CLP adjustment voltage generation circuit 91 generates an adjustment voltage VCLP for adjusting the clip voltage CLP and applies it to the capacitor 83.
  • TRG is a drive signal for driving the transfer transistor 52.
  • RST is a drive signal for driving the reset transistor 54.
  • SEL is a drive signal for driving the selection transistor 56.
  • SH_CLP is a drive signal for driving the sample and hold circuit 82.
  • SH_R is a drive signal for driving the sample hold circuit 61.
  • SH_S is a drive signal for driving the sample hold circuit 62.
  • VCLP is an adjustment voltage for adjusting the clip voltage CLP.
  • the sample hold circuit 61 holds the reset level. That is, the reset level of the pixel 2 is read out.
  • the sample hold circuit 62 holds the voltage (signal level) of the vertical signal line 57 corresponding to the potential of the FD when the charge of the PD 51 is transferred to the FD. That is, the signal level of the pixel 2 is read out.
  • the CLP adjustment voltage generation circuit 91 applies different adjustment voltages VCLP to the capacitive element 83 when the reset level of the pixel 2 is read and when the signal level of the pixel 2 is read.
  • the CLP adjustment voltage generation circuit 91 applies the adjustment voltage VCLP_R to the capacitive element 83 when the reset level of the pixel 2 is read. Thereby, the clipping voltage CLP applied to the gate of the clipping transistor 81 is adjusted, and the voltage of the vertical signal line 57 is limited to the first voltage.
  • the CLP adjustment voltage generation circuit 91 applies an adjustment voltage VCLP_S lower than the adjustment voltage VCLP_R to the capacitor 83 when reading the signal level of the pixel 2.
  • the clip voltage CLP applied to the gate of the clip transistor 81 is adjusted, and the voltage of the vertical signal line 57 is limited to the second voltage.
  • the adjustment voltage VCLP_R and the adjustment voltage VCLP_S can be made variable according to the adjustment amount of the clip voltage CLP.
  • the relationship between the adjustment voltage VCLP_R and the adjustment voltage VCLP_S is reversed depending on the polarity of the transistor included in the pixel 2.
  • the reset level and the signal level can be clipped appropriately.
  • FIG. 5 is a diagram illustrating another circuit configuration example of the solid-state imaging device 1 of the present technology.
  • FIG. 5 The configuration of FIG. 5 is basically the same as the configuration of FIG. 3 except that the clip circuit 71 further includes a selector 111.
  • the selector 111 turns on / off the restriction of the voltage of the vertical signal line 57 with the voltage generated by the transistor 81.
  • each drive signal and the adjustment voltage are the same as those shown in FIG. 4 except for SEL_CLP.
  • SEL_CLP is a drive signal for driving the selector 111.
  • the drive signal SEL_CLP is set to the H state from the reset level reading of the pixel 2 to the signal level reading of the pixel 2. During this period, the selector 111 turns on the restriction of the voltage of the vertical signal line 57 with the voltage generated by the transistor 81.
  • the operation in this case is the same as the operation described with reference to FIG.
  • the drive signal SEL_CLP is in the H state only when the reset level of the pixel 2 is read. During this period, the selector 111 turns on the restriction of the voltage of the vertical signal line 57 with the voltage generated by the transistor 81. On the other hand, at the time of signal level reading, the selector 111 turns off the restriction of the voltage of the vertical signal line 57 with the voltage generated by the transistor 81.
  • the selector 111 may turn off the restriction on the voltage of the vertical signal line 57 with the voltage generated by the transistor 81 only when reading the signal level. Further, the voltage limitation on the vertical signal line 57 may be turned ON / OFF for each pixel column as necessary.
  • FIG. 7 is a diagram illustrating a circuit configuration example of a conventional solid-state imaging device.
  • the solid-state imaging device shown in FIG. 7 has a single slope AD conversion circuit.
  • the clip circuit 121 includes a clip transistor 81.
  • the clip transistor 81 generates a voltage that limits the voltage of the vertical signal line 57 in accordance with the adjustment voltage VCLP applied to its gate.
  • the ramp generation circuit 122 generates a reference signal Ramp having a ramp waveform having a predetermined slope at a predetermined timing.
  • the reference signal Ramp is input to one terminal of the comparator 123.
  • the comparator 123 compares the reference signal Ramp input to one terminal with the pixel signal input to the other terminal.
  • the comparator 123 outputs to the counter 124 a signal whose level is inverted according to the magnitude relationship between the reference signal Ramp and the pixel signal.
  • the counter 124 executes switching between the up-counting operation and the down-counting operation.
  • the counter 124 ends the up-counting operation and the down-counting operation according to the timing when the output of the comparator 123 is inverted.
  • the count value obtained by the up-count operation and the down-count operation is output as digital data.
  • the comparator 123 and the counter 124 constitute a single slope AD conversion circuit.
  • TRG is a drive signal for driving the transfer transistor 52.
  • RST is a drive signal for driving the reset transistor 54.
  • SEL is a drive signal for driving the selection transistor 56.
  • AZ is a drive signal for driving the AZ switch of the comparator 123.
  • VCLP is an adjustment voltage generated by the CLP adjustment voltage generation circuit 91.
  • Ramp is a reference signal generated by the Ramp generation circuit 122.
  • VSL is a voltage of the vertical signal line 57, that is, a pixel signal.
  • a solid line indicates a pixel signal in a state where the charge of the PD does not leak to the FD (when dark).
  • a dotted line indicates a pixel signal in a state where the PD charge leaks to the FD and a sunspot is generated (during light).
  • the CLP adjustment voltage generation circuit 91 applies different adjustment voltages VCLP to the gate of the transistor 81 when the reset level of the pixel 2 is read and when the signal level of the pixel 2 is read. To do. By such an operation, the reset level and the signal level can be appropriately clipped.
  • the voltage difference Va between the dark pixel signal and the bright pixel signal indicates a voltage difference greater than or equal to the voltage difference that does not interfere with normal pixels.
  • the voltage difference Vb between the pixel level signal at the time of light and the time of reset level reading and signal level reading indicates a voltage difference at which it can be determined that a sunspot has occurred.
  • the sum Vdr of the voltage difference Va and the voltage difference Vb is required as the dynamic range of the AD conversion circuit.
  • the dynamic range Vdr of the AD conversion circuit also needs to be set with a margin in the same manner. That is, it is necessary to design the AD conversion circuit in consideration of at least the voltage corresponding to the margin.
  • the reset level is held and input to the gate of the clip transistor 81.
  • FIG. 10 is a diagram illustrating a circuit configuration example of the solid-state imaging device according to the first embodiment of the present technology.
  • the solid-state imaging device shown in FIG. 10 has a single slope AD conversion circuit.
  • the solid-state imaging device shown in FIG. 10 includes the clip circuit 71 described with reference to FIG. 3 as a clip circuit.
  • the AD conversion circuit can be designed with the minimum dynamic range without considering the voltage for this margin. As a result, it is possible to reduce the voltage of the AD conversion circuit.
  • FIG. 12 is a diagram illustrating a circuit configuration example of the solid-state imaging device according to the second embodiment of the present technology.
  • the solid-state imaging device shown in FIG. 12 also has a single slope AD conversion circuit.
  • the solid-state imaging device shown in FIG. 12 includes the clip circuit 71 described with reference to FIG. 5 as a clip circuit.
  • the AD conversion circuit can be designed with the minimum dynamic range without considering the voltage for this margin. As a result, it is possible to reduce the voltage of the AD conversion circuit.
  • the selector 111 turns off the limitation on the voltage of the vertical signal line 57 with the voltage generated by the transistor 81 only when reading the reset level or only when reading the signal level. May be. Further, the voltage limitation on the vertical signal line 57 may be turned ON / OFF for each pixel column as necessary.
  • FIG. 14 is a diagram illustrating a circuit configuration example of the solid-state imaging device according to the third embodiment of the present technology.
  • the gain amplifier 131 amplifies the voltage of the vertical signal line 57, that is, the pixel signal, and supplies the amplified signal to the comparator 123.
  • FIG. 15 is a diagram illustrating a circuit configuration example of a solid-state imaging device according to the fourth embodiment of the present technology.
  • the solid-state imaging device shown in FIG. 15 includes two capacitive elements 83-R and 83-S instead of the capacitive element 83 of the clip circuit 71 in the configuration of FIG.
  • Each of the capacitive elements 83 -R and 83 -S has one electrode connected to the gate of the clip transistor 81.
  • the other electrode of each capacitive element 83 is connected to the CLP adjustment voltage generation circuit 141.
  • the CLP adjustment voltage generation circuit 141 generates the adjustment voltage VCLP_R and applies it to the capacitor 83-R when the reset level of the pixel 2 is read. Further, the CLP adjustment voltage generation circuit 141 generates an adjustment voltage VCLP_S lower than the adjustment voltage VCLP_R when the signal level of the pixel 2 is read, and applies the adjustment voltage VCLP_S to the capacitive element 83-S.
  • the reset level and the signal level can be clipped appropriately.
  • the solid-state imaging device of the present technology can have a stacked structure.
  • the clip circuit 71 is provided not on the first semiconductor substrate 21 having the pixel 2 (pixel region 23) but on the second semiconductor substrate 22 having the logic circuit 25. May be.
  • the clip circuit 71 is provided not on the second semiconductor substrate 22 having the logic circuit 25 but on the first semiconductor substrate 21 having the pixel 2 (pixel region 23). May be.
  • the position where the clip circuit is provided may be any.
  • the clip circuit 71 may be provided after the load MOS transistor 58.
  • the imaging apparatus refers to a camera system such as a digital still camera or a digital video camera, or an electronic apparatus having an imaging function such as a mobile phone.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • the electronic device 200 shown in FIG. 19 includes an optical lens 201, a shutter device 202, a solid-state imaging device 203, a drive circuit 204, and a signal processing circuit 205.
  • FIG. 19 shows an embodiment in which the above-described solid-state imaging device 1 of the present technology is provided in an electronic apparatus (digital still camera) as the solid-state imaging device 203.
  • the optical lens 201 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 203. Thereby, the signal charge is accumulated in the solid-state imaging device 203 for a certain period.
  • the shutter device 202 controls the light irradiation period and the light shielding period for the solid-state imaging device 203.
  • the drive circuit 204 supplies drive signals to the shutter device 202 and the solid-state imaging device 203.
  • the drive signal supplied to the shutter device 202 is a signal for controlling the shutter operation of the shutter device 202.
  • the drive signal supplied to the solid-state imaging device 203 is a signal for controlling the signal transfer operation of the solid-state imaging device 203.
  • the solid-state imaging device 203 performs signal transfer using a drive signal (timing signal) supplied from the drive circuit 204.
  • the signal processing circuit 205 performs various signal processing on the signal output from the solid-state imaging device 203.
  • the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the voltage of the AD conversion circuit can be reduced in the solid-state imaging device 203, and as a result, it is possible to provide an electronic device with low power consumption.
  • FIG. 20 is a diagram illustrating a usage example of the above-described image sensor.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • this technique can take the following structures.
  • a plurality of pixels A vertical signal line for outputting a pixel signal of the pixel;
  • a clip circuit for limiting the voltage of the vertical signal line to a predetermined voltage, and
  • the clip circuit is A transistor that generates the predetermined voltage in accordance with a gate voltage;
  • a solid-state imaging device comprising: a sample hold circuit that holds a reset level of the pixel output to the vertical signal line and inputs the reset level to the gate of the transistor.
  • the clip circuit further includes a capacitive element having one electrode connected to the gate of the transistor,
  • the solid-state imaging device according to (1), wherein a voltage generation circuit that generates a plurality of different voltages is connected to the other electrode of the capacitive element.
  • the solid-state imaging device (3) The solid-state imaging device according to (2), wherein the voltage generation circuit applies different voltages to the capacitive element when reading a reset level of the pixel and reading a signal level of the pixel.
  • the clip circuit includes a plurality of the capacitive elements, The voltage generation circuit applies a first voltage to one of the capacitor elements when reading the reset level of the pixel, and applies a second voltage to the other capacitor element when reading the signal level of the pixel.
  • the solid-state imaging device 2).
  • a plurality of pixels A vertical signal line for outputting a pixel signal of the pixel;
  • a clip circuit for limiting the voltage of the vertical signal line to a predetermined voltage, and
  • the clip circuit is A transistor that generates the predetermined voltage in accordance with a gate voltage;
  • An electronic apparatus comprising: a solid-state imaging device having a sample hold circuit that holds a reset level of the pixel output to the vertical signal line and inputs the reset level to the gate of the transistor.
  • 1 solid-state imaging device 2 pixels, 57 vertical signal line, 71 clip circuit, 81 clip transistor, 82 sample hold circuit, 83 capacitive element, 91 CLP adjustment voltage generation circuit, 111 selector, 200 electronic device, 203 solid-state imaging device

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Abstract

　本技術は、AD変換回路の低電圧化を図ることができるようにする固体撮像装置および電子機器に関する。 固体撮像装置は、複数の画素と、画素の画素信号を出力するための垂直信号線と、垂直信号線の電圧を所定の電圧に制限するクリップ回路とを備える。クリップ回路は、ゲートの電圧に応じて所定の電圧を生成するトランジスタと、垂直信号線に出力される画素のリセットレベルを保持して、トランジスタのゲートに入力するサンプルホールド回路とを有する。本技術は、例えばCMOSイメージセンサに適用することができる。

Description

固体撮像装置および電子機器
　本技術は、固体撮像装置および電子機器に関し、特に、AD変換回路の低電圧化を図ることができるようにする固体撮像装置および電子機器に関する。
　近年、CMOS型のイメージセンサ（固体撮像装置）を用いたカメラが広く普及している。
　このようなイメージセンサに高輝度光が照射された場合、画像において本来明るくなるはずの部分が黒くなるという現象が生じる。画像において黒くなった部分は、太陽の黒点のように見えることから、太陽黒点などとも呼ばれる。太陽黒点は、画素を構成するフォトダイオード（PD）で発生した多量の電荷がフローティングディフュージョン（FD）に漏れ出すか、またはFDが直接露光されることで、リセットレベルが変動することにより発生する。
　このような太陽黒点を補正するために、リセットレベルが一定のレベル以上変動しないよう、垂直信号線の電圧制限を行うことが提案されている。
　例えば、特許文献１には、クリップ回路が、リセットレベル読み出し時と信号レベル読み出し時とで、垂直信号線の電位を異なる電位に制限することが記載されている。
特開２０１２－８５３４３号公報
　しかしながら、画素の増幅トランジスタのばらつき（主に、閾値電圧のばらつき）がある場合、画素のリセットレベルは変動してしまう。そのため、クリップ回路のゲート電圧を、このばらつきを考慮して、ある程度マージンを設けて設定する必要があった。これに伴い、AD変換回路のダイナミックレンジもまた、同様にマージンを設けて設定する必要があった。すなわち、少なくともこのマージン分の電圧を考慮して、AD変換回路を設計する必要があり、AD変換回路の低電圧化の妨げとなっていた。
　本技術は、このような状況に鑑みてなされたものであり、AD変換回路の低電圧化を図るようにするものである。
　本技術の一側面の固体撮像装置は、複数の画素と、前記画素の画素信号を出力するための垂直信号線と、前記垂直信号線の電圧を所定の電圧に制限するクリップ回路とを備え、前記クリップ回路は、ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路とを有する。
　前記クリップ回路には、一方の電極が前記トランジスタのゲートに接続される容量素子をさらに設け、前記容量素子の他方の電極には、複数の異なる電圧を生成する電圧生成回路が接続されるようにすることができる。
　前記電圧生成回路には、前記容量素子に、前記画素のリセットレベル読み出し時と前記画素の信号レベル読み出し時とで異なる電圧を印加させることができる。
　前記クリップ回路には、複数の前記容量素子を設け、前記電圧生成回路には、前記画素のリセットレベル読み出し時、一方の前記容量素子に第１の電圧を印加し、前記画素の信号レベル読み出し時、他方の前記容量素子に第２の電圧を印加させることができる。
　前記クリップ回路には、前記トランジスタにより生成された前記所定の電圧での、前記垂直信号線の電圧の制限をON/OFFするセレクタをさらに設けることができる。
　本技術の一側面の電子機器は、複数の画素と、前記画素の画素信号を出力するための垂直信号線と、前記垂直信号線の電圧を所定の電圧に制限するクリップ回路とを備え、前記クリップ回路は、ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路とを有する固体撮像装置を備える。
　本技術の一側面においては、ゲートの電圧に応じて所定の電圧が生成され、垂直信号線に出力される画素のリセットレベルが保持されて、トランジスタのゲートに入力される。
　本技術の一側面によれば、AD変換回路の低電圧化を図ることが可能となる。
本技術の固体撮像装置の構成例を示すブロック図である。 固体撮像装置の構造について説明する図である。 本技術の固体撮像装置の回路構成例を示す図である。 本技術の固体撮像装置の動作を示すタイミングチャートである。 本技術の固体撮像装置の回路構成例を示す図である。 本技術の固体撮像装置の動作を示すタイミングチャートである。 従来の固体撮像装置の回路構成例を示す図である。 従来の固体撮像装置の動作を示すタイミングチャートである。 従来の固体撮像装置の動作を示すタイミングチャートである。 第１の実施の形態の固体撮像装置の回路構成例を示す図である。 第１の実施の形態の固体撮像装置の動作を示すタイミングチャートである。 第２の実施の形態の固体撮像装置の回路構成例を示す図である。 第２の実施の形態の固体撮像装置の動作を示すタイミングチャートである。 第３の実施の形態の固体撮像装置の回路構成例を示す図である。 第４の実施の形態の固体撮像装置の回路構成例を示す図である。 本技術の固体撮像装置の構成の回路変形例を示す図である。 本技術の固体撮像装置の構成の回路変形例を示す図である。 本技術の固体撮像装置の構成の回路変形例を示す図である。 本技術の電子機器の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術の実施の形態について図を参照して説明する。
＜固体撮像装置の構成＞
　図１は、本技術の固体撮像装置の構成例を示すブロック図である。
　固体撮像装置１は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。固体撮像装置１は、図示せぬ半導体基板（例えばSi基板）に複数の画素２が規則的に２次元アレイ状に配列された画素領域（画素アレイ）３と、周辺回路部とを有する。
　画素２は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（MOSトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、上述した３つのトランジスタに、選択トランジスタを追加した４つのトランジスタで構成することもできる。
　また、画素２は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョンと、転送トランジスタ以外の他のトランジスタとを共有する構造である。
　周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８を有する。
　制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置１の内部情報等のデータを出力する。また、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等に入力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成される。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線９を通して各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素２の列毎に配置される。カラム信号処理回路５は、１行分の画素２から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、AD(Analog Digital)変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成される。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５それぞれを順番に選択し、カラム信号処理回路５それぞれからの画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
　入出力端子１２は、外部と信号のやりとりをする。
＜固体撮像装置の構造＞
　次に、本技術が適用される固体撮像装置の構造について説明する。
　第１の例として、図２上段に示される固体撮像装置１ａは、半導体基板２０から構成される。半導体基板２０には、画素領域２３、制御回路２４、および、信号処理回路を含むロジック回路２５が搭載される。このようにして、１つの半導体チップとしての固体撮像装置１ａが構成される。
　第２の例として、図２中段に示される固体撮像装置１ｂは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素領域２３と制御回路２４が搭載される。第２の半導体基板２２には、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての積層型の固体撮像装置１ｂが構成される。
　第３の例として、図２下段に示される固体撮像装置１ｃは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素領域２３が搭載される。第２の半導体基板２２には、制御回路２４と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての積層型の固体撮像装置１ｃが構成される。
　なお、第１の半導体基板２１と第２の半導体基板２２とを電気的に接続する構成は、貫通ビアやCu-Cuの金属結合、さらに他の構成とすることができる。
　また、以上においては、第２の半導体基板２２は１層で構成されるものとしたが、２層以上で構成されるようにしてもよい。すなわち、本技術は、第１の半導体基板２１を最上層とした、３層以上の積層体からなる固体撮像装置にも適用可能である。
＜固体撮像装置の回路構成および動作＞
　図３は、本技術の固体撮像装置１の回路構成例を示す図である。
　図３に示されるように、画素２は、光電変換部としてのフォトダイオード（PD）５１、転送トランジスタ５２、フローティング容量５３、リセットトランジスタ５４、増幅トランジスタ５５、および選択トランジスタ５６を有している。なお、画素２が有する画素トランジスタは、いずれもｎ型MOSトランジスタとして構成されるものとする。
　PD５１のアノードは接地されており、PD５１のカソードは、転送トランジスタ５２のソースに接続されている。転送トランジスタ５２のドレインは、増幅トランジスタ５５のゲートに接続されており、この接続点が、フローティングディフュージョン（FD）を構成する。
　リセットトランジスタ５４は、所定の電源とFDとの間に接続されている。増幅トランジスタ５５のドレインは、所定の電源に接続され、増幅トランジスタ５５のソースは、選択トランジスタ５６のドレインに接続されている。選択トランジスタ５６のソースは、垂直信号線５７に接続されている。
　また、垂直信号線５７は、負荷MOSトランジスタ５８に接続されている。負荷MOSトランジスタ５８には、Bias生成回路５９により生成されるバイアス電圧が供給される。これにより、増幅トランジスタ５５と負荷MOSトランジスタ５８とがソースフォロワ回路を構成する。
　そして、垂直信号線５７の電圧（画素信号）は、出力端子６０から読み出される。出力端子６０の出力は、サンプルホールド回路６１またはサンプルホールド回路６２に保持される。サンプルホールド回路６１は、FDがリセットされたときのFDの電位に対応する垂直信号線５７の電圧（リセットレベル）を保持する。サンプルホールド回路６２は、PD５１の電荷がFDに転送されたときのFDの電位に対応する垂直信号線５７の電圧（信号レベル）を保持する。
　さらに、垂直信号線５７には、クリップ回路７１が接続されている。クリップ回路７１は、垂直信号線５７の電圧を所定の電圧に制限する（クリップする）回路である。
　クリップ回路７１は、クリップトランジスタ８１、サンプルホールド回路８２、および容量素子８３から構成される。
　クリップトランジスタ８１は、そのゲートに印加されるクリップ電圧CLPに応じて、垂直信号線５７の電圧を制限する電圧を生成する。
　サンプルホールド回路８２は、垂直信号線５７の電圧を保持して、クリップトランジスタ８１のゲートに入力する。
　容量素子８３は、その一方の電極がクリップトランジスタ８１のゲートに接続されている。容量素子８３の他方の電極は、CLP調整電圧生成回路９１に接続されている。
　CLP調整電圧生成回路９１は、クリップ電圧CLPを調整するための調整電圧VCLPを生成し、容量素子８３に印加する。
　次に、図４のタイミングチャートを参照して、図３の固体撮像装置の動作について説明する。
　図４において、TRGは、転送トランジスタ５２を駆動するための駆動信号である。RSTは、リセットトランジスタ５４を駆動するための駆動信号である。SELは、選択トランジスタ５６を駆動するための駆動信号である。SH_CLPは、サンプルホールド回路８２を駆動するための駆動信号である。SH_Rは、サンプルホールド回路６１を駆動するための駆動信号である。SH_Sは、サンプルホールド回路６２を駆動するための駆動信号である。そして、VCLPは、クリップ電圧CLPを調整するための調整電圧である。
　まず、駆動信号SELがＨ（High）の状態で、駆動信号RSTがＨに立ち上がると、画素２のFDがリセットされる。このとき、駆動信号SH_CLPがＨに立ち上がることで、垂直信号線５７の電圧（リセットレベル）が保持されて、クリップトランジスタ８１のゲートに入力される。
　次いで、駆動信号SH_RがＨに立ち上がると、サンプルホールド回路６１は、リセットレベルを保持する。すなわち、画素２のリセットレベルが読み出される。
　その後、駆動信号TRGがＨに立ち上がると、画素２のFDにPD５１の電荷が転送される。
　そして、駆動信号SH_SがＨに立ち上がると、サンプルホールド回路６２は、PD５１の電荷がFDに転送されたときのFDの電位に対応する垂直信号線５７の電圧（信号レベル）を保持する。すなわち、画素２の信号レベルが読み出される。
　ここで、CLP調整電圧生成回路９１は、画素２のリセットレベル読み出し時と、画素２の信号レベル読み出し時とで、異なる調整電圧VCLPを容量素子８３に印加する。
　具体的には、CLP調整電圧生成回路９１は、画素２のリセットレベル読み出し時に、調整電圧VCLP_Rを容量素子８３に印加する。これにより、クリップトランジスタ８１のゲートに印加されるクリップ電圧CLPが調整され、垂直信号線５７の電圧が第１の電圧に制限される。
　また、CLP調整電圧生成回路９１は、画素２の信号レベル読み出し時に、調整電圧VCLP_Rより低い調整電圧VCLP_Sを容量素子８３に印加する。これにより、クリップトランジスタ８１のゲートに印加されるクリップ電圧CLPが調整され、垂直信号線５７の電圧が第２の電圧に制限される。
　なお、図中、点線で示されるように、調整電圧VCLP_Rと調整電圧VCLP_Sとは、クリップ電圧CLPの調整量に応じて可変とすることができる。また、調整電圧VCLP_Rと調整電圧VCLP_Sの高低の関係は、画素２が有するトランジスタの極性により逆転する。
　このような動作により、リセットレベルと信号レベルとを適切にクリップすることができる。
　図５は、本技術の固体撮像装置１の他の回路構成例を示す図である。
　図５の構成は、図３の構成と基本的に同様であるが、クリップ回路７１がセレクタ１１１をさらに備える点で異なる。
　セレクタ１１１は、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をON/OFFする。
　次に、図６のタイミングチャートを参照して、図５の固体撮像装置の動作について説明する。
　図６において、各駆動信号および調整電圧は、SEL_CLPを除いて、図４に示されたものと同様である。SEL_CLPは、セレクタ１１１を駆動するための駆動信号である。
　図６に示されるように、画素２のリセットレベル読み出し時から、画素２の信号レベル読み出し時に渡って、駆動信号SEL_CLPをＨの状態とする。この期間、セレクタ１１１は、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をONにする。
　この場合の動作は、図４を参照して説明した動作と同様となる。
　ここで、図中、点線で示されるように、画素２のリセットレベル読み出し時にのみ、駆動信号SEL_CLPがＨの状態とする。この期間、セレクタ１１１は、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をONにする。一方、信号レベル読み出し時には、セレクタ１１１は、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をOFFにする。
　このような動作により、リセットレベルのみを適切にクリップすることができる。
　なお、図６の動作において、信号レベル読み出し時にのみ、セレクタ１１１が、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をOFFにするようにしてもよい。さらに、必要に応じて、画素列毎に、垂直信号線５７の電圧の制限がON/OFFされるようにしてもよい。
＜従来の固体撮像装置の回路構成および動作＞
　ここで、太陽黒点を補正する、従来の固体撮像装置の回路構成および動作について説明する。
　図７は、従来の固体撮像装置の回路構成例を示す図である。図７に示される固体撮像装置は、シングルスロープ型AD変換回路を有する。
　図７において、クリップ回路１２１は、クリップトランジスタ８１を有する。クリップトランジスタ８１は、そのゲートに印加される調整電圧VCLPに応じて、垂直信号線５７の電圧を制限する電圧を生成する。
　Ramp生成回路１２２は、所定のタイミングで所定の傾きを有するランプ波形となる参照信号Rampを生成する。参照信号Rampは、コンパレータ１２３の一方の端子に入力される。
　コンパレータ１２３は、一方の端子に入力される参照信号Rampと、他方の端子に入力される画素信号とを比較する。コンパレータ１２３は、参照信号Rampと画素信号との大小関係に応じてレベルが反転する信号を、カウンタ１２４に出力する。
　カウンタ１２４は、アップカウント動作とダウンカウント動作とを切り替えて実行する。カウンタ１２４は、コンパレータ１２３の出力が反転したタイミングに応じて、アップカウント動作とダウンカウント動作とを終了する。アップカウント動作およびダウンカウント動作により得られたカウント値は、デジタルデータとして出力される。
　なお、コンパレータ１２３の２つの端子は、AZスイッチによってそれぞれオフセットがキャンセル（Auto Zero）されるようになされている。
　このようにして、コンパレータ１２３およびカウンタ１２４は、シングルスロープ型AD変換回路を構成する。
　次に、図８のタイミングチャートを参照して、図７の固体撮像装置の動作について説明する。
　図８において、TRGは、転送トランジスタ５２を駆動するための駆動信号である。RSTは、リセットトランジスタ５４を駆動するための駆動信号である。SELは、選択トランジスタ５６を駆動するための駆動信号である。AZは、コンパレータ１２３のAZスイッチを駆動するための駆動信号である。VCLPは、CLP調整電圧生成回路９１が生成する調整電圧である。Rampは、Ramp生成回路１２２が生成する参照信号である。そして、VSLは、垂直信号線５７の電圧、すなわち画素信号である。
　なお、VSLにおいて、実線は、PDの電荷がFDに漏れ出すことのない状態（暗時）の画素信号を示している。また、点線は、PDの電荷がFDに漏れ出し、太陽黒点が発生するような状態（明時）の画素信号を示している。
　各信号についての詳細な説明は省略するが、CLP調整電圧生成回路９１は、画素２のリセットレベル読み出し時と、画素２の信号レベル読み出し時とで、異なる調整電圧VCLPをトランジスタ８１のゲートに印加する。このような動作により、リセットレベルと信号レベルとを適切にクリップすることができる。
　ここで、暗時の画素信号および明時の画素信号（VSL）に注目する。
　リセットレベル読み出し時、暗時の画素信号と明時の画素信号との電圧差Vaは、正常な画素に干渉しない電圧差以上の電圧差を示している。さらに、明時の画素信号の、リセットレベル読み出し時と信号レベル読み出し時との電圧差Vbは、太陽黒点が発生していると判断できる電圧差を示している。
　この場合、電圧差Vaと電圧差Vbとの和Vdrが、AD変換回路のダイナミックレンジとして必要となる。
　しかしながら、画素毎に、増幅トランジスタのばらつき（主に、閾値電圧のばらつき）がある場合、図９に示されるように、画素（暗時）のリセットレベルは変動してしまう。そのため、クリップ回路１２１のトランジスタ８１のゲート電圧を、このばらつきを考慮して、ある程度マージンを設けて設定する必要があった。これに伴い、AD変換回路のダイナミックレンジVdrもまた、同様にマージンを設けて設定する必要があった。すなわち、少なくともこのマージン分の電圧を考慮して、AD変換回路を設計する必要があった。
　そこで、本技術の固体撮像装置では、クリップトランジスタ８１のゲートに、リセットレベルが保持されて入力されるようにした。
＜本技術の第１の実施の形態＞
　図１０は、本技術の第１の実施の形態の固体撮像装置の回路構成例を示す図である。図１０に示される固体撮像装置は、シングルスロープ型AD変換回路を有する。
　図１０に示される固体撮像装置は、クリップ回路として、図３を参照して説明したクリップ回路７１を備えている。
　この構成によれば、図１１に示されるように、画素（暗時）のリセットレベルが変動する場合、クリップトランジスタ８１のゲートに、ばらつきを含むリセットレベルが保持される。すなわち、クリップ回路７１のトランジスタ８１のゲート電圧について、このばらつきを考慮して、マージンを設ける必要がなくなる。これに伴い、AD変換回路のダイナミックレンジVdrについてもまた、同様にマージンを設ける必要がなくなる。したがって、このマージン分の電圧を考慮することなく、最小のダイナミックレンジでAD変換回路を設計することができる。結果として、AD変換回路の低電圧化を図ることが可能となる。
＜本技術の第２の実施の形態＞
　図１２は、本技術の第２の実施の形態の固体撮像装置の回路構成例を示す図である。図１２に示される固体撮像装置もまた、シングルスロープ型AD変換回路を有する。
　図１２に示される固体撮像装置は、クリップ回路として、図５を参照して説明したクリップ回路７１を備えている。
　この構成によれば、図１３に示されるように、画素（暗時）のリセットレベルが変動する場合、クリップトランジスタ８１のゲートに、ばらつきを含むリセットレベルが保持される。すなわち、クリップ回路７１のトランジスタ８１のゲート電圧について、このばらつきを考慮して、マージンを設ける必要がなくなる。これに伴い、AD変換回路のダイナミックレンジVdrについてもまた、同様にマージンを設ける必要がなくなる。したがって、このマージン分の電圧を考慮することなく、最小のダイナミックレンジでAD変換回路を設計することができる。結果として、AD変換回路の低電圧化を図ることが可能となる。
　なお、図１３の動作において、リセットレベル読み出し時にのみ、または、信号レベル読み出し時にのみ、セレクタ１１１が、トランジスタ８１により生成された電圧での、垂直信号線５７の電圧の制限をOFFにするようにしてもよい。さらに、必要に応じて、画素列毎に、垂直信号線５７の電圧の制限がON/OFFされるようにしてもよい。
＜本技術の第３の実施の形態＞
　図１４は、本技術の第３の実施の形態の固体撮像装置の回路構成例を示す図である。
　図１４に示される固体撮像装置は、図１２の構成に加え、コンパレータ１２３の前段にゲインアンプ１３１を備えている。
　ゲインアンプ１３１は、垂直信号線５７の電圧、すなわち画素信号を増幅して、コンパレータ１２３に供給する。
　図１４のような構成においても、図１０の構成や図１２の構成と同等の作用・効果を得ることができる。
＜本技術の第４の実施の形態＞
　図１５は、本技術の第４の実施の形態の固体撮像装置の回路構成例を示す図である。
　図１５に示される固体撮像装置は、図１２の構成におけるクリップ回路７１の容量素子８３に代えて、２つの容量素子８３－Ｒ，８３－Ｓを備えている。
　容量素子８３－Ｒ，８３－Ｓは、それぞれの一方の電極がクリップトランジスタ８１のゲートに接続されている。容量素子８３それぞれの他方の電極は、CLP調整電圧生成回路１４１に接続されている。
　CLP調整電圧生成回路１４１は、画素２のリセットレベル読み出し時に、調整電圧VCLP_Rを生成し、容量素子８３－Ｒに印加する。また、CLP調整電圧生成回路１４１は、画素２の信号レベル読み出し時に、調整電圧VCLP_Rより低い調整電圧VCLP_Sを生成し、容量素子８３－Ｓに印加する。
　このような動作により、リセットレベルと信号レベルとを適切にクリップすることができる。
　図１５のような構成においても、図１０の構成や図１２の構成の構成と同等の作用・効果を得ることができる。
＜固体撮像装置の構造の変形例＞
　ところで、図２を参照して説明したように、本技術の固体撮像装置は、積層型の構造を採ることができる。
　この場合、図１６に示されるように、クリップ回路７１は、画素２（画素領域２３）を有する第１の半導体基板２１ではなく、ロジック回路２５を有する第２の半導体基板２２に設けられるようにしてもよい。
　逆に、図１７に示されるように、クリップ回路７１は、ロジック回路２５を有する第２の半導体基板２２ではなく、画素２（画素領域２３）を有する第１の半導体基板２１に設けられるようにしてもよい。
　さらに、上述で説明した固体撮像装置の回路構成において、クリップ回路が設けられる位置はいずれであってもよい。
　例えば、図１８に示されるように、クリップ回路７１は、負荷MOSトランジスタ５８の後段に設けられるようにしてもよい。
　なお、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜電子機器の構成例＞
　ここで、図１９を参照して、本技術を適用した電子機器の構成例について説明する。
　図１９に示される電子機器２００は、光学レンズ２０１、シャッタ装置２０２、固体撮像装置２０３、駆動回路２０４、および信号処理回路２０５を備えている。図１９においては、固体撮像装置２０３として、上述した本技術の固体撮像装置１を電子機器（デジタルスチルカメラ）に設けた場合の実施の形態を示す。
　光学レンズ２０１は、被写体からの像光（入射光）を固体撮像装置２０３の撮像面上に結像させる。これにより、信号電荷が一定期間、固体撮像装置２０３内に蓄積される。シャッタ装置２０２は、固体撮像装置２０３に対する光照射期間および遮光期間を制御する。
　駆動回路２０４は、シャッタ装置２０２および固体撮像装置２０３に、駆動信号を供給する。シャッタ装置２０２に供給される駆動信号は、シャッタ装置２０２のシャッタ動作を制御するための信号である。固体撮像装置２０３に供給される駆動信号は、固体撮像装置２０３の信号転送動作を制御するための信号である。固体撮像装置２０３は、駆動回路２０４から供給される駆動信号（タイミング信号）により信号転送を行う。信号処理回路２０５は、固体撮像装置２０３から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
　本実施の形態の電子機器２００においては、固体撮像装置２０３において、AD変換回路の低電圧化を図ることができるため、結果として、低消費電力の電子機器を提供することが可能となる。
＜イメージセンサの使用例＞
　最後に、本技術を適用したイメージセンサの使用例について説明する。
　図２０は、上述したイメージセンサの使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は以下のような構成をとることができる。
（１）
　複数の画素と、
　前記画素の画素信号を出力するための垂直信号線と、
　前記垂直信号線の電圧を所定の電圧に制限するクリップ回路と
　を備え、
　前記クリップ回路は、
　　ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、
　　前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路と
　を有する固体撮像装置。
（２）
　前記クリップ回路は、一方の電極が前記トランジスタのゲートに接続される容量素子をさらに有し、
　前記容量素子の他方の電極には、複数の異なる電圧を生成する電圧生成回路が接続される
　（１）に記載の固体撮像装置。
（３）
　前記電圧生成回路は、前記容量素子に、前記画素のリセットレベル読み出し時と前記画素の信号レベル読み出し時とで異なる電圧を印加する
　（２）に記載の固体撮像装置。
（４）
　前記クリップ回路は、複数の前記容量素子を有し、
　前記電圧生成回路は、前記画素のリセットレベル読み出し時、一方の前記容量素子に第１の電圧を印加し、前記画素の信号レベル読み出し時、他方の前記容量素子に第２の電圧を印加する
　（２）に記載の固体撮像装置。
（５）
　前記クリップ回路は、前記トランジスタにより生成された前記所定の電圧での、前記垂直信号線の電圧の制限をON/OFFするセレクタをさらに備える
　（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　複数の画素と、
　前記画素の画素信号を出力するための垂直信号線と、
　前記垂直信号線の電圧を所定の電圧に制限するクリップ回路と
　を備え、
　前記クリップ回路は、
　　ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、
　　前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路と
　を有する固体撮像装置を
　備える電子機器。
　１　固体撮像装置，　２　画素，　５７　垂直信号線，　７１　クリップ回路，　８１　クリップトランジスタ，　８２　サンプルホールド回路，　８３　容量素子，　９１　CLP調整電圧生成回路，　１１１　セレクタ，　２００　電子機器，　２０３　固体撮像装置

Claims (6)

  1. 　複数の画素と、
    　前記画素の画素信号を出力するための垂直信号線と、
    　前記垂直信号線の電圧を所定の電圧に制限するクリップ回路と
    　を備え、
    　前記クリップ回路は、
    　　ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、
    　　前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路と
    　を有する固体撮像装置。
  2. 　前記クリップ回路は、一方の電極が前記トランジスタのゲートに接続される容量素子をさらに有し、
    　前記容量素子の他方の電極には、複数の異なる電圧を生成する電圧生成回路が接続される
    　請求項１に記載の固体撮像装置。
  3. 　前記電圧生成回路は、前記容量素子に、前記画素のリセットレベル読み出し時と前記画素の信号レベル読み出し時とで異なる電圧を印加する
    　請求項２に記載の固体撮像装置。
  4. 　前記クリップ回路は、複数の前記容量素子を有し、
    　前記電圧生成回路は、前記画素のリセットレベル読み出し時、一方の前記容量素子に第１の電圧を印加し、前記画素の信号レベル読み出し時、他方の前記容量素子に第２の電圧を印加する
    　請求項２に記載の固体撮像装置。
  5. 　前記クリップ回路は、前記トランジスタにより生成された前記所定の電圧での、前記垂直信号線の電圧の制限をON/OFFするセレクタをさらに備える
    　請求項１に記載の固体撮像装置。
  6. 　複数の画素と、
    　前記画素の画素信号を出力するための垂直信号線と、
    　前記垂直信号線の電圧を所定の電圧に制限するクリップ回路と
    　を備え、
    　前記クリップ回路は、
    　　ゲートの電圧に応じて前記所定の電圧を生成するトランジスタと、
    　　前記垂直信号線に出力される前記画素のリセットレベルを保持して、前記トランジスタのゲートに入力するサンプルホールド回路と
    　を有する固体撮像装置を
    　備える電子機器。
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