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WO2017130357A1 - 電力変換装置 - Google Patents

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Publication number
WO2017130357A1
WO2017130357A1 PCT/JP2016/052536 JP2016052536W WO2017130357A1 WO 2017130357 A1 WO2017130357 A1 WO 2017130357A1 JP 2016052536 W JP2016052536 W JP 2016052536W WO 2017130357 A1 WO2017130357 A1 WO 2017130357A1
Authority
WO
WIPO (PCT)
Prior art keywords
short
power supply
drive signal
time
circuit
Prior art date
Application number
PCT/JP2016/052536
Other languages
English (en)
French (fr)
Inventor
友美 望月
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to EP16887944.3A priority Critical patent/EP3410594B1/en
Priority to US15/771,666 priority patent/US10468995B2/en
Priority to PCT/JP2016/052536 priority patent/WO2017130357A1/ja
Priority to JP2017563478A priority patent/JP6403909B2/ja
Priority to CN201680079257.8A priority patent/CN108604867B/zh
Publication of WO2017130357A1 publication Critical patent/WO2017130357A1/ja

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Definitions

  • the present invention relates to a power conversion device that converts AC power into DC power.
  • the DC power supply shown in Patent Document 1 below is configured to improve the power factor by flowing a current through the reactor by short-circuiting the switch means only once during a half cycle of the power supply, thereby suppressing the harmonic current.
  • the switch means is short-circuited only once during the half cycle of the power supply, it is necessary to increase the inductance value of the reactor in order to suppress harmonics, and the heat generation in the reactor increases as the inductance value increases. This is because when the input current becomes zero after the input current is caused to flow by the operation of the switch means, not only the power factor is deteriorated, but also the higher-order component harmonic amount becomes larger than usual.
  • Patent Document 2 it is possible to reduce the inductance value of the reactor and reduce the heat generation by short-circuiting the switch means twice or more in the half cycle of the power source. Further, when the inductance value is reduced, the outer shape of the reactor is also reduced, so that the reactor can be miniaturized.
  • This invention is made in view of the above, Comprising: Even when changing the frequency
  • the power conversion device includes a rectifier that converts AC power from an AC power source into DC power, a short-circuit unit that short-circuits the AC power source via a reactor, and a short-circuit unit.
  • the control unit changes the number of short-circuit operations during the half cycle of the AC power supply output waveform based on the load condition, and the delay from the zero crossing point to the short-circuit of the AC power supply output waveform after changing the number of short-circuit operations.
  • the time is made different from the delay time from the zero cross point of the AC power supply output waveform before the short circuit operation is changed to the short circuit.
  • a diagram showing a simple circuit consisting of a reactor, a short circuit, a rectifier circuit, and a smoothing capacitor The figure which shows the waveform of a power supply current when a short circuit element is short-circuited once in the positive electrode side half cycle of an AC power supply.
  • count of switching in a power supply half cycle reduces from 2 times to 1 time, and a delay time does not change.
  • count of switching in a power supply half cycle reduces from 2 times to 1 time, and delay time changes.
  • count of switching in a power supply half cycle increases from 1 time to 2 times, and delay time and energization time change.
  • count of switching in a power supply half cycle increases from 1 time to 2 times, and delay time and energization time change.
  • count of switching in a power supply half cycle reduces from 2 times to 1 time, and delay time and energization time change.
  • count of switching in a power supply half cycle reduces from 2 times to 1 time, and delay time and energization time change.
  • the figure which shows the waveform of the power supply current when a drive signal is divided into a plurality of pulses in the positive electrode half cycle and the negative electrode half cycle The figure which shows the drive signal which switches a short circuit part once during a power supply half cycle. The figure which shows the drive signal which switches the short circuit part several times during the power source half cycle Flowchart showing a procedure for creating data used for the first pulse division unit
  • segmentation part The figure showing a time-dependent change of the ON duty of N drive signals produced
  • FIG. 1 is a diagram illustrating a configuration example of a power conversion device 100 according to Embodiment 1 and Embodiment 2 described later.
  • the power conversion device 100 includes a rectifier 3 that converts AC power from an AC power source 1 that is a power source into DC power, and a reactor 2 that is connected between the AC power source 1 and the rectifier 3.
  • a power supply voltage detection unit 7 that detects the power supply voltage Vs of the AC power supply 1, a current detection means 10 that detects a power supply current Is flowing in the reactor 2, a short-circuit unit 30 that short-circuits the AC power supply 1 via the reactor 2,
  • a control unit 20 that generates a drive signal Sa that is a switching pulse once or a plurality of times during a half cycle of the AC power supply 1 and controls the opening / closing operation of the short-circuit unit 30 by the generated drive signal Sa is provided.
  • the reactor 2 is connected to the AC power supply 1 side from the short-circuit portion 30 and is inserted between one input end of the rectifier 3 and the AC power supply 1 in the illustrated example.
  • the current detection means 10 includes a current detection element 9 disposed between the reactor 2 and the rectifier 3 and a current detection unit 8 that detects a current flowing through the current detection element 9.
  • a current detection element 9 a current transformer or a shunt resistor is exemplified.
  • the rectifier 3 is connected between a rectifier circuit 4 configured by a diode bridge in which four diodes are combined and an output terminal of the rectifier circuit 4, and smoothes the voltage of the full-wave rectified waveform output from the rectifier circuit 4. And a capacitor 5.
  • the short-circuit unit 30, which is a bidirectional switch, includes a diode bridge 31 connected in parallel to the AC power supply 1 via the reactor 2 and a short-circuit element 32 connected to both output terminals of the diode bridge 31. Is done.
  • the short-circuit element 32 is a metal oxide semiconductor field effect transistor
  • the gate of the short-circuit element 32 is connected to the drive signal waveform generation unit 50 of the control unit 20, and the short-circuit element 32 is received by the drive signal Sa from the drive signal waveform generation unit 50. Is configured to turn on and off.
  • the short-circuit element 32 is turned on, the AC power supply 1 is short-circuited via the reactor 2 and the diode bridge 31.
  • the control unit 20 includes a microcomputer, and includes a drive signal waveform generation unit 50 that generates a drive signal Sa that is a switching pulse for controlling the short-circuit element 32 based on the DC voltage Vdc and the power supply voltage Vs.
  • the short-circuit unit 30 is turned on / off once or a plurality of times during the power supply half cycle by the current open loop control in the short-circuit operation mode.
  • the operation of the short-circuit unit 30 will be described with reference to several drawings.
  • FIG. 2 is a diagram showing a simple circuit including the reactor 2, the short-circuit unit 30, the rectifier circuit 4, and the smoothing capacitor 5.
  • FIG. 2 shows a current path when the short-circuit unit 30 is on or off.
  • FIG. 3 is a diagram showing a waveform of a main part when the short-circuit element 32 is short-circuited once in the positive electrode half cycle of the AC power supply 1.
  • Tdl represents a delay time until the drive signal Sa is turned on when a certain time has elapsed from the zero cross point T0 when the power supply voltage Vs rises.
  • Ton is the ON time of the drive signal Sa generated within the positive electrode half half cycle of the power supply voltage.
  • T represents a period from when the drive signal Sa is turned on to when it is turned off. In the illustrated example, since the number of pulses of the drive signal Sa is one, the on time Ton and the period T have the same width.
  • the short circuit section 30 is turned on when the drive signal Sa is turned on.
  • a closed circuit is formed by the AC power source 1, the reactor 2, and the short-circuit unit 30, and the AC power source 1 is short-circuited via the reactor 2. Therefore, the power supply current Is flows in the closed circuit, and magnetic energy is accumulated in the reactor 2. The stored energy is released to the load 11 side at the same time when the short-circuit unit 30 is turned off, rectified by the rectifier circuit 4, and transferred to the smoothing capacitor 5.
  • the power supply current Is flows through a path as shown in FIG. Thereby, the energization angle of the power supply current Is can be expanded as compared with the passive mode without power factor improvement, and the power factor can be improved.
  • the energy accumulated in the reactor 2 can be controlled by controlling the width of the delay time Tdl and the on time Ton of the short circuit section 30, and the DC voltage Vdc can be stepped up to a specific value in a stepless manner. .
  • FIG. 3 shows an example in which the short-circuit unit 30 is switched once during a half cycle of the power supply.
  • the number of times of switching may be increased for the purpose of power factor improvement, harmonic suppression, or DC voltage boosting.
  • switching shows the short circuit operation
  • the load condition is a qualitative or quantitative condition determined depending on whether the operation of the load is light or heavy. When expressing load conditions qualitatively, for example, a light load when the torque current when the load is operated as desired is light, and a heavy load when the torque current when the load is operated as desired Is generally called.
  • FIG. 4 is a first diagram showing fluctuations in the DC voltage Vdc detected when the number of switchings during the half cycle of the power supply increases from once to twice.
  • FIG. 4 as an example, the waveform of the power supply voltage Vs for two cycles, the waveform of the DC voltage Vdc detected by the DC voltage detection unit 6, and the power supply current Is flowing through the reactor 2 detected by the current detection means 10 are shown. A waveform and a waveform of the drive signal Sa are shown.
  • the number of switching is switched between the first cycle and the second cycle of the power supply voltage
  • the value of the DC voltage Vdc is the average value of the power supply voltage in the first cycle and 2 of the power supply voltage. The average value in the period is shown.
  • the number of times of switching in the positive half cycle and negative half cycle of the first cycle of the power supply voltage is one each.
  • the number of times of switching in the positive half cycle and the negative half cycle in the second cycle of the power supply voltage is two.
  • Ton1 is the ON time of the drive signal Sa generated in the positive and negative half cycles of the first cycle of the power supply voltage.
  • T1 is a period from when the drive signal Sa is turned on to when it is turned off.
  • the on time Ton1 and the period T1 have the same width.
  • Tdl1 is a delay time from the zero cross point of the power supply voltage Vs in the first cycle of the power supply voltage until the drive signal Sa is turned on.
  • Ton21 is the ON time of the first drive signal Sa among the two drive signals Sa generated on the positive and negative sides of the second cycle of the power supply voltage
  • Ton22 is the second drive signal Sa. Is the on-time.
  • Toff is a release period of the short-circuit portion 30 from when the first drive signal Sa is turned off until the second drive signal Sa is turned on.
  • T2 is the time from when the first drive signal Sa is turned on until it is turned off, and from when the first drive signal Sa is turned off until the second drive signal Sa is turned on. This is the sum of the time and the time from when the second drive signal Sa is turned on until it is turned off. That is, the period T2 is equal to the time obtained by adding the on time Ton21, the off time Toff, and the on time Ton22.
  • Tdl2 is a delay time from the zero cross point of the power supply voltage Vs in the second cycle of the power supply voltage until the first drive signal Sa is turned on.
  • the DC voltage Vdc decreases when the number of times of switching is switched. This is because the period T1 is equal to the period T2 and the delay time Tdl1 and the delay time Tdl2 are not changed. In the period T2, switching is performed twice, and the on time Ton21 and the on time Ton22 are added. The DC voltage Vdc after the switching time becomes smaller than Ton1 and the number of times of switching increases is lower than the DC voltage Vdc before the number of times of switching increases.
  • FIG. 5 is a second diagram showing fluctuations in the DC voltage Vdc detected when the number of switchings in the half cycle of the power supply increases from once to twice.
  • the fluctuation of the DC voltage before and after the number of switching increases is small and equal.
  • the reason why the fluctuation of the DC voltage Vdc is small is that the delay time is increased from Tdl1 to Tdl2 even if the period T1 and the period T2 are the same.
  • the DC voltage boost rate can be increased by switching at a point where the power supply voltage Vs is large, that is, closer to the peak of the power supply voltage.
  • FIGS. 4 and 5 illustrate an example in which the number of times of switching is increased from one to two, but the number of times of switching is not limited to this. That is, the drive signal Sa generated during the power supply half cycle only needs to be greater than the number before switching after switching the number of switching times.
  • FIG. 6 is a first diagram showing fluctuations in the DC voltage Vdc detected when the number of switchings during the half cycle of the power supply is reduced from two to one.
  • FIG. 6 shows the waveforms of the power supply voltage Vs and the drive signal Sa for two cycles, as in FIGS. 4 and 5, and the number of times of switching is two at the timing between the first cycle and the second cycle of the power supply voltage.
  • the state of the change of the waveform of the direct-current voltage Vdc and the power supply current Is when changing from once to 1 is shown.
  • the number of times of switching in the positive half cycle and negative half cycle in the first cycle of the power supply voltage is two each.
  • the number of times of switching in the positive half cycle and the negative half cycle in the second cycle of the power supply voltage is one.
  • Ton11 is the ON time of the first drive signal Sa among the two drive signals Sa generated in the first positive half cycle of the power supply voltage
  • Ton12 is the second drive signal Sa. It is on time.
  • Toff is an off time from when the first drive signal Sa is turned off until the second drive signal Sa is turned on.
  • T1 is a period from when the first drive signal Sa is turned on to when the second drive signal Sa is turned off. Specifically, the period T1 includes the time from when the first drive signal Sa is turned on until it is turned off, and the second drive signal Sa after the first drive signal Sa is turned off. This is the sum of the time until turning on and the time from when the second drive signal Sa is turned on until it is turned off.
  • T1 is equal to the sum of the on time Ton11, the off time Toff, and the on time Ton12.
  • Tdl1 is a delay time from the zero cross point of the power supply voltage Vs in the first cycle of the power supply voltage until the first drive signal Sa is turned on.
  • Ton2 is the ON time of the drive signal Sa generated in the positive electrode half cycle of the second cycle of the power supply voltage.
  • T2 is a period from when the drive signal Sa is turned on to when it is turned off.
  • the on time Ton2 and the period T2 have the same width.
  • Tdl2 is a delay time from the zero cross point of the power supply voltage Vs in the second cycle of the power supply voltage until the drive signal Sa is turned on.
  • the DC voltage Vdc increases when the number of times of switching is switched. Specifically, since the switching is performed twice in the period T1 under the condition that the period T2 is equal to the period T1 and the delay time Tdl1 and the delay time Tdl2 are not changed, the on-time Ton11 and the on-time Ton12 are added together.
  • the DC voltage Vdc after the switching time is decreased and the DC voltage Vdc after the switching frequency is decreased is higher than the DC voltage Vdc before the switching frequency is decreased.
  • FIG. 7 is a second diagram showing fluctuations in the DC voltage detected when the number of switching operations during the half cycle of the power supply is reduced from two to one.
  • the fluctuation of the DC voltage Vdc before and after the number of switching decreases is small and equal.
  • the reason why the fluctuation of the DC voltage Vdc is small is that the delay time is reduced from Tdl1 to Tdl2 even if the period T1 and the period T2 are the same.
  • the DC voltage step-up rate can be suppressed by performing switching at a point where the power supply voltage Vs is small, that is, closer to the zero cross point of the power supply voltage.
  • FIGS. 6 and 7 illustrate an example in which the number of times of switching is reduced from two times to one, but is not limited to this.
  • the number of drive signals Sa generated during the half cycle of the power supply should be less than the number before switching after switching the number of times of switching.
  • the power conversion device 100 when the number of times of switching is changed corresponding to the load condition, by appropriately controlling the magnitudes of the delay times Tdl1 and Tdl2 according to the tendency of the change in the number of times of switching, The fluctuation of the DC voltage can be suppressed. Therefore, a highly stable system can be constructed, and the voltage can be boosted to a voltage higher than that of a conventional converter while improving the power factor and suppressing harmonics.
  • the magnitudes of the delay times Tdl1 and Tdl2 can be appropriately controlled according to the tendency of the change in the number of switching times, so that there are fewer control parameters. Therefore, it is possible to suppress an increase in load due to unnecessary parameter tuning.
  • the control unit 20 of the first embodiment controls the magnitude of the delay time from the power supply voltage zero cross point after changing the number of switchings to the start of switching at the switching number switching timing. As long as the variation can be tolerated, the control may be performed by dividing into a plurality of timings.
  • period and time such as Tdl, Ton, and Toff in the first embodiment may be stored as setting data for each switching frequency in a nonvolatile memory such as an EEPROM.
  • the ratio of the times Ton and Toff of the first embodiment to the periods T1 and T2 may be held as setting data for each switching frequency in a nonvolatile memory such as an EEPROM.
  • the switching frequency of the first embodiment may be changed by the power supply voltage Vs even under the same input load condition.
  • Embodiment 2 when the number of times of switching changes, only the delay time Tdl is changed to stabilize the DC voltage Vdc. However, when the number of times of switching changes next, the on time Ton is changed. An operation when the period T and the delay time Tdl are changed will be described.
  • FIG. 8 is a diagram showing the DC voltage Vdc detected when the number of times of switching increases from once to twice.
  • the fluctuation of the DC voltage Vdc before and after the number of switching increases is small and equal.
  • FIG. 9 is a diagram showing the DC voltage Vdc detected when the number of times of switching increases from once to twice.
  • the fluctuation of the DC voltage Vdc before and after the number of switching increases is small and equal.
  • the effect of lowering the DC voltage Vdc can be obtained by making Tdl2 smaller than the delay time Tdl1. Therefore, the fluctuation of the DC voltage Vdc is small before and after the total number of times of switching is increased, and can be made equal.
  • the present invention is not limited to this. That is, the drive signal Sa generated during the power supply half cycle only needs to be greater than the number before switching after switching the number of switching times.
  • FIG. 10 is a diagram showing the fluctuation of the DC voltage Vdc detected when the number of switchings during the half cycle of the power supply is reduced from two times to one time.
  • the fluctuation of the DC voltage Vdc before and after the number of switching decreases is small and equal.
  • FIG. 11 is a diagram showing fluctuations in the DC voltage Vdc detected when the number of times of switching decreases from two times to one time.
  • the fluctuation of the DC voltage Vdc before and after the number of switching decreases is small and equal.
  • FIG. 12 is a first diagram showing fluctuations in the DC voltage Vdc and changes in the power supply current Is detected when the number of switching operations decreases from two to one.
  • the fluctuations in the DC voltage Vdc before and after the switching frequency decreases are small and equal, but the peak value in the power supply current Is is higher than the peak value Is1peak before the switching frequency decreases. Also, the peak value Is2peak after the number of times of switching decreases is larger.
  • the effect of increasing the DC voltage Vdc can be obtained by making Tdl2 larger than the delay time Tdl1.
  • the power supply current Is peak value is reduced when T2 is smaller than the period T1, but the power supply current Is peak value is increased when Tdl2 is larger than Tdl1.
  • the current is larger after the decrease than before the switching frequency is decreased.
  • FIG. 13 is a second diagram showing fluctuations in the DC voltage Vdc and changes in the power supply current Is detected when the number of switching operations decreases from two to one.
  • the peak value in the power supply current Is is the same value with small changes in the peak value Is ⁇ b> 1 peak before the switching frequency decreases and the peak value Is ⁇ b> 2 peak after the switching frequency decreases. This is because the peak value Is2peak after the number of switching is reduced by making the delay time Tdl2 of FIG. 13 smaller than the delay time Tdl2 of FIG. It is because it has the effect
  • the current increase rate varies depending on the magnitude of the power supply voltage Vs and the energization time Ton, and increases as the power supply voltage Vs increases and increases as the energization time Ton increases.
  • the average value of the DC voltage Vdc in the second period in the case of FIG. 13 is lowered with respect to FIG.
  • the power source current while the short-circuit unit 30 is short-circuited flows through the AC power source 1 and the reactor 2, the diode bridge 31, and the short-circuit element 32. Therefore, even when there is a restriction on the current value due to the rating of the component such as the short circuit element 32, the on time and the period when changing the number of switching as described above, and the delay time from the zero cross point of the power supply voltage to the start of switching By controlling, the power supply current peak value can be suppressed and the rated value required for the component can be lowered. Therefore, it is possible to select a component that is lower in cost than the conventional converter.
  • power converter 100 can appropriately control the magnitudes of energization periods T1 and T2 and delay times Tdl1 and Tdl2 in accordance with the tendency of changes in the number of switching operations, so that there are few control parameters. I'll do it. Therefore, it is possible to suppress an increase in load due to unnecessary parameter tuning.
  • the control unit 20 controls the magnitude of the delay time from the power supply voltage zero crossing point after changing the number of switchings to the start of switching at the switching number switching timing. As long as the variation can be tolerated, the control may be performed by dividing into a plurality of timings.
  • period and time such as Tdl, Ton, and Toff in the second embodiment may be stored as setting data for each switching frequency in a nonvolatile memory such as an EEPROM.
  • the ratio of the times Ton and Toff in the second embodiment to the periods T1 and T2 may be held in a nonvolatile memory such as an EEPROM as setting data for each switching frequency.
  • the switching frequency of the second embodiment may be changed according to the power supply voltage Vs even under the same input load condition.
  • FIG. 14 is a diagram illustrating a configuration example of the power conversion device 100 according to the third embodiment.
  • FIG. 14 shows the configuration of the drive signal waveform generation unit 50 in the control unit 20 of the first and second embodiments shown in FIG. 1 in more detail.
  • the control unit 20 generates a drive signal Sa that is a switching pulse for controlling the short-circuit element 32 of the short-circuit unit 30 and a reference voltage V ref based on the DC voltage Vdc and the power supply voltage Vs.
  • pulse dividing unit 23 that divides drive signal Sa from drive signal generation unit 21 into a plurality of pulses, and outputs drive signal Sa1 that is a plurality of pulses after division to pulse transmission unit 22, and pulse division unit
  • a pulse transmission unit 22 that converts the drive signal Sa1 from the signal 23 into a drive signal Sa2 and transmits the drive signal Sa2 to the short-circuit unit 30.
  • the drive signal waveform generation unit 50 in the first and second embodiments is realized by the drive signal generation unit 21, the pulse transmission unit 22, and the pulse division unit 23.
  • the reference voltage V ref is a hysteresis reference voltage that is a threshold value that limits the value of the power supply current Is.
  • the reference voltage V ref includes a positive reference voltage V refH and a negative reference voltage V refL .
  • a circuit for generating the reference voltage V ref will be described later. Since the output value of the current detection means 10 that detects the power supply current Is is a voltage value, in FIG. 14, the detection value of the power supply current Is is represented as a current detection voltage Vis.
  • the pulse division unit 23 divides the drive signal Sa into a plurality of drive signals Sa1 by software processing, and a first pulse division unit 23a that divides the drive signal Sa into multiple drive signals Sa1 by hardware processing.
  • a selector 23d that is a selection unit that selects and outputs the drive signal Sa1 from the pulse transmission unit 22.
  • the drive signal Sa1 generated by the first pulse dividing unit 23a is output to the pulse transmitting unit 22 and
  • the drive signal Sa1 generated by the second pulse dividing unit 23b is output to the pulse transmitting unit 22.
  • the pulse transmission unit 22 is composed of a level shift circuit, performs voltage level shift so that gate drive can be performed, converts the drive signal Sa1 from the pulse division unit 23 into a drive signal Sa2 that is a gate drive signal, and outputs it to the short circuit unit 30. To do.
  • FIG. 15 is a first block diagram of the pulse control reference voltage generation circuit
  • FIG. 16 is a second block diagram of the pulse control reference voltage generation circuit.
  • the circuit of FIG. 15 generates the reference voltage V ref by converting the pulse width modulation signal, which is the port output Sb of the drive signal generation unit 21, into a DC value using a low-pass filter.
  • the value of the reference voltage V ref can be varied seamlessly by controlling the duty ratio of the pulse width modulation signal.
  • the circuit of FIG. 16 drives the switch TR with the port output Sb of the drive signal generator 21 to vary the value of the reference voltage V ref stepwise by the voltage dividing ratio of the resistors Rb and Rc.
  • the circuit for generating the reference voltage V ref is not limited to the circuits shown in FIGS. 15 and 16, and may be generated by a known circuit other than the circuits shown in FIGS. These reference voltages V ref generated externally may be used.
  • FIG. 17 is a diagram illustrating a configuration example of the second pulse division unit 23b.
  • the second pulse dividing unit 23b is based on the relationship between the positive-side upper limit threshold calculated by the following formula (1), the positive-side lower limit threshold calculated by the following formula (2), and the positive-side reference voltage VrefH.
  • the positive-side hysteresis comparator HCH that controls the waveform of the current detection voltage Vis by determining the hysteresis corresponding to the positive-side current control range, the negative-side upper limit threshold calculated by the equation (1), and the equation (2)
  • the negative-side hysteresis comparator HCL controls the waveform of the current detection voltage Vis by determining the hysteresis corresponding to the negative-side current control range according to the relationship between the negative-side lower limit threshold and the negative-side reference voltage VrefL .
  • the second pulse dividing unit 23b also performs NOT logic IC3 that inverts the output of the positive-side hysteresis comparator HCH, and ANDs the output of the NOT logic IC3 and the drive signal Sa to output the positive-side drive signal SaH. AND of the negative side hysteresis comparator HCL and the drive signal Sa and the AND logic IC2 that outputs the negative side drive signal SaL, and the AND logic of the positive side drive signal SaH and the negative side drive signal SaL And an AND logic IC 4 that outputs a drive signal Sa1 that is a result of the logic.
  • the current control range is a target control range of the power supply current Is of the AC power supply 1
  • the upper limit threshold is a threshold that regulates the upper limit of the short-circuit current that flows when the short-circuit unit 30 is turned on. Is a threshold set to a value smaller than the upper limit threshold.
  • V d of equation (1) represents a low-voltage power supply
  • the V OL represents the output saturation voltage of the operational amplifier.
  • the second pulse dividing unit 23b can generate the drive signal Sa1 regardless of the current polarity.
  • the drive signal Sa1 can be generated regardless of the current polarity.
  • the waveform of the power supply current Is that is, the current detection voltage Vis by the drive signal Sa1
  • the DC voltage Vdc can be boosted while suppressing the peak value of the short-circuit current that flows when the short-circuit unit 30 is turned on. It becomes possible.
  • the hysteresis comparator can change the width of the hysteresis by changing the resistance values of the resistors R1, R1 ', R2, R2', R3, and R3 '.
  • a combined resistance value can be switched by connecting a series circuit of a switch and a resistor in parallel to the resistor R2 or the resistor R2 'and opening and closing the switch.
  • FIG. 18 is a diagram showing a waveform of the power supply current when the drive signal Sa is divided into a plurality of pulses in the positive electrode half cycle and the negative electrode half cycle.
  • FIG. 18 shows the drive signal Sa generated by the drive signal generation unit 21.
  • the drive signal Sa is generated once during a half cycle of the power supply, and a period from when the drive signal Sa is turned on to when it is turned off will be described as an on time Ton.
  • FIG. 18 also shows the positive side drive signal SaH, the negative side drive signal SaL, the positive side upper limit threshold value V THH (H), and the positive side lower limit threshold value V THH (L) when the second pulse dividing unit 23b performs the dividing operation. ), Negative electrode side upper limit threshold value V THL (H), and negative electrode side lower limit threshold value V THL (L).
  • the peak value of the power supply current Is on the positive electrode side falls within the current control range W having the positive electrode side reference voltage VrefH as the central value, and the negative electrode side
  • the peak value of the power supply current Is falls within the current control range W having the negative reference voltage VrefL as the center value.
  • the switching frequency When the switching frequency is relatively high, an increase in loss due to switching, radiation noise, and noise terminal voltage may be a problem.
  • the number of switching times of the drive signal Sa1 is reduced by widening the current control range W with the reference voltage V ref as the center value. Therefore, the switching frequency is lowered, and increase in loss, radiation noise, and noise terminal voltage can be suppressed.
  • the switching frequency when the switching frequency is relatively low, noise in the audible frequency band may be a problem.
  • the number of switching times of the drive signal Sa1 increases by narrowing the current control range W with the reference voltage Vref as a center value. Therefore, the switching frequency is increased and noise can be suppressed.
  • the configuration of the first pulse dividing unit 23a will be described.
  • FIG. 19 is a diagram showing a drive signal for switching the short-circuit portion 30 once during the power supply half cycle
  • FIG. 20 is a diagram showing a drive signal for switching the short-circuit portion 30 a plurality of times during the power supply half cycle.
  • the drive signal Sa rises T1a, and the drive signal Sa falls T1b.
  • the on / off timing of the short-circuit portion 30 can be specified.
  • the first pulse dividing unit 23a can switch the short-circuit unit 30 once during the half cycle of the power supply as shown in FIG.
  • N is an integer of 2 or more.
  • the second pulse dividing unit 23b configured by hardware When the second pulse dividing unit 23b configured by hardware is used, data reliability verification or evaluation is not required, but the hardware configuration needs to be changed to correspond to the operating conditions. The configuration change may be difficult due to the above constraints or cost constraints.
  • the inventor of the present application pays attention to the tendency of the on-time and off-time of the plurality of drive signals Sa1 generated during the power supply half cycle so that the peak value of the power supply current Is falls within the current control range W,
  • the increase in control parameters was suppressed, the time and burden required for reliability verification or evaluation were reduced, and a highly reliable power conversion device 100 was derived while achieving high efficiency without causing a significant increase in cost. .
  • FIG. 21 is a flowchart showing a procedure for creating data used for the first pulse dividing unit 23a.
  • data to be stored in the data storage unit 23c is obtained using a plurality of drive signals Sa1 generated by the second pulse division unit 23b shown in FIG.
  • Step S1 The internal contact of the selector 23d shown in FIG. 14 is switched to the Y side input terminal.
  • the drive signal Sa1 can be automatically obtained using the drive signal Sa generated by the drive signal generation unit 21.
  • Step S2 The operating condition is set in the drive signal generator 21.
  • Step S3 The current limit level of the power supply current Is and the current control range W are adjusted.
  • the current limit level is determined by the positive reference voltage V refH and the negative reference voltage V refL
  • the current control range W is the resistance value of the resistors R1, R1 ′, R2, R2 ′, R3, R3 ′ shown in FIG. Determined. These limited parameters are used to adjust the current limit level and the current control range W so that a desired boosting performance, power source power factor, or harmonic current can be obtained.
  • Step S4 Based on the operating condition set in step S2 and the parameter adjusted in step S3, the rise time and the fall time of the drive signal Sa generated by the drive signal generation unit 21 are collected, and the parameters of the step S3 are used to collect the rise time and the fall time.
  • the rise times and the fall times of the plurality of drive signals Sa1 generated by the two pulse dividers 23b are collected. Data collection is performed by analysis or actual equipment.
  • Step S5 Using the data collected in step S4, the ON time Ton of the drive signal Sa, the ON time Ton of each drive signal Sa1, and the OFF time Toff of each drive signal Sa1 are measured.
  • FIG. 22 shows an ON time Ton of the drive signal Sa generated by the drive signal generator 21, an ON time Ton of the drive signal Sa1 generated by the pulse divider 23, and a drive signal Sa1 generated by the pulse divider 23. It is a figure which shows off time Toff of.
  • FIG. 22 shows a drive signal Sa generated once in each of the positive electrode half cycle and the negative electrode half cycle of the power supply voltage Vs, and N drive signals Sa1 generated during the on-time Ton of the drive signal Sa. Has been.
  • N is an integer of 2 or more.
  • Ton (1) represents the on time of the first drive signal Sa1 generated in the positive electrode half cycle, that is, the time from when the first drive signal Sa1 rises to when it falls.
  • Ton (2) represents the ON time of the second drive signal Sa1 generated in the positive half cycle, and Ton (N) is the ON of the Nth drive signal Sa1 generated in the positive half cycle. Represents time.
  • both the drive signal Sa and the first drive signal Sa1 are turned on when the on-start time has elapsed from the zero cross point when the power supply voltage Vs drops.
  • Toff (1) is an off time between the first drive signal Sa1 and the second drive signal Sa1 generated within the negative half cycle, that is, the second from the time when the first drive signal Sa1 falls. Represents the time until the drive signal Sa1 rises.
  • Toff (2) represents the off time between the second drive signal Sa1 and the third drive signal Sa1 generated in the negative half cycle, and Toff (N ⁇ 1) is in the negative half cycle. Represents the OFF time between the (N ⁇ 1) th drive signal Sa1 and the Nth drive signal Sa1 generated.
  • Step S6 using the on / off time of each drive signal Sa1 obtained in step S5, the on-duty of the on-time Ton of each drive signal Sa1 with respect to the on-time Ton of the drive signal Sa and each on-time Ton of the drive signal Sa The off duty of the off time Toff of the drive signal Sa1 is obtained.
  • ⁇ Define the following functions for calculating on-duty and off-duty.
  • (3) is the on-duty of the on-time Ton (x) of the x-th drive signal Sa1 in the half cycle of the power supply with respect to the on-time Ton of the drive signal Sa.
  • N is the total number of drive signals Sa1 generated during the power supply half cycle.
  • Equation (4) is the off duty of the off time Toff (y) between the xth drive signal Sa1 and the x ⁇ 1th drive signal Sa1 in the half cycle of the power supply with respect to the on time Ton of the drive signal Sa. . N is the total number of drive signals Sa1 generated during the power supply half cycle.
  • FIG. 23 is a diagram illustrating a change with time of the on-duty of the N drive signals Sa1 generated during the half cycle of the power supply.
  • the horizontal axis represents the pulse number x, which is the number of the second to Nth drive signals Sa1 among the N drive signals Sa1 generated during the half cycle of the power supply, and the vertical axis represents the equation (3). This represents the on-duty for the obtained second to Nth drive signals Sa1.
  • FIG. 24 is a diagram showing the change over time of the off duty of the N drive signals Sa1 generated during the half cycle of the power supply.
  • the horizontal axis represents the inter-pulse number y which is the number between the drive signals Sa1 generated during the half cycle of the power supply, and the vertical axis represents the first to Nth drive signals Sa1 obtained by the equation (4). Is the off-duty value for.
  • Step S7 As described above, the on-duty and off-duty of the plurality of drive signals Sa1 generated during the half cycle of the power supply change with time, and the tendency of the change is different.
  • the inventor of the present application has devised a method of expressing the on-duty and off-duty of the drive signal Sa1 in a specific region by an approximate expression among the plurality of drive signals Sa1 generated in the power supply half cycle.
  • the off-duty in equation (4) can be approximated by a quadratic equation
  • the off-duty has a characteristic that it has a relatively steep slope compared to the on-duty.
  • it in order to raise the freedom degree of a duty setting, it approximates with a quartic equation as (6) Formula.
  • A2, B2, C2, D2, and E2 show each constant of the approximate expression.
  • the on-duty of the first drive signal Sa1 which is a pulse outside the specific region, can be expressed by equation (7).
  • N is the total number of drive signals Sa1 generated during the power supply half cycle.
  • the error of the approximate expression can be absorbed by using the expression (7) without setting the ON duty.
  • Step S8 The on-duty and the pulse number obtained in step S7 are functioned in association with each other, the off-duty and the inter-pulse number obtained in step S7 are functionalized, and the functioned data and the constant data of the approximate expression are converted into data. Store in the storage unit 23c.
  • the first pulse division unit 23a measures the on-time Ton of the drive signal Sa from the drive signal generation unit 21, and multiplies the on-duty and off-duty read from the data storage unit 23c by the on-time Ton of the drive signal Sa. Thus, the on / off times of the first to Nth drive signals Sa1 in the half cycle of the power supply are determined.
  • this can be realized by multiplying the ON time Ton of the drive signal Sa by the correction coefficient Kc as shown in the equation (8).
  • Kc is an integer equal to or greater than 1, and may be set according to the switching condition of the number of times of switching.
  • this can be realized by multiplying the ON time Ton of the drive signal Sa by the reciprocal of the correction coefficient Kc as shown in the equation (9).
  • Kc is an integer equal to or greater than 1, and may be set according to the switching condition of the number of switching times.
  • the on / off timing of the short-circuit unit 30 according to the third embodiment is uniquely determined, and the drive signal Sa can be divided into a plurality of drive signals Sa1 at the on / off timing.
  • the on / off timing of the short-circuit unit 30 is specified without causing an increase in the control parameter stored in the data storage unit 23c even if the number of times of switching increases. Can do.
  • the power supply voltage Vs, the power supply current Is, and the DC voltage Vdc are detected to generate the drive signal Sa1, but the first pulse dividing unit 23a is based on the data stored in the data storage unit 23c.
  • the power supply current Is it is not always necessary to detect the power supply current Is, and the necessity of the power supply current detection may be selected according to the system specifications to be constructed.
  • step S6 instead of the approximate expression.
  • the data of each duty may be stored, or the data of the ON time of each pulse and the OFF time between pulses obtained in step S5 may be stored, and the drive signal Sa1 may be generated using these data. Even with this configuration, it is possible to perform pulse division by the first pulse division unit 23a, and it is possible to suppress an increase in cost due to improvement of the control unit 20.
  • first pulse dividing unit 23a and the second pulse dividing unit 23b may be used, or may be used by switching according to operating conditions.
  • the internal contact of the selector 23d is connected to the X side terminal and only the first pulse dividing unit 23a is used.
  • the internal contact of the selector 23d is connected to the Y-side terminal, and the second pulse dividing unit 23b. Use only.
  • the internal contact of the selector 23d is connected to the X side terminal corresponding to the operating conditions.
  • the first pulse division unit 23a and the second pulse division unit 23b are used in combination by switching to the Y-side terminal.
  • the present invention is not limited to this.
  • on-duty and pulse number of each drive signal Sa1 based on the on-off time of each drive signal Sa1 such that the peak value of the power supply current Is falls within the current control range W within the on-time Ton of the drive signal Sa.
  • the operation example of generating the rectangular wave power supply current Is by making the value of the reference voltage V ref constant has been described.
  • V ref the reference voltage
  • a configuration in which the power supply current Is having a shape other than a wave may be generated.
  • control is performed so that the peak value of the power supply current Is is within the current control range W.
  • the peak value of the power supply current Is is within the current control range in a range where the amount of harmonic generation does not matter. Even if it deviates from W, there is no problem. Specifically, since the pulse width of one drive signal Sa1 among the plurality of drive signals Sa1 is large, there is no problem even when the peak value of the power supply current Is exceeds the current limit level.
  • the reactor 2 is inserted between the AC power source 1 and the rectifier circuit 4, and the rectifier circuit 4 is connected to the AC power source 1 via the reactor 2, but the power converter 100 Therefore, the positional relationship between the rectifier circuit 4, the reactor 2, and the short-circuit unit 30 is not limited to the configuration shown in the drawing. That is, the power conversion device 100 may have a configuration in which the power source current Is flows in the order of the AC power source 1, the reactor 2, the short-circuit unit 30, and the AC power source 1 at the time of a short circuit.
  • the rectifier circuit 4 may be inserted into the reactor 2 and the reactor 2 may be connected to the AC power source 1 via the rectifier circuit 4.
  • the zero cross point of the power supply voltage Vs is detected and synchronization with the power supply voltage Vs is performed using the zero cross point as a base point.
  • the control unit 20 may be configured to detect a peak value of the power supply voltage Vs and to synchronize with the power supply voltage Vs using the peak value as a base point.
  • the number of short-circuit operations of short-circuit unit 30 is controlled in synchronization with the power supply voltage detected by power supply voltage detection unit 7, but the power supply voltage detection unit Instead of 7, the number of short-circuit operations of the short-circuit unit 30 may be controlled in synchronization with the synchronization signal using a synchronization signal detection unit that detects a synchronization signal synchronized with the AC voltage of the AC power supply 1.
  • the power conversion device controls a rectifier that converts AC power from an AC power source into DC power, a short-circuit unit that short-circuits the AC power source via a reactor, and a short-circuit operation of the short-circuit unit.
  • the control unit changed the number of times of switching based on the load condition, that is, the number of short-circuit operations during the half cycle of the AC power supply output waveform in the short-circuit unit, and changed the number of short-circuit operations.
  • Control is performed so that the delay time from the zero cross point of the subsequent AC power supply output waveform to the short circuit is different from the delay time from the zero cross point of the AC power output waveform before the short circuit operation is changed.
  • this control first, an effect is obtained that fluctuations in the DC voltage can be suppressed even when the number of times of switching of the short-circuit portion that short-circuits the AC power supply is changed corresponding to the load.
  • this control also has an effect of suppressing an excessive increase in the power supply current even when the number of switchings of the short-circuit portion that short-circuits the AC power supply is changed corresponding to the load.
  • the delay time after increasing the number of short-circuit operations is larger than the delay time before increasing the number of short-circuit operations. Even if it is small, it can be realized. That is, when the number of short-circuit operations is increased during the half cycle of the AC power supply output waveform, the delay time after increasing the number of short-circuit operations is changed from the delay time before increasing the number of short-circuit operations.
  • the delay time after reducing the number of short-circuit operations is made longer than the delay time before increasing the number of short-circuit operations. Even if it is small, it can be realized. That is, when the number of short-circuit operations during the half cycle of the AC power supply output waveform is decreased, the delay time after the number of short-circuit operations is decreased is changed from the delay time before the number of short-circuit operations is decreased. Is also the gist of the present invention.
  • the control unit may include a drive signal generation unit that generates a drive signal that is an ON signal having a width corresponding to the length of the period, and a pulse division unit that divides the drive signal into a plurality of switching pulses. Good.
  • the pulse dividing unit divides the drive signal into a plurality of switching pulses using data in which the ON times of the plurality of switching pulses, the OFF times of the plurality of switching pulses, and the numbers of the plurality of switching pulses are associated with each other.
  • the pulse dividing unit is configured to convert an on-duty of an on-time of the plurality of switching pulses with respect to an on-time of the driving signal and an off-duty of an off time of the plurality of switching pulses with respect to an on-time of the driving signal.
  • the data may be divided into a plurality of switching pulses by using data represented by a function based on the number.
  • the power supply voltage detection unit that detects the power supply voltage synchronized with the AC power supply is provided, and the control unit synchronizes with the power supply voltage acquired by the power supply voltage detection unit to change the period after changing the number of short-circuit operations.
  • the control may be performed so that the number of short-circuit operations is different from the period before the change.
  • FIG. 25 is a block diagram showing a hardware configuration of control unit 20 in the present embodiment.
  • a CPU Central Processing Unit
  • a program read by the CPU 200 can be configured to include a memory 202 in which data is stored and an interface 204 for inputting and outputting signals.
  • CPU 200 may be an arithmetic device, a microprocessor, a microcomputer, a processor, or a DSP (Digital Signal Processor).
  • the memory 202 is, for example, a nonvolatile or volatile semiconductor memory such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (Electrically EPROM), Magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disc), BD (Blu-ray (registered trademark) Disc), etc. are applicable.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory EPROM (Erasable Programmable ROM), EEPROM (Electrically EPROM), Magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disc), BD (Blu-ray (registered trademark) Disc), etc.
  • the memory 202 stores a program for executing the function of the drive signal waveform generation unit 50 in the control unit 20.
  • the CPU 200 executes the processing of the flowchart shown in FIG. 21, and also executes the arithmetic processing shown in equations (1) to (9).
  • the CPU 200 flows through the interface 204 to the DC voltage Vdc detected by the DC voltage detector 6, the power supply voltage Vs of the AC power supply 1 detected by the power supply voltage detector 7, and the reactor 2 detected by the current detector 10.
  • the power supply current Is is received.
  • the CPU 200 outputs the generated drive signal Sa2 to the short circuit unit 30 via the interface 204.
  • the first pulse division unit 23a described as being realized by hardware is also realized by software processing using a microcomputer. May be. This can be realized by replacing the processing with an analog signal with the processing with a digital signal.
  • the configuration shown in the above embodiment shows an example of the content of the present invention, and can be combined with another known technique, and can be combined without departing from the gist of the present invention. It is also possible to omit or change a part of.

Landscapes

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Abstract

交流電源１からの交流電力を直流電力に変換する整流器３、リアクタ２を介して交流電源１を短絡する短絡部３０および短絡部３０の短絡動作を制御する制御部２０を備える。制御部２０は、負荷条件に基づいて交流電源出力波形の半周期中における短絡動作の回数を変化させ、かつ、短絡動作の回数を変化させた後の交流電源出力波形のゼロクロス点から短絡までの遅延時間を、短絡動作の回数を変化させる前の交流電源出力波形のゼロクロス点から短絡までの遅延時間と異ならせる。

Description

電力変換装置
　本発明は、交流電力を直流電力に変換する電力変換装置に関する。
　下記特許文献１に示される直流電源装置は、スイッチ手段を電源半周期中に１回のみ短絡させることによってリアクタに電流を流し、高調波電流を抑制し力率を改善する構成である。ただし、スイッチ手段を電源半周期中に１回のみ短絡させる場合、高調波を抑制するためにはリアクタのインダクタンス値を大きくする必要があるとともに、インダクタンス値が大きくなるとリアクタでの発熱が大きくなる。これは、入力電流をスイッチ手段の動作によって流した後、入力電流がゼロになると、力率が悪化するだけでなく、かえって高次成分の高調波量が通常よりも大きくなるためである。また、１回のみの短絡では、入力電流がゼロにならないようにするため、リアクタに大きなエネルギーを蓄える必要があるからである。
　下記特許文献２の従来技術では、スイッチ手段を電源半周期に２回以上短絡させることにより、リアクタのインダクタンス値を小さくし、かつ、発熱を低下させることが可能になる。さらに、インダクタンス値が小さくなると、リアクタの外形も小さくなるので、リアクタの小型化が可能となる。
特許第２７６３４７９号公報 特許第３４８５０４７号公報
　上記特許文献１，２に代表される従来技術では、力率、損失、高調波、騒音、または設計負荷といった要因を考慮すると、スイッチ手段の電源半周期におけるスイッチング回数が負荷条件によって異なる。そのため、これらの要因を考慮した場合、スイッチング回数を運転中に切り替える必要があるが、スイッチング回数の切替時に短絡時間を変化させても電源電圧のゼロ点からスイッチング開始までの遅延時間を適切に制御しないと直流電圧が急激に変化してしまい、直流電圧制御の不安定化、過電圧または電圧不足といった保護により運転が停止し、直流電圧を用いた負荷に対して悪影響を与えてしまう場合がある。
　本発明は、上記に鑑みてなされたものであって、交流電源を短絡する短絡部のスイッチング回数を負荷に対応して変化させる場合でも直流電圧の変動を抑制することができる電力変換装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するため、本発明に係る電力変換装置は、交流電源からの交流電力を直流電力に変換する整流器、リアクタを介して交流電源を短絡する短絡部および短絡部の短絡動作を制御する制御部を備える。制御部は、負荷条件に基づいて交流電源出力波形の半周期中における短絡動作の回数を変化させ、かつ、短絡動作の回数を変化させた後の交流電源出力波形のゼロクロス点から短絡までの遅延時間を、短絡動作の回数を変化させる前の交流電源出力波形のゼロクロス点から短絡までの遅延時間と異ならせる。
　本発明によれば、交流電源を短絡する短絡部のスイッチング回数を負荷に対応して変化させる場合でも直流電圧の変動を抑制することができる、という効果を奏する。
実施の形態１，２における電力変換装置の構成例を示す図 リアクタ、短絡部、整流回路、および平滑コンデンサから成る簡易回路を示す図 交流電源の正極側半周期に短絡素子を１回短絡したときの電源電流の波形を示す図 電源半周期中のスイッチング回数が１回から２回に増加し、遅延時間は変化しない場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が１回から２回に増加し、遅延時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間は変化しない場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が１回から２回に増加し、遅延時間と通電時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が１回から２回に増加し、遅延時間と通電時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間と通電時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間と通電時間が変化する場合に検出される直流電圧の変動を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間が変化する場合に検出される直流電圧の変動と電源電流の変化を示す図 電源半周期中のスイッチング回数が２回から１回に減少し、遅延時間が変化する場合に検出される直流電圧の変動と電源電流の変化を示す図 実施の形態３における電力変換装置の構成例を示す図 パルス制御用基準電圧生成回路の第１の構成図 パルス制御用基準電圧生成回路の第２の構成図 第２のパルス分割部の構成例を示す図 正極側半周期および負極側半周期に駆動信号を複数のパルスに分割したときの電源電流の波形を示す図 電源半周期中に短絡部を１回スイッチングする駆動信号を示す図 電源半周期中に短絡部を複数回スイッチングする駆動信号を示す図 第１のパルス分割部に利用するデータの作成手順を示すフローチャート 駆動信号生成部で生成される駆動信号のオン時間と、パルス分割部で生成される駆動信号のオン時間と、パルス分割部で生成される駆動信号のオフ時間とを示す図 電源半周期中に生成されるＮ個の駆動信号のオンデューティの経時的変化を表す図 電源半周期中に生成されるＮ個の駆動信号のオフデューティの経時的変化を表す図 本実施の形態における制御部のハードウェア構成を示すブロック図
　以下に、本発明の実施の形態に係る電力変換装置を図面に基づいて詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。
実施の形態１．
　図１は、実施の形態１および後述する実施の形態２における電力変換装置１００の構成例を示す図である。電力変換装置１００は、図１に示すように、電源部である交流電源１からの交流電力を直流電力に変換する整流器３と、交流電源１と整流器３との間に接続されたリアクタ２と、交流電源１の電源電圧Ｖｓを検出する電源電圧検出部７と、リアクタ２に流れる電源電流Ｉｓを検出する電流検出手段１０と、リアクタ２を介して交流電源１を短絡する短絡部３０と、交流電源１の半周期中に１回または複数回のスイッチングパルスである駆動信号Ｓａを生成し、生成した駆動信号Ｓａで短絡部３０の開閉動作を制御する制御部２０を有する。
　リアクタ２は、短絡部３０よりも交流電源１側に接続され、図示例では整流器３の一方の入力端と交流電源１との間に挿入されている。また、電流検出手段１０は、リアクタ２と整流器３との間に配される電流検出素子９と、電流検出素子９に流れる電流を検出する電流検出部８とを有して構成される。電流検出部８としては、増幅器またはレベルシフト回路が例示される。電流検出素子９としては、カレントトランスまたはシャント抵抗が例示される。
　整流器３は、４つのダイオードを組み合わせたダイオードブリッジで構成された整流回路４と、整流回路４の出力端子間に接続され、整流回路４から出力される全波整流波形の電圧を平滑化する平滑コンデンサ５と、を有して構成される。
　双方向スイッチである短絡部３０は、リアクタ２を介して交流電源１に並列に接続されたダイオードブリッジ３１と、ダイオードブリッジ３１の両出力端に接続された短絡素子３２と、を有して構成される。短絡素子３２が金属酸化膜半導体電界効果トランジスタである場合、短絡素子３２のゲートは制御部２０の駆動信号波形生成部５０に接続され、駆動信号波形生成部５０からの駆動信号Ｓａによって短絡素子３２がオンオフする構成である。短絡素子３２がオンされたとき、リアクタ２およびダイオードブリッジ３１を介して交流電源１が短絡する。
　制御部２０は、マイクロコンピュータで構成され、直流電圧Ｖｄｃおよび電源電圧Ｖｓに基づいて短絡素子３２を制御するためのスイッチングパルスである駆動信号Ｓａを生成する駆動信号波形生成部５０を有する。
　駆動信号波形生成部５０では、短絡動作モードの電流オープンループ制御にて、短絡部３０を電源半周期中に１回または複数回オンオフ動作させている。以下、幾つかの図面を参照して、短絡部３０の動作を説明する。
　図２は、リアクタ２、短絡部３０、整流回路４、および平滑コンデンサ５から成る簡易回路を示す図である。図２には、短絡部３０のオンまたはオフ時における電流経路が示されている。
　図３は、交流電源１の正極側半周期に短絡素子３２を１回短絡したときの要部波形を示す図である。図３には、上段側から、正極側の電源半周期における電源電圧Ｖｓの波形と、リアクタ２に流れる電源電流Ｉｓの波形と短絡部３０を１回短絡したときのシングルパルスである駆動信号Ｓａの波形とが示されている。
　Ｔｄｌは、電源電圧Ｖｓが上昇する際のゼロクロス点Ｔ０から一定時間が経過した時点で駆動信号Ｓａがオンになるまでの遅延時間を表す。Ｔｏｎは、電源電圧の正極側半周期内に生成される駆動信号Ｓａのオン時間である。Ｔは、駆動信号Ｓａがオンになってからオフになるまでの期間を表す。なお、図示例では、駆動信号Ｓａのパルス数が１つであるため、オン時間Ｔｏｎと期間Ｔは同一幅である。
　遅延時間Ｔｄｌが経過した時点で駆動信号Ｓａがオンになることで短絡部３０がオンされる。このとき、交流電源１、リアクタ２、および短絡部３０により閉回路が形成され、交流電源１がリアクタ２を介して短絡される。そのため閉回路に電源電流Ｉｓが流れ、リアクタ２には磁気エネルギーが蓄積される。蓄積されたエネルギーは、短絡部３０がオフされると同時に負荷１１側に放出され、整流回路４で整流され、平滑コンデンサ５に転送される。この一連の動作により、図２に示すような経路で電源電流Ｉｓが流れる。これにより、力率改善無しのパッシブモードよりも電源電流Ｉｓの通電角を広げることができ、力率を改善できる。
　短絡動作モードでは、短絡部３０の遅延時間Ｔｄｌ、オン時間Ｔｏｎの幅を制御することで、リアクタ２に蓄積するエネルギーを制御でき、直流電圧Ｖｄｃを特定の値まで無段階で昇圧させることができる。
　図３では短絡部３０を電源半周期中に１回スイッチングする例を示したが、負荷条件によっては、力率改善、高調波抑制、または直流電圧の昇圧を目的として、スイッチング回数を増加させる場合がある。なお、スイッチングとは短絡部３０の短絡動作を示し、スイッチング回数とは短絡部３０の短絡動作の回数を示す。また、負荷条件とは、負荷の動作が軽いか重いかの観点によって決まる定性的または定量的な条件である。負荷条件を定性的に表現する場合、例えば負荷を所望に動作させるときのトルク電流が相対的に小さいときを軽負荷、負荷を所望に動作させるときのトルク電流が相対的に大きいときを重負荷と称することが一般的である。
　図４は、電源半周期中のスイッチング回数が１回から２回に増加したときに検出される直流電圧Ｖｄｃの変動を示す第１の図である。
　図４には、一例として２周期分の電源電圧Ｖｓの波形と、直流電圧検出部６で検出される直流電圧Ｖｄｃの波形と、電流検出手段１０で検出されたリアクタ２に流れる電源電流Ｉｓの波形と、駆動信号Ｓａの波形とが示されている。なお、図４の動作例では、電源電圧の１周期目と２周期目の間でスイッチング回数を切り替えており、直流電圧Ｖｄｃの値は、電源電圧の１周期目における平均値と電源電圧の２周期目における平均値を表している。
　電源電圧の１周期目の正極側半周期と負極側半周期におけるスイッチング回数は、各々１回である。一方、電源電圧の２周期目の正極側半周期と負極側半周期におけるスイッチング回数は各々２回である。
　Ｔｏｎ１は、電源電圧の１周期目の正極側および負極側の半周期内に生成される駆動信号Ｓａのオン時間である。Ｔ１は、当該駆動信号Ｓａがオンになってからオフになるまでの期間である。オン時間Ｔｏｎ１と期間Ｔ１は同一幅である。そしてＴｄｌ１は、電源電圧の１周期目の電源電圧Ｖｓのゼロクロス点から駆動信号Ｓａがオンになるまでの遅延時間である。
　Ｔｏｎ２１は、電源電圧の２周期目の正極側および負極側に生成される２つの駆動信号Ｓａのうち、１つ目の駆動信号Ｓａのオン時間であり、Ｔｏｎ２２は、２つ目の駆動信号Ｓａのオン時間である。また、Ｔｏｆｆは、１つ目の駆動信号Ｓａがオフになってから２つ目の駆動信号Ｓａがオンになるまでの短絡部３０の解放期間である。Ｔ２は、１つ目の駆動信号Ｓａがオンになってからオフになるまでの時間と、１つ目の駆動信号Ｓａがオフになってから２つ目の駆動信号Ｓａがオンになるまでの時間と、２つ目の駆動信号Ｓａがオンになってからオフになるまでの時間を足し合わせたものである。すなわち期間Ｔ２は、オン時間Ｔｏｎ２１と、オフ時間Ｔｏｆｆと、オン時間Ｔｏｎ２２とを足し合わせた時間に等しい。そしてＴｄｌ２は、電源電圧２周期目の電源電圧Ｖｓのゼロクロス点から１つ目の駆動信号Ｓａがオンになるまでの遅延時間である。
　図４の動作例では、期間Ｔ１と期間Ｔ２とが等しく、遅延時間Ｔｄｌ１と遅延時間Ｔｄｌ２とが等しいものとする。期間Ｔ１と期間Ｔ２とが等しい場合、オン時間Ｔｏｎ２１とオン時間Ｔｏｎ２２とを足し合わせた時間は、オン時間Ｔｏｎ１よりも相対的に小さくなる。
　直流電圧Ｖｄｃに着目すると、スイッチング回数を切り替えた際、直流電圧Ｖｄｃが低下していることがわかる。これは、期間Ｔ１と期間Ｔ２とが等しく、遅延時間Ｔｄｌ１と遅延時間Ｔｄｌ２とが変化しない条件下において、期間Ｔ２ではスイッチングが２回行われており、オン時間Ｔｏｎ２１とオン時間Ｔｏｎ２２とを足し合わせた時間がＴｏｎ１よりも小さくなり、スイッチング回数が増加した後の直流電圧Ｖｄｃは、スイッチング回数が増加する前の直流電圧Ｖｄｃよりも低下してしまう。
　図５は、電源半周期中のスイッチング回数が１回から２回に増加したときに検出される直流電圧Ｖｄｃの変動を示す第２の図である。図５では、スイッチング回数が増加する前後の直流電圧の変動が小さく、等しい値となっている。直流電圧Ｖｄｃの変動が小さい理由は、期間Ｔ１と期間Ｔ２とが同じでも、遅延時間をＴｄｌ１からＴｄｌ２に大きくしているためである。スイッチングの期間が同じ場合、電源電圧Ｖｓの大きいポイント、すなわち電源電圧のピークにより近い側でスイッチングを行うことで直流電圧の昇圧率を上げることができる。
　図４および図５では、スイッチング回数が１回から２回に増加させた例を説明したが、スイッチング回数はこれに限定されるものではない。すなわち、電源半周期中に生成される駆動信号Ｓａは、スイッチング回数を切り替えた後の数が切り替える前の数よりも多ければよい。
　図６は、電源半周期中のスイッチング回数が２回から１回に減少したときに検出される直流電圧Ｖｄｃの変動を示す第１の図である。
　図６では、図４および図５と同様に、２周期分の電源電圧Ｖｓと駆動信号Ｓａの波形を示すと共に、電源電圧の１周期目と２周期目の間のタイミングでスイッチング回数が２回から１回に変化したときにおける直流電圧Ｖｄｃと電源電流Ｉｓの波形の変化の様子を示している。
　図６において、電源電圧の１周期目の正極側半周期と負極側半周期におけるスイッチング回数は、各々２回である。一方、電源電圧の２周期目の正極側半周期と負極側半周期におけるスイッチング回数は各々１回である。
　Ｔｏｎ１１は、電源電圧の１周期目の正極側半周期内に生成される２つの駆動信号Ｓａの内、１つ目の駆動信号Ｓａのオン時間であり、Ｔｏｎ１２は２つ目の駆動信号Ｓａのオン時間である。また、Ｔｏｆｆは、１つ目の駆動信号Ｓａがオフになってから２つ目の駆動信号Ｓａがオンになるまでのオフ時間である。Ｔ１は、１つ目の駆動信号Ｓａがオンになってから２つ目の駆動信号Ｓａがオフになるまでの期間である。詳細には、期間Ｔ１は、１つ目の駆動信号Ｓａがオンになってからオフになるまでの時間と、１つ目の駆動信号Ｓａがオフになってから２つ目の駆動信号Ｓａがオンになるまでの時間と、２つ目の駆動信号Ｓａがオンになってからオフになるまでの時間とを足し合わせたものである。すなわち期間Ｔ１は、オン時間Ｔｏｎ１１と、オフ時間Ｔｏｆｆと、オン時間Ｔｏｎ１２とを足し合わせたものに等しい。そしてＴｄｌ１は、電源電圧１周期目の電源電圧Ｖｓのゼロクロス点から１つ目の駆動信号Ｓａがオンになるまでの遅延時間である。
　Ｔｏｎ２は、電源電圧の２周期目の正極側半周期内に生成される駆動信号Ｓａのオン時間である。Ｔ２は、当該駆動信号Ｓａがオンになってからオフになるまでの期間である。オン時間Ｔｏｎ２と期間Ｔ２は、同一幅である。そしてＴｄｌ２は、電源電圧の２周期目の電源電圧Ｖｓのゼロクロス点から駆動信号Ｓａがオンになるまでの遅延時間である。
　図６の動作例では、期間Ｔ１と期間Ｔ２とが等しく、遅延時間Ｔｄｌ1と遅延時間Ｔｄｌ２とが等しいものとする。期間Ｔ１と期間Ｔ２とが等しい場合、オン時間Ｔｏｎ２は、オン時間Ｔｏｎ１１とオン時間Ｔｏｎ１２とを足し合わせた時間よりも相対的に大きい。
　直流電圧Ｖｄｃに着目すると、スイッチング回数を切り替えた際、直流電圧Ｖｄｃが上昇していることがわかる。詳細には、期間Ｔ２と期間Ｔ１が等しく、遅延時間Ｔｄｌ１と遅延時間Ｔｄｌ２が変化しない条件下において、期間Ｔ１ではスイッチングが２回行われているため、オン時間Ｔｏｎ１１とオン時間Ｔｏｎ１２とを足し合わせた時間がオン時間Ｔｏｎ２よりも小さくなり、スイッチング回数が減少した後の直流電圧Ｖｄｃは、スイッチング回数が減少する前の直流電圧Ｖｄｃよりも上昇してしまう。
　図７は、電源半周期中のスイッチング回数が２回から１回に減少したときに検出される直流電圧の変動を示す第２の図である。図７では、スイッチング回数が減少する前後の直流電圧Ｖｄｃの変動が小さく、等しい値となっている。直流電圧Ｖｄｃの変動が小さい理由は、期間Ｔ１と期間Ｔ２とが同じでも、遅延時間をＴｄｌ１からＴｄｌ２に小さくしているためである。スイッチングの期間が同じ場合、電源電圧Ｖｓの小さいポイント、すなわち電源電圧のゼロクロス点により近い側でスイッチングを行うことで直流電圧の昇圧率を抑えることができる。
　図６および図７では、スイッチング回数を２回から１回に減少させた例を説明したが、これに限定されるものではない。すなわち、電源半周期中に生成される駆動信号Ｓａは、スイッチング回数を切り替えた後の数が切り替える前の数よりも少なければよい。
　実施の形態１の電力変換装置１００では、負荷条件に対応してスイッチング回数を変化させた際、スイッチング回数の変化の傾向に合わせて遅延時間Ｔｄｌ１，Ｔｄｌ２の大きさを適切に制御することで、直流電圧の変動を抑制することができる。そのため、安定性の高いシステムが構築でき、力率を改善、高調波を抑制しつつ、従来のコンバータよりも高い電圧まで昇圧することができる。
　また、実施の形態１の電力変換装置１００では、スイッチング回数の変化の傾向に合わせて遅延時間Ｔｄｌ１，Ｔｄｌ２の大きさを適切に制御することができるため、制御パラメータが少なくて済む。従って、不要なパラメータのチューニングに伴う負荷の増加を抑制することが可能である。
　なお、実施の形態１の制御部２０は、スイッチング回数を変化させた後の電源電圧ゼロクロス点からスイッチング開始までの遅延時間の大きさを、スイッチング回数切替えのタイミングで制御しているが、電圧の変動を許容できる範囲であれば、複数のタイミングに分けて制御する構成でもよい。
　また、実施の形態１の各Ｔｄｌ、Ｔｏｎ、Ｔｏｆｆといった期間および時間は、ＥＥＰＲＯＭなどの不揮発性メモリにスイッチング回数毎の設定データとして保持する構成でもよい。
　また、実施の形態１の時間Ｔｏｎ、Ｔｏｆｆが期間Ｔ１やＴ２に占める割合を、ＥＥＰＲＯＭなどの不揮発性メモリにスイッチング回数毎の設定データとして保持する構成でもよい。
　実施の形態１のスイッチング回数は、同じ入力負荷条件下でも電源電圧Ｖｓによって変化させる構成でもよい。
実施の形態２．
　以上の実施の形態１では、スイッチング回数が変化する場合に遅延時間Ｔｄｌのみを変化させて直流電圧Ｖｄｃを安定させるようにしたものであるが、次にスイッチング回数が変化する場合にオン時間Ｔｏｎと期間Ｔおよび遅延時間Ｔｄｌを変化させた場合の動作について説明する。
　図８は、スイッチング回数が１回から２回に増加したときに検出される直流電圧Ｖｄｃを示す図である。図８では、図４と異なり、スイッチング回数が増加する前後の直流電圧Ｖｄｃの変動が小さく、等しい値となっている。スイッチング回数が増加する前のオン期間Ｔ１より、スイッチング回数が増加した後のオン期間Ｔ２を大きくすることによって、スイッチング回数が増加した後の直流電圧Ｖｄｃの低下を抑えることができ、さらに遅延時間Ｔｄｌ１よりＴｄｌ２を大きくすることで直流電圧Ｖｄｃの低下を抑える効果を高めることができるためである。
　図９は、スイッチング回数が１回から２回に増加したときに検出される直流電圧Ｖｄｃを示す図である。図９では、図４と異なり、スイッチング回数が増加する前後の直流電圧Ｖｄｃの変動が小さく、等しい値となっている。スイッチング回数が増加する前のオン期間Ｔ１より、スイッチング回数が増加した後のオン期間Ｔ２を図８より大幅に大きくすることによって、スイッチング回数が増加した後の直流電圧Ｖｄｃは、スイッチング回数増加前よりも高くなる効果を有するが、同時に遅延時間Ｔｄｌ１よりＴｄｌ２を小さくすることで直流電圧Ｖｄｃを低下させる効果も得ることができる。すなわち、通電期間Ｔ１よりオン時間Ｔｏｎ２１とオン時間Ｔｏｎ２２の和がかなり大きく直流電圧Ｖｄｃが上昇する設定であっても、遅延時間Ｔｄｌ１よりＴｄｌ２を小さくすることで直流電圧Ｖｄｃを低下させる効果が得られるため、総合的にスイッチング回数が増加する前後で直流電圧Ｖｄｃの変動を小さく、等しい値とすることが可能となる。
　図８、図９では、スイッチング回数を１回から２回に増加させた例を説明したが、これに限定されるものではない。すなわち、電源半周期中に生成される駆動信号Ｓａは、スイッチング回数を切り替えた後の数が切り替える前の数よりも多ければよい。
　図１０は、電源半周期中のスイッチング回数が２回から１回に減少したときに検出される直流電圧Ｖｄｃの変動を示す図である。図１０では、図６と異なり、スイッチング回数が減少する前後の直流電圧Ｖｄｃの変動が小さく、等しい値となっている。スイッチング回数が減少する前のオン期間Ｔ１より、スイッチング回数が減少した後のオン期間Ｔ２を小さくすることによって、スイッチング回数が減少した後の直流電圧Ｖｄｃの上昇を抑えることができ、さらに遅延時間Ｔｄｌ１よりＴｄｌ２を小さくすることで直流電圧Ｖｄｃの上昇を抑える効果を高めることができるためである。
　図１１は、スイッチング回数が２回から１回に減少したときに検出される直流電圧Ｖｄｃの変動を示す図である。図１１では、図６と異なり、スイッチング回数が減少する前後の直流電圧Ｖｄｃの変動が小さく、等しい値となっている。スイッチング回数が減少する前のオン期間Ｔ１より、スイッチング回数が減少した後のオン期間Ｔ２を図１０より大幅に小さくすることによって、スイッチング回数が減少した後の直流電圧Ｖｄｃは、スイッチング回数減少前よりも低くなる効果を有するが、同時に遅延時間Ｔｄｌ１よりＴｄｌ２を大きくすることで直流電圧Ｖｄｃを上昇させる効果も得ることができる。すなわち、オン時間Ｔｏｎ１１とオン時間Ｔｏｎ１２の和が通電期間Ｔ２よりかなり小さく直流電圧Ｖｄｃが低下する設定であっても、遅延時間Ｔｄｌ１よりＴｄｌ２を大きくすることで直流電圧Ｖｄｃを上昇させる効果が得られるため、総合的にスイッチング回数が増加する前後で直流電圧Ｖｄｃの変動を小さく、等しい値とすることが可能となる。
　図１２は、スイッチング回数が２回から１回に減少したときに検出される直流電圧Ｖｄｃの変動および電源電流Ｉｓの変化を示す第１の図である。図１２では、図６と異なり、スイッチング回数が減少する前後の直流電圧Ｖｄｃの変動が小さく等しい値となっているが、電源電流Ｉｓ中のピーク値はスイッチング回数が減少する前のピーク値Ｉｓ１ｐｅａｋよりもスイッチング回数が減少した後のピーク値Ｉｓ２ｐｅａｋのほうが大きくなっている。スイッチング回数が減少する前のオン期間Ｔ１より、スイッチング回数が減少した後のオン期間Ｔ２を図１０より小さくすることによって、スイッチング回数が減少した後の直流電圧Ｖｄｃは、スイッチング回数減少前よりも低くなってしまうが、同時に遅延時間Ｔｄｌ１よりＴｄｌ２を大きくすることで直流電圧Ｖｄｃを上昇させる効果も得ることができる。そして、期間Ｔ１よりＴ２のほうが小さいことで電源電流Ｉｓピーク値が小さくなる効果があるが、Ｔｄｌ１よりＴｄｌ２が大きいと電源電流Ｉｓピーク値は大きくなる効果がある。図１２では、総合的に電流がスイッチング回数減少前より減少後のほうが大きくなっている。
　図１３は、スイッチング回数が２回から１回に減少したときに検出される直流電圧Ｖｄｃの変動および電源電流Ｉｓの変化を示す第２の図である。図１３では、図１２と異なり、電源電流Ｉｓ中のピーク値はスイッチング回数が減少する前のピーク値Ｉｓ１ｐｅａｋとスイッチング回数が減少した後のピーク値Ｉｓ２ｐｅａｋの変化が小さく等しい値となっている。これは、図１２と図１３のスイッチング回数減少後の通電時間Ｔｏｎ２が同じでも、図１３の遅延時間Ｔｄｌ２を図１２の遅延時間Ｔｄｌ２より小さくすることにより、スイッチング回数が減少した後のピーク値Ｉｓ２ｐｅａｋを低下させる作用を有するためである。電流増加率は、電源電圧Ｖｓの大きさと通電時間Ｔｏｎによって変化し、電源電圧Ｖｓが大きいほど大きくなり、また、通電時間Ｔｏｎが長くなるほど大きくなる。また、別の作用としては、図１２に対して図１３の場合の２周期目の直流電圧Ｖｄｃの平均値は低下する。スイッチング回数の切替え時に、通電時間Ｔｏｎ２と遅延時間Ｔｄｌ２を目的に応じて切り替えることにより、高調波制御、母線電圧の安定化、電源電流ピーク値の低減が実現できる。
　前述のように、スイッチング回数を変化させるときにオン時間と期間を変化させる場合、同時に電源電圧のゼロクロス点からスイッチング開始までの遅延時間も制御することで、直流電圧の変動や電源電流の変化を抑制することができる。そのため、安定性の高いシステムが構築でき、力率を改善、高調波を抑制しつつ、従来のコンバータよりも高い電圧まで昇圧することができる。
　また、短絡部３０を短絡させている、すなわち駆動信号Ｓａを出力している間の電源電流は、交流電源１およびリアクタ２、ダイオードブリッジ３１、短絡素子３２にその電流が流れている。よって、短絡素子３２など部品の定格による電流値の制約が存在する場合でも、前述のようにスイッチング回数を変化させるときにオン時間と期間、そして電源電圧のゼロクロス点からスイッチング開始までの遅延時間を制御することで、電源電流ピーク値を抑制し、部品に必要な定格値を下げることができる。そのため、従来のコンバータよりもコストの低い部品を選定することができる。
　また、実施の形態２の電力変換装置１００では、スイッチング回数の変化の傾向に合わせて通電期間Ｔ１，Ｔ２および遅延時間Ｔｄｌ１，Ｔｄｌ２の大きさを適切に制御することができるため、制御パラメータが少なくて済む。従って、不要なパラメータのチューニングに伴う負荷の増加を抑制することが可能である。
　なお、実施の形態２の制御部２０は、スイッチング回数を変化させた後の電源電圧ゼロクロス点からスイッチング開始までの遅延時間の大きさを、スイッチング回数切替えのタイミングで制御しているが、電圧の変動を許容できる範囲であれば、複数のタイミングに分けて制御する構成でもよい。
　また、実施の形態２の各Ｔｄｌ、Ｔｏｎ、Ｔｏｆｆといった期間および時間は、ＥＥＰＲＯＭなどの不揮発性メモリにスイッチング回数毎の設定データとして保持する構成でもよい。
　また、実施の形態２の時間Ｔｏｎ、Ｔｏｆｆが期間Ｔ１やＴ２に占める割合を、ＥＥＰＲＯＭなどの不揮発性メモリにスイッチング回数毎の設定データとして保持する構成でもよい。
　実施の形態２のスイッチング回数は、同じ入力負荷条件下でも電源電圧Ｖｓによって変化させる構成でもよい。
実施の形態３．
　図１４は、実施の形態３における電力変換装置１００の構成例を示す図である。図１４は、図１に示した実施の形態１，２の制御部２０における駆動信号波形生成部５０の構成をより詳細に示したものである。図１４において、制御部２０は、直流電圧Ｖｄｃおよび電源電圧Ｖｓに基づいて短絡部３０の短絡素子３２を制御するためのスイッチングパルスである駆動信号Ｓａと基準電圧Ｖｒｅｆとを生成する駆動信号生成部２１と、駆動信号生成部２１からの駆動信号Ｓａを複数のパルスに分割し、分割後の複数のパルスである駆動信号Ｓａ１をパルス伝達部２２に出力するパルス分割部２３と、パルス分割部２３からの駆動信号Ｓａ１を駆動信号Ｓａ２に変換し短絡部３０へ伝達するパルス伝達部２２とを有している。これらの駆動信号生成部２１、パルス伝達部２２およびパルス分割部２３によって、実施の形態１，２における駆動信号波形生成部５０の機能が実現される。
　基準電圧Ｖｒｅｆは、電源電流Ｉｓの値を制限する閾値であるヒステリシス基準電圧である。基準電圧Ｖｒｅｆには正極側基準電圧ＶｒｅｆＨと負極側基準電圧ＶｒｅｆＬとがある。基準電圧Ｖｒｅｆを生成する回路は後述する。なお、電源電流Ｉｓを検出する電流検出手段１０の出力値は電圧値であるため、図１４では、電源電流Ｉｓの検出値を電流検出電圧Ｖｉｓとして表記している。
　パルス分割部２３は、ソフトウェア処理により駆動信号Ｓａを複数のパルスである駆動信号Ｓａ１に分割する第１のパルス分割部２３ａと、ハードウェア処理により駆動信号Ｓａを複数の駆動信号Ｓａ１に分割する第２のパルス分割部２３ｂと、第１のパルス分割部２３ａにおける演算に必要なデータを格納するデータ記憶部２３ｃと、第１のパルス分割部２３ａからの駆動信号Ｓａ１または第２のパルス分割部２３ｂからの駆動信号Ｓａ１を選択してパルス伝達部２２に出力する選択部であるセレクタ２３ｄとを有する。
　セレクタ２３ｄの入力側には２つの端子があり、内部接点がＸ側端子に接続されているとき、第１のパルス分割部２３ａで生成された駆動信号Ｓａ１がパルス伝達部２２に出力され、内部接点がＹ側端子に接続されているとき、第２のパルス分割部２３ｂで生成された駆動信号Ｓａ１がパルス伝達部２２に出力される。
　パルス伝達部２２は、レベルシフト回路で構成され、ゲート駆動が行えるよう電圧レベルシフトを行い、パルス分割部２３からの駆動信号Ｓａ１をゲート駆動信号である駆動信号Ｓａ２に変換し短絡部３０に出力する。
　図１５は、パルス制御用基準電圧生成回路の第１の構成図であり、図１６は、パルス制御用基準電圧生成回路の第２の構成図である。図１５の回路は、駆動信号生成部２１のポート出力Ｓｂであるパルス幅変調信号を、ローパスフィルタにより直流値に変換することで基準電圧Ｖｒｅｆを生成する。この場合、パルス幅変調信号のデューティ比を制御することで基準電圧Ｖｒｅｆの値をシームレスに可変することができる。図１６の回路は、駆動信号生成部２１のポート出力Ｓｂで開閉器ＴＲを駆動することにより、抵抗Ｒｂ，Ｒｃの分圧比で基準電圧Ｖｒｅｆの値を段階的に可変する。なお、基準電圧Ｖｒｅｆを生成する回路は図１５，１６に示す回路に限定されるものではなく、図１５，１６に示す回路以外の既知の回路で生成してもよいし、制御部２０の外部で生成されたこれらの基準電圧Ｖｒｅｆを用いてもよい。
　次に第２のパルス分割部２３ｂの構成と動作を説明する。
　図１７は、第２のパルス分割部２３ｂの構成例を示す図である。第２のパルス分割部２３ｂは、下記の（１）式で算出される正極側上限閾値と、下記の（２）式で算出される正極側下限閾値と正極側基準電圧ＶｒｅｆＨとの関係により、正極側の電流制御範囲に対応するヒステリシスを決めて電流検出電圧Ｖｉｓの波形を制御する正極側ヒステリシスコンパレータＨＣＨと、（１）式で算出される負極側上限閾値と（２）式で算出される負極側下限閾値と負極側基準電圧ＶｒｅｆＬとの関係により、負極側の電流制御範囲に対応するヒステリシスを決めて電流検出電圧Ｖｉｓの波形を制御する負極側ヒステリシスコンパレータＨＣＬとを有する。また第２のパルス分割部２３ｂは、正極側ヒステリシスコンパレータＨＣＨの出力を反転するＮＯＴ論理ＩＣ３と、ＮＯＴ論理ＩＣ３の出力と駆動信号ＳａとのＡＮＤをとり正極側駆動信号ＳａＨを出力するＡＮＤ論理ＩＣ２’と、負極側ヒステリシスコンパレータＨＣＬの出力と駆動信号ＳａとのＡＮＤをとり負極側駆動信号ＳａＬを出力するＡＮＤ論理ＩＣ２と、正極側駆動信号ＳａＨと負極側駆動信号ＳａＬとのＡＮＤ論理をとりＡＮＤ論理の結果である駆動信号Ｓａ１を出力するＡＮＤ論理ＩＣ４とを有する。電流制御範囲とは、交流電源１の電源電流Ｉｓの目標制御範囲であり、上限閾値とは、短絡部３０がオンとなったときに流れる短絡電流の上限を規制する閾値であり、下限閾値とは、上限閾値より小さい値に設定された閾値である。なお、（１）式のＶｄは低圧系電源を表し、（２）式のＶＯＬはオペアンプの出力飽和電圧を表す。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　図１４に示す電流検出部８は、電流検出素子９の出力段に設けられたレベルシフト回路および増幅器を有し、図１７に示す低圧系電源Ｖｄの半分の値を０アンペア相当として、電流検出素子９で検出された交流の電流波形を正側のみの電流波形に変換して出力する。これにより第２のパルス分割部２３ｂでは、電流極性によらず駆動信号Ｓａ１を生成することが可能となる。
　複数のヒステリシスコンパレータで構成された第２のパルス分割部２３ｂを用いることにより、電流極性によらず駆動信号Ｓａ１を生成することができる。駆動信号Ｓａ１で電源電流Ｉｓ、すなわち電流検出電圧Ｖｉｓの波形を制御することにより、短絡部３０がオンとなったときに流れる短絡電流のピーク値を抑制しつつ、直流電圧Ｖｄｃを昇圧することが可能となる。
　またヒステリシスコンパレータは、抵抗Ｒ１，Ｒ１’，Ｒ２，Ｒ２’，Ｒ３，Ｒ３’の抵抗値を変化させることにより、ヒステリシスの幅を変更することができる。一例として、抵抗Ｒ２または抵抗Ｒ２’に、スイッチと抵抗との直列回路を並列接続し、スイッチを開閉させることにより合成抵抗値を切替えることができる。制御部２０における処理の一部をヒステリシスコンパレータで行うことにより、制御部２０における演算負荷が軽減され、安価なセントラルプロセッシングユニットで電力変換装置１００を製作することが可能である。
　図１８は、正極側半周期および負極側半周期に駆動信号Ｓａを複数のパルスに分割したときの電源電流の波形を示す図である。図１８には、駆動信号生成部２１で生成される駆動信号Ｓａが示される。実施の形態３では、駆動信号Ｓａが電源半周期中に１回生成されるものとし、駆動信号Ｓａがオンになってからオフになるまでの期間をオン時間Ｔｏｎとして説明する。
　また図１８には、第２のパルス分割部２３ｂが分割動作をしたときの正極側駆動信号ＳａＨ、負極側駆動信号ＳａＬ、正極側上限閾値ＶＴＨＨ（Ｈ）、正極側下限閾値ＶＴＨＨ（Ｌ）、負極側上限閾値ＶＴＨＬ（Ｈ）、負極側下限閾値ＶＴＨＬ（Ｌ）が示される。
　交流電源１の正極側と負極側でパルス分割動作が行われることで、正極側の電源電流Ｉｓのピーク値が正極側基準電圧ＶｒｅｆＨを中心値とする電流制御範囲Ｗ内に収まり、負極側の電源電流Ｉｓのピーク値が負極側基準電圧ＶｒｅｆＬを中心値とする電流制御範囲Ｗ内に収まる。
　なお、スイッチング周波数が比較的高い場合、スイッチングによる損失の増加、放射ノイズ、および雑音端子電圧が問題となる場合がある。このような問題の解決を図る場合、基準電圧Ｖｒｅｆを中心値として電流制御範囲Ｗを広げることで、駆動信号Ｓａ１のスイッチング回数が低下する。従ってスイッチング周波数が低周波化され、損失の増加、放射ノイズ、および雑音端子電圧を抑制することができる。
　一方、スイッチング周波数が比較的低い場合、可聴周波数帯域の騒音が問題となる場合がある。このような問題の解決を図る場合、基準電圧Ｖｒｅｆを中心値として電流制御範囲Ｗを狭めることで、駆動信号Ｓａ１のスイッチング回数が上昇する。従って、スイッチング周波数を高周波化され、騒音を抑制することができる。
　次に第１のパルス分割部２３ａの構成を説明する。第１のパルス分割部２３ａを用いて短絡部３０のスイッチングを行う場合、短絡部３０のオンオフタイミングを定める必要がある。そのためには駆動信号Ｓａの立ち上がり時間Ｔａ、駆動信号Ｓａの立ち下がり時間Ｔｂを特定する必要がある。
　図１９は、電源半周期中に短絡部３０を１回スイッチングする駆動信号を示す図であり、図２０は、電源半周期中に短絡部３０を複数回スイッチングする駆動信号を示す図である。
　ゼロクロス点Ｔ０からオン開始時間が経過した時点で駆動信号Ｓａが立ち上がり時間をＴ１ａ、駆動信号Ｓａが立ち下がる時間をＴ１ｂとする。一例としてゼロクロス点Ｔ０からＴ１ａまでの時間と、ゼロクロス点Ｔ０からＴ１ｂまでの時間とをデータとして保有すれば、短絡部３０のオンオフタイミングを特定することができる。これらの時間データを利用することで第１のパルス分割部２３ａでは図１９に示すように電源半周期中に短絡部３０を１回スイッチングすることができる。
　一方、図２０に示すように電源半周期中に短絡部３０をＮ回スイッチングする場合、ゼロクロス点Ｔ０からオン開始時間が経過した時点でｎ番目の駆動信号Ｓａが立ち上がり時間をＴｎａ、ｎ番目の駆動信号Ｓａが立ち下がる時間をＴｎｂとする。Ｎは２以上の整数である。
　この場合、短絡部３０のオンオフタイミングを特定するためには、ｎの値に比例したデータ数を保有する必要があり、スイッチング回数の増加に伴い制御パラメータが増加する。直流電圧指令、負荷の大きさ、負荷の種類といった運転条件によっては、制御パラメータの設計が複雑になり、スイッチング回数が増加するとデータの信頼性検証あるいは評価に多大の時間を要することとなる。
　ハードウェアで構成された第２のパルス分割部２３ｂを用いた場合、データの信頼性検証あるいは評価が不要になるものの、運転条件に対応させるためにハードウェア構成を変更する必要がある場合、寸法上の制約あるいはコスト上の制約により、構成変更が困難な場合がある。
　本願発明者は、電源電流Ｉｓのピーク値が電流制御範囲Ｗ内に収まるように電源半周期中に生成される複数の駆動信号Ｓａ１のオン時間およびオフ時間の経時的変化の傾向に着目し、制御パラメータの増加を抑制し、信頼性検証あるいは評価に要する時間および負担を軽減し、大幅なコストの増加を招くことなく高効率化を図りながら信頼性の高い電力変換装置１００を導き出すに至った。
　図２１は、第１のパルス分割部２３ａに利用するデータの作成手順を示すフローチャートである。ここでは図１４に示す第２のパルス分割部２３ｂで生成した複数の駆動信号Ｓａ１を用いてデータ記憶部２３ｃに格納するデータを求める例を説明する。
　（ステップＳ１）
　図１４に示すセレクタ２３ｄの内部接点をＹ側入力端子に切り替える。これにより駆動信号生成部２１で生成された駆動信号Ｓａを用いて自動的に駆動信号Ｓａ１を得ることができる。
　（ステップＳ２）
　運転条件を駆動信号生成部２１に設定する。
　（ステップＳ３）
　電源電流Ｉｓの電流制限レベルおよび電流制御範囲Ｗを調整する。電流制限レベルは、正極側基準電圧ＶｒｅｆＨと負極側基準電圧ＶｒｅｆＬで定まり、電流制御範囲Ｗは、図１７に示す抵抗Ｒ１，Ｒ１’，Ｒ２，Ｒ２’，Ｒ３，Ｒ３’の抵抗値で定まる。所望の昇圧性能、電源力率、または高調波電流を得ることができるよう、これらの限られたパラメータを用いて電流制限レベルおよび電流制御範囲Ｗを調整する。
　（ステップＳ４）
　ステップＳ２で設定された運転条件とステップＳ３で調整されたパラメータにより、駆動信号生成部２１で生成される駆動信号Ｓａの立ち上がり時間および立ち下がり時間を収集すると共に、ステップＳ３のパラメータを用いて第２のパルス分割部２３ｂで生成される複数の駆動信号Ｓａ１の立ち上がり時間および立ち下がり時間を収集する。データ収集は解析または実機で行う。
　（ステップＳ５）
　ステップＳ４で収集したデータを用いて、駆動信号Ｓａのオン時間Ｔｏｎ、各駆動信号Ｓａ１のオン時間Ｔｏｎ、各駆動信号Ｓａ１のオフ時間Ｔｏｆｆを計測する。
　図２２は、駆動信号生成部２１で生成される駆動信号Ｓａのオン時間Ｔｏｎと、パルス分割部２３で生成される駆動信号Ｓａ１のオン時間Ｔｏｎと、パルス分割部２３で生成される駆動信号Ｓａ１のオフ時間Ｔｏｆｆとを示す図である。
　図２２には、電源電圧Ｖｓの正極側半周期と負極側半周期で各々１回生成される駆動信号Ｓａと、駆動信号Ｓａのオン時間Ｔｏｎ中に生成されるＮ個の駆動信号Ｓａ１が示されている。Ｎは２以上の整数である。
　電源電圧Ｖｓが上昇する際のゼロクロス点Ｔ０からオン開始時間Ｔｄｌが経過した時点で、駆動信号Ｓａと１番目の駆動信号Ｓａ１が共にオンになる。Ｔｏｎ（１）は、正極側半周期内に生成される１番目の駆動信号Ｓａ１のオン時間、すなわち１番目の駆動信号Ｓａ１が立ち上がった時点から立ち下がるまでの時間を表す。Ｔｏｎ（２）は、正極側半周期内に生成される２番目の駆動信号Ｓａ１のオン時間を表し、Ｔｏｎ（Ｎ）は、正極側半周期内に生成されるＮ番目の駆動信号Ｓａ１のオン時間を表す。
　同様に電源電圧Ｖｓが下降する際のゼロクロス点からオン開始時間が経過した時点で、駆動信号Ｓａと１番目の駆動信号Ｓａ１が共にオンになる。Ｔｏｆｆ（１）は、負極側半周期内に生成される１番目の駆動信号Ｓａ１と２番目の駆動信号Ｓａ１との間のオフ時間、すなわち１番目の駆動信号Ｓａ１が立ち下がった時点から２番目の駆動信号Ｓａ１が立ち上がるまでの時間を表す。Ｔｏｆｆ（２）は、負極側半周期内に生成される２番目の駆動信号Ｓａ１と３番目の駆動信号Ｓａ１との間のオフ時間を表し、Ｔｏｆｆ（Ｎ－１）は、負極側半周期内に生成されるＮ－１番目の駆動信号Ｓａ１とＮ番目の駆動信号Ｓａ１との間のオフの時間を表す。
　ステップＳ４で収集された駆動信号Ｓａの立ち上がり時間および立ち下がり時間と、１番目からＮ番目までの個々の駆動信号Ｓａ１の立ち上がり時間および立ち下がり時間により、図２２に示す駆動信号Ｓａのオン時間Ｔｏｎと、各駆動信号Ｓａ１のオン時間Ｔｏｎと、各駆動信号Ｓａ１のオフ時間Ｔｏｆｆとを求める。さらに、収集された各駆動信号Ｓａ１の順番により、各駆動信号Ｓａ１のパルス番号と、隣接する駆動信号Ｓａ１の間のパルス間番号とを求める。
　（ステップＳ６）
　次に、ステップＳ５で得られた各駆動信号Ｓａ１のオンオフ時間を用いて、駆動信号Ｓａのオン時間Ｔｏｎに対する各駆動信号Ｓａ１のオン時間Ｔｏｎのオンデューティと、駆動信号Ｓａのオン時間Ｔｏｎに対する各駆動信号Ｓａ１のオフ時間Ｔｏｆｆのオフデューティとを求める。
　前述したように電源半周期中に生成される複数の駆動信号Ｓａ１のオン時間およびオフ時間の経時的変化の傾向に着目すると、オンデューティとオフデューティに規則性を見いだすことができる。以下、具体的に説明する。
　オンデューティとオフデューティの算出にあたり以下の関数を定義する。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　（３）式は、駆動信号Ｓａのオン時間Ｔｏｎに対する、電源半周期中のｘ番目の駆動信号Ｓａ１のオン時間Ｔｏｎ（ｘ）のオンデューティである。Ｎは電源半周期中に生成される駆動信号Ｓａ１の総数である。
　（４）式は、駆動信号Ｓａのオン時間Ｔｏｎに対する、電源半周期中のｘ番目の駆動信号Ｓａ１とｘ－１番目の駆動信号Ｓａ１との間のオフ時間Ｔｏｆｆ（ｙ）のオフデューティである。Ｎは電源半周期中に生成される駆動信号Ｓａ１の総数である。
　図２３は、電源半周期中に生成されるＮ個の駆動信号Ｓａ１のオンデューティの経時的変化を表す図である。横軸は、電源半周期中に生成されるＮ個の駆動信号Ｓａ１の内、２番目からＮ番目までの駆動信号Ｓａ１の番号であるパルス番号ｘを表し、縦軸は、（３）式で求めた２番目からＮ番目までの駆動信号Ｓａ１に対するオンデューティを表す。
　２番目からＮ番目の駆動信号Ｓａ１のパルス列に着目すると、図１８のように電源電流Ｉｓのピーク値が電流制御範囲Ｗ内に収まるときのオンデューティは、下に突の放物線を描き、比較的緩やかな勾配を示す特徴があることが分かる。
　図２４は、電源半周期中に生成されるＮ個の駆動信号Ｓａ１のオフデューティの経時的変化を表す図である。横軸は、電源半周期中に生成される各駆動信号Ｓａ１の間の番号であるパルス間番号ｙを表し、縦軸は、（４）式で求めた１番目からＮ番目までの駆動信号Ｓａ１に対するオフデューティの値である。
　１番目からＮ番目の駆動信号Ｓａ１のパルス列に着目すると、図１８のように電源電流Ｉｓのピーク値が電流制御範囲Ｗ内に収まるときのオフデューティは、上に突の放物線を描き、オンデューティよりも急峻な勾配を示す特徴があることが分かる。
　（ステップＳ７）
　このように電源半周期中に生成される複数の駆動信号Ｓａ１のオンデューティとオフデューティは経時的に変化し、かつ、変化の傾向が異なる。本願発明者は、電源半周期に生成される複数の駆動信号Ｓａ１の内、特定領域の駆動信号Ｓａ１のオンデューティおよびオフデューティを、近似式で表す方法を考案した。
　オンデューティは、比較的緩やかな勾配を示す特徴がある。そのため（３）式のオンデューティは、（５）式に示す２次式で近似することができる。ただしＡ１，Ｂ１，Ｃ１は近似式の各定数を示す。
Figure JPOXMLDOC01-appb-M000005
　（４）式のオフデューティは、２次式で近似することもできるが、オフデューティはオンデューティに比べ比較的急峻な勾配を示す特徴がある。実施の形態３では、デューティ設定の自由度を上げるため、（６）式の通り４次式で近似する。ただし、Ａ２，Ｂ２，Ｃ２，Ｄ２，Ｅ２は、近似式の各定数を示す。
Figure JPOXMLDOC01-appb-M000006
　なお、特定領域以外のパルスである１番目の駆動信号Ｓａ１のオンデューティに関しては（７）式で表すことができる。Ｎは電源半周期中に生成される駆動信号Ｓａ１の総数である。このように１番目の駆動信号Ｓａ１のオン時間に関しては、オンデューティの設定を行わずに（７）式を用いることで、近似式の誤差も吸収可能である。
Figure JPOXMLDOC01-appb-M000007
　このようにして、電源半周期中に生成される複数の駆動信号Ｓａ１の内、特定領域の駆動信号Ｓａ１のオンデューティの近似式と、電源半周期中に生成される複数の駆動信号Ｓａ１のオフデューティの近似式と、特定領域以外の駆動信号Ｓａ１のオンデューティとを求める。
　（ステップＳ８）
　ステップＳ７で求めたオンデューティとパルス番号とを関連づけて関数化し、ステップＳ７で求めたオフデューティとパルス間番号とを関数化し、関数化したこれらのデータと、近似式の定数データとを、データ記憶部２３ｃに格納する。
　第１のパルス分割部２３ａは、駆動信号生成部２１からの駆動信号Ｓａのオン時間Ｔｏｎを計測し、データ記憶部２３ｃから読み出したオンデューティおよびオフデューティに駆動信号Ｓａのオン時間Ｔｏｎを乗ずることで、電源半周期中の１番目からＮ番目までの駆動信号Ｓａ１のオンオフ時間を定める。
　ここで、負荷条件によりスイッチング回数を変化させる場合に関して説明する。負荷が軽負荷から重負荷へと遷移する際、スイッチング回数を増加させる必要がある場合には、電流ピークの抑制、力率の改善、および高調波の抑制を図りながら、昇圧を実現するためには、第１のパルス分割部２３ａおよび第２のパルス分割部２３ｂに入力する駆動信号Ｓａのオン時間Ｔｏｎを大きくする必要がある。
　詳細には、（８）式に示すように駆動信号Ｓａのオン時間Ｔｏｎに補正係数Ｋｃを乗ずることで実現可能である。Ｋｃは、１以上の整数であり、スイッチング回数の切替条件に対応して設定すればよい。スイッチング回数の切替え時にオン時間Ｔｏｎに補正係数Ｋｃを乗ずることで、直流電圧Ｖｄｃの変動を抑制して安定した直流電圧Ｖｄｃを得ることができる。
Figure JPOXMLDOC01-appb-M000008
　負荷が重負荷から軽負荷へと遷移する際、スイッチング回数を減少させる必要がある場合には、電流ピークの抑制、力率の改善、および高調波の抑制を図りながら、昇圧を実現するためには、第１のパルス分割部２３ａおよび第２のパルス分割部２３ｂに入力する駆動信号Ｓａのオン時間Ｔｏｎを小さくする必要がある。
　詳細には、（９）式に示すように駆動信号Ｓａのオン時間Ｔｏｎに補正係数Ｋｃの逆数を乗ずることで実現可能である。Ｋｃは１以上の整数であり、スイッチング回数の切替条件に対応して設定すればよい。スイッチング回数の切替え時にオン時間Ｔｏｎに補正係数Ｋｃの逆数を乗ずることで、直流電圧Ｖｄｃの変動を抑制して安定した直流電圧Ｖｄｃを得ることができる。
Figure JPOXMLDOC01-appb-M000009
　以上により、実施の形態３に係る短絡部３０のオンオフタイミングが一意に定まり、このオンオフタイミングで駆動信号Ｓａを複数の駆動信号Ｓａ１に分割することができる。
　このようにパルス列配置をデューティで表した関数を用いることで、スイッチング回数が増加してもデータ記憶部２３ｃに格納される制御パラメータの増加を招くことなく、短絡部３０のオンオフタイミングを特定することができる。
　なお、実施の形態３では、駆動信号Ｓａ１を生成するため電源電圧Ｖｓ、電源電流Ｉｓ、および直流電圧Ｖｄｃを検出しているが、データ記憶部２３ｃに格納したデータで第１のパルス分割部２３ａを動作させる際には電源電流Ｉｓの検出は必ずしも必要ではなく、電源電流検出の要否は、構築するシステム仕様によって選択すれば良い。
　また、実施の形態３では、デューティを関数化する例を示したが、オン時間およびオフ時間を関数化したデータ、あるいはオン時間とオフ時間を２次以上の近似式で表したデータをデータ記憶部２３ｃに格納してパルス分割動作に用いてもよい。
　また、実施の形態３では、近似式を用いてパルス生成する一例を示したが、電源半周中に生成する駆動信号Ｓａ１の数が比較的に少ない場合、近似式の代わりに、ステップＳ６で求めた各デューティのデータを格納し、またはステップＳ５で求めた各パルスのオン時間とパルス間のオフ時間のデータを格納し、これらのデータを用いて駆動信号Ｓａ１を生成する構成でもよい。このように構成しても第１のパルス分割部２３ａでパルス分割を行うことが可能であり、制御部２０の改良に伴うコストの増加を抑制することができる。
　また、第１のパルス分割部２３ａと第２のパルス分割部２３ｂは、一方のみ使用してもよいし、運転条件により切り替えて使用してもよい。寸法上の制約あるいはコスト上の制約により制御部２０の構成変更が困難な場合、セレクタ２３ｄの内部接点をＸ側端子に接続して第１のパルス分割部２３ａのみ使用する。コスト上の制約は高くないが様々な仕様環境に用いるため電源電流Ｉｓの波形生成の精度を高める必要がある場合、セレクタ２３ｄの内部接点をＹ側端子に接続して第２のパルス分割部２３ｂのみ使用する。波形生成精度を高めつつ特定の運転条件下においては騒音対策のために電源電流に依らず特定のパルスパターンを出力する必要がある場合、運転条件に対応してセレクタ２３ｄの内部接点をＸ側端子またはＹ側端子に切り替えて第１のパルス分割部２３ａと第２のパルス分割部２３ｂとを併用する。
　また、実施の形態３では、第２のパルス分割部２３ｂで生成された駆動信号Ｓａ１を用いてデータ記憶部２３ｃに格納するデータを求める例を説明したが、これに限定されるものではなく、事前の解析において、駆動信号Ｓａのオン時間Ｔｏｎ内に電源電流Ｉｓのピーク値が電流制御範囲Ｗ内に収まるような各駆動信号Ｓａ１のオンオフ時間に基づき、各駆動信号Ｓａ１のオンデューティとパルス番号とを対応付けた関数と、各駆動信号Ｓａ１のオフデューティとパルス間番号とを対応付けた関数を求め、関数化したこれらのデータと近似式の定数データとをデータ記憶部２３ｃに格納してもよい。
　また、実施の形態３では、基準電圧Ｖｒｅｆの値を一定にすることで矩形波状の電源電流Ｉｓを生成する動作例を説明したが、基準電圧Ｖｒｅｆを経時的に変化させることで、矩形波以外の形状の電源電流Ｉｓを生成する構成でもよい。
　また実施の形態３では、電流制御範囲Ｗ内に電源電流Ｉｓのピーク値が収まるように制御されているが、高調波発生量が問題とならない範囲で、電源電流Ｉｓのピーク値が電流制御範囲Ｗを逸脱したとしても問題はない。具体的には、複数の駆動信号Ｓａ１の中の１つの駆動信号Ｓａ１のパルス幅が大きいため、電源電流Ｉｓのピーク値が電流制限レベルを超過するような場合でも問題がない。
　なお、実施の形態１～３では、リアクタ２が交流電源１と整流回路４との間に挿入され、整流回路４がリアクタ２を介して交流電源１に接続されているが、電力変換装置１００はリアクタ２を介して電源の短絡と開放を行うことができればよいため、整流回路４、リアクタ２、および短絡部３０の位置関係は図示例の構成に限定されるものではない。すなわち、電力変換装置１００は、短絡時に交流電源１、リアクタ２、短絡部３０、交流電源１の順で電源電流Ｉｓが流れる構成であればよく、一例としては交流電源１とリアクタ２との間に整流回路４が挿入され、リアクタ２が整流回路４を介して交流電源１に接続される構成でもよい。
　また、実施の形態１～３は、電源電圧Ｖｓのゼロクロス点を検出し、ゼロクロス点を基点として電源電圧Ｖｓとの同期を図る構成であるが、これに限定されるものではない。一例としては、制御部２０は、電源電圧Ｖｓのピーク値を検出し、このピーク値を基点として電源電圧Ｖｓとの同期を図る構成でもよい。
　また、実施の形態１～３における電力変換装置１００は、短絡部３０の短絡動作の回数を、電源電圧検出部７で検出された電源電圧に同期させて制御しているが、電源電圧検出部７に代えて、交流電源１の交流電圧と同期した同期信号を検出する同期信号検出部を用いて短絡部３０の短絡動作の回数を同期信号に同期させて制御する構成でもよい。
　以上に説明した、実施の形態１～３に係る電力変換装置によれば、以下の概念が抽出できる。すなわち、実施の形態１～３に係る電力変換装置は、交流電源からの交流電力を直流電力に変換する整流器と、リアクタを介して交流電源を短絡する短絡部と、短絡部の短絡動作を制御する制御部とを備え、制御部は、負荷条件に基づいてスイッチング回数、すなわち短絡部における交流電源出力波形の半周期中の短絡動作の回数を変化させ、かつ、短絡動作の回数を変化させた後の交流電源出力波形のゼロクロス点から短絡までの遅延時間を、短絡動作の回数を変化させる前の交流電源出力波形のゼロクロス点から短絡までの遅延時間と異ならせるように制御する。この制御により、まずは、交流電源を短絡する短絡部のスイッチング回数を負荷に対応して変化させる場合でも直流電圧の変動を抑制することができるという効果が得られる。また、この制御により、交流電源を短絡する短絡部のスイッチング回数を負荷に対応して変化させる場合でも電源電流の過剰な増加を抑制することができるという効果も得られる。
　なお、交流電源出力波形の半周期中における短絡動作の回数を増加させたとき、短絡動作の回数を増加させた後の遅延時間は、短絡動作の回数を増加させる前の遅延時間よりも大きくしても小さくしても実現可能である。すなわち、交流電源出力波形の半周期中における短絡動作の回数を増加させたとき、短絡動作の回数を増加させた後の遅延時間を、短絡動作の回数を増加させる前の遅延時間から変化させることに本発明の要旨がある。
　また、交流電源出力波形の半周期中における短絡動作の回数を減少させたとき、短絡動作の回数を減少させた後の遅延時間は、短絡動作の回数を増加させる前の遅延時間よりも大きくしても小さくしても実現可能である。すなわち、交流電源出力波形の半周期中における短絡動作の回数を減少させたとき、短絡動作の回数を減少させた後の遅延時間を、短絡動作の回数を減少させる前の遅延時間から変化させることも本発明の要旨である。
　なお、制御部は、期間の長さに対応した幅のオン信号である駆動信号を生成する駆動信号生成部と、駆動信号を複数のスイッチングパルスに分割するパルス分割部とを有していてもよい。パルス分割部は、複数のスイッチングパルスのオン時間と複数のスイッチングパルスのオフ時間と複数のスイッチングパルスの番号とを対応づけたデータを用いて、駆動信号を複数のスイッチングパルスに分割する。この構成により、駆動信号Ｓａを用いて複数の駆動信号Ｓａ１を生成する際の複雑な演算が不要となり、また制御部に設定するデータの設計負荷の増加を招くことがないという効果が得られる。
　また、パルス分割部は、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと、駆動信号のオン時間に対する複数のスイッチングパルスのオフ時間のオフデューティとを、複数のスイッチングパルスの番号に基づく関数で表したデータを用いて、複数のスイッチングパルスに分割するようにしてもよい。このようなデータを用いた分割動作により、スイッチング回数が増加しても短絡部のオンオフタイミングを特定することができ、また、データ記憶部に格納される制御パラメータが少なくて済むため高価なメモリを用いる必要がないという効果が得られる。また、データの信頼性検証あるいは評価に要する時間および負担を軽減することができるので、設計または検証に要するコストの増加を抑制することができるという効果が得られる。
　また、交流電源と同期した電源電圧を検出する電源電圧検出部を備え、制御部は、電源電圧検出部で取得された電源電圧に同期させて、短絡動作の回数を変化させた後の期間を、短絡動作の回数を変化させる前の期間と異ならせる制御を行ってもよい。電源電圧と同期させて制御することで、短絡部を適切なタイミングでスイッチングさせることが可能となり、効果的に力率の向上と高調波の抑制を図ることができる。また、交流電源電圧の周波数の変動に応じて短絡動作の回数を補正することも可能であり、ロバスト性の高いシステムを構築することができる。
　最後に、制御部２０のハードウェア構成について説明する。図２５は、本実施の形態における制御部２０のハードウェア構成を示すブロック図である。本実施の形態に係る制御部２０の要部機能をソフトウェアで実現する場合には、図２５に示すように、演算を行うＣＰＵ（Central　Processing　Unit：中央処理装置）２００、ＣＰＵ２００によって読みとられるプログラムが保存されるメモリ２０２および信号の入出力を行うインターフェイス２０４を含む構成とすることができる。なお、ＣＰＵ２００は、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、またはＤＳＰ（Digital　Signal　Processor）などと称されるものであってもよい。また、メモリ２０２とは、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ROM）、ＥＥＰＲＯＭ（Electrically　EPROM）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital　Versatile　Disc）、ＢＤ（Blu-ray（登録商標）　Disc）などが該当する。
　具体的には、メモリ２０２には、制御部２０における駆動信号波形生成部５０の機能を実行するプログラムが格納されている。ＣＰＵ２００は、図２１に示すフローチャートの処理を実行し、また、（１）式～（９）式に示す演算処理を実行する。ＣＰＵ２００は、インターフェイス２０４を介し、直流電圧検出部６で検出される直流電圧Ｖｄｃ、電源電圧検出部７で検出される交流電源１の電源電圧Ｖｓおよび電流検出手段１０で検出されるリアクタ２に流れる電源電流Ｉｓを受信する。ＣＰＵ２００は、生成した駆動信号Ｓａ２をインターフェイス２０４を介して短絡部３０に出力する。
　なお、ＣＰＵ２００およびインターフェイス２０４の性能も飛躍的な進歩を遂げている昨今の状況に鑑み、ハードウェアで実現するとして説明した第１のパルス分割部２３ａについてもマイクロコンピュータを使用したソフトウェア処理で実現してもよい。アナログ信号による処理をディジタル信号による処理に置き換えることで実現可能である。
　また、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　交流電源、２　リアクタ、３　整流器、４　整流回路、５　平滑コンデンサ、６　直流電圧検出部、７　電源電圧検出部、８　電流検出部、９　電流検出素子、１０　電流検出手段、１１　負荷、２０　制御部、２１　駆動信号生成部、２２　パルス伝達部、２３ａ　第１のパルス分割部、２３ｂ　第２のパルス分割部、２３ｃ　データ記憶部、３０　短絡部、３１　ダイオードブリッジ、３２　短絡素子、５０　駆動信号波形生成部、１００　電力変換装置、２００　ＣＰＵ、２０２　メモリ、２０４　インターフェイス。

Claims (7)

  1. 　交流電源からの交流電力を直流電力に変換する整流器と、リアクタを介して前記交流電源を短絡する短絡部と、前記短絡部の短絡動作を制御する制御部とを備え、
    　前記制御部は、負荷条件に基づいて交流電源出力波形の半周期中における前記短絡動作の回数を変化させ、かつ、前記短絡動作の回数を変化させた後の前記交流電源出力波形のゼロクロス点から短絡までの遅延時間を、前記短絡動作の回数を変化させる前の前記交流電源出力波形のゼロクロス点から短絡までの遅延時間と異ならせることを特徴とする電力変換装置。
  2. 　前記制御部は、前記交流電源出力波形の半周期中における前記短絡動作の回数を増加させたとき、前記短絡動作の回数を増加させた後の前記第１の遅延時間を、前記短絡動作の回数を増加させる前の前記第２の遅延時間から変化させることを特徴とする請求項１に記載の電力変換装置。
  3. 　前記制御部は、前記交流電源出力波形の半周期中における前記短絡動作の回数を減少させたとき、前記短絡動作の回数を減少させた後の前記遅延時間を、前記短絡動作の回数を減少させる前の前記遅延時間から変化させることを特徴とする請求項１に記載の電力変換装置。
  4. 　前記制御部は、前記期間の長さに対応した幅のオン信号である駆動信号を生成する駆動信号生成部と、前記駆動信号を複数のスイッチングパルスに分割するパルス分割部とを有し、前記パルス分割部は、前記複数のスイッチングパルスのオン時間と前記複数のスイッチングパルスのオフ時間と前記複数のスイッチングパルスの番号とを対応づけたデータを用いて、前記駆動信号を複数のスイッチングパルスに分割することを特徴とする請求項１から請求項３の何れか１項に記載の電力変換装置。
  5. 　前記制御部は、前記期間の長さに対応した幅のオン信号である駆動信号を生成する駆動信号生成部と、前記駆動信号を複数のスイッチングパルスに分割するパルス分割部とを有し、前記パルス分割部は、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティとを、前記複数のスイッチングパルスの番号に基づく関数で表したデータを用いて、前記複数のスイッチングパルスに分割することを特徴とする請求項１から請求項３の何れか１項に記載の電力変換装置。
  6. 　前記交流電源と同期した電源電圧を検出する電源電圧検出部を備え、前記制御部は、前記電源電圧検出部で取得された前記電源電圧に同期させて、前記短絡動作の回数を変化させた後の前記遅延時間を、前記短絡動作の回数を変化させる前の前記遅延時間と異ならせることを特徴とする請求項１から請求項５の何れか１項に記載の電力変換装置。
  7. 　前記制御部は、マイクロコンピュータで構成されていることを特徴とする請求項１から請求項６の何れか１項に記載の電力変換装置。
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