[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2016038833A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2016038833A1
WO2016038833A1 PCT/JP2015/004349 JP2015004349W WO2016038833A1 WO 2016038833 A1 WO2016038833 A1 WO 2016038833A1 JP 2015004349 W JP2015004349 W JP 2015004349W WO 2016038833 A1 WO2016038833 A1 WO 2016038833A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
substrate
layer
angle
semiconductor device
Prior art date
Application number
PCT/JP2015/004349
Other languages
English (en)
French (fr)
Inventor
努 清澤
康行 柳瀬
和宏 香川
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2016547679A priority Critical patent/JP6543814B2/ja
Publication of WO2016038833A1 publication Critical patent/WO2016038833A1/ja
Priority to US15/434,022 priority patent/US10043877B2/en
Priority to US16/027,978 priority patent/US10600880B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines

Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device used for high withstand voltage and large current and a manufacturing method thereof.
  • SiC Silicon carbide
  • SiC is a semiconductor material having a larger band gap and higher dielectric breakdown electric field strength than silicon (silicon: Si), and is expected to be applied to next-generation low-loss power devices and the like.
  • SiC has many polytypes such as cubic 3C—SiC, hexagonal 6H—SiC and 4H—SiC.
  • a metal-insulator-semiconductor field effect transistor Metal Insulator Semiconductor Effect Transistor, hereinafter abbreviated as “MISFET”) or a metal-semiconductor field effect transistor (Metal).
  • MISFET Metal Insulator Semiconductor Effect Transistor
  • MESFT Semiconductor Field Effect Transistor
  • a voltage applied between the gate electrode and the source electrode switches between an on state in which a drain current of several A (amperes) or more flows and an off state in which the drain current is zero. Can do. In the off state, a high breakdown voltage of several hundred V (volt) or more can be realized.
  • trench type MISFET vertical power MISFET having a trench gate structure
  • the unit cell area can be reduced. As a result, the degree of device integration can be improved.
  • Non-Patent Document 1 when a trench is formed in a 4H—SiC (0001) substrate having an off angle of 8 ° and silicon carbide is epitaxially grown inside the trench, SiC is caused by step flow growth of silicon carbide. It is described that a (0001) facet surface may occur on the main surface of the substrate.
  • the present disclosure provides a semiconductor device capable of suppressing deterioration of device characteristics due to a ⁇ 0001 ⁇ facet surface generated in the vicinity of the periphery of a trench.
  • One embodiment of the present disclosure is a semiconductor device including a substrate having a main surface inclined in the off direction from the ⁇ 0001 ⁇ plane and a semiconductor layer disposed on the main surface of the substrate.
  • the semiconductor layer is disposed on the first conductivity type drift region, the second conductivity type body region disposed on the drift region, and the body region.
  • the sidewalls of the trench include first and second sidewall portions that face each other and intersect the off direction of the substrate.
  • 1 side wall part is located in the off-angle upstream side rather than the 2nd side wall part.
  • the semiconductor device includes at least an epitaxial layer disposed on the first and second sidewall portions of the trench and a part of a main surface of the source region in the region adjacent to the trench, and the source region on the source region.
  • the epitaxial layer is disposed on the first portion of the main surface of the source region located on the upstream side of the off-angle of the trench and on the second portion of the main surface of the source region located on the downstream side of the off-angle of the trench.
  • a semiconductor device in which generation of a ⁇ 0001 ⁇ facet surface in the vicinity of the periphery of the trench is suppressed and a method for manufacturing the same are provided. . Therefore, it is possible to suppress a decrease in device characteristics due to the ⁇ 0001 ⁇ facet plane.
  • FIG. 1A is a cross-sectional view taken along line Ia-Ia ′ shown in FIG. 1B, schematically showing the semiconductor device according to the first embodiment.
  • FIG. 1B is a plan view schematically showing the semiconductor device according to the first embodiment.
  • FIG. 2A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a schematic process cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7A is a diagram schematically illustrating a semiconductor device according to a modification of the first embodiment, and is a cross-sectional view taken along the line VIIa-VIIa ′ illustrated in FIG. 7B.
  • FIG. 7A is a diagram schematically illustrating a semiconductor device according to a modification of the first embodiment, and is a cross-sectional view taken along the line VIIa-VIIa ′ illustrated in FIG. 7
  • FIG. 7B is a plan view schematically showing a semiconductor device according to a modification of the first embodiment.
  • FIG. 8A is a view showing a scanning electron microscope (SEM) image of a cross section showing the shape change of the sidewall of the trench due to annealing and epitaxial growth, and shows the trench shape before the formation of the epitaxial film.
  • FIG. 8B is a view showing a scanning electron microscope (SEM) image of a cross section showing the shape change of the sidewall of the trench due to annealing and epitaxial growth, and shows the trench shape after the formation of the epitaxial film 12A (comparative example). Show.
  • FIG. 8A is a view showing a scanning electron microscope (SEM) image of a cross section showing the shape change of the sidewall of the trench due to annealing and epitaxial growth, and shows the trench shape after the formation of the epitaxial film 12A (comparative example). Show.
  • FIG. 8A is a view showing a scanning electron microscope (S
  • FIG. 8C is a view showing a scanning electron microscope (SEM) image of a cross section showing the shape change of the sidewall of the trench due to annealing and epitaxial growth, and shows the trench shape after the formation of the epitaxial film 12B (Example).
  • FIG. 9A is a semiconductor layer (SiC layer) provided with a trench, schematically showing an example of the relationship between the off direction of the off angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench.
  • FIG. 9B is a schematic diagram illustrating a crystal direction in a crystal structure, schematically illustrating an example of a relationship between an off-direction of an off-angle set in a substrate constituting a semiconductor device and a plane orientation of a channel surface of a trench.
  • FIG. 9C is an enlarged cross section taken along the line IXa-IXa ′ of FIG. 9A, schematically showing an example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench.
  • FIG. 10A schematically shows another example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench (SiC provided with a trench
  • FIG. 10B is a schematic diagram showing a crystal direction in a crystal structure, schematically showing another example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench. It is.
  • FIG. 10C schematically shows another example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench, along the Xa-Xa ′ line in FIG. 10A. It is an expanded sectional view.
  • FIG. 10B is a schematic diagram showing a crystal direction in a crystal structure, schematically showing another example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench. It is.
  • FIG. 11 is a schematic enlarged cross-sectional view for explaining the direction of step flow (atomic step) growth and the off-angle upstream and off-angle downstream in the epitaxial growth process.
  • FIG. 12A is a schematic process cross-sectional view for describing a state where ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 12B is a schematic process cross-sectional view for explaining a state in which ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 12A is a schematic process cross-sectional view for describing a state where ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 12B is a schematic process cross-sectional view for explaining a state in which ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 12C is a schematic process cross-sectional view for explaining a state in which ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 13A is a schematic enlarged cross-sectional view for explaining a mechanism in which ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 13B is a schematic enlarged cross-sectional view for describing a mechanism in which a ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 13A is a schematic enlarged cross-sectional view for explaining a mechanism in which ⁇ 0001 ⁇ facet plane F is generated on the main surface of the SiC layer in a region adjacent to the trench.
  • FIG. 13B is a schematic enlarged cross-sectional view for describing a mechanism in which a ⁇ 0001 ⁇ facet plane F is generated on the main surface
  • FIG. 14A is a diagram showing a metal microscope image of the wafer surface when the trench processed on the wafer surface is grown under the conventional epitaxial growth conditions for explaining the trench state after epitaxially growing the trench.
  • FIG. 14B shows an epitaxial growth condition (growth rate of 3.0 ⁇ m / hr or less, preferably 1. .mu.m or less) for a trench processed on the wafer surface for explaining a trench state after epitaxially growing the trench. It is a figure which shows the metallographic microscope image of the wafer surface at the time of growing at 0 micrometer / hr or less.
  • FIG. 15A is a cross-sectional view taken along line Ia-Ia ′ shown in FIG.
  • FIG. 15C schematically showing the semiconductor device and the alignment mark according to the second embodiment.
  • FIG. 15B is a cross-sectional view taken along the line Ib-Ib ′ shown in FIG. 15D, schematically showing the semiconductor device and the alignment mark according to the second embodiment.
  • FIG. 15C is a plan view schematically showing the semiconductor device and the alignment mark according to the second embodiment.
  • FIG. 15D is a plan view schematically showing the semiconductor device and the alignment mark according to the second embodiment.
  • FIG. 16A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 16B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 16C is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 16D is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 17A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 17B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 17C is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 17D is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18C is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18D is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19A is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19B is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19C is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19D is a schematic process sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • a trench type MISFET generally includes an n-type SiC substrate and a silicon carbide layer (SiC layer) formed by epitaxial growth on the main surface of the SiC substrate.
  • the SiC layer has an n-type drift region, a p-type body region, and an n-type source region disposed in contact with the body region inside the body region. Typically, the body region is located above the drift region, and the source region is located near the surface of the body region.
  • the SiC layer is provided with a trench that penetrates the source region and the body region.
  • a gate insulating film and a gate electrode are provided inside the trench. The gate insulating film covers the sidewall and bottom of the trench and is disposed so as to insulate the gate electrode from the silicon carbide layer. At least a part of the gate electrode may be embedded in the trench.
  • a source electrode is provided on the SiC layer so as to be in contact with the source region and the body region.
  • a drain electrode is provided on the back surface of the SiC substrate.
  • a thin epitaxial layer may be formed between the trench sidewall and the gate insulating film for the purpose of suppressing a decrease in channel mobility due to damage on the trench sidewall.
  • a SiC substrate with an off-angle whose main surface is an off-angle surface is usually used as the SiC substrate.
  • silicon carbide can be epitaxially grown on the main surface of the SiC substrate using a step flow by lateral growth, so that the epitaxial growth of silicon carbide can be stabilized.
  • the SiC substrate is, for example, a substrate with an off angle whose main surface is a surface having an off angle of about 4 ° to 8 ° in the ⁇ 11-20> direction (off direction) with respect to the ⁇ 0001 ⁇ plane.
  • the sign “ ⁇ ” attached to the Miller index in the plane orientation and the index in the crystal axis represents inversion of one index following the sign for convenience.
  • the trench may have a stripe shape extending in one direction (extending direction) when viewed from above the SiC substrate.
  • Two sidewalls facing each other along the extending direction of the trench are constituted by, for example, ⁇ 11-20 ⁇ planes excellent in carrier channel mobility.
  • the channel layer may be formed not only on the sidewall of the trench but also on a region located near the periphery of the trench on the upper surface of the SiC layer.
  • the SiC layer and the channel layer are epitaxial growth layers formed by epitaxial growth.
  • a chemical vapor deposition (CVD) apparatus is used to form the epitaxial growth layer.
  • the epitaxial growth conditions are not particularly limited.
  • silane (SiH 4 ) gas for example, is used as a silicon-based gas
  • propane (C 3 H 8 ) gas for example, is used as a carbon-based gas.
  • These gases are supplied to the surface of the SiC substrate provided with the trench, for example, in a range of about 20 sccm to 50 sccm.
  • the SiC substrate is heated to a temperature of 1500 ° C. or higher and 1600 ° C. or lower, for example.
  • 12A to 12C are process cross-sectional views for explaining a process of forming a trench and an epitaxial layer (channel layer) in the SiC layer.
  • 13A and 13B are enlarged cross-sectional views schematically showing the SiC layer and the epitaxial layer.
  • the SiC layer 2 is formed on the SiC substrate 1 with an off angle by epitaxial growth.
  • the SiC substrate 1 for example, a 4 ° off ⁇ 0001 ⁇ SiC substrate in which the generally off-direction is the ⁇ 11-20> direction is used.
  • the epitaxial growth layer is formed in a mode (step flow growth) in which the feedstock molecules are adsorbed and grown on the atomic steps of the SiC substrate 1. Epitaxial growth proceeds from the left side (off-angle upstream side) to the right side (off-angle downstream side) in FIG. 13A.
  • a step due to step flow growth is formed on the upper surface (main surface) of the obtained SiC layer 2.
  • each trench 5 is arranged to have a side wall including a ⁇ 11-20 ⁇ plane excellent in channel mobility.
  • silicon carbide is epitaxially grown on the SiC substrate 1 in which the trench 5 is formed.
  • the trench 5 does not continue the continuous growth in the lateral direction from the off-angle upstream side to the off-angle downstream side.
  • the ⁇ 0001 ⁇ facet surface F starts to be formed from the portion of the peripheral edge of the trench 5 on the downstream side of the off angle of the trench 5 on the upper surface of the SiC layer 2.
  • an epitaxial layer (channel layer) 112 is obtained as shown in FIG. 12C.
  • the ⁇ 0001 ⁇ facet plane F formed in the epitaxial layer 112 further extends.
  • the ⁇ 0001 ⁇ facet plane F may reach another trench adjacent to the downstream side of the off angle.
  • the shape of the trench 5 may collapse and become asymmetrical.
  • “left-right asymmetry” here means that the off-angle downstream side and the off-angle upstream side have different shapes in the cross section parallel to the off direction.
  • the thickness of the epitaxial layer 112 formed on the upper surface of the SiC layer 2 greatly changes between the off-angle upstream side and the off-angle downstream side of the trench 5 in the vicinity of the periphery of the trench 5. .
  • the width of the main surface between trenches that is, the width w between the end of the trench off-angle downstream side and the end of the adjacent trench off-angle upstream is 5 ⁇ m and the off-angle ⁇ is 4 °
  • the thickness of the epitaxial layer 112 is different between the end on the upstream side of the off-angle of the trench 5 and the end on the downstream side of the off-angle, which means that the consumption of the raw material supplied during the epitaxial growth is This means that the upstream side and the off-angle downstream side are different.
  • the concentration of the raw material reaching each side wall of the trench 5 can also vary depending on the position of the side wall. Specifically, since the amount of raw material consumed is large in the vicinity of the end portion of the trench 5 on the upstream side of the off angle, the portion on the upstream side of the off angle (hereinafter referred to as “first side wall portion”) 5s (L The raw material that reaches) decreases.
  • the thickness of the epitaxial layer 112 is larger on the first side wall 5s (L) than on the second side wall 5s (R). Channels are formed in portions of the epitaxial layer 112 located on the first side wall 5s (L) and the second side wall 5s (R).
  • the off-angle upstream side and the off-angle downstream side of the trench 5 are different.
  • the gate threshold voltage may be different.
  • the occurrence of the ⁇ 0001 ⁇ facet plane F increases the variation in contact resistance and gate threshold voltage inside the element, so that the performance of the semiconductor device can be fully exploited. Is difficult.
  • silicon carbide MISFET has been described above as an example, a substrate having an off angle even in a semiconductor device using a semiconductor other than silicon carbide (for example, another wide band gap semiconductor such as GaN, AlN, diamond). , The above problem due to the generation of the ⁇ 0001 ⁇ facet plane F can be caused.
  • Non-Patent Document 1 discloses reducing the facet by reducing the molar ratio (C / Si ratio) between the C-based gas and the Si-based gas supplied when silicon carbide is epitaxially grown.
  • C / Si ratio the molar ratio between the C-based gas and the Si-based gas supplied when silicon carbide is epitaxially grown.
  • facets cannot be sufficiently reduced, and asymmetry may remain in the trench. For this reason, it is difficult to extract the device characteristics sufficiently.
  • Patent Document 1 discloses that a ⁇ 1-100 ⁇ plane is used for a trench side wall serving as a channel. This can improve trench asymmetry due to facets.
  • the ⁇ 1-100 ⁇ plane has a lower channel mobility than the ⁇ 11-20 ⁇ plane, there is a problem in that the on-resistance of the device is higher than when the ⁇ 11-20 ⁇ plane is used for the trench sidewall. is there.
  • the inventors of the present invention conducted intensive studies on the above problem. As a result, it has been found that the generation of ⁇ 0001 ⁇ facets can be suppressed and variation in characteristics can be suppressed depending on the epitaxial growth conditions when forming the epitaxial layer to be the channel layer, and a semiconductor device as described below has been conceived. did.
  • a semiconductor device which is one embodiment of the present disclosure is a semiconductor device including a substrate having a main surface inclined in the off direction from the ⁇ 0001 ⁇ plane and a semiconductor layer disposed on the main surface of the substrate.
  • the semiconductor layer includes a first conductivity type drift region, a second conductivity type body region disposed on the drift region, and a first conductivity type source disposed on the body region and in contact with the upper surface of the semiconductor layer.
  • a trench extending through the body region and the source region and having a bottom in the drift region.
  • the trench sidewalls face each other and each cross the off-direction of the substrate.
  • First and second sidewall portions are included.
  • the first side wall portion is located on the upstream side of the second side wall portion with respect to the off-angle, and the semiconductor device has at least a source on the first and second side wall portions of the trench and in a region adjacent to the trench.
  • the semiconductor device further includes an epitaxial layer disposed on a part of the main surface of the region, and a source electrode disposed on the source region so as to be in contact with the source region.
  • the epitaxial layer is disposed on the first portion of the main surface of the source region located on the upstream side of the off-angle of the trench and on the second portion of the main surface of the source region located on the downstream side of the off-angle of the trench. ing.
  • the maximum thickness on the first portion of the epitaxial layer is TL
  • the minimum thickness on the second portion is TR (where TR> 0)
  • the thickness of the source region is TS
  • the trench has a first upper corner portion located between the first sidewall portion and the first portion of the source region, and a second upper corner portion located between the second sidewall portion and the second portion of the source region.
  • the epitaxial layer is formed on the first upper corner portion and the second upper corner portion, both on the ⁇ 0001 ⁇ plane and on the surfaces constituting the first and second side wall portions of the trench. It may include facet planes having different crystal orientations.
  • the thickness C1 of the epitaxial layer on the first side wall portion of the trench and the thickness C2 on the second side wall portion satisfy, for example, a relationship of 0.8 ⁇ C1 / C2 ⁇ 1.2. Also good.
  • the thickness C1 of the epitaxial layer on the first sidewall portion of the trench and the thickness C2 on the second sidewall portion satisfy, for example, a relationship of 0.9 ⁇ C1 / C2 ⁇ 1.1. Even better.
  • the substrate may be a silicon carbide substrate.
  • the off direction is, for example, ⁇ 11-20>, and the first and second sidewall portions of the trench may include, for example, a ⁇ 11-20 ⁇ plane.
  • the epitaxial layer and the semiconductor layer are silicon carbide layers
  • the source electrode includes a first source electrode in contact with the source region on the upstream side of the off-angle of the trench and a second source electrode in contact with the source region on the downstream side of the off-angle of the trench.
  • Each of the first and second source electrodes may include an alloy layer in contact with the source region, and the alloy layer is obtained by reacting the metal with the epitaxial layer and silicon carbide in the source region.
  • a silicide layer may also be used.
  • the semiconductor layer further includes, for example, an alignment mark trench.
  • the epitaxial layer is extended on the main surface of the semiconductor layer in the alignment mark trench and in the region adjacent to the alignment mark trench.
  • the epitaxial layer is formed in the region adjacent to the alignment mark trench in the main region of the semiconductor layer. It is disposed on the third portion located on the upstream side of the off-angle of the alignment mark trench in the surface and on the fourth portion located on the downstream side of the off-angle of the trench in the main surface of the semiconductor layer.
  • a manufacturing method of a semiconductor device which is an embodiment of the present disclosure includes a substrate having a semiconductor layer, which includes a substrate having a main surface inclined in an off direction from a ⁇ 0001 ⁇ plane, and a semiconductor layer disposed on the main surface of the substrate.
  • the semiconductor layer is disposed on the drift region of the first conductivity type, the second conductivity type body region that is in contact with the upper surface of the semiconductor layer, the interior of the body region, A source region of a first conductivity type in contact with the upper surface.
  • the manufacturing method further includes a step of forming a trench penetrating the body region and the source region and having a bottom in the drift region in the semiconductor layer.
  • the sidewalls of the trench include first and second sidewall portions that face each other and each intersect with the off direction of the substrate.
  • the manufacturing method further includes a step of forming an epitaxial layer on the first and second sidewall portions of the trench and on at least a part of the main surface of the source region. And the growth rate at the time of forming an epitaxial layer is set to 3.0 micrometer / hr or less.
  • the growth rate when forming the epitaxial layer may be set to, for example, 1.5 ⁇ m / hr or less.
  • the step of preparing the substrate with a semiconductor layer may include a step of forming the semiconductor layer on the substrate by epitaxial growth, and the flow rate of the source gas supplied to the substrate when forming the epitaxial layer is the same as that when forming the semiconductor layer. It may be smaller than the flow rate of the source gas supplied to the substrate.
  • the source gas supplied to the substrate when forming the epitaxial layer includes, for example, monosilane gas and propane gas.
  • the monosilane gas is, for example, 5 sccm or more and less than 30 sccm
  • the propane gas is, for example, 2 sccm.
  • the substrate may be supplied at a flow rate of less than 12 sccm.
  • the growth temperature of the epitaxial layer is, for example, 1400 ° C. or more and 1550 ° C. or less
  • the growth pressure is, for example, 5 hPa or more and 200 hPa or less
  • the number of C atoms and the number of Si atoms of the source gas supplied to the substrate The ratio C / Si may be set to 0.8 or more and 1.2 or less, for example.
  • the substrate may be a silicon carbide substrate.
  • the off direction is, for example, ⁇ 11-20>, and at least one of the first and second sidewall portions of the trench may include, for example, a ⁇ 11-20 ⁇ plane.
  • the epitaxial layer and the semiconductor layer further include, for example, a step of forming a source electrode including silicon carbide and including an alloy layer, and the step of forming the source electrode includes forming a metal film including a first metal on the epitaxial layer.
  • Off-angle and off-direction means an angle formed by a normal to the main surface of the substrate and the c-axis direction of the substrate.
  • an angle formed between the main surface of the substrate and the crystal plane may be referred to as an off angle.
  • the angle formed by the main surface of the substrate and the ⁇ 0001 ⁇ plane is also called the off angle.
  • the “off direction” is a direction in which the normal line of the main surface of the substrate is inclined from the ⁇ 0001> direction, and the normal vector of the main surface of the substrate is projected onto the crystal plane (plane perpendicular to the c-axis). Means the direction of the projection vector. For example, when the c-axis direction is the ⁇ 0001> direction, the direction of the projection vector when the normal vector of the main surface of the substrate is projected onto the ⁇ 0001 ⁇ plane is the off direction.
  • FIG. 11 is a cross-sectional view schematically showing a process of forming a semiconductor layer (for example, a SiC layer) 2 by taking over the off angle ⁇ on the main surface of the substrate 1 having the off angle ⁇ .
  • the substrate 1 has a surface (step structure surface) whose step density is increased by inclining several degrees (off angle ⁇ ) with respect to the ⁇ 0001 ⁇ plane.
  • step structure surface On the main surface of the substrate 1, epitaxial growth proceeds in the off direction by a step flow growth mode in which atomic steps are formed. Epitaxial growth proceeds from the left side (upstream side) in FIG. 11 toward the right side (downstream side) in the plane of the main surface of the substrate 1 or the semiconductor layer 2.
  • the atomic step includes step bunching in which a plurality of atomic steps are overlapped.
  • FIGS. 9A to 10C are schematic views illustrating the off direction of the substrate and the plane orientation of the channel surface of the trench.
  • 9A and 10A are plan views of the trench 5 as viewed from the normal direction of the substrate
  • FIGS. 9B and 10B are enlarged plan views showing the off direction
  • FIGS. 9C and 10C are cross sections across the channel surface of the trench 5.
  • a plurality of trenches 5 extending in the ⁇ 1-100> direction are formed on the SiC layer 2 in parallel at intervals.
  • the channel surface of the trench 5 is constituted by a ⁇ 11-20 ⁇ plane.
  • the SiC layer 2 has an off angle ⁇ with respect to the ⁇ 0001 ⁇ plane in the ⁇ 11-20> direction.
  • the extending direction of the plurality of trenches 5 is a direction orthogonal to the off direction of the SiC layer 2 (substrate).
  • the plurality of trenches 5 are formed to extend in the ⁇ 11-20> direction.
  • the channel surface of trench 5 is constituted by a ⁇ 1-100 ⁇ plane.
  • the off angle ⁇ of the substrate is set in the ⁇ 1-100> direction.
  • the portion 5 s (R) located in the region may be referred to as a “second side wall portion”, and the portion 5 s (L) opposed thereto may be referred to as a “first side wall portion”.
  • the trench 5 may have a polygonal (n-square) planar shape other than a rectangle.
  • n side surfaces constituting the side wall of the trench 5 face each other and cross the off direction.
  • the surface located on the upstream side of the off angle is the “first side wall portion 5 s (L)”
  • the surface located on the downstream side of the off angle is the “second side wall portion 5 s (R)”.
  • the planar shape of the trench 5 may be other than a polygon such as a circle or an ellipse.
  • the portion of the side wall of the trench 5 that is located on the upstream side of the off angle is “the first side wall portion 5 s (L ) ”.
  • the surface facing the first side wall 5s (L) is the“ second side wall 5s (R) ”.
  • the semiconductor device 100 is a metal-insulator-semiconductor field effect transistor (MISFET) having a trench gate structure formed using a SiC semiconductor.
  • the semiconductor device 100 typically has a plurality of unit cells.
  • FIG. 1A is a schematic cross-sectional view illustrating one unit cell in the semiconductor device 100.
  • FIG. 1B is a schematic plan view showing an example of a configuration in which a plurality of unit cells in the semiconductor device 100 are arranged.
  • FIG. 1B illustrates three unit cells among a plurality of unit cells.
  • FIG. 1A shows a cross section taken along line Ia-Ia ′ in FIG. 1B.
  • the body region 3, the source region 4, and the trench 5 are shown among the components of the semiconductor device 100, and the other components are not shown.
  • the planar shape of the unit cell including the trench 5 is rectangular, but the planar shape of the unit cell is not limited to the rectangular shape and may be a square shape. Moreover, other polygonal shape, circular shape, etc. may be sufficient. Furthermore, the number of unit cells is not particularly limited.
  • the semiconductor device 100 includes a substrate 1 having a main surface 1 s inclined in the off direction from the ⁇ 0001 ⁇ plane, and a semiconductor layer 2 disposed on the main surface 1 s of the substrate 1.
  • the substrate 1 is a silicon carbide substrate
  • the semiconductor layer 2 is a silicon carbide (SiC) layer.
  • a substrate made of SiC of the first conductivity type (also simply referred to as a SiC substrate) can be used.
  • the broken line attached to the inside of the substrate 1 represents the ⁇ 0001 ⁇ just plane.
  • the main surface of the substrate and the ⁇ 0001 ⁇ just surface form an angle ⁇ (off angle).
  • the main surface 1s of the substrate 1 is, for example, a ⁇ 0001 ⁇ Si (silicon) surface having an off angle ⁇ .
  • the substrate 1 only needs to be a substrate having a ⁇ 0001 ⁇ plane and a surface having an off angle ⁇ as a main surface, and may be a SiC substrate having a C (carbon) surface as a main surface. It may be a substrate having a polytype structure.
  • a 4H—SiC substrate having an off direction of ⁇ 11-20> and an off angle of 4 ° with respect to the ⁇ 0001 ⁇ plane may be used.
  • the off direction is not limited to the above, and may be a ⁇ 1-100> direction, and the off angle may be 8 ° or 2 °, or may be an angle other than this.
  • the SiC layer 2 is an epitaxial layer formed on the main surface of the substrate 1 by epitaxial growth, for example. SiC layer 2 is not limited to an epitaxial layer.
  • the SiC layer 2 has a first conductivity type drift region 2 d, a second conductivity type body region 3, a first conductivity type source region 4, and a trench 5.
  • the impurity concentration of the drift region 2 d is set lower than the impurity concentration of the substrate 1.
  • Body region 3 is arranged on drift region 2d.
  • Body region 3 may be formed in contact with the upper surface of SiC layer 2.
  • Source region 4 is located on body region 3 and is in contact with the upper surface of SiC layer 2.
  • the source region 4 may be disposed inside the body region 3 (for example, a part of the surface region).
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the lower surface and side surfaces of the source region 4 are surrounded by the body region 3.
  • the body region 3 can be formed, for example, by implanting p-type impurity ions into the SiC layer 2
  • the source region 4 can be formed, for example, by implanting n-type impurity ions into the SiC layer 2.
  • the trench 5 is provided so as to penetrate the body region 3 and the source region 4.
  • Trench 5 has a bottom and a side wall located in drift region 2d.
  • the trench 5 has a rectangular planar shape.
  • the side wall of the trench 5 includes two surfaces (hereinafter referred to as “side wall portions”) 5 s (L) and 5 s (R) that face each other and intersect the off direction of the substrate 1.
  • the side wall 5s (L) located on the off-angle upstream side is “ The “first side wall portion” and the side wall portion 5s (R) located on the downstream side of the off-angle are referred to as “second side wall portions”.
  • the first and second side wall portions 5s (L) and 5s (R) may extend in parallel to each other.
  • the off direction is, for example, ⁇ 11-20>, and at least one of the first and second side wall portions 5s (L), 5s (R) may include, for example, a ⁇ 11-20 ⁇ plane.
  • the epitaxial layer 12 is disposed so as to cover the inside of the trench 5 and a part of the main surface of the source region 4.
  • the epitaxial layer 12 is, for example, a first conductivity type (n-type) SiC epitaxial layer.
  • the epitaxial layer 12 covers the entire sidewall and bottom surface of the trench 5, but at least on the first sidewall portion 5 s (L) and the second sidewall portion 5 s (R) of the trench 5 and the source What is necessary is just to be arrange
  • FIG. A portion of epitaxial layer 12 located on first sidewall portion 5s (L) and second sidewall portion 5s (R) includes a region where a channel is formed.
  • a gate insulating film 8 is formed in the trench 5 so as to cover at least the epitaxial layer 12 formed on the sidewall of the trench 5.
  • a region near the interface (MIS interface) between the epitaxial layer 12 and the gate insulating film 8 is a “channel region” on a part of the sidewall of the trench 5 (side wall of the body region 3).
  • the gate insulating film 8 may be a so-called thermal oxide film such as a silicon oxide film formed by thermal oxidation or a silicon oxide film containing nitrogen (N), or may be a deposited insulating film.
  • a gate electrode 9 is provided on the gate insulating film 8 formed inside the trench 5.
  • the gate electrode 9 may be formed so as to cover at least a portion of the gate insulating film 8 located on the side wall of the body region 3.
  • the gate electrode 9 is formed so as to fill the trench 5. Therefore, the gate electrode 9 and the SiC layer 2 are insulated by the gate insulating film 8.
  • source electrodes 10 (L) and 10 (R) for applying a common potential to the body region 3 and the source region 4 so as to be in contact with both the body region 3 and the source region 4.
  • the source electrode 10 (L) is provided upstream of the off-angle of the trench 5, and the source electrode 10 (R) is provided downstream of the off-angle of the trench 5.
  • Source electrodes 10 (L) and 10 (R) include alloy layer 10 a in contact with SiC layer 2.
  • a drain electrode 11 is arranged on the surface (back surface) opposite to the SiC layer 2 in the substrate 1.
  • the epitaxial layer 12 is formed not only inside the trench 5 but also on the main surface of the source region 4. Specifically, in a region adjacent to the trench (trench adjacent region), on the first portion 4s (L) located on the upstream side of the off-angle of the trench 5 in the main surface of the source region 4 and on the downstream side of the off-angle of the trench 5 It is arranged on the second portion 4s (R) located on the side.
  • the “trench adjacent region” refers to a region located in the vicinity of the periphery of the trench 5 when viewed from the normal direction of the main surface 1 s of the substrate 1 in the unit cell including the trench 5. This refers to the region R up to the end of each of the electrodes 10 (L) and 10 (R).
  • of the difference between the maximum thickness TL on the first portion 4s (L) and the minimum thickness TR (where TR> 0) on the second portion 4s (R) of the epitaxial layer 12 Is less than the thickness TS of the source region 4 (TS>
  • the thickness TS of the source region 4 refers to the thickness from the main surface of the source region 4 (that is, the upper surface of the SiC layer 2) to the lower surface of the source region 4.
  • the source region 4 is, for example, a region having a first conductivity type impurity concentration of 5 ⁇ 10 18 cm ⁇ 3 or more.
  • the concentration of the first conductivity type impurity in the source region 4 becomes deeper as it exceeds a predetermined depth. Lower. In such a case, the position where the dopant concentration reaches, for example, 5 ⁇ 10 18 cm ⁇ 3 is set as the lower surface of the source region.
  • the semiconductor device 100 Since the semiconductor device 100 includes a channel layer (epitaxial layer 12), it is called a storage MISFET.
  • the operation of the storage MISFET is partially different from the operation of a MISFET (inverted MISFET) that does not include a channel layer.
  • MISFET inverted MISFET
  • the channel layer is depleted due to the pn junction between the channel layer and the body region 3, so that no current flows (off).
  • Status In the ON state in which a bias voltage equal to or higher than the threshold voltage is applied to the gate electrode 9, an accumulation state in which high-concentration electrons are accumulated in the first conductivity type channel layer 12, current flows (ON state).
  • TL ⁇ ) of the difference between the off-angle downstream side and the off-angle upstream side of the trench 5 in the thickness of the epitaxial layer 12 on the source region main surface is adjusted so that TR
  • the thickness of the epitaxial layer 112 is greatly different between the off-angle downstream side and the off-angle upstream side of the trench 5.
  • the electrodes 10 (L) and 10 (R) may be formed.
  • the variation in the thickness of the epitaxial layer 12 on the off-angle upstream side and the off-angle downstream side of the trench 5 is suppressed to be less than the thickness of the source region 4.
  • a trench type MISFET having a small on-resistance and capable of flowing a large current can be realized.
  • ) of the difference in thickness of the epitaxial layer 12 on the upstream side and the downstream side of the trench 5 is less than 1 ⁇ 2 of the thickness TS of the source region 4. is there.
  • the amount of raw material consumed on the main surface of the SiC layer 2 when forming the epitaxial layer 112 is different between the off-upstream side and the off-downstream side of the trench 5. .
  • the gate threshold voltage varies between the off-angle upstream side and the off-angle downstream side. May occur.
  • the first embodiment it is possible to reduce the difference in the amount of raw material consumed on the main surface of the SiC layer 2 when forming the epitaxial layer 12. For this reason, the difference between the thickness C1 of the epitaxial layer 12 on the first sidewall 5s (L) of the trench 5 and the thickness C2 of the second sidewall 5s (R) can be suppressed.
  • the thickness C1 of the epitaxial layer 12 on the first side wall 5s (L) of the trench 5 and the thickness C2 on the second side wall 5s (R) are, for example, 0.8 ⁇ C1 / C2 It is preferable that the relationship of ⁇ 1.2 is satisfied, and more preferably, the relationship of 0.9 ⁇ C1 / C2 ⁇ 1.1 is satisfied. Thereby, it is possible to suppress variation in the gate threshold voltage between the off-angle upstream side and the off-angle downstream side of the trench 5.
  • the epitaxial layer 12 is, for example, the first conductivity type (n-type).
  • the carrier concentration of the epitaxial layer 12 is, for example, 1 ⁇ 10 18 cm ⁇ 3 , and the thickness is, for example, 20 nm.
  • the epitaxial layer 12 formed on the sidewall of the trench 5 has better crystallinity than the crystallinity of the sidewall surface of the trench 5 after the trench 5 is formed. For this reason, improvement in channel mobility of carriers on the sidewall (channel surface) of the trench 5 can be expected.
  • the carrier concentration and thickness of the epitaxial layer 12 may be set so that the entire epitaxial layer 12 is completely depleted by the pn junction with the body region 3. .
  • the carrier concentration of the body region 3 is 1 ⁇ 10 18 cm ⁇ 3
  • the carrier concentration of the epitaxial layer 12 is 2 ⁇ 10 18 cm ⁇ 3 and the thickness thereof may be about 20 nm.
  • the epitaxial layer has a carrier concentration of 2 ⁇ 10 18 cm ⁇ 3 and a thickness of about 35 nm.
  • Epitaxial layer 12 may have a single layer structure or a laminated structure. The thickness of the epitaxial layer 12 may be adjusted as appropriate according to the design value of the gate threshold voltage.
  • the source electrode 10 includes a first source electrode 10 (L) in contact with the source region 4 on the upstream side of the off-angle of the trench 5, and a second source electrode 10 (R) in contact with the source region 4 on the downstream side of the off-angle of the trench 5.
  • Each of the source electrodes 10 (L) and 10 (R) may include an alloy layer 10 a in contact with the source region 4.
  • Alloy layer 10 a may be a silicide layer obtained by reacting a metal with epitaxial carbide 12 and silicon carbide in source region 4.
  • the source electrodes 10 (L) and 10 (R) each include a metal layer 10 b containing a first metal and an alloy layer 10 a located between the metal layer 10 b and the source region 4.
  • the alloy layer 10a includes a first metal silicide.
  • Alloy layer 10 a may be, for example, a silicide layer obtained by reacting the first metal with epitaxial layer 12 and silicon carbide in source region 4.
  • the source electrodes 10 (L) and 10 (R) can be formed as follows, for example. First, the metal layer 10 b is formed on a predetermined region of the epitaxial layer 12. The metal layer 10 b is provided on each of the off-angle upstream side and the off-angle downstream side of the trench 5. Next, an annealing process is performed. At this time, at least a part of the metal (for example, nickel) contained in the metal layer 10b reacts with the silicon component of the epitaxial layer 12 and the SiC layer 2 to form an alloy layer (metal silicide layer) 10a. A metal layer 10b made of a metal that has not reacted with the silicon component may remain on the alloy layer 10a.
  • Alloy layer 10 a forms ohmic contact with source region 4 and body region 3 of SiC layer 2. At this time, if the alloy layer 10 a does not reach the source region 4 or reaches the body region 3 below the source region 4, the source electrode 10 (L), 10 (R) and the source region 4 Contact resistance component increases. In order to avoid this, in each of the source electrodes 10 (L) and 10 (R) disposed on the off-angle upstream side and the off-angle downstream side of the trench 5, the bottom of the alloy layer 10 a is located in the source region 4. It may be formed as follows.
  • the trench 5 has a forward tapered shape, but may have a reverse tapered shape.
  • the first and second side wall portions 5 s (L) and 5 s (R) of the trench 5 may be perpendicular to the main surface 1 s of the substrate 1.
  • An angle ⁇ (see FIG. 2B) of the trench sidewall with respect to the main surface 1s of the substrate 1 may be about 80 to 90 °, for example.
  • connection portion 5B between the bottom surface and the side wall of the trench 5 is referred to as a “lower corner portion”, and the connection portion 5T between the top surface of the SiC layer 2 and the sidewall of the trench 5 is referred to as an “upper corner portion”.
  • One or both of the upper corner portion 5T and the lower corner portion 5B may have a round shape.
  • the “round shape” refers to a rounded shape, for example, a curved surface shape having a radius of curvature of 0.1 ⁇ m or more in the cross-sectional view shown in FIG. 1A.
  • the trench 5 having a round shape can be formed by annealing the trench 5 formed in the SiC layer 2 by etching or the like at a temperature of about 1450 to 1700 ° C. By performing the above annealing, SiC surface diffusion occurs, and the upper corner portion 5T and the lower corner portion 5B of the trench 5 are rounded.
  • the SiC layer 2 may have an alignment mark trench in addition to the trench 5.
  • Epitaxial layer 12 may extend on the main surface of SiC layer 2 in the alignment mark trench and in a region adjacent to the alignment mark trench. In the region adjacent to the alignment mark trench, the epitaxial layer 12 is formed on the third portion of the main surface of the SiC layer 2 located on the upstream side of the alignment mark trench and on the main surface of the SIC layer 2. You may arrange
  • the shape of the trench for the alignment mark is broken due to the formation of the epitaxial layer (see FIG. 12C).
  • the difference in thickness of the epitaxial layer 12 can be reduced, the shape collapse of the alignment mark trench caused by the formation of the epitaxial layer 12 can be suppressed. Therefore, it is possible to suppress a decrease in alignment accuracy in the lithography process.
  • FIG. 2A to 6 are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 100.
  • FIG. 1
  • an SiC layer 2 including a drift region 2d, a body region 3 and a source region 4 is formed on a main surface 1s of a substrate 1 having an off angle ⁇ .
  • a first conductivity type (n-type) 4H—SiC substrate having an off angle ⁇ of 4 ° from the ⁇ 0001 ⁇ plane is used as the substrate 1.
  • the off direction is, for example, the ⁇ 11-20> direction.
  • SiC layer 2 is formed as follows. First, the n-type SiC layer 2 is formed on the main surface 1s of the substrate 1 by, for example, a chemical vapor deposition (CVD) method capable of epitaxial growth.
  • the carrier concentration of the SiC layer 2 is, for example, 8 ⁇ 10 15 cm ⁇ 3 and the thickness is, for example, 12 ⁇ m.
  • As the n-type dopant for example, nitrogen (N) ions can be used.
  • the SiC layer 2 is formed by epitaxial growth.
  • the conditions for the epitaxial growth are not particularly limited, but generally, the conditions are set such that the growth rate is 5 ⁇ m or more and 10 ⁇ m or less.
  • a silicon-based gas for example, monosilane (SiH 4 ) gas and as a carbon-based gas, for example, propane (C 3 H 8 ) gas is supplied at 30 sccm or more and 60 sccm or less, respectively, and the C / Si ratio (the number of C atoms of the supply gas And the ratio of the number of Si atoms) are set to 1.0 to 1.8, for example.
  • the growth pressure is set to 100 hPa to 300 hPa.
  • the substrate temperature is set to, for example, 1500 ° C. or more and 1650 ° C. or less.
  • the second conductivity type (p-type) body region 3 is formed on the SiC layer 2.
  • the carrier concentration of the body region 3 is, for example, 1 ⁇ 10 18 cm ⁇ 3 and the thickness is, for example, 1.2 ⁇ m.
  • the body region 3 is obtained, for example, by ion-implanting a p-type dopant into the n-type SiC layer 2 obtained by the above method.
  • a p-type dopant for example, aluminum (Al) ions may be used.
  • the SiC layer 2 the region excluding the portion where the body region 3 is formed becomes the drift region 2 d.
  • Body region 3 may be formed by epitaxially growing silicon carbide on n-type SiC layer 2 while supplying trimethylaluminum (TMA) or the like as a p-type dopant.
  • TMA trimethylaluminum
  • an n-type source region 4 is selectively formed on the body region 3.
  • the carrier concentration of the source region 4 is, for example, 5 ⁇ 10 19 cm ⁇ 3 and the thickness is, for example, 0.2 ⁇ m.
  • N ions which are n-type dopants, are implanted into the body region 3 using a mask film (not shown) made of silicon oxide or polysilicon formed on the SiC layer 2. It is obtained by doing.
  • Body region 3 may include a contact region containing a p-type impurity at a high concentration.
  • a trench 5 is formed in the SiC layer 2.
  • the trench 5 is formed so as to penetrate the source region 4 and the body region 3 so that the bottom of the trench 5 reaches the drift region 2d.
  • a mask film (not shown) made of a plasma oxide film or the like and having an opening pattern for trench formation is formed on the source region 4 by lithography and etching. Reactive ion etching (RIE) is performed using this mask film.
  • RIE reactive ion etching
  • a trench 5 having a depth of 1.5 ⁇ m and a width of 1 ⁇ m, for example, is formed in the SiC layer 2.
  • a portion serving as a channel surface may be disposed so as to intersect perpendicularly with the off direction of the substrate 1, for example.
  • the trench 5 having a stripe shape (rectangular shape) as viewed from the normal direction of the substrate 1 is formed.
  • Two side surfaces 5 s (L) and 5 s (R) extending in the major axis direction among the side surfaces of the trench 5 are arranged so as to intersect perpendicularly to the off direction.
  • the surface on the upstream side of the off-angle is the first side wall portion 5s (L)
  • the surface on the downstream side of the off-angle is the second side wall portion 5s (R).
  • the first and second side wall portions 5s (L) and 5s (R) are configured by surfaces close to the ⁇ 11-20 ⁇ plane.
  • the sidewall of the trench 5 has a forward taper shape extending upward with respect to the main surface of the substrate 1.
  • the taper angle ⁇ of each of the first and second side wall portions 5s (L) and 5s (R) with respect to the main surface 1s of the substrate 1 is 85 °.
  • the side wall of the trench 5 may not have a forward tapered shape.
  • the sidewall of the trench 5 may be perpendicular to the main surface of the substrate 1 or may have an inversely tapered shape that extends downward.
  • the side surface (side wall portion) in which the sidewall of the trench 5 is constituted by the ⁇ 1-100 ⁇ plane is provided. You may arrange
  • the upper corner portion 5T and the lower corner portion 5B of the trench 5 are deformed into a rounded round shape.
  • annealing treatment is performed on the SiC layer 2.
  • SiC silicon carbide
  • the substrate 1 on which the SiC layer 2 including the source region 4, the body region 3, and the drift region 2 d is formed under conditions of an argon gas (Ar) atmosphere, a temperature of 1550 ° C. and a pressure of 200 hPa. Underneath, annealing is performed. The annealing time is, for example, 16 minutes. In addition, this step may be continuously performed using a CVD apparatus immediately before forming the next epitaxial layer.
  • Ar argon gas
  • the angle of the sidewall of the trench 5 can be corrected by optimally adjusting the annealing conditions.
  • a ⁇ 11-20 ⁇ just surface can be obtained on at least one of the two side surfaces (first and second side wall portions) serving as the channel surfaces of the side walls of the trench 5.
  • the first side wall includes a ⁇ 11-20 ⁇ just surface.
  • the epitaxial layer 12 is formed so as to cover 4 s (R).
  • the occurrence of ⁇ 0001 ⁇ facets on the downstream side of the trench 5 at the off angle is suppressed by optimally adjusting the epitaxial growth conditions for forming the epitaxial layer 12.
  • variation in the thickness of the epitaxial layer 12 of the off angle downstream of the trench 5 and an off angle upstream can be suppressed.
  • the thickness TL of the epitaxial layer 12 on the first portion 4 s (L) located on the upstream side of the off angle of the trench 5 in the main surface of the source region 4, and the off of the trench 5 The epitaxial layer 12 is formed under the condition that the absolute value of the difference from the thickness TR of the epitaxial layer 12 on the second portion 4s (R) located on the corner downstream side is less than the thickness of the source region 4.
  • “Main surface of source region 4” refers to a portion of the upper surface of source region 4 located on the main surface of SiC layer 2.
  • the impurity concentration of the first conductivity type in the main surface of the source region 4 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more.
  • a chemical vapor deposition (CVD) apparatus is used to grow an epitaxial film on the main surface of SiC layer 2 at a low growth rate of 3 ⁇ m / hr or less, more preferably 1.5 ⁇ m / hr or less.
  • This growth rate is the average value of the growth rates on the main surface of SiC layer 2.
  • monosilane (SiH 4 ) gas is used as a silicon-based gas
  • propane (C 3 H 8 ) gas is used as a source gas as a carbon-based gas, for example.
  • epitaxial growth is performed by supplying monosilane gas on the SiC layer 2 at a flow rate of 5 sccm or more and less than 30 sccm and propane gas at a flow rate of 2 sccm or more and less than 12 sccm.
  • the growth temperature is set to 1400 ° C. or more and 1550 ° C. or less
  • the growth pressure is set to 10 to 250 hPa, for example.
  • the C / Si ratio ratio between the number of C atoms and the number of Si atoms in the supplied raw material gas
  • the H / Si ratio ratio between the number of H atoms and the number of Si atoms in the supplied raw material gas
  • the growth rate can be suppressed by setting the raw material supply flow rate such as monosilane gas and propane gas smaller than the supply flow rate when forming the SiC layer 2.
  • the growth rate can be suppressed to 3 ⁇ m / hr or less, for example.
  • Step bunching is likely to occur due to an excessive supply of raw material to the substrate surface. This is because, if there is an excessive amount of raw material, SiC is formed before reaching the step, so that it is likely to be a two-dimensional nucleus growth rather than a step flow. Therefore, ⁇ 0001 ⁇ facets can be reduced by reducing the raw material supply amount and suppressing the growth rate to 3 ⁇ m / hr or less, for example.
  • step bunching is likely to occur when the growth temperature is high.
  • Accelerating surface diffusion is also effective to further suppress the occurrence of step bunching.
  • the growth pressure low (for example, 10 hPa or more and 250 hPa or less), it becomes possible to promote surface diffusion, suppress step bunching, and reduce ⁇ 0001 ⁇ facets.
  • a gate insulating film 8 is formed in the trench 5.
  • the gate insulating film 8 is formed so as to cover at least the epitaxial layer 12 formed on the sidewall of the trench 5.
  • the gate insulating film 8 is formed as follows, for example. First, the substrate 1 having the trench 5 is cleaned. Thereafter, for example, the substrate 1 is put in a thermal oxidation furnace, and a thermal oxidation treatment is performed at a temperature of 1200 ° C. for 0.5 hours in a dry oxidation atmosphere. As a result, a silicon oxide film, which is a thermal oxide film, is formed as the gate insulating film 8 from the upper surface of the body region 3 and the upper surface of the source region 4 to the sidewalls and the bottom surface of the trench 5.
  • the gate insulating film 8 may be a deposited insulating film formed by a chemical vapor deposition (CVD) method or a sputtering method.
  • a gate electrode 9 is formed in the trench 5 so as to be embedded via a gate insulating film 8.
  • the formation of the gate electrode 9 is performed as follows, for example. First, a polysilicon film doped with phosphorus (P) is deposited to a thickness of, for example, 1000 nm on the entire surface of the wafer on which the gate insulating film 8 is formed by LP-CVD (Low Pressure CVD). Subsequently, the doped phosphorus is activated, for example, by performing rapid thermal annealing (RTA) for 60 seconds at a temperature of 1000 ° C. in an inert gas atmosphere. Thereafter, a resist film (not shown), for example, is formed on the polysilicon film by masking the gate electrode formation region by lithography and etching.
  • RTA rapid thermal annealing
  • the gate electrode 9 is formed by etching the polysilicon film by the RIE method using the resist film as a mask.
  • the gate electrode 9 only needs to be formed at least in the region facing the body region 3 in the trench 5 and is not limited to the shape shown in FIG. 4B. For example, it may not be embedded in the entire inside of the trench 5.
  • a conductive film 10A is formed so as to be spaced from the gate electrode 9 and to be in contact with the body region 3 and the source region 4.
  • the conductive film 10 ⁇ / b> A is disposed on the SiC layer 2 so as to straddle the body region 3 and the source region 4.
  • an interlayer insulating film (not shown) is formed so as to cover the SiC layer 2 and the gate electrode 9 by a CVD method or the like.
  • an opening exposing the surface of the SiC layer including the boundary portion between the source region 4 and the body region 3 is provided in the interlayer insulating film by lithography and etching.
  • a conductive film 10A is formed in the opening provided in the interlayer insulating film by sputtering or the like.
  • the conductive film 10A may be a metal film containing a metal (first metal) such as Ti or Ni.
  • the metal contained in the conductive film 10A is silicided to form the source electrode 10 including the alloy layer 10a.
  • annealing is performed for about 1 minute in an inert gas atmosphere and at a temperature of 950 ° C.
  • the first metal of conductive film 10A reacts with silicon carbide in epitaxial layer 12 and source region 4 to form alloy layer 10a.
  • the portion of the conductive film 10A that has not reacted with silicon carbide may remain as the metal layer 10b.
  • the alloy layer 10a does not reach the source region 4 or the alloy layer 10a reaches below the lower surface of the source region 4, the contact resistance component between the source region 4 and the source electrode 10 increases. For this reason, the temperature and the processing time of the annealing process are appropriately adjusted so that the bottom of the alloy layer 10a stays in the source region 4 both on the upstream side of the off angle and on the downstream side of the off angle.
  • the difference in the thickness of the epitaxial layer 12 is suppressed small between the off-angle upstream side and the off-angle downstream side of the trench 5. For this reason, it becomes easy to position the bottom portion of the alloy layer 10 a in the source region 4 both on the upstream side of the off angle and on the downstream side of the off angle.
  • the unreacted metal layer 10b may be removed by etching in a step after silicidation.
  • a conductive film made of, for example, Ti, Ni or the like is formed on the back surface opposite to the main surface of the substrate 1, and an annealing process is performed as necessary. Thereby, the drain electrode 11 is obtained.
  • the order of forming the source electrode 10 and the drain electrode 11 is not particularly limited.
  • the semiconductor device 100 that is a trench type MISFET can be obtained.
  • the manufacturing method according to the first embodiment by adjusting the growth conditions of the epitaxial layer 12, it is possible to suppress the occurrence of the ⁇ 0001 ⁇ facet plane F generated in the trench adjacent region. Thereby, variation in the thickness of epitaxial layer 12 on the main surface of source region 4 can be reduced. For this reason, it is possible to form the bottom of the alloy layer of the source electrodes 10 (L) and 10 (R) so as to remain in the source region 4 on both the off-angle upstream side and the off-angle downstream side of the trench 5. Become. Therefore, it is possible to manufacture a trench type MISFET that has a small on-resistance and can flow a large current. Moreover, since the variation in the thickness of the epitaxial layer 12 on the sidewall of the trench 5 can be reduced, the variation in the gate threshold voltage can be suppressed.
  • the epitaxial layer 12 has a crystal orientation different from the surface constituting the main surface 1s of the substrate 1 and the side walls of the trench on the upper corner portion 5T of the trench 5. Facet surfaces f1 and f2. Other configurations are similar to those of the semiconductor device 100 illustrated in FIGS. 1A and 1B.
  • the upper corner portion 5T of the trench 5 has a connection portion 5T (L) (hereinafter referred to as “first portion”) located between the first side wall portion 5s (L) of the trench 5 and the first portion 4s (L) of the source region 4. 1), a connecting portion 5T (R) located between the second side wall 5s (R) and the second portion 4s (R) of the source region 4 (hereinafter referred to as “second upper corner”).
  • the epitaxial layer 12 is formed on the first upper corner portion 5T (L) and the second upper corner portion 5T (R) by the ⁇ 0001 ⁇ plane and the first portion of the trench 5.
  • the facet surfaces f1 and f2 may have different crystal orientations from the first and second side wall portions 5s (L), and examples of the facet surfaces f1 and f2 include ⁇ 0-33-8 ⁇ planes.
  • Top corner of trench 5 By forming the facet surfaces f1 and f2 on T (L) and 5T (R), the reliability of the gate oxide film on the first upper corner portion 5T (L) and the second upper corner portion 5T (R). In addition, it is possible to satisfactorily embed the gate electrode in the trench 5.
  • the semiconductor device 200 can be manufactured by a method similar to the method for manufacturing the semiconductor device 100 described above with reference to FIGS. 2A to 6.
  • the growth conditions of the epitaxial layer 12 are adjusted so that the epitaxial layer 12 is formed at a low growth rate of, for example, 1.5 ⁇ m / hr or less.
  • the epitaxial layer 12 having the facet surfaces f1 and f2 can be formed on the upper corner portions 5T (L) and 5T (R) of the trench 5.
  • the growth rate can be suppressed to 1.5 ⁇ m / hr or less by setting the raw material supply amount smaller than the growth conditions described above with reference to FIGS. 4A and 4B.
  • the flow rate of monosilane gas is set to 5 sccm to 15 sccm
  • the flow rate of propane gas is set to 2 sccm to 6 sccm.
  • the growth temperature and the growth pressure may be set lower.
  • the growth temperature is set to 1400 ° C. to 1500 ° C.
  • the growth pressure is set to 5 hPa to 150 hPa.
  • the main surface of the substrate 1 is placed on the upper corner portions 5T (L) and 5T (R) of the trench 5 regardless of the presence or absence of an annealing step for making the corner portions of the trench 5 round. It is possible to form facet planes f1 and f2 having a crystal orientation different from the plane constituting the sidewall of trench 5. For this reason, the annealing process before forming the epitaxial layer 12 may be omitted.
  • the ⁇ 0001 ⁇ facet surface F hardly occurs on the main surface of the SiC layer 2. Therefore, the absolute value (
  • is, for example, 1 ⁇ 2 or less of the thickness TS of the source region 4. Further, by making
  • the concentration of the raw material reaching the first sidewall portion 5s (L) and the second sidewall portion 5s (R) of the trench 5 becomes substantially equal, so that the thickness of the epitaxial layer 12 on these sidewall portions is increased.
  • the variation of the can also be reduced.
  • the thickness C1 of the epitaxial layer 12 on the first sidewall 5s (L) of the trench 5 and the thickness C2 of the second sidewall 5s (R) are, for example, 0.9 ⁇
  • the relationship of C1 / C2 ⁇ 1.1 is satisfied.
  • the variation in the gate threshold voltage can be further reduced between the off-angle upstream side and the off-angle downstream side of the trench 5.
  • FIGS. 8A to 8C are diagrams showing a scanning electron microscope image of a cross section of the SiC substrate having the trench 5, wherein (a) is before the formation of the epitaxial film, (b) is after the formation of the epitaxial film 12A (comparative example), (C) shows the trench shape after the formation of the epitaxial film 12B (Example).
  • FIG. 8A is a cross-sectional SEM image of the trench 5 in this state.
  • an epitaxial film 12A was grown at a growth rate of 3.6 ⁇ m / hr in the trench 5 shown in FIG. 8A (comparative example).
  • the monosilane (SiH 4 ) gas flow rate was set to 30 sccm
  • the propane (C 3 H 8 ) gas flow rate was set to 12 sccm
  • the temperature was set to 1550 ° C.
  • the pressure was set to 200 hPa.
  • FIG. 8B shows a cross-sectional SEM image of the trench 5 in which the epitaxial film 12A is formed.
  • the broken line in the figure represents the surface shape of the trench 5 before the epitaxial film 12A is grown.
  • the trench shape is asymmetrical.
  • the thickness of the epitaxial film 12A on the main surface of the substrate greatly varies on the upstream side of the off-angle and the downstream side of the off-angle.
  • ) is 0.2 ⁇ m.
  • the thickness of the epitaxial film 12 ⁇ / b> A on the sidewall of the trench 5 varies greatly between the off-angle upstream side and the off-angle downstream side of the trench 5.
  • the thickness ratio C1 / C2 is 1.25.
  • an epitaxial film 12B was grown at a growth rate of 1.2 ⁇ m / hr in the trench 5 shown in FIG. 8A (Example).
  • the monosilane (SiH 4 ) gas flow rate was set to 10 sccm
  • the propane (C 3 H 8 ) gas flow rate was set to 4 sccm
  • the temperature was set to 1550 ° C.
  • the pressure was set to 200 hPa.
  • FIG. 8C shows a cross-sectional SEM image of the trench 5 in which the epitaxial film 12B is formed.
  • the broken line in the figure represents the surface shape of the trench 5 before the epitaxial film 12B is grown.
  • FIG. 8C shows that the ⁇ 0001 ⁇ facet surface is not generated on the main surface of the substrate adjacent to the trench 5. Further, it can be confirmed that the thickness of the epitaxial film 12B on the main surface of the substrate is substantially uniform on the upstream side of the off-angle and the downstream side of the off-angle of the trench 5. The thickness of the epitaxial film 12 ⁇ / b> B on the sidewall of the trench 5 is also substantially uniform on the upstream side of the off angle and the downstream side of the off angle. Further, it can be confirmed that facet surfaces f1 and f2 having crystal orientations different from both the ⁇ 0001 ⁇ plane and the ⁇ 11-20 ⁇ plane are formed in the upper corner portion of the trench 5.
  • a p-type MISFET may be used.
  • the first conductivity type may be read as p-type
  • the second conductivity type may be read as n-type.
  • Each semiconductor device according to the first embodiment and the modification thereof has a MISFET structure in which a gate insulating film is provided between the SiC layer and the gate electrode, but may have a MESFET structure in which the gate insulating film is not provided.
  • an insulated gate bipolar transistor is formed by setting the substrate and the semiconductor layer (drift region) formed thereon to different conductivity types. ) Can be formed.
  • the source electrode 10, the drain electrode 11, and the source region 4 in the above-described trench type MISFET are called an emitter electrode, a collector electrode, and an emitter region, respectively, in order.
  • an n-type IGBT when the conductivity type of the drift region and the emitter region is n-type, and the conductivity type of the substrate and body region is p-type, an n-type IGBT can be obtained. At this time, an n-type buffer layer may be disposed between the p-type substrate and the n-type drift region. Further, when the conductivity type of the drift region and the emitter region is p-type and the conductivity type of the substrate and body region is n-type, a p-type IGBT can be obtained. At this time, a p-type buffer layer may be disposed between the n-type substrate and the p-type drift layer.
  • Embodiment 1 an example in which a plurality of unit cells are arranged in parallel has been described, but the unit cells may be arranged in any manner.
  • the planar shape of each trench is rectangular, and the unit cells are arranged so that the long sides of the plurality of trenches are parallel to each other.
  • the planar shape of the trench is not limited to this.
  • a planar square trench may be used. In this case, a direction along any one side may be considered as the width direction of the trench.
  • the substrate is made of 4H—SiC
  • the ⁇ 0001 ⁇ Si surface is the main surface
  • the SiC layer is formed on the main surface.
  • a SiC layer may be formed on the ⁇ 000-1 ⁇ C plane
  • a drain electrode may be formed on the ⁇ 0001 ⁇ Si plane.
  • the plane orientation on the main surface of the substrate may be another crystal plane, and the above-described Si surface or any off-cut surface of the C plane may be the main surface of the substrate.
  • other polytype SiC substrates can be used.
  • silicon carbide has been described above as an example, other semiconductors other than silicon carbide (for example, other wide band gap semiconductors such as gallium nitride (GaN) and aluminum nitride (AlN)) are used.
  • GaN gallium nitride
  • AlN aluminum nitride
  • the present invention can also be applied to conventional semiconductor devices.
  • a step for example, a trench or a protrusion
  • the alignment mark is formed in the process of forming an epitaxial layer in the channel region of the device.
  • the formation of the epitaxial layer breaks the shape of the alignment mark, often causing a problem of misalignment.
  • the epitaxial growth conditions of the present invention growth rate is 3.0 ⁇ m / hr or less, preferably 1.0 ⁇ m / hr or less
  • the alignment mark shape can be prevented from collapsing, thereby suppressing misalignment in the lithography process. Alignment accuracy can be ensured. Thereby, since the degree of device integration can be improved, device performance and yield can be improved.
  • FIG. 14A is a view showing a metallographic microscope image of the wafer surface when the trench processed on the wafer surface is grown under the conventional epitaxial growth conditions.
  • a large facet F is generated in the vicinity of the right side of the trench, and the shape of the trench is broken asymmetrically.
  • facet F is generated in the alignment trench, the alignment accuracy of lithography using an exposure apparatus such as a stepper deteriorates.
  • FIG. 14B shows the wafer surface when the trench processed on the wafer surface is grown under the epitaxial growth conditions of the present invention (growth rate is 3.0 ⁇ m / hr or less, preferably 1.0 ⁇ m / hr or less).
  • growth rate is 3.0 ⁇ m / hr or less, preferably 1.0 ⁇ m / hr or less.
  • FIGS. 15A, 15B, 15C, and 15D taking a silicon carbide semiconductor device as an example.
  • the device structure will be described using a planar MISFET having an alignment trench as an example.
  • the semiconductor device 300 is a metal-insulator-semiconductor field effect transistor (MISFET) having a planar gate structure formed using a SiC semiconductor.
  • the semiconductor device 300 typically has a plurality of unit cells.
  • FIG. 15A is a schematic cross-sectional view illustrating one unit cell in the semiconductor device 300.
  • FIG. 15C is a schematic plan view showing an example of a configuration in which a plurality of unit cells in the semiconductor device 300 are arranged.
  • FIG. 15A shows a cross section taken along line Ia-Ia ′ in FIG. 15C.
  • FIG. 15B is a cross-sectional view of a step (for example, a trench here) used as an alignment mark for a lithography process processed on the wafer surface.
  • FIG. 15D is a schematic plan view showing an example of the configuration of the device region 320 including at least the semiconductor device 300 disposed on the surface of the SiC wafer 310 and the alignment mark region 330 for lithography disposed between the device regions 320. .
  • FIG. 15B shows a cross section taken along line Ib-Ib ′ in FIG. 15D.
  • planar shape of the unit cell is a square shape, but the planar shape of the unit cell is not limited to a square shape and may be a rectangular shape. Moreover, other polygonal shape, circular shape, etc. may be sufficient. Furthermore, the number of unit cells is not particularly limited.
  • a plurality of alignment marks for lithography may be formed, and the surface shape may be a square or a rectangle, or a polygon or a circle.
  • the cross-sectional shape may be a trench (groove) or a protrusion.
  • the semiconductor device 300 and the alignment mark region 330 include a substrate 1 having a main surface 1 s inclined in the off direction from the ⁇ 0001 ⁇ plane, and a semiconductor layer 2 disposed on the main surface 1 s of the substrate 1.
  • the substrate 1 is a silicon carbide substrate
  • the semiconductor layer 2 is a silicon carbide (SiC) layer.
  • a trench 5 is formed in the alignment mark region 330.
  • a substrate made of SiC of the first conductivity type (also simply referred to as a SiC substrate) can be used.
  • the broken line attached to the inside of the substrate 1 represents the ⁇ 0001 ⁇ just plane.
  • the main surface of the substrate and the ⁇ 0001 ⁇ just surface form an angle ⁇ (off angle).
  • the main surface 1s of the substrate 1 is, for example, a ⁇ 0001 ⁇ Si (silicon) surface having an off angle ⁇ .
  • the substrate 1 only needs to be a substrate having a ⁇ 0001 ⁇ plane and a surface having an off angle ⁇ as a main surface, and may be a SiC substrate having a C (carbon) surface as a main surface. It may be a substrate having a polytype structure.
  • a 4H—SiC substrate having an off direction of ⁇ 11-20> and an off angle of 4 ° with respect to the ⁇ 0001 ⁇ plane may be used.
  • the off direction is not limited to the above, and may be a ⁇ 1-100> direction, and the off angle may be 8 ° or 2 °, or may be an angle other than this.
  • the SiC layer 2 is an epitaxial layer formed on the main surface of the substrate 1 by epitaxial growth, for example. SiC layer 2 is not limited to an epitaxial layer.
  • the SiC layer 2 has a first conductivity type drift region 2 d, a second conductivity type body region 3, and a first conductivity type source region 4.
  • the impurity concentration of the drift region 2 d is set lower than the impurity concentration of the substrate 1.
  • Body region 3 is arranged on drift region 2d.
  • Body region 3 may be formed in contact with the upper surface of SiC layer 2.
  • Source region 4 is located on body region 3 and is in contact with the upper surface of SiC layer 2.
  • the source region 4 may be disposed inside the body region 3 (for example, a part of the surface region).
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the lower surface and side surfaces of the source region 4 are surrounded by the body region 3.
  • the body region 3 can be formed, for example, by implanting p-type impurity ions into the SiC layer 2
  • the source region 4 can be formed, for example, by implanting n-type impurity ions into the SiC layer 2.
  • the trench 5 formed as an alignment mark has a bottom and a side wall located in the drift region 2d, but the depth of the trench 5 can be recognized by an exposure apparatus such as a stepper.
  • the trench depth is not particularly limited, and the substrate 1 may be reached.
  • the angle of the trench side wall is preferably as close to vertical as possible, more preferably 80 to 90 °.
  • the trench is a forward taper, it may be a reverse taper.
  • the epitaxial layer 12 is disposed so as to cover a part of the main surface of the drift region 2 d, the body region 3, and the source region 4 of the semiconductor device 300.
  • the epitaxial layer 12 is, for example, a first conductivity type (n-type) SiC epitaxial layer.
  • epitaxial layer 12 is arranged so as to cover the main surface of drift region 2 d of alignment mark region 330 and the inside of trench 5. The left-right asymmetry of the alignment mark region due to the epitaxial layer 12 is suppressed and is left-right symmetric.
  • the distance from the center line (one-dot chain line) of the trench 5 to the boundary between the off-angle upstream corner portion of the trench and the main surface or the ⁇ 0001 ⁇ facet surface generated on the main surface is WL, and the center line of the trench 5 (
  • a gate insulating film 8 is formed on the surface of the epitaxial layer 12 formed on part of the main surface of the drift region 2 d, the body region 3, and the source region 4 of the semiconductor device 300.
  • a region near the interface (MIS interface) between the epitaxial layer 12 and the gate insulating film 8 on the main surface of the body region 3 is a “channel region”.
  • the gate insulating film 8 may be a so-called thermal oxide film such as a silicon oxide film formed by thermal oxidation or a silicon oxide film containing nitrogen (N), or may be a deposited insulating film.
  • a gate electrode 9 is provided on the gate insulating film 8.
  • the gate electrode 9 may be formed so as to cover at least a portion of the gate insulating film 8 located on the body region 3.
  • Gate electrode 9 and SiC layer 2 are insulated by gate insulating film 8.
  • a source electrode 10 for applying a common potential to the body region 3 and the source region 4 is disposed on the SiC layer 2 so as to be in contact with both the body region 3 and the source region 4.
  • Source electrode 10 includes an alloy layer 10 a in contact with SiC layer 2.
  • a drain electrode 11 is arranged on the surface (back surface) opposite to the SiC layer 2 in the substrate 1.
  • the semiconductor device 300 Since the semiconductor device 300 includes a channel layer (epitaxial layer 12), it is called a storage MISFET.
  • the operation of the storage MISFET is partially different from the operation of a MISFET (inverted MISFET) that does not include a channel layer.
  • MISFET inverted MISFET
  • the channel layer is depleted due to the pn junction between the channel layer and the body region 3, so that no current flows (off).
  • Status In the ON state in which a bias voltage equal to or higher than the threshold voltage is applied to the gate electrode 9, an accumulation state in which high-concentration electrons are accumulated in the first conductivity type channel layer 12, current flows (ON state).
  • the semiconductor device 300 according to the second embodiment since the left-right asymmetry of the alignment mark region due to the epitaxial layer is suppressed, it is possible to suppress misalignment in the lithography process and to ensure alignment accuracy.
  • FIG. 16A to 19D are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 300.
  • FIG. 16A is a schematic cross-sectional view illustrating one unit cell (here, a MIS transistor) in the semiconductor device 300
  • FIG. 16B is a lithography process alignment mark processed on the wafer surface. It is typical sectional drawing which illustrates this.
  • a drift region 2d is formed on a main surface 1s of a substrate 1 having an off angle ⁇ , and a trench 5 of an alignment mark for a lithography process is formed.
  • a first conductivity type (n-type) 4H—SiC substrate having an off angle ⁇ of 4 ° from the ⁇ 0001 ⁇ plane is used as the substrate 1.
  • the off direction is, for example, the ⁇ 11-20> direction.
  • SiC layer 2 is formed as follows. First, an n-type SiC layer 2 is formed on the main surface 1s of the substrate 1 by, for example, chemical vapor deposition (CVD), which allows epitaxial growth.
  • the carrier concentration of the SiC layer 2 is, for example, 8 ⁇ 10 15 cm ⁇ 3 and the thickness is, for example, 12 ⁇ m.
  • As the n-type dopant for example, nitrogen (N) ions can be used.
  • the SiC layer 2 is formed by epitaxial growth.
  • the conditions for the epitaxial growth are not particularly limited, but generally, the conditions are set such that the growth rate is 5 ⁇ m or more and 10 ⁇ m or less.
  • a silicon-based gas for example, monosilane (SiH 4 ) gas and as a carbon-based gas, for example, propane (C 3 H 8 ) gas is supplied at 30 sccm or more and 60 sccm or less, respectively, and the C / Si ratio (the number of C atoms of the supply gas And the ratio of the number of Si atoms) are set to 1.0 to 1.8, for example.
  • the growth pressure is set to 100 hPa to 300 hPa.
  • the substrate temperature is set to, for example, 1500 ° C. or more and 1650 ° C. or less.
  • the trench 5 of the alignment mark is formed by reactive ion etching (reactive ion etching) using a mask film (not shown) having an opening pattern for alignment mark formation such as a photoresist or a SiO2 film by lithography and etching. Etching: RIE).
  • RIE reactive ion etching
  • a trench 5 having a depth of, for example, 1.0 ⁇ m is formed in the drift region 2d.
  • the depth may be deeper or shallower than this, but is preferably about 0.4 to 2.0 ⁇ m in consideration of the contrast at the time of detection by an exposure apparatus or the like and the etching processing time.
  • the surface shape of the alignment mark may be adjusted as appropriate according to the specifications of the exposure apparatus (for example, a stepper).
  • a SiC layer 2 including the body region 3 and the source region 4 is formed by ion implantation in the drift region 2d on the main surface 1s of the substrate 1 having the off angle ⁇ .
  • the ion may or may not be implanted into the alignment mark and its periphery.
  • the carrier concentration of the body region 3 is, for example, 1 ⁇ 10 18 cm ⁇ 3 and the thickness is, for example, 1.2 ⁇ m.
  • the body region 3 is obtained, for example, by ion-implanting a p-type dopant into the n-type SiC layer 2 obtained by the above method.
  • a p-type dopant for example, aluminum (Al) ions may be used.
  • Al aluminum
  • the SiC layer 2 the region excluding the portion where the body region 3 is formed becomes the drift region 2 d.
  • Body region 3 may be formed by epitaxially growing silicon carbide on n-type SiC layer 2 while supplying trimethylaluminum (TMA) or the like as a p-type dopant.
  • TMA trimethylaluminum
  • an n-type source region 4 is selectively formed on the body region 3.
  • the carrier concentration of the source region 4 is, for example, 5 ⁇ 10 19 cm ⁇ 3 and the thickness is, for example, 0.2 ⁇ m.
  • N ions which are n-type dopants, are implanted into the body region 3 using a mask film (not shown) made of silicon oxide or polysilicon formed on the SiC layer 2. It is obtained by doing.
  • Body region 3 may include a contact region containing a p-type impurity at a high concentration.
  • an epitaxial layer 12 is formed on the main surface of SiC layer 2 and the surface of the alignment mark.
  • the second embodiment it is possible to suppress the occurrence of ⁇ 0001 ⁇ facets on the downstream side of the off-angle of the alignment mark trench 5 by optimally adjusting the epitaxial growth conditions for forming the epitaxial layer 12. It is possible to suppress the shape from collapsing asymmetrically.
  • a chemical vapor deposition (CVD) apparatus is used to grow an epitaxial film on the main surface of SiC layer 2 at a low growth rate of 3 ⁇ m / hr or less, more preferably 1.5 ⁇ m / hr or less.
  • This growth rate is the average value of the growth rates on the main surface of SiC layer 2.
  • monosilane (SiH 4 ) gas is used as the silicon-based gas
  • propane (C 3 H 8 ) gas is used as the carbon-based gas, for example.
  • epitaxial growth is performed by supplying monosilane gas on the SiC layer 2 at a flow rate of 5 sccm or more and less than 30 sccm and propane gas at a flow rate of 2 sccm or more and less than 12 sccm.
  • the growth temperature is set to 1400 ° C. or more and 1550 ° C. or less
  • the growth pressure is set to 10 to 250 hPa, for example.
  • the C / Si ratio ratio between the number of C atoms and the number of Si atoms in the supplied raw material gas
  • the H / Si ratio ratio between the number of H atoms and the number of Si atoms in the supplied raw material gas
  • the growth rate can be suppressed by setting the raw material supply flow rate such as monosilane gas and propane gas smaller than the supply flow rate when forming the SiC layer 2.
  • the growth rate can be suppressed to 3 ⁇ m / hr or less, for example.
  • Step bunching is likely to occur due to an excessive supply of raw material to the substrate surface. This is because, if there is an excessive amount of raw material, SiC is formed before reaching the step, so that it is likely to be a two-dimensional nucleus growth rather than a step flow. Therefore, ⁇ 0001 ⁇ facets can be reduced by reducing the raw material supply amount and suppressing the growth rate to 3 ⁇ m / hr or less, for example.
  • step bunching is likely to occur when the growth temperature is high.
  • Accelerating surface diffusion is also effective to further suppress the occurrence of step bunching.
  • the growth pressure low (for example, 10 hPa or more and 250 hPa or less), it becomes possible to promote surface diffusion, suppress step bunching, and reduce ⁇ 0001 ⁇ facets.
  • a gate insulating film 8 is formed on the surface of the epitaxial layer 12.
  • the gate insulating film 8 is formed as follows, for example. First, the substrate 1 is cleaned. Thereafter, for example, the substrate 1 is put in a thermal oxidation furnace, and a thermal oxidation treatment is performed at a temperature of 1200 ° C. for 0.5 hours in a dry oxidation atmosphere. As a result, a silicon oxide film, which is a thermal oxide film, is formed as the gate insulating film 8 from the upper surface of the body region 3 and the upper surface of the source region 4 to the sidewall and the bottom surface of the trench 5.
  • the gate insulating film 8 may be a deposited insulating film formed by a chemical vapor deposition (CVD) method or a sputtering method.
  • an oxide film is also formed in and around the trench of the alignment mark, but it may be removed in particular.
  • a gate electrode 9 is formed on the gate insulating film 8.
  • the formation of the gate electrode 9 is performed as follows, for example. First, a polysilicon film doped with phosphorus (P) is deposited to a thickness of, for example, 1000 nm on the entire surface of the wafer on which the gate insulating film 8 is formed by LP-CVD (Low Pressure CVD). Subsequently, the doped phosphorus is activated, for example, by performing rapid thermal annealing (RTA) for 60 seconds at a temperature of 1000 ° C. in an inert gas atmosphere. Thereafter, a resist film (not shown), for example, is formed on the polysilicon film by masking the gate electrode formation region by lithography and etching. Subsequently, the gate electrode 9 is formed by etching the polysilicon film by the RIE method using the resist film as a mask. The gate electrode 9 may be formed at least in a region facing the body region 3.
  • RTA rapid thermal annealing
  • the polysilicon film is also formed in the alignment mark region, but may be removed by etching (removed in the figure).
  • another alignment mark 91 may be formed of a polysilicon film.
  • a conductive film 10A is formed so as to be in contact with the source region 4 at a distance from the gate electrode 9.
  • the conductive film 10 ⁇ / b> A may be formed in contact with the body region 3.
  • the conductive film 10A is also formed in the alignment mark region, but may be removed by etching (removed in the drawing).
  • an interlayer insulating film (not shown) is formed so as to cover the SiC layer 2 and the gate electrode 9 by a CVD method or the like.
  • an opening that exposes the surface of the SiC layer including the source region 4 is provided in the interlayer insulating film by lithography and etching.
  • a conductive film 10A is formed in the opening provided in the interlayer insulating film by sputtering or the like.
  • the conductive film 10A may be a metal film containing a metal (first metal) such as Ti or Ni.
  • the metal contained in the conductive film 10A is silicided to form the source electrode 10 including the alloy layer 10a.
  • annealing is performed for about 1 minute in an inert gas atmosphere and at a temperature of 950 ° C.
  • the first metal of conductive film 10A reacts with silicon carbide in epitaxial layer 12 and source region 4 to form alloy layer 10a.
  • the portion of the conductive film 10A that has not reacted with silicon carbide may remain as the metal layer 10b.
  • the alloy layer 10a does not reach the source region 4 or the alloy layer 10a reaches below the lower surface of the source region 4, the contact resistance component between the source region 4 and the source electrode 10 increases. For this reason, the temperature and processing time of the annealing process are adjusted as appropriate so that the bottom of the alloy layer 10a remains in the source region 4.
  • the unreacted metal layer 10b may be removed by etching in a step after silicidation.
  • a conductive film made of, for example, Ti, Ni or the like is formed on the back surface opposite to the main surface of the substrate 1, and an annealing process is performed as necessary. Thereby, the drain electrode 11 is obtained.
  • the order of forming the source electrode 10 and the drain electrode 11 is not particularly limited. Further, as shown in FIG. 15B, the gate insulating film 8 and the alignment mark 91 formed in the alignment mark region may be removed when the device is completed.
  • the semiconductor device 300 that is a planar MISFET can be obtained.
  • the manufacturing method according to the second embodiment by adjusting the growth conditions of the epitaxial layer 12, the occurrence of the ⁇ 0001 ⁇ facet plane F generated in the trench adjacent region of the alignment mark is suppressed, and the alignment mark is deformed. Can be suppressed. Thereby, the alignment shift
  • a semiconductor device and a manufacturing method thereof according to the present disclosure are, for example, a semiconductor device having a trench gate type structure, more specifically, an in-vehicle inverter such as EV (Electronic Vehicle) or HEV (Hybrid Electric Vehicle), or an inverter for industrial equipment It is useful in power semiconductor device applications and the like for mounting on a semiconductor device.
  • an in-vehicle inverter such as EV (Electronic Vehicle) or HEV (Hybrid Electric Vehicle)
  • EV Electric Vehicle
  • HEV Hybrid Electric Vehicle
  • Substrate 1s Main surface of substrate 1 2 SiC layer (semiconductor layer) 2d drift region 3 body region 4 source region 5 trench 5B lower corner portion 5T upper corner portion 8 gate insulating film 9 gate electrode 10 (L), 10 (R) source electrode 10a alloy layer 10A conductive film 10b metal layer 11 drain electrode 12 , 112 Epitaxial layer 12A, 12B Epitaxial film 100, 200, 300 Semiconductor device F ⁇ 0001 ⁇ facet surface of epitaxial layer R Trench adjacent region 4s (L) Off-angle upstream side of trench in main region of source region in trench adjacent region Part located in (first part) 4s (R) In the adjacent region of the trench, the portion located on the downstream side of the off-angle of the trench in the main surface of the source region (second portion) 5s (L) Of the two side surfaces extending in the major axis direction among the side surfaces of the trench 5, the surface on the upstream side of the off-angle (first side wall portion) 5 s (R) Of the two side surfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

　半導体装置は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と半導体層とエピタキシャル層とを備え、半導体層はトレンチを含み、オフ方向を基板の主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、トレンチの側壁は、互いに対向し且つそれぞれが基板のオフ方向と交差する第１および第２の側壁部を含み、第１の側壁部は第２の側壁部よりもオフ角上流側に位置している。エピタキシャル層は、少なくとも、トレンチの第１および第２の側壁部上、および、ソース領域の主面のうちトレンチのオフ角上流側に位置する第１部分上、および、ソース領域の主面のうちトレンチのオフ角下流側に位置する第２部分上に配置されており、エピタキシャル層の第１部分上における最大厚さをＴＬ、第２部分上における最小厚さをＴＲ（ただしＴＲ＞０）、ソース領域の厚さをＴＳとすると、ＴＳ＞｜ＴＬ－ＴＲ｜の関係が成り立つ。

Description

半導体装置及びその製造方法
　本開示は、半導体装置及びその製造方法に関し、特に、高耐圧且つ大電流用に使用される半導体装置及びその製造方法に関する。
　炭化珪素（ＳｉＣ）は、珪素（シリコン：Ｓｉ）と比べてバンドギャップが大きく、絶縁破壊電界強度が高い半導体材料であり、次世代の低損失パワーデバイス等への応用が期待されている。ＳｉＣは、立方晶系の３Ｃ－ＳｉＣ、六方晶系の６Ｈ－ＳｉＣ及び４Ｈ－ＳｉＣ等の、多くのポリタイプを有する。
　ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＩＳＦＥＴ」と略称する。）又は金属－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＥＳＦＥＴ」と略称する。）等の電界効果トランジスタがある。このようなスイッチング素子においては、ゲート電極とソース電極との間に印加される電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流が０となるオフ状態とを切り替えることができる。また、オフ状態の際には、数百Ｖ（ボルト）以上の高耐圧を実現できる。
　ＭＩＳＦＥＴ等のパワーデバイスにおいて、さらなる大電流を流すには、デバイス集積度を高くすることが有効である。このため、従来のプレーナゲート構造に代わる構造として、トレンチゲート構造を有する縦型パワーＭＩＳＦＥＴ（以下、「トレンチ型ＭＩＳＦＥＴ」と略する。）が提案されている（例えば特許文献１）。トレンチ型ＭＩＳＦＥＴでは、半導体層に形成されたトレンチの側壁部分にチャネル領域が形成されるため、単位セル面積を低減できる。その結果、デバイスの集積度を向上することができる。
　トレンチ型ＭＩＳＦＥＴにおいて、トレンチの側壁部に、チャネル層として、薄いエピタキシャル層を形成する構造も提案されている。
　一方、非特許文献１には、オフ角が８°の４Ｈ－ＳｉＣ（０００１）基板にトレンチを形成し、そのトレンチ内部に炭化珪素をエピタキシャル成長させると、炭化珪素のステップフロー成長に起因してＳｉＣ基板の主面に（０００１）ファセット面が生じる可能性があることが記載されている。
特開平９－１７２１８７号公報
Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｖｏｌ．　４３，　Ｎｏ．　７Ａ，　２００４，　ｐｐ．　４１０５‐４１０９，　Ｈｏｍｏｅｐｉｔａｘｙ　ｏｆ　４Ｈ－ＳｉＣ　ｏｎ　Ｔｒｅｎｃｈｅｄ　（０００１）　Ｓｉ　Ｆａｃｅ　Ｓｕｂｓｔｒａｔｅｓ　ｂｙ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、Ｙｉ　ＣＨＥＮ
　本発明者等が検討したところ、チャネル層を備えたトレンチ型ＭＩＳＦＥＴでは、トレンチの周縁近傍に｛０００１｝ファセット面が形成され、その結果、所望のデバイス特性が得られない可能性がある。詳細は後述する。
　本開示は、トレンチの周縁近傍に発生する｛０００１｝ファセット面に起因するデバイス特性の低下を抑制することの可能な半導体装置を提供する。
　本開示の一態様は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と、基板の主面上に配置された半導体層とを備えた半導体装置である。半導体層は、第１導電型のドリフト領域と、ドリフト領域の上に配置された第２導電型のボディ領域と、ボディ領域の上に配置される。半導体層の上面に接する第１導電型のソース領域と、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチとを含み、オフ方向を基板の主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第１および第２の側壁部を含み、第１の側壁部は第２の側壁部よりもオフ角上流側に位置している。半導体装置は、少なくとも、トレンチの第１および第２の側壁部上、および、トレンチに隣接する領域におけるソース領域の主面の一部上に配置されたエピタキシャル層と、ソース領域上に、ソース領域と接するように配置されたソース電極とをさらに有する。エピタキシャル層は、ソース領域の主面のうちトレンチのオフ角上流側に位置する第１部分上、および、ソース領域の主面のうちトレンチのオフ角下流側に位置する第２部分上に配置される。エピタキシャル層の第１部分上における最大厚さをＴＬ、第２部分上における最小厚さをＴＲ（ただしＴＲ＞０）、ソース領域の厚さをＴＳとすると、ＴＳ＞｜ＴＬ－ＴＲ｜の関係が成り立つ半導体装置を含む。
　本開示の一実施形態によると、オフ角を有する基板を用いたトレンチ型の半導体装置において、トレンチの周縁近傍における｛０００１｝ファセット面の発生が抑制された半導体装置およびその製造方法が提供される。従って、｛０００１｝ファセット面に起因するデバイス特性の低下を抑制できる。
図１Ａは、実施形態１に係る半導体装置を模式的に示す、図１Ｂに示すＩａ－Ｉａ’線における断面図である。 図１Ｂは、実施形態１に係る半導体装置を模式的に示す平面図である。 図２Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図２Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図３Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図３Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図４Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図４Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図５Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図５Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図６は、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図７Ａは、実施形態１の変形例に係る半導体装置を模式的に示す図であり、図７Ｂに示すＶＩＩａ－ＶＩＩａ’線における断面図である。 図７Ｂは、実施形態１の変形例に係る半導体装置を模式的に示す平面図である。 図８Ａは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜形成前、のトレンチ形状を示す。 図８Ｂは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜１２Ａ形成後（比較例）のトレンチ形状を示す。 図８Ｃは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜１２Ｂ形成後（実施例）のトレンチ形状を示す。 図９Ａは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、トレンチが設けられた半導体層（ＳｉＣ層）の平面図である。 図９Ｂは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、結晶構造における結晶方向を示す模式図である。 図９Ｃは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、図９ＡのＩＸａ－ＩＸａ’線における拡大断面図である。 図１０Ａは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、トレンチが設けられた半導体層（ＳｉＣ層）の平面図である。 図１０Ｂは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、結晶構造における結晶方向を示す模式図である。 図１０Ｃは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、図１０ＡのＸａ－Ｘａ’線における拡大断面図である。 図１１は、エピタキシャル成長工程におけるステップフロー（原子ステップ）成長の進行方向と、オフ角上流及びオフ角下流を説明するための模式的な拡大断面図である。 図１２Ａは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。 図１２Ｂは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。 図１２Ｃは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。 図１３Ａは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生するメカニズムを説明するための模式的な拡大断面図である。 図１３Ｂは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生するメカニズムを説明するための模式的な拡大断面図である。 図１４Ａは、トレンチに対しエピタキシャル成長した後のトレンチ状態を説明するための、ウエハ表面に加工されたトレンチに対して従来のエピタキシャル成長条件で成長した場合のウエハ表面の金属顕微鏡像を示す図である。 図１４Ｂは、トレンチに対しエピタキシャル成長した後のトレンチ状態を説明するための、ウエハ表面に加工されたトレンチに対して、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）で成長した場合のウエハ表面の金属顕微鏡像を示す図である。 図１５Ａは、実施形態２に係る半導体装置とアライメントマークを模式的に示す、図１５Ｃに示すＩａ－Ｉａ´線における断面図である。 図１５Ｂは、実施形態２に係る半導体装置とアライメントマークを模式的に示す、図１５Ｄに示すＩｂ－Ｉｂ´線における断面図である。 図１５Ｃは、実施形態２に係る半導体装置とアライメントマークを模式的に示す平面図である。 図１５Ｄは、実施形態２に係る半導体装置とアライメントマークを模式的に示す平面図である。 図１６Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１６Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１６Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１６Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１７Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１７Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１７Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１７Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１８Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１８Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１８Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１８Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１９Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１９Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１９Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。 図１９Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
　（本発明に至った経緯）
　まず、ＳｉＣ－ＭＩＳＦＥＴを例に、トレンチ型ＭＩＳＦＥＴの一般的な構成を説明する。
　トレンチ型ＭＩＳＦＥＴは、一般に、ｎ型のＳｉＣ基板と、ＳｉＣ基板の主面上に、エピタキシャル成長によって形成された炭化珪素層（ＳｉＣ層）とを備える。ＳｉＣ層には、ｎ型のドリフト領域と、ｐ型のボディ領域と、ボディ領域の内部に、ボディ領域と接するように配置されたｎ型のソース領域とを有している。典型的には、ボディ領域はドリフト領域の上方に位置し、ソース領域はボディ領域の表面近傍に位置している。また、ＳｉＣ層には、ソース領域及びボディ領域を貫通するトレンチが設けられている。トレンチの内部には、ゲート絶縁膜およびゲート電極が設けられている。ゲート絶縁膜は、トレンチの側壁及び底部を覆い、かつ、ゲート電極と炭化珪素層とを絶縁するように配置されている。ゲート電極の少なくとも一部は、トレンチに埋め込まれていてもよい。ＳｉＣ層の上には、ソース領域およびボディ領域に接するようにソース電極が設けられている。ＳｉＣ基板の裏面にはドレイン電極が設けられている。
　トレンチの側壁にはＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）ダメージ、イオン注入のダメージ等が導入されており、良好なチャネル移動度が得られない可能性がある。トレンチ側壁のダメージによるチャネル移動度の低下を抑制する目的で、トレンチの側壁とゲート絶縁膜との間に薄いエピタキシャル層（チャネル層）が形成されていてもよい。
　ＳｉＣ－ＭＩＳＦＥＴでは、ＳｉＣ基板として、通常、オフ角を有する面を主面としたオフ角付きＳｉＣ基板が用いられる。これにより、ＳｉＣ基板の主面上に、横方向成長によるステップフローを利用して炭化珪素をエピタキシャル成長させることができるので、炭化珪素のエピタキシャル成長を安定化できる。ＳｉＣ基板は、例えば、｛０００１｝面に対して＜１１－２０＞方向（オフ方向）に４°から８°程度のオフ角を有する面を主面とするオフ角付き基板である。なお、本明細書において、面方位におけるミラー指数及び結晶軸における指数に付した符号「－」は、該符号に続く一指数の反転を便宜上表している。
　トレンチは、ＳｉＣ基板の上方から見て、一方向（延設方向）に延びるストライプ状を有していてもよい。トレンチの延設方向に沿った、互いに対向する２つの側壁は、例えば、キャリアのチャネル移動度に優れる｛１１－２０｝面で構成される。
　チャネル層は、トレンチの側壁上だけではなく、ＳｉＣ層の上面のうちトレンチの周縁近傍に位置する領域上にも形成される場合がある。
　ＳｉＣ層およびチャネル層はエピタキシャル成長によって形成されたエピタキシャ成長層である。エピタキシャル成長層の形成には、例えば化学気相成長（ＣＶＤ）装置が用いられる。エピタキシャル成長条件は特に限定されない。エピタキシャル層の形成には、一般に、シリコン系ガスとして、例えばシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスが用いられる。これらのガスを、それぞれ、例えば２０ｓｃｃｍ～５０ｓｃｃｍ程度、トレンチが設けられたＳｉＣ基板の表面に供給する。ＳｉＣ基板は、例えば１５００℃以上１６００℃以下の温度に加熱される。
　従来のトレンチ型ＭＩＳＦＥＴでは、エピタキシャル層の形成により、トレンチの周縁近傍に｛０００１｝ファセット面が発生するおそれがある。以下、図面を参照しながら、エピタキシャル層の形成方法を説明するとともに、｛０００１｝ファセット面が形成される理由を説明する。
　図１２Ａ～図１２Ｃは、ＳｉＣ層にトレンチおよびエピタキシャル層（チャネル層）を形成する工程を説明するための工程断面図である。図１３Ａおよび図１３Ｂは、ＳｉＣ層およびエピタキシャル層を模式的に示す拡大断面図である。
　まず、オフ角付きＳｉＣ基板１に、エピタキシャル成長によってＳｉＣ層２を形成する。ＳｉＣ基板１として、例えば、一般的に流通しているオフ方向が＜１１－２０＞方向である４°オフ｛０００１｝ＳｉＣ基板を用いる。図１３Ａに模式的に示すように、エピタキシャル成長層は、微視的に見ると、ＳｉＣ基板１の原子ステップに供給原料分子が吸着していき成長するモード（ステップフロー成長）によって形成される。エピタキシャル成長は図１３Ａ中の左側（オフ角上流側）から右側（オフ角下流側）に進行する。得られたＳｉＣ層２の上面（主面）は、ステップフロー成長に起因するステップが形成される。
　次いで、図１２Ａに示すように、ＳｉＣ層２に複数のトレンチ５を形成する。ここでは、各トレンチ５は、チャネル移動度に優れる｛１１－２０｝面を含む側壁を有するように配置される。
　次に、図１２Ｂに示すように、トレンチ５が形成されたＳｉＣ基板１に、炭化珪素をエピタキシャル成長させる。このとき、トレンチ５によって、オフ角上流側からオフ角下流側への横方向の連続的な成長が継続されなくなる。この結果、図１３Ｂに模式的に示すように、ＳｉＣ層２の上面において、トレンチ５の周縁のうちトレンチ５のオフ角下流側に位置する部分から、｛０００１｝ファセット面Ｆが形成され始める。
　炭化珪素のエピタキシャル成長をさらに進めることにより、図１２Ｃに示すように、エピタキシャル層（チャネル層）１１２を得る。エピタキシャル層１１２に形成された｛０００１｝ファセット面Ｆはさらに伸長する。図１２Ｃに示すように、｛０００１｝ファセット面Ｆが、オフ角下流側に隣接する他のトレンチまで到達する場合もある。
　｛０００１｝ファセット面Ｆが形成される結果、トレンチ５の形状が崩れ、左右非対称になるおそれがある。なお、ここでいう「左右非対称」とは、オフ方向に平行な断面において、オフ角下流側とオフ角上流側との形状が異なることをいう。
　トレンチ５が左右非対称になると、トレンチ５の周縁近傍では、ＳｉＣ層２の上面に形成されるエピタキシャル層１１２の厚さが、トレンチ５のオフ角上流側とオフ角下流側とで大きく変わってしまう。例えば、トレンチ間の主面の幅、すなわちトレンチのオフ角下流側の端部と、隣接するトレンチのオフ角上流側の端部との幅ｗを５μｍ、オフ角θを４°とするとき、トレンチ５のオフ角上流側の端部上のエピタキシャル層１１２の厚さｄ１と、トレンチ５のオフ角下流側の端部上のエピタキシャル層１１２の厚さｄ２との差は、最大で例えば約０．３５μｍ（＝５（μｍ）×ｔａｎ４°）となる。
　本発明者等が検討したところ、エピタキシャル層１１２をチャネル層とするトレンチ型ＭＩＳＦＥＴを作製すると、上述したようなエピタキシャル層１１２の厚さの差に起因して、トレンチ５のオフ角上流側およびオフ角下流側において、ソース電極（合金層含む）とエピタキシャル層の下方にあるソース領域とを均等に接触させることが困難となる場合がある。このため、トレンチ５のオフ角上流側とオフ角下流側とでコンタクト抵抗がばらつくなどの問題が生じ得る。この結果、デバイス特性を十分に引き出すことができない可能性がある。
　また、トレンチ５のオフ角上流側の端部とオフ角下流側の端部とでエピタキシャル層１１２の厚さが異なるということは、エピタキシャル成長中に供給される原料の消費量がトレンチ５のオフ角上流側とオフ角下流側とで異なることを意味する。この消費量の差に伴い、トレンチ５の各側壁に到達する原料の濃度も、側壁の位置によって異なり得る。具体的にはトレンチ５のオフ角上流側の端部近傍では原料の消費量が多いので、トレンチ５の側壁のうちオフ角上流側の部分（以下、「第１の側壁部」）５ｓ（Ｌ）に到達する原料が減少する。一方、トレンチ５のオフ角下流側の端部近傍では原料の消費量が少ないので、オフ角下流側の部分（以下、「第２の側壁部」）５ｓ（Ｒ）に到達する原料が増加する。このため、エピタキシャル層１１２の厚さは、第１の側壁部５ｓ（Ｌ）上で、第２の側壁部５ｓ（Ｒ）上よりも大きくなる。エピタキシャル層１１２のうち第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上に位置する部分にはチャネルが形成される。このため、第１の側壁部５ｓ（Ｌ）上と第２の側壁部５ｓ（Ｒ）上とでエピタキシャル層１１２の厚さが異なると、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧が異なるおそれがある。
　以上のことから分かるように、従来のトレンチ型ＭＩＳＦＥＴでは、｛０００１｝ファセット面Ｆの発生により、素子内部におけるコンタクト抵抗およびゲート閾値電圧のばらつきが増大するので、半導体装置の性能を十分に引き出すことが困難である。エピタキシャル層１１２のチャネル移動度に見合う半導体装置の性能を引き出すためには、エピタキシャル層１１２の上面に発生する｛０００１｝ファセット面Ｆを抑制することが望まれる。
　なお、上記では炭化珪素ＭＩＳＦＥＴを例に説明したが、炭化珪素以外の他の半導体（例えば、ＧａＮ、ＡｌＮ、ダイヤモンド等の他のワイドバンドギャップ半導体）を用いた半導体装置でも、オフ角を有する基板を使用していれば、｛０００１｝ファセット面Ｆの発生に起因する上記問題を有し得る。
　ファセットを低減する方法は、例えば非特許文献１および特許文献１に記載されている。非特許文献１は、炭化珪素をエピタキシャル成長させる際に供給するＣ系ガスとＳｉ系ガスとのモル比率（Ｃ／Ｓｉ比）を小さくすることでファセットを低減することを開示している。本発明者等が検討したところ、非特許文献１が示すようにＣ／Ｓｉ比を調整しても、ファセットを十分に低減できず、トレンチに非対称性が残る可能性がある。このため、デバイス特性を十分に引き出すことは困難である。また、特許文献１は、チャネルとなるトレンチ側壁面に｛１－１００｝面を用いることを開示している。これにより、ファセットに起因するトレンチの非対称性は改善され得る。しかしながら、｛１－１００｝面は｛１１－２０｝面よりもチャネル移動度が劣るため、トレンチ側壁面に｛１１－２０｝面を用いる場合よりも、デバイスのオン抵抗が上昇するという問題がある。
　本発明者等は、上記問題に対して鋭意検討を行った。その結果、チャネル層となるエピタキシャル層を形成する際のエピタキシャル成長条件によって、｛０００１｝ファセット面の発生を抑制し、特性のばらつきを抑制し得ることを見出し、以下に説明するような半導体装置を着想した。
　本開示の一態様の概要は以下のとおりである。
　本開示の一態様である半導体装置は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と、基板の主面上に配置された半導体層とを備えた半導体装置である。半導体層は、第１導電型のドリフト領域と、ドリフト領域の上に配置された第２導電型のボディ領域と、ボディ領域の上に配置され、半導体層の上面に接する第１導電型のソース領域と、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチとを含む。オフ方向を基板の主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第１および第２の側壁部を含む。第１の側壁部は第２の側壁部よりもオフ角上流側に位置しており、半導体装置は、少なくとも、トレンチの第１および第２の側壁部上、および、トレンチに隣接する領域におけるソース領域の主面の一部上に配置されたエピタキシャル層と、ソース領域上に、ソース領域と接するように配置されたソース電極とをさらに有する。エピタキシャル層は、ソース領域の主面のうちトレンチのオフ角上流側に位置する第１部分上、および、ソース領域の主面のうちトレンチのオフ角下流側に位置する第２部分上に配置されている。エピタキシャル層の第１部分上における最大厚さをＴＬ、第２部分上における最小厚さをＴＲ（ただしＴＲ＞０）、ソース領域の厚さをＴＳとすると、ＴＳ＞｜ＴＬ－ＴＲ｜の関係が成り立つ。
　上記半導体装置において、ＴＳ／２＞｜ＴＬ－ＴＲ｜の関係が成り立てばさらによい。
　トレンチは、第１の側壁部とソース領域の第１部分との間に位置する第１上部コーナー部と、第２の側壁部とソース領域の第２部分との間に位置する第２上部コーナー部とをさらに有し、エピタキシャル層は、第１上部コーナー部上および第２上部コーナー部上において、｛０００１｝面、および、トレンチの第１および第２の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含んでもよい。
　エピタキシャル層の、トレンチの第１の側壁部上における厚さＣ１と、第２の側壁部上における厚さＣ２とは、例えば、０．８≦Ｃ１／Ｃ２≦１．２の関係を満足してもよい。
　エピタキシャル層の、トレンチの第１の側壁部上における厚さＣ１と、第２の側壁部上における厚さＣ２とは、例えば、０．９≦Ｃ１／Ｃ２≦１．１の関係を満足すればさらによい。
　基板は、炭化珪素基板であってもよい。
　オフ方向は、例えば、＜１１－２０＞であり、トレンチの第１および第２の側壁部は、例えば、｛１１－２０｝面を含んでもよい。
　エピタキシャル層および半導体層は炭化珪素層であり、ソース電極は、トレンチのオフ角上流側でソース領域と接する第１ソース電極と、トレンチのオフ角下流側でソース領域と接する第２ソース電極とを有しており、第１および第２ソース電極は、それぞれ、ソース領域と接する合金層を含んでいてもよく、合金層は、金属とエピタキシャル層およびソース領域の炭化珪素とが反応して得られたシリサイド層であってもよい。
　半導体層は、例えば、アライメントマーク用トレンチをさらに有する。エピタキシャル層は、アライメントマーク用トレンチ内およびアライメントマーク用トレンチに隣接する領域における半導体層の主面上に延設されており、エピタキシャル層は、アライメントマーク用トレンチに隣接する領域において、半導体層の主面のうちアライメントマーク用トレンチのオフ角上流側に位置する第３部分上、および、半導体層の主面のうちトレンチのオフ角下流側に位置する第４部分上に配置されている。エピタキシャル層の第３部分上における最大厚さをＴＬｍ、第４部分上における最小厚さをＴＲｍ（ただしＴＲｍ＞０）とすると、ＴＳ＞｜ＴＬｍ－ＴＲｍ｜の関係が成り立ってもよい。
　本開示の一態様である半導体装置の製造方法は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と、基板の主面上に配置された半導体層とを有する半導体層付き基板を準備する工程を備える。ここで、半導体層は、第１導電型のドリフト領域と、ドリフト領域の上に配置され、半導体層の上面と接する第２導電型のボディ領域と、ボディ領域の内部に配置され、半導体層の上面と接する第１導電型のソース領域とを含む。この製造方法はさらに半導体層に、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチを形成する工程を備える。ここで、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第１および第２の側壁部を含む。この製造方法は、さらに、トレンチの第１および第２の側壁部上およびソース領域の主面の少なくとも一部上にエピタキシャル層を形成する工程を備える。そして、エピタキシャル層を形成する際の成長速度を３．０μｍ／ｈｒ以下に設定する。
　エピタキシャル層を形成する際の成長速度を、例えば、１．５μｍ／ｈｒ以下に設定してもよい。
　半導体層付き基板を準備する工程は、エピタキシャル成長により半導体層を基板上に形成する工程を含んでもよく、エピタキシャル層を形成する際に基板に供給する原料ガスの流量は、半導体層を形成する際の基板に供給する原料ガスの流量よりも小さくてもよい。
　エピタキシャル層を形成する際に基板に供給する原料ガスは、例えば、モノシランガスおよびプロパンガスを含み、エピタキシャル層を形成する工程において、モノシランガスは、例えば、５ｓｃｃｍ以上３０ｓｃｃｍ未満、およびプロパンガスは、例えば、２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で基板に供給されてもよい。
　エピタキシャル層を形成する工程において、エピタキシャル層の成長温度を、例えば、１４００℃以上１５５０℃以下、成長圧力を、例えば、５ｈＰａ以上２００ｈＰａ以下、基板に供給される原料ガスのＣ原子数とＳｉ原子数との比Ｃ／Ｓｉを、例えば、０．８以上１．２以下に設定してもよい。
　基板は、炭化珪素基板であってもよい。
　オフ方向は、例えば、＜１１－２０＞であり、トレンチの第１および第２の側壁部の少なくとも一方は、例えば、｛１１－２０｝面を含んでもよい。
　エピタキシャル層および半導体層は、例えば、炭化珪素を含み、合金層を含むソース電極を形成する工程をさらに包含し、ソース電極を形成する工程は、エピタキシャル層上に第１の金属を含む金属膜を形成する工程と、第１の金属と、エピタキシャル層および半導体層の炭化珪素とを反応させて、ソース領域に接し、かつ、第１の金属のシリサイドを含む合金層を得る工程とを含んでもよい。
　（実施形態１）
　＜用語等の説明＞
　（ａ）オフ角およびオフ方向
　「オフ角」とは、基板の主面に対する法線と基板のｃ軸方向とがなす角を意味する。また、基板の主面と結晶面（ｃ軸に垂直な面）とがなす角をオフ角と呼ぶ場合もある。例えば、ｃ軸方向が＜０００１＞方向である場合、基板の主面と｛０００１｝面とがなす角もオフ角と呼ぶ。
　「オフ方向」とは、基板の主面の法線が＜０００１＞方向から傾斜する方向であって、基板の主面の法線ベクトルを結晶面（ｃ軸に垂直な面）に射影したときの射影ベクトルの方向を意味する。例えばｃ軸方向が＜０００１＞方向である場合、基板の主面の法線ベクトルを｛０００１｝面に射影したときの射影ベクトルの方向がオフ方向となる。
　（ｂ）オフ角上流、オフ角下流
　図１１を参照しながら、オフ角θを有する結晶性基板の「オフ角上流」および「オフ角下流」について説明する。
　図１１は、オフ角θを有する基板１の主面上に、オフ角θを引き継いで半導体層（例えばＳｉＣ層）２を形成するプロセスを模式的に示す断面図である。基板１は、｛０００１｝面に対して数度（オフ角θ）傾けてステップ密度を増大させた表面（ステップ構造表面）を有している。基板１の主面上には、原子ステップを形成するステップフロー成長モードによって、オフ方向に向かってエピタキシャル成長が進行する。エピタキシャル成長は、基板１又は半導体層２の主面の面内において、図１１中の左側（上流側）から右側（下流側）に向かって進行する。すなわち、｛０００１｝面が右肩上がりになるように断面を見た場合に、左側を「オフ角上流」とし、右側を「オフ角下流」とする。言い換えれば、オフ方向を基板の主面に射影したときの射影ベクトルの方向は、オフ角上流からオフ角下流へ向かう。なお、本明細書において、原子ステップとは、原子ステップが複数重なり合ったステップバンチングをも含む。
　（ｃ）基板のオフ方向とトレンチの側壁におけるチャネル面の面方位との関係
　図９Ａ～図１０Ｃを参照しながら、基板のオフ方向と、トレンチの側壁のうちチャネルが形成される部分（以下、「チャネル面」ともいう。）の面方位との関係について説明する。
　図９Ａ～図１０Ｃは、基板のオフ方向と、トレンチのチャネル面の面方位を例示する模式図である。図９Ａおよび図１０Ａは、基板の法線方向から見たトレンチ５の平面図、図９Ｂと図１０Ｂはオフ方向を示す拡大平面図、図９Ｃおよび図１０Ｃは、トレンチ５のチャネル面を横切る断面図である。
　図９Ａ～図９Ｃに示す例では、ＳｉＣ層２の上部に、＜１－１００＞方向に延びる複数のトレンチ５が、互いに間隔をおいて平行に形成されている。トレンチ５のチャネル面は｛１１－２０｝面によって構成される。ＳｉＣ層２には、｛０００１｝面に対するオフ角θが＜１１－２０＞方向に設けられている。複数のトレンチ５の延伸方向は、ＳｉＣ層２（基板）のオフ方向に対して直交する方向である。
　図１０Ａ～図１０Ｃに示す例では、複数のトレンチ５が＜１１－２０＞方向に延びるように形成されている。トレンチ５のチャネル面は｛１－１００｝面によって構成される。基板のオフ角θは＜１－１００＞方向に設定されている。
　また、本明細書では、説明の簡便のため、基板１の主面１ｓ（例えば、図１Ａ参照）に垂直であり、かつ、オフ方向に平行な断面において、トレンチ５の側壁のうちオフ方向側に位置する部分５ｓ（Ｒ）を「第２の側壁部」、これと対向する部分５ｓ（Ｌ）を「第１の側壁部」と呼ぶことがある。
　トレンチ５は、矩形以外の多角形（ｎ角形）の平面形状を有してもよい。この場合、トレンチ５の側壁を構成するｎ個の側面のうち少なくとも２つが、互いに対向し、かつ、オフ方向と交差していればよい。これらの２つの面のうちオフ角上流側に位置する面が「第１の側壁部５ｓ（Ｌ）」、オフ角下流側に位置する面が「第２の側壁部５ｓ（Ｒ）」となる。さらに、トレンチ５の平面形状は円形、楕円形などの多角形以外であってもよい。この場合、例えば、基板１の主面１ｓに垂直であり、かつ、オフ方向に平行な断面において、トレンチ５の側壁のうちオフ角上流側に位置する部分が「第１の側壁部５ｓ（Ｌ）」、第１の側壁部５ｓ（Ｌ）に対向する面が「第２の側壁部５ｓ（Ｒ）」となる。
　＜半導体装置の構造＞
　以下、図１Ａ及び図１Ｂを参照しながら、炭化珪素半導体装置を例に、実施形態１の半導体装置を説明する。
　半導体装置１００は、ＳｉＣ半導体を用いて形成された、トレンチゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。半導体装置１００は、典型的には、複数のユニットセルを有している。
　図１Ａは、半導体装置１００における１つのユニットセルを例示する模式的な断面図である。図１Ｂは、半導体装置１００における複数のユニットセルが配置された構成の一例を示す模式的な平面図である。図１Ｂでは、複数のユニットセルのうち３つのユニットセルを例示している。図１Ａは、図１ＢにおけるＩａ－Ｉａ’線に沿った断面を示している。
　図１Ｂにおいては、半導体装置１００の構成要素のうちボディ領域３、ソース領域４及びトレンチ５を示し、他の構成要素の図示を省略している。なお、ここでは、トレンチ５を含むユニットセルの平面形状は長方形状としているが、ユニットセルの平面形状は、長方形状に限られず正方形状であってもよい。また、他の多角形状、円形状等であってもよい。さらに、ユニットセルの数も特に限定されない。
　半導体装置１００は、｛０００１｝面からオフ方向に傾斜した主面１ｓを有する基板１と、基板１の主面１ｓ上に配置された半導体層２とを備える。実施形態１では、例えば、基板１は炭化珪素基板、半導体層２は炭化珪素（ＳｉＣ）層である。
　基板１として、第１導電型（ｎ型）のＳｉＣからなる基板（単に、ＳｉＣ基板とも呼ぶ。）を用いることができる。基板１の内部に付した破線は、｛０００１｝ジャスト面を表している。基板の主面と｛０００１｝ジャスト面とは角度θ（オフ角）をなす。基板１の主面１ｓは、例えばオフ角θを有する｛０００１｝Ｓｉ（シリコン）面である。なお、基板１は、｛０００１｝面とオフ角θを有する面を主面とする基板であればよく、Ｃ（炭素）面を主面とするＳｉＣ基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、例えば｛０００１｝面に対して、オフ方向が＜１１－２０＞方向で且つオフ角が４°の４Ｈ－ＳｉＣ基板を用いてもよい。オフ方向は上記に限定されず、＜１－１００＞方向でもよく、オフ角は８°又は２°でもよく、また、これ以外の角度であってもよい。
　ＳｉＣ層２は、例えば、基板１の主面上にエピタキシャル成長により形成されたエピタキシャル層である。なお、ＳｉＣ層２はエピタキシャル層に限定されない。
　ＳｉＣ層２は、第１導電型のドリフト領域２ｄと、第２導電型のボディ領域３と、第１導電型のソース領域４と、トレンチ５とを有している。ドリフト領域２ｄの不純物濃度は、基板１の不純物濃度よりも低く設定されている。ボディ領域３は、ドリフト領域２ｄの上に配置されている。ボディ領域３はＳｉＣ層２の上面に接するように形成されていてもよい。ソース領域４は、ボディ領域３の上に位置し、ＳｉＣ層２の上面に接している。ソース領域４はボディ領域３の内部（例えば表面領域の一部）に配置されてもよい。ここでは、第１導電型はｎ型、第２導電型はｐ型とする。なお、第１導電型がｐ型、第２導電型がｎ型であってもよい。
　図１Ａに示した例では、ソース領域４の下面及び側面は、ボディ領域３に囲まれている。ボディ領域３は、例えば、ＳｉＣ層２にｐ型の不純物イオンを注入することによって形成され、ソース領域４は、例えば、ＳｉＣ層２にｎ型の不純物イオンを注入することによって形成され得る。
　トレンチ５は、ボディ領域３およびソース領域４を貫通するように設けられている。トレンチ５は、ドリフト領域２ｄ内に位置する底部と側壁とを有している。図１Ａ、図１Ｂに示す例では、トレンチ５は矩形の平面形状を有している。トレンチ５の側壁は、互いに対向し、かつ、それぞれが基板１のオフ方向と交差する２つの面（以下、「側壁部」と称する。）５ｓ（Ｌ）、５ｓ（Ｒ）を含んでいる。基板１の主面１ｓに射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、これらの側壁部のうちオフ角上流側に位置する側壁部５ｓ（Ｌ）を「第１の側壁部」、オフ角下流側に位置する側壁部５ｓ（Ｒ）を「第２の側壁部」と称する。第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は、互いに平行に延びていてもよい。オフ方向は、例えば＜１１－２０＞であり、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）の少なくとも一方は、例えば｛１１－２０｝面を含んでいてもよい。
　トレンチ５の内部、および、ソース領域４の主面の一部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２は、例えば、第１導電型（ｎ型）のＳｉＣエピタキシャル層である。図示する例では、エピタキシャル層１２はトレンチ５の側壁全体および底面を覆っているが、少なくともトレンチ５の第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上、およびソース領域４の主面の一部上に配置されていればよい。エピタキシャル層１２のうち第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上に位置する部分は、チャネルが形成される領域を含む。
　トレンチ５内には、少なくともトレンチ５の側壁に形成されたエピタキシャル層１２を覆うようにゲート絶縁膜８が形成されている。ＭＩＳＦＥＴの場合、トレンチ５の側壁の一部（ボディ領域３の側壁）上において、エピタキシャル層１２とゲート絶縁膜８との界面（ＭＩＳ界面）の近傍領域が「チャネル領域」となる。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜等のいわゆる熱酸化膜であってもよく、また、堆積絶縁膜であってもよい。
　トレンチ５の内部に形成されたゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート電極９は、ゲート絶縁膜８のうち少なくともボディ領域３の側壁上に位置する部分を覆うように形成されていればよい。ここでは、一例として、ゲート電極９がトレンチ５を埋め込むように形成されている。従って、ゲート電極９とＳｉＣ層２とは、ゲート絶縁膜８によって絶縁されている。
　ＳｉＣ層２の上には、ボディ領域３及びソース領域４の両方と接するように、ボディ領域３及びソース領域４に対して共通の電位を印加するソース電極１０（Ｌ）、１０（Ｒ）が配置されている。ソース電極１０（Ｌ）はトレンチ５のオフ角上流側、ソース電極１０（Ｒ）はトレンチ５のオフ角下流側に設けられている。ソース電極１０（Ｌ）、１０（Ｒ）は、ＳｉＣ層２と接する合金層１０ａを含む。
　基板１におけるＳｉＣ層２と反対側の面（裏面）上には、ドレイン電極１１が配置されている。
　実施形態１では、エピタキシャル層１２は、トレンチ５の内部のみでなくソース領域４の主面にも形成されている。具体的には、トレンチに隣接する領域（トレンチ隣接領域）において、ソース領域４の主面のうちトレンチ５のオフ角上流側に位置する第１部分４ｓ（Ｌ）上およびトレンチ５のオフ角下流側に位置する第２部分４ｓ（Ｒ）上に配置されている。「トレンチ隣接領域」は、当該トレンチ５を含むユニットセルにおいて、基板１の主面１ｓの法線方向から見て、トレンチ５の周縁近傍に位置する領域を指し、例えば、トレンチ５の周縁からソース電極１０（Ｌ）、１０（Ｒ）のそれぞれの端部までの領域Ｒをいう。
　エピタキシャル層１２の、第１部分４ｓ（Ｌ）上における最大厚さＴＬと、第２部分４ｓ（Ｒ）上における最小厚さＴＲ（ただしＴＲ＞０）との差の絶対値｜ＴＬ－ＴＲ｜は、ソース領域４の厚さＴＳ未満である（ＴＳ＞｜ＴＬ－ＴＲ｜）。より好ましくは、絶対値｜ＴＬ－ＴＲ｜は、ソース領域４の厚さＴＳの１／２未満である（ＴＳ／２＞｜ＴＬ－ＴＲ｜）。
　ここで、ソース領域４の厚さＴＳは、ソース領域４の主面（すなわちＳｉＣ層２の上面）から、ソース領域４の下面までの厚さをいう。ソース領域４は、例えば、第１導電型の不純物濃度が５×１０１８ｃｍ－３以上の領域とする。ソース領域４が、ボディ領域３に第１導電型の不純物を注入することによって形成されている場合、ソース領域４の第１導電型の不純物濃度は、所定の深さを超えると、深くなるにつれて低くなる。このような場合には、そのドーパント濃度が例えば５×１０１８ｃｍ－３に達した位置をソース領域の下面とする。
　半導体装置１００は、チャネル層（エピタキシャル層１２）を備えるので、蓄積型ＭＩＳＦＥＴと呼ばれる。蓄積型ＭＩＳＦＥＴの動作は、チャネル層を備えないＭＩＳＦＥＴ（反転型ＭＩＳＦＥＴ）の動作と一部異なる。例えば、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されるオフ状態では、チャネル層とボディ領域３とのｐｎ接合によりチャネル層が空乏化した空乏状態となるので、電流が流れない（オフ状態）。また、ゲート電極９に閾値電圧以上のバイアス電圧が印加されるオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので、電流が流れる（オン状態）。
　実施形態１の半導体装置１００では、上述したように、ソース領域主面上におけるエピタキシャル層１２の厚さの、トレンチ５のオフ角下流側とオフ角上流側との差の絶対値（｜ＴＬ－ＴＲ｜）がソース領域４の厚さＴＳ未満になるように、エピタキシャル層１２の厚さが調整されている。このため、エピタキシャル層１２の厚さのばらつきが抑えられているので、トレンチ５のオフ角上流側およびオフ角下流側の両方において、ソース電極１０の合金層１０ａの底部をソース領域４内に位置させることが容易となる。この利点を、図面を参照しながら、より具体的に説明する。
　従来の蓄積型ＭＩＳＦＥＴでは、図１２Ｃを参照しながら前述したように、エピタキシャル層１１２の厚さがトレンチ５のオフ角下流側とオフ角上流側で大きく異なる。エピタキシャル層１１２上に金属膜を形成し、金属膜とエピタキシャル層１１２およびＳｉＣ層２とを反応させることによって、トレンチ５のオフ角上流側およびオフ角下流側に、それぞれ、合金層１０ａを含むソース電極１０（Ｌ）、１０（Ｒ）を形成する場合がある。この場合、トレンチ５のオフ角下流側で、ソース電極１０（Ｒ）の下面（合金層１０ａの下面）がソース領域４内に位置しても、トレンチ５のオフ角上流側で、ソース電極１０（Ｌ）の合金層１０ａがソース領域４まで達するように形成されないおそれがある。このため、ソース電極１０（Ｌ）とソース領域４とのコンタクト抵抗が増大する場合がある。一方、トレンチ５のオフ角上流側で、ソース電極１０（Ｌ）の下面（合金層１０ａの下面）がソース領域４内に位置しても、トレンチ５のオフ角下流側で、ソース電極１０（Ｒ）の合金層１０ａがソース領域４よりも下方にあるボディ領域３まで達してしまうおそれがある。このため、ソース電極１０（Ｒ）とソース領域４とのコンタクト抵抗が増大する場合がある。このように、従来のＭＩＳＦＥＴでは、ソース電極１０（Ｒ）、１０（Ｌ）とソース領域とのコンタクト抵抗のばらつきを抑えることが困難である。
　これに対し、実施形態１では、トレンチ５のオフ角上流側およびオフ角下流側におけるエピタキシャル層１２の厚さのばらつきがソース領域４の厚さ未満に抑えられている。このため、ソース電極１０（Ｌ）および１０（Ｒ）を、それらの合金層１０ａの下面がソース領域４内に位置するように形成することが容易である。従って、各ユニットセルにおいて、トレンチ５のオフ角上流側とオフ角下流側とのコンタクト抵抗のばらつきを抑えることができる。この結果、オン抵抗が小さく、大電流を流すことができるトレンチ型ＭＩＳＦＥＴを実現できる。より好ましくは、トレンチ５のオフ角上流側およびオフ角下流側におけるエピタキシャル層１２の厚さの差の絶対値（｜ＴＬ－ＴＲ｜）は、ソース領域４の厚さＴＳの１／２未満である。これにより、一方のソース電極における合金層（シリサイド層）の下面が、ソース領域４の厚さ方向における中央近傍（ソース領域４の上面からの深さ：ＴＳ／２）に位置する場合に、もう一方のソース電極における合金層の下面をソース領域内により確実に配置することができる。
　また、従来の蓄積型ＭＩＳＦＥＴでは、前述したように、エピタキシャル層１１２を形成する際にＳｉＣ層２の主面上で消費される原料の量が、トレンチ５のオフ上流側とオフ下流側と異なる。この結果、エピタキシャル層１１２の厚さが、トレンチ５のチャネル面となる第１の側壁上および第２の側壁上で異なり得るので、オフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきが生じるおそれがある。
　これに対し、実施形態１によると、エピタキシャル層１２を形成する際にＳｉＣ層２の主面上で消費される原料の量の差を低減できる。このため、エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上の厚さＣ１と第２の側壁部５ｓ（Ｒ）上の厚さＣ２との差を抑えることができる。エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上における厚さＣ１と、第２の側壁部５ｓ（Ｒ）上における厚さＣ２とは、例えば、０．８≦Ｃ１／Ｃ２≦１．２の関係を満足することが好ましく、より好ましくは、０．９≦Ｃ１／Ｃ２≦１．１の関係を満足する。これにより、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきが生じることを抑制できる。
　＜各構成要素の説明＞
　エピタキシャル層１２は、例えば、第１導電型（ｎ型）である。エピタキシャル層１２のキャリア濃度は例えば１×１０１８ｃｍ－３であり、厚さは例えば２０ｎｍである。トレンチ５の側壁に形成されたエピタキシャル層１２は、トレンチ５を形成した後のトレンチ５の側壁表面の結晶性よりも良好な結晶性を有する。このため、トレンチ５の側壁（チャネル面）におけるキャリアのチャネル移動度の向上が期待できる。
　ノーマリーオフ型のＭＩＳＦＥＴを作製する場合には、エピタキシャル層１２の全てが、ボディ領域３とのｐｎ接合によって完全空乏化するように、エピタキシャル層１２のキャリア濃度と厚さとが設定されてもよい。例えば、ボディ領域３のキャリア濃度が１×１０１８ｃｍ－３である場合には、エピタキシャル層１２のキャリア濃度は２×１０１８ｃｍ－３であり、その厚さは２０ｎｍ程度であってもよい。また、ボディ領域３のキャリア濃度が１×１０１９ｃｍ－３である場合には、エピタキシャル層のキャリア濃度は２×１０１８ｃｍ－３であり、その厚さは３５ｎｍ程度であってもよい。エピタキシャル層１２は、単層構造を有していてもよいし、積層構造を有していてもよい。エピタキシャル層１２の厚さは、ゲート閾値電圧の設計値によって適宜調整すればよい。
　ソース電極１０は、トレンチ５のオフ角上流側でソース領域４と接する第１ソース電極１０（Ｌ）と、トレンチ５のオフ角下流側でソース領域４と接する第２ソース電極１０（Ｒ）とを有している。ソース電極１０（Ｌ）、１０（Ｒ）は、それぞれ、ソース領域４と接する合金層１０ａを含んでいてもよい。合金層１０ａは、金属と、エピタキシャル層１２およびソース領域４の炭化珪素と反応して得られたシリサイド層であってもよい。この例では、ソース電極１０（Ｌ）、１０（Ｒ）は、それぞれ、第１の金属を含む金属層１０ｂと、金属層１０ｂとソース領域４との間に位置する合金層１０ａとを含む。合金層１０ａは、第１の金属のシリサイドを含む。合金層１０ａは、例えば、第１の金属が、エピタキシャル層１２およびソース領域４の炭化珪素と反応して得られたシリサイド層であってもよい。
　ソース電極１０（Ｌ）、１０（Ｒ）は、例えば次のようにして形成され得る。まず、エピタキシャル層１２の所定の領域上に金属層１０ｂを形成する。金属層１０ｂは、トレンチ５のオフ角上流側およびオフ角下流側のそれぞれに設けられる。次いで、アニール処理を行う。このとき、金属層１０ｂに含まれる金属（例えばニッケル）の少なくとも一部は、エピタキシャル層１２およびＳｉＣ層２のシリコン成分と反応し、合金層（金属シリサイド層）１０ａを形成する。合金層１０ａ上に、シリコン成分と反応しなかった金属からなる金属層１０ｂが残っていてもよい。合金層１０ａは、ＳｉＣ層２のソース領域４およびボディ領域３とオーミック接触を形成する。このとき、合金層１０ａがソース領域４に達していなかったり、ソース領域４よりも下方にあるボディ領域３まで達してしまうと、ソース電極１０（Ｌ）、１０（Ｒ）とソース領域４とのコンタクト抵抗成分が増加する。これを避けるため、トレンチ５のオフ角上流側およびオフ角下流側に配置されたソース電極１０（Ｌ）、１０（Ｒ）では、いずれも、合金層１０ａの底部がソース領域４内に位置するように形成されてもよい。
　図１Ａに示す例では、トレンチ５は順テーパ形状を有するが、逆テーパ形状を有していてもよい。あるいは、トレンチ５の第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は基板１の主面１ｓに垂直であってもよい。基板１の主面１ｓに対するトレンチ側壁の角度α（図２Ｂ参照）は、例えば８０～９０°程度であってもよい。
　トレンチ５の底面と側壁との接続部分５Ｂを「下部コーナー部」、ＳｉＣ層２の上面とトレンチ５の側壁との接続部分５Ｔを「上部コーナー部」と称する。上部コーナー部５Ｔおよび下部コーナー部５Ｂの一方または両方はラウンド形状をしていてもよい。「ラウンド形状」とは、丸みを帯びた形状、例えば図１Ａに示す断面図において、０．１μｍ以上の曲率半径を有する曲面形状をいう。ラウンド形状を有するトレンチ５は、ＳｉＣ層２にエッチング等によって形成されたトレンチ５に対し、１４５０～１７００℃程度の温度でアニールを行うことによって形成され得る。上記のアニールを行うことにより、ＳｉＣの表面拡散が生じ、トレンチ５の上部コーナー部５Ｔおよび下部コーナー部５Ｂがラウンド化される。
　図示していないが、ＳｉＣ層２には、トレンチ５に加えて、アライメントマーク用トレンチが形成されていてもよい。エピタキシャル層１２は、アライメントマーク用トレンチ内、およびアライメントマーク用トレンチに隣接する領域におけるＳｉＣ層２の主面上に延設されていてもよい。アライメントマーク用トレンチに隣接する領域において、エピタキシャル層１２は、ＳｉＣ層２の主面のうちアライメントマーク用トレンチのオフ角上流側に位置する第３部分上、および、ＳＩＣ層２の主面のうちトレンチのオフ角下流側に位置する第４部分上に配置されてもよい。この場合、エピタキシャル層１２の第３部分上における最大厚さをＴＬｍ、第４部分上における最小厚さをＴＲｍ（ただしＴＲｍ＞０）とすると、ＴＳ＞｜ＴＬｍ－ＴＲｍ｜の関係が成り立つことが好ましい。従来の半導体装置では、エピタキシャル層の形成によって、アライメントマーク用のトレンチの形状が崩れる可能性がある（図１２Ｃ参照）。これに対し、実施形態１では、エピタキシャル層１２の厚さの差を低減できるので、エピタキシャル層１２の形成に起因するアライメントマーク用のトレンチの形状崩れを抑制できる。従って、リソグラフィ工程のアライメント精度の低下を抑制できる。
　＜半導体装置の製造方法＞
　以下、図面を参照しながら、実施形態１に係る半導体装置１００の製造方法の一例を説明する。
　図２Ａ～図６は、半導体装置１００の製造方法の一例を説明するための工程断面図である。
　まず、図２Ａに示すように、オフ角θを有する基板１の主面１ｓ上に、ドリフト領域２ｄ、ボディ領域３及びソース領域４を含むＳｉＣ層２を形成する。
　基板１として、例えば、｛０００１｝面から４°のオフ角θを有する第１導電型（ｎ型）の４Ｈ－ＳｉＣ基板を用いる。オフ方向は、例えば＜１１－２０＞方向とする。
　ＳｉＣ層２は、次のようにして形成される。まず、基板１の主面１ｓの上に、エピタキシャル成長が可能な、例えば化学気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のＳｉＣ層２を形成する。ＳｉＣ層２のキャリア濃度は例えば８×１０１５ｃｍ－３であり、厚さは例えば１２μｍである。ｎ型のドーパントには、例えば窒素（Ｎ）イオンを用いることができる。
　ここでは、ＳｉＣ層２をエピタキシャル成長により形成する。エピタキシャル成長の条件は特に限定しないが、一般的には、成長速度が５μｍ以上１０μｍ以下となるような条件に設定される。例えば、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスをそれぞれ３０ｓｃｃｍ以上６０ｓｃｃｍ以下ほど供給し、Ｃ／Ｓｉ比（供給ガスのＣ原子数とＳｉ原子数の比）を例えば１．０以上１．８以下となるように設定する。成長圧力を１００ｈＰａ以上３００ｈＰａ以下とする。基板温度は、例えば１５００℃以上１６５０℃以下に設定される。
　続いて、ＳｉＣ層２の上部に、第２導電型（ｐ型）のボディ領域３を形成する。ボディ領域３のキャリア濃度は例えば１×１０１８ｃｍ－３であり、厚さは例えば１．２μｍである。ボディ領域３は、例えば、上記方法で得られたｎ型のＳｉＣ層２に、ｐ型のドーパントをイオン注入することによって得られる。ｐ型のドーパントには、例えばアルミニウム（Ａｌ）イオン等を用いてもよい。ＳｉＣ層２のうち、ボディ領域３が形成された部分を除く領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｎ型のＳｉＣ層２の上に、ｐ型ドーパントであるトリメチルアルミニウム（ＴＭＡ）等を供給しながら、炭化珪素をエピタキシャル成長させることにより形成してもよい。
　続いて、ボディ領域３の上部に、ｎ型のソース領域４を選択的に形成する。ソース領域４のキャリア濃度は例えば５×１０１９ｃｍ－３であり、厚さは例えば０．２μｍである。ソース領域４は、例えば、ＳｉＣ層２の上に形成された酸化シリコン又はポリシリコン等からなるマスク膜（図示せず）を用いて、ｎ型のドーパントであるＮイオン等をボディ領域３に注入することによって得られる。
　イオン注入を行った後、例えば、不活性ガス雰囲気中、１７００℃の温度で３０分程度のアニール処理を行なう。このアニール処理により、ボディ領域３及びソース領域４に注入された不純物イオンが活性化される。なお、ボディ領域３は、ｐ型の不純物を高濃度で含むコンタクト領域を含んでいてもよい。
　次に、図２Ｂに示すように、ＳｉＣ層２にトレンチ５を形成する。ここでは、トレンチ５を、ソース領域４及びボディ領域３を貫通して、ドリフト領域２ｄにトレンチ５の底部が達するように形成する。
　具体的には、まず、リソグラフィ法及びエッチング法により、例えばプラズマ酸化膜等からなり、ソース領域４の上にトレンチ形成用の開口パターンを有するマスク膜（図示せず）を形成する。このマスク膜を用いて、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。これにより、ＳｉＣ層２に、例えば深さが１．５μｍで且つ幅が１μｍのトレンチ５が形成される。トレンチ５の側壁のうちチャネル面となる部分は、例えば基板１のオフ方向と垂直に交差するように配置されてもよい。実施形態１では、基板１の法線方向から見て、ストライプ形状（長方形状）を有するトレンチ５を形成する。トレンチ５の側面のうち長軸方向に延びる２つの側面５ｓ（Ｌ）、５ｓ（Ｒ）は、オフ方向と垂直に交差するように配置される。これらの側面のうちオフ角上流側の面を第１の側壁部５ｓ（Ｌ）、オフ角下流側の面を第２の側壁部５ｓ（Ｒ）とする。ここでは、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は｛１１－２０｝面に近い面で構成される。
　図２Ｂに示す例では、トレンチ５の側壁は、基板１の主面に対して上方に広がる順テーパ形状を有する。一例として、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）の各々の基板１の主面１ｓに対するテーパ角αを、８５°とする。
　なお、トレンチ５の側壁は、順テーパ形状を有していなくてもよい。トレンチ５の側壁は、基板１の主面に対して垂直であってもよいし、下方に広がる逆テーパ形状を有していてもよい。また、図１０Ｂを参照しながら前述したように、基板１のオフ方向が＜１－１００＞方向の場合は、トレンチ５の側壁が｛１－１００｝面で構成される側面（側壁部）を含むように、トレンチ５を配置してもよい。
　次に、図３Ａに示すように、トレンチ５の上部コーナー部５Ｔおよび下部コーナー部５Ｂを、丸みを帯びたラウンド形状に変形させる。ここでは、ＳｉＣ層２に対してアニール処理を行う。アニール処理により、トレンチ５の上部コーナー部５Ｔ及び下部コーナー部５Ｂを構成する炭化珪素（ＳｉＣ）の一部が表面拡散し、上部コーナー部５Ｔおよび下部コーナー部５Ｂがラウンド化される。上部コーナー部５Ｔおよび下部コーナー部５Ｂをラウンド化させることにより、後で説明するゲート電極の埋め込み性を向上させることができる。
　具体的には、例えば、ソース領域４、ボディ領域３及びドリフト領域２ｄを含むＳｉＣ層２が形成された基板１に対し、アルゴンガス（Ａｒ）雰囲気で、温度が１５５０℃、圧力が２００ｈＰａの条件下においてアニール処理を行なう。アニール時間は、例えば１６分間とする。また、この工程は次のエピタキシャル層を形成する直前に、ＣＶＤ装置を用いて連続的に実施してもよい。
　なお、図示していないが、アニール条件を最適に調整することにより、トレンチ５の側壁の角度も矯正することができる。これにより、トレンチ５の側壁のうちチャネル面となる２つの側面（第１および第２の側壁部）の少なくとも一方に、｛１１－２０｝ジャスト面を得ることができる。なお、この例では、第１の側壁部が｛１１－２０｝ジャスト面を含む。
　次に、図３Ｂに示すように、トレンチ５の第１および第２の側壁部上５ｓ（Ｌ）、５ｓ（Ｒ）と、トレンチ５に隣接する領域における前記ソース領域の主面４ｓ（Ｌ）、４ｓ（Ｒ）とを覆うように、エピタキシャル層１２を形成する。
　実施形態１では、エピタキシャル層１２を形成するためのエピタキシャル成長条件を最適に調整することで、トレンチ５のオフ角下流側における｛０００１｝ファセットの発生を抑制する。これにより、トレンチ５のオフ角下流側とオフ角上流側とのエピタキシャル層１２の厚さのばらつきを抑制できる。具体的には、トレンチ隣接領域において、ソース領域４の主面のうちトレンチ５のオフ角上流側に位置する第１部分４ｓ（Ｌ）上におけるエピタキシャル層１２の厚さＴＬと、トレンチ５のオフ角下流側に位置する第２部分４ｓ（Ｒ）上におけるエピタキシャル層１２の厚さＴＲとの差の絶対値が、ソース領域４の厚さ未満となるような条件で、エピタキシャル層１２を形成する。「ソース領域４の主面」は、ソース領域４の上面のうちＳｉＣ層２の主面に位置する部分を指す。ソース領域４の主面における第１導電型の不純物濃度は、例えば１×１０１９ｃｍ－３以上である。
　ここでは、化学気相成長（ＣＶＤ）装置を用い、ＳｉＣ層２の主面上に、３μｍ／ｈｒ以下、より好ましくは１．５μｍ／ｈｒ以下の低い成長速度でエピタキシャル膜を成長させる。この成長速度は、ＳｉＣ層２の主面上における成長速度の平均値とする。具体的には、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスを原料ガスとして用いる。例えば、モノシランガスを５ｓｃｃｍ以上３０ｓｃｃｍ未満の流量で、プロパンガスを２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で、ＳｉＣ層２上に供給し、エピタキシャル成長を行う。成長温度を例えば１４００℃以上且つ１５５０℃以下、成長圧力を例えば１０～２５０ｈＰａに設定する。また、Ｃ／Ｓｉ比（供給する原料ガスのＣ原子数とＳｉ原子数との比）を例えば０．８～１．２に設定してもよい。Ｈ／Ｓｉ比（供給する原料ガスのＨ原子数とＳｉ原子数との比）を１０００～１０００００に設定してもよい。
　モノシランガスおよびプロパンガスなどの原料供給流量を、ＳｉＣ層２を形成する際の供給流量よりも小さく設定することにより、成長速度を抑えることができる。ここではモノシランガスおよびプロパンガスの供給流量を上記範囲内に設定することにより、成長速度を例えば３μｍ／ｈｒ以下に抑制できる。
　｛０００１｝ファセット面の発生を促進させる要因の１つとして、ステップバンチングの発生が考えられる。ステップバンチングは、基板表面への過剰な原料供給によって発生しやすい。過剰に原料があるとステップまで達する前にＳｉＣを形成するため、ステップフローではなく、２次元核成長になりやすいからである。よって、原料供給量を小さくし、成長速度を例えば３μｍ／ｈｒ以下に抑えることにより、｛０００１｝ファセットを低減することが可能になる。
　また、ステップバンチングは成長温度が高いと発生しやすい。ステップバンチングの発生を抑制するためには、成長温度を例えば１５５０℃以下に設定することが好ましい。なお、成長温度が低すぎると、多結晶ＳｉＣが発生しパーティクルが増加する場合がある。このため、成長温度を例えば１４００℃以上に設定することが好ましい。
　ステップバンチングの発生をさらに抑制するためには、表面拡散を促進させることも有効である。成長圧力を低く（例えば１０ｈＰａ以上２５０ｈＰａ以下）設定することにより、表面拡散を促進し、ステップバンチングを抑え、｛０００１｝ファセットを低減することが可能になる。
　次に、図４Ａに示すように、トレンチ５内にゲート絶縁膜８を形成する。ゲート絶縁膜８は、少なくともトレンチ５の側壁上に形成されたエピタキシャル層１２を覆うように形成される。
　ゲート絶縁膜８の形成は、例えば次のようにして行う。まず、トレンチ５を有する基板１を洗浄する。その後、例えば、基板１を熱酸化炉に入れて、ドライ酸化雰囲気中、１２００℃の温度で０．５時間の熱酸化処理を行なう。これにより、ゲート絶縁膜８として、ボディ領域３の上面及びソース領域４の上面からトレンチ５の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜８は、化学気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
　次に、図４Ｂに示すように、トレンチ５の内部に、ゲート絶縁膜８を介して埋め込むようにゲート電極９を形成する。
　ゲート電極９の形成は、例えば次のようにして行う。まず、ＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　ＣＶＤ）法により、ゲート絶縁膜８が形成されたウエハ上の全面に、リン（Ｐ）がドープされたポリシリコン膜を、例えば１０００ｎｍの厚さに堆積する。続いて、例えば不活性ガス雰囲気で、１０００℃の温度で且つ６０秒間の急速アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ：ＲＴＡ）処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜（図示せず）を形成する。続いて、ＲＩＥ法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９は、少なくともトレンチ５におけるボディ領域３と対向する領域に形成されていればよく、図４Ｂに示す形状に限られない。例えば、トレンチ５の内部の全体に埋め込まれていなくてもよい。
　次に、図５Ａに示すように、ゲート電極９から間隔をおき、且つボディ領域３及びソース領域４と接するように導電膜１０Ａを形成する。導電膜１０Ａは、ＳｉＣ層２の上にボディ領域３とソース領域４とに跨るように配置される。
　具体的には、まず、ＣＶＤ法等により、層間絶縁膜（図示せず）をＳｉＣ層２及びゲート電極９を覆うように形成する。続いて、リソグラフィ法及びエッチング法により、層間絶縁膜に、ソース領域４とボディ領域３との境界部分を含むＳｉＣ層の表面を露出する開口部を設ける。その後、スパッタ法等により、層間絶縁膜に設けられた開口部に、例えば導電膜１０Ａを形成する。導電膜１０Ａは、Ｔｉ、Ｎｉ等の金属（第１の金属）を含む金属膜であってもよい。
　次に、図５Ｂに示すように、導電膜１０Ａに含まれる金属をシリサイド化させることにより、合金層１０ａを含むソース電極１０を形成する。
　シリサイド化の方法としては、例えば、不活性ガス雰囲気で且つ９５０℃の温度下において、１分程度のアニール処理を行なう。これにより、導電膜１０Ａの第１の金属と、エピタキシャル層１２およびソース領域４における炭化珪素とが反応し、合金層１０ａが形成される。導電膜１０Ａのうち炭化珪素と反応しなかった部分は、金属層１０ｂとして残ってもよい。このとき、合金層１０ａがソース領域４に達しなかったり、合金層１０ａがソース領域４の下面よりも下方まで達すると、ソース領域４とソース電極１０とのコンタクト抵抗成分が増加する。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方で、合金層１０ａの底部がソース領域４内にとどまるように、アニール処理の温度および処理時間を適宜調整する。
　実施形態１では、トレンチ５のオフ角上流側およびオフ角下流側でエピタキシャル層１２の厚さの差が小さく抑えられている。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方で、合金層１０ａの底部をソース領域４内に位置させることが容易となる。なお、未反応の金属層１０ｂは、シリサイド化の後の工程でエッチングによって除去してもかまわない。
　続いて、図６に示すように、基板１の主面と反対側の裏面上に、例えばＴｉ、Ｎｉ等からなる導電膜を形成し、必要に応じてアニール処理を行う。これにより、ドレイン電極１１を得る。なお、ソース電極１０とドレイン電極１１との形成順序は特に問われない。
　以上により、トレンチ型ＭＩＳＦＥＴである半導体装置１００を得ることができる。
　実施形態１に係る製造方法によると、エピタキシャル層１２の成長条件を調整することにより、トレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制できる。これにより、ソース領域４の主面上におけるエピタキシャル層１２の厚さのばらつきを低減させることができる。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方において、ソース電極１０（Ｌ）、１０（Ｒ）の合金層の底部をソース領域４内にとどまるように形成することが可能となる。従って、オン抵抗が小さく、大電流を流すことができるトレンチ型ＭＩＳＦＥＴを製造することができる。また、トレンチ５の側壁上におけるエピタキシャル層１２の厚さのばらつきを低減できるので、ゲート閾値電圧のばらつきを抑制できる。
　（第１変形例）
　以下、図７Ａ及び図７Ｂを参照しながら、実施形態１の第１変形例に係る半導体装置を説明する。図７Ａ及び図７Ｂでは、半導体装置１００と同様の構成要素には同一の参照符号を付し、その説明を省略する。
　図７Ａに示すように、本変形例の半導体装置２００では、エピタキシャル層１２は、トレンチ５の上部コーナー部５Ｔ上で、基板１の主面１ｓ及びトレンチの側壁を構成する面とは異なる結晶方位を有するファセット面ｆ１、ｆ２を有している。その他の構成は、図１Ａ、図１Ｂに示す半導体装置１００の構成と同様である。
　トレンチ５の上部コーナー部５Ｔは、トレンチ５の第１の側壁部５ｓ（Ｌ）とソース領域４の第１部分４ｓ（Ｌ）との間に位置する接続部分５Ｔ（Ｌ）（以下、「第１上部コーナー部」と称する）、第２の側壁部５ｓ（Ｒ）とソース領域４の第２部分４ｓ（Ｒ）との間に位置する接続部分５Ｔ（Ｒ）（以下、「第２上部コーナー部と称する。」とを含んでいる。エピタキシャル層１２は、第１上部コーナー部５Ｔ（Ｌ）上および第２上部コーナー部５Ｔ（Ｒ）上において、｛０００１｝面、および、トレンチ５の第１および第２の側壁部５ｓ（Ｌ）のいずれとも異なる結晶方位を有するファセット面ｆ１、ｆ２を含んでもよい。ファセット面ｆ１、ｆ２としては、例えば｛０－３３－８｝面などが挙げられる。トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）上にファセット面ｆ１、ｆ２を形成することにより、第１上部コーナー部５Ｔ（Ｌ）上および第２上部コーナー部５Ｔ（Ｒ）上において、ゲート酸化膜の信頼性を向上できる。また、トレンチ５内部へのゲート電極の埋め込みを良好に行うことが可能となる。
　半導体装置２００は、図２Ａ～図６を参照しながら前述した半導体装置１００の製造方法と同様の方法で製造され得る。ただし、エピタキシャル層１２が例えば１．５μｍ／ｈｒ以下の低い成長速度で形成されるように、エピタキシャル層１２の成長条件を調整する。これにより、トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）上にファセット面ｆ１、ｆ２を有するエピタキシャル層１２が形成され得る。具体的には、図４Ａ、図４Ｂを参照しながら前述した成長条件と比べて、原料供給量を小さく設定することにより、成長速度を１．５μｍ／ｈｒ以下に抑えることができる。ここでは、例えば、モノシランガスの流量を５ｓｃｃｍ以上１５ｓｃｃｍ以下、プロパンガスの流量を２ｓｃｃｍ以上６ｓｃｃｍ以下に設定する。また、成長温度および成長圧力をより低く設定してもよい。例えば、成長温度を１４００℃以上１５００℃以下、成長圧力を５ｈＰａ以上１５０ｈＰａ以下に設定する。これにより、｛０００１｝ファセットの発生を抑えるとともに、ファセット面ｆ１、ｆ２の形成が促進され得る。
　エピタキシャル層１２の形成前に、トレンチ５のコーナー部をラウンド形状にするためのアニール工程の有無にかかわらず、トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）に、基板１の主面及びトレンチ５の側壁を構成する面とは異なる結晶方位を有するファセット面ｆ１、ｆ２を形成することが可能である。このため、エピタキシャル層１２を形成する前のアニール工程を省いてもよい。
　ファセット面ｆ１、ｆ２を有するエピタキシャル層１２が形成される場合、ＳｉＣ層２の主面上に｛０００１｝ファセット面Ｆはほとんど発生しなくなる。従って、ソース領域主面上におけるエピタキシャル層１２の厚さの、トレンチ５のオフ角下流側とオフ角上流側との差の絶対値（｜ＴＬ－ＴＲ｜）をより小さく抑えることが可能になる。｜ＴＬ－ＴＲ｜は例えばソース領域４の厚さＴＳの１／２以下である。また、｜ＴＬ－ＴＲ｜をより小さくすることで、ＳｉＣ層２の主面上でエピタキシャル成長中に消費される原料の量が、トレンチ５のオフ角上流およびオフ角下流で略同等になる。これにより、トレンチ５の第１の側壁部５ｓ（Ｌ）および第２の側壁部５ｓ（Ｒ）に到達する原料の濃度が略同等になるので、これらの側壁部上におけるエピタキシャル層１２の厚さのばらつきも低減できる。具体的には、エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上の厚さＣ１と第２の側壁部５ｓ（Ｒ）上の厚さＣ２とは、例えば０．９≦Ｃ１／Ｃ２≦１．１の関係を満足する。これにより、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきをさらに小さくすることができる。
　（実施例および比較例）
　前述したように、本発明者らは、オフ角を有する基板１に形成したトレンチ５に対してエピタキシャル膜を成長させる際に、エピタキシャル膜を低速で成長させることよって、トレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制できることを見出した。以下、図面を参照しながら、エピタキシャル膜の成長条件と｛０００１｝ファセット面Ｆの発生との関係を説明する。
　図８Ａ～図８Ｃは、トレンチ５を有するＳｉＣ基板の断面の走査型電子顕微鏡像を示す図であり、（ａ）はエピタキシャル膜形成前、（ｂ）はエピタキシャル膜１２Ａ形成後（比較例）、（ｃ）はエピタキシャル膜１２Ｂ形成後（実施例）のトレンチ形状を示す。
　ここでは、基板として、オフ方向が＜１１－２０＞方向であり、４°のオフ角θを有する｛０００１｝Ｓｉ（シリコン）面を主面とする４Ｈ－ＳｉＣ基板を用いた。ＳｉＣ基板には、第１および第２の側壁部が｛１１－２０｝面となるように、トレンチ５を形成した。この後、アルゴン（Ａｒ）雰囲気中、１５５０℃の温度、及び２００ｈＰａの圧力で、２分間のアニール処理を施した。図８Ａは、この状態のトレンチ５の断面ＳＥＭ像である。
　図８Ａから分かるように、基板主面において、トレンチ５の右側にステップバンチング発生による若干のファセットが見られるものの、ほとんど｛０００１｝ファセット面は形成されていない。
　続いて、図８Ａで示したトレンチ５に対して、成長速度３．６μｍ／ｈｒでエピタキシャル膜１２Ａを成長させた（比較例）。具体的なエピタキシャル成長条件として、モノシラン（ＳｉＨ４）ガス流量を３０ｓｃｃｍ、プロパン（Ｃ３Ｈ８）ガス流量を１２ｓｃｃｍ、温度を１５５０℃、圧力を２００ｈＰａに設定した。
　図８Ｂは、エピタキシャル膜１２Ａが形成されたトレンチ５の断面ＳＥＭ像を示す。図中の破線は、エピタキシャル膜１２Ａを成長させる前のトレンチ５の表面形状を表したものである。
　図８Ｂから分かるように、トレンチ５に隣接する基板の主面には｛０００１｝ファセット面Ｆが発生し、この結果、トレンチ形状が左右非対称になっている。また、基板主面上におけるエピタキシャル膜１２Ａの厚さが、トレンチ５のオフ角上流側およびオフ角下流側で大きくばらついていることが確認できる。この例では、厚さの差の絶対値（｜ＴＬ－ＴＲ｜）は、０．２μｍである。また、トレンチ５の側壁上におけるエピタキシャル膜１２Ａの厚さも、トレンチ５のオフ角上流側およびオフ角下流側で大きくばらついている。この例では、厚さの比Ｃ１／Ｃ２は、１．２５である。
　続いて、図８Ａで示したトレンチ５に対して、成長速度１．２μｍ／ｈｒでエピタキシャル膜１２Ｂを成長させた（実施例）。具体的なエピタキシャル成長条件として、モノシラン（ＳｉＨ４）ガス流量を１０ｓｃｃｍ、プロパン（Ｃ３Ｈ８）ガス流量を４ｓｃｃｍ、温度を１５５０℃、圧力を２００ｈＰａに設定した。
　図８Ｃは、エピタキシャル膜１２Ｂが形成されたトレンチ５の断面ＳＥＭ像を示す。図中の破線は、エピタキシャル膜１２Ｂを成長させる前のトレンチ５の表面形状を表したものである。
　図８Ｃから、トレンチ５に隣接する基板の主面には｛０００１｝ファセット面は発生していないことが分かる。また、基板主面上におけるエピタキシャル膜１２Ｂの厚さは、トレンチ５のオフ角上流側およびオフ角下流側で略均一であることが確認できる。トレンチ５の側壁上におけるエピタキシャル膜１２Ｂの厚さも、トレンチ５のオフ角上流側およびオフ角下流側で略均一である。さらに、トレンチ５の上部コーナー部には｛０００１｝面および｛１１－２０｝面のいずれとも異なる結晶方位を有するファセット面ｆ１、ｆ２が形成されていることが確認できる。
　以上の結果から、エピタキシャル膜の成長速度が小さいほど、トレンチに隣接する基板の主面における｛０００１｝ファセット面Ｆの発生を抑制できることが確認された。実験を繰り返した結果、成長速度３μｍ／ｈｒ以下で｛０００１｝ファセット面Ｆの発生が緩和されはじめ、成長速度１．５μｍ／ｈｒ以下では｛０００１｝ファセット面Ｆはほとんど発生しないことも確認された。
　なお、実施形態１及びその変形例に係る各半導体装置では、導電型がｎ型、すなわち、キャリアが電子であるｎ型のＭＩＳＦＥＴとして説明したが、ｎ型に限られず、キャリアが正孔であるｐ型のＭＩＳＦＥＴとしてもよい。この場合には、本明細書において、第１導電型をｐ型と読み替え、第２導電型をｎ型と読み替えればよい。
　実施形態１及びその変形例に係る各半導体装置は、ＳｉＣ層とゲート電極との間にゲート絶縁膜を設けたＭＩＳＦＥＴ構造としたが、該ゲート絶縁膜を設けないＭＥＳＦＥＴ構造としてもよい。
　以上に説明した実施形態１及び変形例のいずれにおいても、基板とその上に形成する半導体層（ドリフト領域）とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、上述したトレンチ型ＭＩＳＦＥＴにおけるソース電極１０、ドレイン電極１１及びソース領域４は、それぞれ順に、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。
　従って、実施形態１に係る半導体装置等において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト領域との間に、ｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間に、ｐ型のバッファ層を配置してもよい。
　実施形態１及びその変形例においては、複数のユニットセルが並列に配列されている例を示したが、ユニットセルはどのように配置されていてもよい。
　実施形態１及びその変形例においては、各トレンチの平面形状を長方形状とし、複数のトレンチの長辺が互いに平行となるようにユニットセルを配置した。但し、トレンチの平面形状はこれに限られない。例えば、平面正方形状のトレンチであってもよい。この場合、トレンチの幅方向としては、いずれか一辺に沿う方向を考えればよい。
　実施形態１及びその変形例においては、基板が４Ｈ－ＳｉＣからなり、｛０００１｝Ｓｉ面を主面とし、該主面上にＳｉＣ層が形成される例を示した。しかし、｛０００－１｝Ｃ面上にＳｉＣ層を形成し、｛０００１｝Ｓｉ面にドレイン電極を形成してもよい。また、基板の主面における面方位を他の結晶面としてもよく、上記のＳｉ面又はＣ面の任意のオフカット面を基板の主面としてもよい。さらに、他のポリタイプのＳｉＣ基板を用いることも可能である。
　また、｛０００１｝ファセット面の抑制できるエピタキシャル成長条件を適用することにより、リソグラフィ用にドライエッチング等で形成したアライメントマーク用トレンチがエピタキシャル層の形成工程で形状が崩れることも防止でき、リソグラフィ工程の重ね合わせ精度が低下することも防止できるため、加工精度の良いトランジスタを作製することもできる。
　さらに、上記では炭化珪素を用いた半導体装置を例に説明したが、炭化珪素以外の他の半導体（例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体）を用いた半導体装置にも適用され得る。
　（実施形態２）
　前述した｛０００１｝ファセット面の抑制できるエピタキシャル成長条件は、トレンチ型ＭＩＳＦＥＴのデバイス領域だけではなく、トレンチ型デバイスやプレーナ型デバイスの製造工程に用いられるリソグラフィ用アライメントマークに対して適用することで、さらなる効果が得られる。
　具体的に説明すると、デバイス製造工程初期において、ウエハ表面にはリソグラフィ工程用アライメントマークとして段差（例えばトレンチや突起）が加工されるが、デバイスのチャネル領域へのエピタキシャル層の形成工程においてアライメントマークにもエピタキシャル層が形成されることによってアライメントマークの形状が崩れて、しばしばアライメントずれのトラブルを発生してしまう。しかしながら、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）を適用することでアライメントマーク形状が崩れることを抑制できるため、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することができる。それにより、デバイス集積度を向上できるため、デバイス性能改善や歩留り向上が可能となる。
　図１４Ａは、ウエハ表面に加工されたトレンチに対して、従来のエピタキシャル成長条件で成長した場合のウエハ表面の金属顕微鏡像を示す図である。この図を見てわかるように、トレンチの右側近傍に大きいファセットＦが発生しており、トレンチ形状は左右非対称に崩れている。同様に、アライメント用トレンチにもファセットＦが発生するため、ステッパーなどの露光装置を用いたリソグラフィのアライメント精度が悪化する。
　一方で、図１４Ｂは、ウエハ表面に加工されたトレンチに対して、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）で成長した場合のウエハ表面の金属顕微鏡像を示す図である。この図を見てわかるように、トレンチ近傍にはファセットがほとんど発生しておらず、トレンチ形状は崩れていない。これにより、リソグラフィのアライメント精度が確保することができる。
　＜半導体装置の構造＞
　以下、図１５Ａ、図１５Ｂ、１５Ｃ及び図１５Ｄを参照しながら、炭化珪素半導体装置を例に、実施形態２の半導体装置を説明する。デバイス構造は、アライメント用トレンチを有するプレーナ型ＭＩＳＦＥＴを例として説明する。
　半導体装置３００は、ＳｉＣ半導体を用いて形成された、プレーナゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。半導体装置３００は、典型的には、複数のユニットセルを有している。
　図１５Ａは、半導体装置３００における１つのユニットセルを例示する模式的な断面図である。図１５Ｃは、半導体装置３００における複数のユニットセルが配置された構成の一例を示す模式的な平面図である。図１５Ａは、図１５ＣにおけるＩａ－Ｉａ’線に沿った断面を示している。
　図１５Ｂは、ウエハ表面上に加工されたリソグラフィ工程用アライメントマークとして用いる段差（ここでは例えばトレンチとする）の断面図である。図１５Ｄは、ＳｉＣウエハ３１０表面上に配置した少なくとも半導体装置３００を含むデバイス領域３２０と、デバイス領域３２０間に配置されたリソグラフィ用アライメントマーク領域３３０の構成の一例を示す模式的な平面図である。図１５Ｂは、図１５ＤにおけるＩｂ－Ｉｂ’線に沿った断面を示している。
　ここでは、ユニットセルの平面形状は正方形状としているが、ユニットセルの平面形状は、正方形状に限られず長方形状であってもよい。また、他の多角形状、円形状等であってもよい。さらに、ユニットセルの数も特に限定されない。
　また、リソグラフィ用アライメントマークは複数形成されていても良く、表面形状も正方形や長方形、さらには多角形や円形であっても良い。断面形状はトレンチ（溝）であっても突起であっても良い。
　半導体装置３００およびアライメントマーク領域３３０は、｛０００１｝面からオフ方向に傾斜した主面１ｓを有する基板１と、基板１の主面１ｓ上に配置された半導体層２とを備える。実施形態２では、例えば、基板１は炭化珪素基板、半導体層２は炭化珪素（ＳｉＣ）層である。アライメントマーク領域３３０には、トレンチ５が形成されている。
　基板１として、第１導電型（ｎ型）のＳｉＣからなる基板（単に、ＳｉＣ基板とも呼ぶ。）を用いることができる。基板１の内部に付した破線は、｛０００１｝ジャスト面を表している。基板の主面と｛０００１｝ジャスト面とは角度θ（オフ角）をなす。基板１の主面１ｓは、例えばオフ角θを有する｛０００１｝Ｓｉ（シリコン）面である。なお、基板１は、｛０００１｝面とオフ角θを有する面を主面とする基板であればよく、Ｃ（炭素）面を主面とするＳｉＣ基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、例えば｛０００１｝面に対して、オフ方向が＜１１－２０＞方向で且つオフ角が４°の４Ｈ－ＳｉＣ基板を用いてもよい。オフ方向は上記に限定されず、＜１－１００＞方向でもよく、オフ角は８°又は２°でもよく、また、これ以外の角度であってもよい。
　ＳｉＣ層２は、例えば、基板１の主面上にエピタキシャル成長により形成されたエピタキシャル層である。なお、ＳｉＣ層２はエピタキシャル層に限定されない。
　ＳｉＣ層２は、第１導電型のドリフト領域２ｄと、第２導電型のボディ領域３と、第１導電型のソース領域４と、を有している。ドリフト領域２ｄの不純物濃度は、基板１の不純物濃度よりも低く設定されている。ボディ領域３は、ドリフト領域２ｄの上に配置されている。ボディ領域３はＳｉＣ層２の上面に接するように形成されていてもよい。ソース領域４は、ボディ領域３の上に位置し、ＳｉＣ層２の上面に接している。ソース領域４はボディ領域３の内部（例えば表面領域の一部）に配置されてもよい。ここでは、第１導電型はｎ型、第２導電型はｐ型とする。なお、第１導電型がｐ型、第２導電型がｎ型であってもよい。
　図１５Ａに示した例では、ソース領域４の下面及び側面は、ボディ領域３に囲まれている。ボディ領域３は、例えば、ＳｉＣ層２にｐ型の不純物イオンを注入することによって形成され、ソース領域４は、例えば、ＳｉＣ層２にｎ型の不純物イオンを注入することによって形成され得る。
　図１５Ｂに示した例では、アライメントマークとして形成されたトレンチ５は、ドリフト領域２ｄ内に位置する底部と側壁とを有しているが、トレンチ５の深さはステッパーなどの露光装置で認識できるのであれば、特にトレンチ深さに制限はなく基板１まで達していても良い。トレンチ側壁の角度はできるだけ垂直に近い方が好ましく、８０～９０°がより好ましい。また、トレンチは順テーパとなっているが逆テーパでもよい。
　図１５Ａに示すように、半導体装置３００のドリフト領域２ｄ、ボディ領域３、ソース領域４の主面の一部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２は、例えば、第１導電型（ｎ型）のＳｉＣエピタキシャル層である。また、図１５Ｂに示すように、アライメントマーク領域３３０のドリフト領域２ｄの主面上とトレンチ５の内部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２によるアライメントマーク領域の左右非対称性は抑制されており、左右対称となっている。トレンチ５の中心線（１点鎖線）からトレンチのオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、トレンチ５の中心線（１点鎖線）からトレンチのオフ角下流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ－ＷＲ｜は１μｍ以下であることが好ましく、より好ましくは０．５μｍ以下、さらに好ましくは０．２μｍ以下が好ましい。
　半導体装置３００のドリフト領域２ｄ、ボディ領域３、ソース領域４の主面の一部に形成されたエピタキシャル層１２の表面にはゲート絶縁膜８が形成されている。ＭＩＳＦＥＴの場合、ボディ領域３の主面上において、エピタキシャル層１２とゲート絶縁膜８との界面（ＭＩＳ界面）の近傍領域が「チャネル領域」となる。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜等のいわゆる熱酸化膜であってもよく、また、堆積絶縁膜であってもよい。
　ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート電極９は、ゲート絶縁膜８のうち少なくともボディ領域３上に位置する部分を覆うように形成されていればよい。ゲート電極９とＳｉＣ層２とは、ゲート絶縁膜８によって絶縁されている。
　ＳｉＣ層２の上には、ボディ領域３及びソース領域４の両方と接するように、ボディ領域３及びソース領域４に対して共通の電位を印加するソース電極１０が配置されている。ソース電極１０は、ＳｉＣ層２と接する合金層１０ａを含む。
　基板１におけるＳｉＣ層２と反対側の面（裏面）上には、ドレイン電極１１が配置されている。
　半導体装置３００は、チャネル層（エピタキシャル層１２）を備えるので、蓄積型ＭＩＳＦＥＴと呼ばれる。蓄積型ＭＩＳＦＥＴの動作は、チャネル層を備えないＭＩＳＦＥＴ（反転型ＭＩＳＦＥＴ）の動作と一部異なる。例えば、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されるオフ状態では、チャネル層とボディ領域３とのｐｎ接合によりチャネル層が空乏化した空乏状態となるので、電流が流れない（オフ状態）。また、ゲート電極９に閾値電圧以上のバイアス電圧が印加されるオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので、電流が流れる（オン状態）。
　実施形態２の半導体装置３００では、上述したように、エピタキシャル層によるアライメントマーク領域の左右非対称性は抑制されているため、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することが容易となる。
　実施形態２の半導体装置の製造方法を、図面を参照しながら、より具体的に説明する。
　＜実施の形態２の半導体装置の製造方法＞
　以下、図面を参照しながら、本実施の形態２に係る半導体装置３００の製造方法の一例を説明する。
　図１６Ａ～図１９Ｄは、半導体装置３００の製造方法の一例を説明するための工程断面図である。図１６Ａ～図１９Ｄにおいて、図１６Ａは半導体装置３００における１つのユニットセル（ここではＭＩＳトランジスタ）を例示する模式的な断面図であり、図１６Ｂはウエハ表面上に加工されたリソグラフィ工程用アライメントマークを例示する模式的な断面図である。
　まず、図１６Ａおよび図１６Ｂに示すように、オフ角θを有する基板１の主面１ｓ上に、ドリフト領域２ｄを形成し、リソグラフィ工程用アライメントマークのトレンチ５を形成する。
　基板１として、例えば、｛０００１｝面から４°のオフ角θを有する第１導電型（ｎ型）の４Ｈ－ＳｉＣ基板を用いる。オフ方向は、例えば＜１１－２０＞方向とする。
　ＳｉＣ層２は、次のようにして形成される。まず、基板１の主面１ｓの上に、エピタキシャル成長が可能な、例えば化学気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のＳｉＣ層２を形成する。ＳｉＣ層２のキャリア濃度は例えば８×１０１５ｃｍ－３であり、厚さは例えば１２μｍである。ｎ型のドーパントには、例えば窒素（Ｎ）イオンを用いることができる。
　ここでは、ＳｉＣ層２をエピタキシャル成長により形成する。エピタキシャル成長の条件は特に限定しないが、一般的には、成長速度が５μｍ以上１０μｍ以下となるような条件に設定される。例えば、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスをそれぞれ３０ｓｃｃｍ以上６０ｓｃｃｍ以下ほど供給し、Ｃ／Ｓｉ比（供給ガスのＣ原子数とＳｉ原子数の比）を例えば１．０以上１．８以下となるように設定する。成長圧力を１００ｈＰａ以上３００ｈＰａ以下とする。基板温度は、例えば１５００℃以上１６５０℃以下に設定される。
　アライメントマークのトレンチ５は、リソグラフィ法及びエッチング法により、例えばフォトレジストあるいはＳｉＯ２膜などのアライメントマーク形成用の開口パターンを有すマスク膜（図示せず）を用いて、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。これにより、ドリフト領域２ｄに、例えば深さが１．０μｍのトレンチ５が形成される。深さはこれより深くても浅くても良いが、露光装置などで検出する際のコントラストやエッチング処理時間を考慮すると０．４～２．０μｍ程度が好ましい。アライメントマークの表面形状は露光装置（例えばステッパー）の仕様に合わせて適宜調整すればよい。
　次に、図１６Ｃおよび図１６Ｄに示すように、オフ角θを有する基板１の主面１ｓ上のドリフト領域２ｄに、ボディ領域３及びソース領域４を含むＳｉＣ層２をイオン注入により形成する。このとき、アライメントマークおよびその周辺にはイオン注入してもしなくても良い。
　ボディ領域３のキャリア濃度は例えば１×１０１８ｃｍ－３であり、厚さは例えば１．２μｍである。ボディ領域３は、例えば、上記方法で得られたｎ型のＳｉＣ層２に、ｐ型のドーパントをイオン注入することによって得られる。ｐ型のドーパントには、例えばアルミニウム（Ａｌ）イオン等を用いてもよい。ＳｉＣ層２のうち、ボディ領域３が形成された部分を除く領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｎ型のＳｉＣ層２の上に、ｐ型ドーパントであるトリメチルアルミニウム（ＴＭＡ）等を供給しながら、炭化珪素をエピタキシャル成長させることにより形成してもよい。
　続いて、ボディ領域３の上部に、ｎ型のソース領域４を選択的に形成する。ソース領域４のキャリア濃度は例えば５×１０１９ｃｍ－３であり、厚さは例えば０．２μｍである。ソース領域４は、例えば、ＳｉＣ層２の上に形成された酸化シリコン又はポリシリコン等からなるマスク膜（図示せず）を用いて、ｎ型のドーパントであるＮイオン等をボディ領域３に注入することによって得られる。
　イオン注入を行った後、例えば、不活性ガス雰囲気中、１７００℃の温度で３０分程度のアニール処理を行なう。このアニール処理により、ボディ領域３及びソース領域４に注入された不純物イオンが活性化される。なお、ボディ領域３は、ｐ型の不純物を高濃度で含むコンタクト領域を含んでいてもよい。
　次に、図１７Ａおよび図１７Ｂに示すように、ＳｉＣ層２の主面およびアライメントマークの表面に、エピタキシャル層１２を形成する。
　実施形態２では、エピタキシャル層１２を形成するためのエピタキシャル成長条件を最適に調整することで、アライメントマークのトレンチ５のオフ角下流側における｛０００１｝ファセットの発生を抑制することができ、アライメントマークが左右非対称に形状が崩れることを抑制することができる。
　ここでは、化学気相成長（ＣＶＤ）装置を用い、ＳｉＣ層２の主面上に、３μｍ／ｈｒ以下、より好ましくは１．５μｍ／ｈｒ以下の低い成長速度でエピタキシャル膜を成長させる。この成長速度は、ＳｉＣ層２の主面上における成長速度の平均値とする。具体的には、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスを用いる。例えば、モノシランガスを５ｓｃｃｍ以上３０ｓｃｃｍ未満の流量で、プロパンガスを２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で、ＳｉＣ層２上に供給し、エピタキシャル成長を行う。成長温度を例えば１４００℃以上且つ１５５０℃以下、成長圧力を例えば１０～２５０ｈＰａに設定する。また、Ｃ／Ｓｉ比（供給する原料ガスのＣ原子数とＳｉ原子数との比）を例えば０．８～１．２に設定してもよい。Ｈ／Ｓｉ比（供給する原料ガスのＨ原子数とＳｉ原子数との比）を１０００～１０００００に設定してもよい。
　モノシランガスおよびプロパンガスなどの原料供給流量を、ＳｉＣ層２を形成する際の供給流量よりも小さく設定することにより、成長速度を抑えることができる。ここではモノシランガスおよびプロパンガスの供給流量を上記範囲内に設定することにより、成長速度を例えば３μｍ／ｈｒ以下に抑制できる。
　｛０００１｝ファセット面の発生を促進させる要因の１つとして、ステップバンチングの発生が考えられる。ステップバンチングは、基板表面への過剰な原料供給によって発生しやすい。過剰に原料があるとステップまで達する前にＳｉＣを形成するため、ステップフローではなく、２次元核成長になりやすいからである。よって、原料供給量を小さくし、成長速度を例えば３μｍ／ｈｒ以下に抑えることにより、｛０００１｝ファセットを低減することが可能になる。
　また、ステップバンチングは成長温度が高いと発生しやすい。ステップバンチングの発生を抑制するためには、成長温度を例えば１５５０℃以下に設定することが好ましい。なお、成長温度が低すぎると、多結晶ＳｉＣが発生しパーティクルが増加する場合がある。このため、成長温度を例えば１４００℃以上に設定することが好ましい。
　ステップバンチングの発生をさらに抑制するためには、表面拡散を促進させることも有効である。成長圧力を低く（例えば１０ｈＰａ以上２５０ｈＰａ以下）設定することにより、表面拡散を促進し、ステップバンチングを抑え、｛０００１｝ファセットを低減することが可能になる。
　次に、図１７Ｃおよび図１７Ｄに示すように、エピタキシャル層１２の表面にゲート絶縁膜８を形成する。
　ゲート絶縁膜８の形成は、例えば次のようにして行う。まず、基板１を洗浄する。その後、例えば、基板１を熱酸化炉に入れて、ドライ酸化雰囲気中、１２００℃の温度で０．５時間の熱酸化処理を行なう。これにより、ゲート絶縁膜８として、ボディ領域３の上面及びソース領域４の上面からトレンチ５の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜８は、化学気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
　このとき、アライメントマークのトレンチ内部やその周辺にも酸化膜が形成されるが、除去しても特にかまわない。
　次に、図１８Ａおよび図１８Ｂに示すように、ゲート絶縁膜８上にゲート電極９を形成する。
　ゲート電極９の形成は、例えば次のようにして行う。まず、ＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　ＣＶＤ）法により、ゲート絶縁膜８が形成されたウエハ上の全面に、リン（Ｐ）がドープされたポリシリコン膜を、例えば１０００ｎｍの厚さに堆積する。続いて、例えば不活性ガス雰囲気で、１０００℃の温度で且つ６０秒間の急速アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ：ＲＴＡ）処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜（図示せず）を形成する。続いて、ＲＩＥ法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９は、少なくともボディ領域３と対向する領域に形成されていればよい。
　このリソグラフィ工程において、アライメントマークの形状が崩れていないため、リソグラフィ工程のアライメントずれを低減できるため、ゲート電極９を精度よく形成することができる。そのため、デバイス設計において、アライメントマージンを少なくすることができるため、デバイスの歩留りを確保でき、またデバイス集積度を高められることからデバイス性能を向上することができる。
　ポリシリコン膜はアライメントマーク領域にも形成されるが、エッチング除去してもよい（図では除去している）。あるいは、図１８Ｂに示すように、ポリシリコン膜で別のアライメントマーク９１を形成しても良い。
　次に、図１８Ｃおよび図１８Ｄに示すように、ゲート電極９から間隔をおき、ソース領域４と接するように導電膜１０Ａを形成する。導電膜１０Ａは、ボディ領域３と接するように形成されてもよい。導電膜１０Ａはアライメントマーク領域にも形成されるが、エッチング除去してもよい（図では除去している）。
　具体的には、まず、ＣＶＤ法等により、層間絶縁膜（図示せず）をＳｉＣ層２及びゲート電極９を覆うように形成する。続いて、リソグラフィ法及びエッチング法により、層間絶縁膜に、ソース領域４を含むＳｉＣ層の表面を露出する開口部を設ける。その後、スパッタ法等により、層間絶縁膜に設けられた開口部に、例えば導電膜１０Ａを形成する。導電膜１０Ａは、Ｔｉ、Ｎｉ等の金属（第１の金属）を含む金属膜であってもよい。
　次に、図１９Ａおよび図１９Ｂに示すように、導電膜１０Ａに含まれる金属をシリサイド化させることにより、合金層１０ａを含むソース電極１０を形成する。
　シリサイド化の方法としては、例えば、不活性ガス雰囲気で且つ９５０℃の温度下において、１分程度のアニール処理を行なう。これにより、導電膜１０Ａの第１の金属と、エピタキシャル層１２およびソース領域４における炭化珪素とが反応し、合金層１０ａが形成される。導電膜１０Ａのうち炭化珪素と反応しなかった部分は、金属層１０ｂとして残ってもよい。このとき、合金層１０ａがソース領域４に達しなかったり、合金層１０ａがソース領域４の下面よりも下方まで達すると、ソース領域４とソース電極１０とのコンタクト抵抗成分が増加する。このため、合金層１０ａの底部がソース領域４内にとどまるように、アニール処理の温度および処理時間を適宜調整する。
　なお、未反応の金属層１０ｂは、シリサイド化の後の工程でエッチングによって除去してもかまわない。
　続いて、図１９Ｃおよび図１９Ｄに示すように、基板１の主面と反対側の裏面上に、例えばＴｉ、Ｎｉ等からなる導電膜を形成し、必要に応じてアニール処理を行う。これにより、ドレイン電極１１を得る。なお、ソース電極１０とドレイン電極１１との形成順序は特に問われない。また、図１５Ｂのように、デバイス完成時において、アライメントマーク領域に形成されたゲート絶縁膜８やアライメントマーク９１を除去してあってもかまわない。
　以上により、プレーナ型ＭＩＳＦＥＴである半導体装置３００を得ることができる。
　実施形態２に係る製造方法によると、エピタキシャル層１２の成長条件を調整することにより、アライメントマークのトレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制し、アライメントマークの形状の崩れを抑制できる。これにより、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することができる。それにより、デバイス集積度を向上できるため、デバイス性能改善や歩留り向上が可能となる。
　本実施形態及びその変形例における構成部材の形状、大きさ、不純物濃度及び構成材料等の種々の構成要素は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。
　本開示に係る半導体装置及びその製造方法は、例えばトレンチゲート型構造を有する半導体装置、より具体的には、ＥＶ（Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）若しくはＨＥＶ（Ｈｙｂｒｉｄ　Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）等の車載用、又は産業機器用インバータに搭載するためのパワー半導体デバイス用途等において有用である。
　１　　基板
　１ｓ　　基板１の主面
　２　　ＳｉＣ層（半導体層）
　２ｄ　　ドリフト領域
　３　　ボディ領域
　４　　ソース領域
　５　　トレンチ
　５Ｂ　　下部コーナー部
　５Ｔ　　上部コーナー部
　８　　ゲート絶縁膜
　９　　ゲート電極
　１０（Ｌ），１０（Ｒ）　　ソース電極
　１０ａ　　合金層
　１０Ａ　　導電膜
　１０ｂ　　金属層
　１１　　ドレイン電極
　１２，１１２　　エピタキシャル層
　１２Ａ，１２Ｂ　　エピタキシャル膜
　１００，２００，３００　　半導体装置
　Ｆ　　エピタキシャル層の｛０００１｝ファセット面
　Ｒ　　トレンチ隣接領域
　４ｓ（Ｌ）　　トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角上流側に位置する部分（第１部分）
　４ｓ（Ｒ）　　トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角下流側に位置する部分（第２部分）
　５ｓ（Ｌ）　　トレンチ５の側面のうち長軸方向に延びる２つの側面のうちオフ角上流側の面（第１の側壁部）
　５ｓ（Ｒ）　　トレンチ５の側面のうち長軸方向に延びる２つの側面のうちオフ角下流側の面（第２の側壁部）
　ＴＬ　　ソース領域の第１部分上におけるエピタキシャル層の厚さ
　ＴＲ　　ソース領域の第２部分上におけるエピタキシャル層の厚さ
　ＴＳ　　ソース領域の厚さ
　９１　　アライメントマーク
　３１０　　ウエハ
　３２０　　デバイス領域
　３３０　　アライメントマーク領域
　ＷＬ　　トレンチの中心線からトレンチのオフ角上流側コーナー部と主面との境界までの距離
　ＷＲ　　トレンチの中心線からトレンチのオフ角下流側コーナー部と主面との境界までの距離

Claims (20)

  1. 　｛０００１｝面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、
    　前記半導体層は、
    　　第１導電型のドリフト領域と、
    　　前記ドリフト領域の上に配置された第２導電型のボディ領域と、
    　　前記ボディ領域の上に配置され、前記半導体層の上面に接する第１導電型のソース領域と、
    　　前記ボディ領域および前記ソース領域を貫通し、かつ、前記ドリフト領域内に底部を有するトレンチと
    を含み、
    　前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記トレンチの側壁は、互いに対向し、かつ、それぞれが前記基板の前記オフ方向と交差する第１および第２の側壁部を含み、前記第１の側壁部は前記第２の側壁部よりもオフ角上流側に位置しており、
    　前記半導体装置は、
    　　少なくとも、前記トレンチの前記第１の側壁部および前記第２の側壁部上、および、前記トレンチに隣接する領域における前記ソース領域の主面の一部上に配置されたエピタキシャル層と、
    　前記ソース領域上に、前記ソース領域と接するように配置されたソース電極と
    をさらに備え、
    　前記エピタキシャル層は、前記ソース領域の前記主面のうち前記トレンチのオフ角上流側に位置する第１部分上、および、前記ソース領域の前記主面のうち前記トレンチのオフ角下流側に位置する第２部分上に配置されており、前記エピタキシャル層の前記第１部分上における最大厚さをＴＬ、前記第２部分上における最小厚さをＴＲ（ただしＴＲ＞０）、前記ソース領域の厚さをＴＳとすると、ＴＳ＞｜ＴＬ－ＴＲ｜の関係が成り立つ半導体装置。
  2. 　ＴＳ／２＞｜ＴＬ－ＴＲ｜の関係が成り立つ請求項１に記載の半導体装置。
  3. 　前記トレンチは、前記第１の側壁部と前記ソース領域の前記第１部分との間に位置する第１上部コーナー部と、前記第２の側壁部と前記ソース領域の前記第２部分との間に位置する第２上部コーナー部とをさらに有し、
    　前記エピタキシャル層は、前記第１上部コーナー部上および第２上部コーナー部上において、｛０００１｝面、および、前記トレンチの前記第１の側壁部および前記第２の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含む請求項１または２に記載の半導体装置。
  4. 　前記エピタキシャル層の、前記トレンチの前記第１の側壁部上における厚さＣ１と、前記第２の側壁部上における厚さＣ２とは、０．８≦Ｃ１／Ｃ２≦１．２の関係を満足する請求項１から３のいずれかに記載の半導体装置。
  5. 　前記エピタキシャル層の、前記トレンチの前記第１の側壁部上における厚さＣ１と、前記第２の側壁部上における厚さＣ２とは、０．９≦Ｃ１／Ｃ２≦１．１の関係を満足する請求項４に記載の半導体装置。
  6. 　前記基板は、炭化珪素基板である請求項１から５のいずれかに記載の半導体装置。
  7. 　前記オフ方向は＜１１－２０＞であり、前記トレンチの前記第１の側壁部および前記第２の側壁部の少なくとも一方は｛１１－２０｝面を含む請求項１から６のいずれかに記載の半導体装置。
  8. 　前記エピタキシャル層および前記半導体層は炭化珪素層であり、
    　前記ソース電極は、前記トレンチの前記オフ角上流側で前記ソース領域と接する第１ソース電極と、前記トレンチの前記オフ角下流側で前記ソース領域と接する第２ソース電極とを有しており、
    　前記第１および第２ソース電極の各々は、前記ソース領域と接する合金層を含み、前記合金層は、金属と前記エピタキシャル層および前記ソース領域の炭化珪素とが反応して得られたシリサイド層である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記半導体層は、アライメントマーク用トレンチをさらに有し、
    　前記エピタキシャル層は、前記アライメントマーク用トレンチ内および前記アライメントマーク用トレンチに隣接する領域における前記半導体層の主面上に延設されており、
    　前記エピタキシャル層は、前記アライメントマーク用トレンチに隣接する領域において、前記半導体層の前記主面のうち前記アライメントマーク用トレンチの前記オフ角上流側に位置する第３部分上、および、前記半導体層の前記主面のうち前記トレンチの前記オフ角下流側に位置する第４部分上に配置されており、前記エピタキシャル層の前記第３部分上における最大厚さをＴＬｍ、前記第４部分上における最小厚さをＴＲｍ（ただしＴＲｍ＞０）とすると、ＴＳ＞｜ＴＬｍ－ＴＲｍ｜の関係が成り立つ請求項１から８のいずれかに記載の半導体装置。
  10. 　｛０００１｝面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを有する半導体層付き基板を準備する工程であって、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上に配置され、前記半導体層の上面と接する第２導電型のボディ領域と、前記ボディ領域の内部に配置され、前記半導体層の前記上面と接する第１導電型のソース領域とを含む、工程と、
    　前記半導体層に、前記ボディ領域および前記ソース領域を貫通し、かつ、前記ドリフト領域内に底部を有するトレンチを形成する工程であって、前記トレンチの側壁は、互いに対向し、かつ、それぞれが前記基板の前記オフ方向と交差する第１の側壁部および第２の側壁部を含む、工程と、
    　前記トレンチの前記第１の側壁部および前記第２の側壁部上および前記ソース領域の主面の少なくとも一部上にエピタキシャル層を形成する工程と
    を備え、
    　前記エピタキシャル層を形成する際の成長速度を３．０μｍ／ｈｒ以下に設定する半導体装置の製造方法。
  11. 　前記エピタキシャル層を形成する際の成長速度を１．５μｍ／ｈｒ以下に設定する請求項１０に記載の半導体装置の製造方法。
  12. 　前記半導体層付き基板を準備する工程は、エピタキシャル成長により前記半導体層を前記基板上に形成する工程を含み、
    　前記エピタキシャル層を形成する際に前記基板に供給する原料ガスの流量は、前記半導体層を形成する際の前記基板に供給する原料ガスの流量よりも小さい請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記エピタキシャル層を形成する際に前記基板に供給する前記原料ガスは、モノシランガスおよびプロパンガスを含み、前記エピタキシャル層を形成する工程において、前記モノシランガスは５ｓｃｃｍ以上３０ｓｃｃｍ未満、および前記プロパンガスは２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で前記基板に供給される請求項１０から１２のいずれかに記載の半導体装置の製造方法。
  14. 　前記エピタキシャル層を形成する工程において、前記エピタキシャル層の成長温度を１４００℃以上１５５０℃以下、成長圧力を５ｈＰａ以上２５０ｈＰａ以下、前記基板に供給される原料ガスのＣ原子数とＳｉ原子数との比Ｃ／Ｓｉを０．８以上１．２以下に設定する請求項１０から１３のいずれかに記載の半導体装置の製造方法。
  15. 　前記基板は、炭化珪素基板である請求項１０から１４のいずれかに記載の半導体装置の製造方法。
  16. 　前記オフ方向は＜１１－２０＞であり、前記トレンチの前記第１の側壁部および前記第２の側壁部の少なくとも一方は｛１１－２０｝面を含む請求項１０から１５のいずれかに記載の半導体装置の製造方法。
  17. 　前記エピタキシャル層および前記半導体層は炭化珪素を含み、
    　合金層を含むソース電極を形成する工程をさらに包含し、
    　前記ソース電極を形成する工程は、
    　　前記エピタキシャル層上に第１の金属を含む金属膜を形成する工程と、
    　　前記第１の金属と、前記エピタキシャル層および前記半導体層の炭化珪素とを反応させて、前記ソース領域に接し、かつ、前記第１の金属のシリサイドを含む合金層を得る工程と
    を含む、請求項１０から１６のいずれかに記載の半導体装置の製造方法。
  18. 　｛０００１｝面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、
    　前記半導体層は、アライメントマーク用段差を有し、
    　エピタキシャル層は、前記アライメントマーク用段差内および前記アライメントマーク用段差に隣接する領域における前記半導体層の主面上に延設されており、
    　前記エピタキシャル層は、前記アライメントマーク用段差に隣接する領域において、前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角上流側に位置する第１部分上、および、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角下流側に位置する第２部分上に配置されており、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ－ＷＲ｜は１μｍ以下である半導体装置。
  19. 前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ－ＷＲ｜は０．５μｍ以下である請求項１８に記載の半導体装置。
  20. 前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ－ＷＲ｜は０．２μｍ以下である請求項１８に記載の半導体装置。
PCT/JP2015/004349 2014-09-08 2015-08-28 半導体装置及びその製造方法 WO2016038833A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016547679A JP6543814B2 (ja) 2014-09-08 2015-08-28 半導体装置及びその製造方法
US15/434,022 US10043877B2 (en) 2014-09-08 2017-02-15 Metal-insulator-semiconductor field effect transistor (MISFET) device and method for manufacturing the same
US16/027,978 US10600880B2 (en) 2014-09-08 2018-07-05 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-182330 2014-09-08
JP2014182330 2014-09-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/434,022 Continuation US10043877B2 (en) 2014-09-08 2017-02-15 Metal-insulator-semiconductor field effect transistor (MISFET) device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2016038833A1 true WO2016038833A1 (ja) 2016-03-17

Family

ID=55458607

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/004349 WO2016038833A1 (ja) 2014-09-08 2015-08-28 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US10043877B2 (ja)
JP (2) JP6543814B2 (ja)
WO (1) WO2016038833A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183604A (ja) * 2016-03-31 2017-10-05 住友電気工業株式会社 炭化珪素半導体装置
JP2019087670A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
CN113261079A (zh) * 2019-01-08 2021-08-13 三菱电机株式会社 半导体装置以及电力变换装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015122828A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
US10535657B2 (en) 2016-08-22 2020-01-14 Tc Lab, Inc. High density vertical thyristor memory cell array with improved isolation
US11329002B2 (en) * 2017-08-21 2022-05-10 Sony Semiconductor Solutions Corporation Semiconductor device and fabrication method for semiconductor device
JP7247514B2 (ja) * 2017-11-09 2023-03-29 富士電機株式会社 半導体装置及びその製造方法
TWI750375B (zh) * 2018-05-16 2021-12-21 力智電子股份有限公司 溝槽閘極金氧半場效電晶體及其製造方法
JP7110796B2 (ja) * 2018-07-30 2022-08-02 株式会社デンソー 半導体装置の製造方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
JP7438918B2 (ja) 2020-11-12 2024-02-27 株式会社東芝 半導体装置
JP7494791B2 (ja) 2021-05-18 2024-06-04 株式会社デンソー 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328014A (ja) * 2004-04-14 2005-11-24 Denso Corp 半導体装置の製造方法
JP2006156962A (ja) * 2004-11-08 2006-06-15 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2007280978A (ja) * 2006-04-03 2007-10-25 Mitsubishi Electric Corp 半導体装置の製造方法
WO2013001782A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 炭化珪素半導体素子及びその製造方法
JP5526291B1 (ja) * 2012-11-09 2014-06-18 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172187A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 接合型電界効果半導体装置およびその製造方法
JP2005303027A (ja) * 2004-04-13 2005-10-27 Nissan Motor Co Ltd 半導体装置
SE527205C2 (sv) 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP5240164B2 (ja) 2009-11-09 2013-07-17 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5128722B2 (ja) * 2010-05-18 2013-01-23 パナソニック株式会社 半導体チップおよび半導体チップの製造方法
WO2013042333A1 (ja) 2011-09-22 2013-03-28 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5717674B2 (ja) * 2012-03-02 2015-05-13 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328014A (ja) * 2004-04-14 2005-11-24 Denso Corp 半導体装置の製造方法
JP2006156962A (ja) * 2004-11-08 2006-06-15 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2007280978A (ja) * 2006-04-03 2007-10-25 Mitsubishi Electric Corp 半導体装置の製造方法
WO2013001782A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 炭化珪素半導体素子及びその製造方法
JP5526291B1 (ja) * 2012-11-09 2014-06-18 パナソニック株式会社 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183604A (ja) * 2016-03-31 2017-10-05 住友電気工業株式会社 炭化珪素半導体装置
WO2017169085A1 (ja) * 2016-03-31 2017-10-05 住友電気工業株式会社 炭化珪素半導体装置
US10756168B2 (en) 2016-03-31 2020-08-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2019087670A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
JP7135302B2 (ja) 2017-11-08 2022-09-13 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
CN113261079A (zh) * 2019-01-08 2021-08-13 三菱电机株式会社 半导体装置以及电力变换装置
JPWO2020145109A1 (ja) * 2019-01-08 2021-09-30 三菱電機株式会社 半導体装置及び電力変換装置
JP6991370B2 (ja) 2019-01-08 2022-01-12 三菱電機株式会社 半導体装置及び電力変換装置
US12051744B2 (en) 2019-01-08 2024-07-30 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
US10600880B2 (en) 2020-03-24
US20180315823A1 (en) 2018-11-01
JP6706767B2 (ja) 2020-06-10
JPWO2016038833A1 (ja) 2017-06-29
JP2019152868A (ja) 2019-09-12
US20170170288A1 (en) 2017-06-15
JP6543814B2 (ja) 2019-07-17
US10043877B2 (en) 2018-08-07

Similar Documents

Publication Publication Date Title
JP6706767B2 (ja) 半導体装置
JP5685736B2 (ja) 半導体装置及びその製造方法
US9722017B2 (en) Silicon carbide semiconductor device
JP5209152B1 (ja) 炭化珪素半導体素子およびその製造方法
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
JP5649152B1 (ja) 半導体装置及びその製造方法
JP5834179B2 (ja) 炭化珪素半導体装置の製造方法
US7982224B2 (en) Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
JP5671779B2 (ja) エピタキシャルウエハの製造方法および半導体装置の製造方法
US20180108730A1 (en) Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
US9269781B2 (en) Semiconductor device and method for manufacturing the same
US11031238B2 (en) Silicon carbide stacked substrate and manufacturing method thereof
JP2013219161A (ja) 半導体装置および半導体装置の製造方法
JP2015060859A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017145548A1 (ja) 化合物半導体装置およびその製造方法
US9660046B2 (en) Method of manufacturing semiconductor device
JP7216564B2 (ja) 窒化物半導体装置
JP2022123812A (ja) 窒化物半導体装置の製造方法及び窒化物半導体装置
JP2011253953A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15839476

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016547679

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15839476

Country of ref document: EP

Kind code of ref document: A1