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WO2015146039A1 - 駆動装置 - Google Patents

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Publication number
WO2015146039A1
WO2015146039A1 PCT/JP2015/001364 JP2015001364W WO2015146039A1 WO 2015146039 A1 WO2015146039 A1 WO 2015146039A1 JP 2015001364 W JP2015001364 W JP 2015001364W WO 2015146039 A1 WO2015146039 A1 WO 2015146039A1
Authority
WO
WIPO (PCT)
Prior art keywords
current
mos transistor
gate
sense
circuit
Prior art date
Application number
PCT/JP2015/001364
Other languages
English (en)
French (fr)
Inventor
金森　淳
貞洋 赤間
聖 山本
小林　敦
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN201580015850.1A priority Critical patent/CN106134079A/zh
Priority to US15/117,487 priority patent/US9900000B2/en
Publication of WO2015146039A1 publication Critical patent/WO2015146039A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching

Definitions

  • This disclosure relates to a drive device that performs an on / off operation of a power switching element in consideration of temperature characteristics.
  • Active gate control that dynamically controls the gate voltage or gate current as a technology to eliminate the trade-off between surge voltage and switching loss during switching operation for power switching elements that constitute semiconductor power conversion devices such as inverters and converters (AGC) is used.
  • Patent Document 1 proposes a technique for switching the discharge rate of the gate charge of the IGBT during discharge.
  • the switching loss can be reduced while suppressing the surge.
  • dV / dt in a power switching element such as an IGBT is temperature dependent. Accordingly, the switching timing of the discharge rate of the gate charge in the power switching element changes depending on the temperature of the power switching element.
  • Patent Document 2 proposes a technique for adjusting the feedback amount of dV / dt in accordance with the temperature of the power switching element. Specifically, the feedback resistance (base-GND resistance) of the turn-off transistor is variable according to the temperature. Thereby, the discharge rate of the gate charge can be controlled according to the temperature.
  • Patent Document 2 regulates the discharge rate of gate charge, that is, drive capability according to the temperature of the power switching element, and cannot eliminate the trade-off between surge voltage and switching loss. Even if the technique described in Patent Document 2 is combined with the technique described in Patent Document 1, it is difficult to optimize the switching timing of the discharge speed. For this reason, the effect of reducing the switching loss is not sufficient.
  • a driving device that controls on / off of the power switching element includes: an on-side circuit that performs an on operation of the power switching element; an off-side circuit that performs an off operation of the power switching element; and a temperature that detects a temperature of the power switching element.
  • the time change (slope) of the collector voltage Vce becomes dull. That is, the value of dV / dt becomes small. For this reason, for example, in the turn-off operation, the collector voltage Vce rises after the turn-off operation is started, and the time required to return to the steady value after overshooting is longer than that at room temperature. Therefore, the switching loss, that is, the product of the collector voltage Vce and the collector current Ic is increased.
  • the gate current is changed transiently based on the temperature of the power switching element. For this reason, at the time of switching the gate current, the amount of gate charge can be changed transiently. Therefore, it is possible to suppress the collector voltage gradient dV / dt from rapidly decreasing when the gate current is switched. In other words, dV / dt dullness due to the temperature of the power switching element can be corrected. Therefore, switching loss due to the temperature of the power switching element can be reduced.
  • FIG. 1 is a circuit diagram showing a schematic configuration of the driving apparatus according to the first embodiment.
  • FIG. 2 is a timing chart showing driving by the driving device.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the switch circuit,
  • FIG. 4 is a timing chart showing driving by the driving device.
  • FIG. 5 is a timing chart showing driving by the driving device in Modification 1.
  • FIG. 6 is a circuit diagram illustrating a schematic configuration of the driving apparatus according to the second embodiment.
  • FIG. 7 is a circuit diagram showing a schematic configuration of the driving apparatus according to the third embodiment.
  • FIG. 8 is a timing chart showing driving by the driving device, FIG.
  • FIG. 9 is a circuit diagram illustrating a schematic configuration of the drive device according to the fourth embodiment.
  • FIG. 10 is a circuit diagram illustrating a schematic configuration of a driving device according to Modification Example 2.
  • FIG. 11 is a circuit diagram illustrating a schematic configuration of a drive device according to the third modification.
  • the driving apparatus 100 controls driving of an insulated gate bipolar transistor (IGBT) 200 as a power switching element that drives a load 300.
  • IGBT insulated gate bipolar transistor
  • the driving device 100 includes an on-side circuit 110, an off-side circuit 120, a dV / dt detection circuit, and a delay circuit 140.
  • the on-side circuit 110 and the off-side circuit 120 are connected in series between the power supply and GND, and the gate of the IGBT 200 is connected to the middle point.
  • the on-side circuit 110 is composed of a PMOS transistor, and when the PMOS transistor is in an on state, the power supply voltage Vcc is applied to the gate of the IGBT 200. Thereby, the IGBT 200 is turned on, a current flows between the collector and the emitter of the IGBT 200, and power is supplied to the load.
  • the off-side circuit 120 has a plurality of NMOS transistors (Tr10 to Tr15, Tr20). These NMOS transistors are composed of main MOS transistors (Tr10 to Tr15) as output transistors, and a sense MOS transistor Tr20 that defines the drain current of the main MOS transistor. In this embodiment, six main MOS transistors (Tr10 to Tr15) constitute a current mirror with respect to the sense MOS transistor Tr20. Specifically, the gates of the main MOS transistors (Tr10 to Tr15) are common to the gate of the sense MOS transistor Tr20, and the sources are commonly connected to GND. The drains of the main MOS transistors (Tr10 to Tr15) are connected to the gate of the IGBT 200.
  • a drain current flows through each main MOS transistor (Tr10 to Tr15) at the same current ratio as the size ratio of the sense MOS transistor Tr20. That is, in the present embodiment, there are six current paths for the current drawn from the gate of the IGBT 200.
  • the size is an aspect ratio (W / L) between the channel width W and the channel length L in the MOS transistor.
  • the off-side circuit 120 includes an operational amplifier 121 for controlling the drain current of the sense MOS transistor Tr20, a reference resistor 122 for defining the output of the operational amplifier 121, and a reference potential at one input terminal of the operational amplifier 121. And a reference power supply 123 for providing Vref.
  • the operational amplifier 121 applies a voltage to the gate of the sense MOS transistor Tr20 so that a constant current is drawn from the gate of the IGBT 200. .
  • the reference resistor 122 is a shunt resistor and defines the current value of the drain current of the sense MOS transistor Tr20. As a result, the current value of the current drawn from the gate of the IGBT 200 is defined.
  • the current drawn from the gate of the IGBT 200 is the total drain current flowing through the main MOS transistors (Tr10 to Tr15). Since the main MOS transistors (Tr10 to Tr15) form a current mirror together with the sense MOS transistor Tr20, the current drawn from the gate of the IGBT 200 depends on the drain current of the sense MOS transistor Tr20.
  • the operational amplifier 121 when a control signal indicating turning off the IGBT 200 is input, the operational amplifier 121 is driven and a gate voltage is applied to the sense MOS transistor Tr20.
  • the drain current at this time is defined by the resistance value R of the reference resistor 122.
  • the current value is feedback controlled by adjusting the output of the operational amplifier 121 so that the intermediate potential between the reference resistor 122 and the sense MOS transistor Tr20 approaches the reference potential Vref.
  • the sense current control circuit SC corresponds to a circuit configured by the operational amplifier 121, the reference resistor 122, and the reference power source 123.
  • the off-side circuit 120 has switch circuits (SW1 to SW5) for switching the current value of the current drawn from the gate of the IGBT 200, that is, the drive capability.
  • the switch circuits (SW1 to SW5) are connected to the gates of five main MOS transistors (Tr11 to Tr15) among the six main MOS transistors (Tr10 to Tr15), respectively.
  • the switch circuit SW1 is enabled and the other switch circuits (SW2 to SW5) are disabled, the gate charge of the IGBT 200 is extracted by the current defined by the main MOS transistors Tr10 and Tr11. That is, the drive capability of the off-side circuit 120 can be controlled depending on which switch circuit is effective among the switch circuits (SW1 to SW5).
  • the five switch circuits (SW1 to SW5) are equivalent to each other, and are hereinafter collectively referred to as a symbol SW except when individual switch circuits are described. A detailed circuit configuration of the switch circuit SW in the present embodiment will be described later.
  • the dV / dt detection circuit 130 in the driving device 100 is a circuit that detects a time change dV / dt of the collector voltage Vce of the IGBT 200.
  • the dV / dt detection circuit 130 is connected in series between the collector of the IGBT 200 and GND, and is connected to an intermediate point between the capacitor C1 and the resistor R1 that form a differentiator.
  • a control signal indicating that the IGBT 200 is turned off is input to the operational amplifier 121, the gate charge of the IGBT 200 is extracted and the collector voltage Vce rises, so dV / dt takes a non-zero value.
  • the dV / dt detection circuit 130 detects this and outputs a message to that effect to the delay circuit 140.
  • the delay circuit 140 is a circuit that operates the switch circuit SW with a predetermined delay time from the time when dV / dt starts to rise.
  • which switch circuit SW is to be operated may be determined in advance or may be determined according to the value of dV / dt or the like.
  • a control signal indicating that the IGBT 200 is to be turned off is input to the operational amplifier 121.
  • the operational amplifier 121 is driven and current is drawn from the gate of the IGBT 200.
  • the switch circuit SW at time t1 is assumed that SW1 is valid (ON) and SW2 to SW5 are invalid (OFF). That is, the current drawn from the gate is the total value I1 + I2 of the drain current I1 of the main MOS transistor Tr10 and the drain current I2 of the main MOS transistor Tr11.
  • the gate voltage decreases.
  • the collector current Ic of the IGBT 200 starts decreasing and the collector voltage Vce starts increasing. That is, at time t2, dV / dt takes a positive value from the state where dV / dt is almost zero.
  • the dV / dt detection circuit 130 detects this and outputs a message to that effect to the delay circuit 140.
  • the switch circuit SW1 is turned off and invalidated.
  • the gate current of the IGBT 200 is switched from I1 + I2 to I1. That is, the drive capability of the off-side circuit 120 is reduced, and the gate charge discharge rate is reduced. For this reason, dV / dt immediately after time t3 is smaller than dV / dt immediately before time t3.
  • the collector voltage Vce converges to a steady value, and the off operation of the IGBT 200 ends.
  • the collector voltage change dV / dt of the IGBT 200 depends on the temperature, and dV / dt decreases as the temperature increases. For this reason, as shown by the alternate long and short dash line in FIG. 2, the increase rate of the collector voltage Vce after time t2 decreases. Further, after time t3, after the drive capability of the off-side circuit 120 is reduced, the increase rate of the collector voltage Vce is further reduced. Therefore, the time required for Vce to reach a steady value becomes longer, and the switching loss increases.
  • the switch circuit SW in the driving apparatus 100 is configured to suppress a decrease in dV / dt due to temperature.
  • the switch circuit SW includes a main circuit 125, a constant current circuit 126, and a temperature characteristic adjustment circuit 127.
  • the main circuit 125 is responsible for energizing and interrupting current between the input terminal IN and the output terminal OUT based on a signal from the delay circuit 140.
  • the main circuit 125 has a MOS transistor Tr30 that is turned on and off by a signal from the delay circuit 140.
  • the constant current circuit 126 includes two NPN transistors Q1 and Q2 that are connected in parallel with the MOS transistor Tr30 and constitute a current mirror so as to mirror the current I3 input from the constant current circuit 126. Yes.
  • the MOS transistor Tr40 that conducts and cuts off the current between the input terminal IN and the output terminal OUT based on the current injected into the gate is provided.
  • the input terminal IN shown in FIG. 3 is connected to the output terminal of the operational amplifier 121, and the output terminal OUT is connected to the gates of the main MOS transistors (Tr11 to Tr15).
  • the operation of the main circuit 125 will be described.
  • the switch circuit SW When the switch circuit SW is turned on, a signal for turning on the MOS transistor Tr30 is input from the delay circuit.
  • the current I3 from the constant current circuit 126 flows as the drain current of the MOS transistor Tr30, and no current flows through the NPN transistors Q1 and Q2 forming the current mirror. That is, the current I4 shown in FIG. 3 does not flow. Therefore, the current I5 from the current source P1 is injected into the gate of the MOS transistor Tr40 and turned on, and the input terminal IN and the output terminal OUT are energized. That is, the switch circuit SW is turned on.
  • the resistor R1 inserted between the current source P1 and GND is a resistor for defining the gate voltage in the steady state of the MOS transistor Tr40.
  • a pull-down resistor R2 is inserted between the output terminal OUT and GND in order to ensure that the switch circuit SW is turned off.
  • the constant current circuit 126 described above is a circuit for supplying a constant current I3 to the main circuit 125.
  • the constant current circuit 126 has a generally known circuit configuration for applying a constant current.
  • the constant current circuit 126 includes an NPN transistor Q3, and an NPN transistor Q4 and a PNP transistor Q5 that are connected in parallel to the base of the NPN transistor Q3 and function as resistors. Further, a resistor R3 is connected between the emitter of the NPN transistor Q3 and GND. With this configuration, a constant collector current defined by the resistance values of the NPN transistor Q4, the PNP transistor Q5, and the resistor R3 flows through the NPN transistor Q3.
  • NPN transistors Q8 and Q9 constituting a current mirror, and a current I3 is supplied to the main circuit 125.
  • NPN transistor Q6 and PNP transistor Q7 are inserted in order to suppress the temperature characteristics of the resistance values of resistor R3 and PNP transistor Q5, respectively.
  • the current I3 is defined by the resistance values of the NPN transistor Q4, the PNP transistor Q5, and the resistor R3.
  • the current I3 depends on the ON resistance of the PNP transistor Q5.
  • the above-described temperature characteristic adjustment circuit 127 is a circuit for applying a voltage corresponding to the temperature of the IGBT 200 to the base of the above-described PNP transistor Q5 in the constant current circuit 126.
  • the temperature regulation circuit 127 includes a temperature sensitive diode D connected in series with the resistor R4 with respect to the current source P2 and disposed in the vicinity of the IGBT 200, and an operational amplifier A constituting a buffer circuit.
  • the temperature characteristic adjustment circuit 127 is configured such that the output is negatively fed back to one input terminal of the operational amplifier A, and a voltage depending on the voltage drop due to the temperature sensitive diode D is applied to the other input terminal. Has been.
  • the output of the operational amplifier A depends on the voltage drop caused by the temperature sensitive diode D.
  • the higher the temperature the lower the resistance of the temperature sensitive diode D, and the amount of voltage drop decreases.
  • the higher the temperature of the IGBT 200 the lower the voltage applied to the base of the PNP transistor Q5 in the constant current circuit 126.
  • the current I3 is determined by a value obtained by dividing the base voltage of the PNP transistor Q5 by the resistance value of the resistor R3. For this reason, the current I3 decreases as the temperature of the IGBT 200 increases.
  • the gate current of the IGBT 200 switches from I1 + I2 to I1
  • the gate current transitions transiently as shown by a solid line in FIG. That is, the temperature sensitive diode D corresponds to a temperature detection unit.
  • the collector voltage Vce can increase dV / dt after time t3 as compared with the case where the OFF speed of the switch circuit SW does not have temperature dependency.
  • the dashed-dotted line in FIG. 4 has shown the change of each electrical characteristic value in IGBT200 when the OFF speed of switch circuit SW does not have temperature dependence.
  • the gate current of the IGBT 200 is switched by turning off the switch circuit SW1 from the state in which only the switch circuit SW1 is on.
  • the number of gate current switching stages is two is shown.
  • the number of gate current switching stages may be three or more.
  • the switch circuits SW1 to SW3 are turned on at time t1, the switch circuit SW3 is turned off at time t3, the switch circuit SW2 is turned off at time t5, and at time t6.
  • the switch circuit SW1 may be controlled to be turned off.
  • the gate current can be transitioned more smoothly than in the case where the number of gate current switching stages is two, the increase in switching loss due to the temperature characteristics of the IGBT 200 can be further suppressed. .
  • the on-side circuit 110 has a plurality of PMOS transistors (Tr50 to Tr55, Tr60). These PMOS transistors are composed of a main MOS transistor (Tr50 to Tr55) as an output transistor and a sense MOS transistor Tr60 that defines the drain current of the main MOS transistor.
  • a main MOS transistor Tr50 to Tr55
  • a sense MOS transistor Tr60 that defines the drain current of the main MOS transistor.
  • six main MOS transistors (Tr50 to Tr55) form a current mirror with respect to the sense MOS transistor Tr60.
  • the gates of the main MOS transistors (Tr50 to Tr55) are common to the gate of the sense MOS transistor Tr60, and the drains are commonly connected to the power supply Vcc.
  • the source of each main MOS transistor (Tr50 to Tr55) is connected to the gate of the IGBT 200.
  • the on-side circuit 110 includes an operational amplifier 111 for controlling the drain current of the sense MOS transistor Tr60, a reference resistor 112 for defining the output of the operational amplifier 111, and a reference potential at one input terminal of the operational amplifier 111. And a reference power supply 113 for providing Vref.
  • the operational amplifier 111 applies a voltage to the gate of the sense MOS transistor Tr60 so that a constant current is supplied to the gate of the IGBT 200. To do.
  • the on-side circuit 110 has switch circuits (SW6 to SW10) for switching the current value of the current supplied to the gate of the IGBT 200, that is, the drive capability.
  • the switch circuits (SW6 to SW10) are connected to the gates of five main MOS transistors (Tr51 to Tr55) among the six main MOS transistors (Tr50 to Tr55), respectively.
  • These switch circuits (SW6 to SW10) are equivalent to the switch circuit SW described in the first embodiment, and the circuit configuration shown in FIG. 3 can be adopted as the circuit configuration.
  • the main MOS transistors (Tr50 to Tr55), the sense MOS transistor Tr60, the operational amplifier 111, the reference resistor 112, the reference power supply 113, and the switch circuits (SW6 to SW10), which are components in the present embodiment, are respectively the first embodiment.
  • the switch circuits (SW6 to SW10) which are components in the present embodiment, are respectively the first embodiment.
  • reference potential Vref in the present embodiment does not necessarily coincide with the reference potential Vref in the first embodiment.
  • the main MOS transistors (Tr10, Tr12 to Tr15) are removed from the off-side circuit 120 of the first embodiment, and only the main MOS transistor Tr11 exists. ing.
  • the switch circuits SW2 to SW5 are not formed, and the switch circuit SW1 connects the operational amplifier 121 and the main MOS transistor Tr11.
  • the circuit configuration other than the sense current control circuit SC is the same as that of the first embodiment.
  • FIG. 8 shows a timing chart when the IGBT 200 according to this embodiment is turned off.
  • the control signal for turning off the IGBT 200 and the delay time defined by the delay circuit 140 are the same as those in the first embodiment, and the description of the time follows the description of the first embodiment (FIGS. 2 and 4).
  • the gate current is switched in one stage when the IGBT 200 is turned off. Specifically, as shown in FIG. 8, control is performed such that the switch circuit SW1 is turned on at time t1 and the switch circuit SW1 is turned off at time t3. As a result, the gate current changes from I1 to zero.
  • the gate current since the OFF speed of the switch circuit SW1 has temperature dependence, when the gate current of the IGBT 200 switches from I1 to zero, the gate current may be transited transiently as shown in FIG. it can.
  • the sense current control circuit SC is not limited to a circuit constituted by the operational amplifiers 111 and 121, the reference resistors 112 and 122, and the reference power sources 113 and 123.
  • the sense current control circuit SC in each of the above-described embodiments is configured to be feedback-controlled so as to have a current value defined by the resistance value R of the reference resistors 112 and 122 and the reference potential Vref of the reference power sources 113 and 123. It was. On the other hand, the sense current control circuit SC in the present embodiment is configured not to perform feedback control.
  • the sense current control circuit SC of the off-side circuit 160 in the present embodiment has an operational amplifier 161 whose output terminal is connected to the gate of the sense MOS transistor Tr20 and a predetermined input terminal of the operational amplifier 161. And a reference power supply 162 for applying a voltage.
  • the output of the operational amplifier 161 is negatively fed back to the other input terminal, and a voltage defined by the reference power supply 162 is applied to the sense MOS transistor Tr20. Even with such a configuration, the output current can be switched by switching the number of valid main MOS transistors (Tr10 to Tr15).
  • the sense current control circuit SC as in the first and second embodiments is adopted as compared with the present embodiment, the drain current of the sense MOS transistor Tr20 can be maintained with high accuracy, but the load 300 that does not require high accuracy is used. In the case of driving, the number of parts and the manufacturing cost can be reduced by employing the sense current control circuit SC according to the present embodiment.
  • the Vds adjustment circuit 163 in this modification is, for example, a Wilson type current mirror circuit, and two current paths are connected to the drains of the sense MOS transistor Tr20 and the main MOS transistors (Tr10 to Tr15), respectively.
  • the drain-source voltage Vds of each NMOS transistor is adjusted to be constant, the drain current of each NMOS transistor can be controlled with higher accuracy.
  • the sense current control circuit SC of the off-side circuit 160 in this embodiment includes an operational amplifier 161 and a current source P3 that supplies a predetermined current to one input terminal of the operational amplifier 161, as shown in FIG. And a temperature sensitive element 164 connected in parallel with the current source P3 with respect to the operational amplifier 161.
  • the temperature sensing element 164 in this modification is, for example, a temperature sensing diode.
  • the threshold voltage and charge mobility of each NMOS transistor generally have negative temperature characteristics, and the voltage drop amount (Vf) of the temperature sensitive diode also has negative temperature characteristics. For this reason, as shown in FIG.
  • the current source P3 and the temperature sensitive diode are connected to the non-inverting input terminal of the operational amplifier 161, and the output of the operational amplifier 161 is negatively fed back to the inverting input terminal.
  • the gate voltages of the sense MOS transistor Tr20 and the main MOS transistors can be lowered as the temperature of the drive device 100 increases. That is, the change in the gate voltage of the IGBT 200 due to the temperature can be suppressed.
  • the temperature sensitive element 164 is not limited to a temperature sensitive diode.
  • the present invention is not limited to this example. Any element that changes the output voltage may be used.
  • the constant current circuit 126 as shown in FIG. 3 is shown as an example of a circuit for supplying a constant current to the main circuit 125.
  • the present invention is not limited to the above example as long as the current value is changed.
  • the on-side circuit 110 is configured with a PMOS transistor and the off-side circuit 120 is configured with an NMOS transistor.
  • this relationship may be reversed.
  • the outputs of the operational amplifiers 111 and 121 are configured to be inverted with respect to the above embodiment.
  • modification 2 and modification 3 describes variations of the sense current control circuit SC with respect to the off-side circuit, it can also be applied to the on-side circuit 110.

Landscapes

  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　パワースイッチング素子（２００）のオンオフを制御する駆動装置は、前記パワースイッチング素子のオン動作を行うオン側回路（１１０）と、オフ動作を行うオフ側回路（１２０）と、温度を検出する温度検出部（Ｄ）とを有する。前記オンおよびオフ側回路の少なくとも一方は、前記パワースイッチング素子のゲート電流を供給あるいは引き抜くための電流経路と、前記ゲート電流を切り替えるスイッチ回路（ＳＷ１～ＳＷ５，ＳＷ６～ＳＷ１０）と、を有する。該スイッチ回路は、前記ゲート電流の切り替え時において、前記パワースイッチング素子の温度に基づいて、前記ゲート電流を過渡的に変化させる。

Description

駆動装置 関連出願の相互参照
　本開示は、２０１４年３月２７日に出願された日本出願番号２０１４－６６５９３号と、２０１４年１０月２０日に出願された日本出願番号２０１４－２１３５９０号に基づくもので、ここにその記載内容を援用する。
　本開示は、温度特性を考慮に入れたパワースイッチング素子のオンオフ動作を行う駆動装置に関する。
　インバータやコンバータ等の半導体電力変換装置を構成するパワースイッチング素子について、スイッチング動作時のサージ電圧とスイッチング損失とのトレードオフを解消する技術として、ゲート電圧あるいはゲート電流を動的に制御するアクティブゲートコントロール（ＡＧＣ）が用いられている。
　例えば、パワースイッチング素子として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いる場合、ターンオフ時のコレクタ－エミッタ間電圧（以降、コレクタ電圧Ｖｃｅという）の時間変化ｄＶ／ｄｔをフィードバックして、ＩＧＢＴのゲート電荷の放電速度を制御する。具体的には、特許文献１において、ＩＧＢＴのゲート電荷の放電速度を、放電の途中で切り替える技術が提案されている。
　切り替えるタイミングは、例えば、コレクタ電圧Ｖｃｅが、電源電圧ＶＢに達したタイミングで切り替えれば、サージを抑制しながらスイッチング損失を低減することが可能である。
　しかしながら、一般に、ＩＧＢＴなどのパワースイッチング素子におけるｄＶ／ｄｔには温度依存性がある。これに伴い、パワースイッチング素子の温度によって、パワースイッチング素子におけるゲート電荷の放電速度の切り替えタイミングが変化してしまう。
　パワースイッチング素子の温度特性を考慮した駆動回路として、例えば、特許文献２には、ｄＶ／ｄｔのフィードバック量を、パワースイッチング素子の温度に応じて調整する技術が提案されている。具体的には、ターンオフ用のトランジスタのフィードバック抵抗（ベース－ＧＮＤ間抵抗）を温度に応じて可変とする。これにより、ゲート電荷の放電速度を、温度に応じて制御することができる。
　しかしながら、特許文献２の技術は、パワースイッチング素子の温度に応じてゲート電荷の放電速度、すなわちドライブ能力を規定するものであり、サージ電圧とスイッチング損失とのトレードオフを解消することはできない。また、特許文献２に記載の技術を特許文献１に記載の技術と組み合わせても、放電速度の切り替えタイミングの最適化を行うことは困難である。このため、スイッチング損失の低減の効果は十分ではない。
特許第３８８５５６３号公報 特許第４９０４９９３号公報
　本開示は、温度によるスイッチング損失を低減することを目的とする。パワースイッチング素子のオンオフを制御する駆動装置は、前記パワースイッチング素子のオン動作を行うオン側回路と、前記パワースイッチング素子のオフ動作を行うオフ側回路と、前記パワースイッチング素子の温度を検出する温度検出部と、を備える。前記オン側回路および前記オフ側回路の少なくとも一方の回路は、前記パワースイッチング素子のゲート電流を供給あるいは引き抜くための電流経路と、前記ゲート電流を切り替えるスイッチ回路と、を有する。該スイッチ回路は、前記ゲート電流の切り替え時において、前記温度検出部により検出された前記パワースイッチング素子の温度に基づいて、前記ゲート電流を過渡的に変化させる。
　例えば、パワースイッチング素子が常温時よりも高い温度になっている場合、コレクタ電圧Ｖｃｅの時間変化（傾き）が鈍くなる。すなわち、ｄＶ／ｄｔの値が小さくなる。このため、例えばターンオフ動作においては、ターンオフ動作を開始後、コレクタ電圧Ｖｃｅが上昇し、オーバーシュートした後に定常値に戻るまでに要する時間が、常温時よりも長くなる。よって、スイッチング損失、すなわちコレクタ電圧Ｖｃｅとコレクタ電流Ｉｃの積が大きくなってしまう。
　上記の駆動装置では、パワースイッチング素子の温度に基づいてゲート電流を過渡的に変化させる。このため、ゲート電流の切り替え時において、ゲート電荷の量を過渡的に変化させることができる。よって、ゲート電流の切り替え時にコレクタ電圧の傾きｄＶ／ｄｔが急激に小さくなることを抑制することができる。換言すれば、パワースイッチング素子の温度に起因するｄＶ／ｄｔの鈍化を補正することができる。したがって、パワースイッチング素子の温度に起因するスイッチング損失を低減することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態に係る駆動装置の概略構成を示す回路図であり、 図２は、駆動装置による駆動を示すタイミングチャートであり、 図３は、スイッチ回路の詳細な構成を示す回路図であり、 図４は、駆動装置による駆動を示すタイミングチャートであり、 図５は、変形例１における駆動装置による駆動を示すタイミングチャートであり、 図６は、第２実施形態に係る駆動装置の概略構成を示す回路図であり、 図7は、第３実施形態に係る駆動装置の概略構成を示す回路図であり、 図8は、駆動装置による駆動を示すタイミングチャートであり、 図９は、第４実施形態に係る駆動装置の概略構成を示す回路図であり、 図１０は、変形例２に係る駆動装置の概略構成を示す回路図であり、 図１１は、変形例３に係る駆動装置の概略構成を示す回路図である。
　以下、本開示の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
　（第１実施形態）
　最初に、図１を参照して、本実施形態に係る駆動装置について説明する。
　図１に示すように、この駆動装置１００は、負荷３００を駆動するパワースイッチング素子としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）２００の駆動を制御するものである。
　この駆動装置１００は、オン側回路１１０と、オフ側回路１２０と、ｄＶ／ｄｔ検出回路と、遅延回路１４０と、を備えている。
　オン側回路１１０およびオフ側回路１２０は電源とＧＮＤとの間で直列に接続され、その中間点にＩＧＢＴ２００のゲートが接続されている。オン側回路１１０は、ＰＭＯＳトランジスタにより構成され、このＰＭＯＳトランジスタがオン状態のときにはＩＧＢＴ２００のゲートに電源電圧Ｖｃｃが印加される。これによりＩＧＢＴ２００がオン状態になり、ＩＧＢＴ２００のコレクタ－エミッタ間に電流が流れ、負荷に電力が供給される。
　オフ側回路１２０は、複数のＮＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５，Ｔｒ２０）を有している。これらＮＭＯＳトランジスタは、出力トランジスタとしてのメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）と、メインＭＯＳトランジスタのドレイン電流を規定するセンスＭＯＳトランジスタＴｒ２０とから構成されている。本実施形態では、６つのメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）が、センスＭＯＳトランジスタＴｒ２０に対してカレントミラーを構成するようになっている。具体的には、各メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）のゲートはセンスＭＯＳトランジスタＴｒ２０のゲートと共通であり、ソースが共通してＧＮＤに接続されている。各メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）のドレインはＩＧＢＴ２００のゲート接続されている。
　このような構成では、各メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）には、それぞれ、センスＭＯＳトランジスタＴｒ２０のサイズ比と同一の電流比でドレイン電流が流れる。つまり、本実施形態では、ＩＧＢＴ２００のゲートから引き抜く電流の電流経路が６つ存在している。なお、サイズとはＭＯＳトランジスタにおけるチャネル幅Ｗとチャネル長Ｌのアスペクト比（Ｗ／Ｌ）である。
　また、オフ側回路１２０は、センスＭＯＳトランジスタＴｒ２０のドレイン電流を制御するためのオペアンプ１２１と、該オペアンプ１２１の出力を規定するための基準抵抗１２２と、該オペアンプ１２１の一つの入力端子に参照電位Ｖｒｅｆを与える参照電源１２３と、を有している。オペアンプ１２１は、図示しないマイコンなどからＩＧＢＴ２００をオフさせることを示す制御信号が入力されると、センスＭＯＳトランジスタＴｒ２０のゲートに電圧を印加することで、ＩＧＢＴ２００のゲートから定電流が引き抜かれるようにする。
　基準抵抗１２２は、シャント抵抗であり、センスＭＯＳトランジスタＴｒ２０のドレイン電流の電流値を規定する。ひいては、ＩＧＢＴ２００のゲートから引き抜かれる電流の電流値を規定する。ＩＧＢＴ２００のゲートから引き抜かれる電流は、メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）に流れるドレイン電流の合計である。そして、メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）はセンスＭＯＳトランジスタＴｒ２０とともにカレントミラーを構成しているので、ＩＧＢＴ２００のゲートから引き抜かれる電流はセンスＭＯＳトランジスタＴｒ２０のドレイン電流に依存する。
　このような構成では、ＩＧＢＴ２００をオフさせることを示す制御信号が入力されると、オペアンプ１２１が駆動されてセンスＭＯＳトランジスタＴｒ２０にゲート電圧が印加される。このときのドレイン電流は基準抵抗１２２の抵抗値Ｒにより規定される。そして、その電流値は、基準抵抗１２２とセンスＭＯＳトランジスタＴｒ２０との間の中間電位が、参照電位Ｖｒｅｆに近づくように、オペアンプ１２１の出力が調整されることによりフィードバック制御される。これにより、センスＭＯＳトランジスタＴｒ２０のドレイン電流が高精度に一定の値（＝Ｖｒｅｆ／Ｒ）に制御される。よって、ＩＧＢＴ２００のゲートから引き抜かれる電流も、高精度に一定電流とされる。なお、本実施形態において、センス電流制御回路ＳＣは、オペアンプ１２１と基準抵抗１２２および参照電源１２３とにより構成される回路に相当する。
　さらに、オフ側回路１２０は、ＩＧＢＴ２００のゲートから引き抜かれる電流の電流値、すなわちドライブ能力を切り替えるためのスイッチ回路（ＳＷ１～ＳＷ５）を有している。このスイッチ回路（ＳＷ１～ＳＷ５）は、６つのメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）のうち５つのメインＭＯＳトランジスタ（Ｔｒ１１～Ｔｒ１５）のゲートにそれぞれ接続されている。例えば、スイッチ回路ＳＷ１が有効とされ、その他のスイッチ回路（ＳＷ２～ＳＷ５）が無効の状態であれば、ＩＧＢＴ２００のゲート電荷は、メインＭＯＳトランジスタＴｒ１０およびＴｒ１１により規定される電流により引き抜かれる。つまり、スイッチ回路（ＳＷ１～ＳＷ５）のうち、どのスイッチ回路が有効となっているかによってオフ側回路１２０のドライブ能力を制御することができる。なお、５つのスイッチ回路（ＳＷ１～ＳＷ５）は互いに等価であり、以降、個々のスイッチ回路について述べる場合を除き、符号ＳＷと総称する。本実施形態におけるスイッチ回路ＳＷの詳しい回路構成は追って説明する。
　駆動装置１００におけるｄＶ／ｄｔ検出回路１３０は、ＩＧＢＴ２００のコレクタ電圧Ｖｃｅの時間変化ｄＶ／ｄｔを検出する回路である。具体的には、ｄＶ／ｄｔ検出回路１３０は、ＩＧＢＴ２００のコレクタとＧＮＤとの間に直列接続されて微分器を構成するコンデンサＣ１と抵抗器Ｒ１の中間点に接続されている。オペアンプ１２１にＩＧＢＴ２００をオフさせることを示す制御信号が入力されると、ＩＧＢＴ２００のゲート電荷が引き抜かれてコレクタ電圧Ｖｃｅが上昇するため、ｄＶ／ｄｔがゼロでない値をとる。ｄＶ／ｄｔ検出回路１３０はこれを検出し、その旨を遅延回路１４０に出力する。
　遅延回路１４０は、ｄＶ／ｄｔが上昇を開始した時点から所定の遅延時間だけ遅れてスイッチ回路ＳＷを動作させる回路である。５つのスイッチ回路（ＳＷ１～ＳＷ５）のうち、どのスイッチ回路ＳＷを動作させるかについては、予め決めておくこともできるし、ｄＶ／ｄｔの値等に応じて決定されてもよい。
　次に、本実施形態の駆動装置１００のように、ＩＧＢＴ２００のゲート電荷の放電期間中の電荷の放電速度を切り替える駆動について、図２を参照して説明する。
　時刻ｔ１において、オペアンプ１２１にＩＧＢＴ２００をオフさせることを示す制御信号が入力される。これにより、図２に示すように、オペアンプ１２１が駆動してＩＧＢＴ２００のゲートから電流が引き抜かれる。この説明において、時刻ｔ１におけるスイッチ回路ＳＷは、ＳＷ１が有効（オン）とされ、ＳＷ２～ＳＷ５は無効（オフ）であるとする。つまり、ゲートから引き抜かれる電流は、メインＭＯＳトランジスタＴｒ１０のドレイン電流Ｉ１と、メインＭＯＳトランジスタＴｒ１１のドレイン電流Ｉ２との合計値Ｉ１＋Ｉ２である。
　ＩＧＢＴ２００のゲートから電荷の引き抜きが行われ始めると、ゲート電圧は低下していく。そして、時刻ｔ２において、ゲート電圧が所定の電位まで低下すると、ＩＧＢＴ２００のコレクタ電流Ｉｃが減少を開始し、コレクタ電圧Ｖｃｅが上昇を始める。すなわち、時刻ｔ２の時点で、ｄＶ／ｄｔがほぼゼロの状態から、ｄＶ／ｄｔが正の値をとる。ｄＶ／ｄｔ検出回路１３０はこれを検出して、その旨を遅延回路１４０に対して出力する。
　そして、遅延回路１４０により予め規定された遅延時間後の時刻ｔ３において、スイッチ回路ＳＷ１がオフされ無効化される。これにより、ＩＧＢＴ２００のゲート電流は、Ｉ１＋Ｉ２からＩ１に切り替わる。すなわち、オフ側回路１２０のドライブ能力が低減されてゲート電荷の放電速度が低下する。このため、時刻ｔ３直前のｄＶ／ｄｔに比べて、時刻ｔ３直後のｄＶ／ｄｔは小さくなる。その結果、コレクタ電圧Ｖｃｅのオーバーシュートが抑制され、サージ電圧を低減する効果を発揮することができる。その後、時刻ｔ４において、コレクタ電圧Ｖｃｅが定常値に収束してＩＧＢＴ２００のオフ動作は終了する。
　ここで、ＩＧＢＴ２００が高温の状態にある場合について説明する。ＩＧＢＴ２００のコレクタ電圧の変化ｄＶ／ｄｔは温度に依存し、高温になるほどｄＶ／ｄｔが小さくなる。このため、図２の一点鎖線に示すように、時刻ｔ２以降におけるコレクタ電圧Ｖｃｅの上昇率が低下する。さらに、時刻ｔ３以降、オフ側回路１２０のドライブ能力が低下した後は、さらにコレクタ電圧Ｖｃｅの上昇率が低下する。よって、Ｖｃｅが定常値に至るまでに要する時間が長くなり、スイッチング損失が増加してしまう。
　これを解消するため、この駆動装置１００におけるスイッチ回路ＳＷは、温度に起因するｄＶ／ｄｔの低下を抑制するように構成されている。
　図３および図４を参照して、本実施形態におけるスイッチ回路ＳＷの具体的な構成とその作用効果について説明する。なお、図３に示す回路は、各スイッチ回路（ＳＷ１～ＳＷ５）いずれも同一の構成である。
　スイッチ回路ＳＷは、主回路１２５と、定電流回路１２６と、温特調整回路１２７とを有している。
　主回路１２５は、遅延回路１４０からの信号に基づいて入力端子ＩＮと出力端子ＯＵＴの間における電流の通電および遮断を担っている。主回路１２５は、図３に示すように、遅延回路１４０からの信号によりオンオフ動作するＭＯＳトランジスタＴｒ３０を有している。また、定電流回路１２６に対して、ＭＯＳトランジスタＴｒ３０と並列に接続され、定電流回路１２６から入力される電流Ｉ３をミラーするようにカレントミラーを構成する２つのＮＰＮトランジスタＱ１，Ｑ２を有している。また、ゲートに注入される電流に基づいて入力端子ＩＮと出力端子ＯＵＴの間における電流の通電および遮断を行うＭＯＳトランジスタＴｒ４０を有している。さらに、スイッチ回路ＳＷをオン状態とする場合にＭＯＳトランジスタＴｒ４０のゲートに電流を注入する電流源Ｐ１を有している。なお、本実施形態では、図３に示す入力端子ＩＮがオペアンプ１２１の出力端子に接続されており、出力端子ＯＵＴがメインＭＯＳトランジスタ（Ｔｒ１１～Ｔｒ１５）のゲートに接続されている。
　主回路１２５の動作について説明する。スイッチ回路ＳＷをオン状態とする場合、遅延回路からＭＯＳトランジスタＴｒ３０をオン状態とする旨の信号が入力される。この状態では、定電流回路１２６からの電流Ｉ３は、ＭＯＳトランジスタＴｒ３０のドレイン電流として流れ、カレントミラーを成すＮＰＮトランジスタＱ１，Ｑ２に電流が流れない。すなわち、図３に示す電流Ｉ４は流れない。このため、電流源Ｐ１からの電流Ｉ５がＭＯＳトランジスタＴｒ４０のゲートに注入されてオンとなり、入力端子ＩＮと出力端子ＯＵＴの間が通電される。すなわち、スイッチ回路ＳＷがオン状態となる。なお、電流源Ｐ１とＧＮＤとの間に挿入された抵抗器Ｒ１は、ＭＯＳトランジスタＴｒ４０の定常状態におけるゲート電圧を規定するための抵抗である。
　一方、スイッチ回路ＳＷをオフ状態とする場合、遅延回路からＭＯＳトランジスタＴｒ３０をオフ状態とする旨の信号が入力される。この状態では、ＭＯＳトランジスタＴｒ３０のドレイン電流は流れず、定電流回路１２６から主回路１２５に入力される電流Ｉ３は、ＮＰＮトランジスタＱ１，Ｑ２によりミラーされて図３に示す電流Ｉ４が流れる。この電流Ｉ４は、電流源Ｐ１による電流Ｉ５およびＭＯＳトランジスタＴｒ４０のゲート電荷を引き抜くように流れるため、ＭＯＳトランジスタＴｒ４０がオフする。よって、入力端子ＩＮと出力端子ＯＵＴの間の電流が遮断されてスイッチ回路ＳＷがオフ状態となる。なお、スイッチ回路ＳＷがオフすると、対応するメインＭＯＳトランジスタのゲートがハイインピーダンスとなる。本実施形態におけるスイッチ回路ＳＷは、スイッチ回路ＳＷのオフ動作を確実にするため、出力端子ＯＵＴとＧＮＤとの間にプルダウン抵抗器Ｒ２が挿入されている。
　前述の定電流回路１２６は、主回路１２５に一定の電流Ｉ３を供給するための回路である。この定電流回路１２６は、図３に示すように、一定の電流を与えるための一般的に知られた回路構成を成す。具体的には、定電流回路１２６は、ＮＰＮトランジスタＱ３と、ＮＰＮトランジスタＱ３のベースに対して並列に接続されて抵抗として作用するＮＰＮトランジスタＱ４およびＰＮＰトランジスタＱ５と、を有している。さらに、ＮＰＮトランジスタＱ３のエミッタとＧＮＤとの間に抵抗器Ｒ３が接続されている。この構成により、ＮＰＮトランジスタＱ３には、ＮＰＮトランジスタＱ４、ＰＮＰトランジスタＱ５、および抵抗器Ｒ３の抵抗値により規定される一定のコレクタ電流が流れる。この電流がカレントミラーを構成するＮＰＮトランジスタＱ８，Ｑ９によりミラーされて、主回路１２５に電流Ｉ３を供給する。なお、ＮＰＮトランジスタＱ６およびＰＮＰトランジスタＱ７は、それぞれ、抵抗器Ｒ３およびＰＮＰトランジスタＱ５の抵抗値の温度特性を抑制するために挿入されている。
　このように、電流Ｉ３は、ＮＰＮトランジスタＱ４、ＰＮＰトランジスタＱ５、および抵抗器Ｒ３の抵抗値により規定される。本実施形態における定電流回路１２６では、ＮＰＮトランジスタＱ４および抵抗器Ｒ３の抵抗値は一定であるから、電流Ｉ３はＰＮＰトランジスタＱ５のオン抵抗に依存するようになっている。
　前述の温特調整回路１２７は、定電流回路１２６における前述のＰＮＰトランジスタＱ５のベースに対して、ＩＧＢＴ２００の温度に対応した電圧を印加するための回路である。この温特調整回路１２７は、電流源Ｐ２に対して抵抗器Ｒ４と直列に接続されＩＧＢＴ２００の近傍に配置された感温ダイオードＤと、バッファ回路を構成するオペアンプＡとを有している。具体的には、温特調整回路１２７は、オペアンプＡの一方の入力端子に出力が負帰還し、他方の入力端子には感温ダイオードＤによる電圧降下に依存する電圧が印加されるように構成されている。よって、オペアンプＡの出力は感温ダイオードＤによる電圧降下に依存する。一般に、感温ダイオードＤは温度が高いほど低抵抗となり、電圧降下量が減少する。このため、ＩＧＢＴ２００の温度が高いほど、定電流回路１２６におけるＰＮＰトランジスタＱ５のベースに印加される電圧が低下する。電流Ｉ３は、ＰＮＰトランジスタＱ５のベース電圧を抵抗器Ｒ３の抵抗値で割った値で決まる。このため、ＩＧＢＴ２００の温度が高いほど電流Ｉ３は小さくなる。
　このように、本実施形態におけるスイッチ回路ＳＷでは、ＩＧＢＴ２００の温度が高いほど、ＭＯＳトランジスタＴｒ４０のゲートからゲート電荷を引き抜くための電流Ｉ４の値が小さくなり、電荷の放電速度が遅くなる。すなわち、スイッチ回路ＳＷのオフ速度が温度依存性を有している。このため、ＩＧＢＴ２００のゲート電流がＩ１＋Ｉ２からＩ１へ切り替わる際において、図４に実線で示すように、ゲート電流が過渡的に遷移する。つまり、感温ダイオードＤは、温度検出部に相当する。これにより、コレクタ電圧Ｖｃｅは、スイッチ回路ＳＷのオフ速度が温度依存性を有さない場合に較べて、時刻ｔ３以降のｄＶ／ｄｔを大きくすることができる。したがって、Ｖｃｅがオーバーシュートしてから定常値に至るまでに要する時間を短くすることができ、スイッチング損失を低減することができる。なお、図４における一点鎖線は、スイッチ回路ＳＷのオフ速度が温度依存性を有さない場合のＩＧＢＴ２００における各電気的特性値の変化を示している。
　（変形例１）
　上記例では、スイッチ回路ＳＷ１のみがオンの状態から、スイッチ回路ＳＷ１をオフすることによりＩＧＢＴ２００のゲート電流を切り替える例について示した。換言すれば、ゲート電流の切り替え段数が２段である例について示した。しかしながら、この例に限定されない。すなわち、ゲート電流の切り替え段数は３段以上でもよい。
　例えば、図５に示すように、時刻ｔ１の時点でスイッチ回路ＳＷ１～ＳＷ３をオン状態とし、時刻ｔ３にてスイッチ回路ＳＷ３をオフし、時刻ｔ５にてスイッチ回路ＳＷ２をオフし、時刻ｔ６にてスイッチ回路ＳＷ１をオフするように制御してもよい。
　これによれば、ゲート電流の切り替え段数が２段の場合に較べて、より滑らかにゲート電流を遷移させることができるから、ＩＧＢＴ２００の温度特性に起因するスイッチング損失の増加をより抑制することができる。
　（第２実施形態）
　上記した実施形態では、オフ側回路１２０において、ＩＧＢＴ２００の温度に基づく制御を可能にした例について示したが、これはオン側回路１１０についても適用することができる。
　具体的には、図６に示すように、オン側回路１１０は、複数のＰＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５，Ｔｒ６０）を有している。これらＰＭＯＳトランジスタは、出力トランジスタとしてのメインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）と、メインＭＯＳトランジスタのドレイン電流を規定するセンスＭＯＳトランジスタＴｒ６０とから構成されている。本実施形態では、６つのメインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）が、センスＭＯＳトランジスタＴｒ６０に対してカレントミラーを構成するようになっている。具体的には、各メインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）のゲートはセンスＭＯＳトランジスタＴｒ６０のゲートと共通であり、ドレインが共通して電源Ｖｃｃに接続されている。各メインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）のソースはＩＧＢＴ２００のゲート接続されている。
　また、オン側回路１１０は、センスＭＯＳトランジスタＴｒ６０のドレイン電流を制御するためのオペアンプ１１１と、該オペアンプ１１１の出力を規定するための基準抵抗１１２と、該オペアンプ１１１の一つの入力端子に参照電位Ｖｒｅｆを与える参照電源１１３と、を有している。オペアンプ１１１は、図示しないマイコンなどからＩＧＢＴ２００をオンさせることを示す制御信号が入力されると、センスＭＯＳトランジスタＴｒ６０のゲートに電圧を印加することで、ＩＧＢＴ２００のゲートへ定電流が供給されるようにする。
　さらに、オン側回路１１０は、ＩＧＢＴ２００のゲートへ供給される電流の電流値、すなわちドライブ能力を切り替えるためのスイッチ回路（ＳＷ６～ＳＷ１０）を有している。このスイッチ回路（ＳＷ６～ＳＷ１０）は、６つのメインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）のうち５つのメインＭＯＳトランジスタ（Ｔｒ５１～Ｔｒ５５）のゲートにそれぞれ接続されている。これらスイッチ回路（ＳＷ６～ＳＷ１０）は、第１実施形態に記載のスイッチ回路ＳＷと等価であり、その回路構成は、図３に示す回路構成を採用することができる。
　本実施形態における構成要素である、メインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）、センスＭＯＳトランジスタＴｒ６０、オペアンプ１１１、基準抵抗１１２、参照電源１１３、およびスイッチ回路（ＳＷ６～ＳＷ１０）は、それぞれ、第１実施形態におけるメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）、センスＭＯＳトランジスタＴｒ２０、オペアンプ１２１、基準抵抗１２２、参照電源１２３、およびスイッチ回路（ＳＷ１～ＳＷ５）に相当する要素である。よって、各構成要素の動作および作用効果は、第１実施形態およびその変形例に準じるものである。すなわち、ＩＧＢＴ２００のターンオン時において、コレクタ電圧Ｖｃｅの低下によってアンダーシュートしてから定常値に至るまでに要する時間を、スイッチ回路ＳＷのオフ速度が温度依存性を有さない場合に較べて短くすることができ、スイッチング損失を低減することができる。
　なお、本実施形態における参照電位Ｖｒｅｆは、第１実施形態における参照電位Ｖｒｅｆと必ずしも一致している必要はない。
　（第３実施形態）
　第１実施形態では、メインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）が６つ形成されており、ゲート電荷を引き抜く電流経路が６つの場合であって、ゲート電流の切り替え段数が２段（変形例では３段以上）の例に示した。
　これに対して、本実施形態では、オフ側回路１５０における電流経路が１つの場合について説明する。具体的には、図７に示すように、第１実施形態のオフ側回路１２０に対して、メインＭＯＳトランジスタ（Ｔｒ１０，Ｔｒ１２～Ｔｒ１５）が除去され、メインＭＯＳトランジスタＴｒ１１のみが存在する構成となっている。なお、これに対応して、スイッチ回路ＳＷ２～ＳＷ５も形成されておらず、スイッチ回路ＳＷ１がオペアンプ１２１とメインＭＯＳトランジスタＴｒ１１とを接続している。センス電流制御回路ＳＣほかの回路構成は第１実施形態と同様である。
　図８は、本実施形態におけるＩＧＢＴ２００のターンオフ時のタイミングチャートを示している。ＩＧＢＴ２００をオフする制御信号や遅延回路１４０により規定される遅延時間は第１実施形態と同様であるとし、時刻の記載は第１実施形態の説明（図２および図４）に準じている。
　本実施形態では、ＩＧＢＴ２００のターンオフに際して、ゲート電流を１段で切り替える。具体的には、図８に示すように、時刻ｔ１の時点でスイッチ回路ＳＷ１をオン状態とし、時刻ｔ３にてスイッチ回路ＳＷ１をオフするように制御する。これにより、ゲート電流はＩ１からゼロに変化する。ここで、スイッチ回路ＳＷ１のオフ速度は温度依存性を有しているから、ＩＧＢＴ２００のゲート電流がＩ１からゼロへ切り替わる際において、図８に示すように、ゲート電流を過渡的に遷移させることができる。
　（第４実施形態）
　センス電流制御回路ＳＣは、オペアンプ１１１，１２１と基準抵抗１１２，１２２および参照電源１１３，１２３とにより構成される回路に限定されない。
　上記した各実施形態におけるセンス電流制御回路ＳＣでは、基準抵抗１１２，１２２の抵抗値Ｒと参照電源１１３，１２３の参照電位Ｖｒｅｆとによって規定される電流値になるようにフィードバック制御されるよう構成されていた。これに対して、本実施形態におけるセンス電流制御回路ＳＣは、フィードバック制御を行わない構成となっている。
　本実施形態におけるオフ側回路１６０のセンス電流制御回路ＳＣは、図９に示すように、センスＭＯＳトランジスタＴｒ２０のゲートに出力端子が接続されたオペアンプ１６１と、オペアンプ１６１の一方の入力端子に所定の電圧を印加する参照電源１６２と、を有している。他方の入力端子には、オペアンプ１６１の出力が負帰還されており、参照電源１６２により規定される電圧がセンスＭＯＳトランジスタＴｒ２０に印加されるようになっている。このような構成であっても、有効とされるメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）の数を切り替えることによって、出力電流を切り替えることができる。なお、本実施形態に較べて第１および第２実施形態のようなセンス電流制御回路ＳＣを採用したほうが、センスＭＯＳトランジスタＴｒ２０のドレイン電流を高精度に維持できるが、高精度を要しない負荷３００を駆動する場合には本実施形態に係るセンス電流制御回路ＳＣを採用することによって部品点数や製造コストを低減することができる。
　（変形例２）
　第４実施形態におけるセンス電流制御回路ＳＣの、センスＭＯＳトランジスタＴｒ２０およびメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）へ供給するゲート電流を高精度に制御するために、図１０に示すように、Ｖｄｓ調整回路１６３を採用することができる。
　本変形例におけるＶｄｓ調整回路１６３は、例えばウィルソン型のカレントミラー回路であり、２つの電流経路がセンスＭＯＳトランジスタＴｒ２０およびメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）のドレインにそれぞれ接続されている。これにより、各ＮＭＯＳトランジスタのドレイン－ソース間電圧Ｖｄｓが一定に調整されるため、より精度良く各ＮＭＯＳトランジスタのドレイン電流を制御することができる。
　（変形例３）
　センスＭＯＳトランジスタＴｒ２０およびメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）の閾値電圧や電荷の移動度は一般に温度特性を有しているので、温度の変化とともにＩＧＢＴ２００のゲート電圧が変化する虞がある。本変形例では、これを抑制するため、センス電流制御回路ＳＣとして、第４実施形態および変形例２に示した参照電源１６２に適切な温度特性を持たせた構成を採用している。
　具体的には、本実施形態におけるオフ側回路１６０のセンス電流制御回路ＳＣは、図１１に示すように、オペアンプ１６１と、所定の電流をオペアンプ１６１の一方の入力端子に供給する電流源Ｐ３と、オペアンプ１６１に対して電流源Ｐ３と並列接続された感温素子１６４と、を有している。本変形例における感温素子１６４は、例えば感温ダイオードである。各ＮＭＯＳトランジスタの閾値電圧や電荷の移動度は一般に負の温度特性を有し、また、感温ダイオードの電圧降下量（Ｖｆ）も負の温度特性を有する。このため、図１１に示すように、オペアンプ１６１の非反転入力端子に電流源Ｐ３および感温ダイオードを接続し、反転入力端子にオペアンプ１６１の出力を負帰還させる。これによって、駆動装置１００の温度上昇に合わせて、センスＭＯＳトランジスタＴｒ２０およびメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）のゲート電圧を低下させることができる。すなわち、温度によるＩＧＢＴ２００のゲート電圧の変化を抑制することができる。なお、感温素子１６４としては、感温ダイオードに限定されるものではない。
　（その他の実施形態）
　以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　上記した実施形態では、ＩＧＢＴ２００のゲート電流を規定する複数の電流経路をカレントミラーにより構成する例について示したが、これに限定されるものではない。ＩＧＢＴ２００のゲート電荷の放電期間中に、ゲート電流を切り替えるために電流の経路をスイッチするような形態において、本開示を適用することができる。
　また、上記した実施形態では、ＩＧＢＴ２００の温度を検出するための温度検出部として、感温ダイオードＤを用いる例を示したが、この例に限定されず、例えば、サーミスタ等、温度に対応して出力電圧が変化するような素子であればよい。
　また、スイッチ回路ＳＷにおいて、主回路１２５に定電流を供給する回路として、図３に示すような定電流回路１２６を例に示したが、温特調整回路１２７からの入力に対して、出力する電流値が変化するように構成してあれば上記例に限定されるものではない。
　また、上記した第１実施形態では、オン側回路１１０をＰＭＯＳトランジスタで構成し、オフ側回路１２０をＮＭＯＳトランジスタで構成する例を示したが、この関係は逆でもよい。この場合、オペアンプ１１１，１２１の出力は上記実施形態に対してそれぞれ反転するように構成される。
　上記した第４実施形態、変形例２および変形例３の説明は、オフ側回路に対してセンス電流制御回路ＳＣのバリエーションを記載したものであるが、オン側回路１１０に適用することもできる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
 
 

Claims (10)

  1. 　パワースイッチング素子（２００）のオンオフを制御する駆動装置であって、
    　前記パワースイッチング素子のオン動作を行うオン側回路（１１０）と、
    　前記パワースイッチング素子のオフ動作を行うオフ側回路（１２０）と、
    　前記パワースイッチング素子の温度を検出する温度検出部（Ｄ）と、を備え、
    　前記オン側回路および前記オフ側回路の少なくとも一方の回路は、前記パワースイッチング素子のゲート電流を供給あるいは引き抜くための電流経路と、
    　前記ゲート電流を切り替えるスイッチ回路（ＳＷ１～ＳＷ５，ＳＷ６～ＳＷ１０）と、を有し、
    　該スイッチ回路は、前記ゲート電流の切り替え時において、前記温度検出部により検出された前記パワースイッチング素子の温度に基づいて、前記ゲート電流を過渡的に変化させる駆動装置。
  2. 　前記電流経路は、少なくとも２つの経路が存在し、
    　前記ゲート電流は、前記スイッチ回路によって前記少なくとも二つの経路が切り替わることによって変化する請求項１に記載の駆動装置。
  3. 　前記オフ側回路は、
    　出力トランジスタとして前記電流経路を形成する複数のメインＭＯＳトランジスタ（Ｔｒ１０～Ｔｒ１５）と、
    　前記メインＭＯＳトランジスタとゲートが共通で、前記メインＭＯＳトランジスタに対してカレントミラーを構成することによって、前記メインＭＯＳトランジスタのドレイン電流を規定するセンスＭＯＳトランジスタ（Ｔｒ２０）と、
    　前記センスＭＯＳトランジスタのドレイン電流を一定に制御するセンス電流制御回路（ＳＣ）と、を有し、
    　さらに、前記スイッチ回路は、前記メインＭＯＳトランジスタのゲートに接続され、前記メインＭＯＳトランジスタのオンオフを制御することにより前記パワースイッチング素子における前記ゲート電流を切り替え、
    　該スイッチ回路は、前記ゲート電流の切り替え時において、前記パワースイッチング素子の温度に基づいて前記メインＭＯＳトランジスタのオン抵抗を制御し、前記ゲート電流を過渡的に変化させる請求項１または請求項２に記載の駆動装置。
  4. 　前記センス電流制御回路は、
    　参照電位（Ｖｒｅｆ）を発生させる参照電源（１２３）と、
    　前記センスＭＯＳトランジスタに直列接続された基準抵抗（１２２）と、
    　前記基準抵抗と前記センスＭＯＳトランジスタとの間の電位が前記参照電位に近づくように前記センスＭＯＳトランジスタのゲートに出力を発生させるオペアンプ（１２１）と、を有して、
    　前記センス電流制御回路は、前記センスＭＯＳトランジスタのドレイン電流として前記基準抵抗の抵抗値と前記参照電位とによって決まる電流を流す請求項３に記載の駆動装置。
  5. 　前記センス電流制御回路は、
    　前記センスＭＯＳトランジスタのゲートに出力を発生させるオペアンプ（１６１）と、
    　所定の電流を前記オペアンプの一方の入力端子に供給する電流源（Ｐ２）と、
    　前記オペアンプに対して前記電流源と並列接続された感温素子（１６４）と、を有して、
    　前記センス電流制御回路は、温度に依存する前記感温素子の電圧降下に基づいて、前記センスＭＯＳトランジスタのドレイン電流を変化させる請求項３に記載の駆動装置。
  6. 　前記メインＭＯＳトランジスタは少なくとも３つ以上のトランジスタが接続されて、前記ゲート電流が段階的に低下するとともに、
    　該スイッチ回路は、前記ゲート電流の切り替え時において、前記ゲート電流を過渡的に変化させる請求項３～５のいずれか１項に記載の駆動装置。
  7. 　前記オン側回路は、
    　出力トランジスタとして前記電流経路を形成する複数のメインＭＯＳトランジスタ（Ｔｒ５０～Ｔｒ５５）と、
    　前記メインＭＯＳトランジスタとゲートが共通で、前記メインＭＯＳトランジスタに対してカレントミラーを構成することによって、前記メインＭＯＳトランジスタのドレイン電流を規定するセンスＭＯＳトランジスタ（Ｔｒ６０）と、
    　前記センスＭＯＳトランジスタのドレイン電流を一定に制御するセンス電流制御回路（ＳＣ）と、を有し、
    　さらに、前記スイッチ回路は、前記メインＭＯＳトランジスタのゲートに接続され、前記メインＭＯＳトランジスタのオンオフを制御することにより前記パワースイッチング素子における前記ゲート電流を切り替え、
    　該スイッチ回路は、前記ゲート電流の切り替え時において、前記パワースイッチング素子の温度に基づいて前記メインＭＯＳトランジスタのオン抵抗を制御し、前記ゲート電流を過渡的に変化させる請求項１または請求項２に記載の駆動装置。
  8. 　前記センス電流制御回路は、
    　参照電位（Ｖｒｅｆ）を発生させる参照電源（１１３）と、
    　前記センスＭＯＳトランジスタに直列接続された基準抵抗（１１２）と、
    　前記基準抵抗と前記センスＭＯＳトランジスタとの間の電位が前記参照電位に近づくように前記センスＭＯＳトランジスタのゲートに出力を発生させるオペアンプ（１１１）と、を有して、
    　前記センス電流制御回路は、前記センスＭＯＳトランジスタのドレイン電流として前記基準抵抗の抵抗値と前記参照電位とによって決まる電流を流す請求項７に記載の駆動装置。
  9. 　前記センス電流制御回路は、
    　前記センスＭＯＳトランジスタのゲートに出力を発生させるオペアンプ（１６１）と、
    　所定の電流を前記オペアンプの一方の入力端子に供給する電流源（Ｐ３）と、
    　前記オペアンプに対して前記電流源と並列接続された感温素子（１６４）と、を有して、
    　前記センス電流制御回路は、温度に依存する前記感温素子の電圧降下に基づいて、前記センスＭＯＳトランジスタのドレイン電流を変化させる請求項７に記載の駆動装置。
  10. 　前記メインＭＯＳトランジスタは少なくとも３つ以上のトランジスタが接続されて、前記ゲート電流が段階的に低下するとともに、
    　該スイッチ回路は、前記ゲート電流の切り替え時において、前記ゲート電流を過渡的に変化させる請求項６～９のいずれか１項に記載の駆動装置。
     
     
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6796360B2 (ja) * 2016-11-11 2020-12-09 新電元工業株式会社 パワーモジュール
US10090792B2 (en) * 2016-12-08 2018-10-02 Ford Global Technologies, Llc Self-balancing parallel power devices with a temperature compensated gate driver
JP6825419B2 (ja) * 2017-02-27 2021-02-03 セイコーエプソン株式会社 駆動制御回路、半導体装置、及び、電子機器
JP2018157617A (ja) * 2017-03-15 2018-10-04 トヨタ自動車株式会社 ゲート電位制御装置
DE112018002634T5 (de) * 2017-05-22 2020-04-02 Mitsubishi Electric Corporation Gate-treiber und leistungsmodul
JP6917793B2 (ja) * 2017-06-13 2021-08-11 ローム株式会社 電流調節回路、それを用いた電源管理回路
JP6901577B2 (ja) * 2017-09-21 2021-07-14 新電元工業株式会社 スイッチング素子制御回路及びパワーモジュール
JP6930361B2 (ja) * 2017-10-20 2021-09-01 株式会社デンソー スイッチの駆動回路
JP6924277B2 (ja) * 2017-12-22 2021-08-25 新電元工業株式会社 パワーモジュール
JP7134632B2 (ja) * 2018-02-06 2022-09-12 ローム株式会社 パワートランジスタのゲートドライバ回路、モータドライバ回路
JP7210912B2 (ja) * 2018-06-27 2023-01-24 株式会社デンソー スイッチング素子駆動装置
JP6935375B2 (ja) * 2018-09-04 2021-09-15 株式会社東芝 スイッチング装置、電力変換装置、制御装置およびプログラム
JP6989035B2 (ja) * 2019-01-10 2022-01-05 富士電機株式会社 ゲート駆動装置、スイッチング装置
JP6924216B2 (ja) * 2019-03-05 2021-08-25 株式会社東芝 電子回路および方法
JP7229064B2 (ja) * 2019-03-27 2023-02-27 株式会社日立製作所 半導体装置およびそれを用いた電力変換装置並びに半導体装置の駆動方法
CN112072896B (zh) * 2019-06-11 2024-04-26 三垦电气株式会社 功率设备的控制装置及方法
CN111766495B (zh) * 2020-06-24 2021-03-19 珠海迈巨微电子有限责任公司 Mosfet导通电阻的检测电路和方法、芯片及电池管理系统
CN116157986A (zh) * 2020-07-16 2023-05-23 三菱电机株式会社 电力用半导体元件的栅极驱动电路
JP2023009624A (ja) * 2021-07-07 2023-01-20 東芝インフラシステムズ株式会社 ゲート駆動回路および電力変換装置
DE102021210734A1 (de) * 2021-09-27 2023-03-30 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren und Schaltungsanordnung zum Betreiben eines Halbleiterbauelements mit isoliertem Gate
CN117016965B (zh) * 2023-07-05 2024-04-05 湖南步升取暖科技股份有限公司 一种故障应急安全防护取暖茶几

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225506A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 電力変換器
JP2013169102A (ja) * 2012-02-16 2013-08-29 Denso Corp ゲート駆動回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4284575B2 (ja) 2000-04-28 2009-06-24 富士電機デバイステクノロジー株式会社 電力用半導体素子のゲート駆動回路
JP3885563B2 (ja) 2001-11-16 2007-02-21 日産自動車株式会社 パワー半導体駆動回路
JP2003273654A (ja) * 2002-03-15 2003-09-26 Seiko Epson Corp 温度特性補償装置
JP4144541B2 (ja) * 2004-03-19 2008-09-03 日産自動車株式会社 電圧駆動型半導体素子用駆動回路
JP4742828B2 (ja) 2005-11-18 2011-08-10 日産自動車株式会社 電圧駆動型スイッチング回路
JP4904993B2 (ja) 2006-08-25 2012-03-28 日産自動車株式会社 電圧駆動型素子の駆動回路
JP2009065485A (ja) * 2007-09-07 2009-03-26 Panasonic Corp スイッチング制御装置及びモータ駆動装置
JP2009071956A (ja) 2007-09-12 2009-04-02 Mitsubishi Electric Corp ゲート駆動回路
JP5252055B2 (ja) * 2010-11-22 2013-07-31 株式会社デンソー 負荷駆動装置
JP5653377B2 (ja) 2012-03-13 2015-01-14 三菱電機株式会社 インバータ装置
US9094005B2 (en) 2013-07-30 2015-07-28 Denso Corporation Semiconductor element module and gate drive circuit
JP6237570B2 (ja) 2014-03-27 2017-11-29 株式会社デンソー 駆動装置
JP6349897B2 (ja) 2014-04-11 2018-07-04 株式会社デンソー 駆動回路のタイミング調整方法及び駆動回路のタイミング調整回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225506A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 電力変換器
JP2013169102A (ja) * 2012-02-16 2013-08-29 Denso Corp ゲート駆動回路

Also Published As

Publication number Publication date
JP6187428B2 (ja) 2017-08-30
US9900000B2 (en) 2018-02-20
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CN106134079A (zh) 2016-11-16
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