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WO2013080260A1 - 半導体装置及び表示装置 - Google Patents

半導体装置及び表示装置 Download PDF

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Publication number
WO2013080260A1
WO2013080260A1 PCT/JP2011/006726 JP2011006726W WO2013080260A1 WO 2013080260 A1 WO2013080260 A1 WO 2013080260A1 JP 2011006726 W JP2011006726 W JP 2011006726W WO 2013080260 A1 WO2013080260 A1 WO 2013080260A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive layer
pattern
layer
semiconductor device
contact hole
Prior art date
Application number
PCT/JP2011/006726
Other languages
English (en)
French (fr)
Inventor
晋也 小野
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to PCT/JP2011/006726 priority Critical patent/WO2013080260A1/ja
Priority to JP2013546842A priority patent/JP5909746B2/ja
Priority to CN201180071289.0A priority patent/CN103582952B/zh
Priority to US14/122,048 priority patent/US8878186B2/en
Publication of WO2013080260A1 publication Critical patent/WO2013080260A1/ja

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    • H01L27/124—
    • H01L27/1248—
    • H01L27/1255—

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a thin film transistor having polycrystalline silicon as an active layer is formed.
  • TFT thin film transistor
  • a semiconductor thin film crystallized in an active layer have been put into practical use, and in particular have a semiconductor layer crystallized by irradiation with laser light such as an excimer laser.
  • Low-temperature polysilicon TFTs with a top-gate structure are widely used as devices that have not only high current capability but also a high on / off current ratio and a very small parasitic capacitance due to a self-aligned process and an LDD structure. .
  • Patent Document 1 The following manufacturing methods of the top gate TFT are disclosed (for example, Patent Document 1).
  • Patent Document 1 first, an amorphous silicon thin film is formed on a substrate to a thickness of, for example, about 40 to 50 nm, and dehydrogenation annealing is performed. Then, after crystallizing in an annealing process by irradiation with laser light such as an excimer laser, it is patterned into a predetermined shape to form a TFT active layer.
  • laser light such as an excimer laser
  • an insulating film such as a SiO 2 film is formed on the active layer to form a gate insulating film, and a metal such as Cr, W, or Mo or a composite material thereof is formed on the active layer via the gate insulating film.
  • a gate electrode layer (hereinafter referred to as a gate layer) is formed. Then, the photoresist is selectively left on the gate layer, and the gate layer is formed in a predetermined shape to form a gate electrode.
  • impurity ions are implanted into the active layer at a high concentration through the gate insulating film to form a source region and a drain region. Since the region below the gate electrode is masked by the resist on the gate electrode, a channel region into which impurity ions are not implanted is formed.
  • low concentration impurity ions are implanted into the active layer exposed through the gate insulating film using the gate electrode as a mask.
  • the implanted impurities are activated by heating the active layer again by excimer laser or substrate heat treatment.
  • an SiN x and SiO 2 film is formed on the entire surface to form an interlayer insulating film. Then, in order to stabilize TFT characteristics, hydrogen of the SiN x layer is supplied to the active layer by heat treatment and crystallized by laser annealing. The defect level of the formed active layer is terminated with hydrogen.
  • source / drain layers (hereinafter referred to as SD layers) made of a metal material such as Al are patterned on the openings. Then, a source electrode and a drain electrode are formed by connecting to the source region and the drain region.
  • the material of the gate layer must have high heat resistance that does not deform or change in the substrate heating process after the formation of the gate electrode.
  • the metal used as a general electrode material has higher heat resistance, the conductivity tends to decrease. Therefore, when a material having high heat resistance is used as the material of the gate electrode and the gate wiring is formed of the same metal material in the same layer as the gate electrode, the wiring resistance of the gate wiring is increased.
  • the high wiring resistance causes signal delay due to an increase in wiring time constant and display unevenness due to voltage drop. That is, when the panel area is increased and the driving frequency is increased, the influence of the wiring resistance is increased.
  • the capacitance value is large in order to prevent crosstalk and stabilize the luminance within one frame. In other words, it is necessary to increase the dielectric constant of the interlayer insulating film on the gate layer or increase the capacitance value per unit area by reducing the film thickness.
  • the wiring parasitic capacitance formed at the intersection of the gate wiring and the source wiring is the same as the voltage holding capacitance in the pixel. From the viewpoint of reducing the wiring time constant, it is preferable that the capacitance value is small.
  • the gate electrode is particularly required to have high heat resistance, and the control line formed of the gate layer becomes a highly resistive wiring, and the storage capacitance in the pixel is kept large. As the wiring time constant increases.
  • the present invention solves the above problems, and provides a semiconductor device in which a gate electrode and a gate wiring are formed of materials having characteristics suitable for each, and a parasitic capacitance between the gate wiring and the source wiring is reduced. With the goal.
  • a semiconductor device includes a substrate, a semiconductor layer formed over the substrate, a first insulating layer formed over the semiconductor layer, and a first insulating layer formed over the first insulating layer.
  • the semiconductor layer has at least a channel region and a contact region.
  • the first insulating layer has a first contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the contact region of the semiconductor layer at a position overlapping the contact region.
  • the pattern of the first conductive layer is disposed at a position that overlaps at least the channel region.
  • the second insulating layer is formed so as to communicate with the first contact hole, and a second contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the contact region of the semiconductor layer.
  • a third contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the pattern of the first conductive layer at a position overlapping the pattern of the first conductive layer.
  • the third insulating layer has a fourth contact hole.
  • the gate line is formed in one of the second conductive layer and the third conductive layer, and is connected to the pattern of the first conductive layer through at least the third contact hole.
  • the source line is formed on the other of the second conductive layer and the third conductive layer, and is connected to the contact region through one of the first to fourth contact holes.
  • the present invention it is possible to obtain a semiconductor device in which the pattern of the first conductive layer and the gate wiring are formed of materials having characteristics suitable for each, and the parasitic capacitance between the gate wiring and the source wiring is reduced.
  • FIG. 1 is a partially cutaway perspective view of the organic EL display device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a circuit configuration of the pixel circuit according to the first embodiment.
  • FIG. 3 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 4 is a view of the cross section taken along line IV in FIG. 3 as viewed from the direction of the arrow.
  • FIG. 5A is a view of the cross section of the line segment V in FIG. 3 as viewed from the direction of the arrow.
  • FIG. 5B is a diagram illustrating an example in which the second relay electrode is omitted from FIG. 5A.
  • FIG. 5C is a diagram illustrating an example in which the source electrode is omitted from FIG. 5B.
  • 6A is a cross-sectional view corresponding to FIG. 4 in the substrate preparation step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • 6B is a cross-sectional view corresponding to FIG. 4 in the semiconductor layer forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • 6C is a cross-sectional view corresponding to FIG. 4 in the gate insulating film / gate electrode forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • 6D is a cross-sectional view corresponding to FIG. 4 in the channel region / contact region forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • 6E is a cross-sectional view corresponding to FIG.
  • FIG. 6F is a cross-sectional view corresponding to FIG. 4 in the source electrode / drain electrode formation step of the method for manufacturing the thin film semiconductor device according to Embodiment 1.
  • 6G is a cross-sectional view corresponding to FIG. 4 in the third insulating layer forming step of the method for manufacturing the thin film semiconductor device according to Embodiment 1.
  • FIG. 6H is a cross-sectional view corresponding to FIG. 4 in the relay electrode forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7A is a cross-sectional view corresponding to FIG.
  • FIG. 7B is a cross-sectional view corresponding to FIG. 5A in the substrate preparation step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7B is a cross-sectional view corresponding to FIG. 5A in the semiconductor layer forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7C is a cross-sectional view corresponding to FIG. 5A in the gate insulating film / gate electrode forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7D is a cross-sectional view corresponding to FIG. 5A in the channel region / contact region forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7E is a cross-sectional view corresponding to FIG.
  • FIG. 7F is a cross-sectional view corresponding to FIG. 5A in the source electrode / drain electrode / second capacitor electrode formation step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7G is a cross-sectional view corresponding to FIG. 5A in the third insulating layer forming step of the method for manufacturing the thin film semiconductor device according to Embodiment 1.
  • 7H is a cross-sectional view corresponding to FIG. 5A in the relay electrode forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7I is a cross-sectional view corresponding to FIG.
  • FIG. 7J is a cross-sectional view corresponding to FIG. 5A in the fourth insulating layer forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 7J is a cross-sectional view corresponding to FIG. 5A in the anode forming step of the method for manufacturing the thin film semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view corresponding to FIG. 4 of the semiconductor device according to the first modification of the first embodiment.
  • FIG. 9 is a sectional view corresponding to FIG. 8 of the semiconductor device according to the second modification of the first embodiment.
  • FIG. 10 is a cross-sectional view corresponding to FIG. 9 of the semiconductor device according to the third modification of the first embodiment.
  • FIG. 11 is a cross-sectional view corresponding to FIG.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5A of the semiconductor device according to the fifth modification of the first embodiment.
  • FIG. 13 is a plan view corresponding to FIG. 3 of the semiconductor device according to the sixth modification of the first embodiment.
  • FIG. 14 is a circuit configuration diagram corresponding to FIG. 2 of the semiconductor device according to the modification 7 of the first embodiment.
  • FIG. 15 is a plan view corresponding to FIG. 3 of the semiconductor device according to the seventh modification of the first embodiment.
  • FIG. 16 is a plan view corresponding to FIG. 15 of the semiconductor device according to the eighth modification of the first embodiment.
  • FIG. 17 is a diagram illustrating a circuit configuration of a pixel circuit of the liquid crystal display device.
  • FIG. 18 is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 19 is a plan view corresponding to FIG. 18 of the semiconductor device according to the first modification of the second embodiment.
  • a semiconductor device includes a substrate, a semiconductor layer formed over the substrate, a first insulating layer formed over the semiconductor layer, and a first insulating layer formed over the first insulating layer.
  • the semiconductor layer has at least a channel region and a contact region.
  • the first insulating layer has a first contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the contact region of the semiconductor layer at a position overlapping the contact region.
  • the pattern of the first conductive layer is disposed at a position that overlaps at least the channel region.
  • the second insulating layer is formed so as to communicate with the first contact hole, and a second contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the contact region of the semiconductor layer.
  • a third contact hole connecting the pattern of the second conductive layer or the pattern of the third conductive layer and the pattern of the first conductive layer at a position overlapping the pattern of the first conductive layer.
  • the third insulating layer has a fourth contact hole.
  • the gate line is formed in one of the second conductive layer and the third conductive layer, and is connected to the pattern of the first conductive layer through at least the third contact hole.
  • the source line is formed on the other of the second conductive layer and the third conductive layer, and is connected to the contact region through one of the first to fourth contact holes.
  • the pattern of the first conductive layer and the gate wiring formed in the second conductive layer or the third conductive layer can be formed of materials suitable for each.
  • the pattern of the first conductive layer exposed to a high temperature when the channel region is crystallized may be formed using a metal having high heat resistance.
  • the gate wiring may be formed of a low resistance metal.
  • the gate wiring is formed on one of the second conductive layer and the third conductive layer
  • the source wiring is formed on the other of the second conductive layer and the third conductive layer, whereby the gate wiring and the source wiring are third insulated. Cross through the layers. Since the thickness of the third insulating layer can be set relatively freely, parasitic capacitance generated at the intersection of the gate wiring and the source wiring can be reduced.
  • the “pattern” refers to an object obtained by patterning a metal film constituting the conductive layer.
  • typical examples of the pattern include, for example, an electrode and a wiring, but are not limited thereto.
  • “superimpose” in the present specification means that they are in a positional relationship where they overlap each other when viewed in the vertical direction.
  • the semiconductor device includes a first capacitor electrode formed of the first conductive layer, a dielectric formed at a position of the second insulating layer overlapping the first capacitor electrode, and the second conductive layer. And a second capacitor electrode formed at a position overlapping with the dielectric.
  • the MIM (Metal-Insulator-Metal) type capacitor can be formed by forming the electrodes constituting the capacitor in the first conductive layer and the second conductive layer.
  • the capacitance per unit area of the second insulating layer may be larger than the capacitance per unit area of the third insulating layer.
  • a region where the gate line and the source line intersect may be insulated by the third insulating layer.
  • the third contact hole may be formed at a position overlapping the channel region.
  • the gate line may be connected to the pattern of the first conductive layer disposed at a position overlapping the channel region through at least a third contact hole.
  • the gate line may be formed of the third conductive layer
  • the source line may be formed of the second conductive layer
  • the fourth contact hole may be formed to communicate with the third contact hole.
  • the pattern of the third conductive layer may be directly connected to the pattern of the first conductive layer disposed at a position overlapping the channel region through the third and fourth contact holes.
  • the fourth contact hole may be formed at a position overlapping the pattern of the second conductive layer.
  • the pattern of the third conductive layer may be connected to the pattern of the first conductive layer disposed at a position overlapping the channel region via the pattern of the second conductive layer.
  • the gate line may be formed of the second conductive layer, and the source line may be formed of the third conductive layer.
  • the sheet resistance of the third conductive layer may be smaller than the sheet resistance of the second conductive layer.
  • the thickness of the third conductive layer may be greater than the thickness of the second conductive layer.
  • the gate line may be formed of the third conductive layer.
  • the semiconductor device may include a fourth insulating layer formed on the third conductive layer and a fourth conductive layer formed on the fourth insulating layer.
  • the fourth insulating layer may have a fifth contact hole at a position overlapping at least the pattern of the third conductive layer.
  • the fifth contact hole may be formed to communicate with the fourth contact hole. Further, the fourth contact hole may be formed to communicate with the second contact hole.
  • the pattern of the fourth conductive layer may be directly connected to the contact region of the semiconductor layer through the first, second, fourth, and fifth contact holes.
  • the fifth contact hole may be formed at a position overlapping the pattern of the third conductive layer.
  • the pattern of the fourth conductive layer may be directly connected to the pattern of the third conductive layer through the fifth contact hole.
  • the fourth contact hole may be formed so as to communicate with the second contact hole.
  • the pattern of the fourth conductive layer may be connected to the contact region of the semiconductor layer via the pattern of the third conductive layer.
  • the fourth contact hole may be formed at a position overlapping the pattern of the second conductive layer.
  • the pattern of the fourth conductive layer may be connected to the pattern of the second conductive layer via the pattern of the third conductive layer.
  • the second contact hole may be formed to communicate with the first contact hole. Furthermore, the pattern of the second conductive layer may be formed at a position overlapping the second contact hole. The pattern of the fourth conductive layer may be connected to the contact region of the semiconductor layer via the pattern of the second conductive layer and the pattern of the third conductive layer.
  • the fifth contact hole may be formed to communicate with the fourth contact hole. Furthermore, the fourth contact hole may be formed at a position overlapping the pattern of the second conductive layer. The pattern of the fourth conductive layer may be directly connected to the pattern of the second conductive layer through the fourth and fifth contact holes.
  • the third contact hole may be formed at a position overlapping the pattern of the second conductive layer.
  • the pattern of the fourth conductive layer may be connected to the pattern of the first conductive layer via the pattern of the second conductive layer.
  • the second contact hole may be formed to communicate with the first contact hole. Furthermore, the pattern of the second conductive layer may be formed at a position overlapping the second contact hole. The pattern of the fourth conductive layer may be connected to the contact region of the semiconductor layer via the pattern of the second conductive layer.
  • the first conductive layer or the semiconductor layer may have a height adjustment layer at a position overlapping the fourth contact hole.
  • the first conductive layer or the semiconductor layer may have a height adjustment layer at a position overlapping the fifth contact hole.
  • the second conductive layer may have a height adjustment layer at a position overlapping the fifth contact hole.
  • the insulating layer stacked on the height adjustment layer is selectively pushed up.
  • the opening area of the contact hole can be reduced.
  • the gate line and a line disposed in parallel to the gate line may be formed in the third conductive layer.
  • the line arranged in parallel with the source line may be formed on one of the first conductive layer and the second conductive layer.
  • the gate line may be formed in the second conductive layer. Furthermore, the line arranged in parallel with the gate line may be formed in one of the first conductive layer and the second conductive layer. The line arranged in parallel with the source line may be formed in the third conductive layer.
  • a display device includes a plurality of pixels arranged in a matrix.
  • the display device includes a plurality of gate lines that are arranged in parallel, a plurality of source lines that are arranged in parallel and intersect the gate lines, the plurality of gate lines, and the plurality of gate lines. And a plurality of the semiconductor devices described above for driving the pixel formed at each intersection of the source lines.
  • the semiconductor device may include a fourth insulating layer formed on the third conductive layer and a fourth conductive layer formed on the fourth insulating layer.
  • the pattern of the fourth conductive layer may be arranged so as to be isolated for each pixel.
  • the semiconductor device may include a fourth insulating layer formed on the third conductive layer and a fourth conductive layer formed on the fourth insulating layer.
  • the pattern of the fourth conductive layer may be disposed across the plurality of pixels.
  • FIG. 1 is a partially cutaway perspective view of the organic EL display device according to the first embodiment.
  • an organic EL display device 10 includes an active matrix substrate (TFT array substrate) 11, a plurality of pixels 12 arranged in a matrix on the active matrix substrate 11, and an active matrix substrate connected to the pixels 12. 11, a plurality of pixel circuits 13 arranged in an array, a pixel electrode 14, an organic EL layer 15 and a common electrode 16 sequentially stacked on the pixel 12 and the pixel circuit 13, each pixel circuit 13 and a control circuit ( A plurality of source lines 17 and gate lines 18 connected to each other.
  • the organic EL layer 15 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • the pixel electrode (anode) 14 is formed separately for each pixel and the common electrode (cathode) 16 is formed in common for all pixels will be described.
  • the present invention is not limited to this.
  • the anode may be formed in common for all pixels, and the cathode may be formed separately for each pixel.
  • the plurality of source lines 17 are arranged so as to correspond to the respective columns of the plurality of pixels 12 arranged in a matrix. That is, the plurality of source lines 17 are arranged in parallel to each other.
  • the plurality of gate lines 18 are arranged so as to correspond to the respective rows of the plurality of pixels arranged in a matrix. That is, the plurality of gate lines 18 are arranged in parallel to each other.
  • the source wiring 17 and the gate wiring 18 are arranged so as to cross each other.
  • the pixel circuit 13 is disposed at each intersection of the source line 17 and the gate line 18.
  • FIG. 2 is a diagram illustrating a circuit configuration of the pixel circuit 13 according to the first embodiment.
  • the pixel circuit 13 includes a drive transistor 21, a switching transistor 22, and a capacitor (capacitance unit) 23.
  • the drive transistor 21 is a transistor that drives the organic EL element
  • the switching transistor 22 is a transistor for selecting a pixel.
  • the source electrode 161 of the switching transistor 22 is connected to the source wiring 17, the gate electrode 141 is connected to the gate wiring 18, and the drain electrode 162 is connected to the capacitor 23 and the gate electrode 142 of the driving transistor 21.
  • the drain electrode 163 of the driving transistor 21 is connected to the power supply wiring 19, and the source electrode 164 is connected to the pixel electrode 14.
  • the source electrode and the drain electrode are arranged as shown in FIG.
  • the source electrode and the drain electrode are determined by the type (P-type or N-type) of the thin film transistor and the relationship between the voltages applied to the electrodes, and the above positional relationship is merely an example. That is, in the switching transistor 22 of FIG. 2, the reference number “161” side may be the drain electrode, and the reference number “162” side may be the source electrode. Similarly, in the drive transistor 21 of FIG. 2, the reference number “163” side may be a source electrode, and the reference number “164” side may be a drain electrode.
  • one electrode of the capacitor 23 is connected to one node in the pixel circuit 13.
  • the gate electrode 142 and the drain electrode 162 of the switching transistor 22 are connected.
  • the other electrode of the capacitor 23 is connected to another node in the pixel circuit 13 or the common wiring 20. In the example of FIG. 2, it is connected to the common wiring 20.
  • FIG. 3 is a plan view of the semiconductor device 100 according to the first embodiment.
  • FIG. 4 is a view of the cross section taken along line IV in FIG. 3 as viewed from the direction of the arrow.
  • FIG. 5A is a view of the cross section of the line segment V in FIG. 3 as viewed from the direction of the arrow.
  • 5B and 5C are diagrams showing another example of FIG. 5A. 3 to 5C corresponds to the pixel circuit 13 in FIG.
  • the semiconductor device 100 includes a substrate 110, semiconductor layers 120A and 120B including channel regions 121 and 124 and contact regions 122, 123, 125, and 126, a gate insulating film (first insulating film) 130, and the like.
  • the layer 170, the first relay electrode 181, the second relay electrode 182, and the fourth insulating layer 190 are stacked in this order.
  • FIG. 5A illustrates the pixel electrode 14 formed in the fourth conductive layer on the fourth insulating layer 190 and the bank disposed at the boundary of each pixel. Note that the contact holes 152 and 171 may be provided under the gate wiring 18 and the gate electrode 141 may be extended to the positions of the contact holes 152 and 171.
  • the substrate 110 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, and high heat resistant glass. Alternatively, it may be a flexible substrate in which an insulator is formed on a plastic substrate or a metal film. Note that a silicon nitride film (SiN x ), silicon oxide (SiO y ), or silicon is formed on the substrate 110 in order to prevent impurities such as sodium and phosphorus contained in the glass substrate from entering the crystalline silicon layer 54. An undercoat layer made of an oxynitride film (SiO y N x ) or the like may be formed.
  • SiN x silicon nitride film
  • SiO y N x silicon oxide
  • An undercoat layer made of an oxynitride film (SiO y N x ) or the like may be formed.
  • the undercoat layer may play a role of mitigating the influence of heat on the substrate 110 in a high-temperature heat treatment process such as laser annealing.
  • the film thickness of the undercoat layer can be, for example, about 10 nm to 100 nm.
  • the semiconductor layers 120A and 120B are patterned on the substrate 110, and each has channel regions 121 and 124 and a pair of contact regions 122, 123, 125, and 126.
  • the film thickness of the semiconductor layers 120A and 120B can be, for example, about 30 nm to 100 nm.
  • the channel regions 121 and 124 are regions in which the number of carriers is controlled by the voltage of the gate electrodes 141 and 142.
  • the channel regions 121 and 124 are crystalline silicon thin films having a crystalline structure, and are made of a microcrystalline silicon thin film or a polycrystalline silicon thin film.
  • the channel regions 121 and 124 can be formed by crystallizing amorphous silicon (amorphous silicon), for example.
  • the contact regions 122, 123, 125, and 126 are amorphous semiconductor films containing impurities at a high concentration, and are n + layers containing impurities at a high concentration. More specifically, the contact regions 122, 123, 125, and 126 of the N-type driving transistor 21 and the switching transistor 22 can be formed of an n-type semiconductor film in which amorphous silicon is doped with phosphorus (P) as an impurity. . On the other hand, the contact regions 122, 123, 125, and 126 when the P-type driving transistor 21 and the switching transistor 22 are P-type transistors are configured by a p-type semiconductor film in which amorphous silicon is doped with boron (B) as an impurity. can do.
  • a low-concentration impurity region may be formed between the contact regions 122, 123, 125, and 126 and the channel regions 121 and 124.
  • the low concentration impurity region is doped with phosphorus.
  • the two layers can be formed continuously in a CVD (Chemical Vapor Deposition) apparatus.
  • the gate insulating film (first insulating layer) 130 is formed over the entire area of the substrate 110 so as to cover the semiconductor layers 120A and 120B.
  • contact holes 131, 132, 133, and 134 are formed at positions overlapping the contact regions 122, 123, 125, and 126.
  • the gate insulating film 130 is an oxide such as silicon oxide (SiO y ), silicon nitride (SiN x ), silicon oxynitride film (SiO y N x ), aluminum oxide (AlO z ), or tantalum oxide (TaO w ). And a single layer film of nitride or a laminated film thereof. Note that the second insulating layer 150, the third insulating layer 170, and the fourth insulating layer 190 can also be formed of the above materials.
  • the gate electrode 141 of the first conductive layer is patterned at a position overlapping with the channel region 121 of the semiconductor layer 120A under the gate insulating film 130.
  • the gate electrode 142 of the first conductive layer is patterned at a position overlapping with the channel region 124 of the semiconductor layer 120B under the gate insulating film 130.
  • the first conductive layers are, for example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), chromium (Cr), and molybdenum tungsten (MoW). ) And the like.
  • the film thickness of the gate electrodes 141 and 142 can be set to about 20 to 500 nm, for example.
  • the gate electrode 142 also functions as a first capacitance electrode of the capacitor 23.
  • the second insulating layer 150 is formed on the gate insulating film 130 so as to cover the gate electrodes 141 and 142.
  • contact holes 151, 153, 154, and 155 are formed in the second insulating layer 150 so as to communicate with the contact holes 131, 132, 133, and 134 of the gate insulating film 130.
  • a contact hole 152 is formed in the second insulating layer 150 at a position overlapping the gate electrode 141 and the channel region 121 of the semiconductor layer 120A.
  • the source electrodes 161 and 164, the drain electrodes 162 and 163, and the second capacitor electrode 165 of the second conductive layer are patterned on the second insulating layer 150. Although not shown in FIGS. 4 and 5A, the source wiring 17 and the power supply wiring 19 are arranged in parallel with each other in the second conductive layer.
  • the second conductive layer may have a single layer structure or a multilayer structure such as a conductive material and an alloy thereof.
  • a conductive material and an alloy thereof is composed of aluminum (Al), gold (Au), silver (Ag), molybdenum (Mo), tungsten (W), copper (Cu), titanium (Ti), chromium (Cr), or the like.
  • the second conductive layer is formed by a three-layer structure of MoW / Al / MoW.
  • the film thickness of the second conductive layer can be, for example, about 100 nm to 1000 nm.
  • the source electrode 161 is formed at a position overlapping the contact holes 131 and 151, and is connected to the contact region 122 of the semiconductor layer 120A through the contact holes 131 and 151.
  • the source electrode 161 is connected to a source wiring 17 (not shown in FIG. 4) formed in the same layer as the source electrode 161 (that is, the second conductive layer).
  • the drain electrode 162 is formed at a position overlapping the contact holes 132 and 153, and is connected to the contact region 123 of the semiconductor layer 120A through the contact holes 132 and 153.
  • the drain electrode 162 is connected to the gate electrode 142 through a contact hole (not shown) formed in the gate insulating film 130.
  • the drain electrode 163 is formed at a position overlapping the contact holes 133 and 154, and is connected to the contact region 125 of the semiconductor layer 120B through the contact holes 133 and 154.
  • the drain electrode 163 is connected to a power supply wiring 19 (not shown in FIG. 5A) formed in the same layer as the drain electrode 163 (that is, the second conductive layer).
  • the source electrode 164 is formed at a position overlapping the contact holes 134 and 155, and is connected to the contact region 126 of the semiconductor layer 120B through the contact holes 134 and 155.
  • the source electrode 164 is connected to the pixel electrode 14 formed on the fourth conductive layer via the second relay electrode 182.
  • the second capacitor electrode 165 is formed at a position overlapping the gate electrode 142 functioning as the first capacitor electrode, and the common wiring 20 (not shown in FIG. 5A) formed in the third conductive layer through the contact hole (not shown). Connected to.
  • the first conductive layer pattern and the second conductive layer pattern are provided at a location different from the upper part of the channel region 124 so as to overlap each other, and each function as a first capacitor electrode and a second capacitor electrode, The capacitor 23 may be used.
  • the region sandwiched between the first capacitor electrode 142 and the second capacitor electrode 165 of the second insulating layer 150 functions as a dielectric of the capacitor 23. Therefore, it is desirable that the capacitance per unit area of the second insulating layer 150 is set larger than the capacitance per unit area of the third insulating layer 170.
  • the switching transistor 22 in FIG. 2 is a top-gate thin film transistor including the semiconductor layer 120A, the gate electrode 141, the source electrode 161, and the drain electrode 162.
  • 2 is a top-gate thin film transistor including a semiconductor layer 120B, a gate electrode 142, a source electrode 164, and a drain electrode 163.
  • the capacitor 23 in FIG. 2 includes a gate electrode 142 functioning as a first capacitor electrode and a second capacitor electrode 165.
  • the third insulating layer 170 is stacked on the second insulating layer 150 so as to cover the source electrodes 161 and 164, the drain electrodes 162 and 163, and the second capacitor electrode 165.
  • a contact hole 171 is formed in the third insulating layer 170 at a position communicating with the contact hole 152 of the second insulating layer 150.
  • a contact hole 172 is formed in the third insulating layer 170 at a position overlapping the source electrode 164.
  • the first relay electrode 181 and the second relay electrode 182 of the third conductive layer are patterned on the third insulating layer 170.
  • the third conductive layer can be made of, for example, the same material as the second conductive layer.
  • the film thickness of the third conductive layer is desirably thicker than the film thickness of the second conductive layer, and can be, for example, about 300 nm to 2000 nm. Moreover, it is desirable that the sheet resistance (resistance per unit area) of the third conductive layer is smaller than the sheet resistance of the second conductive layer.
  • the first relay electrode 181 is formed at a position overlapping with the contact holes 152 and 171 and is connected to the gate electrode 141 through the contact holes 152 and 171 at a position overlapping with the channel region 121 of the semiconductor layer 120A.
  • the first relay electrode 181 is connected to a gate wiring 18 (not shown in FIG. 4) formed in the same layer as the first relay electrode 181 (that is, the third conductive layer). That is, the first relay electrode 181 electrically connects the gate line 18 and the gate electrode 141.
  • the second relay electrode 182 is formed at a position overlapping the contact hole 172 and is connected to the source electrode 164.
  • the second relay electrode 182 is connected to the pixel electrode 14 formed on the fourth conductive layer. That is, the second relay electrode 182 electrically connects the pixel electrode 14 and the source electrode 164.
  • the contact holes 172 and 191 may be formed so as to communicate with each other, and the pixel electrode 14 and the source electrode 164 may be directly connected through the contact holes 172 and 191 that communicate with each other.
  • the second relay electrode 182 in FIG. 5A can be omitted.
  • contact holes 134, 155, 172, and 191 are formed so as to communicate with each other, and the contact region between the pixel electrode 14 and the semiconductor layer 120B through the communicating contact holes 134, 155, 172, and 191. 126 may be directly connected.
  • the source electrode 164 in FIG. 5B can be omitted.
  • the fourth insulating layer 190 is laminated on the third insulating layer 170 so as to cover the first relay electrode 181 and the second relay electrode 182.
  • the fourth insulating layer 190 may function as a planarization film that planarizes the upper surface of the semiconductor device 100.
  • the above-described oxide film, nitride film, or the like may be stacked above or below the fourth insulating layer 190.
  • the thickness of the fourth insulating layer 190 is preferably 500 nm to 10,000 nm.
  • a contact hole 191 is formed in the fourth insulating layer 190 at a position overlapping the second relay electrode 182. The pixel electrode 14 is connected to the second relay electrode 182 through the contact hole 191.
  • the pixel electrode 14 of the fourth conductive layer is formed on the fourth insulating layer 190 as an independent pattern for each semiconductor device 100.
  • the pixel electrode 14 is connected to the second relay electrode 182 through the contact hole 191.
  • a bus wiring formed over the plurality of semiconductor devices 100 may be further formed in the fourth conductive layer.
  • the bus wiring is connected to the common electrode 16 or the common wiring 20 at a plurality of locations, so that the potential difference between the central region and the peripheral region of the common electrode 16 or the common wiring 20 can be leveled.
  • FIGS. 6A to 6H and FIGS. 7A to 7J a method for manufacturing the thin film semiconductor device according to the first embodiment of the present invention will be described.
  • 6A to 6H are cross-sectional views schematically showing the configuration of the cross section of FIG. 4 in each step of the method for manufacturing the thin film semiconductor device according to the first embodiment of the present invention.
  • 7A to 7J are cross-sectional views schematically showing the configuration of the cross section of FIG. 5A in each step of the method of manufacturing the thin film semiconductor device according to Embodiment 1 of the present invention.
  • a substrate 110 is prepared.
  • an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the upper surface of the substrate 110 by plasma CVD or the like.
  • amorphous silicon (amorphous silicon) is formed on the substrate 110 by plasma CVD or the like, and the temperature of the semiconductor layers 120A and 120B is set to the melting point of the amorphous silicon by thermal annealing using an excimer laser or the like. By raising the temperature to a certain temperature range of 1414 ° C. or higher, amorphous silicon is crystallized into p-Si (polycrystalline silicon) having an average particle size of 50 nm or more. Then, the semiconductor layers 120A and 120B can be formed by patterning the polycrystalline silicon.
  • a gate insulating film 130 is formed on the upper surface of the substrate 110 so as to cover the semiconductor layers 120A and 120B. Further, gate electrodes 141 and 142 are patterned at positions overlapping the semiconductor layers 120A and 120B on the gate insulating film 130.
  • the gate insulating film 130 is formed of silicon oxide by plasma CVD or the like.
  • silicon oxide can be formed by introducing silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) at a predetermined concentration ratio.
  • a gate metal film made of MoW is formed on the gate insulating film 130 by sputtering, and the gate metal film is patterned using a photolithography method and a wet etching method or a dry etching method.
  • the gate electrodes 141 and 142 having a predetermined shape can be formed. In this step, the resists 141R and 142R on the gate electrodes 141 and 142 are left without being removed.
  • channel regions 121 and 124 and contact regions 122, 123, 125, and 126 are formed in the semiconductor layers 120A and 120B.
  • a region that becomes the contact regions 122, 123, 125, and 126 of the semiconductor layers 120A and 120B is highly doped with an impurity of a pentavalent element such as phosphorus or a trivalent element such as boron.
  • the positions overlapping the gate electrodes 141 and 142 of the semiconductor layers 120A and 120B become the p-Si channel regions 121 and 124, and the regions adjacent to the channel regions 121 and 124 are the contact regions 122, 123, 125, and 126. Become.
  • the gate electrodes 141 and 142 are further etched with the resists 141R and 142R remaining, the patterns of the gate electrodes 141 and 142 recede and become smaller than the resists 141R and 142R. Thereafter, the resists 141R and 142R on the gate electrodes 141 and 142 are removed, and the semiconductor layers 120A and 120B are doped with impurities of a pentavalent element such as phosphorus or a trivalent element such as boron.
  • the electric field is concentrated between the channel regions 121 and 124 and the contact regions 122, 123, 125, and 126 in the state where the off voltage is applied to the gate electrodes 141 and 142 of the switching transistor 22 and the driving transistor 21. Since this can be avoided, the off-leakage current can be reduced.
  • a second insulating layer 150 is formed over the entire upper surface of the substrate 110 so as to cover the gate electrodes 141 and 142.
  • an insulating film to be the second insulating layer 150 is deposited by plasma CVD. Further, by etching the gate insulating film 130 and the second insulating layer 150 at once, the contact holes 131, 132, 133, and 134 penetrating the gate insulating film 130 in the thickness direction and the second insulating layer 150 in the thickness direction.
  • the contact holes 151, 153, 154, 155 penetrating through are formed at the same time so as to communicate with each other.
  • the gate insulating film 130 and the second insulating layer 150 are etched together, so that the alignment accuracy of the contact holes 151, 153, 154, and 155 with respect to the positions of the contact holes 131, 132, 133, and 134 is extremely high. Get higher. As a result, the contact holes 131, 132, 133, 134, 151, 153, 154, and 155 can be formed in a smaller region.
  • the source electrodes 161 and 164, the drain electrodes 162 and 163, and the second capacitor electrode 165 are formed on the second insulating layer 150 in a pattern.
  • a source / drain metal film made of a material to be the source electrodes 161 and 164, the drain electrodes 162 and 163, and the second capacitor electrode 165 is formed by sputtering or the like, and the source / drain metal film is formed into a predetermined shape. Pattern.
  • the source wiring 17 and the power supply wiring 19 are also patterned.
  • the source electrode 161 overlaps with the contact holes 131 and 151
  • the drain electrode 162 overlaps with the contact holes 132 and 153
  • the drain electrode 163 overlaps with the contact holes 133 and 154.
  • a source electrode 164 is formed at a position overlapping with 134 and 155
  • a second capacitance electrode 165 is formed at a position overlapping with the gate electrode 142 functioning as the first capacitance electrode.
  • the source electrodes 161 and 164 and the drain electrodes 162 and 163 are connected to the corresponding contact regions 122, 123, 125, and 126 through the contact holes 131, 132, 133, 134, 151, 153, 154, and 155, respectively.
  • a third insulating layer 170 is formed over the entire upper surface of the substrate 110 so as to cover the source electrodes 161 and 164, the drain electrodes 162 and 163, and the second capacitor electrode 165.
  • an insulating film to be the third insulating layer 170 is deposited by plasma CVD.
  • the contact hole 152 and the third insulating layer 170 penetrating the second insulating layer 150 in the thickness direction are simultaneously formed so as to communicate with each other.
  • a contact hole 172 penetrating the third insulating layer 170 in the thickness direction is formed at a position overlapping the source electrode 164 of the third insulating layer 170.
  • the first relay electrode 181 and the second relay electrode 182 are patterned on the third insulating layer 170. Specifically, a metal film made of a material that becomes the first relay electrode 181 and the second relay electrode 182 is formed by sputtering or the like, and the metal film is patterned into a predetermined shape. In this step, the gate wiring 18 and the common wiring 20 are also patterned.
  • the first relay electrode 181 is formed at a position overlapping with the contact holes 152 and 171
  • the second relay electrode 182 is formed at a position overlapping with the contact hole 172.
  • the first relay electrode 181 is connected to the gate electrode 141 through the contact holes 152 and 172.
  • the second relay electrode 182 is connected to the source electrode 164 through the contact hole 172.
  • a fourth insulating layer 190 is formed over the entire pixel region of the substrate 110 so as to cover the first relay electrode 181 and the second relay electrode 182.
  • a photosensitive resin such as polyimide or polyacrylic
  • a pattern is formed by exposure and development through a photomask, and the pattern is heated and stabilized.
  • the upper surface of the deposited interlayer insulating film is flattened, and a contact hole 191 penetrating the fourth insulating layer 190 in the thickness direction is formed at a position overlapping the second relay electrode 182.
  • the pixel electrode 14 is patterned on the fourth insulating layer 190. Specifically, a metal film made of a material that becomes the pixel electrode 14 is formed by sputtering or the like, and the metal film is patterned into a predetermined shape. As a result, the pixel electrode 14 is connected to the second relay electrode 182 through the contact hole 191. Then, by forming banks on the pixel electrode 14 at predetermined intervals, the semiconductor device 100 shown in FIGS. 3 to 5A can be obtained.
  • the gate electrodes 141 and 142 are formed in the first conductive layer, and the gate wiring 18 is formed in the third conductive layer, so that the gate electrodes 141 and 142 and the gate wiring 18 are made of materials suitable for each. Can be configured.
  • the gate electrodes 141 and 142 formed in the first conductive layer are formed of a material having high heat resistance that can withstand a high temperature of 1100 ° C. to 1414 ° C. That's fine.
  • the gate wiring 18 formed in the third conductive layer after the thermal annealing does not need high heat resistance, it may be formed using a low resistance metal.
  • the source wiring 17 and the power supply wiring 19 formed in the second conductive layer and the common wiring 20 formed in the third conductive layer may be formed using a low-resistance metal.
  • the source wiring 17 and the power supply wiring 19 formed in the second conductive layer are arranged in parallel with each other, and the gate wiring 18 and the common wiring 20 formed in the third conductive layer are arranged in parallel with each other.
  • the source wiring 17 and the power supply wiring 19, and the gate wiring 18 and the common wiring 20 are arranged so as to cross each other.
  • the third insulating layer 170 is interposed between the second conductive layer and the third conductive layer, the intersection region of each wiring is insulated by the third insulating layer 170. Become. Therefore, as described above, by reducing the capacitance per unit area of the third insulating layer 170, it is possible to reduce the parasitic capacitance generated in the intersection region of each wiring.
  • a MIM (Metal-Insulator-Metal) type capacitor can be formed. At this time, by increasing the capacitance per unit area of the second insulating layer 150, a large-capacity capacity portion can be formed with a small area.
  • the wiring time constants of the gate wiring 18 and the source wiring 17 can be set. It is possible to realize a capacitor 23 having a sufficient capacity with a limited area while reducing it. Therefore, it is possible to improve the image display quality of one frame while increasing the frame frequency to improve the moving image display performance.
  • FIG. 8 is a cross-sectional view corresponding to FIG. 4 of the semiconductor device 100A according to the first modification of the first embodiment.
  • the gate electrode 141 formed in the first conductive layer is connected to the first relay electrode 181 formed in the third conductive layer through the contact holes 152 and 171.
  • the semiconductor device 100A shown in FIG. 8 further includes a third relay electrode 166 at a position overlapping the gate electrode 141 and the first relay electrode 181 of the second conductive layer.
  • the third relay electrode 166 is connected to the gate electrode 141 through the contact hole 152 at a position overlapping the channel region 121 of the semiconductor layer 120A.
  • the first relay electrode 181 is connected to the third relay electrode 166 through the contact hole 171 at a position overlapping the channel region 121 and the gate electrode 141.
  • the gate wiring 18 and the gate electrode 141 are electrically connected.
  • the contact hole 171 is formed at a position overlapping the central region of the third relay electrode 166, and the first relay electrode 181 is connected to the central region of the third relay electrode 166.
  • the contact hole 171 is formed at a position overlapping the peripheral region of the third relay electrode 166, and the first relay electrode 181 is formed in the peripheral region of the third relay electrode 166 (that is, the channel region 121 and the gate electrode). 141 may be connected to a position that is not superimposed on 141).
  • FIG. 9 is a cross-sectional view corresponding to FIG. 8 of the semiconductor device 100B according to the second modification of the first embodiment.
  • the first relay electrode 181 in FIG. 8 is omitted, and the third relay electrode 166 is connected to the gate wiring 18 (not shown in FIG. 9) formed in the second conductive layer.
  • the source wiring 17 formed in the third conductive layer is connected to the source electrode 161 through a contact hole 173 formed at a position overlapping the source electrode 161 of the third insulating layer 170.
  • the positional relationship between the source wiring 17 and the gate wiring 18 is different from that of the first embodiment.
  • one of the source wiring 17 and the gate wiring 18 may be formed in the second conductive layer and the other may be formed in the third conductive layer.
  • the wiring for example, the common wiring 20 arranged in parallel with the gate wiring 18 is formed in the third conductive layer.
  • the wiring eg, the source wiring 17 and the power supply wiring 19 that is formed and arranged so as to intersect with the gate wiring 18 is formed in one of the first conductive layer and the second conductive layer.
  • the gate wiring 18 is formed in the second conductive layer as in Modification 2, for example, the wiring (for example, the common wiring 20) arranged in parallel with the gate wiring 18 is the first conductive layer and the second conductive layer. Wirings formed on one side and arranged so as to cross the gate wiring (for example, the source wiring 17 and the power supply wiring 19) are formed in the third conductive layer.
  • FIG. 10 is a cross-sectional view corresponding to FIG. 9 of the semiconductor device 100C according to the third modification of the first embodiment.
  • a source electrode 183 (corresponding to the source electrode 161 in FIG. 9) and a drain electrode 184 (corresponding to the drain electrode 162 in FIG. 9) are formed on the third conductive layer.
  • a contact hole 174 is formed at a position communicating with the contact holes 131 and 151 of the third insulating layer 170, and a contact hole 175 is formed at a position communicating with the contact holes 132 and 153 of the third insulating layer 170.
  • the source electrode 183 is connected to the contact region 122 through contact holes 131, 151, and 174.
  • the drain electrode 184 is connected to the contact region 123 through contact holes 132, 153, and 175. Note that the contact holes 131, 151, 174 and the contact holes 132, 153, 175 may be formed simultaneously.
  • the source electrode and the drain electrode may be formed on the second conductive layer as in Embodiment 1, or may be formed on the third conductive layer as in Modification 3.
  • FIG. 11 is a cross-sectional view corresponding to FIG. 5A of the semiconductor device 100D according to the fourth modification of the first embodiment.
  • the drain electrode 185 (corresponding to the drain electrode 163 in FIG. 5A) and the source electrode 186 (corresponding to the source electrode 164 in FIG. 5A) are formed in the third conductive layer.
  • a contact hole 176 is formed at a position communicating with the contact holes 133 and 154 of the third insulating layer 170, and a contact hole 177 is formed at a position communicating with the contact holes 134 and 155 of the third insulating layer 170.
  • the drain electrode 185 is connected to the contact region 125 through the contact holes 133, 154, and 176.
  • the source electrode 186 is connected to the contact region 126 through contact holes 134, 155, and 177. Further, the pixel electrode 14 is directly connected to the source electrode 186 through the contact hole 191. Note that the contact holes 134, 155, and 177 and the contact holes 133, 154, and 176 may be formed at the same time.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5A of the semiconductor device 100E according to the fifth modification of the first embodiment.
  • a semiconductor device 100D shown in FIG. 12 includes a height adjustment layer 143 at a position overlapping the contact hole 191 of the first conductive layer in addition to the configuration of FIG. 5A.
  • the contact hole 191 which is formed by the coating and developing the photosensitive resin, as the depth D 2 becomes shallow, the opening area of the upper surface is also reduced.
  • the area of the unstable region of the shape of the pixel electrode 14 is reduced, and as a result, the effective pixel electrode region is increased.
  • the organic EL panel the unstable region of the shape of the pixel electrode 14 is covered with a bank, and a light emitting layer (not shown) is provided between adjacent banks. According to the above configuration, the area of the light emitting layer is increased. Can be made.
  • the height adjustment layer 143 is provided in the first conductive layer.
  • the height adjustment layer 143 is not limited to this, and the height is overlapped with the contact hole 191 in the same layer as the semiconductor layer 120B.
  • An adjustment layer may be provided.
  • the portion extending to the position overlapping the contact hole 191 of the source electrode 164 functions not only as the source electrode 164 but also as a height adjustment layer.
  • the height adjustment layer is not limited to one place, and the height adjustment layer may be formed on one or both of the semiconductor layer 120B and the first conductive layer.
  • the height adjusting layer 143 is provided at a position overlapping the contact hole 172. .
  • region superimposed on the height adjustment layer 143 is pushed up from another area
  • the depth of the contact hole 172 becomes shallower than that of FIG. 5A, and the opening area of the upper surface becomes small like the contact hole 191.
  • the wiring formed in the third wiring layer for example, the gate wiring 18 can be formed thick, and as a result, the wiring resistance can be reduced.
  • FIG. 13 is a plan view corresponding to FIG. 3 of the semiconductor device 100F according to the sixth modification of the first embodiment.
  • a semiconductor device 100F shown in FIG. 13 is different from FIG. 3 in that the gate wiring 18 is arranged at a position overlapping the gate electrode 141. Thereby, the first relay electrode 181 in FIG. 3 can be omitted, and the gate wiring 18 and the gate electrode 141 can be directly connected through the contact holes 152 and 171.
  • (Modification 7) 14 and 15 are diagrams corresponding to FIGS. 2 and 3 of the semiconductor device 100G according to the modification 7 of the first embodiment.
  • the semiconductor device 100G according to FIGS. 14 and 15 is different from FIGS. 2 and 3 in that the common wiring 20 is omitted and the second capacitance electrode 165 of the capacitor 23 is connected to the power supply wiring 19.
  • the gate electrode 141 is extended to a position where it overlaps the gate wiring 18, and the gate wiring 18 and the gate electrode 141 are extended. Are connected through contact holes 152 and 171 formed at positions where they overlap (positions that do not overlap with the semiconductor layer 120A).
  • FIG. 16 is a plan view corresponding to FIG. 15 of the semiconductor device 100H according to the eighth modification of the first embodiment.
  • a semiconductor device 100H shown in FIG. 16 is different from FIG. 15 in that the gate wiring 18 is arranged at a position overlapping the gate electrode 141.
  • FIG. 17 is a diagram illustrating a circuit configuration of a pixel circuit of the liquid crystal display device.
  • FIG. 18 is a plan view of the semiconductor device 200 according to the second embodiment.
  • the semiconductor device 200 includes a transistor 31, a capacitor 32, a gate wiring 33, a source wiring 34, and a common wiring 35 as shown in FIG.
  • the gate electrode 241 is connected to the gate wiring 33
  • the source electrode 261 is connected to the source wiring 34
  • the drain electrode 262 is connected to one electrode of the capacitor 32 and the pixel electrode
  • the common wiring 35 is connected to the other side of the capacitor 32. Is connected to the electrode.
  • the view of the cross section taken along line IV ′ in FIG. 18 from the direction of the arrow is the same as FIG. Further, the view of the cross section of the line segment V ′ in FIG. 18 seen from the direction of the arrow is common to the capacitor region (central region) in FIG. 5A. That is, the gate electrode 241 is the gate electrode 141 of FIG. 4, the source electrode 261 is the source electrode 161 of FIG. 4, the drain electrode 262 is the drain electrode 162 of FIG. 4, and the first capacitor electrode 242 is the first capacitor of FIG.
  • the gate electrode 142 operating as an electrode, the second capacitor electrode 265 to the second capacitor electrode 165 of FIG. 5A, and the contact holes 231, 232, 251, 252, 253, 271, 291 to 131 of FIG. 4 and FIG. 132, 151, 152, 153, 171 and 191 respectively.
  • FIG. 19 is a plan view corresponding to FIG. 18 of the semiconductor device 200A according to the first modification of the second embodiment.
  • a semiconductor device 200A shown in FIG. 19 is different from FIG. 18 in that the gate wiring 33 is arranged at a position overlapping the gate electrode 241.
  • the semiconductor device of the present invention can be applied not only to an organic EL display device using an organic EL element but also to other display devices using an active matrix substrate such as a liquid crystal display device.
  • the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
  • the present invention is advantageously used for a thin film semiconductor device used for a pixel circuit or the like in a display device.

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Abstract

　本発明の一形態に係る半導体装置は、チャネル領域（１２１）とコンタクト領域（１２２、１２３）とを有する半導体層（１２０Ａ）と、チャネル領域（１２２、１２３）に重畳する位置に配置される前記第１導電層のパターン（１４１）と、第２導電層及び第３導電層の一方で形成され、第１導電層のパターン（１４１）に接続されるゲート線（１８）と、第２導電層及び第３導電層の他方で形成され、コンタクト領域（１２２、１２３）に接続される前記ソース線（１７）とを備える。

Description

半導体装置及び表示装置
　本発明は、半導体装置に関し、特に、多結晶シリコンを活性層とする薄膜トランジスタを形成した半導体装置に関するものである。
　近年、液晶ディスプレイや有機材料のＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイに代表されるフラットパネルディスプレイに対し、大型化、高精細化、表示周波数の高速化といったように、さらなる高機能化が求められている。
　特に、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタの高い電流駆動能力が要求される中、活性層に結晶化された半導体薄膜を用いたものが実用化されており、特にエキシマレーザー等のレーザー光の照射によって結晶化された半導体層を有するトップゲート構造の低温ポリシリコンＴＦＴは、高い電流能力のみならず、自己整合プロセスとＬＤＤ構造とによって、高いオン／オフ電流比と非常に小さい寄生容量とを並立させるデバイスとして、広く利用されている。
特開２００３－３３８５０９号公報
　トップゲートＴＦＴの製造方法は、以下のものが開示されている（例えば、特許文献１）。
　特許文献１では、まず、基板に非結晶シリコン薄膜を例えば４０～５０ｎｍ程度の膜厚に形成し、脱水素化アニールを行う。その後、エキシマレーザー等のレーザー光の照射によるアニール工程で結晶化させた後、所定の形状にパターニングしてＴＦＴの活性層とする。
　次に、活性層上にＳｉＯ２膜等の絶縁膜を形成してゲート絶縁膜を形成し、活性層上にはゲート絶縁膜を介してＣｒ、Ｗ、Ｍｏ等の金属またはそれらの複合材料からなるゲート電極層（以下、ゲート層）を形成する。そして、ゲート層上に、フォトレジストを選択的に残して、ゲート層を所定の形状に形成し、ゲート電極とする。
　次いで、ゲート電極上のレジストをマスクとして、ゲート絶縁膜を通過させて活性層に不純物イオンを高濃度に注入し、ソース領域およびドレイン領域を形成する。ゲート電極の下方の領域は、ゲート電極上のレジストによってマスクされていたため、不純物イオンを注入していないチャネル領域が形成される。
　さらに、ゲート電極上のレジストを除去した後、ゲート電極をマスクとして、低濃度の不純物イオンを、ゲート絶縁膜越しに露出した活性層に注入する。これにより、活性層のゲート電極直下に形成されたチャネル領域と、高濃度の不純物イオンが注入され形成されたソース領域およびドレイン領域との間に、低濃度の不純物イオンが注入された領域（ＬＤＤ）が形成される。
　高濃度の不純物イオン、及び低濃度の不純物イオンの注入が完了した後、再度エキシマレーザーや基板加熱処理によって、活性層を加熱することにより、注入された不純物を活性化させる。
　その後、全面にＳｉＮｘおよびＳｉＯ２膜を形成して層間絶縁膜を形成した後、ＴＦＴ特性を安定化させるため、加熱処理によってＳｉＮｘ層の水素を活性層に供給し、レーザーアニールにより結晶化された活性層の欠陥準位を水素で終端化する。
　そして、ソース領域およびドレイン領域の上方のゲート絶縁膜および層間絶縁膜にコンタクトホールを開口させ、開口部上にＡｌ等の金属材料からなるソース・ドレイン層（以下ＳＤ層）をパターニングしてそれぞれ形成し、ソース領域およびドレイン領域に接続することでソース電極およびドレイン電極とする。
　このように、ゲート層の材料は、ゲート電極形成後の基板加熱工程に対して、変形・変質しない高い耐熱性を有していなければならない。しかしながら、一般的な電極材料として用いられる金属は、耐熱性が高いものほど導電性が低下する傾向がある。従って、ゲート電極の材料として耐熱性の高いものを使用し、且つゲート電極と同じ層で同じ金属材料でゲート配線を形成した場合、ゲート配線の配線抵抗が高くなってしまう。高い配線抵抗は、配線時定数の増大による信号の遅延や、電圧降下によるディスプレイのムラの原因となる。すなわち、パネル面積が大型化して駆動周波数が増大化すると、配線抵抗の影響が大きくなる。
　また、画素内の電圧保持容量をゲート層と層間絶縁膜とＳＤ層とで形成した場合、クロストークを防止し、且つ１フレーム内の輝度を安定させるためには、容量値が大きいほうが好ましい。すなわち、ゲート層上の層間絶縁膜の誘電率を高くするか、膜厚を薄くして単位面積当たりの容量値を大きくする必要がある。
　一方で、例えばゲート配線をゲート層で形成し、ソース配線をＳＤ層で形成した場合、ゲート配線とソース配線との交差部で形成される配線寄生容量も、画素内の電圧保持容量と同じくゲート層と層間絶縁膜とＳＤ層とで形成され、配線時定数を低減させる観点からは容量値が小さいほうが好ましい。
　つまり、画素内の保持容量を大きく保つために、ゲート層上の層間絶縁膜の単位面積当たりの容量値を大きくした場合、パネルを動作させるために配線時定数を規定値以下とするためには、制御線の抵抗を下げる必要がある。しかしながら、上記のＴＦＴ製造工程で説明したように、特にゲート電極は、高い耐熱性を有することが求められ、ゲート層で形成した制御線は抵抗の高い配線となり、画素内の保持容量を大きく保つほど配線時定数が増大してしまう。
　本発明は、上記課題を解決するものであり、ゲート電極及びゲート配線をそれぞれに適した特性の材料で形成し、ゲート配線とソース配線との間の寄生容量を低減した半導体装置を提供することを目的とする。
　本発明の一形態に係る半導体装置は、基板と、前記基板上に形成される半導体層と、前記半導体層上に形成される第１絶縁層と、前記第１絶縁層上に形成される第１導電層と、前記第１導電層上に形成される第２絶縁層と、前記第２絶縁層上に形成される第２導電層と、前記第２導電層上に形成される第３絶縁層と、前記第３絶縁層上に形成された第３導電層と、ゲート線と、前記ゲート線と交差するように配置されるソース線とを有する。前記半導体層は、少なくともチャネル領域とコンタクト領域とを有する。前記第１絶縁層は、前記コンタクト領域に重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第１コンタクトホールを有する。前記第１導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置される。前記第２絶縁層は、前記第１コンタクトホールに連通するように形成され、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第２コンタクトホールと、前記第１導電層のパターンに重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記第１導電層のパターンとを接続する第３コンタクトホールとを有する。前記第３絶縁層は、第４コンタクトホールを有する。前記ゲート線は、前記第２導電層及び前記第３導電層の一方で形成され、少なくとも前記第３コンタクトホールを通じて前記第１導電層のパターンに接続される。前記ソース線は、前記第２導電層及び前記第３導電層の他方で形成され、前記第１～４コンタクトホールのいずれかを通じて前記コンタクト領域に接続される。
　本発明によれば、第１導電層のパターン及びゲート配線をそれぞれに適した特性の材料で形成し、ゲート配線とソース配線との間の寄生容量を低減した半導体装置を得ることができる。
図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態１に係る画素回路の回路構成を示す図である。 図３は、実施の形態１に係る半導体装置の平面図である。 図４は、図３の線分ＩＶの断面を矢印の方向から見た図である。 図５Ａは、図３の線分Ｖの断面を矢印の方向から見た図である。 図５Ｂは、図５Ａから第２中継電極を省略した例を示す図である。 図５Ｃは、図５Ｂからソース電極を省略した例を示す図である。 図６Ａは、実施の形態１に係る薄膜半導体装置の製造方法の基板準備工程における図４に対応する断面図である。 図６Ｂは、実施の形態１に係る薄膜半導体装置の製造方法の半導体層形成工程における図４に対応する断面図である。 図６Ｃは、実施の形態１に係る薄膜半導体装置の製造方法のゲート絶縁膜／ゲート電極形成工程における図４に対応する断面図である。 図６Ｄは、実施の形態１に係る薄膜半導体装置の製造方法のチャネル領域／コンタクト領域形成工程における図４に対応する断面図である。 図６Ｅは、実施の形態１に係る薄膜半導体装置の製造方法の第２絶縁層形成工程における図４に対応する断面図である。 図６Ｆは、実施の形態１に係る薄膜半導体装置の製造方法のソース電極／ドレイン電極形成工程における図４に対応する断面図である。 図６Ｇは、実施の形態１に係る薄膜半導体装置の製造方法の第３絶縁層形成工程における図４に対応する断面図である。 図６Ｈは、実施の形態１に係る薄膜半導体装置の製造方法の中継電極形成工程における図４に対応する断面図である。 図７Ａは、実施の形態１に係る薄膜半導体装置の製造方法の基板準備工程における図５Ａに対応する断面図である。 図７Ｂは、実施の形態１に係る薄膜半導体装置の製造方法の半導体層形成工程における図５Ａに対応する断面図である。 図７Ｃは、実施の形態１に係る薄膜半導体装置の製造方法のゲート絶縁膜／ゲート電極形成工程における図５Ａに対応する断面図である。 図７Ｄは、実施の形態１に係る薄膜半導体装置の製造方法のチャネル領域／コンタクト領域形成工程における図５Ａに対応する断面図である。 図７Ｅは、実施の形態１に係る薄膜半導体装置の製造方法の第２絶縁層形成工程における図５Ａに対応する断面図である。 図７Ｆは、実施の形態１に係る薄膜半導体装置の製造方法のソース電極／ドレイン電極／第２容量電極形成工程における図５Ａに対応する断面図である。 図７Ｇは、実施の形態１に係る薄膜半導体装置の製造方法の第３絶縁層形成工程における図５Ａに対応する断面図である。 図７Ｈは、実施の形態１に係る薄膜半導体装置の製造方法の中継電極形成工程における図５Ａに対応する断面図である。 図７Ｉは、実施の形態１に係る薄膜半導体装置の製造方法の第４絶縁層形成工程における図５Ａに対応する断面図である。 図７Ｊは、実施の形態１に係る薄膜半導体装置の製造方法の陽極形成工程における図５Ａに対応する断面図である。 図８は、実施の形態１の変形例１に係る半導体装置の図４に対応する断面図である。 図９は、実施の形態１の変形例２に係る半導体装置の図８に対応する断面図である。 図１０は、実施の形態１の変形例３に係る半導体装置の図９に対応する断面図である。 図１１は、実施の形態１の変形例４に係る半導体装置の図５Ａに対応する断面図である。 図１２は、実施の形態１の変形例５に係る半導体装置の図５Ａに対応する断面図である。 図１３は、実施の形態１の変形例６に係る半導体装置の図３に対応する平面図である。 図１４は、実施の形態１の変形例７に係る半導体装置の図２に対応する回路構成図である。 図１５は、実施の形態１の変形例７に係る半導体装置の図３に対応する平面図である。 図１６は、実施の形態１の変形例８に係る半導体装置の図１５に対応する平面図である。 図１７は、液晶表示装置の画素回路の回路構成を示す図である。 図１８は、実施の形態２に係る半導体装置の平面図である。 図１９は、実施の形態２の変形例１に係る半導体装置の図１８に対応する平面図である。
　本発明の一形態に係る半導体装置は、基板と、前記基板上に形成される半導体層と、前記半導体層上に形成される第１絶縁層と、前記第１絶縁層上に形成される第１導電層と、前記第１導電層上に形成される第２絶縁層と、前記第２絶縁層上に形成される第２導電層と、前記第２導電層上に形成される第３絶縁層と、前記第３絶縁層上に形成された第３導電層と、ゲート線と、前記ゲート線と交差するように配置されるソース線とを有する。前記半導体層は、少なくともチャネル領域とコンタクト領域とを有する。前記第１絶縁層は、前記コンタクト領域に重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第１コンタクトホールを有する。前記第１導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置される。前記第２絶縁層は、前記第１コンタクトホールに連通するように形成され、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第２コンタクトホールと、前記第１導電層のパターンに重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記第１導電層のパターンとを接続する第３コンタクトホールとを有する。前記第３絶縁層は、第４コンタクトホールを有する。前記ゲート線は、前記第２導電層及び前記第３導電層の一方で形成され、少なくとも前記第３コンタクトホールを通じて前記第１導電層のパターンに接続される。前記ソース線は、前記第２導電層及び前記第３導電層の他方で形成され、前記第１～４コンタクトホールのいずれかを通じて前記コンタクト領域に接続される。
　上記構成によれば、第１導電層のパターンと、第２導電層又は第３導電層に形成されるゲート配線とを、それぞれに適した材料で形成することができる。例えば、チャネル領域を結晶化する際に高温に晒される第１導電層のパターンは、耐熱性の高い金属を用いて形成すればよい。また、ゲート配線は、低抵抗な金属で形成すればよい。
　また、ゲート配線を第２導電層及び第３導電層の一方に形成し、ソース配線を第２導電層及び第３導電層の他方に形成することにより、ゲート配線とソース配線とが第３絶縁層を介して交差する。第３絶縁層は、膜厚を比較的自由に設定することができるので、ゲート配線及びソース配線の交差部に生じる寄生容量を低減することができる。
　なお、本実施の形態において、「パターン」とは、導電層を構成する金属膜をパターニングすることによって得られる物を指す。例えば、パターンの典型例は、例えば、電極や配線等であるが、これらには限定されない。また、本明細書中の「重畳する」とは、上下方向から見て互いに重なり合う位置関係にあることを指す。
　さらに、該半導体装置は、前記第１導電層で形成される第１容量電極と、前記第２絶縁層の前記第１容量電極に重畳する位置に形成された誘電体と、前記第２導電層の前記誘電体に重畳する位置に形成された第２容量電極とで構成される容量部を備えてもよい。
　上記構成のように、容量部を構成する電極を第１導電層と第２導電層とに形成することにより、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）型の容量部を形成することができる。
　また、前記第２絶縁層の単位面積あたりの静電容量は、前記第３絶縁層の単位面積あたりの静電容量よりも大きくしてもよい。
　これにより、小さい面積で大容量の容量部を形成することができる。
　また、前記ゲート線と前記ソース線とが交差する領域は、前記第３絶縁層で絶縁されてもよい。
　また、前記第３コンタクトホールは、前記チャネル領域に重畳する位置に形成されてもよい。
　また、前記ゲート線は、少なくとも第３コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンに接続されてもよい。
　一例として、前記ゲート線は、前記第３導電層で形成され、前記ソース線は、前記第２導電層で形成されてもよい。
　また、前記第４コンタクトホールは、前記第３コンタクトホールに連通するように形成されてもよい。そして、前記第３導電層のパターンは、前記第３及び第４コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンと直接接続されてもよい。
　また、前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成されてもよい。そして、前記第３導電層のパターンは、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンと、前記第２導電層のパターンを介して接続されてもよい。
　他の例として、前記ゲート線は、前記第２導電層で形成され、前記ソース線は、前記第３導電層で形成されてもよい。
　また、前記第３導電層のシート抵抗は、前記第２導電層のシート抵抗より小さくてもよい。
　また、前記第３導電層の厚みは、前記第２導電層の厚みより厚くてもよい。
　また、前記ゲート線は、前記第３導電層で形成されてもよい。
　さらに、該半導体装置は、前記第３導電層上に形成される第４絶縁層と、前記第４絶縁層上に形成される第４導電層とを有してもよい。そして、前記第４絶縁層は、少なくとも前記第３導電層のパターンに重畳する位置に、第５コンタクトホールを有してもよい。
　また、前記第５コンタクトホールは、前記第４コンタクトホールに連通するように形成されてもよい。さらに、前記第４コンタクトホールは、前記第２コンタクトホールに連通するように形成されてもよい。そして、前記第４導電層のパターンは、前記第１、第２、第４、及び第５コンタクトホールを通じて、前記半導体層の前記コンタクト領域に直接接続されてもよい。
　また、前記第５コンタクトホールは、前記第３導電層のパターンに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第５コンタクトホールを通じて、前記第３導電層のパターンと直接接続されてもよい。
　また、前記第４コンタクトホールは、前記第２コンタクトホールに連通するように形成されてもよい。そして、前記第４導電層のパターンは、前記第３導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。
　また、前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第３導電層のパターンを介して、前記第２導電層のパターンに接続されてもよい。
　また、前記第２コンタクトホールは、前記第１コンタクトホールに連通するように形成されてもよい。さらに、前記第２導電層のパターンは、前記第２コンタクトホールに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第２導電層のパターンおよび前記第３導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。
　また、前記第５コンタクトホールは、前記第４コンタクトホールに連通するように形成されてもよい。さらに、前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第４及び第５コンタクトホールを通じて、前記第２導電層のパターンと直接接続されてもよい。
　また、前記第３コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第２導電層のパターンを介して、前記第１導電層のパターンに接続されてもよい。
　また、前記第２コンタクトホールは、前記第１コンタクトホールに連通するように形成されてもよい。さらに、前記第２導電層のパターンは、前記第２コンタクトホールに重畳する位置に形成されてもよい。そして、前記第４導電層のパターンは、前記第２導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。
　また、前記第１導電層又は前記半導体層は、前記第４コンタクトホールに重畳する位置に、高さ調整層を有してもよい。
　また、前記第１導電層又は前記半導体層は、前記第５コンタクトホールに重畳する位置に、高さ調整層を有してもよい。
　さらに、前記第２導電層は、前記第５コンタクトホールに重畳する位置に、高さ調整層を有してもよい。
　上記構成のように、コンタクトホールに重畳する位置に高さ調整層を設けることにより、高さ調整層上に積層される絶縁層が選択的に押し上げられる。その結果、コンタクトホールの深さが浅くなるので、コンタクトホールの開口面積を小さくすることができる。これにより、上記構成によれば、発光層の面積を増大させることができる。
　また、前記ゲート線及び前記ゲート線に平行に配置される線は、前記第３導電層に形成されてもよい。そして、前記ソース線に平行に配置される線は、第１導電層及び第２導電層の一方に形成されてもよい。
　また、前記ゲート線は、第２導電層に形成されてもよい。さらに、前記ゲート線に平行に配置される線は、第１導電層及び第２導電層の一方に形成されてもよい。そして、前記ソース線に平行に配置される線は、前記第３導電層に形成されてもよい。
　本発明の一形態に係る表示装置は、複数の画素をマトリクス状に配置して構成される。具体的には、表示装置は、各々が平行に配置される複数のゲート線と、各々が平行に配置され、且つ前記ゲート線と交差する複数のソース線と、前記複数のゲート線及び前記複数のソース線の交点毎に形成される前記画素を駆動する上記記載の複数の半導体装置とを備える。
　さらに、前記半導体装置は、前記第３導電層上に形成される第４絶縁層と、前記第４絶縁層上に形成される第４導電層とを有してもよい。そして、前記第４導電層のパターンは、前記画素毎に孤立して配置されてもよい。
　さらに、前記半導体装置は、前記第３導電層上に形成される第４絶縁層と、前記第４絶縁層上に形成される第４導電層とを有してもよい。そして、前記第４導電層のパターンは、複数の前記画素にわたって配置されてもよい。
　以下、図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。
　（実施の形態１）
　まず、図１を参照して、本発明の実施の形態１に係る半導体装置を有機ＥＬ表示装置に適用した例について説明する。図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
　図１に示すように、有機ＥＬ表示装置１０は、アクティブマトリクス基板（ＴＦＴアレイ基板）１１と、アクティブマトリクス基板１１においてマトリクス状に複数配置された画素１２と、画素１２に接続され、アクティブマトリクス基板１１上にアレイ状に複数配置された画素回路１３と、画素１２と画素回路１３の上に順次積層された画素電極１４、有機ＥＬ層１５及び共通電極１６と、各画素回路１３と制御回路（不図示）とを接続する複数本のソース配線１７及びゲート配線１８とを備える。有機ＥＬ層１５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。なお、本実施の形態１では、画素電極（アノード）１４を画素毎に別々に形成し、共通電極（カソード）１６を全画素共通に形成する例を説明するが、本発明はこれに限定されず、アノードを全画素共通に形成し、カソードを画素毎に別々に形成してもよい。
　また、複数のソース配線１７は、マトリクス状に配置された複数の画素１２の各列に対応するように配置される。すなわち、複数のソース配線１７は、互いに平行に配置される。一方、複数のゲート配線１８は、マトリクス状に配置された複数の画素の各行に対応するように配置される。すなわち、複数のゲート配線１８は、互いに平行に配置される。その結果、ソース配線１７とゲート配線１８とは、互いに交差するように配置される。そして、画素回路１３は、ソース配線１７とゲート配線１８との交点毎に配置される。
　次に、図２を参照して、上記有機ＥＬ表示装置１０の画素回路１３の構成を説明する。図２は、実施の形態１に係る画素回路１３の回路構成を示す図である。図２に示されるように、画素回路１３は、駆動トランジスタ２１と、スイッチングトランジスタ２２と、コンデンサ（容量部）２３とを備える。駆動トランジスタ２１は、有機ＥＬ素子を駆動するトランジスタであり、また、スイッチングトランジスタ２２は、画素を選択するためのトランジスタである。
　スイッチングトランジスタ２２のソース電極１６１はソース配線１７に接続され、ゲート電極１４１はゲート配線１８に接続され、ドレイン電極１６２はコンデンサ２３及び駆動トランジスタ２１のゲート電極１４２に接続されている。また、駆動トランジスタ２１のドレイン電極１６３は電源配線１９に接続され、ソース電極１６４は画素電極１４に接続されている。
　なお、本実施の形態１では、駆動トランジスタ２１及びスイッチングトランジスタ２２をＮ型トランジスタとして説明しているので、ソース電極及びドレイン電極は図２に示される配置になる。しかしながら、ソース電極及びドレイン電極は、薄膜トランジスタのタイプ（Ｐ型又はＮ型）と、各電極に印加される電圧の関係とによって決定されるものであり、上記の位置関係は一例に過ぎない。すなわち、図２のスイッチングトランジスタ２２において、参照番号“１６１”の側がドレイン電極で、参照番号“１６２”の側がソース電極となってもよい。同様に、図２の駆動トランジスタ２１において、参照番号“１６３”の側がソース電極で、参照番号“１６４”の側がドレイン電極となってもよい。
　さらに、コンデンサ２３の一方側の電極は、画素回路１３内の一つのノードに接続される。図２の例では、ゲート電極１４２及びスイッチングトランジスタ２２のドレイン電極１６２に接続されている。また、コンデンサ２３の他方側の電極は、画素回路１３内の他のノードまたは共通配線２０に接続される。図２の例では、共通配線２０に接続される。
　この構成において、ゲート配線１８にゲート信号が入力され、スイッチングトランジスタ２２をオン状態にすると、ソース配線１７に入力された信号電圧がスイッチングトランジスタ２２を介してコンデンサ２３に書き込まれる。また、コンデンサ２３の他方側の電極には、共通配線２０から一定の電位が常時印加されている。そして、コンデンサ２３に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、信号電圧に対応した駆動電流が、有機ＥＬ素子のアノードからカソードへと流れる。これにより、有機ＥＬ素子が発光し、所定の画像を表示することができる。　次に、図３～図５Ｃを参照して、実施の形態１に係る半導体装置１００の構成を説明する。図３は、実施の形態１に係る半導体装置１００の平面図である。図４は、図３の線分ＩＶの断面を矢印の方向から見た図である。図５Ａは、図３の線分Ｖの断面を矢印の方向から見た図である。図５Ｂ及び図５Ｃは、図５Ａの他の例を示す図である。なお、図３～図５Ｃに示される半導体装置１００は、図２の画素回路１３に相当する。
　実施の形態１に係る半導体装置１００は、基板１１０と、チャネル領域１２１、１２４及びコンタクト領域１２２、１２３、１２５、１２６を含む半導体層１２０Ａ、１２０Ｂと、ゲート絶縁膜（第１絶縁膜）１３０と、ゲート電極１４１、１４２を含む第１導電層と、第２絶縁層１５０と、ソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５を含む第２導電層と、第３絶縁層１７０と、第１中継電極１８１及び第２中継電極１８２と、第４絶縁層１９０とを、この順に積層して構成される。また、図５Ａには、第４絶縁層１９０上の第４導電層に形成される画素電極１４と、各画素の境界に配置されるバンクとを図示している。なお、コンタクトホール１５２、１７１をゲート配線１８の下に設け、ゲート電極１４１をコンタクトホール１５２、１７１の位置まで延伸してもよい。
　基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。または、プラスチック基板や金属フィルム上に絶縁体を形成したフレキシブル基板であってもよい。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン層５４に侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１０ｎｍ～１００ｎｍ程度とすることができる。
　半導体層１２０Ａ、１２０Ｂは、基板１１０上にパターン形成され、それぞれがチャネル領域１２１、１２４と、一対のコンタクト領域１２２、１２３、１２５、１２６とを有する。半導体層１２０Ａ、１２０Ｂの膜厚は、例えば、３０ｎｍ～１００ｎｍ程度とすることができる。
　チャネル領域１２１、１２４は、ゲート電極１４１、１４２の電圧によってキャリアの数が制御される領域である。チャネル領域１２１、１２４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。チャネル領域１２１、１２４は、例えば、非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
　コンタクト領域１２２、１２３、１２５、１２６は、不純物を高濃度に含む非晶質半導体膜であり、高濃度の不純物を含むｎ＋層である。より具体的には、Ｎ型の駆動トランジスタ２１及びスイッチングトランジスタ２２のコンタクト領域１２２、１２３、１２５、１２６は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。一方、Ｐ型の駆動トランジスタ２１及びスイッチングトランジスタ２２をＰ型のトランジスタとした場合のコンタクト領域１２２、１２３、１２５、１２６は、アモルファスシリコンに不純物としてボロン（Ｂ）をドーピングしたｐ型半導体膜によって構成することができる。
　なお、コンタクト領域１２２、１２３、１２５、１２６とチャネル領域１２１、１２４との間には、低濃度の不純物領域（ＬＤＤ）が構成されてもよい。低濃度の不純物領域には、リンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
　ゲート絶縁膜（第１絶縁層）１３０は、半導体層１２０Ａ、１２０Ｂを覆うように、基板１１０上の全域に形成される。また、ゲート絶縁膜１３０には、各コンタクト領域１２２、１２３、１２５、１２６に重畳する位置にコンタクトホール１３１、１３２、１３３、１３４が形成されている。
　ゲート絶縁膜１３０は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）などの酸化物および窒化物の単層膜又はこれらの積層膜によって構成することができる。なお、第２絶縁層１５０、第３絶縁層１７０、及び第４絶縁層１９０についても、上記の材料で構成することができる。
　第１導電層のゲート電極１４１は、ゲート絶縁膜１３０下の半導体層１２０Ａのチャネル領域１２１に重畳する位置にパターン形成される。第１導電層のゲート電極１４２は、ゲート絶縁膜１３０下の半導体層１２０Ｂのチャネル領域１２４に重畳する位置にパターン形成される。
　第１導電層（ゲート電極１４１、１４２）は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極１４１、１４２の膜厚は、例えば２０～５００ｎｍ程度とすることができる。また、ゲート電極１４２は、コンデンサ２３の第１容量電極としても機能する。
　第２絶縁層１５０は、ゲート電極１４１、１４２を覆うように、ゲート絶縁膜１３０上に形成される。また、第２絶縁層１５０には、ゲート絶縁膜１３０のコンタクトホール１３１、１３２、１３３、１３４に連通するように、コンタクトホール１５１、１５３、１５４、１５５が形成されている。さらに、第２絶縁層１５０には、ゲート電極１４１及び半導体層１２０Ａのチャネル領域１２１に重畳する位置にコンタクトホール１５２が形成されている。
　第２導電層のソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５は、第２絶縁層１５０上にパターン形成される。また、図４及び図５Ａでは図示を省略するが、第２導電層には、ソース配線１７及び電源配線１９が互いに平行に配置される。
　第２導電層は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態１では、第２導電層は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。第２導電層の膜厚は、例えば、１００ｎｍ～１０００ｎｍ程度とすることができる。
　ソース電極１６１は、コンタクトホール１３１、１５１に重畳する位置に形成され、コンタクトホール１３１、１５１を通じて半導体層１２０Ａのコンタクト領域１２２に接続される。また、ソース電極１６１は、ソース電極１６１と同層（すなわち、第２導電層）に形成されるソース配線１７（図４では図示省略）に接続される。
　ドレイン電極１６２は、コンタクトホール１３２、１５３に重畳する位置に形成され、コンタクトホール１３２、１５３を通じて半導体層１２０Ａのコンタクト領域１２３に接続される。また、ドレイン電極１６２は、ゲート絶縁膜１３０に形成されたコンタクトホール（図示省略）を通じて、ゲート電極１４２に接続される。
　ドレイン電極１６３は、コンタクトホール１３３、１５４に重畳する位置に形成され、コンタクトホール１３３、１５４を通じて半導体層１２０Ｂのコンタクト領域１２５に接続される。また、ドレイン電極１６３は、ドレイン電極１６３と同層（すなわち、第２導電層）に形成される電源配線１９（図５Ａでは図示省略）に接続される。
　ソース電極１６４は、コンタクトホール１３４、１５５に重畳する位置に形成され、コンタクトホール１３４、１５５を通じて半導体層１２０Ｂのコンタクト領域１２６に接続される。また、ソース電極１６４は、第２中継電極１８２を介して第４導電層に形成される画素電極１４に接続される。
　第２容量電極１６５は、第１容量電極として機能するゲート電極１４２に重畳する位置に形成され、コンタクトホール（図示省略）を通じて第３導電層に形成される共通配線２０（図５Ａでは図示省略）に接続される。また、第１導電層パターンと第２導電層パターンとをチャネル領域１２４の上方とは別の箇所に設けて互いに重なるように配置し、それぞれを第１容量電極および第２容量電極として機能させ、コンデンサ２３としてもよい。
　第２絶縁層１５０の第１容量電極１４２と第２容量電極１６５とで挟まれた領域は、コンデンサ２３の誘電体として機能する。そこで、第２絶縁層１５０の単位面積あたりの静電容量は、第３絶縁層１７０の単位面積あたりの静電容量よりも大きく設定するのが望ましい。
　すなわち、図２のスイッチングトランジスタ２２は、半導体層１２０Ａ、ゲート電極１４１、ソース電極１６１、及びドレイン電極１６２で構成されるトップゲート型の薄膜トランジスタである。また、図２の駆動トランジスタ２１は、半導体層１２０Ｂ、ゲート電極１４２、ソース電極１６４、及びドレイン電極１６３で構成されるトップゲート型の薄膜トランジスタである。さらに、図２のコンデンサ２３は、第１容量電極として機能するゲート電極１４２と第２容量電極１６５とで構成される。
　第３絶縁層１７０は、ソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５を覆うように、第２絶縁層１５０上に積層される。また、第３絶縁層１７０には、第２絶縁層１５０のコンタクトホール１５２に連通する位置に、コンタクトホール１７１が形成されている。さらに、第３絶縁層１７０には、ソース電極１６４に重畳する位置に、コンタクトホール１７２が形成されている。
　第３導電層の第１中継電極１８１及び第２中継電極１８２は、第３絶縁層１７０上にパターン形成される。第３導電層は、例えば、第２導電層と同じ材料によって構成することができる。第３導電層の膜厚は、第２導電層の膜厚より厚いのが望ましく、例えば３００ｎｍ～２０００ｎｍ程度とすることができる。また、第３導電層のシート抵抗（単位面積当たりの抵抗）は、第２導電層のシート抵抗より小さくするのが望ましい。
　第１中継電極１８１は、コンタクトホール１５２、１７１に重畳する位置に形成され、コンタクトホール１５２、１７１を通じて、半導体層１２０Ａのチャネル領域１２１に重畳する位置でゲート電極１４１に接続される。また、第１中継電極１８１は、第１中継電極１８１と同層（すなわち、第３導電層）に形成されるゲート配線１８（図４では図示省略）に接続される。すなわち、第１中継電極１８１は、ゲート配線１８とゲート電極１４１とを電気的に接続する。
　第２中継電極１８２は、コンタクトホール１７２に重畳する位置に形成され、ソース電極１６４に接続される。また、第２中継電極１８２は、第４導電層に形成される画素電極１４に接続される。すなわち、第２中継電極１８２は、画素電極１４とソース電極１６４とを電気的に接続する。
　なお、図５Ｂに示されるように、コンタクトホール１７２、１９１を互いに連通するように形成し、連通するコンタクトホール１７２、１９１を通じて画素電極１４とソース電極１６４とを直接接続してもよい。この場合、図５Ａの第２中継電極１８２を省略することができる。さらに、図５Ｃに示されるように、コンタクトホール１３４、１５５、１７２、１９１を互いに連通するように形成し、連通するコンタクトホール１３４、１５５、１７２、１９１を通じて画素電極１４と半導体層１２０Ｂのコンタクト領域１２６とを直接接続してもよい。この場合、画素電極１４がソース電極としても機能するので、図５Ｂのソース電極１６４を省略することができる。
　第４絶縁層１９０は、第１中継電極１８１及び第２中継電極１８２を覆うように、第３絶縁層１７０上に積層される。また、第４絶縁層１９０は、半導体装置１００の上面を平坦化する平坦化膜として機能させてもよい。第４絶縁層１９０を平坦化膜として機能させるためには、第４絶縁層１９０をポリイミド系、ポリアクリル系などの感光性樹脂を単体もしくは混合して積層させることによって形成することが望ましい。また前述の酸化膜や窒化膜などを第４絶縁層１９０の上方もしくは下方に積層させてもよい。さらには第４絶縁層１９０の平坦性を向上させるために、第４絶縁層１９０の膜厚は５００ｎｍ～１００００ｎｍの膜厚であることが望ましい。さらに、第４絶縁層１９０には、第２中継電極１８２に重畳する位置に、コンタクトホール１９１が形成される。そして、画素電極１４は、コンタクトホール１９１を通じて、第２中継電極１８２に接続される。
　第４導電層の画素電極１４は、第４絶縁層１９０上に半導体装置１００毎に独立したパターンとして形成される。そして、画素電極１４は、コンタクトホール１９１を通じて第２中継電極１８２に接続される。また、第４導電層には、さらに、複数の半導体装置１００（すなわち、複数の画素回路１３）にわたって形成されるバス配線が形成されてもよい。このバス配線は、共通電極１６もしくは共通配線２０に複数個所で接続されることにより、共通電極１６もしくは共通配線２０の中央領域と周辺領域との間の電位差を平準化することができる。
　次に、図６Ａ～図６Ｈ及び図７Ａ～図７Ｊを参照して、本発明の実施の形態１に係る薄膜半導体装置の製造方法を説明する。図６Ａ～図６Ｈは、本発明の実施の形態１に係る薄膜半導体装置の製造方法の各工程における図４の断面の構成を模式的に示した断面図である。図７Ａ～図７Ｊは、本発明の実施の形態１に係る薄膜半導体装置の製造方法の各工程における図５Ａの断面の構成を模式的に示した断面図である。
　まず、図６Ａ及び図７Ａに示されるように、基板１１０を準備する。なお、基板１１０の上面に、プラズマＣＶＤ等によってシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図６Ｂ及び図７Ｂに示されるように、基板１１０の上面全域に、半導体層１２０Ａ、１２０Ｂをパターン形成する。具体的には、まず、基板１１０上に、アモルファスシリコン（非晶質シリコン）をプラズマＣＶＤ等によって成膜し、エキシマレーザー等による熱アニールによって、半導体層１２０Ａ、１２０Ｂの温度をアモルファスシリコンの融点である１４１４℃以上の温度範囲に上昇させることにより、アモルファスシリコンを平均粒径が５０ｎｍ以上のｐ－Ｓｉ（多結晶シリコン）に結晶化させる。そして、多結晶シリコンをパターニングすることによって半導体層１２０Ａ、１２０Ｂを形成することができる。
　次に、図６Ｃ及び図７Ｃに示されるように、半導体層１２０Ａ、１２０Ｂを覆うように、基板１１０の上面前記にゲート絶縁膜１３０を形成する。さらに、ゲート絶縁膜１３０上の半導体層１２０Ａ、１２０Ｂに重畳する位置にゲート電極１４１、１４２をパターン形成する。
　ゲート絶縁膜１３０は、例えば、酸化シリコンをプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。ゲート電極１４１、１４２は、例えば、ゲート絶縁膜１３０上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法と、ウェットエッチング法もしくはドライエッチング法とを用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１４１、１４２を形成することができる。なお、この工程では、ゲート電極１４１、１４２上のレジスト１４１Ｒ、１４２Ｒを除去せずに残しておく。
　次に、図６Ｄ及び図７Ｄに示されるように、半導体層１２０Ａ、１２０Ｂにチャネル領域１２１、１２４と、コンタクト領域１２２、１２３、１２５、１２６とを形成する。具体的には、半導体層１２０Ａ、１２０Ｂのコンタクト領域１２２、１２３、１２５、１２６となる領域に、リン等の５価元素もしくはボロン等の３価元素の不純物を高濃度ドープする。これにより、半導体層１２０Ａ、１２０Ｂのゲート電極１４１、１４２に重畳する位置がｐ－Ｓｉのチャネル領域１２１、１２４となり、チャネル領域１２１、１２４に隣接する領域がコンタクト領域１２２、１２３、１２５、１２６となる。
　その後、レジスト１４１Ｒ、１４２Ｒを残した状態でゲート電極１４１、１４２をさらにエッチングすると、ゲート電極１４１、１４２のパターンは後退し、レジスト１４１Ｒ、１４２Ｒよりも小さいパターンとなる。その後、ゲート電極１４１、１４２上のレジスト１４１Ｒ、１４２Ｒを除去し、半導体層１２０Ａ、１２０Ｂに対してリン等の５価元素もしくはボロン等の３価元素の不純物を低濃度ドープする。
　これにより、スイッチングトランジスタ２２および駆動トランジスタ２１のゲート電極１４１、１４２にオフ電圧が印加されている状態において、チャネル領域１２１、１２４とコンタクト領域１２２、１２３、１２５、１２６との間に電界が集中することを回避できるため、オフリーク電流を小さくすることが可能となる。
　次に、図６Ｅ及び図７Ｅに示されるように、ゲート電極１４１、１４２を覆うように、基板１１０の上面全域に第２絶縁層１５０を形成する。具体的には、プラズマＣＶＤ法により、第２絶縁層１５０となる絶縁膜を堆積する。また、ゲート絶縁膜１３０および第２絶縁層１５０を一括してエッチングすることにより、ゲート絶縁膜１３０を厚み方向に貫通するコンタクトホール１３１、１３２、１３３、１３４と、第２絶縁層１５０を厚み方向に貫通するコンタクトホール１５１、１５３、１５４、１５５とを、それぞれが互いに連通するように同時に形成する。ここでゲート絶縁膜１３０および第２絶縁層１５０を一括してエッチングすることにより、コンタクトホール１３１、１３２、１３３、１３４の位置に対する、コンタクトホール１５１、１５３、１５４、１５５の位置の合わせ精度は極めて高くなる。その結果、より小さい領域でコンタクトホール１３１、１３２、１３３、１３４、１５１、１５３、１５４、１５５を形成することが可能である。
　次に、図６Ｆ及び図７Ｆに示されるように、第２絶縁層１５０上にソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５をパターン形成する。具体的には、ソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５となる材料で構成されたソースドレイン金属膜をスパッタ等によって成膜し、ソースドレイン金属膜を所定形状にパターニングする。また、この工程において、ソース配線１７及び電源配線１９もパターン形成される。
　これにより、コンタクトホール１３１、１５１に重畳する位置にソース電極１６１が、コンタクトホール１３２、１５３に重畳する位置にドレイン電極１６２が、コンタクトホール１３３、１５４に重畳する位置にドレイン電極１６３が、コンタクトホール１３４、１５５に重畳する位置にソース電極１６４が、第１容量電極として機能するゲート電極１４２に重畳する位置に第２容量電極１６５がそれぞれ形成される。
　また、ソース電極１６１、１６４及びドレイン電極１６２、１６３のそれぞれは、コンタクトホール１３１、１３２、１３３、１３４、１５１、１５３、１５４、１５５を通じて、対応するコンタクト領域１２２、１２３、１２５、１２６に接続される。
　次に、図６Ｇ及び図７Ｇに示されるように、ソース電極１６１、１６４、ドレイン電極１６２、１６３、及び第２容量電極１６５を覆うように、基板１１０の上面全域に第３絶縁層１７０を形成する。具体的には、プラズマＣＶＤ法により、第３絶縁層１７０となる絶縁膜を堆積する。また、第２絶縁層１５０および第３絶縁層１７０を一括してエッチングすることにより、図６Ｇに示されるように、第２絶縁層１５０を厚み方向に貫通するコンタクトホール１５２と第３絶縁層１７０を厚み方向に貫通するコンタクトホール１７１とを、互いに連通するように同時に形成する。また、これと同時に、図７Ｇに示されるように、第３絶縁層１７０のソース電極１６４に重畳する位置に、第３絶縁層１７０を厚み方向に貫通するコンタクトホール１７２を形成する。
　次に、図６Ｈ及び図７Ｈに示されるように、第３絶縁層１７０上に第１中継電極１８１及び第２中継電極１８２をパターン形成する。具体的には、第１中継電極１８１及び第２中継電極１８２となる材料で構成された金属膜をスパッタ等によって成膜し、この金属膜を所定形状にパターニングする。また、この工程において、ゲート配線１８及び共通配線２０もパターン形成される。
　これにより、コンタクトホール１５２、１７１に重畳する位置に第１中継電極１８１が、コンタクトホール１７２に重畳する位置に第２中継電極１８２が形成される。また、第１中継電極１８１は、コンタクトホール１５２、１７２を通じてゲート電極１４１に接続される。さらに、第２中継電極１８２は、コンタクトホール１７２を通じてソース電極１６４に接続される。
　次に、図７Ｉに示されるように、第１中継電極１８１及び第２中継電極１８２を覆うように、基板１１０の画素領域全域に第４絶縁層１９０を形成する。具体的には、ポリイミド系、ポリアクリル系などの感光性樹脂を塗布した後、フォトマスク越しに露光し現像することによってパターンを形成し、加熱して安定化させる。これにより、堆積した層間絶縁膜の上面を平坦化し、第２中継電極１８２に重畳する位置に第４絶縁層１９０を厚み方向に貫通するコンタクトホール１９１を形成する。
　次に、図７Ｊに示されるように、第４絶縁層１９０上に画素電極１４をパターン形成する。具体的には、画素電極１４となる材料で構成された金属膜をスパッタ等によって成膜し、この金属膜を所定形状にパターニングする。これにより、画素電極１４は、コンタクトホール１９１を通じて第２中継電極１８２に接続される。そして、画素電極１４上に所定の間隔毎にバンクを形成することにより、図３～図５Ａに示される半導体装置１００を得ることができる。
　上記構成のように、第１導電層にゲート電極１４１、１４２を形成し、第３導電層にゲート配線１８を形成することにより、ゲート電極１４１、１４２及びゲート配線１８をそれぞれに適した材料で構成することができる。例えば、チャネル領域１２１、１２２を熱アニールして結晶化する場合、第１導電層に形成されるゲート電極１４１、１４２は、１１００℃～１４１４℃の高温に耐える高い耐熱性を有する材料で形成すればよい。一方、熱アニールの後に第３導電層に形成されるゲート配線１８には高い耐熱性が必要ないので、低抵抗の金属を用いて形成すればよい。また、第２導電層に形成されるソース配線１７及び電源配線１９、第３導電層に形成される共通配線２０についても、同様に低抵抗の金属を用いて形成すればよい。
　また、第２導電層に形成されるソース配線１７と電源配線１９とは互いに平行に配置され、第３導電層に形成されるゲート配線１８と共通配線２０とは互いに平行に配置される。そして、ソース配線１７及び電源配線１９と、ゲート配線１８及び共通配線２０とは、互いに交差するように配置される。ここで、第２導電層と第３導電層との間には第３絶縁層１７０に介在しているので、上記の各配線の交差領域は、第３絶縁層１７０で絶縁されていることになる。したがって、上述したように、第３絶縁層１７０の単位面積あたりの静電容量を小さくすることにより、各配線の交差領域に生じる寄生容量を低減することができる。
　さらに、コンデンサ２３の容量電極を第１導電層と第２導電層とに形成することにより、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）型の容量部を形成することができる。このとき、第２絶縁層１５０の単位面積あたりの静電容量を大きくすることにより、小さい面積で大容量の容量部を形成することができる。
　すなわち、第３絶縁層１７０の単位面積あたりの静電容量を小さくし、第２絶縁層１５０の単位面積あたりの静電容量を大きくすることにより、ゲート配線１８及びソース配線１７の配線時定数を低減させつつ、充分な容量のコンデンサ２３を限られた面積で実現させることが可能となる。よってフレーム周波数を高くして動画表示性能を向上させつつ、１フレームの画像表示品位を向上させることが可能となる。
　次に、図８～図１６を参照して、実施の形態１の変形例１～８を説明する。なお、実施の形態１及び他の変形例と共通する構成要素には同一の参照番号を付し、詳しい説明を省略する。
　（変形例１）
　図８は、実施の形態１の変形例１に係る半導体装置１００Ａの図４に対応する断面図である。図４において、第１導電層に形成されているゲート電極１４１は、コンタクトホール１５２、１７１を通じて、第３導電層に形成されている第１中継電極１８１に接続されている。これに対して、図８に示される半導体装置１００Ａは、さらに、第２導電層のゲート電極１４１及び第１中継電極１８１に重畳する位置に第３中継電極１６６を備える。そして、第３中継電極１６６は、コンタクトホール１５２を通じて、半導体層１２０Ａのチャネル領域１２１に重畳する位置でゲート電極１４１に接続される。また、第１中継電極１８１は、コンタクトホール１７１を通じて、チャネル領域１２１及びゲート電極１４１に重畳する位置で第３中継電極１６６に接続される。これにより、ゲート配線１８とゲート電極１４１とが電気的に接続される。
　なお、図８の例では、コンタクトホール１７１を第３中継電極１６６の中央領域に重畳する位置に形成し、第１中継電極１８１を第３中継電極１６６の中央領域に接続した例を示したが、これに限ることなく、コンタクトホール１７１を第３中継電極１６６の周辺領域に重畳する位置に形成し、第１中継電極１８１を第３中継電極１６６の周辺領域（すなわち、チャネル領域１２１及びゲート電極１４１に重畳しない位置）に接続してもよい。
　（変形例２）
　図９は、実施の形態１の変形例２に係る半導体装置１００Ｂの図８に対応する断面図である。図９に示される半導体装置１００Ｂにおいては、図８の第１中継電極１８１を省略し、第３中継電極１６６を第２導電層に形成されたゲート配線１８（図９では図示省略）に接続する。また、第３導電層に形成されたソース配線１７を、第３絶縁層１７０のソース電極１６１に重畳する位置に形成されたコンタクトホール１７３を通じて、ソース電極１６１に接続させる。
　すなわち、図９の例では、ソース配線１７及びゲート配線１８の位置関係が実施の形態１と異なる。このように、本発明では、ソース配線１７及びゲート配線１８の一方が第２導電層に形成され、他方が第３導電層に形成されればよい。
　より具体的には、例えば実施の形態１のようにゲート配線１８を第３導電層に形成する場合、ゲート配線１８と平行に配置される配線（例えば、共通配線２０）は第３導電層に形成し、ゲート配線１８と交差するように配置される配線（例えば、ソース配線１７及び電源配線１９）は第１導電層及び第２導電層の一方に形成する。
　一方、例えば変形例２のようにゲート配線１８を第２導電層に形成する場合、ゲート配線１８と平行に配置される配線（例えば、共通配線２０）は第１導電層及び第２導電層の一方に形成し、ゲート配線と交差するように配置される配線（例えば、ソース配線１７及び電源配線１９）は第３導電層に形成する。
　（変形例３）
　図１０は、実施の形態１の変形例３に係る半導体装置１００Ｃの図９に対応する断面図である。図１０に示される半導体装置１００Ｃには、第３導電層にソース電極１８３（図９のソース電極１６１に対応する）及びドレイン電極１８４（図９のドレイン電極１６２に対応する）が形成され、第３絶縁層１７０のコンタクトホール１３１、１５１に連通する位置にコンタクトホール１７４が形成され、第３絶縁層１７０のコンタクトホール１３２、１５３に連通する位置にコンタクトホール１７５が形成されている。
　そして、ソース電極１８３は、コンタクトホール１３１、１５１、１７４を通じてコンタクト領域１２２に接続されている。また、ドレイン電極１８４は、コンタクトホール１３２、１５３、１７５を通じてコンタクト領域１２３に接続されている。なお、コンタクトホール１３１、１５１、１７４及びコンタクトホール１３２、１５３、１７５は同時に形成されてもよい。
　ソース電極及びドレイン電極は、実施の形態１のように第２導電層に形成されてもよいし、変形例３のように第３導電層に形成されてもよい。
　（変形例４）
　図１１は、実施の形態１の変形例４に係る半導体装置１００Ｄの図５Ａに対応する断面図である。図１１に示される半導体装置１００Ｄには、第３導電層にドレイン電極１８５（図５Ａのドレイン電極１６３に対応する）及びソース電極１８６（図５Ａのソース電極１６４に対応する）が形成され、第３絶縁層１７０のコンタクトホール１３３、１５４に連通する位置にコンタクトホール１７６が形成され、第３絶縁層１７０のコンタクトホール１３４、１５５に連通する位置にコンタクトホール１７７が形成されている。
　そして、ドレイン電極１８５は、コンタクトホール１３３、１５４、１７６を通じてコンタクト領域１２５に接続されている。また、ソース電極１８６は、コンタクトホール１３４、１５５、１７７を通じてコンタクト領域１２６に接続されている。さらに、画素電極１４は、コンタクトホール１９１を通じてソース電極１８６に直接接続されている。なお、コンタクトホール１３４、１５５、１７７及びコンタクトホール１３３、１５４、１７６は同時に形成されてもよい。
　（変形例５）
　図１２は、実施の形態１の変形例５に係る半導体装置１００Ｅの図５Ａに対応する断面図である。図１２に示される半導体装置１００Ｄは、図５Ａの構成に加えて、第１導電層のコンタクトホール１９１に重畳する位置に高さ調整層１４３を備える。上記構成とすることにより、第２絶縁層１５０及び第３絶縁層１７０において、高さ調整層１４３に重畳する領域が他の領域より押し上げられる。その結果、コンタクトホール１９１の深さＤ２が、図５Ａと比較して浅くなる。
　ここで、感光性樹脂の塗布・現像によって形成されるコンタクトホール１９１は、深さＤ２が浅くなるほど、上面の開口面積も小さくなる。このように、バンクに重畳する位置に形成されるコンタクトホール１９１の開口面積を小さくすることにより、画素電極１４の形状の不安定領域の面積を小さくし、結果として有効画素電極領域を大きくすることができる。有機ＥＬパネルでは、画素電極１４の形状の不安定領域はバンクで被覆され、隣接するバンクの間には発光層（図示省略）が設けられるので、上記構成によれば、発光層の面積を増大させることができる。
　また、図１２の例では、第１導電層に高さ調整層１４３を設けた例を示したが、これに限ることなく、半導体層１２０Ｂと同層のコンタクトホール１９１に重畳する位置に高さ調整層を設けてもよい。例えば、図１２の例では、ソース電極１６４のコンタクトホール１９１に重畳する位置まで延在する部分が、ソース電極１６４としてだけでなく、高さ調整層としても機能する。なお、高さ調整層は１箇所に限定されず、半導体層１２０Ｂと同層及び第１導電層の一方または両方に高さ調整層を形成してもよい。
　同様に、第３絶縁層１７０を感光性樹脂の塗布及び現像することによって第３絶縁層１７０上面を平坦化して形成する場合には、コンタクトホール１７２に重畳する位置に高さ調整層１４３を備える。上記構成とすることにより、高さ調整層１４３に重畳する領域が他の領域より押し上げられる。その結果、コンタクトホール１７２の深さが、図５Ａと比較して浅くなり、コンタクトホール１９１と同様に、上面の開口面積が小さくなる。コンタクトホール１７２の開口面積を小さくすることにより、第３配線層で形成される配線、例えばゲート配線１８を太く形成し、結果として配線抵抗を小さくすることができる。
　（変形例６）
　図１３は、実施の形態１の変形例６に係る半導体装置１００Ｆの図３に対応する平面図である。図１３に示される半導体装置１００Ｆは、ゲート配線１８をゲート電極１４１に重畳する位置に配置した点で、図３と相違する。これにより、図３の第１中継電極１８１を省略して、ゲート配線１８とゲート電極１４１とを、コンタクトホール１５２、１７１を通じて直接接続することができる。
　（変形例７）
　図１４及び図１５は、実施の形態１の変形例７に係る半導体装置１００Ｇの図２及び図３に対応する図である。図１４及び図１５に係る半導体装置１００Ｇは、共通配線２０を省略し、コンデンサ２３の第２容量電極１６５を電源配線１９に接続させた点で、図２及び図３と相違する。
　また、図１５に示される半導体装置１００Ｇは、図３の第１中継電極１８１を省略する代わりに、ゲート電極１４１をゲート配線１８に重畳する位置にまで延在させ、ゲート配線１８とゲート電極１４１とを、両者が重畳する位置（半導体層１２０Ａと重畳しない位置）に形成されたコンタクトホール１５２、１７１を通じて接続させる。
　（変形例８）
　図１６は、実施の形態１の変形例８に係る半導体装置１００Ｈの図１５に対応する平面図である。図１６に示される半導体装置１００Ｈは、ゲート配線１８をゲート電極１４１に重畳する位置に配置した点で、図１５と相違する。
　（実施の形態２）
　次に、図１７及び図１８を参照して、本発明の実施の形態２に係る半導体装置を説明する。図１７は、液晶表示装置の画素回路の回路構成を示す図である。図１８は、実施の形態２に係る半導体装置２００の平面図である。
　半導体装置２００は、図１７に示されるように、トランジスタ３１と、コンデンサ３２と、ゲート配線３３と、ソース配線３４と、共通配線３５とを備える。そして、ゲート電極２４１はゲート配線３３に接続され、ソース電極２６１はソース配線３４に接続され、ドレイン電極２６２はコンデンサ３２の一方の電極及び画素電極に接続され、共通配線３５はコンデンサ３２の他方側の電極に接続されている。
　この構成において、ゲート配線３３にゲート信号が入力され、トランジスタ３１をオン状態にすると、ソース配線３４を介して供給された信号電圧がコンデンサ３２に書き込まれる。また、コンデンサ３２の他方側の電極には共通配線３５から一定の電位が常時印加されている。そして、コンデンサ３２に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧を画素電極に供給して液晶の配向を変化させることにより、画像を表示させることができる。
　図１８の線分ＩＶ’の断面を矢印の方向から見た図は、図４と共通する。また、図１８の線分Ｖ’の断面を矢印の方向から見た図は、図５Ａのコンデンサ領域（中央領域）と共通する。すなわち、ゲート電極２４１は図４のゲート電極１４１に、ソース電極２６１は図４のソース電極１６１に、ドレイン電極２６２は図４のドレイン電極１６２に、第１容量電極２４２は図５Ａの第１容量電極として動作するゲート電極１４２に、第２容量電極２６５は図５Ａの第２容量電極１６５に、コンタクトホール２３１、２３２、２５１、２５２、２５３、２７１、２９１は、図４及び図５Ａの１３１、１３２、１５１、１５２、１５３、１７１、１９１にそれぞれ対応する。
　（変形例１）
　図１９は、実施の形態２の変形例１に係る半導体装置２００Ａの図１８に対応する平面図である。図１９に示される半導体装置２００Ａは、ゲート配線３３をゲート電極２４１に重畳する位置に配置した点で、図１８と相違する。
　このように、本発明の半導体装置は、有機ＥＬ素子を用いた有機ＥＬ表示装置のみならず、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
　本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
　１０　有機ＥＬ表示装置
　１１　アクティブマトリクス基板
　１２　画素
　１３　画素回路
　１４　陽極
　１５　有機ＥＬ層
　１６　陰極
　１７，３４　ソース配線
　１８，３３　ゲート配線
　１９　電源配線
　２０，３５　共通配線
　２１　駆動トランジスタ
　２２　スイッチングトランジスタ
　２３，３２　コンデンサ
　３１　トランジスタ
　１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ，２００，２００Ａ　半導体装置
　１１０　基板
　１２０Ａ，１２０Ｂ，２２０Ａ　半導体層
　１２１，１２４　チャネル領域
　１２２，１２３，１２５，１２６　コンタクト領域
　１３０　ゲート絶縁膜
　１３１，１３２，１３３，１３４，１５１，１５２，１５３，１５４，１５５，１７１，１７２，１７３，１７４，１７５，１７６，１７７，１９１，２３１，２３２，２５１，２５２，２５３，２７１，２９１　コンタクトホール
　１４１，１４２，２４１　ゲート電極
　１４３　高さ調整層
　１５０　第２絶縁層
　１６１，１６４，１８３，１８６，２６１　ソース電極
　１６２，１６３，１８４，１８５，２６２　ドレイン電極
　１６５，２６５　第２容量電極
　１６６　第３中継電極
　１７０　第３絶縁層
　１８１　第１中継電極
　１８２　第２中継電極
　１９０　第４絶縁層
　２４２　第１容量電極

Claims (29)

  1. 　基板と、
    　前記基板上に形成される半導体層と、
    　前記半導体層上に形成される第１絶縁層と、
    　前記第１絶縁層上に形成される第１導電層と、
    　前記第１導電層上に形成される第２絶縁層と、
    　前記第２絶縁層上に形成される第２導電層と、
    　前記第２導電層上に形成される第３絶縁層と、
    　前記第３絶縁層上に形成される第３導電層と、
    　ゲート線と、
    　前記ゲート線と交差するように配置されるソース線と、
    を有する半導体装置であって、
    　前記半導体層は、少なくともチャネル領域とコンタクト領域とを有し、
    　前記第１絶縁層は、前記コンタクト領域に重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第１コンタクトホールを有し、
    　前記第１導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置され、
    　前記第２絶縁層は、
    　前記第１コンタクトホールに連通するように形成され、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記半導体層のコンタクト領域とを接続する第２コンタクトホールと、
    　前記第１導電層のパターンに重畳する位置に、前記第２導電層のパターンもしくは前記第３導電層のパターンと前記第１導電層のパターンとを接続する第３コンタクトホールとを有し、
    　前記第３絶縁層は、第４コンタクトホールを有し、
    　前記ゲート線は、前記第２導電層及び前記第３導電層の一方で形成され、少なくとも前記第３コンタクトホールを通じて前記第１導電層のパターンに接続され、
    　前記ソース線は、前記第２導電層及び前記第３導電層の他方で形成され、前記第１～４コンタクトホールのいずれかを通じて前記コンタクト領域に接続される、
    　半導体装置。
  2. 　該半導体装置は、さらに、前記第１導電層で形成される第１容量電極と、前記第２絶縁層の前記第１容量電極に重畳する位置に形成された誘電体と、前記第２導電層の前記誘電体に重畳する位置に形成された第２容量電極とで構成される容量部を備える、
    　請求項１に記載の半導体装置。
  3. 　前記第２絶縁層の単位面積あたりの静電容量は、前記第３絶縁層の単位面積あたりの静電容量よりも大きい、
    　請求項２に記載の半導体装置。
  4. 　前記ゲート線と前記ソース線とが交差する領域は、前記第３絶縁層で絶縁される、
    　請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第３コンタクトホールは、前記チャネル領域に重畳する位置に形成される、
    　請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記ゲート線は、少なくとも第３コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンに接続される、
    　請求項５に記載の半導体装置。
  7. 　前記ゲート線は、前記第３導電層で形成され、
    　前記ソース線は、前記第２導電層で形成される、
    　請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記第４コンタクトホールは、前記第３コンタクトホールに連通するように形成され、
    　前記第３導電層のパターンは、前記第３及び第４コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンと直接接続される、
    　請求項７に記載の半導体装置。
  9. 　前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成され、
    　前記第３導電層のパターンは、前記チャネル領域に重畳する位置に配置された前記第１導電層のパターンと、前記第２導電層のパターンを介して接続される、
    　請求項７に記載の半導体装置。
  10. 　前記ゲート線は、前記第２導電層で形成され、
    　前記ソース線は、前記第３導電層で形成される、
    　請求項１～６のいずれか１項に記載の半導体装置。
  11. 　前記第３導電層のシート抵抗は、前記第２導電層のシート抵抗より小さい、
    　請求項１～１０のいずれか１項に記載の半導体装置。
  12. 　前記第３導電層の厚みは、前記第２導電層の厚みより厚い、
    　請求項１～１０のいずれか１項に記載の半導体装置。
  13. 　前記ゲート線は、前記第３導電層で形成される、
    　請求項１～１２のいずれか１項に記載の半導体装置。
  14. 　該半導体装置は、さらに、
    　前記第３導電層上に形成される第４絶縁層と、
    　前記第４絶縁層上に形成される第４導電層とを有し、
    　前記第４絶縁層は、少なくとも前記第３導電層のパターンに重畳する位置に、第５コンタクトホールを有する、
    　請求項１～１３のいずれか１項に記載の半導体装置。
  15. 　前記第５コンタクトホールは、前記第４コンタクトホールに連通するように形成され、
    　前記第４コンタクトホールは、前記第２コンタクトホールに連通するように形成され、
    　前記第４導電層のパターンは、前記第１、第２、第４、及び第５コンタクトホールを通じて、前記半導体層の前記コンタクト領域に直接接続される、
    　請求項１４に記載の半導体装置。
  16. 　前記第５コンタクトホールは、前記第３導電層のパターンに重畳する位置に形成され、
    　前記第４導電層のパターンは、前記第５コンタクトホールを通じて、前記第３導電層のパターンと直接接続される、
    　請求項１４に記載の半導体装置。
  17. 　前記第４コンタクトホールは、前記第２コンタクトホールに連通するように形成され、
    　前記第４導電層のパターンは、前記第３導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、
    　請求項１６に記載の半導体装置。
  18. 　前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成され、
    　前記第４導電層のパターンは、前記第３導電層のパターンを介して、前記第２導電層のパターンに接続される、
    　請求項１６に記載の半導体装置。
  19. 　前記第２コンタクトホールは、前記第１コンタクトホールに連通するように形成され、
    　前記第２導電層のパターンは、前記第２コンタクトホールに重畳する位置に形成され、
    　前記第４導電層のパターンは、前記第２導電層のパターンおよび前記第３導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、
    　請求項１８に記載の半導体装置。
  20. 　前記第５コンタクトホールは、前記第４コンタクトホールに連通するように形成され、
    　前記第４コンタクトホールは、前記第２導電層のパターンに重畳する位置に形成され、
    　前記第４導電層のパターンは、前記第４及び第５コンタクトホールを通じて、前記第２導電層のパターンと直接接続される、
    　請求項１４に記載の半導体装置。
  21. 　前記第２コンタクトホールは、前記第１コンタクトホールに連通するように形成され、
    　前記第２導電層のパターンは、前記第２コンタクトホールに重畳する位置に形成され、
    　前記第４導電層のパターンは、前記第２導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、
    　請求項２０に記載の半導体装置。
  22. 　前記第１導電層又は前記半導体層は、前記第４コンタクトホールに重畳する位置に、高さ調整層を有する、
    　請求項１～２１のいずれか１項に記載の半導体装置。
  23. 　前記第１導電層又は前記半導体層は、前記第５コンタクトホールに重畳する位置に、高さ調整層を有する、
    　請求項１３～２２のいずれか１項に記載の半導体装置。
  24. 　前記第２導電層は、前記第５コンタクトホールに重畳する位置に、高さ調整層を有する、
    　請求項２３に記載の半導体装置。
  25. 　前記ゲート線及び前記ゲート線に平行に配置される線は、前記第３導電層に形成され、
    　前記ソース線に平行に配置される線は、第１導電層及び第２導電層の一方に形成される、
    　請求項１～２４のいずれか１項に記載の半導体装置。
  26. 　前記ゲート線は、第２導電層に形成され、
    　前記ゲート線に平行に配置される線は、第１導電層及び第２導電層の一方に形成され、
    　前記ソース線に平行に配置される線は、前記第３導電層に形成される、
    　請求項１～２４のいずれか１項に記載の半導体装置。
  27. 　複数の画素をマトリクス状に配置して構成される表示装置であって、
    　各々が平行に配置される複数のゲート線と、
    　各々が平行に配置され、且つ前記ゲート線と交差する複数のソース線と、
    　前記複数のゲート線及び前記複数のソース線の交点毎に形成される前記画素を駆動する請求項１～２６のいずれか１項に記載の複数の半導体装置とを備える、
    　表示装置。
  28. 　前記半導体装置は、さらに、
    　前記第３導電層上に形成される第４絶縁層と、
    　前記第４絶縁層上に形成される第４導電層とを有し、
    　前記第４導電層のパターンは、前記画素毎に孤立して配置される、
    　請求項２７に記載の半導体装置。
  29. 　前記半導体装置は、さらに、
    　前記第３導電層上に形成される第４絶縁層と、
    　前記第４絶縁層上に形成される第４導電層とを有し、
    　前記第４導電層のパターンは、複数の前記画素にわたって配置される、
    　請求項２７に記載の半導体装置。
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