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KR101066493B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

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KR101066493B1
KR101066493B1 KR1020040118606A KR20040118606A KR101066493B1 KR 101066493 B1 KR101066493 B1 KR 101066493B1 KR 1020040118606 A KR1020040118606 A KR 1020040118606A KR 20040118606 A KR20040118606 A KR 20040118606A KR 101066493 B1 KR101066493 B1 KR 101066493B1
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voltage
thin film
clock signal
film transistor
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윤수영
전민두
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엘지디스플레이 주식회사
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Abstract

본 발명은 게이트 바이어스 스트레스로 인한 오동작을 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.
본 발명의 쉬프트 레지스터는 다수의 스테이지 각각이, 제1 및 제2 프레임에서 상반되게 극성 반전되는 제1 및 제2 교류 전압을 공급하는 제1 및 제2 교류 전압 공급 라인과; 제1 및 제2 직류 전압을 각각 공급하는 제1 및 제2 직류 전압 공급 라인과; 위상이 다른 적어도 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과; 제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하는 풀-업 박막 트랜지스터와; 제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상기 제2 직류 전압을 상기 출력 라인으로 공급하는 제1 및 제2 풀-다운 박막 트랜지스터와; 상기 제1 노드의 프리-충전 및 방전하는 제1 노드 제어부와; 상기 제1 및 제2 교류 전압과 상기 클럭 신호 중 어느 하나의 클럭 신호의 제어에 의해 상기 제1 직류 전압을 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드에 교번적으로 충전시키는 제2 및 제3 노드 충전부와; 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
도 1은 종래의 쉬프트 레지스터를 도시한 블록도.
도 2은 도 1에 도시된 한 스테이지를 출력 버퍼 위주로 도시한 회로도.
도 3은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터에서 한 스테이지에 대한 상세 회로도.
도 4는 도 3에 도시된 스테이지의 구동 파형도.
도 5는 본 발명의 제1 실시 예에 따른 쉬프트 레지스터에서 한 스테이지에 대한 상세 회로도.
도 6은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터에서 한 스테이지에 대한 상세 회로도.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
10 : 제어부 30 : 출력 버퍼
본 발명은 액정 표시 장치의 구동 회로에 관한 것으로, 특히 아모퍼스 실리콘(a-Si) 박막 TFT를 이용한 쉬프트 레지스터에 관한 것이다.
텔레비젼(Television) 및 컴퓨터(Computer)의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 패널은 게이트 라인과 데이터 라인의 교차로 정의된 영역마다 형성된 액정셀과, 게이트 라인 및 데이터 라인과 액정셀에 포함된 화소 전극 사이에 접속된 박막 TFT(이하, TFT)를 구비한다. TFT는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터 데이터 신호를 화소 전극에 공급한다. 액정셀은 화소 전극과 공통 전극과의 전압차에 따라 유전 이방성을 갖는 액정 분자들이 회전하여 광 투과율을 조절함으로써 계조를 표시한다.
구동 회로는 게이트 라인을 구동하는 게이트 드라이버와, 데이터 라인을 구동하는 데이터 드라이버를 구비한다. 게이트 드라이버는 게이트 라인으로 스캔 신호를 순차적으로 공급한다. 데이터 드라이버는 디지털 데이터를 아날로그 데이터 신호로 변환하여 스캔 신호가 공급될 때마다 데이터 라인으로 공급한다.
게이트 드라이버는 순차적인 스캔 신호를 발생하기 위하여 쉬프트 레지스터를 포함한다. 데이터 드라이버도 외부로부터 입력되는 데이터 신호를 순차적으로 샘플링할 수 있게 하는 순차적인 샘플링 신호를 발생하기 위하여 쉬프트 레지스터를 포함한다.
도 1을 참조하면, 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지를 구비하는 일반적인 쉬프트 레지스터가 도시되어 있다.
도 1에 도시된 쉬프트 레지스터의 제1 내지 제n 스테이지에는 고전위 및 저전위 구동 전압(VDD, VSS)과 함께 제1 및 제2 클럭 신호(C1, C2)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 제1 및 제2 클럭 신호(C1, C2)에 응답하여 제1 출력 신호(Out1)를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 제1 및 제2 클럭 신호(C1, C2)에 응답하여 제2 내지 제n 출력 신호(Out2 내지 Outn) 각각을 출력한다. 제1 내지 제n 스테이지는 동일한 회로 구성을 갖고, 제1 및 제2 클럭 신호(C1, C2)에 응답하여 스타트 펄스(Vst)를 순차적으로 쉬프트시켜 출력하게 된다. 이러한 제1 내지 제n 스테이지로부터의 제1 내지 제n 출력 신호(Out1 내지 Outn)는 액정 패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔 신호로 공급되거나, 데이터 드라이버내에서 비디오 신호를 순차적으로 샘플링 하기 위한 샘플링 신호로 공급된다.
도 2는 도 1에 도시된 한 스테이지의 구성을 출력 버퍼 위주로 도시한 것이다.
도 2에 도시된 스테이지는 Q노드의 제어에 의해 클럭 신호(C)를 출력 라인으로 출력하는 풀-업 TFT(Tpu)와, QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 풀-다운 TFT(Tpd)로 구성된 출력 버퍼부(30)와, Q노드와 QB노드를 제어하는 제어부(10)를 구비한다.
제어부(10)는 이전단 스테이지의 출력 신호, 즉 스타트 펄스(Vst)에 의해 Q노드를 충전하여 풀-업 TFT(Tpu)가 클럭 신호(C)의 하이 전압을 출력 신호(Out_i) 로 출력하게 한다. 그리고, 제어부(10)는 클럭 신호(C)에 의해 Q노드를 방전하고, QB노드를 충전하여 풀-다운 TFT(Tpd)가 저전위 전압(VSS)을 출력 신호(Out_i)로 출력하게 한다. 여기서, 풀-다운 TFT(Tpd)는 풀-업 TFT(Tpu)가 턴-온되는 기간을 제외한 대부분의 기간동안 턴-온되어 출력 신호(Out_i)로 저전위 전압(VSS)을 출력한다. 이를 위하여, QB노드는 제어부(10)에 의해 대부분의 기간동안 하이 상태를 유지함으로써 풀-다운 TFT(Tpd)가 게이트 바이어스 스트레스를 크게 받아 문턱 전압(Vth)이 변동하여 오동작하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 게이트 바이어스 스트레스로 인한 오동작을 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 제1 및 제2 프레임에서 상반되게 극성 반전되는 제1 및 제2 교류 전압을 공급하는 제1 및 제2 교류 전압 공급 라인과; 제1 및 제2 직류 전압을 각각 공급하는 제1 및 제2 직류 전압 공급 라인과; 위상이 다른 적어도 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과; 제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하는 풀-업 박막 트랜지스터와; 제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상 기 제2 직류 전압을 상기 출력 라인으로 공급하는 제1 및 제2 풀-다운 박막 트랜지스터와; 상기 제1 노드의 프리-충전 및 방전하는 제1 노드 제어부와; 상기 제1 및 제2 교류 전압과 상기 클럭 신호 중 어느 하나의 클럭 신호의 제어에 의해 상기 제1 직류 전압을 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드에 교번적으로 충전시키는 제2 및 제3 노드 충전부와; 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비한다.
상기 제1 노드 제어부는 상기 스타트 펄스에 응답하여 상기 제1 직류 전압을 제1 노드에 프리-충전하는 제1 박막 트랜지스터와; 상기 제2 노드에 의해 제어되어 상기 제1 프레임에서 상기 제1 노드를 방전시키는 제2A 박막 트랜지스터와; 상기 제3 노드에 의해 제어되어 상기 제2 프레임에서 상기 제2 노드를 방전시키는 제2B 박막 트랜지스터를 구비한다.
또한, 상기 제1 노드 제어부는 다음단 스테이지의 출력 신호에 응답하여 상기 제1 노드를 방전시키는 제3 박막 트랜지스터를 추가로 구비한다.
상기 제2 및 제3 노드 충전부는 상기 제1 직류 전압 공급 라인과 상기 제2 노드 사이에 직렬 접속되어 상기 제1 교류 전압 및 상기 클럭 신호 각각에 의해 제어되는 제1 듀얼 박막 트랜지스터와; 상기 제1 직류 전압 공급 라인과 상기 제3 노드 사이에 직렬 접속되어 상기 제2 교류 전압 및 상기 클럭 신호 각각에 의해 제어되는 제2 듀얼 박막 트랜지스터를 구비한다.
상기 제1 및 제2 듀얼 박막 트랜지스터 중 상기 클럭 신호에 의해 제어되는 박막 트랜지스터는 상반된 노드가 충전되는 프레임에서 상기 클럭 신호에 의해 턴- 온되면 그의 게이트/소스/드레인 전극의 전압이 동일하고, 턴-오프되면 그의 게이트 전극은 상기 제1 직류 전압 공급 라인과 접속된 소스 및 드레인 전극 중 어느 하나 보다 전압 보다 낮아지게 된다.
상기 적어도 2개의 클럭 신호 공급 라인은 상기 풀-업 박막 트랜지스터와 상기 제2 및 제3 노드 충전부 각각에 위상 반전된 제1 및 제2 클럭 신호를 공급한다.
상기 제2 및 제3 노드 방전부는 상기 제2 직류 전압 공급 라인과 상기 제2 노드 사이에 병렬 접속되어 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되는 제1 듀얼 박막 트랜지스터와; 상기 제2 직류 전압 공급 라인과 상기 제3 노드 사이에 병렬 접속되어 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되는 제2 듀얼 박막 트랜지스터를 구비한다.
상기 제2 및 제3 노드 방전부는 상기 제1 및 제2 교류 전압에 의해 각각 제어되어 상기 제2 및 제3 노드를 교번적으로 방전시키는 제3 듀얼 박막 트랜지스터를 추가로 구비한다.
이와 달리, 상기 제2 및 제3 노드 방전부는 상기 제2 및 제3 노드 각각에 의해 제어되어 상기 제2 및 제3 노드를 교번적으로 방전시키는 제3 듀얼 박막 트랜지스터를 추가로 구비한다.
상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 6을 참조하여 설명하기 로 한다.
도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터에서 종속적으로 접속된 다수의 스테이지 중 어느 한 스테이지의 상세 회로를 도시한 것이고, 도 4는 그 스테이지의 구동 파형을 도시한 것이다.
도 3에 도시된 쉬프트 레지스터의 스테이지는 Q노드의 제어에 의해 제1 클럭 신호(C1)를 출력 라인으로 출력하는 풀-업 TFT(T6)과, QB_O 및 QB_E 노드의 제어에 의해 저전위 전압(VSS)을 출력 라인으로 출력하는 오프 및 이븐 풀-다운 TFT(T7_O, T7_E)로 구성된 출력 버퍼와; Q노드의 충방전을 위한 제1 내지 제3 TFT(T1, T2_O, T2_E, T3)로 구성된 제1 제어부와; QB_O 및 QB_E 노드를 오드 및 이븐 프레임에서 교번적으로 충전시키기 위하여 제4A 및 제4B 오드 TFT(T4A_O, T4B_O)와, 제4A 및 제4B 이븐 TFT(T4A_O, T4B_E)를, 교번적으로 방전시키기 위하여 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_O, T5B_E)를 포함하는 제2 제어부를 구비한다. 이러한 TFT로는 NMOS TFT가 적용되거나, PMOS TFT가 적용될 수 있는데, 이하에서는 NMOS TFT가 적용된 경우를 예로 들어 설명하기로 한다.
제1 제어부의 제1 TFT(T1)는 스타트 펄스(Vst)에 의해 제어되어 Q노드를 프리- 충전한다. 제2 오드 및 이븐 TFT(T2_O, T2_E) 각각은 QB_O 노드 및 QB_E 노드의 제어로 Q노드를 방전시키고, 제3 TFT(T3)는 다음단 출력 전압(Out_i+1)에 의해 제어되어 Q노드를 방전시킨다.
제2 제어부는 제2 클럭 신호(C2)와, 제1 및 제2 교류 전압(VDD_O, VDD_E)의 제어에 의해 QB_O 및 QB_E 노드 각각을 교번적으로 충전하는 제4A 및 제4B 오드 TFT(T4A_O, T4B_O)와, 제4A 및 제4B 이븐 TFT(T4A_O, T4B_E)를 구비한다.
또한, 제2 제어부는 스타트 펄스(Vst) 및 Q노드 각각의 제어로 QB_O 및 QB_E 노드를 교번적으로 방전시키는 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_O, T5B_E)를 구비한다
이러한 제2 제어부에 의해 도 4와 같이 제1 교류 전압(VDD_O)이 하이 상태인 오드 프레임에서는 QB_O 노드의 제어로 오드 풀-다운 TFT(T7_O)가 구동되고, 제2 교류 전압(VDD_E)이 하이 상태인 이븐 프레임에서는 QB_E 노드의 제어로 이븐 풀-다운 TFT(T7_E)가 구동된다. 이렇게 오드 및 이븐 풀-다운 TFT(T7_O, T7_E)는 오드 프레임과 이븐 프레임에서 교번적으로 구동되므로 직류 바이어스로 인한 스트레스를 최소화할 수 있게 된다.
이러한 스테이지에는 위상 반전된 제1 및 제2 클럭 신호(C1, C2)가 공급된다. 그리고, 각 스테이지에는 오드 프레임과 이븐 프레임에서 서로 상반되도록 극성 반전되는 제1 및 제2 교류 전압(VDD_O, VDD_E)과, 고전위 전압(VDD) 및 저전위 전압(VSS)이 공급된다.
이러한 구성들 갖는 쉬프트 레지스터의 동작을 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다.
먼저, 오드 프레임 기간에서는 제1 교류 전압(VDD_O)은 하이 상태가 되고, 제1 교류 전압(VDD_E)은 로우 상태가 된다.
오프 프레임의 A기간에서 제1 클럭 신호(C1)의 로우 전압, 제2 클럭 신호(C2)의 하이 전압, 그리고 스타트 펄스(Vst)의 하이 전압이 공급된다. 스타트 펄스(Vst)의 하이 전압에 의해 제1 TFT(T1)가 턴-온되어 고전위 전압(VDD)이 Q노드로 프리-충전된다. 이에 따라, 풀-업 TFT(T6)가 턴-온되어 제1 클럭 신호(C1)의 로우 전압이 출력 신호(Out_i)로 공급된다. 이때, 하이 상태의 제1 교류 전압(VDD_O) 및 제2 클럭 신호(C2)에 의해 제4A 및 제4B 오드 TFT(T4A_O, T4B_O)가 턴-온되지만, 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)가 턴-온되므로 QB_O 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 또한, 제2 클럭 신호(C2)에 의해 제4B 이븐 TFT(T4B_E)가 턴-온되지만, 로우 상태의 제2 교류 전압(VDD_E)에 의해 제4A 이븐 TFT(T4A_E)가 턴-오프되고, 상기 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 턴-온되므로 QB_E 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 이에 따라, 오드 및 이븐 풀-다운 TFT(T7_O, T7_E)는 턴-오프된다.
B기간에서 제1 클럭 신호(C1)의 하이 전압, 제2 클럭 신호(C2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 TFT(T1)가 턴-오프, 다음단 출력 신호(Out_i+1)의 로우 전압에 의해 제3 TFT(T3)가 턴-오프되어 Q노드가 하이 상태로 플로팅된다. 하이 상태로 플로팅 된 Q노드는 풀-업 TFT(T6)의 게이트 전극과 소스 전극의 중첩으로 형성된 기생 캐패시터의 커플링 작용으로 제1 클럭 신호(C1)의 하이 전압을 따라 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 풀-업 TFT(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(C1)의 하이 전압이 출력 신호(Out_i)로 공급된다. 여기서, Q노드의 부트스트래핑 효과를 높이기 위하여 별 도의 캐패시터가 기생 캐패시터와 병렬로 형성되기도 한다. 이러한 B기간에서 하이 상태의 제1 교류 전압(VDD_O)에 의해 제4A 오드 TFT(T4A_O)가 턴-온되지만, 로우 상태의 제2 클럭 신호(C2)에 의해 제4B 오드 TFT(T4B_O)가 턴-오프, 부트스트래핑된 Q노드의 하이 전압에 의해 제5B 오드 TFT(T5B_O)가 턴-온되므로 QB_O 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 또한, Q노드의 하이 전압에 의해 제5B 이븐 TFT(T5B_E)가 턴-온되므로 QB_E 노드는 로우 상태를 유지한다. 이에 따라, 오드 및 이븐 풀-다운 TFT(T7_O, T7_E)는 턴-오프된다.
C기간에서 제1 클럭 신호(C1)의 로우 전압, 제2 클럭 신호(C2)의 하이 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 TFT(T1)는 턴-오프, 다음단 출력 신호(Out_i+1)의 하이 전압에 의해 제3 TFT(T3)가 턴-온되어 Q노드에는 저전위 전압(VSS)이 공급되므로 풀-업 TFT(T6)는 턴-오프된다. 이때, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 모두 턴-오프되고, 하이 상태의 제1 교류 전압(VDD_O) 및 제2 클럭 신호(C2)에 의해 제4A 및 제4B 오드 TFT(T4A_O, T4B_O)가 턴-온됨으로써 QB_O 노드에는 고전위 전압(VDD)이 공급된다. 이에 따라, 오드 풀-다운 TFT(T7_O)가 턴-온되어 저전위 전압(VSS)을 출력 신호(Out_i)로 공급한다. 그리고, QB_O 노드의 하이 상태에 의해 제2 오드 TFT(T2_O)가 턴-온되므로 Q노드는 로우 상태로 고정된다. 그리고, QB_E 노드는 로우 전압의 제2 교류 전압(VDD_E)에 의해 제4A 이븐 TFT(T4A_E)가 턴-오프되어 로우 상태를 유지하므로 이븐 풀-다운 TFT(T7_E)는 턴-오프된다.
D기간에서 제1 클럭 신호(C1)의 하이 전압, 제2 클럭 신호(C2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst) 및 다음단 출력 신호(Out_i+1)의 로우 전압에 의해 제1 및 제3 TFT(T1, T3)는 턴-오프되므로 Q노드는 이전의 로우 상태를 유지하게 된다. 이에 따라, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 모두 턴-오프된다. 그리고, 하이 상태의 제1 교류 전압(VDD_O)에 의해 제4A 오드 TFT(T4A_O)는 턴-온, 제2 클럭 신호(C2)에 의해 제4B 오드 TFT(T4B_O)는 턴-오프되므로 QB_O 노드는 플로팅되어 이전 하이 상태를 유지하게 된다. 따라서, 오드 풀-다운 TFT(T7_O)가 턴-온되어 저전위 전압(VSS)을 출력 신호(Out_i)로 공급한다. 그리고, QB_O 노드의 하이 상태에 의해 제2 오드 TFT(T2_O)가 턴-온되므로 Q노드는 로우 상태로 고정된다. 이때, 제4A 및 제4B 이븐 TFT(T4A_E, T_E2)가 턴-오프되어 QB_E 노드는 이전 로우 상태를 유지하므로 이븐 풀-다운 TFT(T7_E)는 턴-오프된다.
그리고, 오드 프레임의 나머지 기간에서 상기 C 및 D 기간이 반복되면서 오드 풀-다운 TFT(T7_O)가 턴-온 상태를 유지하므로 스테이지의 출력 신호(Out_i)는 로우 상태를 유지하게 된다.
그 다음, 이븐 프레임 기간에서는 제1 교류 전압(VDD_O)은 로우 상태가 되고, 제2 교류 전압(VDD_E)는 하이 상태가 된다.
이러한 이븐 프레임의 A기간에서 제1 클럭 신호(C1)의 로우 전압, 제2 클럭 신호(C2)의 하이 전압, 그리고 스타트 펄스(Vst)의 하이 전압이 공급된다. 스타트 펄스(Vst)의 하이 전압에 의해 제1 TFT(T1)가 턴-온되어 고전위 전압(VDD)이 Q노드로 프리-충전된다. 이에 따라, 풀-업 TFT(T6)가 턴-온되어 제1 클럭 신호(C1)의 로우 전압이 출력 신호(Out_i)로 공급된다. 이때, 하이 상태의 제2 교류 전압(VDD_E) 및 제2 클럭 신호(C2)에 의해 제4A 및 제4B 이븐 TFT(T4A_E, T4B_E)가 턴-온되지만, 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 턴-온되므로 QB_E 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 또한, 제2 클럭 신호(C2)에 의해 제4B 오드 TFT(T4B_O)가 턴-온되지만, 로우 상태의 제2 교류 전압(VDD_E)에 의해 제4A 오드 TFT(T4A_O)가 턴-오프되고, 상기 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)가 턴-온되므로 QB_O 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 이에 따라, 오드 및 이븐 풀-다운 TFT(T7_O, T7_E)는 턴-오프된다.
B기간에서 제1 클럭 신호(C1)의 하이 전압, 제2 클럭 신호(C2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전입에 의해 제1 TFT(T1)가 턴-오프, 다음단 출력 신호(Out_i+1)의 로우 전압에 의해 제3 TFT(T3)가 턴-오프되어 Q노드가 하이 상태로 플로팅된다. 하이 상태로 플로팅 된 Q노드는 풀-업 TFT(T6)의 기생 캐패시터에 의해 제1 클럭 신호(C1)의 하이 전압을 따라 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 풀-업 TFT(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(C1)의 하이 전압이 출력 신호(Out_i)로 공급된다. 여기서, Q노드의 부트스트래핑 효과를 높이기 위하여 별도의 캐패시터가 기생 캐패시터와 병렬로 형성되기도 한다. 이러한 B기간에서 하 이 상태의 제2 교류 전압(VDD_E)에 의해 제4A 이븐 TFT(T4A_E)가 턴-온되지만, 로우 상태의 제2 클럭 신호(C2)에 의해 제4B 이븐 TFT(T4B_E)가 턴-오프, 부트스트레핑된 Q노드의 하이 전압에 의해 제5B 이븐 TFT(T5B_E)가 턴-온되므로 QB_E 노드는 저전위 전압(VSS)에 의해 로우 상태가 된다. 또한, Q노드의 하이 전압에 의해 제5B 오드 TFT(T5B_O)가 턴-온되므로 QB_O 노드는 로우 상태를 유지한다. 이에 따라, 오드 및 이븐 풀-다운 TFT(T7_O, T7_E)는 턴-오프된다.
C기간에서 제1 클럭 신호(C1)의 로우 전압, 제2 클럭 신호(C2)의 하이 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 TFT(T1)는 턴-오프, 다음단 출력 신호(Out_i+1)의 하이 전압에 의해 제3 TFT(T3)가 턴-온되어 Q노드에는 저전위 전압(VSS)이 공급되므로 풀-업 TFT(T6)는 턴-오프된다. 그리고, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 모두 턴-오프되고, 하이 상태의 제2 교류 전압(VDD_E) 및 제2 클럭 신호(C2)에 의해 턴-온 된 제4A 및 제4B 이븐 TFT(T4A_E, T4B_E)를 통해 QB_E 노드에는 고전위 전압(VDD)이 공급된다. 이에 따라, 이븐 풀-다운 TFT(T7_E)가 턴-온되어 저전위 전압(VSS)을 출력 신호(Out_i)로 공급한다. 그리고, QB_E 노드의 하이 상태에 의해 제2 이븐 TFT(T2_E)가 턴-온되므로 Q노드는 로우 상태로 고정된다. QB_O 노드는 로우 전압의 제1 교류 전압(VDD_O)에 의해 제4A 오드 TFT(T4A_O)가 턴-오프되어 로우 상태를 유지하므로 오프 풀-다운 TFT(T7_O)는 턴-오프된다.
D기간에서 제1 클럭 신호(C1)의 하이 전압, 제2 클럭 신호(C2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst) 및 다음단 출력 신호(Out_i+1)의 로우 전압에 의해 제1 및 제3 TFT(T1, T3)는 턴-오프되므로 Q노드는 이전의 로우 상태를 유지하게 된다. 이에 따라, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 및 제5B 오드 TFT(T5A_O, T5B_O)와, 제5A 및 제5B 이븐 TFT(T5A_E, T5B_E)가 모두 턴-오프된다. 이때, 하이 상태의 제2 교류 전압(VDD_E)에 의해 제4A 이븐 TFT(T4A_E)는 턴-온, 제2 클럭 신호(C2)에 의해 제4B 이븐 TFT(T4B_E)는 턴-오프되므로 QB_E 노드는 플로팅되어 이전 하이 상태를 유지하게 된다. 따라서, 이븐 풀-다운 TFT(T7_E)가 턴-온되어 저전위 전압(VSS)을 출력 신호(Out_i)로 공급한다. 그리고, QB_E 노드의 하이 상태에 의해 제2 이븐 TFT(T2_E)가 턴-온되므로 Q노드는 로우 상태로 고정된다. 이때, 제4A 및 제4B 오드 TFT(T4A_O, T4B_O)가 턴-오프되어 QB_O 노드는 이전 로우 상태를 유지므로 오드 풀-다운 TFT(T7_O)는 턴-오프된다.
그리고, 이븐 프레임의 나머지 기간에서 상기 C 및 D 기간이 반복되면서 이븐 풀-다운 TFT(T7_E)가 턴-온 상태를 유지하므로 스테이지의 출력 신호(Out_i)는 로우 상태를 유지하게 된다.
이와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터는 듀얼 풀-다운 TFT(T7_O, T7_E)를 오드 프레임과 이븐 프레임에서 교번 구동함으로써 게이트 바이어스 스트레스를 방지할 수 있게 된다. 또한, QB_O 노드를 충전시키는 제4A 및 제4B 오드 TFT(T4A_O, T4A_O)와 QB_E 노드를 충전시키는 제4A 및 제4B 이븐 TFT(T4A_E, T4B_E)도 오드 프레임과 이븐 프레임에서 교번적으로 구동되므로 게이 트 바이어스 스트레스를 억제할 수 있게 된다.
특히, 쉬는 프레임에서 턴-오프된 제4A 오드 또는 이븐(T4A_O, T4A_E)의 게이트/소스/드레인 전극 모두에는 로우 전압이 걸리거나, 제2 클럭 신호(C2)에 의해 턴-온된 제4B 오드 또는 이븐 TFT(T4B_O, T4B_E)에 의해 소스 전극에 하이 전압이 걸리게 되므로 로우 바이어스 스트레스 조건이 된다. 또한, 제4B 오드 또는 이븐 TFT(T4B_O, T4B_E)도 제2 클럭 신호(C2)에 의해 턴-오프된 경우 드레인 전극에 하이 전압이 걸리거나, 제2 클럭 신호(C2)에 의해 턴-온된 경우 게이트/소스/드레인 전극에 동일한 하이 전압이 걸리게 됨으로써 로우 바이어스 스트레스 조건이 된다. 이 결과, 하이 바이어스 스트레스를 억제함으로써 패널의 수명을 크게 향상시킬 수 있게 된다.
도 5는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터에서 종속적으로 접속된 다수의 스테이지 중 어느 한 스테이지의 상세 회로를 도시한 것이다
도 5에 도시된 스테이지는 도 3에 도시된 스테이지와 대비하여 제1 교류 전압(VDD_O)에 의해 QB_E 노드를 방전시키는 제5C 이븐 TFT(T5C_E)와, 제2 교류 전압(VDD_E)에 의해 QB_O 노드를 방전시키는 제5C 오드 TFT(T5D_O)를 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
제5C 이븐 TFT(T5C_E)는 도 4에 도시된 바와 같이 오드 프레임에서 제1 교류 전압(VDD_O)이 하이 상태가 되면 턴-온되어 QB_E 노드에 저전위 전압(VSS)을 공급한다. 반대로, 제5C 오드 TFT(T5C_O)는 이븐 프레임에서 제2 교류 전압(VDD_E)이 하이 상태가 되면 턴-온되어 QB_O 노드에 저전위 전압(VSS)을 공급한다. 다시 말하여, 제5C 이븐 TFT(T5C_E)는 오드 프레임에서 로우 전압이 인가될 QB_E 노드의 하이 전압을 로우 전압으로 바꾸어 주게 된다. 반대로, 제5C 오드 TFT(T5C_O)는 이븐 프레임에서 로우 전압이 인가될 QB_O 노드의 하이 전압을 로우 전압으로 바꾸어 주게 된다.
한편, 도 6에 도시된 바와 같이 제5C 이븐 TFT(T5C_E)는 QB_O에 의해 제어되고, 제5C 오드 TFT(T5C_O)는 QB_E에 의해 제어되기도 한다.
도 6에 도시된 제5C 이븐 TFT(T5C_E)는 도 4에 도시된 바와 같이 오드 프레임에서 하이 출력 전압(Out_i)이 공급된 다음부터 하이 상태가 되는 QB_O 노드에 의해 턴-온되어 QB_E 노드는 저전위 전압(VSS)을 유지하게 한다. 반대로, 제5C 오드 TFT(T5C_O)는 이븐 프레임에서 QB_E 노드가 하이 상태가 되면 턴-온되어 QB_O 노드가 저전위 전압(VSS)을 유지하게 한다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 듀얼 풀-다운 TFT(T7_O, T7_E)를 오드 프레임과 이븐 프레임에서 교번 구동함으로써 게이트 바이어스 스트레스를 방지할 수 있게 된다.
또한, 본 발명에 따른 쉬프트 레지스터는 QB_O 노드를 충전시키는 TFT(T4A_O, T4A_O)와, QB_E 노드를 충전시키는 TFT(T4A_E, T4B_E)도 오드 프레임과 이븐 프레임에서 교번적으로 구동되므로 게이트 바이어스 스트레스를 억제할 수 있게 된다.
나아가, 본 발명에 따른 쉬프트 레지스터는 QB_O 노드를 충전시키는 TFT(T4A_O, T4A_O)와, QB_E 노드를 충전시키는 TFT(T4A_E, T4B_E)가 쉬는 프레임에서 모두 로우 바이어스 스트레스 조건이 되므로 하이 바이어스 스트레스를 억제함으로써 패널의 수명을 크게 향상시킬 수 있게 된다.
이 결과, 본 발명에 따른 쉬프트 레지스터는 아모퍼스 실리콘(a-Si) TFT를 이용하는 경우에도 게이트 바이어스 스트레스로 인한 회로 오동작을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은
    제1 및 제2 프레임에서 상반되게 극성 반전되는 제1 및 제2 교류 전압을 공급하는 제1 및 제2 교류 전압 공급 라인과;
    제1 및 제2 직류 전압을 각각 공급하는 제1 및 제2 직류 전압 공급 라인과;
    위상이 다른 적어도 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과;
    제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하는 풀-업 박막 트랜지스터와;
    제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상기 제2 직류 전압을 상기 출력 라인으로 공급하는 제1 및 제2 풀-다운 박막 트랜지스터와;
    상기 제1 노드의 프리-충전 및 방전하는 제1 노드 제어부와;
    상기 제1 및 제2 교류 전압과 상기 클럭 신호 중 어느 하나의 클럭 신호의 제어에 의해 상기 제1 직류 전압을 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드에 교번적으로 충전시키는 제2 및 제3 노드 충전부와;
    상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 노드 제어부는
    상기 스타트 펄스에 응답하여 상기 제1 직류 전압을 제1 노드에 프리-충전하는 제1 박막 트랜지스터와;
    상기 제2 노드에 의해 제어되어 상기 제1 프레임에서 상기 제1 노드를 방전시키는 제2A 박막 트랜지스터와;
    상기 제3 노드에 의해 제어되어 상기 제2 프레임에서 상기 제2 노드를 방전시키는 제2B 박막 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제1 노드 제어부는
    다음단 스테이지의 출력 신호에 응답하여 상기 제1 노드를 방전시키는 제3 박막 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 제2 및 제3 노드 충전부는
    상기 제1 직류 전압 공급 라인과 상기 제2 노드 사이에 직렬 접속되어 상기 제1 교류 전압 및 상기 클럭 신호 각각에 의해 제어되는 제1 듀얼 박막 트랜지스터 와;
    상기 제1 직류 전압 공급 라인과 상기 제3 노드 사이에 직렬 접속되어 상기 제2 교류 전압 및 상기 클럭 신호 각각에 의해 제어되는 제2 듀얼 박막 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 듀얼 박막 트랜지스터 중 상기 클럭 신호에 의해 제어되는 박막 트랜지스터는 상반된 노드가 충전되는 프레임에서 상기 클럭 신호에 의해 턴-온되면 그의 게이트/소스/드레인 전극의 전압이 동일하고, 턴-오프되면 그의 게이트 전극은 상기 제1 직류 전압 공급 라인과 접속된 소스 및 드레인 전극 중 어느 하나 보다 전압 보다 낮게되어 되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 적어도 2개의 클럭 신호 공급 라인은
    상기 풀-업 박막 트랜지스터와 상기 제2 및 제3 노드 충전부 각각에 위상 반전된 제1 및 제2 클럭 신호를 공급하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 제2 및 제3 노드 방전부는
    상기 제2 직류 전압 공급 라인과 상기 제2 노드 사이에 병렬 접속되어 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되는 제1 듀얼 박막 트랜지스터와;
    상기 제2 직류 전압 공급 라인과 상기 제3 노드 사이에 병렬 접속되어 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되는 제2 듀얼 박막 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제2 및 제3 노드 방전부는
    상기 제1 및 제2 교류 전압에 의해 각각 제어되어 상기 제2 및 제3 노드를 교번적으로 방전시키는 제3 듀얼 박막 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    상기 제2 및 제3 노드 방전부는
    상기 제2 및 제3 노드 각각에 의해 제어되어 상기 제2 및 제3 노드를 교번적으로 방전시키는 제3 듀얼 박막 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 스테이지는 동일 채널 타입의 TFT로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 스테이지는 NMOS TFT로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
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Publication number Priority date Publication date Assignee Title
US8055695B2 (en) * 2006-07-12 2011-11-08 Wintek Corporation Shift register with each stage controlled by a specific voltage of the next stage and the stage after thereof
KR101300038B1 (ko) * 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI511116B (zh) * 2006-10-17 2015-12-01 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
KR101237199B1 (ko) * 2006-11-16 2013-02-25 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
KR101327840B1 (ko) * 2006-12-29 2013-11-20 엘지디스플레이 주식회사 액정표시장치
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP5525224B2 (ja) * 2008-09-30 2014-06-18 株式会社半導体エネルギー研究所 表示装置
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8872751B2 (en) 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
CN102479477B (zh) 2010-11-26 2015-03-04 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
KR101279350B1 (ko) * 2010-11-26 2013-07-04 엘지디스플레이 주식회사 액정표시장치
CN102479476B (zh) * 2010-11-26 2014-07-16 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
KR101758783B1 (ko) * 2010-12-27 2017-07-18 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법
JP5836024B2 (ja) * 2011-09-06 2015-12-24 株式会社ジャパンディスプレイ 駆動回路及び表示装置
KR102005485B1 (ko) 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
KR101924624B1 (ko) * 2012-05-21 2019-02-27 엘지디스플레이 주식회사 표시장치
KR101953250B1 (ko) * 2012-07-12 2019-02-28 엘지디스플레이 주식회사 터치 스크린 일체형 표시장치 및 그 구동 방법
KR101977247B1 (ko) * 2012-08-06 2019-05-13 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
CN102800289B (zh) * 2012-08-10 2015-02-18 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
US9070546B2 (en) * 2012-09-07 2015-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102867543B (zh) * 2012-09-29 2015-09-16 合肥京东方光电科技有限公司 移位寄存器、栅极驱动器及显示装置
CN103151010B (zh) * 2013-02-27 2014-12-10 京东方科技集团股份有限公司 一种移位寄存器和显示装置
CN103198866B (zh) * 2013-03-06 2015-08-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、阵列基板以及显示装置
KR102039726B1 (ko) * 2013-03-14 2019-11-01 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
CN103489484B (zh) * 2013-09-22 2015-03-25 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路
CN104732951B (zh) * 2015-04-21 2017-03-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置、显示面板
CN104766586B (zh) * 2015-04-29 2017-08-29 合肥京东方光电科技有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
TWI563513B (en) * 2015-06-03 2016-12-21 Au Optronics Corp Shift register circuit
CN104835475B (zh) * 2015-06-08 2017-03-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
KR102328835B1 (ko) * 2015-07-31 2021-11-19 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
CN105427793B (zh) * 2016-01-06 2018-03-20 京东方科技集团股份有限公司 电压控制电路、方法、栅极驱动电路和显示装置
CN105551421B (zh) * 2016-03-02 2019-08-02 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN105845098B (zh) * 2016-06-20 2019-02-12 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN106548744B (zh) * 2017-01-20 2019-11-01 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
CN108346402B (zh) 2017-01-22 2019-12-24 京东方科技集团股份有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN106782282A (zh) 2017-02-23 2017-05-31 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板及驱动方法
KR102458156B1 (ko) * 2017-08-31 2022-10-21 엘지디스플레이 주식회사 표시 장치
CN109887467B (zh) * 2018-11-23 2021-05-18 北京大学深圳研究生院 移位寄存器以及栅极驱动装置
US11710435B2 (en) 2019-10-18 2023-07-25 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register unit and driving method thereof, gate driving circuit, and display device
JP7078653B2 (ja) * 2020-01-21 2022-05-31 株式会社半導体エネルギー研究所 表示装置
CN111312146B (zh) * 2020-03-04 2021-07-06 Tcl华星光电技术有限公司 Goa电路及显示面板
CN112071251B (zh) 2020-09-04 2022-02-01 深圳市华星光电半导体显示技术有限公司 栅极驱动电路和显示面板
JP7087132B2 (ja) * 2021-02-05 2022-06-20 株式会社半導体エネルギー研究所 半導体装置
JP7526845B2 (ja) * 2021-12-22 2024-08-01 株式会社半導体エネルギー研究所 半導体装置、表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000069301A (ko) * 1996-12-09 2000-11-25 브릭크만 게오르그/루엘랑 브리지뜨 양방향 시프트 레지스터
KR20030079569A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 액정표시장치
KR20040048624A (ko) * 2002-12-04 2004-06-10 엘지.필립스 엘시디 주식회사 레벨 쉬프터를 내장한 쉬프트 레지스터

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003240026A1 (en) * 2002-06-15 2003-12-31 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000069301A (ko) * 1996-12-09 2000-11-25 브릭크만 게오르그/루엘랑 브리지뜨 양방향 시프트 레지스터
KR20030079569A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 액정표시장치
KR20040048624A (ko) * 2002-12-04 2004-06-10 엘지.필립스 엘시디 주식회사 레벨 쉬프터를 내장한 쉬프트 레지스터

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