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WO2008072564A1 - プラズマディスプレイ装置およびその駆動方法 - Google Patents

プラズマディスプレイ装置およびその駆動方法 Download PDF

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Publication number
WO2008072564A1
WO2008072564A1 PCT/JP2007/073670 JP2007073670W WO2008072564A1 WO 2008072564 A1 WO2008072564 A1 WO 2008072564A1 JP 2007073670 W JP2007073670 W JP 2007073670W WO 2008072564 A1 WO2008072564 A1 WO 2008072564A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
electrode
discharge
period
scan
Prior art date
Application number
PCT/JP2007/073670
Other languages
English (en)
French (fr)
Inventor
Toshiyuki Maeda
Hidehiko Shoji
Original Assignee
Panasonic Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corporation filed Critical Panasonic Corporation
Priority to CN2007800454996A priority Critical patent/CN101563719B/zh
Priority to JP2008549280A priority patent/JP4890565B2/ja
Priority to US12/513,687 priority patent/US8199072B2/en
Priority to KR1020097012012A priority patent/KR101018898B1/ko
Priority to EP07859748A priority patent/EP2063410A4/en
Publication of WO2008072564A1 publication Critical patent/WO2008072564A1/ja

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    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
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    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Definitions

  • the present invention relates to a plasma display device and a driving method thereof.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged opposite to each other. Yes.
  • a plurality of pairs of display electrodes each consisting of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other, and a dielectric layer and a protective layer are formed so as to cover the display electrodes.
  • the back plate has a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of partition walls formed in parallel with the data electrodes on each of them.
  • a phosphor layer is formed on the side surface of the partition wall.
  • the front plate and the back plate are arranged opposite to each other so that the display electrode and the data electrode are three-dimensionally crossed, and the discharge gas is sealed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode and the data electrode face each other.
  • ultraviolet light is generated by gas discharge in each discharge cell, and the RGB color phosphors are excited and emitted with this ultraviolet light to perform color display.
  • Patent Document 1 discloses a novel driving method in which light emission not related to gradation display is reduced as much as possible to suppress an increase in black luminance and an contrast ratio is improved. The driving method is briefly described below!
  • Each subfield has an initialization period, an address period, and a sustain period.
  • initializing discharge is simultaneously performed in all the discharge cells, the history of wall charges for individual individual discharge cells is erased, and it is necessary for the subsequent address operation.
  • Form wall charges In the subsequent address period, the scan panel is sequentially applied to the scan electrodes, and the address panel corresponding to the image signal to be displayed is applied to the data electrodes, and the address discharge is selectively performed between the scan electrodes and the data electrodes.
  • the sustain period a predetermined number of sustain pulses corresponding to the luminance weight are applied between the scan electrodes and the sustain electrodes, and the discharge cells in which the wall charges are formed by the address discharge are selectively discharged to emit light.
  • Patent Document 2 describes a driving method that solves the problem that a bright spot is visually recognized in a discharge cell in which excessive positive wall charges are accumulated on a scan electrode.
  • An abnormal wall charge erasing section is provided that applies a positive rectangular waveform voltage to the scan electrode during the all-cell initialization period or the selection initialization period, and then applies a negative rectangular waveform voltage to the scan electrode.
  • a strong rectangular discharge is generated at the abnormal wall charge erasing portion with a positive rectangular waveform voltage applied to the scan electrode.
  • This strong! / Discharge causes the wall charges to be inverted, and then an erasing discharge is generated by the negative rectangular waveform voltage applied to the scanning electrodes, thereby erasing the wall charges.
  • the discharge of the wall charge was insufficient with the negative rectangular waveform voltage applied to the scan electrode.
  • the discharge cell caused a weak discharge with the downward ramp waveform voltage applied to the scan electrode, and the wall charge was normal. Adjusted to the correct state.
  • a discharge cell in which wall charges are inverted by a negative rectangular waveform voltage applied to the scan electrode causes a discharge in which the wall charges are inverted by a positive voltage applied to the subsequent scan electrode.
  • a weak discharge is generated by the downward ramp waveform voltage applied to the electrode, and the wall charge is adjusted to a normal state.
  • a positive rectangular waveform voltage and a negative rectangular waveform voltage are applied to the abnormal wall charge erasing portion, a positive voltage is then applied to the scan electrode, and a downward inclination is applied to the scan electrode. Apply diagonal waveform voltage. Accordingly, in the discharge cells in which excessive positive wall charges are accumulated on the scan electrodes, the wall charges are erased by the negative rectangular waveform voltage applied to the scan electrodes. In a cell in which the wall charges are not erased by the negative rectangular waveform voltage, the wall voltage is adjusted to a normal state by the downward ramp waveform voltage applied to the scan electrode. In this way, the state in which excessive positive wall charges are accumulated on the scan electrode is eliminated, and a bright spot is prevented.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-242224
  • Patent Document 2 JP-A-2005-326612
  • a discharge cell whose discharge start voltage has greatly decreased due to secular change or the like causes a discharge due to a positive rectangular waveform voltage applied to the scan electrode in the abnormal wall charge erasing section, and is applied to the subsequent scan electrode.
  • An erasing discharge is caused by the negative rectangular waveform voltage, and the wall charges are erased.
  • the discharge cell in which the discharge start voltage is greatly reduced excessive positive wall charges are accumulated on the scan electrodes! The charge is erased and normal writing operation cannot be performed.
  • An object of the present invention is to provide a plasma display device capable of performing a normal write operation and displaying an image with good quality even in a discharge cell having a greatly reduced discharge start voltage, and a driving method thereof. Is to provide.
  • a plasma display device includes a plasma display panel having a plurality of discharge cells at intersections of scan electrodes, sustain electrodes, and a plurality of data electrodes.
  • a plasma display device driven by a subfield method including a subfield comprising: a scan electrode drive circuit that drives a scan electrode; a sustain electrode drive circuit that drives a sustain electrode; and a data electrode drive circuit that drives a data electrode
  • at least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge can be performed, and the scan electrode driving circuit includes a first period within the initialization period.
  • an upward ramp waveform voltage is applied to the scan electrode, the scan electrode is used as an anode, and the sustain electrode and data electrode are used as a cathode.
  • a first initializing discharge is generated, and a downward ramp waveform voltage is applied to the scanning electrode in the second period after the first period within the initializing period so that the scanning electrode serves as a cathode and the sustaining electrode and the data electrode serve as an anode.
  • the positive rectangular waveform voltage, the negative rectangular waveform voltage, and the A ramp waveform voltage is applied, and the data electrode driver circuit applies a positive rectangular waveform voltage to the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode in the third period. Is applied.
  • At least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible.
  • a first initialization is performed in which an up-slope waveform voltage is applied to the scan electrode by the scan electrode driving circuit so that the scan electrode serves as an anode and the sustain electrode and the data electrode serve as a cathode.
  • a discharge is generated.
  • negative wall charges are stored on the scan electrodes
  • positive wall charges are stored on the sustain electrodes and the data electrodes.
  • a downward ramp waveform voltage is applied to the scanning electrode by the scan electrode driving circuit, the scan electrode is used as a cathode, and the sustain electrode and the data electrode are used as an anode.
  • a second initializing discharge is generated. Thereby, the wall charge on the scan electrode and the wall charge on the sustain electrode are reduced, and the wall charge on the data electrode is adjusted to a value suitable for the write operation.
  • the scan electrode driving circuit applies a positive rectangular waveform voltage, a negative rectangular waveform voltage, and a downward ramp waveform voltage to the scanning electrode.
  • a positive rectangular waveform voltage is applied to the data electrode by the data electrode driving circuit between the positive rectangular waveform voltage applied to the scan electrode and the negative rectangular waveform voltage.
  • a positive rectangular waveform voltage is applied to the scan electrode in the discharge cell in which positive excess wall charges are accumulated on the scan electrode and in the discharge cell in which the discharge start voltage decreases! Then, since the voltage of the discharge cell exceeds the discharge start voltage, a strong discharge occurs and the wall charge on the scanning electrode is inverted.
  • a discharge cell having a reduced discharge start voltage a discharge occurs when a positive rectangular waveform voltage is applied to the data electrode. This discharge is in a state where erasure discharge is forcibly terminated halfway. By this discharge, the wall charges in the discharge cell are adjusted so that the writing operation can be normally performed in the writing period.
  • a discharge cell discharged with a positive rectangular waveform voltage applied to the data electrode does not discharge with a negative rectangular waveform voltage applied to the scan electrode and then a downward ramp waveform voltage applied to the scan electrode.
  • a discharge cell in which excessive wall charges are accumulated discharges with a positive rectangular waveform voltage applied to the data electrode or a negative rectangular waveform voltage applied to the scan electrode.
  • the discharge cell is a positive rectangular waveform voltage applied to the data electrode.
  • a discharge cell in which an erasing discharge is generated with a negative rectangular waveform voltage applied to the scan electrode has a state in which the wall charges are erased, a state in which the erasing discharge is weak and the wall charges are not sufficiently erased, and an erasing discharge occurs.
  • the wall charge is strongly reversed!
  • the discharge cell in the state where the wall charges are erased does not discharge with the positive rectangular waveform voltage and the descending ramp waveform voltage applied to the scan electrode.
  • a discharge cell with insufficient wall charge erasure does not discharge with a positive rectangular waveform voltage applied to the scan electrode, but is normal due to a weak discharge with a downward ramp waveform voltage applied to the scan electrode.
  • the wall charge is adjusted so that accurate writing is possible.
  • the discharge cell in the state where the wall charge is inverted discharges with a positive rectangular waveform voltage applied to the scan electrode, and further, the wall charge is inverted and weak discharge occurs with a downward slope waveform voltage applied to the scan electrode.
  • the wall charges are adjusted so that normal writing is possible.
  • the wall charges are not erased during the third period of the initialization period, and therefore a normal write operation is performed in the next write period. Therefore, it is possible to display an image with good quality.
  • the data electrode driving circuit may apply two or more positive rectangular waveform voltages to the data electrodes in the third period in succession! /.
  • the data electrode driving circuit continuously applies two or more positive rectangular waveform voltages to the data electrodes in the third period, and the voltage of the rectangular waveform voltage applied first to the data electrodes
  • the application time may be the shortest of the voltage application periods of a plurality of rectangular waveform voltages applied to the data electrodes.
  • a plasma display device includes a plasma display panel having a plurality of discharge cells at intersections between a scan electrode and a sustain electrode and a plurality of data electrodes.
  • a plasma display device that is driven by a subfield method including a subfield of a scan electrode, a scan electrode drive circuit that drives a scan electrode, a sustain electrode drive circuit that drives a sustain electrode, and a data electrode drive circuit that drives a data electrode, And at least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible, and the scan electrode driving circuit includes a first period of the initialization period.
  • a positive rectangular waveform voltage, a negative rectangular waveform voltage, and a down-gradient waveform voltage are applied to the scan electrode in the second period.
  • the drive circuit applies a positive rectangular waveform voltage to the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode in the second period.
  • At least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible.
  • a down-slope waveform voltage is applied to the scan electrode by the scan electrode driving circuit, and an initialization discharge is generated with the scan electrode as a cathode and the sustain electrode and the data electrode as an anode. Is done.
  • the sustain discharge is performed in the sustain period of the previous subfield, and in the discharge cell, the wall charge on the scan electrode and the wall charge on the sustain electrode are reduced, and the wall charge on the data electrode is also suitable for the write operation. Adjusted to the value.
  • the voltage of the discharge cell greatly exceeds the discharge start voltage when the discharge occurs, so it is not a weak discharge but a strong! /, Discharge occurs.
  • the data electrode is used as a cathode! To be born. As a result, excessive positive wall charges are accumulated on the scan electrodes.
  • the scan electrode driving circuit applies a positive rectangular waveform voltage, a negative rectangular waveform voltage, and a downward ramp waveform voltage to the scan electrodes. Further, in the second period, a positive rectangular waveform voltage is applied to the data electrode by the data electrode driving circuit between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode.
  • a discharge cell discharged with a positive rectangular waveform voltage applied to the data electrode does not discharge with a negative rectangular waveform voltage applied to the scanning electrode! /.
  • the discharge cell that accumulates excessive wall charges is discharged with a positive rectangular waveform voltage applied to the data electrode or a negative rectangular waveform voltage applied to the scanning electrode.
  • the discharge becomes a state where the erasing discharge is forcibly terminated in the middle. The condition is cleared.
  • the discharge cell is not discharged by the negative rectangular waveform voltage, the positive rectangular waveform voltage, and the downward ramp waveform voltage applied to the scan electrode, and the wall charges are prevented from being erased.
  • a discharge cell in which an erasing discharge is generated with a negative rectangular waveform voltage applied to the scan electrode has a state where the wall charge is erased, a state where the erasing discharge is weak and the wall charge is not sufficiently erased, and an erasing discharge The wall charge is strongly reversed!
  • the discharge cell in the state where the wall charges are erased does not discharge with the positive rectangular waveform voltage and the descending ramp waveform voltage applied to the scan electrode.
  • a discharge cell with insufficient wall charge erasure does not discharge with a positive rectangular waveform voltage applied to the scan electrode, but a downward ramp wave applied to the scan electrode.
  • the wall charge is adjusted so that normal writing is possible by weak discharge at the voltage.
  • the discharge cell in the state where the wall charge is inverted discharges with a positive rectangular waveform voltage applied to the scan electrode, and further, the wall charge is inverted and weak discharge occurs with a downward slope waveform voltage applied to the scan electrode.
  • the wall charges are adjusted so that normal writing is possible.
  • a driving method of a plasma display device includes: a plasma display panel having a plurality of discharge cells at intersections of scan electrodes, sustain electrodes, and a plurality of data electrodes; A driving method of a plasma display device that is driven by a subfield method in which a field period includes a plurality of subfields, the step of driving a scan electrode, the step of driving a sustain electrode, and the step of driving a data electrode And at least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible, and the step of driving the scan electrode is performed within the initialization period.
  • an up-slope waveform voltage is applied to the scan electrode, the scan electrode serves as an anode, and the sustain electrode and the data electrode
  • Applying a voltage and a falling ramp waveform voltage the step of driving the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode in the third period.
  • At least one subfield of the plurality of subfields includes an initialization period in which the wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible.
  • an upward ramp waveform voltage is applied to the scan electrode.
  • a first initialization discharge is generated with the scan electrode as the anode and the sustain electrode and the data electrode as the cathode.
  • negative wall charges are stored on the scan electrodes
  • positive wall charges are stored on the sustain electrodes and the data electrodes.
  • a second ramp waveform voltage is applied to the scan electrode, and the scan electrode serves as a cathode and the sustain electrode and the data electrode serve as an anode.
  • a discharge is generated.
  • the wall charge on the scan electrode and the wall charge on the sustain electrode are reduced, and the wall charge on the data electrode is also adjusted to a value suitable for the write operation.
  • a positive rectangular waveform voltage, a negative rectangular waveform voltage, and a downward ramp waveform voltage are applied to the scan electrodes. Also, during the third period, the positive rectangular waveform voltage is applied to the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode.
  • a discharge cell discharged with a positive rectangular waveform voltage applied to the data electrode does not discharge with a negative rectangular waveform voltage applied to the scanning electrode! /.
  • the discharge cell that accumulates excessive wall charges is discharged with a positive rectangular waveform voltage applied to the data electrode or a negative rectangular waveform voltage applied to the scanning electrode.
  • Positive electrode applied to data electrode If the discharge cell is discharged with a rectangular wave voltage with a negative polarity, the discharge will be in a state where the erasing discharge is forcibly terminated halfway. As a result, the discharge cell is not discharged by the negative rectangular waveform voltage, the positive rectangular waveform voltage, and the downward ramp waveform voltage applied to the scan electrode, and the wall charges are prevented from being erased.
  • a discharge cell in which an erasing discharge is generated with a negative rectangular waveform voltage applied to the scan electrode has a state where the wall charge is erased, a state where the erasing discharge is weak and the wall charge is not sufficiently erased, and an erasing discharge occurs.
  • the wall charge is strongly reversed!
  • the discharge cell in the state where the wall charges are erased does not discharge with the positive rectangular waveform voltage and the descending ramp waveform voltage applied to the scan electrode.
  • a discharge cell with insufficient wall charge erasure does not discharge with a positive rectangular waveform voltage applied to the scan electrode, but is normal due to a weak discharge with a downward ramp waveform voltage applied to the scan electrode.
  • the wall charge is adjusted so that accurate writing is possible.
  • the discharge cell in the state where the wall charge is inverted discharges with a positive rectangular waveform voltage applied to the scan electrode, and further, the wall charge is inverted and weak discharge occurs with a downward slope waveform voltage applied to the scan electrode.
  • the wall charges are adjusted so that normal writing is possible.
  • the wall charge is not erased during the third period of the initialization period, and thus a normal write operation is performed in the next write period. Therefore, it is possible to display an image with good quality.
  • the step of driving the data electrode may include a step of continuously applying two or more positive-polarity rectangular waveform voltages to the data electrode in the third period.
  • the step of driving the data electrode includes a step of continuously applying two or more positive rectangular waveform voltages to the data electrode in the third period, and is applied to the data electrode first.
  • the voltage application time of the rectangular waveform voltage may be the shortest among the voltage application periods of the plurality of rectangular waveform voltages applied to the data electrodes.
  • the discharge cells with a small discharge delay are It can be discharged with a rectangular waveform voltage applied first. This prevents the wall charges from being erased during the third period of the initialization period even when the discharge delays of the discharge cells in which the discharge start voltage has decreased are different. Therefore, a normal write operation is performed.
  • a driving method of a plasma display device includes: a plasma display panel having a plurality of discharge cells at intersections of scan electrodes, sustain electrodes, and a plurality of data electrodes; A driving method of a plasma display device that is driven by a subfield method in which a field period includes a plurality of subfields, the step of driving a scan electrode, the step of driving a sustain electrode, and the step of driving a data electrode And at least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state in which address discharge can be performed.
  • a downward ramp waveform voltage is applied to the scan electrode, the scan electrode becomes the cathode, and the sustain electrode and data electrode
  • the initializing discharge to the pole, and the positive polarity rectangular waveform voltage, the negative polarity rectangular waveform voltage, and the descending ramp waveform voltage are applied to the running electrode in the second period after the first period of the initialization period.
  • the step of driving the data electrode includes the step of driving the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode in the second period. It includes a step of applying a rectangular waveform voltage.
  • At least one subfield of the plurality of subfields includes an initialization period in which the wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible.
  • a downward ramp waveform voltage is applied to the scan electrode, and an initialization discharge is generated with the scan electrode as the cathode and the sustain electrode and the data electrode as the anode.
  • the sustain discharge is performed in the sustain period of the previous subfield, and in the discharge cell, the wall charge on the scan electrode and the wall charge on the sustain electrode are reduced, and the wall charge on the data electrode is also a value suitable for the write operation. Adjusted to
  • a positive rectangular waveform voltage, a negative rectangular waveform voltage, and a downward ramp waveform voltage are applied to the scan electrodes.
  • the positive rectangular waveform voltage is applied to the data electrode between the positive rectangular waveform voltage and the negative rectangular waveform voltage applied to the scan electrode.
  • a discharge cell discharged with a positive rectangular waveform voltage applied to the data electrode does not discharge with a negative rectangular waveform voltage applied to the scanning electrode! /.
  • the discharge cell that accumulates excessive wall charges is discharged with a positive rectangular waveform voltage applied to the data electrode or a negative rectangular waveform voltage applied to the scanning electrode.
  • the discharge becomes a state where the erasing discharge is forcibly terminated in the middle. The condition is cleared.
  • the discharge cell is not discharged by the negative rectangular waveform voltage, the positive rectangular waveform voltage, and the downward ramp waveform voltage applied to the scan electrode, and the wall charges are prevented from being erased.
  • a discharge cell in which an erasing discharge is generated with a negative rectangular waveform voltage applied to the scan electrode has a state where the wall charge is erased, a state where the erasing discharge is weak and the wall charge is not sufficiently erased, and an erasing discharge occurs.
  • the wall charge is strongly reversed!
  • the discharge cell in the state where the wall charges are erased does not discharge with the positive rectangular waveform voltage and the descending ramp waveform voltage applied to the scan electrode.
  • a discharge cell with insufficient wall charge erasure does not discharge with a positive rectangular waveform voltage applied to the scan electrode, but a downward ramp wave applied to the scan electrode.
  • the wall charge is adjusted so that normal writing is possible by weak discharge at the voltage.
  • the discharge cell in the state where the wall charge is inverted discharges with a positive rectangular waveform voltage applied to the scan electrode, and further, the wall charge is inverted and weak discharge occurs with a downward slope waveform voltage applied to the scan electrode.
  • the wall charges are adjusted so that normal writing is possible.
  • the wall charge is not erased in the second period of the initialization period, and thus a normal write operation is performed in the next write period. Therefore, it is possible to display an image with good quality.
  • the wall charge is not erased in the final period of the initializing period in the discharge cell whose discharge starting voltage is reduced, so that the normal writing operation is performed in the next writing period. Is done. Therefore, it is possible to display an image with good quality.
  • FIG. 1 is a perspective view showing a main part of a panel used in the first embodiment of the present invention.
  • Fig. 2 is an electrode array diagram of the panel according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram of a plasma display device using the panel driving method.
  • Figure 4 shows the drive waveform applied to each electrode of the panel.
  • FIG. 5 is a circuit diagram of the data electrode driving circuit according to the first embodiment of the present invention.
  • FIG. 6 is a circuit diagram of the scanning electrode driving circuit according to the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a sustain electrode driving circuit according to the first embodiment of the present invention.
  • FIG. 8 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the first embodiment of the present invention.
  • FIG. 9 is a waveform diagram of driving applied to each electrode of the panel according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the second embodiment of the present invention.
  • FIG. 11 is a waveform diagram of driving applied to each electrode of the panel according to the third embodiment of the present invention.
  • FIG. 12 shows a scan electrode driver in the all-cell initializing period in the third embodiment of the present invention. Timing chart for explaining an example of operation of a dynamic circuit
  • FIG. 13 is a waveform diagram of driving applied to each electrode of the panel in the fourth embodiment of the present invention.
  • FIG. 14 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the fourth embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 in the first exemplary embodiment of the present invention.
  • a plurality of display electrode pairs 28 composed of scanning electrodes 22 and sustaining electrodes 23 are formed.
  • a dielectric layer 24 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 25 is formed on the dielectric layer 24.
  • a plurality of data electrodes 32 are formed on the back plate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon.
  • a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 28 and the data electrode 32 intersect each other with a minute discharge space interposed therebetween, and the outer peripheral portion thereof is sealed with glass frit or the like. Sealed with material.
  • a mixed gas of neon and xenon is sealed as a discharge gas.
  • the discharge space is divided into a plurality of sections by the barrier ribs 34, and discharge cells are formed at the intersections of the display electrode pairs 28 and the data electrodes 32! /. These discharge cells discharge and emit light to display an image.
  • the structure of the panel is not limited to the above-described one, and for example, it may be one having a striped partition.
  • FIG. 2 is an electrode array diagram of the panel in accordance with the exemplary embodiment of the present invention.
  • N scan electrodes SCN;! To SCNn (scan electrode 4 in FIG. 1) and n sustain electrodes SUS;! To SUSn (sustain electrode 5 in FIG. 1) are alternately arranged along the row direction.
  • m data electrodes D ;! ⁇ Dm (data electrode 9 in FIG. 1) are arranged.
  • MX n are formed in the discharge space.
  • FIG. 3 is a circuit block diagram of plasma display device 1 in the first exemplary embodiment of the present invention.
  • the plasma display apparatus 1 supplies necessary power to the panel 10, the image signal processing circuit 51, the data electrode drive circuit 52, the scan electrode drive circuit 53, the sustain electrode drive circuit 54, the timing generation circuit 55, and each circuit block. Power supply circuit (not shown).
  • the image signal processing circuit 51 converts the input image signal sig into image data indicating light emission / non-light emission for each subfield.
  • the data electrode driving circuit 52 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D ;! to Dm.
  • the timing generation circuit 55 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal H and the vertical synchronization signal V, and supplies them to the respective circuit blocks.
  • the scan electrode drive circuit 53 has a sustain pulse generation circuit 100 for generating sustain pulses to be applied to the scan electrodes SCN ;! to SCNn during the sustain period, and each scan electrode SCN ;! ⁇ Drive each SCNn.
  • the sustain electrode drive circuit 54 has a circuit for applying the voltage Vel to the sustain electrode SUS ;! to SUSn during the initialization period, and a sustain electrode for generating the sustain pulse to be applied to the sustain electrode SUS ;! to SUSn during the sustain period.
  • a sustain generation circuit 200 for driving the sustain electrodes SUS1 to SUSn based on the timing signal.
  • one field is divided into 10 subfields (first SF, second SF,..., And 10th SF), and each subfino red is (1, 2, 3, 6). , 11, 18, 30, 44, 60 and 80).
  • the fold is configured so that the luminance weight increases toward the rear subfield.
  • FIG. 4 is a drive waveform diagram applied to each electrode of the panel in the first exemplary embodiment of the present invention, and shows a subfield having an initialization period for performing the all-cell initialization operation (hereinafter referred to as “all-cell initials”). Abbreviated as “sub-field”) and an initializing period for performing selective initializing operation.
  • the drive waveform of a subfield (hereinafter abbreviated as “selective initialization subfield”) is shown.
  • Figure 4 shows the drive waveform diagram with the first SF as the all-cell initialization subfield and the second SF as the selective initialization subfield.
  • the entire cell initialization period is divided into the following three periods: the first half (first period), the second half (second period), and the abnormal charge erasure section (third period). .
  • the sustain electrodes SUS;! To SUSn are held at 0 (V)
  • the data electrodes D;! To Dm are held at the positive voltage Vd (V)
  • the scan electrodes SCN ⁇ Apply an up-slope waveform voltage that gradually rises from the voltage Vp (V) below the discharge start voltage to the voltage Vr (V) that exceeds the discharge start voltage. Then, a weak initializing discharge is generated with the scan electrodes SCN ;! to SCNn as the anode and the sustain electrodes SUS;! To SUSn and the data electrodes Dl to Dm as the cathode.
  • the first weak initializing discharge is generated in all the discharge cells, negative wall voltage is accumulated on the scan electrodes SCN ;! to SCNn, and the sustain electrodes SUS ;! to SUSn and the data electrode D ;! ⁇ Positive wall voltage is stored on Dm.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer or phosphor layer covering the electrode.
  • the sustain electrode SUS;! To SUSn is kept at the positive voltage Vel (V)
  • the data electrode D;! To Dm is kept at O (V)
  • the scan electrode SCN Apply a falling ramp waveform voltage that gently decreases from voltage Vg (V) to voltage (Va + Vset2) (V) to SCNn.
  • a second weak initializing discharge is generated with the scan electrodes SCN ;! to SCNn as the cathode and the sustain electrodes SUS ;! to SUSn and the data electrodes D;! To Dm as the anode.
  • the initializing operation of the all-cell initializing subfield is an all-cell initializing operation for generating an initializing discharge in all the discharge cells.
  • the sustain electrodes SUS ;! to SUSn are returned to O (V) again.
  • the scan electrode SCN ;! to SCNn is applied with a first positive voltage Vs (V) less than the discharge start voltage for 5 to 20 as and then applied to the data electrode D;! To Dm with 100 ns to l ⁇ . s time positive voltage Vd (V) is applied, then negative voltage Va (V) is applied to scan electrode SCN;! to SCNn for a short time of 5 s or less, and scan electrode SCN;!
  • the discharge cell in which abnormal wall charges are accumulated is a positive voltage Vd (V) applied to the data electrodes Dl to Dm or a negative voltage Va (V (V) applied to the scan electrodes SCN;! To SCNn. ).
  • Vd positive voltage
  • V (V) negative voltage
  • the discharge cell has a negative voltage Va (V) applied to scan electrode SC N ;! to SCNn, a second positive voltage Vs (V) applied to scan electrode SCN ;! to SCNn, and then the scan electrode.
  • a ramp waveform voltage that gradually falls toward (V) does not discharge, preventing the wall charges from being erased.
  • a discharge cell having a weak erasure discharge and insufficient wall charge erasure does not discharge at the second positive voltage Vs (V) applied to the scan electrode SCN;! ; ⁇ The voltage applied to SCN n (Va + Vset2) The wall charge is adjusted to a state where normal writing can be performed by weak discharge with a ramp waveform voltage gradually dropping toward (V).
  • a discharge cell in a state where the erasure discharge is strong and the wall voltage is inverted is discharged with the second positive voltage Vs (V) applied to the scan electrodes SCN ;! to SCNn, and the wall charge is further inverted.
  • Vs the second positive voltage
  • SCN Continuing scanning electrode SCN;! ⁇ Voltage applied to SCNn (Va + Vset2)
  • Wall voltage is adjusted to a state where normal writing can be performed by weak discharge with a ramp waveform voltage that gradually drops toward (V). It is.
  • the amount of accumulated wall charges is larger, and the smaller the discharge delay, the more the discharge is performed with the positive voltage Vd (V) applied to the data electrode D ;! Dm. The probability of doing is increased.
  • the discharge cells in which abnormal wall charges are accumulated are discharged by the positive voltage Vd (V) applied to the data electrode Dl Dm, the negative electrode applied to the scan electrode SCN ;! SCNn. It is possible to eliminate the abnormal accumulation of wall charges by either the discharge due to the voltage Va (V) and the discharge due to the downward slope waveform voltage applied to the scan electrode SCN ;! SCNn.
  • Vd positive write pulse voltage
  • Va scan pulse voltage
  • the voltage at the intersection of the data electrode Dk and the scan electrode SCN1 is the magnitude of the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SCN1 to the externally applied voltage (Vd – Va) (V). Is added to the value and exceeds the discharge start voltage.
  • sustain electrodes SUS ;! to SUSn are returned to 0 (V), and positive sustain pulse voltage Vs (V) is applied to scan electrodes SC N ;! to SCNn.
  • the voltage between scan electrode SCNi and sustain electrode SUSi is equal to the sustain pulse voltage Vs (V) of the wall voltage on scan electrode SCNi and sustain electrode SUSi.
  • the magnitude is added up and exceeds the discharge start voltage.
  • Sustain discharge occurs between scan electrode SCNi and sustain electrode SU Si, negative wall charges are accumulated on scan electrode SCNi, and positive wall charges are accumulated on sustain electrode SUSi. At this time, positive wall charges are also accumulated on the data electrode Dk.
  • no address discharge has occurred during the address period
  • no sustain discharge occurs, and the wall charge state at the end of the initialization period is maintained.
  • the scan electrodes SUS ;! to SUSn are returned to 0 (V), and a positive sustaining voltage Vs (V) is applied to the yarn holding electrodes SUS ;! to SUSn.
  • V a positive sustaining voltage
  • the sustain discharge occurs again between the sustain electrode SUSi and the scan electrode SCNi
  • Sustain electrode SUSi negative Wall charges are accumulated, and positive wall charges are accumulated on the scan electrode SCNi.
  • the sustain discharge continues in the discharge cells in which the address discharge is generated in the address period by alternately applying the sustain pulse voltage to the running electrode SCN;!
  • sustain electrodes SUS;! To SUSn are held at Vel (V)
  • data electrodes D1 to Dm are held at 0 (V)
  • scan electrodes SCN;! To SCNn are set to Vq (V).
  • a weak initializing discharge occurs, the wall voltage on scan electrode SC Ni and sustain electrode SUSi is weakened, and the wall on data electrode Dk
  • the voltage is also adjusted to a value suitable for the write operation.
  • the initializing operation of the selective initializing subfield is a selective initializing operation in which the initializing discharge is performed in the discharge cells that have undergone the sustain discharge in the previous subfield.
  • the power of an example in which the subfield for performing the all-cell initialization operation is one subfield is not limited to this.
  • an all-cell initializing operation may be performed in a plurality of subfields, and one or more all-cell initializing periods out of a plurality of all-cell initializing periods may be provided with an abnormal charge erasing unit. .
  • FIG. 5 is a circuit diagram of the data electrode driving circuit 52 according to the first embodiment of the present invention.
  • the data electrode driving circuit 52 includes a power supply VD that generates a voltage Vd, switching elements Q ID;! To QlDm, and switching elements Q2Dl to Q2Dm. Then, the data electrodes 32 (D;! To Dm) are independently connected to the power supply VD via the switching elements Q1D;! To QlDm and clamped to the voltage Vd. Further, the data electrodes 32 (D;! To Dm) are independently grounded via the switching elements Q2D1 to Q2 Dm, and are clamped to 0 (V). In this way, the data electrode driving circuit 52 drives the data electrodes 32 independently, and applies a positive write pulse voltage Vd to the data electrodes 32.
  • the control signals SD;! To SDm of the data electrode driving circuit 52 are given to the data electrode driving circuit 52 as timing signals X_ by the timing generation circuit 55 and the image signal processing circuit 51.
  • FIG. 6 is a circuit diagram of scan electrode drive circuit 53 in the first exemplary embodiment of the present invention.
  • Scan electrode driving circuit 53 includes sustain pulse generating circuit 100 for generating sustain pulses, An initialization waveform generation circuit 300 that generates an initialization waveform, a scan pulse generation circuit 400 that generates a scan pulse, and a switching element Q 15 for clamping the scan electrode 22 to a voltage Va are provided.
  • the maintenance noise generation circuit 100 includes a power recovery unit 110 and a clamp unit 120.
  • the power recovery unit 110 includes a power recovery capacitor C10, switching elements Ql l and Q12, backflow prevention diodes Dl l and D12, and resonance inductors Ll l and L12.
  • the clamp unit 120 includes switching elements Q13 and Q14. The power recovery unit 110 and the clamp unit 120 are connected to the scan electrode 22 via the scan pulse generation circuit 400.
  • the power recovery unit 110 performs LC resonance between the panel capacitance (not shown) of the plasma display panel and the inductor L11 or the inductor L12 to form the rising and falling of the sustaining voltage.
  • the sustain pulse voltage rises, the charge stored in the capacitor C10 for power recovery is moved to the interelectrode volume Cp via the switching element Ql1, diode D11, and inductor L11.
  • the sustaining pulse falls, the electric charge stored in the panel capacitance is returned to the power recovery capacitor C10 via the inductor L12, the diode D12, and the switching element Q12.
  • the sustain panel is applied to the scan electrode 22.
  • the power recovery unit 110 drives the scan electrode 22 by LC resonance without supplying power from the power source, the power consumption is ideally zero.
  • the power recovery capacitor C10 has a sufficiently large capacity compared to the interelectrode capacitance Cp, and is charged to approximately Vs / 2, which is half the voltage Vs of the power supply VS so that it acts as a power supply for the power recovery unit 110. Yes.
  • scan electrode 22 is connected to power supply VS via switching element Q13, and scan electrode 22 is clamped to voltage Vs. Further, the scanning electrode 22 is grounded via the switching element Q14 and clamped to 0 (V). In this way, the voltage clamp unit 120 drives the scan electrode 22. Therefore, the impedance at the time of voltage application by the voltage clamp unit 120 is small, and a large discharge current due to a strong sustain discharge can be stably passed.
  • sustain pulse generating circuit 100 includes switching element Ql l and switching element Q12. Then, by controlling switching element Q13 and switching element Q14, a sustaining noise is applied to scan electrode 22 using power collection unit 110 and voltage clamp unit 120.
  • switching elements can be configured using generally known elements such as MOSFET (metal oxide semiconductor field effect transistor) or IGBT (insulated gate bipolar transistor).
  • Initialization waveform generation circuit 300 includes Miller integration circuits 310 and 320, generates the above-described initialization waveform, and controls the initialization voltage in the all-cell initialization operation.
  • the Mira integrating circuit 310 has a field effect transistor FET1, a capacitor C1, and a resistor R1, and generates an upward ramp waveform voltage that gradually rises in a ramp shape to a voltage Vr obtained by superimposing the voltage Vz on the voltage Vs. .
  • Miller integrating circuit 320 has field effect transistor FET2, capacitor C2, and resistor R2, and generates a down-ramp waveform voltage that gradually decreases in a ramp shape to a predetermined initialization voltage Va.
  • the input terminals of Miller integrating circuit 310 and Miller integrating circuit 320 are shown as terminal IN1 and terminal IN2, respectively.
  • force S adopting a Miller integrating circuit using a FET that is practical and has a relatively simple configuration as initialization waveform generating circuit 300 is limited to this configuration. As long as the circuit can generate the rising ramp waveform voltage and the falling ramp waveform voltage, any circuit may be used.
  • Scan pulse generation circuit 400 includes switching element S31, switching element S32, and scan IC (integrated circuit) 401, and includes a main energization line (sustain pulse generation circuit 100, initialization waveform generation circuit 300, and scan pulse generation circuit).
  • the scanning electrode is selected by selecting either the voltage applied to the energized line (indicated by a broken line in the drawing in which 400 is connected in common) or the voltage obtained by superimposing the voltage Vscn on the voltage of the main energized line. Apply to. For example, during the writing period, the voltage of the main conduction line is maintained at the negative voltage Va, and the negative voltage Va input to the scan IC 401 and the voltage Vc obtained by superimposing the voltage Vscn on the negative voltage Va are switched and output. By doing so, the above-described negative scanning noise voltage is generated.
  • Scan electrode driving circuit 53 includes AND gate AG that performs a logical product operation, and comparator CP that compares the magnitudes of input signals input to two input terminals.
  • Comparator CP The voltage (Va + Vset2) with the voltage Vset2 superimposed on the pressure Va is compared with the voltage of the main conduction line. If the voltage of the main conduction line is higher, "0" is output, otherwise "1"”Is output.
  • Two input signals, that is, an output signal SL1 (CEL1) of the comparator CP and a switching signal SL2 are input to the AND gate AG.
  • the switching signal CEL2 for example, a timing signal output from the timing generation circuit 55 can be used.
  • the AND gate AG outputs “1” if any of the input signals is “1”, and outputs “0” otherwise.
  • the output of the AND gate AG is input to the scanning noise generation circuit 400.
  • Scan pulse generation circuit 400 outputs the voltage of the main energizing line if the output of AND gate AG is “0”, and outputs the voltage Vscn to the voltage of the main energizing line if the output force S of AND gate AG is “l”. Output the superimposed voltage.
  • FIG. 7 is a circuit diagram of sustain electrode drive circuit 54 in the first exemplary embodiment of the present invention.
  • Sustain electrode driving circuit 54 includes sustain pulse generating circuit 200 that generates a sustain pulse, and switching elements Q26 and Q27 for clamping sustain electrode 23 to voltage Ve.
  • Maintenance noise generation circuit 200 includes power recovery unit 210 and clamp unit 220.
  • the power recovery unit 210 includes a power recovery capacitor C20, switching elements Q21 and Q22, backflow prevention diodes D21 and D22, and resonance inductors L21 and L22.
  • the clamp unit 120 includes switching elements Q23 and Q24.
  • the power collection unit 210 and the clamp unit 220 are connected to the sustain electrode 23. These switching elements can be configured using generally known elements such as MOSFETs or IGBTs.
  • FIG. 8 is a timing chart for explaining an example of operations of data electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54 in the all-cell initialization period in the present embodiment. .
  • the entire cell initialization period is divided into three periods, the first half (first period), the second half (second period), and the abnormal charge erasing part (third period).
  • switching element Q11 of scan electrode drive circuit 53 When switching element Q11 of scan electrode drive circuit 53 is turned on at time tl, switching element Ql l, diode D11 and inductor L11 are switched from capacitor C10 for power recovery. As a result, current starts to flow to the scan electrode 22 and the voltage of the scan electrode 22 starts to rise. At time t2, switching element Q13 of scan electrode driving circuit 53 is turned on. Then, since the scan electrode 22 is connected to the power source VS through the switching element Q13, the scan electrode 22 is clamped to the voltage Vs.
  • control signals SD;! To SDm of switching element Q1D;! To QlDm and switching element Q2Dl to Q2Dm of data electrode drive circuit 52 are set to Lo (low level).
  • Switching element Q1D;! To QlDm are turned on, switching elements Q2Dl to Q2Dm are turned off, and the voltage of data electrode 32 is clamped to voltage Vd.
  • Switching element Q1D;! To Q lDm is composed of elements that turn on when the control signal is Lo.
  • the potential of input terminal IN1 of Miller integrating circuit 310 is set to "no, i level". Specifically, for example, a voltage of 15 (V) is applied to the input terminal IN1. As a result, a constant current flows from the resistor R1 to the capacitor C1, and the source voltage of the transistor FET1 rises in a ramp shape and is superimposed on the voltage Vs via the capacitor 31. The output voltage of the scan electrode driving circuit 53 also starts to rise in a ramp shape. This voltage rise continues until the output voltage rises to Vr. When the output voltage rises to Vr, the output voltage is fixed at Vr while the potential at the input terminal IN1 is “no, i level”. In this way, an up-ramp waveform voltage that gradually rises from the voltage Vs toward the voltage Vr exceeding the discharge start voltage is applied to the scan electrode 22.
  • control signals SD;! To SDm of switching element Q1D;! To QlDm and switching elements Q2Dl to Q2Dm of data electrode drive circuit 52 are set to Hi (high level).
  • the switching elements Q1D;! To QlDm are turned off, the switching elements Q2 Dl to Q2Dm are turned on, and the voltage of the data electrode 32 is clamped to the voltage 0 (V).
  • the potential of the input terminal IN2 of Miller integrating circuit 320 is set to "no, i level".
  • a voltage of 15 (V) is applied to the input terminal IN2.
  • a constant current flows from the resistor R2 to the capacitor C2, the drain voltage of the transistor FET2 decreases in a ramp shape, and the output voltage of the scan electrode drive circuit 53 starts to decrease in a ramp shape.
  • Switching Ql l and Q13 are turned off just before time t8.
  • the comparator CP compares the down-ramp waveform voltage (voltage of the main energization line) with the voltage (Va + Vset2) obtained by adding the voltage Vset2 to the voltage Va.
  • the output signal SL1 from the CP switches from “0” to “1” at time t9 when the down-ramp waveform voltage becomes equal to or lower than the voltage (Va + Vset2).
  • the switching signal SL2 is “1”
  • both inputs of the AND gate AG are “1”
  • “1” is output from the AND gate AG.
  • the scanning noise generating circuit 400 outputs a voltage Vc in which the voltage Vscn is superimposed on the down-ramp waveform voltage.
  • the minimum voltage in the down-ramp waveform voltage can be (Va + Vset2).
  • switching element Q24 is turned on. Then, since the sustain electrode 23 is grounded through the switching element Q24, the voltage of the sustain electrode 23 is clamped to 0 (V). Further, switching element Q11 of scan electrode driving circuit 53 is turned on at the same timing as switching element Q24 is turned on at time tl2. Then, current starts to flow from the power recovery capacitor C10 to the scan electrode 22 through the switching element Ql1, the diode D11, and the inductor L11, and the voltage of the scan electrode 22 starts to rise.
  • switching element Q13 of scan electrode drive circuit 53 is turned on. Then, the scanning electrode 22 is connected to the power source VS through the switching element Q 13, so that the scanning electrode 22 is clamped to the voltage Vs.
  • switching element Q12 of scan electrode drive circuit 53 is turned on. Then, the current of the scanning electrode 22 also starts to flow to the capacitor C10 through the inductor L12, the diode D12, and the switching element Q12, and the voltage of the scanning electrode 22 starts to decrease.
  • the potential of the input terminal IN2 of the Miller integrating circuit 320 of the scan electrode driving circuit 53 is set to “high level”, and the switching element Q15 is turned on. Then, the voltage of the scan electrode 22 is clamped to the voltage Va. Just before time t8, switching elements Q12 and Q14 are turned off.
  • the switching signal SL2 of the AND gate AG of the scan electrode driving circuit 53 is set to "1".
  • the voltage S of the main energization line is compared with the voltage (Va + Vset2) obtained by adding the voltage Vset2 to the voltage Va, the voltage of the main energization line is the voltage Va, and the voltage (V a + Vset2) or less, the output signal SL1 from the comparator CP is “1”.
  • the scan noise generating circuit 400 outputs the voltage Vc in which the voltage Vscn is superimposed on the voltage of the main energization line, and the voltage of the scan electrode driver 22 becomes Vc.
  • switching element Q14 of scan electrode driving circuit 53 is turned on. Then, the scanning electrode 22 is clamped to a voltage of 0 (V). Just before time t20, switching element Q15 is turned off, switching signal SL2 of AND gate AG is set to “0”, and the potential of input terminal IN2 of Miller integrating circuit 320 is set to “low level”.
  • switching element Q13 of scan electrode drive circuit 53 is turned on. Then, the scanning electrode 22 is connected to the power source VS through the switching element Q 13, so that the scanning electrode 22 is clamped to the voltage Vs.
  • input terminal IN2 of Miller integrating circuit 320 is set to "no, i level". Specifically, for example, a voltage of 15 (V) is applied to the input terminal IN2. As a result, a constant current flows from the resistor R2 to the capacitor C2, so that the drain voltage of the FET2 decreases in a ramp shape, and the output voltage of the scan electrode driving circuit 53 starts to decrease in a ramp shape. Switching Ql l and Q13 are turned off just before time t24.
  • the comparator CP compares the down-ramp waveform voltage (voltage of the main energization line) with the voltage (Va + Vset2) obtained by adding the voltage Vset2 to the voltage Va.
  • the output signal SL1 from the CP switches from “0” to “1” at time t25 when the down-ramp waveform voltage becomes equal to or lower than the voltage (Va + Vset2).
  • both inputs of the AND gate AG are “1”
  • “1” is output from the AND gate AG.
  • the scanning noise generation circuit 400 outputs a voltage Vc in which the voltage Vsen is superimposed on the down-ramp waveform voltage.
  • the data electrode drive circuit has the circuit configuration shown in FIG. 5
  • the scan electrode drive circuit 53 has the circuit configuration shown in FIG. 6, and the sustain electrode drive circuit has The circuit configuration shown in FIG. 7 is used, and the data electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54 are driven at the timing shown in the timing chart of FIG.
  • the data electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54 are driven at the timing shown in the timing chart of FIG.
  • FIG. 9 is a drive waveform diagram applied to each electrode of the panel according to Embodiment 2 of the present invention, and shows drive waveform diagrams of the all-cell initializing subfield and the selective initializing subfield.
  • FIG. 9 shows a drive waveform including the first SF as an all-cell initialization subfield and the second SF as a selective initialization subfield.
  • the entire cell initialization period is divided into the first half (first period), the second half (second period), and the abnormal charge erasure part (third period) as follows. Since the first half and the second half of the all-cell initialization period are the same as those in the first embodiment, detailed description thereof is omitted. If the discharge delay increases due to insufficient priming or the like, excessive positive wall charges are accumulated on the scan electrodes SCN ;! to SCNn in the first half and second half of the all-cell initialization period.
  • the sustain electrodes SUS;! To SUSn are returned to O (V) again.
  • the scan electrode SCN ;! to SCNn is applied with a first positive voltage Vs (V) less than the discharge start voltage for 5 to 20 as and then applied to the data electrode D;! To Dm with 100 ns to l ⁇ .
  • a second positive voltage Vs (V) is applied to scan electrode SCN ;! to SCNn, and then a voltage is applied to scan electrode SCN;! To SCNn to voltage (Va + Vset2) (V). Apply a ramp waveform voltage that falls slowly.
  • the application time of the first positive voltage Vd (V) applied to the data electrodes Dl to Dm is determined from the application time of the second positive voltage Vd (V) applied to the data electrodes D; Also shorten it.
  • negative voltage Va (V) is applied to scan electrodes SCN;! During this time, the discharge start voltage of the discharge cells that performed stable initialization discharge decreased! /, N!
  • the first positive voltage Vd (V) is applied to the data electrodes Dl to Dm in the discharge cell in which the discharge start voltage is greatly reduced. If the discharge delays of the red, green, and blue discharge cells are not significantly different, the red, green, and blue discharge cells are discharged with the first positive voltage Vd (V) applied to the data electrodes D1 to Dm. In addition, the wall charge can be adjusted so that the writing operation can be normally performed in the writing period. However, when the discharge delays of the red, green, and blue discharge cells are significantly different, the discharge cell having a large discharge delay is the first positive voltage Vd (V) applied to the data electrode D;! May not discharge.
  • the application time of the first positive voltage Vd (V) applied to the data electrode D Determined according to the characteristics of the green discharge cell with a small discharge delay.
  • the application time of the first positive voltage Vd (V) is set to a very short value of about 150ns.
  • the necessity of adjusting the first positive voltage Vd (V) applied to the data electrodes Dl to Dm to the characteristics of the green discharge cell having a small discharge delay will be described. If the application time of the first positive voltage Vd (V) is too long, for example, about 400 ns, in the green discharge cell with a small discharge delay, the erasing discharge cannot be terminated halfway, and the wall charge It will be erased. Therefore, for the first positive voltage Vd (V) applied to the data electrodes Dl to Dm, the application time is set very short in accordance with the characteristics of the green discharge cell having a small discharge delay.
  • Blue and red discharge cells having a large discharge delay may not be discharged at the first positive voltage Vd (V) with a short application time! /.
  • the second positive voltage Vd (V) is then applied to the data electrodes D ;! to Dm.
  • Second positive The voltage Vd (V) application time is determined according to the characteristics of the red and blue discharge cells, which have a large discharge delay. Since the discharge delay is large, the blue and red discharge cells that were not discharged with the first positive voltage Vd (V) applied to the data electrodes Dl to Dm with a short application time are the data electrode D; Discharge occurs at the second positive voltage Vd (V) applied to Dm.
  • the application time of the second positive voltage Vd (V) applied to the data electrode D ;! to Dm is about 400 ns.
  • the green discharge cell with a small discharge delay is discharged with the first positive voltage Vd (V) applied to the data electrodes Dl to Dm, the second discharge voltage applied to the data electrodes D;! No discharge at positive voltage Vd (V).
  • the green cell with a small discharge delay is discharged with the first positive voltage Vd (V) applied to the data electrodes D1 to Dm, and among the red and blue discharge cells with the large discharge delay, the data
  • the discharge cells that did not discharge with the first positive voltage Vd (V) applied to the electrodes Dl to Dm are discharged with the second positive voltage Vd (V) applied to the data electrodes D ;! to Dm. To do.
  • the wall charges in the cell are adjusted so that the writing operation can be normally performed during the writing period.
  • the discharge cells whose discharge start voltage has dropped are the first positive voltage Vd (V) applied to the data electrodes Dl to Dm and the second positive voltage Vd (V ) Discharge at either voltage, but not at negative voltage Va (V) applied to scan electrodes SCN ;! to SCNn.
  • the discharge cells having a reduced discharge start voltage are the negative voltage Va (V) applied to scan electrode SCN ;! to SCNn, and the second positive voltage Vs (V) applied to scan electrode SCN ;! to SCNn.
  • the scan electrode SCN;! To the voltage applied to the SCNn (Va + Vset2) to prevent the wall charges from being erased by discharging with a ramp waveform voltage that gradually drops toward (V). Yes.
  • the discharge cells in which abnormal wall charges are accumulated include the first positive voltage Vd (V) applied to the data electrodes Dl to Dm, the second positive voltage applied to the data electrodes D;! Discharge occurs due to positive voltage Vd (V) and negative voltage Va (V) applied to scan electrode SCN;! To SCNn. If a discharge occurs at the positive voltage Vd (V) applied to the data electrode D;! To Dm or the second positive voltage Vd (V) applied to the data electrode D;! Although the state is such that the extinguishing discharge is forcibly terminated halfway, the wall charge is abnormally accumulated! [0149] The discharge cell in which the erasure discharge is generated with the negative pulse voltage Va (V) applied to the scan electrode SCN;!
  • a discharge cell having a weak erasure discharge and insufficient wall charge erasure does not discharge at the second positive voltage Vs (V) applied to scan electrode SCN;! ; ⁇ The voltage applied to SCN n (Va + Vset2) The wall charge is adjusted to a state where normal writing can be performed by weak discharge with a ramp waveform voltage gradually dropping toward (V).
  • the discharge sensor that did not discharge with the first positive voltage Vd (V) applied to the data electrode D;! To Dm is the second positive voltage applied to the data electrode D;! To Dm.
  • Discharge cells whose wall charges were not sufficiently erased by the negative voltage Va (V) applied to the scan electrode SCN ;! to SCNn are weak with the downward ramp waveform voltage applied to the scan electrode SCN ;! to SCNn
  • a discharge cell in which the wall charges are inverted by the negative voltage Va (V) applied to the scan electrodes SCN1 to SCNn is discharged to the second positive voltage Vs (V) applied to the scan electrode SCN ;! to SCNn. Then, the discharge is weakly caused by the downward ramp waveform voltage applied to the scan electrodes SCN1 to SCNn.
  • the discharge cell in which abnormal wall charges are accumulated is discharged by the first positive voltage Vd (V) applied to the data electrodes Dl to Dm, and is applied to the data electrodes Dl to Dm.
  • Vd positive voltage
  • scan electrode SCN To negative voltage
  • the state of abnormally accumulating wall charges can be eliminated by any of the discharges caused by
  • the subsequent writing period, sustain period, and selective initialization subfield are the same as in the first embodiment, and are therefore omitted.
  • the time during which the positive voltage Vs (V) is applied to the scan electrodes SCN ;! to SC Nn and the negative voltage Va (V) are applied.
  • the first positive voltage V'd (V) and the second positive voltage Vd (V) are applied to the data electrodes D;!
  • the wall charge of the discharge cell in which the discharge start voltage is greatly reduced is adjusted, and the wall charge at the abnormal wall charge erasure unit is adjusted. Is prevented from being erased, and normal write operation is possible.
  • the power of an example in which the subfield for performing the all-cell initialization operation is one subfield is not limited to this.
  • an all-cell initializing operation may be performed in a plurality of subfields, and one or more all-cell initializing periods out of a plurality of all-cell initializing periods may be provided with an abnormal charge erasing unit. .
  • FIG. 10 shows the data for the all-cell initialization period in the first embodiment.
  • 6 is a timing chart for explaining an example of operations of electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54. Since the time from tl to tl 7 is the same as that of the first embodiment, the description thereof is omitted.
  • control signals SD At time tlOO next to time t7, control signals SD;! To SDm of switching elements Q1D;! To QlDm and switching elements Q2Dl to Q2Dm of data electrode drive circuit 52 are set to Lo. Switching element Q1D;! ⁇ QlDm is turned on, switching element Q2Dl ⁇ Q2Dm Is turned off, and the voltage of the data electrode 32 is clamped to the voltage Vd.
  • control signals SD;! To SDm of switching element Q1D;! To QlDm and switching elements Q2Dl to Q2Dm of data electrode drive circuit 52 are set to Hi.
  • the switching element Q1D;! To QlDm is turned off, the switching elements Q2Dl to Q2Dm are turned on, and the voltage of the data electrode 32 is clamped to the voltage 0 (V).
  • the data electrode drive circuit has the circuit configuration shown in FIG. 5
  • the scan electrode drive circuit 53 has the circuit configuration shown in FIG. 6
  • the sustain electrode drive circuit 7 has the circuit configuration shown in FIG. 7, and drives the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 at the timing shown in the timing chart of FIG.
  • the positive pulse voltage is applied twice to the data electrode between the positive pulse voltage applied to the scan electrode and the negative pulse voltage, particularly in the abnormal charge erasing section during the all-cell initialization period. .
  • the positive pulse voltage is applied twice to the data electrode between the positive pulse voltage applied to the scan electrode and the negative pulse voltage, particularly in the abnormal charge erasing section during the all-cell initialization period. .
  • FIG. 11 is a driving waveform diagram applied to each electrode of the panel in the present embodiment, and shows driving waveform diagrams of the all-cell initializing subfield and the selective initializing subfield.
  • FIG. 11 shows a drive waveform including the first SF as an all-cell initialization subfield and the second SF as a selective initialization subfield.
  • the drive waveform and the operation of the all-cell initialization subfield will be described.
  • the first half and second half of the all-cell initialization period are the same as in the first embodiment. The detailed explanation is omitted. If the discharge delay becomes large, such as when priming is insufficient, excessive positive wall charges are accumulated on the scan electrodes SCN ;! to SCNn in the first half and second half of the all-cell initialization period. Further, the writing period and the sustaining period are the same as those in the first embodiment, and thus description thereof is omitted here.
  • the initialization period is divided into two periods, the first half (first period) and the abnormal charge erasing section (second period) as follows.
  • the sustain electrodes SUS;! To SUSn are held at Vel (V)
  • the data electrodes D;! To Dm are held at O (V)
  • the scan electrodes SCN; ! ⁇ Apply a downward ramp waveform voltage that gradually decreases from voltage Vq (V) to voltage Va (V) to SCNn.
  • a weak initializing discharge occurs, the wall voltage on scan electrode SCNi and sustain electrode SUSi is weakened, and on data electrode Dk.
  • the wall voltage is also adjusted to a value suitable for the write operation.
  • the initializing operation in the selective initializing subfield is a selective initializing operation in which initializing discharge is performed in the discharge cells that have undergone sustain discharge in the previous subfield.
  • the sustain electrodes SUS;! To SUSn are returned to 0 (V) again.
  • the scan electrode SCN ;! to SCNn is applied with a first positive voltage Vs (V) less than the discharge start voltage for 5 to 20 as and then applied to the data electrode D;! To Dm with 100 ns to l ⁇ . s time positive voltage Vd (V) is applied, then negative voltage Va (V) is applied to scan electrode SCN;! to SCNn for a short time of 5 s or less, and scan electrode SCN;!
  • a second positive voltage V s (V) is applied to the scanning electrode, and then a ramp waveform voltage that gradually drops toward the voltage (Va + Vset2) (V) is applied to the scan electrodes SCN ;! to SCNn.
  • Va + Vset2 V
  • the discharge start voltage decreases among the discharge cells that have performed a stable initializing discharge! /, No! /, No discharge occurs in the discharge cell, and the wall voltage is also in the initializing period. Hold the state of the second half.
  • the voltage Vs (V) is applied to the scan electrode SCN ;! to SCNn. Is applied Since the discharge start voltage is exceeded, a strong discharge is generated and the wall charges on the scan electrodes SCN ;! to SCNn are inverted.
  • the discharge cell in which abnormal wall charges are accumulated is a positive voltage Vd (V) applied to the data electrodes Dl to Dm or a negative voltage Va (V (V) applied to the scan electrodes SCN;! To SCNn. ).
  • Vd positive voltage
  • V (V) negative voltage
  • Va negative voltage
  • a ramp waveform voltage that gradually falls toward the applied voltage (Va + Vset2) (V) does not discharge, and the wall charges are prevented from being erased.
  • Vs V
  • Va + Vset2 Ramp waveform voltage that gradually drops toward (V) does not discharge.
  • a discharge cell having a weak erasing discharge and insufficient wall charge erasing has a scanning electrode SCN;
  • the second positive voltage Vs (V) applied to SCNn does not discharge, and the slope gradually decreases toward the voltage (Va + Vset2) (V) applied to scan electrode SCN ;! to SCN n
  • the wall charge is adjusted so that normal writing can be performed by weak discharge with the waveform voltage.
  • the discharge cell in which abnormal wall charges are accumulated is discharged by the positive voltage Vd (V) applied to the data electrodes Dl to Dm, applied to the scan electrodes SCN;! To SCNn.
  • Vd positive voltage
  • the abnormal accumulation of wall charges can be eliminated by either the discharge due to the negative voltage Va (V) and the discharge due to the downward slope waveform voltage applied to the scan electrodes SCN ;! to SCNn.
  • the writing period and the sustaining period are the same as the writing period and the sustaining period of the all-cell initialization subfield, and thus description thereof is omitted.
  • the power indicating the example in which the subfield for performing the selective initializing operation is two subfields is not limited to this.
  • the selective initialization operation may be performed in a plurality of subfields, and the abnormal charge erasing unit may be provided in one or more selective initialization periods among the plurality of selective initialization periods.
  • FIG. 12 is a timing for explaining an example of operations of the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 in the selective initialization period in the third embodiment. It is a chart. Since time t8 to t25 is the same as that of the first embodiment of the present invention, detailed description is omitted.
  • the operation in sustain electrode drive circuit 54 is the same as the operation in data electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54 in the selective initialization period in the present embodiment.
  • the data electrode drive circuit has the circuit configuration shown in FIG. 5
  • the scan electrode drive circuit 53 has the circuit configuration shown in FIG. 6
  • the sustain electrode drive circuit 7 has the circuit configuration shown in FIG. 7, and drives the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 at the timing shown in the timing chart of FIG.
  • a positive pulse voltage is applied to the data electrode between the positive pulse voltage and the negative pulse voltage applied to the scan electrode.
  • FIG. 6 is a drive waveform diagram applied to each electrode of the panel in the third embodiment of the present invention, and shows the drive waveforms of the all-cell initialization subfield and the selective initialization subfield.
  • FIG. 6 shows, as an example, a drive waveform diagram in which the first SF is used as an all-cell initializing subfield and the second SF is used as a selective initializing subfield.
  • first half and the second half of the all-cell initialization period are the same as those in the first embodiment, detailed description thereof is omitted. If the discharge delay becomes large due to insufficient priming, etc., excessive positive wall charges are accumulated on the scan electrodes SCN ;! to SCNn in the first half and second half of the all-cell initialization period. Further, the writing period and the sustain period are the same as those in the first embodiment, and thus description thereof is omitted.
  • the selection initialization period is divided into two periods, the first half (first period) and the abnormal charge erasing part (second period) as follows.
  • the sustain electrodes SUS;! To SUSn are held at Vel (V)
  • the data electrodes D;! To Dm are held at O (V)
  • the scan electrodes SCN;! To SCNn Apply a downward ramp waveform voltage that gradually falls from Vq (V) to Va (V).
  • a weak initializing discharge occurs, the wall voltage on the scanning electrode SCNi and the sustain electrode SUSi is weakened, and the data electrode Dk
  • the wall voltage is adjusted to a value suitable for the write operation.
  • the discharge cells that did not perform the address discharge and the sustain discharge in the previous subfield are not discharged before.
  • the initializing operation in the selective initializing subfield is a selective initializing operation in which initializing discharge is performed in the discharge cells in which the sustain discharge has been performed in the previous subfield.
  • the sustain electrodes SUS;! To SUSn are returned to 0 (V) again.
  • the scan electrode SCN ;! to SCNn is applied with a first positive voltage Vs (V) less than the discharge start voltage for 5 to 20 as and then applied to the data electrode D;! To Dm with 100 ns to l ⁇ .
  • the discharge cell In discharge cells in which positive abnormal wall charges are accumulated on SCNi and discharge cells in which the discharge start voltage is low, the discharge cell is applied when voltage Vs (V) is applied to scan electrode SCN; Since this voltage exceeds the discharge start voltage, a strong discharge occurs and the wall voltage on the scan electrode SCNi is inverted.
  • the first positive voltage Vd (V) is applied to the data electrodes Dl to Dm in the discharge cells in which the discharge start voltage is greatly reduced. If the discharge delays of the red, green and blue discharge cells are not significantly different, the red, green and blue discharge cells at the first positive voltage Vd (V) applied to the data electrode D; The wall charge can be adjusted so that a discharge is generated at and the normal write operation can be performed during the write period. However, when the discharge delays of the red, green, and blue colors of the discharge cell are significantly different, the discharge delay is large! /, The discharge cell has the first positive voltage Vd ( V) may not discharge.
  • the application time of the first positive voltage Vd (V) applied to the data electrodes Dl to Dm is Discharge delayed It is determined according to the characteristics of the small green discharge cell.
  • the application time of the first positive voltage Vd (V) is set to a very short value of about 150ns.
  • the necessity of adjusting the first positive voltage Vd (V) applied to the data electrodes Dl to Dm to the characteristics of the green discharge cell having a small discharge delay will be described. If the application time of the first positive voltage Vd (V) is too long, for example, about 400 ns, in the green discharge cell with a small discharge delay, the erasing discharge cannot be terminated halfway, and the wall charge It will be erased.
  • the first positive voltage Vd (V) applied to the data electrodes Dl to Dm is set to a very short application time in accordance with the characteristics of the green discharge cell having a small discharge delay. Blue and red discharge cells with a long discharge delay may not discharge at the first positive voltage Vd (V) with a short application time. Therefore, next, the second positive voltage Vd (V) is applied to the data electrodes D ;! to Dm. The application time of the second positive voltage Vd (V) is determined in accordance with the characteristics of the red and blue discharge cells having a large discharge delay.
  • the blue and red discharge cells that did not discharge with the first positive voltage V d (V) applied to the data electrodes Dl to Dm with a short application time are the data electrodes D ;! to Dm Discharge occurs at the second positive voltage Vd (V) applied to.
  • the application time of the second positive voltage Vd (V) applied to the data electrodes Dl to Dm is about 400 ns.
  • the green discharge cell with a small discharge delay is discharged with the first positive voltage Vd (V) applied to the data electrodes Dl to Dm, the second discharge voltage applied to the data electrodes D;! No discharge at positive voltage Vd (V).
  • the green discharge cell with a small discharge delay is discharged with the first positive voltage Vd (V) applied to the data electrodes D;! To Dm, and the red and blue discharges with a large discharge delay.
  • the discharge cell that did not discharge with the first positive voltage Vd (V) applied to the data electrodes D;! To Dm is the second left voltage Vd (V ) To discharge.
  • the discharge cells having a reduced discharge start voltage are connected to the first positive voltage Vd (V) applied to the data electrodes Dl to Dm and the second positive voltage Vd (V ) Discharge at either voltage, but not at negative voltage Va (V) applied to scan electrodes SCN ;! to SCNn.
  • Discharge cells with a reduced discharge start voltage are connected to scan electrodes SCN;! To SCNn.
  • Va + Vset2 A ramp waveform voltage that gradually drops toward (V) does not discharge, and the wall charges are prevented from being erased.
  • the discharge cell in which abnormal wall charges are accumulated is the first applied to the data electrodes Dl to Dm.
  • a discharge cell having a weak erasure discharge and insufficient wall charge erasure does not discharge at the second positive voltage Vs (V) applied to the scan electrode SCN;! ; ⁇ The voltage applied to SCN n (Va + Vset2) The wall charge is adjusted to a state where normal writing can be performed by weak discharge with a ramp waveform voltage gradually dropping toward (V).
  • the discharge cells that were not discharged with the first positive voltage Vd (V) applied to the data electrodes D;! To Dm are the second positive voltage Vd ( V), or scan electrode SCN;! To SCNn are discharged with a negative voltage Va (V) applied to them.
  • Scan electrode SCN ;! to SCNn The discharge voltage of the negative voltage Va (V) applied to the scan electrode was insufficiently erased by the ramp voltage applied to the scan electrode SCN ;! to SCNn.
  • the discharge cell whose wall charge is inverted by the negative voltage Va (V) applied to the scan electrode SCN ;! to SCNn is the second positive voltage Vs (V ) And then a weak discharge with a downward ramp waveform voltage applied to scan electrodes SCN ;! to SCNn.
  • the discharge cell in which abnormal wall charges are accumulated is discharged by the first positive voltage Vd (V) applied to the data electrodes Dl to Dm and applied to the data electrodes Dl to Dm.
  • Vd first positive voltage
  • scan electrode SCN scan electrode SCN
  • V a negative voltage
  • scan electrode SCN To down-slope waveform applied to SCNn
  • the state of abnormally accumulating wall charges can be eliminated by either discharge due to voltage
  • the power indicating the example in which the subfield for performing the selective initialization operation is two subfields is not limited to this.
  • the selective initialization operation may be performed in a plurality of subfields, and the abnormal charge erasing unit may be provided in one or more selective initialization periods among the plurality of selective initialization periods.
  • the abnormal charges in the initialization period By adjusting the wall charge of the discharge cell in which the discharge start voltage is greatly reduced in the erasing unit, it is possible to display an image with good quality.
  • FIG. 14 is a timing chart for explaining an example of operations of the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 in the selective initialization period according to the fourteenth embodiment of the invention. It is. Since time Ijt8 to t25 is the same as that of the second embodiment, detailed description is omitted. That is, the operation in the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 from the drive timing chart t8 to t20 in the all-cell initialization period shown in FIG. The operations in the data electrode drive circuit 52, scan electrode drive circuit 53, and sustain electrode drive circuit 54 in the selective initialization period in the embodiment are the same.
  • the data electrode drive circuit has the circuit configuration shown in FIG. 5
  • the scan electrode drive circuit 53 has the circuit configuration shown in FIG. 6
  • the sustain electrode drive circuit 7 has the circuit configuration shown in FIG. 7, and drives the data electrode drive circuit 52, the scan electrode drive circuit 53, and the sustain electrode drive circuit 54 at the timing shown in the timing chart of FIG.
  • the drive waveforms applied to the data electrodes Dl to Dm, the scan electrode 22 and the sustain electrode 23 in the selective initialization period of the present embodiment.
  • the abnormal charge erasing part during the selection initialization period by applying the positive pulse voltage twice to the data electrode between the positive pulse voltage applied to the scan electrode and the negative pulse voltage. Even when there are discharge cells having different discharge delays, it is possible to perform normal address discharge in the subsequent address period and display a high-quality image.
  • the present invention makes it possible to display an image with good quality by preventing the wall charge from being erased by the abnormal wall charge erasing unit in the initialization period for the discharge cell having a greatly reduced discharge start voltage. It is useful as an image display device using a display panel.

Landscapes

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Abstract

　走査電極駆動回路は、初期化期間内の第１の期間において走査電極（ＳＣＮ１～ＳＣＮｎ）に上り傾斜波形電圧を印加して第１の初期化放電を発生させ、前記初期化期間内の前記第１の期間後の第２の期間において前記走査電極（ＳＣＮ１～ＳＣＮｎ）に下り傾斜波形電圧を印加して第２の初期化放電を発生させ、前記初期化期間内の前記第２の期間後の第３の期間において前記走査電極（ＳＣＮ１～ＳＣＮｎ）に第１の正極性の矩形波形電圧（Ｖｓ）、負極性の矩形波形電圧（Ｖａ）、第２の正極性の矩形波形電圧（Ｖｓ）及び下り傾斜波形電圧を印加する。データ電極駆動回路は、前記第３の期間において前記走査電極（ＳＣＮ１～ＳＣＮｎ）に前記第１の正極性の矩形波形電圧（Ｖｓ）が印加された後、前記走査電極（ＳＣＮ１～ＳＣＮｎ）に前記負極性の矩形波形電圧（Ｖａ）が印加されるまでの期間に、データ電極（Ｄ１～Ｄｍ）に正極性の矩形波形電圧（Ｖｄ）を印加する。

Description

明 細 書
プラズマディスプレイ装置およびその駆動方法
技術分野
[0001] 本発明はプラズマディスプレイ装置およびその駆動方法に関する。
背景技術
[0002] プラズマディスプレイパネル (以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成さ れている。前面板は、 1対の走査電極と維持電極とからなる表示電極が前面ガラス基 板上に互いに平行に複数対形成され、それら表示電極を覆うように誘電体層および 保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極 と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁が それぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。 そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置 されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極と データ電極とが対向する部分に放電セルが形成される。このような構成のパネルに おいて、各放電セル内でガス放電により紫外線を発生させ、この紫外線で RGB各色 の蛍光体を励起発光させてカラー表示を行ってレ、る。
[0003] パネルを駆動する方法としては、サブフィールド法、すなわち、 1フィールド期間を 複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって階 調表示を行う方法が一般的である。このサブフィールド法において、階調表示に関係 しない発光を極力減らして黒輝度の上昇を抑え、コントラスト比を向上した新規な駆 動方法が特許文献 1に開示されてレ、る。以下にその駆動方法につ!/、て簡単に説明 する。
[0004] 各サブフィールドはそれぞれ初期化期間、書込み期間および維持期間を有する。
また、初期化期間には、画像表示を行う全ての放電セルに対して初期化放電を行わ せる全セル初期化動作、または直前のサブフィールドにお!/、て維持放電を行った放 電セルに対して選択的に初期化放電を行わせる選択初期化動作のいずれかの動作 を行う。
[0005] まず、全セル初期化期間では、全ての放電セルで一斉に初期化放電を行い、それ 以前の個々の放電セルに対する壁電荷の履歴を消すとともに、後続の書込み動作 のために必要な壁電荷を形成する。続く書込み期間では、走査電極に順次走査パ ノレスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパ ノレスを印加し、走査電極とデータ電極との間で選択的に書込み放電を起し、選択的 な壁電荷形成を行う。そして維持期間では、走査電極と維持電極との間に輝度重み に応じた所定の回数の維持パルスを印加し、書込み放電による壁電荷形成を行った 放電セルを選択的に放電させ発光させる。
[0006] しかし、維持放電を全くさせな!/、状態、すなわち黒の状態が数フィールド続!/、た放 電セルなどでは、プライミングが不足し、放電遅れが大きくなる。そのため、全セル初 期化期間において初期化放電が不安定となり、走査電極上に過剰な正の壁電荷を 蓄積すること力 Sある。走査電極上に過剰な正の壁電荷が蓄積された放電セルでは、 書き込み放電を起こしていないにもかかわらず、維持放電を起こす。この維持放電が 輝点として視認され、黒の表示品質を悪化させてレ、た。
[0007] 走査電極上に過剰な正の壁電荷が蓄積された放電セルで輝点が視認されてしまう 問題を解決する駆動方法が特許文献 2に記載されている。
[0008] 以下にその駆動方法について簡単に説明する。全セル初期化期間、または選択 初期化期間に走査電極に正極性の矩形波形電圧を印加し、続!、て走査電極に負極 性の矩形波形電圧を印加する異常壁電荷消去部を設ける。走査電極上に過剰な正 の壁電荷が蓄積された放電セルでは、異常壁電荷消去部で、走査電極に印加され る正極性の矩形波形電圧で強!/、放電が起きる。この強!/、放電によって壁電荷が反転 し、続いて走査電極に印加される負極性の矩形波形電圧によって消去放電が起き、 壁電荷が消去される。
[0009] し力、し、近年の大画面表示装置の要望に応えるべくパネルの表示画面サイズが大 きくなるにつれて、画面全体の放電セルの放電開始電圧、放電遅れなどの特性のば らつきが大きくなる。それにより、上記異常壁電荷消去部で走査電極に印加される負 極性の矩形波形電圧での消去放電の強弱のばらつきが大きくなる。 [0010] この場合、消去放電の特に弱かった放電セルでは壁電荷の消去が不十分になり、 消去放電の特に強かった放電セルでは壁電荷が反転してしまう。
[0011] そこで、異常壁電荷消去部において走査電極に正極性の矩形波形電圧を印加し、 続!/ヽて走査電極に負極性の矩形波形電圧を印加した後に、走査電極に正極性の電 圧を印加し、続!/、て走査電極に下り傾斜波形電圧を印加して!/、る。
[0012] 走査電極に印加される負極性の矩形波形電圧で壁電荷の消去が不十分であった 放電セルは、走査電極に印加される下り傾斜波形電圧で微弱放電を起こし、壁電荷 が正常な状態に調整される。また、走査電極に印加される負極性の矩形波形電圧で 壁電荷が反転してしまう放電セルは、続く走査電極に印加される正極性の電圧で壁 電荷が反転するような放電を起こし、走査電極に印加される下り傾斜波形電圧で微 弱放電を起こし、壁電荷が正常な状態に調整される。
[0013] このように、異常壁電荷消去部に正極性の矩形波形電圧および負極性の矩形波 形電圧を印加し、次に走査電極に正極性の電圧を印加し、さらに走査電極に下り傾 斜波形電圧を印加する。それによつて、走査電極上に過剰な正の壁電荷が蓄積され た放電セルでは、走査電極に印加される負極性の矩形波形電圧で壁電荷を消去さ せるようにする。また、負極性の矩形波形電圧で壁電荷が消去されなかったセルで は、走査電極に印加される下り傾斜波形電圧で壁電圧を正常な状態に調整する。こ のようにして、走査電極上に過剰な正の壁電荷が蓄積された状態を解消し、輝点とな ることを防止している。
特許文献 1 :特開 2000— 242224号公報
特許文献 2 :特開 2005— 326612号公報
発明の開示
発明が解決しょうとする課題
[0014] しかし、経年変化などで放電開始電圧が大きく低下した放電セルは、異常壁電荷 消去部で走査電極に印加される正極性の矩形波形電圧により放電を起こし、続く走 查電極に印加される負極性の矩形波形電圧により消去放電を起こし壁電荷が消去さ れてしまう。このように、放電開始電圧が大きく低下した放電セルでは、走査電極上 に過剰な正の壁電荷が蓄積されて!/、ないにもかかわらず、異常壁電荷消去部で壁 電荷が消去されてしまい、正常な書き込み動作ができなレ、。
[0015] 本発明の目的は、放電開始電圧の大きく低下した放電セルにおいても、正常な書 き込み動作が行われ、良好な品質で画像を表示することができるプラズマディスプレ ィ装置およびその駆動方法を提供することである。
課題を解決するための手段
[0016] (1)本発明の一局面に従うプラズマディスプレイ装置は、走査電極および維持電極 と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパ ネノレを、 1フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する プラズマディスプレイ装置であって、走査電極を駆動する走査電極駆動回路と、維持 電極を駆動する維持電極駆動回路と、データ電極を駆動するデータ電極駆動回路と を備え、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の放電 セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査電極 駆動回路は、初期化期間内の第 1の期間において走査電極に上り傾斜波形電圧を 印加して走査電極を陽極とし維持電極およびデータ電極を陰極とする第 1の初期化 放電を発生させ、初期化期間内の第 1の期間後の第 2の期間において走査電極に 下り傾斜波形電圧を印加して走査電極を陰極とし維持電極およびデータ電極を陽極 とする第 2の初期化放電を発生させ、初期化期間内の第 2の期間後の第 3の期間に お!/、て走査電極に正極性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜 波形電圧を印加し、データ電極駆動回路は、第 3の期間において走査電極に印加さ れる正極性の矩形波形電圧と負極性の矩形波形電圧との間にデータ電極に正極性 の矩形波形電圧を印加するものである。
[0017] そのプラズマディスプレイ装置においては、複数のサブフィールドのうち少なくとも 1 つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能な状態に調 整する初期化期間が含まれる。
[0018] 初期化期間内の第 1の期間において、走査電極駆動回路により走査電極に上り傾 斜波形電圧が印加されて走査電極を陽極とし維持電極およびデータ電極を陰極と する第 1の初期化放電が発生される。それにより、走査電極上に負の壁電荷が蓄えら れるとともに維持電極上およびデータ電極上に正の壁電荷が蓄えられる。 [0019] 初期化期間内の第 1の期間後の第 2の期間において、走査電極駆動回路により走 查電極に下り傾斜波形電圧が印加されて走査電極を陰極とし維持電極およびデー タ電極を陽極とする第 2の初期化放電が発生される。それにより、走査電極上の壁電 荷および維持電極上の壁電荷が減少し、データ電極上の壁電荷も書込み動作に適 した値に調整される。
[0020] ここで、放電遅れが大きい場合には、初期化期間の第 1の期間において、放電発 生時には放電セルの電圧が放電開始電圧を大きく超えているため、微弱な放電では なく強!/、放電が発生する。あるいはデータ電極を陰極とする強!/、放電が先行して発 生する。そして、走査電極上に過剰な負の壁電荷が蓄積される。それにより、初期化 期間の第 2の期間において、放電セルが再び強い放電を発生する。その結果、走査 電極上に過剰な正の壁電荷が蓄積される。
[0021] 初期化期間内の第 2の期間後の第 3の期間において、走査電極駆動回路により走 查電極に正極性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧 が印加される。また、第 3の期間において、走査電極に印加される正極性の矩形波 形電圧と負極性の矩形波形電圧との間にデータ電極駆動回路によりデータ電極に 正極性の矩形波形電圧が印加される。
[0022] この間、走査電極上に正の過剰な壁電荷が蓄積されている放電セルおよび放電開 始電圧の低下して!/、る放電セルでは、走査電極に正極性の矩形波形電圧が印加さ れると、放電セルの電圧が放電開始電圧を超えるので、強い放電が発生し、走査電 極上の壁電荷が反転する。放電開始電圧の低下している放電セルでは、データ電 極に正極性の矩形波形電圧が印加されると、放電が発生する。この放電は、消去放 電が途中で強制的に終了させられたような状態となる。この放電によって、放電セル 内の壁電荷は書き込み期間において正常に書き込み動作ができるように調整される 。データ電極に印加される正極性の矩形波形電圧で放電した放電セルは、走査電 極に印加される負極性の矩形波形電圧およびその後に走査電極に印加される下り 傾斜波形電圧では放電しない。過剰な壁電荷が蓄積されている放電セルは、データ 電極に印加される正極性の矩形波形電圧または走査電極に印加される負極性の矩 形波形電圧で放電する。データ電極に印加される正極性の矩形波形電圧で放電セ ルが放電した場合、その放電は消去放電が途中で強制的に終了させられたような状 態となるが、過剰に壁電荷が蓄積されている状態は解消される。それにより、放電セ ルは、走査電極に印加される負極性の矩形波形電圧、正極性の矩形波形電圧およ び下り傾斜波形電圧では放電せず、壁電荷が消去されることが防止される。
[0023] 走査電極に印加される負極性の矩形波形電圧で消去放電が発生した放電セルは 、壁電荷が消去された状態、消去放電が弱く壁電荷の消去が不十分な状態および 消去放電が強く壁電荷が反転した状態の!/、ずれかになる。壁電荷が消去された状態 の放電セルは、走査電極に印加される正極性の矩形波形電圧および下り傾斜波形 電圧では放電しない。壁電荷の消去が不十分な状態の放電セルは、走査電極に印 加される正極性の矩形波形電圧では放電せず、走査電極に印加される下り傾斜波 形電圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整され る。壁電荷が反転した状態の放電セルは、走査電極に印加される正極性の矩形波 形電圧で放電し、さらに壁電荷が反転され、走査電極に印加される下り傾斜波形電 圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整される。
[0024] このように、放電開始電圧の低下した放電セルにおいては、初期化期間の第 3の期 間で壁電荷が消去されないので、次の書き込み期間で正常な書き込み動作が行わ れる。したがって、良好な品質で画像を表示することが可能となる。
[0025] (2)データ電極駆動回路は、第 3の期間においてデータ電極に正極性の矩形波形 電圧を 2つ以上続けて印加してもよ!/、。
[0026] この場合、放電開始電圧が低下した放電セルの放電遅れが大きい場合でも、初期 化期間の第 3の期間で壁電荷が消去されることが防止される。したがって、正常な書 き込み動作が行われる。
[0027] (3)データ電極駆動回路は、第 3の期間においてデータ電極に正極性の矩形波形 電圧を 2つ以上続けて印加し、データ電極に第 1番目に印加される矩形波形電圧の 電圧印加時間は、データ電極に印加される複数の矩形波形電圧の電圧印加期間の うち最も短くてもよい。
[0028] この場合、放電開始電圧が低下した放電セルのうち放電遅れの小さい放電セルは 、第 1番目に印加される矩形波形電圧で放電することができる。それにより、放電開 始電圧が低下した放電セルの放電遅れが異なる場合でも、初期化期間の第 3の期 間で壁電荷が消去されることが防止される。したがって、正常な書き込み動作が行わ れる。
[0029] (4)本発明の他の局面に従うプラズマディスプレイ装置は、走査電極および維持電 極と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイ パネルを、 1フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動 するプラズマディスプレイ装置であつて、走査電極を駆動する走査電極駆動回路と、 維持電極を駆動する維持電極駆動回路と、データ電極を駆動するデータ電極駆動 回路とを備え、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の 放電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査 電極駆動回路は、初期化期間の第 1の期間において走査電極に下り傾斜波形電圧 を印加して走査電極を陰極とし維持電極およびデータ電極を陽極とする初期化放電 を発生させ、初期化期間の第 1の期間後の第 2の期間において走査電極に正極性 の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧を印加し、デー タ電極駆動回路は、第 2の期間において走査電極に印加される正極性の矩形波形 電圧と負極性の矩形波形電圧との間にデータ電極に正極性の矩形波形電圧を印加 するものである。
[0030] そのプラズマディスプレイ装置においては、複数のサブフィールドのうち少なくとも 1 つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能な状態に調 整する初期化期間が含まれる。
[0031] 初期化期間内の第 1の期間において、走査電極駆動回路により走査電極に下り傾 斜波形電圧が印加されて走査電極を陰極とし維持電極およびデータ電極を陽極と する初期化放電が発生される。それにより、前のサブフィールドの維持期間で維持放 電を行って放電セルでは、走査電極上の壁電荷および維持電極上の壁電荷が減少 し、データ電極上の壁電荷も書込み動作に適した値に調整される。
[0032] ここで、放電遅れが大きい場合には、初期化期間の第 1の期間において、放電発 生時には放電セルの電圧が放電開始電圧を大きく超えているため、微弱な放電では なく強!/、放電が発生する。あるいはデータ電極を陰極とする強!/、放電が先行して発 生する。その結果、走査電極上に過剰な正の壁電荷が蓄積される。
[0033] 初期化期間内の第 2の期間において、走査電極駆動回路により走査電極に正極 性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧が印加される 。また、第 2の期間において、走査電極に印加される正極性の矩形波形電圧と負極 性の矩形波形電圧との間にデータ電極駆動回路によりデータ電極に正極性の矩形 波形電圧が印加される。
[0034] この間、走査電極上に正の過剰な壁電荷が蓄積されている放電セルおよび放電開 始電圧の低下して!/、る放電セルでは、走査電極に正極性の矩形波形電圧が印加さ れると、放電セルの電圧が放電開始電圧を超えるので、強い放電が発生し、走査電 極上の壁電荷が反転する。放電開始電圧の低下している放電セルでは、データ電 極に正極性の矩形波形電圧が印加されると、放電が発生する。この放電は、消去放 電が途中で強制的に終了させられたような状態となる。この放電によって、放電セル 内の壁電荷は書き込み期間において正常に書き込み動作ができるように調整される 。データ電極に印加される正極性の矩形波形電圧で放電した放電セルは、走査電 極に印加される負極性の矩形波形電圧では放電しな!/、。過剰な壁電荷が蓄積され てレ、る放電セルは、データ電極に印加される正極性の矩形波形電圧または走査電 極に印加される負極性の矩形波形電圧で放電する。データ電極に印加される正極 性の矩形波形電圧で放電セルが放電した場合、その放電は消去放電が途中で強制 的に終了させられたような状態となる力 過剰に壁電荷が蓄積されている状態は解消 される。それにより、放電セルは、走査電極に印加される負極性の矩形波形電圧、正 極性の矩形波形電圧および下り傾斜波形電圧では放電せず、壁電荷が消去される ことが防止される。
[0035] 走査電極に印加される負極性の矩形波形電圧で消去放電が発生した放電セルは 、壁電荷が消去された状態、消去放電が弱く壁電荷の消去が不十分な状態および 消去放電が強く壁電荷が反転した状態の!/、ずれかになる。壁電荷が消去された状態 の放電セルは、走査電極に印加される正極性の矩形波形電圧および下り傾斜波形 電圧では放電しない。壁電荷の消去が不十分な状態の放電セルは、走査電極に印 加される正極性の矩形波形電圧では放電せず、走査電極に印加される下り傾斜波 形電圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整され る。壁電荷が反転した状態の放電セルは、走査電極に印加される正極性の矩形波 形電圧で放電し、さらに壁電荷が反転され、走査電極に印加される下り傾斜波形電 圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整される。
[0036] このように、放電開始電圧の低下した放電セルにおいては、初期化期間の第 2の期 間で壁電荷が消去されないので、次の書き込み期間で正常な書き込み動作が行わ れる。したがって、良好な品質で画像を表示することが可能となる。
[0037] (5)本発明のさらに他の局面に従うプラズマディスプレイ装置の駆動方法は、走査 電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有するプ ラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサブフ ィールド法で駆動するプラズマディスプレイ装置の駆動方法であって、走査電極を駆 動するステップと、維持電極を駆動するステップと、データ電極を駆動するステップと を備え、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の放電 セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査電極 を駆動するステップは、初期化期間内の第 1の期間において走査電極に上り傾斜波 形電圧を印加して走査電極を陽極とし維持電極およびデータ電極を陰極とする第 1 の初期化放電を発生させるステップと、初期化期間内の第 1の期間後の第 2の期間 において走査電極に下り傾斜波形電圧を印加して走査電極を陰極とし維持電極お よびデータ電極を陽極とする第 2の初期化放電を発生させるステップと、初期化期間 内の第 2の期間後の第 3の期間において走査電極に正極性の矩形波形電圧、負極 性の矩形波形電圧および下り傾斜波形電圧を印加するステップとを含み、データ電 極を駆動するステップは、第 3の期間において走査電極に印加される正極性の矩形 波形電圧と負極性の矩形波形電圧との間にデータ電極に正極性の矩形波形電圧を 印加するステップを含むものである。
[0038] そのプラズマディスプレイ装置の駆動方法においては、複数のサブフィールドのう ち少なくとも 1つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能 な状態に調整する初期化期間が含まれる。
[0039] 初期化期間内の第 1の期間において、走査電極に上り傾斜波形電圧が印加されて 走査電極を陽極とし維持電極およびデータ電極を陰極とする第 1の初期化放電が発 生される。それにより、走査電極上に負の壁電荷が蓄えられるとともに維持電極上お よびデータ電極上に正の壁電荷が蓄えられる。
[0040] 初期化期間内の第 1の期間後の第 2の期間において、走査電極に下り傾斜波形電 圧が印加されて走査電極を陰極とし維持電極およびデータ電極を陽極とする第 2の 初期化放電が発生される。それにより、走査電極上の壁電荷および維持電極上の壁 電荷が減少し、データ電極上の壁電荷も書込み動作に適した値に調整される。
[0041] ここで、放電遅れが大きい場合には、初期化期間の第 1の期間において、放電発 生時には放電セルの電圧が放電開始電圧を大きく超えているため、微弱な放電では なく強!/、放電が発生する。あるいはデータ電極を陰極とする強!/、放電が先行して発 生する。そして、走査電極上に過剰な負の壁電荷が蓄積される。それにより、初期化 期間の第 2の期間において、放電セルが再び強い放電を発生する。その結果、走査 電極上に過剰な正の壁電荷が蓄積される。
[0042] 初期化期間内の第 2の期間後の第 3の期間において、走査電極に正極性の矩形 波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧が印加される。また、第 3の期間にお!/、て、走査電極に印加される正極性の矩形波形電圧と負極性の矩形 波形電圧との間にデータ電極に正極性の矩形波形電圧が印加される。
[0043] この間、走査電極上に正の過剰な壁電荷が蓄積されている放電セルおよび放電開 始電圧の低下して!/、る放電セルでは、走査電極に正極性の矩形波形電圧が印加さ れると、放電セルの電圧が放電開始電圧を超えるので、強い放電が発生し、走査電 極上の壁電荷が反転する。放電開始電圧の低下している放電セルでは、データ電 極に正極性の矩形波形電圧が印加されると、放電が発生する。この放電は、消去放 電が途中で強制的に終了させられたような状態となる。この放電によって、放電セル 内の壁電荷は書き込み期間において正常に書き込み動作ができるように調整される 。データ電極に印加される正極性の矩形波形電圧で放電した放電セルは、走査電 極に印加される負極性の矩形波形電圧では放電しな!/、。過剰な壁電荷が蓄積され てレ、る放電セルは、データ電極に印加される正極性の矩形波形電圧または走査電 極に印加される負極性の矩形波形電圧で放電する。データ電極に印加される正極 性の矩形波形電圧で放電セルが放電した場合、その放電は消去放電が途中で強制 的に終了させられたような状態となる力 過剰に壁電荷が蓄積されている状態は解消 される。それにより、放電セルは、走査電極に印加される負極性の矩形波形電圧、正 極性の矩形波形電圧および下り傾斜波形電圧では放電せず、壁電荷が消去される ことが防止される。
[0044] 走査電極に印加される負極性の矩形波形電圧で消去放電が発生した放電セルは 、壁電荷が消去された状態、消去放電が弱く壁電荷の消去が不十分な状態および 消去放電が強く壁電荷が反転した状態の!/、ずれかになる。壁電荷が消去された状態 の放電セルは、走査電極に印加される正極性の矩形波形電圧および下り傾斜波形 電圧では放電しない。壁電荷の消去が不十分な状態の放電セルは、走査電極に印 加される正極性の矩形波形電圧では放電せず、走査電極に印加される下り傾斜波 形電圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整され る。壁電荷が反転した状態の放電セルは、走査電極に印加される正極性の矩形波 形電圧で放電し、さらに壁電荷が反転され、走査電極に印加される下り傾斜波形電 圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整される。
[0045] このように、放電開始電圧の低下した放電セルにおいては、初期化期間の第 3の期 間で壁電荷が消去されないので、次の書き込み期間で正常な書き込み動作が行わ れる。したがって、良好な品質で画像を表示することが可能となる。
[0046] (6)データ電極を駆動するステップは、第 3の期間においてデータ電極に正極性の 矩形波形電圧を 2つ以上続けて印加するステップを含んでもよい。
[0047] この場合、放電開始電圧が低下した放電セルの放電遅れが大きい場合でも、初期 化期間の第 3の期間で壁電荷が消去されることが防止される。したがって、正常な書 き込み動作が行われる。
[0048] (7)データ電極を駆動するステップは、第 3の期間においてデータ電極に正極性の 矩形波形電圧を 2つ以上続けて印加するステップを含み、データ電極に第 1番目に 印加される矩形波形電圧の電圧印加時間は、データ電極に印加される複数の矩形 波形電圧の電圧印加期間のうち最も短くてもよい。
[0049] この場合、放電開始電圧が低下した放電セルのうち放電遅れの小さい放電セルは 、第 1番目に印加される矩形波形電圧で放電することができる。それにより、放電開 始電圧が低下した放電セルの放電遅れが異なる場合でも、初期化期間の第 3の期 間で壁電荷が消去されることが防止される。したがって、正常な書き込み動作が行わ れる。
[0050] (8)本発明のさらに他の局面に従うプラズマディスプレイ装置の駆動方法は、走査 電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有するプ ラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサブフ ィールド法で駆動するプラズマディスプレイ装置の駆動方法であって、走査電極を駆 動するステップと、維持電極を駆動するステップと、データ電極を駆動するステップと を備え、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の放電 セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査電極 を駆動するステップは、初期化期間の第 1の期間において走査電極に下り傾斜波形 電圧を印加して走査電極を陰極とし維持電極およびデータ電極を陽極とする初期化 放電を発生させるステップと、初期化期間の第 1の期間後の第 2の期間において走 查電極に正極性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧 を印加するステップとを含み、データ電極を駆動するステップは、第 2の期間におい て走査電極に印加される正極性の矩形波形電圧と負極性の矩形波形電圧との間に データ電極に正極性の矩形波形電圧を印加するステップを含むものである。
[0051] そのプラズマディスプレイ装置の駆動方法においては、複数のサブフィールドのう ち少なくとも 1つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能 な状態に調整する初期化期間が含まれる。
[0052] 初期化期間内の第 1の期間において、走査電極に下り傾斜波形電圧が印加されて 走査電極を陰極とし維持電極およびデータ電極を陽極とする初期化放電が発生され る。それにより、前のサブフィールドの維持期間で維持放電を行って放電セルでは、 走査電極上の壁電荷および維持電極上の壁電荷が減少し、データ電極上の壁電荷 も書込み動作に適した値に調整される。
[0053] ここで、放電遅れが大きい場合には、初期化期間の第 1の期間において、放電発 生時には放電セルの電圧が放電開始電圧を大きく超えているため、微弱な放電では なく強!/、放電が発生する。あるいはデータ電極を陰極とする強!/、放電が先行して発 生する。その結果、走査電極上に過剰な正の壁電荷が蓄積される。
[0054] 初期化期間内の第 2の期間において、走査電極に正極性の矩形波形電圧、負極 性の矩形波形電圧および下り傾斜波形電圧が印加される。また、第 2の期間におい て、走査電極に印加される正極性の矩形波形電圧と負極性の矩形波形電圧との間 にデータ電極に正極性の矩形波形電圧が印加される。
[0055] この間、走査電極上に正の過剰な壁電荷が蓄積されている放電セルおよび放電開 始電圧の低下して!/、る放電セルでは、走査電極に正極性の矩形波形電圧が印加さ れると、放電セルの電圧が放電開始電圧を超えるので、強い放電が発生し、走査電 極上の壁電荷が反転する。放電開始電圧の低下している放電セルでは、データ電 極に正極性の矩形波形電圧が印加されると、放電が発生する。この放電は、消去放 電が途中で強制的に終了させられたような状態となる。この放電によって、放電セル 内の壁電荷は書き込み期間において正常に書き込み動作ができるように調整される 。データ電極に印加される正極性の矩形波形電圧で放電した放電セルは、走査電 極に印加される負極性の矩形波形電圧では放電しな!/、。過剰な壁電荷が蓄積され てレ、る放電セルは、データ電極に印加される正極性の矩形波形電圧または走査電 極に印加される負極性の矩形波形電圧で放電する。データ電極に印加される正極 性の矩形波形電圧で放電セルが放電した場合、その放電は消去放電が途中で強制 的に終了させられたような状態となる力 過剰に壁電荷が蓄積されている状態は解消 される。それにより、放電セルは、走査電極に印加される負極性の矩形波形電圧、正 極性の矩形波形電圧および下り傾斜波形電圧では放電せず、壁電荷が消去される ことが防止される。
[0056] 走査電極に印加される負極性の矩形波形電圧で消去放電が発生した放電セルは 、壁電荷が消去された状態、消去放電が弱く壁電荷の消去が不十分な状態および 消去放電が強く壁電荷が反転した状態の!/、ずれかになる。壁電荷が消去された状態 の放電セルは、走査電極に印加される正極性の矩形波形電圧および下り傾斜波形 電圧では放電しない。壁電荷の消去が不十分な状態の放電セルは、走査電極に印 加される正極性の矩形波形電圧では放電せず、走査電極に印加される下り傾斜波 形電圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整され る。壁電荷が反転した状態の放電セルは、走査電極に印加される正極性の矩形波 形電圧で放電し、さらに壁電荷が反転され、走査電極に印加される下り傾斜波形電 圧で微弱放電することにより正常な書き込みが可能な状態に壁電荷が調整される。
[0057] このように、放電開始電圧の低下した放電セルにおいては、初期化期間の第 2の期 間で壁電荷が消去されないので、次の書き込み期間で正常な書き込み動作が行わ れる。したがって、良好な品質で画像を表示することが可能となる。
発明の効果
[0058] 本発明によれば、放電開始電圧の低下した放電セルにお!/、ては、初期化期間の 最終の期間で壁電荷が消去されないので、次の書き込み期間で正常な書き込み動 作が行われる。したがって、良好な品質で画像を表示することが可能となる。
図面の簡単な説明
[0059] [図 1]図 1は本発明の第 1の実施の形態に用いるパネルの要部を示す斜視図
[図 2]図 2は本発明の第 1の実施の形態におけるパネルの電極配列図
[図 3]図 3は同パネルの駆動方法を用いたプラズマディスプレイ装置の構成図
[図 4]図 4は同パネルの各電極に印加する駆動波形図
[図 5]図 5は本発明の第 1の実施の形態におけるデータ電極駆動回路の回路図 [図 6]図 6は本発明の第 1の実施の形態における走査電極駆動回路の回路図
[図 7]図 7は本発明の第 1の実施の形態における維持電極駆動回路の回路図
[図 8]図 8は本発明の第 1の実施の形態における全セル初期化期間の走査電極駆動 回路の動作の一例を説明するためのタイミングチャート
[図 9]図 9は本発明の第 2の実施の形態におけるパネルの各電極に印加する駆動波 形図
[図 10]図 10は本発明の第 2の実施の形態における全セル初期化期間の走査電極駆 動回路の動作の一例を説明するためのタイミングチャート
[図 11]図 11は本発明の第 3の実施の形態におけるパネルの各電極に印加する駆動 波形図
[図 12]図 12は本発明の第 3の実施の形態における全セル初期化期間の走査電極駆 動回路の動作の一例を説明するためのタイミングチャート
[図 13]図 13は本発明の第 4の実施の形態におけるパネルの各電極に印加する駆動 波形図
[図 14]図 14は本発明の第 4の実施の形態における全セル初期化期間の走査電極駆 動回路の動作の一例を説明するためのタイミングチャート
発明を実施するための最良の形態
[0060] 以下、本発明の実施の形態におけるパネルの駆動方法について、図面を用いて説 明する。
[0061] (1)第 1の実施の形態
図 1は、本発明の第 1の実施の形態におけるパネル 10の構造を示す分解斜視図で ある。ガラス製の前面板 21上には、走査電極 22と維持電極 23とからなる表示電極対 28が複数形成されている。そして走査電極 22と維持電極 23とを覆うように誘電体層 24が形成され、その誘電体層 24上に保護層 25が形成されている。背面板 31上に はデータ電極 32が複数形成され、データ電極 32を覆うように誘電体層 33が形成さ れ、さらにその上に井桁状の隔壁 34が形成されている。そして、隔壁 34の側面およ び誘電体層 33上には赤色 (R)、緑色（G)および青色（B)の各色に発光する蛍光体 層 35が設けられている。
[0062] これら前面板 21と背面板 31とは、微小な放電空間を挟んで表示電極対 28とデー タ電極 32とが交差するように対向配置され、その外周部がガラスフリット等の封着材 によって封着されている。そして放電空間には、例えばネオンおよびキセノンの混合 ガスが放電ガスとして封入されている。放電空間は隔壁 34によって複数の区画に仕 切られており、表示電極対 28とデータ電極 32とが交差する部分に放電セルが形成さ れて!/、る。そしてこれらの放電セルが放電し発光することにより画像が表示される。
[0063] なお、パネルの構造は上述したものに限られるわけではなぐ例えばストライプ状の 隔壁を備えたものであってもよレ、。
[0064] 図 2は本発明の実施の形態におけるパネルの電極配列図である。行方向に沿って n本の走査電極 SCN；!〜 SCNn (図 1の走査電極 4)および n本の維持電極 SUS；!〜 SUSn (図 1の維持電極 5)が交互に配列され、列方向に沿って m本のデータ電極 D ；!〜 Dm (図 1のデータ電極 9)が配列されている。そして、 1対の走査電極 SCNiおよ び維持電極 SUSi (i= l〜n)と 1つのデータ電極 Dj (j = l〜！ n)とが交差した部分に 放電セルが形成され、放電セルは放電空間内に mX n個形成されている。
[0065] 図 3は、本発明の第 1の実施の形態におけるプラズマディスプレイ装置 1の回路プロ ック図である。プラズマディスプレイ装置 1は、パネル 10、画像信号処理回路 51、デ ータ電極駆動回路 52、走査電極駆動回路 53、維持電極駆動回路 54、タイミング発 生回路 55および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備 えている。画像信号処理回路 51は、入力された画像信号 sigをサブフィールド毎の発 光非発光を示す画像データに変換する。データ電極駆動回路 52はサブフィールド 毎の画像データを各データ電極 Dl〜Dmに対応する信号に変換し各データ電極 D ；!〜 Dmを,駆動する。
[0066] タイミング発生回路 55は、水平同期信号 H、垂直同期信号 Vに基づいて各回路ブ ロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ 供給する。走査電極駆動回路 53は、維持期間において走査電極 SCN；!〜 SCNnに 印加する維持ノ ルスを発生するための維持ノ ルス発生回路 100を有し、タイミング信 号に基づいて各走査電極 SCN；!〜 SCNnをそれぞれ駆動する。維持電極駆動回路 54は、初期化期間において維持電極 SUS；!〜 SUSnに電圧 Velを印加する回路と 、維持期間において維持電極 SUS；!〜 SUSnに印加する維持ノ ルスを発生するた めの維持ノ レス発生回路 200とを有し、タイミング信号に基づいて維持電極 SUS1 〜SUSnを駆動する。
[0067] 次に、パネルを駆動するための駆動波形とその動作について説明する。実施の形 態においては、 1フィールドを 10のサブフィールド（第 1SF、第 2SF、 · · ·、および第 1 0SF)に分害 ijし、各サブフィーノレドはそれぞれ（1、 2、 3、 6、 11、 18、 30、 44、 60お よび 80)の輝度重みを持つものとする。このように、後ろのサブフィールドほど輝度重 みが大きくなるようにフォールドを構成している。
[0068] 図 4は本発明の第 1の実施の形態におけるパネルの各電極に印加する駆動波形図 であり、全セル初期化動作を行う初期化期間を有するサブフィールド（以下、「全セル 初期化サブフィールド」と略記する）および選択初期化動作を行う初期化期間を有す るサブフィールド（以下、「選択初期化サブフィールド」と略記する）の駆動波形を示す 。図 4は第 1SFを全セル初期化サブフィールドとし、第 2SFを選択初期化サブフィー ルドとして備える駆動波形図を示して!/、る。
[0069] まず、全セル初期化サブフィールドの駆動波形とその動作について説明する。全セ ル初期化期間を以下のように、前半部 (第 1の期間）、後半部 (第 2の期間）および異 常電荷消去部 (第 3の期間）の 3つの期間に分けて説明する。
[0070] 初期化期間の前半部では、維持電極 SUS；!〜 SUSnを 0 (V)に保持し、データ電 極 D；!〜 Dmを正の電圧 Vd (V)に保持し、走査電極 SCN；!〜 SCNnに対して放電開 始電圧以下の電圧 Vp (V)から放電開始電圧を超える電圧 Vr(V)に向かって緩やか に上昇する上り傾斜波形電圧を印加する。すると、走査電極 SCN；!〜 SCNnを陽極 とし維持電極 SUS；!〜 SUSnおよびデータ電極 Dl〜Dmを陰極とする微弱な初期 化放電が発生する。こうして、全ての放電セルにおいて 1回目の微弱な初期化放電 を発生し、走査電極 SCN；!〜 SCNn上に負の壁電圧が蓄えるとともに維持電極 SU S；!〜 SUSn上およびデータ電極 D；!〜 Dm上に正の壁電圧が蓄えられる。ここで、電 極上の壁電圧とは、電極を覆う誘電体層または蛍光体層上に蓄積した壁電荷により 生じる電圧を表す。
[0071] 初期化期間の後半部では、維持電極 SUS；!〜 SUSnを正の電圧 Vel (V)に保ち、 データ電極 D；!〜 Dmを O (V)に保ち、走査電極 SCN；!〜 SCNnに電圧 Vg (V)から 電圧 (Va + Vset2) (V)に向かって i緩やかに下降する下り傾斜波形電圧を印加する 。すると、全ての放電セルにおいて、走査電極 SCN；!〜 SCNnを陰極とし維持電極 S US；!〜 SUSnおよびデータ電極 D；!〜 Dmを陽極とする 2回目の微弱な初期化放電 を起す。そして、走査電極 SCN；!〜 SCNn上の壁電圧および維持電極 SUS；!〜 SU Sn上の壁電圧が弱められ、データ電極 Dl〜Dm上の壁電圧も書込み動作に適した 値に調整される。このように、全セル初期化サブフィールドの初期化動作は全ての放 電セルにおいて初期化放電を発生させる全セル初期化動作である。
[0072] しかし、プライミングが不足して!/、る場合などで放電遅れが大きくなると、全セル初 期化期間の前半部と後半部で走査電極 SCN；!〜 SCNn上に過剰な正の壁電荷を 蓄積する。その理由について説明する。 [0073] 放電遅れが大きくなると、初期化期間の前半部において、走査電極 SCN；!〜 SCN nに印加する緩やかに上昇する上り傾斜波形電圧によって放電セルが放電を起こす 力 放電発生時には放電セルの電圧が放電開始電圧を大きく超えているため微弱な 放電ではなく強い放電が発生してしまう。あるいはデータ電極 Dl〜Dmを陰極とする 強い放電が先行して発生してしまう。そして走査電極 SCN；!〜 SCNn上に過剰な負 の壁電荷を蓄積してしまう。すると、初期化期間の後半部において、走査電極 SCN1 〜SCNnに下り傾斜波形電圧を印加中に放電セル再び強い放電を発生し、そして 走査電極 SCN；!〜 SCNn上に過剰な正の壁電荷が蓄積されることになる。
[0074] 初期化期間の異常電荷消去部では、再び維持電極 SUS；!〜 SUSnを O (V)に戻 す。そして、走査電極 SCN；!〜 SCNnには放電開始電圧に満たない第 1の正の電圧 Vs (V)を 5〜20 a sの間印加した後、データ電極 D；!〜 Dmに 100ns〜l μ sの時間 の正の電圧 Vd (V)を印加し、その後、走査電極 SCN；!〜 SCNnに 5 s以下の短い 時間負の電圧 Va (V)を印加し、さらに走査電極 SCN；!〜 SCNnに第 2の正の電圧 V s (V)を印加し、その後走査電極 SCN；!〜 SCNnに電圧（Va + Vset2) (V)に向かつ て緩やかに降下する傾斜波形電圧を印加する。この間、安定した初期化放電を行つ た放電セルのうち放電開始電圧の低下して!/、な!/、放電セルにお!/、ては放電は発生 せず、壁電圧も初期化期間後半部の状態を保持する。 しかしながら、走査電極 SC Nl〜SCNn上に正の異常な壁電荷が蓄積されている放電セルおよび放電開始電 圧の低下している放電セルに対では、走査電極 SCN；!〜 SCNnに電圧 Vs (V)を印 加すると、放電セルの電圧が放電開始電圧を超えるので、強い放電が発生し走査電 極 SCN；!〜 SCNn上の壁電圧が反転する。異常な壁電荷が蓄積されている放電セ ルおよび放電開始電圧の低下している放電セルのうち、放電開始電圧の低下してい る放電セルでは、データ電極 D；!〜 Dmに正の電圧 Vd (V)を印加すると、放電が発 生する。この放電は、データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)は非常に 短い時間だけ印加されるため、消去放電が途中で強制的に終了させられたような状 態となる。
[0075] この放電によって、放電セル内の壁電荷は書き込み期間において正常に書き込み 動作ができるように調整されている。データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電した放電セルは、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V )、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)およびその後走査 電極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下 する傾斜波形電圧では放電しなレ、。
[0076] 異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに印加される正 の電圧 Vd (V)または走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で放 電する。データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電セルが放電した 場合、その放電は消去放電が途中で強制的に終了させられたような状態となるが、 異常に壁電荷が蓄積されている状態は解消される。その放電セルは、走査電極 SC N；!〜 SCNnに印加される負の電圧 Va (V)、走査電極 SCN；!〜 SCNnに印加される 第 2の正の電圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電圧（V a + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電せず、壁電荷 が消去されてしまうことが防止されてレ、る。
[0077] 走査電極 SCN；!〜 SCNnに印加される負のパルス電圧 Va (V)で消去放電が発生 した放電セルは、壁電圧が消去された状態、消去放電が弱く壁電圧の消去が不十 分な状態および消去放電が強く壁電圧が反転した状態のいずれかの状態になる。
[0078] 壁電荷が消去された状態になった放電セルは、走査電極 SCN；!〜 SCNnに印加さ れる第 2の正の電圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電 圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電しない。
[0079] 消去放電が弱く壁電荷の消去が不十分な状態の放電セルは、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)では放電せず、走査電極 SCN；!〜 SCN nに印加される電圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧 で微弱放電することにより、正常な書き込みができる状態に壁電荷が調整される。
[0080] 消去放電が強く壁電圧が反転した状態の放電セルは、走査電極 SCN；!〜 SCNn に印加される第 2の正の電圧 Vs (V)で放電し、さらに壁電荷が反転され、続く走査電 極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下す る傾斜波形電圧で微弱放電により、正常な書き込みができる状態に壁電荷が調整さ れる。 [0081] 異常な壁電荷が蓄積されている放電セルについては、壁電荷の蓄積量が大きぐ 放電遅れが小さいほど、データ電極 D；! Dmに印加される正の電圧 Vd (V)で放電 する確率が高くなる。データ電極 D；! Dmに印加される正の電圧 Vd (V)で放電しな かった放電セルは走査電極 SCN；! SCNnに印加される負の電圧 Va (V)で放電す る。走査電極 SCN；! SCNnに印加される負の電圧 Va (V)で壁電荷の消去が不十 分であった放電セルは走査電極 SCN；! SCNnに印加される下り傾斜波形電圧で 微弱放電し、走査電極 SCN；! SCNnに印加される負の電圧 Va (V)で壁電荷が反 転した放電セルは走査電極 SCN；! SCNnに印加される第 2の正の電圧 Vs (V)で 放電した後、走査電極 SCN；! SCNnに印加される下り傾斜波形電圧で微弱放電 する。
[0082] このように、異常な壁電荷が蓄積している放電セルは、データ電極 Dl Dmに印 加される正の電圧 Vd (V)による放電、走査電極 SCN；! SCNnに印加される負の 電圧 Va (V)による放電および走査電極 SCN；! SCNnに印加される下り傾斜波形 電圧による放電のいずれかにより異常に壁電荷を蓄積している状態を解消すること ができる。
[0083] 続く書込み期間では、走査電極 SCN；! SCNnが電圧 O (V)であるときに、維持電 極 SUS；! SUSnに電圧 Ve2を印カロする。次に走査電極 SCN；! SCNnに負極性 の電圧 Va (V)を印加し、走査電極 SCN；! SCNnを電圧 Vc (V)へ保持する。
[0084] なお、走査電極 SCN；! SCNnに負極性の電圧 Va (V)を印加した後に走査電極 SCN；! SCNnを電圧 Vc (V) 保持した理由は電圧 Vc (V)は電圧 Va (V)から上 昇させる必要がある回路構成が一般的であるからであり、本発明はこれに限定される ものではない。例えば、電圧 0 (V)から電圧 Vc (V) 上昇させることができる回路構 成を用いて、走査電極 SCN；! SCNnに負極性の電圧 Va (V)を印加しなくてもよ!/ヽ
[0085] なお、走査電極 SCN；! SCNnが電圧 O (V)であるときに、維持電極 SUS；! SU Snに電圧 Ve2 (V)を印加するようにしている力 走査電極 SCN；! SCNnが電圧 V c (V)のときに、維持電極 SUS；! SUSnに電圧 Ve2 (V)を印加してもよい。また、走 查電極 SCN；! SCNnが電圧 Vc (V)のときに、維持電極 SUS；! SUSnに電圧 Ve 2 (V)を印加するようにすれば、走査電極 SCN；!〜 SCNnに負極性の電圧 Va (V)を 印加しなくてもよい。
[0086] 次に、データ電極 Dl〜Dmのうち、 1行目に表示すべき放電セルのデータ電極 Dk
(k= l〜m)に正の書込みパルス電圧 Vd (V)を印加するとともに、 1行目の走査電極 SCN1に走査パルス電圧 Va (V)を印加する。このとき、データ電極 Dkと走査電極 S CN1との交差部の電圧は、外部印加電圧（Vd— Va) (V)にデータ電極 Dk上の壁電 圧および走査電極 SCN1上の壁電圧の大きさが加算された値となり、放電開始電圧 を超える。そして、データ電極 Dkと走査電極 SCN1との間および維持電極 SUS1と 走査電極 SCN1との間に書込み放電が起り、この放電セルの走査電極 SCN1上に 正の壁電荷が蓄積され、維持電極 SUS 1上に負の壁電荷が蓄積され、データ電極 Dk上にも負の壁電荷が蓄積される。このようにして、 1行目に表示すべき放電セルで 書込み放電を起して各電極上に壁電荷を蓄積する書込み動作が行われる。一方、 正の書込みパルス電圧 Vd (V)を印加しなかったデータ電極と走査電極 SCN1との 交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の 書込み動作を n行目の放電セルに至るまで順次行い、書込み期間が終了する。
[0087] 続く維持期間では、まず、維持電極 SUS；!〜 SUSnを 0 (V)に戻し、走査電極 SC N；!〜 SCNnに正の維持パルス電圧 Vs (V)を印加する。このとき、書込み放電を起し た放電セルにおいては、走査電極 SCNiと維持電極 SUSiとの間の電圧は、維持パ ルス電圧 Vs (V)に走査電極 SCNi上および維持電極 SUSi上の壁電圧の大きさが 加算された値となり、放電開始電圧を超える。そして、走査電極 SCNiと維持電極 SU Siとの間に維持放電が起り、走査電極 SCNi上に負の壁電荷が蓄積され、維持電極 SUSi上に正の壁電荷が蓄積される。このときデータ電極 Dk上にも正の壁電荷が蓄 積される。書き込み期間において書き込み放電が起なかった放電セルでは維持放電 は発生せず、初期化期間の終了時における壁電荷状態が保持される。
[0088] 続いて、走査電極 SUS；!〜 SUSnを 0 (V)に戻し、糸隹持電極 SUS；!〜 SUSnに正 の維持ノ ルス電圧 Vs (V)を印加する。すると、維持放電を起した放電セルでは、維 持電極 SUSiと走査電極 SCNiとの間の電圧は放電開始電圧を超えるので、再び維 持電極 SUSiと走査電極 SCNiとの間に維持放電が起り、維持電極 SUSi上に負の 壁電荷が蓄積され、走査電極 SCNi上に正の壁電荷が蓄積される。以降同様に、走 查電極 SCN；!〜 SCNnと維持電極 SUS；!〜 SUSnとに交互に維持パルス電圧を印 加することにより、書込み期間において書込み放電を起した放電セルでは維持放電 が継続して行われる。なお、維持期間の最後には走査電極 SCN；!〜 SCNnと維持電 極 SUS；!〜 SUSnとの間に、いわゆる細幅パルスを印加して、データ電極 Dk上の正 の壁電荷を残したまま、走査電極 SCN；!〜 SCNnおよび維持電極 SUS；!〜 SUSn 上の壁電荷を消去している。こうして維持期間における維持動作が終了する。
[0089] 続!/、て選択初期化サブフィールドの駆動波形とその動作につ!/、て説明する。
[0090] 初期化期間では、維持電極 SUS；!〜 SUSnを Vel (V)に保持し、データ電極 D1 〜Dmを 0 (V)に保持し、走査電極 SCN；!〜 SCNnに Vq (V)力、ら Va (V)に向かって 緩やかに下降する下り傾斜波形電圧を印加する。すると前のサブフィールドの維持 期間で維持放電を行った放電セルでは、微弱な初期化放電が発生し、走査電極 SC Ni上および維持電極 SUSi上の壁電圧が弱められ、データ電極 Dk上の壁電圧も書 込み動作に適した値に調整される。一方、前のサブフィールドで書込み放電および 維持放電を行わなかった放電セルにつ!/、ては放電することはなぐ前のサブフィール ドの初期化期間終了時における壁電荷状態がそのまま保たれる。このように、選択初 期化サブフィールドの初期化動作は、前のサブフィールドで維持放電を行った放電 セルにおいて初期化放電させる選択初期化動作である。
[0091] 書込み期間および維持期間については全セル初期化サブフィールドの書込み期 間および維持期間と同様であるため説明を省略する。
[0092] ここで、初期化期間の異常電荷消去部において走査電極 SCN；!〜 SCNnに正の 電圧 Vs (V)が印加される時間と負の電圧 Va (V)が印加される時間の間の期間に、 データ電極 Dl〜Dmに正の電圧 Vd (V)を印加する理由につ!/、て述べる。放電開始 電圧が大きく低下した放電セルは、異常壁電荷消去部で走査電極 SCN；!〜 SCNn に印加される正の電圧 Vs (V)により放電を起こす。データ電極 Dl〜Dmに正の電圧 Vd (V)が印加されな!/、場合は、続く走査電極に印加される負極性の矩形波形電圧 により消去放電を起こし壁電荷が消去される。このように、放電開始電圧が大きく低 下したセルは、走査電極上に過剰な正の壁電荷が蓄積されて!/、ないにもかかわらず 、異常壁電荷消去部で壁電荷が消去されてしまい、正常な書き込み動作ができない
〇
[0093] したがって、全セル初期化期間の異常電荷消去部において走査電極 SCN；!〜 SC Nnに正の電圧 Vs (V)が印加される時間と負の電圧 Va (V)が印加される時間の間の 期間に、データ電極 D；!〜 Dmに正の電圧 Vd (V)を印加する。それによつて、放電開 始電圧が大きく低下した放電セルの壁電荷を調整し、異常壁電荷消去部で壁電荷 が消去されるのを防止し、正常な書き込み動作ができる。
[0094] なお、本実施の形態においては、全セル初期化動作を行うサブフィールドは 1サブ フィールドである例を示した力 本発明はこれに限定されるものではない。例えば、複 数のサブフィールドで全セル初期化動作を行わせるようにし、複数の全セル初期化 期間のうち 1つ以上の全セル初期化期間に異常電荷消去部を備えるようにしてもよ い。
[0095] 次に、本発明の第 1の実施の形態における全セル初期化期間のデータ電極駆動 回路、走査電極駆動回路および維持電極駆動回路の制御の一例を図面を用いて説 明する。
[0096] 図 5は、本発明の第 1の実施の形態におけるデータ電極駆動回路 52の回路図であ る。データ電極駆動回路 52は、電圧 Vdを発生する電源 VD、スイッチング素子 Q ID ；!〜 QlDmおよびスイッチング素子 Q2Dl〜Q2Dmを有している。そして、スィッチ ング素子 Q1D；!〜 QlDmを介して各データ電極 32 (D；!〜 Dm)がそれぞれ独立して 電源 VDに接続され、電圧 Vdにクランプされる。また、スイッチング素子 Q2D1〜Q2 Dmを介して各データ電極 32 (D；!〜 Dm)がそれぞれ独立して接地され、 0 (V)にク ランプされる。このようにしてデータ電極駆動回路 52はデータ電極 32をそれぞれ独 立に駆動し、データ電極 32に正の書込みノ ルス電圧 Vdを印加する。
[0097] 上記データ電極駆動回路 52の制御信号 SD；!〜 SDmはタイミング発生回路 55お よび画像信号処理回路 51により、データ電極駆動回路 52にタイミング信号として与 X_られる。
[0098] 次に、図 6は、本発明の第 1の実施の形態における走査電極駆動回路 53の回路図 である。走査電極駆動回路 53は、維持パルスを発生する維持パルス発生回路 100、 初期化波形を発生する初期化波形発生回路 300、走査パルスを発生する走査パル ス発生回路 400、および走査電極 22を電圧 Vaにクランプするためのスイッチング素 子 Q 15を備えている。
[0099] 維持ノ ルス発生回路 100は、電力回収部 110とクランプ部 120とを備えている。電 力回収部 110は、電力回収用のコンデンサ C10、スイッチング素子 Ql l , Q12、逆 流防止用のダイオード Dl l , D12、および共振用のインダクタ Ll l , L12を有してい る。また、クランプ部 120は、スイッチング素子 Q13, Q14を有している。そして電力 回収部 110およびクランプ部 120は走査パルス発生回路 400を介して走査電極 22 に接続されている。
[0100] 電力回収部 110は、プラズマディスプレイパネルのパネル容量（図示せず）とインダ クタ L11またはインダクタ L12とを LC共振させて維持ノ ルス電圧の立ち上がりおよび 立ち下がりを形成する。維持パルス電圧の立ち上がり時には、電力回収用のコンデ ンサ C10に蓄えられている電荷をスイッチング素子 Ql l、ダイオード D11およびイン ダクタ L11を介して電極間蓉量 Cpに移動させ。維持ノ ルスの立ち下がり時には、パ ネル容量に蓄えられた電荷を、インダクタ L12、ダイオード D12およびスイッチング素 子 Q 12を介して電力回収用のコンデンサ C 10に戻す。こうして走査電極 22へ維持パ ノレスを印加する。このように、電力回収部 110は電源から電力を供給することなく LC 共振によって走査電極 22の駆動を行うため、理想的には消費電力が 0となる。なお、 電力回収用のコンデンサ C10は電極間容量 Cpに比べて十分に大きい容量を持ち、 電力回収部 110の電源として働くように、電源 VSの電圧 Vsの半分の約 Vs/2に充電 されている。
[0101] 電圧クランプ部 120では、スイッチング素子 Q13を介して走査電極 22が電源 VSに 接続され、走査電極 22が電圧 Vsにクランプされる。また、スイッチング素子 Q14を介 して走査電極 22が接地され、 0 (V)にクランプされる。このようにして電圧クランプ部 1 20は走査電極 22を駆動する。したがって、電圧クランプ部 120による電圧印加時の インピーダンスは小さぐ強い維持放電による大きな放電電流を安定して流すことが できる。
[0102] こうして維持パルス発生回路 100は、スイッチング素子 Ql l、スイッチング素子 Q12 、スイッチング素子 Q13およびスイッチング素子 Q14を制御することによって電力回 収部 110と電圧クランプ部 120とを用いて走査電極 22に維持ノ ルスを印加する。な お、これらのスィッチング素子は、 MOSFET (金属酸化物半導体電界効果トランジス タ）または IGBT (絶縁ゲートバイポーラトランジスタ）等の一般に知られた素子を用い て構成するこどができる。
[0103] 初期化波形発生回路 300は、ミラー積分回路 310, 320を備え、上述した初期化 波形を発生するとともに、全セル初期化動作における初期化電圧の制御を行う。ミラ 一積分回路 310は、電界効果トランジスタ FET1とコンデンサ C1と抵抗 R1とを有して おり、電圧 Vsに電圧 Vzを重畳した電圧 Vrまでランプ状に緩やかに上昇する上りラン プ波形電圧を発生する。
[0104] ミラー積分回路 320は、電界効果トランジスタ FET2とコンデンサ C2と抵抗 R2とを 有し、所定の初期化電圧 Vaまでランプ状に緩やかに低下する下りランプ波形電圧を 発生する。なお、図 6には、ミラー積分回路 310およびミラー積分回路 320のそれぞ れの入力端子を端子 IN1および端子 IN2として示している。
[0105] なお、本実施の形態では、初期化波形発生回路 300として実用的であり比較的構 成が簡単な FETを用いたミラー積分回路を採用している力 S、何らこの構成に限定さ れるものではなぐ上りランプ波形電圧および下りランプ波形電圧を発生することがで きる回路であればどのような回路であってもよい。
[0106] 走査パルス発生回路 400は、スイッチング素子 S31、スイッチング素子 S32および 走査 IC (集積回路) 401を備え、主通電ライン (維持パルス発生回路 100、初期化波 形発生回路 300および走査パルス発生回路 400が共通して接続された図面中に破 線で示した通電ライン）に印加された電圧と、主通電ラインの電圧に電圧 Vscnを重 畳した電圧とのいずれか一方を選択して走査電極に印加する。例えば、書込み期間 では、主通電ラインの電圧を負の電圧 Vaに維持し、走査 IC401に入力される負の電 圧 Vaと、負の電圧 Vaに電圧 Vscnを重畳した電圧 Vcとを切換えて出力することによ り、上述した負の走査ノ ルス電圧を発生させる。
[0107] また、走査電極駆動回路 53は、論理積演算を行うアンドゲート AGと、 2つの入力端 子に入力される入力信号の大小を比較する比較器 CPとを備える。比較器 CPは、電 圧 Vaに電圧 Vset2が重畳された電圧（Va + Vset2)と主通電ラインの電圧とを比較 し、主通電ラインの電圧の方が高い場合には「0」を出力し、それ以外では「1」を出力 する。アンドゲート AGには、 2つの入力信号、すなわち比較器 CPの出力信号 SL1 ( CEL1)と切換え信号 SL2とが入力される。切換え信号 CEL2としては、例えば、タイ ミング発生回路 55から出力されるタイミング信号を用いることができる。そして、アンド ゲート AGは、いずれの入力信号も「1」の場合には「1」を出力し、それ以外の場合に は「0」を出力する。アンドゲート AGの出力は走査ノ ルス発生回路 400に入力される 。走査パルス発生回路 400は、アンドゲート AGの出力が「0」であれば主通電ライン の電圧を出力し、アンドゲート AGの出力力 S「l」であれば主通電ラインの電圧に電圧 Vscnを重畳した電圧を出力する。
[0108] 次に、図 7は、本発明の第 1の実施の形態における維持電極駆動回路 54の回路図 である。維持電極駆動回路 54は、維持パルスを発生する維持パルス発生回路 200、 および維持電極 23を電圧 Veにクランプするためのスイッチング素子 Q26, Q27を備 えている。
[0109] 維持ノ ルス発生回路 200は、電力回収部 210とクランプ部 220とを備えている。電 力回収部 210は、電力回収用のコンデンサ C20、スイッチング素子 Q21 , Q22、逆 流防止用のダイオード D21 , D22および共振用のインダクタ L21 , L22を有している 。また、クランプ部 120は、スイッチング素子 Q23, Q24を有している。そして電力回 収部 210およびクランプ部 220は維持電極 23に接続されている。これらのスィッチン グ素子は、 MOSFETまたは IGBT等の一般に知られた素子を用いて構成することが できる。
[0110] 図 8は、本実施の形態における全セル初期化期間のデータ電極駆動回路 52、走 查電極駆動回路 53および維持電極駆動回路 54の動作の一例を説明するためのタ イミングチャートである。全セル初期化期間を前半部 (第 1の期間）、後半部 (第 2の期 間）および異常電荷消去部 (第 3の期間）の 3つの期間に分けて説明する。
[0111] (前半部）
時刻 tlで走査電極駆動回路 53のスィッチング素子 Q11をオンすると、電力回収用 のコンデンサ C10からスイッチング素子 Ql l、ダイオード D11およびインダクタ L11を 通して走査電極 22へ電流が流れ始め、走査電極 22の電圧が上がり始める。そして、 時刻 t2で走査電極駆動回路 53のスイッチング素子 Q 13をオンにする。すると、走査 電極 22はスイッチング素子 Q13を通して電源 VSへ接続されるため、走査電極 22は 電圧 Vsにクランプされる。
[0112] 時刻 t3でデータ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびスイツ チング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Lo (ローレベル）にする。スィ ツチング素子 Q1D；!〜 QlDmはオンされ、スイッチング素子 Q2Dl〜Q2Dmはオフ され、データ電極 32の電圧が電圧 Vdにクランプされる。スイッチング素子 Q1D；!〜 Q lDmは制御信号が Loのときにオンするような素子で構成されている。
[0113] 時刻 t4でミラー積分回路 310の入力端子 IN1の電位を「ノ、ィレベル」にする。具体 的には入力端子 IN1に、例えば電圧 15 (V)を印加する。すると、抵抗 R1からコンデ ンサ C1に向力、つて一定の電流が流れ、トランジスタ FET1のソース電圧がランプ状に 上昇し、コンデンサ 31を介して電圧 Vsに重畳される。走査電極駆動回路 53の出力 電圧もランプ状に上昇し始める。そしてこの電圧上昇は、出力電圧が Vrに上昇する まで継続する。出力電圧が Vrまで上昇すると、入力端子 IN1の電位が「ノ、ィレベル」 の間出力電圧は Vrで固定される。このようにして電圧 Vsから、放電開始電圧を超え る電圧 Vrに向力 て緩やかに上昇する上りランプ波形電圧を走査電極 22に印加す
[0114] (後半部）
時刻 t5で入力端子 IN1の電位を「ローレベル」にすると、走査電極 22の電圧が電 圧 Vsまで低下する。時刻 t6でデータ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびスイッチング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Hi (ハイ レべノレ）にする。スイッチング素子 Q1D；!〜 QlDmはオフされ、スイッチング素子 Q2 Dl〜Q2Dmはオンされ、データ電極 32の電圧が電圧 0 (V)にクランプされる。
[0115] 時刻 t7で維持電極駆動回路 54のスイッチング素子 Q25, Q26をオンすると、維持 電極 22の電圧が Velまで上昇する。スイッチング素子 Q21、スイッチング素子 Q23 は時刻 t7の直前にオフされて！/、る。
[0116] 時刻 t8でミラー積分回路 320の入力端子 IN2の電位を「ノ、ィレベル」にする。具体 的には入力端子 IN2に、例えば電圧 15 (V)を印加する。すると、抵抗 R2からコンデ ンサ C2に向かって一定の電流が流れ、トランジスタ FET2のドレイン電圧がランプ状 に下降し、走査電極駆動回路 53の出力電圧もランプ状に下降し始める。時刻 t8の 直前にスイッチング Ql l , Q13はオフされている。
[0117] このとき、比較器 CPでは、この下りランプ波形電圧（主通電ラインの電圧）と、電圧 V aに電圧 Vset2が加えられた電圧（Va + Vset2)とが比較されており、比較器 CPから の出力信号 SL1は、下りランプ波形電圧が電圧 (Va + Vset2)以下となった時刻 t9 において「0」から「1」に切換わる。そして、このとき切換え信号 SL2は「1」であるため 、アンドゲート AGの入力はともに「1」となって、アンドゲート AGからは「1」が出力され る。これにより、走査ノ ルス発生回路 400からは、この下りランプ波形電圧に電圧 Vsc nが重畳された電圧 Vcが出力される。
[0118] このように、下りランプ波形電圧における最低電圧を (Va + Vset2)とすることができ
[0119] (異常電荷消去部）
時刻 tlOでスイッチング素子 14をオンすると、走査電極 22の電圧を 0 (V)まで低下 する。
[0120] 時刻 tl 1で維持電極駆動回路 54のスイッチング素子 Q22をオンする。すると、維持 電極 23力、らインダクタ L22、ダイオード D22およびスイッチング素子 Q22を通してコ ンデンサ C20に電流が流れ始め、維持電極 23の電圧が下がり始める。
[0121] 時刻 tl2でスイッチング素子 Q24をオンにする。すると、維持電極 23はスイッチング 素子 Q24を通して接地されるため、維持電極 23の電圧は 0 (V)にクランプされる。さ らに、時刻 tl2でスイッチング素子 Q24をオンするのと同じタイミングで走査電極駆動 回路 53のスイッチング素子 Q11をオンする。すると、電力回収用のコンデンサ C10か らスイッチング素子 Ql l、ダイオード D11およびインダクタ L11を通して走査電極 22 へ電流が流れ始め、走査電極 22の電圧が上がり始める。
[0122] 時刻 tl 3で走査電極駆動回路 53のスイッチング素子 Q 13をオンにする。すると、走 查電極 22はスイッチング素子 Q 13を通して電源 VSへ接続されるため、走査電極 22 は電圧 Vsにクランプされる。 [0123] 時刻 tl4で走査電極駆動回路 53のスイッチング素子 Q12をオンする。すると、走査 電極 22力もインダクダ L12、ダイオード D12およびスイッチング素子 Q12を通してコ ンデンサ C10に電流が流れ始め、走査電極 22の電圧が下がり始める。
[0124] 時刻 tl 5でスイッチング素子 Q14をオンにする。すると、走査電極 22はスイッチング 素子 Q14を通して接地されるため、走査電極 22の電圧は O (V)にクランプされる。
[0125] 時刻 tl6でデータ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびスィ ツチング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Loにする。スイッチング素 子 Q1D；!〜 QlDmはオンされ、スイッチング素子 Q2Dl〜Q2Dmをオフされ、デー タ電極 32の電圧が電圧 Vdにクランプされる。
[0126] 時刻 tl 7でデータ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびスィ ツチング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Hiにする。スイッチング素 子 Q1D；!〜 QlDmはオフされ、スイッチング素子 Q2Dl〜Q2Dmはオンされ、デー タ電極 32の電圧が電圧 0 (V)にクランプされる。
[0127] 時刻 tl 8で走査電極駆動回路 53のミラー積分回路 320の入力端子 IN2の電位を「 ハイレベル」にして、スイッチング素子 Q 15をオンする。すると走査電極 22の電圧は 電圧 Vaにクランプされる。時刻 t8の直前にスイッチング素子 Q 12, Q 14はオフされて いる。
[0128] 時刻 tl9で走査電極駆動回路 53のアンドゲート AGの切換え信号 SL2を「1」にす る。比較器 CPでは、主通電ラインの電圧と、電圧 Vaに電圧 Vset2が加えられた電圧 (Va十 Vset2)とが比較されている力 S、主通電ラインの電圧は電圧 Vaであり、電圧（V a + Vset2)以下であるから、比較器 CPからの出力信号 SL1は「1」である。これにより 、走査ノ^レス発生回路 400からは、主通電ラインの電圧に電圧 Vscnが重畳された電 圧 Vcが出力される、走査電極駆 22の電圧が Vcとなる。
[0129] 時刻 t20で走査電極駆動回路 53のスイッチング素子 Q 14をオンする。すると走査 電極 22は電圧 0 (V)へクランプされる。時刻 t20の直前にスイッチング素子 Q15をォ フにし、アンドゲート AGの切換え信号 SL2を「0」にし、ミラー積分回路 320の入力端 子 IN2の電位を「ローレベル」にしている。
[0130] 時刻 t21でスイッチング素子 Q24をオンするのと同じタイミングで走査電極駆動回 路 53のスイッチング素子 Ql lをオンする。すると、電力回収用のコンデンサ C10から スイッチング素子 Q 11、ダイオード Dl 1およびインダクタ LI 1を通して走査電極 22へ 電流が流れ始め、走査電極 22の電圧が上がり始める。
[0131] 時刻 t22で走査電極駆動回路 53のスイッチング素子 Q13をオンにする。すると、走 查電極 22はスイッチング素子 Q 13を通して電源 VSへ接続されるため、走査電極 22 は電圧 Vsにクランプされる。
[0132] 時刻 t23で維持電極駆動回路 54のスイッチング素子 Q25、 Q26をオンすると、維 持電極 22の電圧が電圧 Velまで上昇する。スイッチング素子 Q21 , Q23は時刻 t23 の直前にオフされている。
[0133] 時刻 t24でミラー積分回路 320の入力端子 IN2を「ノ、ィレベル」にする。具体的に は入力端子 IN2に、例えば電圧 15 (V)を印加する。すると、抵抗 R2からコンデンサ C2に向力、つて一定の電流が流れ、 FET2のドレイン電圧がランプ状に下降し、走査 電極駆動回路 53の出力電圧もランプ状に下降し始める。時刻 t24の直前にスィッチ ング Ql l , Q13はオフされている。
[0134] このとき、比較器 CPでは、この下りランプ波形電圧（主通電ラインの電圧）と、電圧 V aに電圧 Vset2が加えられた電圧（Va + Vset2)とが比較されており、比較器 CPから の出力信号 SL1は、下りランプ波形電圧が電圧 (Va + Vset2)以下となった時刻 t25 において「0」から「1」に切り換わる。そして、このとき切換え信号 SL2は「1」であるた め、アンドゲート AGの入力はともに「1」となって、アンドゲート AGからは「1」が出力さ れる。これにより、走査ノ ルス発生回路 400からは、この下りランプ波形電圧に電圧 V senが重畳された電圧 Vcが出力される。
[0135] このように本実施の形態では、データ電極駆動回路を図 5に示される回路構成を有 し、走査電極駆動回路 53が図 6に示される回路構成を有し、維持電極駆動回路が 図 7に示される回路構成を有し、データ電極駆動回路 52、走査電極駆動回路 53お よび維持電極駆動回路 54を図 8のタイミングチャートに示されるタイミングで駆動する 。それにより、本実施の形態の全セル初期化期間のデータ Dl〜Dm電極、走査電極 22および維持電極 23に印加する駆動波形を実現することができる。特に全セル初 期化期間の異常電荷消去部において、走査電極に印加する正極性のパルス電圧と 負極性のパルス電圧との間に、データ電極に正極性のノ ルス電圧を印加する。それ により、後続の書き込み期間において正常な書き込み放電を実施し、良質な品質の 画像を表示することができる。
[0136] (2)第 2の実施の形態
次に本発明の第 2の形態におけるプラズマディスプレイ装置を説明する。
[0137] 本発明のプラズマディスプレイ装置の構成図は第 1の実施の形態と同様である。本 実施の形態が第 1の実施の形態と異なるのは、初期化期間の異常電荷消去部に印 加する駆動波形である。図 9は本発明の実施の形態 2におけるパネルの各電極に印 加する駆動波形図であり、全セル初期化サブフィールドおよび選択初期化サブフィ 一ルドの駆動波形図を示す。また、図 9には、第 1SFを全セル初期化サブフィールド とし、第 2SFを選択初期化サブフィールドとして備える駆動波形を示して!/、る。
[0138] まず、全セル初期化サブフィールドの駆動波形とその動作について説明する。全セ ル初期化期間を以下のように、前半部 (第 1の期間）、後半部 (第 2の期間）および異 常電荷消去部 (第 3の期間）の期間に分けて説明するが、全セル初期化期間の前半 部および後半部は第 1の実施の形態と同様であるので、詳細な説明は省略する。プ ライミングが不足している場合などで放電遅れが大きくなると、全セル初期化期間の 前半部および後半部で走査電極 SCN；!〜 SCNn上に過剰な正の壁電荷が蓄積さ れる。
[0139] 初期化期間の異常電荷消去部では、再び維持電極 SUS；!〜 SUSnを O (V)に戻 す。そして、走査電極 SCN；!〜 SCNnには放電開始電圧に満たない第 1の正の電圧 Vs (V)を 5〜20 a sの間印加した後、データ電極 D；!〜 Dmに 100ns〜l μ sの時間 の第 1の正の電圧 Vd (V)を印加し、 lOOns l ^ sの間隔をあけてデータ電極 D；!〜 Dmに 1001^〜1 3の時間の第2の正の電圧¥(1 (V)を印加する。
[0140] さらに、走査電極 SCN；!〜 SCNnに第 2の正の電圧 Vs (V)を印加し、その後走査 電極 SCN；!〜 SCNnに電圧（Va + Vset2) (V)に向力、つて緩やかに降下する傾斜 波形電圧を印加する。このとき、データ電極 Dl〜Dmに印加する第 1の正の電圧 Vd (V)の印加時間を、データ電極 D；!〜 Dmに印加する第 2の正の電圧 Vd (V)の印加 時間よりも短くする。 [0141] その後、走査電極 SCN；!〜 SCNnに 以下の短い時間負の電圧 Va (V)を印加 する。この間、安定した初期化放電を行った放電セルのうち放電開始電圧の低下し て!/、な!/、放電セルにお!/、て放電は発生せず、壁電圧も初期化期間篠半部の状態を 保持する。し力、しながら、走査電極 SCNi上に正の異常な壁電荷が蓄積されている放 電セルおよび放電開始電圧の低下している放電セルでは、走査電極 SCN；!〜 SCN nに電圧 Vs (V)印加すると放電開始電圧を超えるので強!/、放電が発生し、走査電極 SCNi上の壁電圧が反転する。
[0142] 放電開始電圧の大きく低下している放電セルにデータ電極 Dl〜Dmに第 1の正の 電圧 Vd (V)を印加する。赤、緑および青の各色の放電セルの放電遅れが大きく違わ なければ、データ電極 Dl〜Dmに印加する第 1の正の電圧 Vd (V)で赤、緑および 青の放電セルで放電を起こし、書き込み期間において正常に書き込み動作ができる ように壁電荷を調整することができる。しかし、赤、緑および青の各色の放電セルの放 電遅れが大きく違う場合に、放電遅れの大きい放電セルはデータ電極 D；!〜 Dmに 印加される第 1の正の電圧 Vd (V)で放電しない場合がある。例えば緑の放電セルの 放電遅れが小さぐ赤および青の放電セルの放電遅れが大きい場合、データ電極 D ；!〜 Dmに印加される第 1の正の電圧 Vd (V)の印加時間を、放電遅れの小さい緑の 放電セルの特性に合わせて決定する。
[0143] 放電遅れの小さい緑の放電セルの特性に合わせるため、第 1の正の電圧 Vd (V)の 印加時間は約 150nsと非常に短く設定される。データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)を放電遅れの小さい緑の放電セルの特性に合わせる必要性に ついて説明する。第 1の正の電圧 Vd (V)の印加時間が長すぎると、例えば約 400ns であると、放電遅れの小さい緑の放電セルでは、消去放電が途中で終了させることが できず、壁電荷が消去されてしまう。そのため、データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)については、放電遅れの小さい緑の放電セルの特性に合わせ 、印加時間を非常に短く設定する。
[0144] 放電遅れの大きい青および赤の放電セルは、印加時間の短い第 1の正の電圧 Vd ( V)では放電しな!/、ことがある。
[0145] そこで、次にデータ電極 D；!〜 Dmに第 2の正の電圧 Vd (V)を印加する。第 2の正 の電圧 Vd (V)の印加時間は、放電遅れの大きい赤および青の放電セルの特性に合 わせて決定される。放電遅れが大きいため、データ電極 Dl〜Dmに印加される印加 時間の短い第 1の正の電圧 Vd (V)で放電しなかった青および赤の放電セルは、デ ータ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)で放電を起こす。データ電 極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)の印加時間は約 400nsである。
[0146] 放電遅れの小さい緑の放電セルはデータ電極 Dl〜Dmに印加される第 1の正の 電圧 Vd (V)で放電するため、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)では放電しない。このようにして、放電遅れの小さい緑のセルはデータ電極 D1 〜Dmに印加される第 1の正の電圧 Vd (V)で放電し、放電遅れの大きい赤および青 の放電セルのうち、データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)で放電 しなかった放電セルは、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)で 放電する。これらの放電によって、セル内の壁電荷は書き込み期間において正常に 書き込み動作ができるように調整されて!/、る。
[0147] 放電開始電圧の低下した放電セルはデータ電極 Dl〜Dmに印加される第 1の正 の電圧 Vd (V)およびデータ電極 Dl〜Dmに印加される第 2の正の電圧 Vd (V)のど ちらかの電圧で放電し、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で は放電しない。放電開始電圧の低下した放電セルは、走査電極 SCN；!〜 SCNnに 印加される負の電圧 Va (V)、走査電極 SCN；!〜 SCNnに印加される第 2の正の電 圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) ( V)に向かって緩やかに降下する傾斜波形電圧では放電せす、壁電荷が消去されて しまうのを防止している。
[0148] 異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)お よび走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)のいずれかの電圧によ り放電する。データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)またはデータ電極 D ；!〜 Dmに印加される第 2の正の電圧 Vd (V)で放電が発生した場合、その放電は消 去放電が途中で強制的に終了させられたような状態となるが、異常に壁電荷が蓄積 されて!/、る状態は解消される。 [0149] 走査電極 SCN；!〜 SCNnに印加される負のパルス電圧 Va (V)で消去放電が発生 した放電セルは、壁電圧が消去された状態、消去放電が弱く壁電圧の消去が不十 分な状態および消去放電が強く壁電圧が反転した状態のいずれかの状態になる。 壁電荷が消去された状態になった放電セルは、走査電極 SCN；!〜 SCNnに印加さ れる第 2の正の電圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電 圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電しない。
[0150] 消去放電が弱く壁電荷の消去が不十分な状態の放電セルは、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)では放電せず、走査電極 SCN；!〜 SCN nに印加される電圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧 で微弱放電することにより、正常な書き込みができる状態に壁電荷が調整される。
[0151] 消去放電が強く壁電圧が反転した状態の放電セルは、走査電極 SCN；!〜 SCNn に印加される第 2の正の電圧 Vs (V)で放電し、さらに壁電荷が反転され、続く走査電 極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下す る傾斜波形電圧で微弱放電することにより、正常な書き込みができる状態に壁電荷 が調整される。
[0152] 異常な壁電荷が蓄積されている放電セルについては、壁電荷の蓄積量が大きぐ 放電遅れが小さいほど、データ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V) で放電する確率が高くなる。
[0153] データ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で放電しなかった放電セ ノレは、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)または走査電極 SC N；!〜 SCNnに印加される負の電圧 Va (V)で放電する。走査電極 SCN；!〜 SCNn に印加される負の電圧 Va (V)で壁電荷の消去が不十分であった放電セルは走査電 極 SCN；!〜 SCNnに印加される下り傾斜波形電圧で微弱放電し、走査電極 SCN1 〜SCNnに印加される負の電圧 Va (V)で壁電荷が反転した放電セルは走査電極 S CN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)で放電した後、走査電極 SCN1 〜SCNnに印加される下り傾斜波形電圧で微弱放電する。
[0154] このように、異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに 印加される第 1の正の電圧 Vd (V)による放電、データ電極 Dl〜Dmに印加される第 2の正の電圧 Vd (V)による放電、走査電極 SCN；!〜 SCNnに印加される負の電圧 V a (V)による放電および走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧に よる放電のいずれかにより異常に壁電荷を蓄積している状態を解消することができる
〇
[0155] 続ぐ書き込み期間、維持期間および選択初期化サブフィールドについては第 1の 実施の形態と同様であるので省略する。
[0156] このように、全セル初期化期間の異常電荷消去部において走査電極 SCN；!〜 SC Nnに正の電圧 Vs (V)が印加される時間と負の電圧 Va (V)が印加される時間の間の 期間に、データ電極 D；!〜 Dmに第 1の正の電圧 V'd (V)および第 2の正の電圧 Vd ( V)を印加する。それにより、赤、緑および青の各色の放電セルの放電遅れなどの特 性が違う場合においても、放電開始電圧が大きく低下した放電セルの壁電荷を調整 し、異常壁電荷消去部で壁電荷が消去されるのを防止し、正常な書き込み動作がで きる。
[0157] なお、本実施の形態においては、全セル初期化動作を行うサブフィールドは 1サブ フィールドである例を示した力 本発明はこれに限定されるものではない。例えば、複 数のサブフィールドで全セル初期化動作を行わせるようにし、複数の全セル初期化 期間のうち 1つ以上の全セル初期化期間に異常電荷消去部を備えるようにしてもよ い。
[0158] 次に、本発明の実施の形態における、全セル初期化期間のデータ電極駆動回路、 走査電極駆動回路および維持電極駆動回路の制御の一例を図面を用いて説明す る。本実施の形態に用いるデータ電極駆動回路、走査電極駆動回路および維持電 極駆動回路は第 1の実施の形態と同様であり、図 10は第 1の実施の形態における全 セル初期化期間のデータ電極駆動回路 52、走査電極駆動回路 53および維持電極 駆動回路 54の動作の一例を説明するためのタイミングチャートである。時刻 tlから tl 7までについては第 1の実施の形態と同様であるので、説明は省略する。
[0159] 時刻 t7の次の時刻 tlOOで、データ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびスイッチング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Loにす る。スイッチング素子 Q1D；!〜 QlDmはオンされ、スイッチング素子 Q2Dl〜Q2Dm はオフされ、データ電極 32の電圧が電圧 Vdにクランプされる。
[0160] 時刻 t200でデータ電極駆動回路 52のスイッチング素子 Q1D；!〜 QlDmおよびス イッチング素子 Q2Dl〜Q2Dmの制御信号 SD；!〜 SDmを Hiにする。スイッチング 素子 Q1D；!〜 QlDmはオフされ、スイッチング素子 Q2Dl〜Q2Dmはオンされ、デ ータ電極 32の電圧が電圧 0 (V)にクランプされる。
[0161] 時刻 tl8から t25までについては本発明の第 1の実施の形態と同様であるので、説 明は省略する。
[0162] このように本実施の形態では、データ電極駆動回路を図 5に示される回路構成を有 し、走査電極駆動回路 53が図 6にしめされる回路構成を有し、維持電極駆動回路が 図 7に示される回路構成を有し、データ電極駆動回路 52、走査電極駆動回路 53お よび維持電極駆動回路 54を図 10のタイミングチャートに示されるタイミングで駆動す る。それにより、本実施の形態の全セル初期化期間のデータ Dl〜Dm電極、走査電 極 22および維持電極 23に印加する駆動波形を実現することができる。
[0163] 特に全セル初期化期間の異常電荷消去部において、走査電極に印加する正極性 のパルス電圧と負極性のパルス電圧との間に、データ電極に正極性のパルス電圧を 2回印加する。それにより、放電遅れの異なる放電セルがある場合にも、後続の書き 込み期間において正常な書き込み放電を実施し、良質な品質の画像を表示すること ができる。
[0164] (3)第 3の実施の形態
本発明の第 3の実施の形態について説明する。本実施の形態でのプラズマデイス プレイ装置の構成図は第 1の実施の形態と同様である。本実施の形態が第 1の実施 の形態と異なるのは、異常電荷消去部を全セル初期化期間ではなく選択初期化期 間に備えた典である。図 11は本実施の形態におけるパネルの各電極に印加する駆 動波形図であり、全セル初期化サブフィールドおよび選択初期化サブフィールドの駆 動波形図を示す。図 11は第 1SFを全セル初期化サブフィールドとし、第 2SFを選択 初期化サブフィールドとして備える駆動波形を示している。
[0165] まず、全セル初期化サブフィールドの駆動波形とその動作について説明する。全セ ル初期化期間の前半部および後半部は第 1の実施の形態と同様であるので、詳細 な説明は省略する。プライミングが不足している場合などで放電遅れが大きくなると、 全セル初期化期間の前半部および後半部で走査電極 SCN；!〜 SCNn上に過剰な 正の壁電荷を蓄積される。また書き込み期間および維持期間についても第 1の実施 の形態と同様であるので、ここでは説明は省略する。
[0166] 続いて選択初期化サブフィールドの駆動波形とその動作について説明する。選択 初期化期間を以下のように、前半部 (第 1の期間）および異常電荷消去部 (第 2の期 間）の 2つの期間に分けて説明する。
[0167] まず初期化期間の前半部では、維持電極 SUS；!〜 SUSnを Vel (V)に保持し、デ ータ電極 D；!〜 Dmを O (V)に保持し、走査電極 SCN；!〜 SCNnに電圧 Vq (V)から 電圧 Va (V)に向かって緩やかに下降する下り傾斜波形電圧を印加する。すると前の サブフィ一ルドの維持期間で維持放電を行つた放電セルでは、微弱な初期化放電が 発生し、走査電極 SCNi上および維持電極 SUSi上の壁電圧が弱められ、データ電 極 Dk上の壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールド で書込み放電および維持放電を行わな力、つた放電セルについては放電することはな ぐ前のサブフィールドの初期化期間終了時における壁電荷状態がそのまま保たれ る。このように、選択初期化サブフィールドの初期化動作は、前のサブフィールドで維 持放電を行った放電セルにおいて初期化放電させる選択初期化動作である。
[0168] 初期化期間の異常電荷消去部では、再び維持電極 SUS；!〜 SUSnを 0 (V)に戻 す。そして、走査電極 SCN；!〜 SCNnには放電開始電圧に満たない第 1の正の電圧 Vs (V)を 5〜20 a sの間印加した後、データ電極 D；!〜 Dmに 100ns〜l μ sの時間 の正の電圧 Vd (V)を印加し、その後、走査電極 SCN；!〜 SCNnに 5 s以下の短い 時間負の電圧 Va (V)を印加し、さらに走査電極 SCN；!〜 SCNnに第 2の正の電圧 V s (V)を印加し、その後走査電極 SCN；!〜 SCNnに電圧（Va + Vset2) (V)に向かつ て緩やかに降下する傾斜波形電圧を印加する。この間、安定した初期化放電を行つ た放電セルのうち放電開始電圧の低下して!/、な!/、放電セルにお!/、ては放電は発生 せず、壁電圧も初期化期間後半部の状態を保持する。しかしながら、走査電極 SCN ；!〜 SCNn上に正の異常な壁電荷が蓄積されている放電セルおよび放電開始電圧 の低下している放電セルでは、走査電極 SCN；!〜 SCNnに電圧 Vs (V)を印加すると 、放電開始電圧を超えるので、強い放電が発生し走査電極 SCN；!〜 SCNn上の壁 電荷が反転する。
[0169] 異常な壁電荷が蓄積されて!/、る放電セルおよび放電開始電圧の低下して!/、る放 電セルのうち、放電開始電圧の低下している放電セルでは、データ電極 Dl〜Dmに 正の電圧 Vd (V)を印加すると、放電が発生する。この放電は、ァータ電極 Dl〜Dm に印加される正の電圧 Vd (V)は非常に短い時間だけ印加されるため、消去放電が 途中で強制的に終了させられたような状態となる。この放電によって、セル内の壁電 荷は書き込み期間において正常に書き込み動作ができるように調整されている。デ ータ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電した放電セルは、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)、走査電極 SCN；!〜 SCNnに印加さ れる第 2の正の電圧 Vs (V)、その後走査電極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電しない。
[0170] 異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに印加される正 の電圧 Vd (V)または走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で放 電する。データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電が発生した場合 、その放電は消去放電が途中で強制的に終了させられたような状態になる力 異常 に壁電荷が蓄積されている状態は解消される。走査電極 SCN；!〜 SCNnに印加され る負の電圧 Va (V)、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V) およびその後走査電極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向か つて緩やかに降下する傾斜波形電圧では放電せず、壁電荷が消去されてしまうこと が防止されている。
[0171] 走査電極 SCN；!〜 SCNnに印加される負のパルス電圧 Va (V)で消去放電が発生 した放電セルでは、壁電圧が消去された状態、消去放電が弱く壁電圧の消去が不十 分な状態および消去放電が強く壁電圧が反転した状態のいずれかの状態になる。
[0172] 壁電荷が消去された状態になった放電セルは、走査電極 SCN；!〜 SCNnに印加さ れる第 2の正の電圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電 圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電しない。
[0173] 消去放電が弱く壁電荷の消去が不十分な状態の放電セルは、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)では放電せず、走査電極 SCN；!〜 SCN nに印加される電圧 (Va + Vset2) (V)に向力 て緩やかに降下する傾斜波形電圧 で微弱放電することにより、正常な書き込みができる状態に壁電荷が調整される。
[0174] 消去放電が強く壁電圧が反転した状態の放電セルは、走査電極 SCN；!〜 SCNn に印加される第 2の正の電圧 Vs (V)で放電し、さらに壁電荷が反転され、続く走査電 極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下す る傾斜波形電圧で微弱放電することにより、正常な書き込みができる状態に壁電荷 が調整される。
[0175] 異常な壁電荷が蓄積している放電セルの中で、壁電荷の蓄積量が大きぐ放電遅 れが小さいほど、データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電する確 率が高くなる。データ電極 D；!〜 Dmに印加される正の電圧 Vd (V)で放電しな力、つた 放電セルは走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で放電する。走 查電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で壁電荷の消去が不十分であ つた放電セルは走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧で微弱放 電し、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で壁電荷が反転した 放電セルは走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)で放電し た後、走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧で微弱放電する。
[0176] このように、異常な壁電荷が蓄積している放電セルは、データ電極 Dl〜Dmに印 加される正の電圧 Vd (V)による放電、走査電極 SCN；!〜 SCNnに印加される負の 電圧 Va (V)による放電および走査電極 SCN；!〜 SCNnに印加される下り傾斜波形 電圧による放電のいずれかにより異常に壁電荷を蓄積している状態を解消すること ができる。
[0177] 書込み期間および維持期間については全セル初期化サブフィールドの書込み期 間および維持期間と同様であるため説明を省略する。
[0178] このように、選択初期化期間の異常電荷消去部において走査電極 SCN；!〜 SCNn に正の電圧 Vs (V)が印加される時間と負の電圧 Va (V)が印加される時間の間の期 間に、データ電極 D；!〜 Dmに正の電圧 Vd (V)を印加する。それによつて、放電開始 電圧が大きく低下した放電セルの壁電荷を調整し、異常壁電荷消去部で壁電荷が 消去されるのを防止し、正常な書き込み動作ができるようにしている。
[0179] なお、本実施の形態においては、選択初期化動作を行うサブフィールドは 2サブフ ィールドである例を示した力 本発明はこれに限定されるものではない。例えば、複 数のサブフィールドで選択初期化動作を行わせるようにし、複数の選択初期化期間 のうち 1つ以上の選択初期化期間に異常電荷消去部を備えるようにしてもよい。
[0180] 次に、本発明の実施の形態における選択初期化期間のデータ電極駆動回路、走 查電極駆動回路および維持電極駆動回路の制御の一例を図面を用いて説明する。 本発明の第 3の実施の形態に用いるデータ電極駆動回略、走査電極駆動回路およ び維持電極駆動回路は第 1の実施の形態と同様である。
[0181] 図 12は、本実施の第 3の実施の形態における選択初期化期間のデータ電極駆動 回路 52、走査電極駆動回路 53および維持電極駆動回路 54の動作の一例を説明す るためのタイミングチャートである。時刻 t8〜t25までは、本発明の第 1の実施の形態 と同様であるので、詳細な説明は省略する。
[0182] すなわち、本発明の第 1の実施の形態で図 8に示した全セル初期化期間の駆動タ イミングチチャートの時刻 t8から時刻 t20までのデータ電極駆動回路 52、走査電極 駆動回路 53および維持電極駆動回路 54における動作が、本実施の形態における 選択初期化期間のデータ電極駆動回路 52、走査電極駆動回路 53および維持電極 駆動回路 54における動作と同様になつている。
[0183] このように本実施の形態では、データ電極駆動回路を図 5にしめされる回路構成を 有し、走査電極駆動回路 53が図 6に示される回路構成を有し、維持電極駆動回路 が図 7に示される回路構成を有し、データ電極駆動回路 52、走査電極駆動回路 53 および維持電極駆動回路 54を図 12のタイミングチャートに示されるタイミングで駆動 する。それにより、本実施の形態の選択初期化期間のデータ Dl〜Dm電極、走査電 極 22および維持電極 23に印加する駆動波形を実現することができる。特に選択初 期化期間の異常電荷消去部において、走査電極に印加する正極性のパルス電圧と 負極性のパルス電圧との間に、データ電極に正極性のノ ルス電圧を印加する。それ により、後続の書き込み期間において正常な書き込み放電を実施し、良質な品質の 画像を表示することができる。 [0184] 本実施の形態では、選択初期化期間に異常電荷消去部を設ける例を示したが、第 1の形態で説明したような全セル初期化期間に異常電荷消去部を設けるサブフィー ルドと本実施の形態のサブフィールドとの両方を含んだ駆動波形を実施するプラズ マディスプレイ装置であっても同様な効果を得ることができる。
[0185] (4)第 4の実施の形態
本発明の第 4の実施の形態について説明する。本実施の形態のプラズマディスプ レイ装置の構成図は第 2の実施の形態と同様である。本実施の形態が第 2の実施の 形態と異なるのは、異常電荷消去部を全セル初期化期間ではなく選択初期化期間 に備えた典である。図 6は本発明の第 3の実施の形態におけるパネルの各電極に印 加する駆動波形図であり、全セル初期化サブフィールドおよび選択初期化サブフィ 一ルドの駆動波形を示す。図 6は第 1SFを全セル初期化サブフィールドとし、第 2SF を選択初期化サブフィールドとして備える駆動波形図を例として示している。
[0186] まず、全セル初期化サブフィールドの駆動波形とそめ動作について説明する。
[0187] 全セル初期化期間の前半部および後半部は第 1の実施の形態と同様であるので、 詳細な説明は省略する。プライミングが不足している場合などで放電遅れが大きくな ると、全セル初期化期間の前半部および後半部で走査電極 SCN；!〜 SCNn上に過 剰な正の壁電荷が蓄積される。また書き込み期間および維持期間については第 1の 実施の形態と同様であるので、説明は省略する。
[0188] 続いて選択初期化サブフィールドの駆動波形とその動作について説明する。選択 初期化期間を以下のように、前半部 (第 1の期間）と異常電荷消去部 (第 2の期間）の 2つの期間に分けて説明する。
[0189] 初期化期間の前半部では、維持電極 SUS；!〜 SUSnを Vel (V)に保持し、データ 電極 D；!〜 Dmを O (V)に保持し、走査電極 SCN；!〜 SCNnに Vq (V)から Va (V)に 向かって緩やかに下降する下り傾斜波形電圧を印加する。すると、前のサブフィール ドの維持期間で維持放電を行った放電セルでは、微弱な初期化放電が発生し、走 查電極 SCNi上および維持電極 SUSi上の壁電圧が弱められ、データ電極 Dk上の 壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールドで書込み 放電および維持放電を行わなかった放電セルについては放電することはなぐ前の サブフィールドの初期化期間終了時における壁電荷状態がそのまま保たれる。この ように、選択初期化サブフィールドの初期化動作は、前のサブフィールドで維持放電 を行った放電セルにおいて初期化放電させる選択初期化動作である。
[0190] 初期化期間の異常電荷消去部では、再び維持電極 SUS；!〜 SUSnを 0 (V)に戻 す。そして、走査電極 SCN；!〜 SCNnには放電開始電圧に満たない第 1の正の電圧 Vs (V)を 5〜20 a sの間印加した後、データ電極 D；!〜 Dmに 100ns〜l μ sの時間 の第 1の正の電圧 Vd (V)を印加し、 l OOns l ^ sの間隔をあけてデータ電極 D；!〜 Dmに 1001^〜1 3の時間の第2の正の電圧¥(1 (¥)を印加する。さらに走査電極 S CN；!〜 SCNnに第 2の正の電圧 Vs (V)を印加し、その後走査電極 SCN；!〜 SCNn に電圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧を印加する。 このとき、データ電極 D；!〜 Dmに印加する第 1の正の電圧 Vd (V)の印加時間を、デ ータ電極 D；!〜 Dmに印加する第 2の正の電圧 Vd (V)の印加時間よりも短くする。そ の後、走査電極 SCN；!〜 SCNnに 5 μ s以下の短!/、時間負の電圧 Va (V)を印加す る。この間、安定した初期化放電を行った放電セルのうち放電開始電圧の低下して V、な!/、放電セルにお!/、ては放電は発生せず、壁電圧も初期化期間後半部の状態を 保持する。し力、しながら、走査電極 SCNi上に正の異常な壁電荷が蓄積されている放 電セルおよび放電開始電圧の低下している放電セルでは、走査電極 SCN；!〜 SCN nに電圧 Vs (V)を印加すると、放電セルの電圧が放電開始電圧を超えるので、強い 放電が発生し走査電極 SCNi上の壁電圧が反転する。
[0191] 放電開始電圧の大きく低下している放電セルにおけるデータ電極 Dl〜Dmに第 1 の正の電圧 Vd (V)を印加する。赤、緑および青の各色の放電セルの放電遅れが大 きく違わなければ、データ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で赤、 緑および青の放電セルで放電を起こし、書き込み期間において正常に書き込み動 作ができるように壁電荷を調整することができる。しかし、放電セルの赤、緑および青 の各色の放電遅れが大きく違う場合に、放電遅れの大き!/、放電セルはデータ電極 D ；!〜 Dmに印加される第 1の正の電圧 Vd (V)で放電しない場合がある。例えば緑の 放電セルの放電遅れが小さぐ赤および青の放電セルの放電遅れが大きい場合、デ ータ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)の印加時間を、放電遅れの 小さい緑の放電セルの特性に合わせて決定する。
[0192] 放電遅れの小さい緑の放電セルの特性に合わせるため、第 1の正の電圧 Vd (V)の 印加時間は約 150nsと非常に短く設定される。データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)を放電遅れの小さい緑の放電セルの特性に合わせる必要性に ついて説明する。第 1の正の電圧 Vd (V)の印加時間が長すぎると、例えば約 400ns であると、放電遅れの小さい緑の放電セルでは、消去放電が途中で終了させることが できず、壁電荷が消去されてしまう。そのため、データ電極 Dl〜Dmに印加される第 1の正の電圧 Vd (V)は放電遅れの小さい緑の放電セルの特性に合わせ、印加時間 を非常に短く設定している。放電遅れの大きい青および赤の放電セルは、印加時間 の短い第 1の正の電圧 Vd (V)では放電しないことがある。そこで、次にデータ電極 D ；!〜 Dmに第 2の正の電圧 Vd (V)を印加する。第 2の正の電圧 Vd (V)の印加時間は 、放電遅れの大きい赤および青の放電セルの特性に合わせて決定される。放電遅れ が大きいため、印加時間の短いデータ電極 Dl〜Dmに印加される第 1の正の電圧 V d (V)で放電しなかった青および赤の放電セルは、データ電極 D；!〜 Dmに印加され る第 2の正の電圧 Vd (V)で放電を起こす。データ電極 Dl〜Dmに印加される第 2の 正の電圧 Vd (V)の印加時間は約 400nsである。
[0193] 放電遅れの小さい緑の放電セルは、データ電極 Dl〜Dmに印加される第 1の正の 電圧 Vd (V)で放電するため、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)では放電しない。このようにして、放電遅れの小さい緑の放電セルはデータ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で放電し、放電遅れの大きい赤およ び青の放電セルのうちデータ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で 放電しなかった放電セルはデータ電極 Dl〜Dmに印加される第 2の左の電圧 Vd (V )で放電する。これらの放電によって、放電セル内の壁電荷は書き込み期間において 正常に書き込み動作ができるように調整されている。
[0194] 放電開始電圧の低下した放電セルはデータ電極 Dl〜Dmに印加される第 1の正 の電圧 Vd (V)およびデータ電極 Dl〜Dmに印加される第 2の正の電圧 Vd (V)のど ちらかの電圧で放電し、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で は放電しない。放電開始電圧の低下した放電セルは、走査電極 SCN；!〜 SCNnに 印加される負の電圧 Va (V)、走査電極 SCN；!〜 SCNnに印加される第 2の正の電 圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) ( V)に向かって緩やかに降下する傾斜波形電圧では放電せず、壁電荷が消去されて しまうことが防止されている。
[0195] 異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに印加される第
1の正の電圧 Vd (V)、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V)お よび走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)のいずれかの電圧によ り放電する。データ電極 Dl〜Dmに印加される正の電圧 Vd (V)およびデータ電極 D ；!〜 Dmに印加される第 2の正の電圧 Vd (V)で放電セルが放電した場合、その放電 は消去放電が途中で強制的に終了させられたような状態になる力 異常に壁電荷が 蓄積されてレ、る状態は解消される。
[0196] 走査電極 SCN；!〜 SCNnに印加される負のパルス電圧 Va (V)で消去放電が発生 した放電セルでは、壁電圧が消去された状態、消去放電が弱く壁電圧の消去が不十 分な状態および消去放電が強く壁電圧が反転した状態のいずれかの状態になる。
[0197] 壁電荷が消去された状態になった放電セルは、走査電極 SCN；!〜 SCNnに印加さ れる第 2の正の電圧 Vs (V)およびその後走査電極 SCN；!〜 SCNnに印加される電 圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧では放電しない。
[0198] 消去放電が弱く壁電荷の消去が不十分な状態の放電セルは、走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)では放電せず、走査電極 SCN；!〜 SCN nに印加される電圧 (Va + Vset2) (V)に向かって緩やかに降下する傾斜波形電圧 で微弱放電することにより、正常な書き込みができる状態に壁電荷が調整される。
[0199] 消去放電が強く壁電圧が反転した状態の放電セルは、走査電極 SCN；!〜 SCNn に印加される第 2の正の電圧 Vs (V)で放電し、さらに壁電荷が反転され、続く走査電 極 SCN；!〜 SCNnに印加される電圧（Va + Vset2) (V)に向かって緩やかに降下す る傾斜波形電圧で微弱放電することにより、正常な書き込みができる状態に壁電荷 が調整される。
[0200] 異常な壁電荷が蓄積している放電セルの中で、壁電荷の蓄積量が大きぐ放電遅 れが小さいほど、データ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で放電 する確率が高くなる。データ電極 D；!〜 Dmに印加される第 1の正の電圧 Vd (V)で放 電しなかった放電セルは、データ電極 D；!〜 Dmに印加される第 2の正の電圧 Vd (V) 、または走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で放電する。走査 電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で壁電荷の消去が不十分であつ た放電セルは走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧で微弱放電 し、走査電極 SCN；!〜 SCNnに印加される負の電圧 Va (V)で壁電荷が反転した放 電セルは走査電極 SCN；!〜 SCNnに印加される第 2の正の電圧 Vs (V)で放電した 後、走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧で微弱放電する。
[0201] このように、異常な壁電荷が蓄積されている放電セルは、データ電極 Dl〜Dmに 印加される第 1の正の電圧 Vd (V)による放電、データ電極 Dl〜Dmに印加される第 2の正の電圧 Vd (V)による放電、走査電極 SCN；!〜 SCNnに印加される負の電圧 V a (V)による放電および走査電極 SCN；!〜 SCNnに印加される下り傾斜波形電圧に よる放電のいずれかにより異常に壁電荷を蓄積している状態を解消することができる
〇
[0202] 書込み期間および維持期間については全セル初期化サブフィールドの書込み期 間および維持期間と同様であるため説明を省略する。
[0203] このように、選択初期化期間の異常電荷消去部において走査電極 SCN；!〜 SCNn に正の電圧 Vs (V)が印加される時間と負の電圧 Va (V)が印加される時間との間の 期間に、データ電極 D；!〜 Dmに第 1の正の電圧 Vd (V)および第 2の正の電圧 Vd ( V)を印加する。それによつて、赤、緑および青の各色の放電セルの放電遅れなどの 特性が違う場合にお!/、ても、放電開始電圧が大きく低下した放電セルの壁電荷を調 整し、異常壁電荷消去部で壁電荷が消去されることを防止し、正常な書き込み動作 ができる。
[0204] なお、本実施の形態におレ、ては、選択初期化動作を行うサブフィールドは 2サブフ ィールドである例を示した力 本発明はこれに限定されるものではない。例えば、複 数のサブフィールドで選択初期化動作を行わせるようにし、複数の選択初期化期間 のうち 1つ以上の選択初期化期間に異常電荷消去部を備えるようにしてもよい。
[0205] このように、本実施の形態のパネルの駆動方法によれば、初期化期間の異常電荷 消去部において、放電開始電圧が大きく低下した放電セルの壁電荷を調整すること により、良好な品質で画像表示させることが可能となる。
[0206] 次に、本実施の形態における選択初期化期間のデータ電極駆動回路、走査電極 駆動回路および維持電極駆動回路の制御の一例を図面を用いて説明する。本実施 の形態に用いるデータ電極駆動回路、走査電極駆動回路および維持電極駆動回路 は第 1の実施の形態と同様である。
[0207] 図 14は本発明の第 14の実施の形態における選択初期化期間のデータ電極駆動 回路 52、走査電極駆動回路 53および維持電極駆動回路 54の動作の一例を説明す るためのタイミングチャートである。時亥 Ijt8〜t25まで、第 2の実施の形態と同様であ るので、詳細な説明は省略する。すなわち、第 2の実施の形態で図 10に示した全セ ル初期化期間の駆動タイミングチャート t8から t20までのデータ電極駆動回路 52、 走査電極駆動回路 53および維持電極駆動回路 54における動作が本実施の形態に おける選択初期化期間のデータ電極駆動回路 52、走査電極駆動回路 53および維 持電極駆動回路 54における動作と同様になつている。
[0208] このように、本実施の形態では、データ電極駆動回路が図 5に示される回路構成を 有し、走査電極駆動回路 53が図 6に示される回路構成を有し、維持電極駆動回路 が図 7に示される回路構成を有し、データ電極駆動回路 52、走査電極駆動回路 53 および維持電極駆動回路 54を図 14のタイミングチャートに示されるタイミングで駆動 する。それにより、本実施の形態の選択初期化期間のデータ電極 Dl〜Dm、走査電 極 22および維持電極 23に印加する駆動波形を実現することができる。特に選択初 期化期間の異常電荷消去部において、走査電極に印加する正極性のパルス電圧と 負極性のパルス電圧との間に、データ電極に正極性のパルス電圧を 2回印加するこ とにより、放電遅れの異なる放電セルがある場合にも、後続の書き込み期間において 正常な書き込み放電を実施し、良質な品質の画像を表示することができる。
[0209] 本実施の形態では、選択初期化期間に異常電荷消去部を設ける例を示したが、第
1の実施の形態で説明したような全セル初期化期間に異常電荷消去部を設けるサブ フィールドおよび本実施の形態のサブフィールドの両方を含んだ駆動波形を実施す るプラズマディスプレイ装置であっても同様な効果を得ることができる。 産業上の利用可能性
本発明は、放電開始電圧の大きく低下した放電セルに対して初期化期間の異常壁 電荷消去部で壁電荷が消去されないようにすることによって、良好な品質で画像表 示させることができ、プラズマディスプレイパネルを用いた画像表示装置等として有用 である。

Claims

請求の範囲
[1] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置であって、
前記走査電極を駆動する走査電極駆動回路と、
前記維持電極を駆動する維持電極駆動回路と、
前記データ電極を駆動するデータ電極駆動回路とを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極駆動回路は、前記初期化期間内の第 1の期間において前記走査電 極に上り傾斜波形電圧を印加して前記走査電極を陽極とし前記維持電極および前 記データ電極を陰極とする第 1の初期化放電を発生させ、前記初期化期間内の前記 第 1の期間後の第 2の期間において前記走査電極に下り傾斜波形電圧を印加して 前記走査電極を陰極とし前記維持電極および前記データ電極を陽極とする第 2の初 期化放電を発生させ、前記初期化期間内の前記第 2の期間後の第 3の期間におい て前記走査電極に正極性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜 波形電圧を印加し、
前記データ電極駆動回路は、前記第 3の期間において前記走査電極に印加される 前記正極性の矩形波形電圧と前記負極性の矩形波形電圧との間に前記データ電 極に正極性の矩形波形電圧を印加する、プラズマディスプレイ装置。
[2] 前記データ電極駆動回路は、前記第 3の期間において前記データ電極に前記正極 性の矩形波形電圧を 2つ以上続けて印加する、請求項 1記載のプラズマディスプレイ 装置。
[3] 前記データ電極駆動回路は、前記第 3の期間において前記データ電極に前記正極 性の矩形波形電圧を 2つ以上続けて印加し、
前記データ電極に第 1番目に印加される矩形波形電圧の電圧印加時間は、前記 データ電極に印加される複数の矩形波形電圧の電圧印加期間のうち最も短い、請 求項 1記載のプラズマディスプレイ装置。
[4] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置であって、
前記走査電極を駆動する走査電極駆動回路と、
前記維持電極を駆動する維持電極駆動回路と、
前記データ電極を駆動するデータ電極駆動回路とを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極駆動回路は、前記初期化期間の第 1の期間において前記走査電極 に下り傾斜波形電圧を印加して前記走査電極を陰極とし前記維持電極および前記 データ電極を陽極とする初期化放電を発生させ、前記初期化期間の前記第 1の期間 後の第 2の期間において前記走査電極に正極性の矩形波形電圧、負極性の矩形波 形電圧および下り傾斜波形電圧を印加し、
前記データ電極駆動回路は、前記第 2の期間において前記走査電極に印加される 前記正極性の矩形波形電圧と前記負極性の矩形波形電圧との間に前記データ電 極に正極性の矩形波形電圧を印加する、プラズマディスプレイ装置。
[5] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置の駆動方法であって、
前記走査電極を駆動するステップと、
前記維持電極を駆動するステップと、
前記データ電極を駆動するステップとを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極を駆動するステップは、
前記初期化期間内の第 1の期間において前記走査電極に上り傾斜波形電圧を印 カロして前記走査電極を陽極とし前記維持電極および前記データ電極を陰極とする第
1の初期化放電を発生させるステップと、 前記初期化期間内の前記第 1の期間後の第 2の期間において前記走査電極に下 り傾斜波形電圧を印加して前記走査電極を陰極とし前記維持電極および前記デー タ電極を陽極とする第 2の初期化放電を発生させるステップと、
前記初期化期間内の前記第 2の期間後の第 3の期間において前記走査電極に正 極性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧を印加する 前記データ電極を駆動するステップは、
前記第 3の期間において前記走査電極に印加される前記正極性の矩形波形電圧 と前記負極性の矩形波形電圧との間に前記データ電極に正極性の矩形波形電圧を 印加するステップを含む、プラズマディスプレイ装置の駆動方法。
[6] 前記データ電極を駆動するステップは、前記第 3の期間において前記データ電極に 前記正極性の矩形波形電圧を 2つ以上続けて印加するステップを含む、請求項 5記 載のプラズマディスプレイ装置の駆動方法。
[7] 前記データ電極を駆動するステップは、前記第 3の期間において前記データ電極に 前記正極性の矩形波形電圧を 2つ以上続けて印加するステップを含み、
前記データ電極に第 1番目に印加される矩形波形電圧の電圧印加時間は、前記 データ電極に印加される複数の矩形波形電圧の電圧印加期間のうち最も短い、請 求項 5記載のプラズマディスプレイ装置の駆動方法。
[8] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置の駆動方法であって、
前記走査電極を駆動するステップと、
前記維持電極を駆動するステップと、
前記データ電極を駆動するステップとを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極を駆動するステップは、
前記初期化期間の第 1の期間において前記走査電極に下り傾斜波形電圧を印加 して前記走査電極を陰極とし前記維持電極および前記データ電極を陽極とする初期 化放電を発生させるステップと、
前記初期化期間の前記第 1の期間後の第 2の期間において前記走査電極に正極 性の矩形波形電圧、負極性の矩形波形電圧および下り傾斜波形電圧を印加するス 前記データ電極を駆動するステップは、前記第 2の期間において前記走査電極に 印加される前記正極性の矩形波形電圧と前記負極性の矩形波形電圧との間に前記 データ電極に正極性の矩形波形電圧を印加するステップを含む、プラズマディスプ レイ装置の駆動方法。
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