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WO2007108181A1 - アクティブマトリクス基板、表示装置、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、表示装置、テレビジョン受像機 Download PDF

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Publication number
WO2007108181A1
WO2007108181A1 PCT/JP2006/324267 JP2006324267W WO2007108181A1 WO 2007108181 A1 WO2007108181 A1 WO 2007108181A1 JP 2006324267 W JP2006324267 W JP 2006324267W WO 2007108181 A1 WO2007108181 A1 WO 2007108181A1
Authority
WO
WIPO (PCT)
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electrode
active matrix
matrix substrate
thin film
capacitor
Prior art date
Application number
PCT/JP2006/324267
Other languages
English (en)
French (fr)
Inventor
Toshihide Tsubata
Masanori Takeuchi
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to KR1020117002404A priority Critical patent/KR101153528B1/ko
Priority to US12/224,679 priority patent/US8304769B2/en
Priority to CN200680053843.1A priority patent/CN101401030B/zh
Priority to DE112006003807T priority patent/DE112006003807T5/de
Priority to GB0816673A priority patent/GB2449403B/en
Priority to EP06834022A priority patent/EP1998220A4/en
Priority to JP2007557750A priority patent/JP4541421B2/ja
Publication of WO2007108181A1 publication Critical patent/WO2007108181A1/ja
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • Active matrix substrate display device, television receiver
  • the present invention relates to an active matrix substrate used for a display device such as a liquid crystal display device.
  • FIG. 30 A plan view of a conventional active matrix substrate is shown in FIG. 30 (see Patent Document 1).
  • a scanning signal line 752 for supplying a scanning signal and a data signal line 753 for supplying a data signal cross each other around the pixel electrode 751. It is provided to do.
  • a TFT (Thin Film Transistor) 754 is provided at an intersection between the scanning signal line 752 and the data signal line 753.
  • a scanning signal line 752 is connected to the gate electrode 755 of the TFT 754, and ON / OFF of the TFT 754 is controlled by inputting a scanning signal.
  • a data signal line 753 is connected to the source electrode 766 of the TFT 754, and a data signal is input thereto.
  • a drain lead wiring 756 is connected to the drain electrode 777 of the TFT754.
  • a storage capacitor wiring 759 is formed in the pixel region 750, for example, in a ring shape.
  • the storage capacitor wiring 759 is provided so as to overlap with the edge of the pixel electrode 751 as shown in FIG.
  • the drain electrode 777 of the TFT 754 is connected to the pixel electrode 751, and a storage capacitor is formed between the pixel electrode 751 and the storage capacitor wiring 759.
  • Patent Document 1 Japanese Patent Publication “Japanese Patent Laid-Open No. 6-301059 (published Oct. 28, 1994)”
  • Patent Document 2 Japanese Patent Publication “Japanese Patent Laid-Open No. 7-287252 (published on October 31, 1995)”
  • Patent Document 3 Japanese Patent Gazette “JP 2004-78157 (published on March 11, 2004)”
  • Patent Document 4 Japanese Published Patent Publication “Japanese Patent Laid-Open No. 6-332009 (published on December 2, 1994)”
  • Patent Document 5 Japanese Republished Patent “WO97Z00463 (Internationally Published on January 3, 1997)” Disclosure of Invention
  • Patent Document 2 As shown in FIGS. 31 (a) and 31 (b), only the intersection region of the source line 910 and the gate line 909 has a thin interlayer insulating film 941 and a thick interlayer insulation.
  • a configuration is disclosed in which the edge film 942 has a multilayer structure, and the other part is only a thin interlayer insulating film 941. Even in this configuration, since only one thin interlayer insulating film 941 is provided on one electrode 912 of the charge storage capacitor (the other electrode is the pixel electrode 911), the width of the electrode 912 If the value fluctuates, the capacitance value of the charge storage capacitor changes.
  • the storage capacitor is also used as a pixel electrode potential control capacitor.
  • a capacitor electrode facing each other through an insulating layer is provided for each of a plurality of pixel electrodes, and each pixel electrode is capacitively coupled, whereby a voltage is applied at a different ratio for each pixel electrode.
  • a configuration to apply is also disclosed. Even in this configuration, the capacitor is used as a capacitor for controlling the pixel electrode potential.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a capacity of a capacitor (for example, a storage capacitor, a potential control capacitor of a pixel electrode, or a capacitor that also uses them) provided on a substrate.
  • An object of the present invention is to provide an active matrix substrate that can reduce variation in values.
  • An active matrix substrate is an active matrix substrate including, in each pixel region, a transistor and a capacitor electrode connected to the transistor and functioning as one electrode of a capacitor.
  • the active matrix substrate includes a transistor, a conductor, an insulating film that covers the conductor, and a capacitor electrode that is formed on the insulating film and forms a capacitor with the conductor.
  • the insulating matrix film is characterized in that the insulating film has a small thickness in a part of a region overlapping with the capacitor electrode and the conductor.
  • the capacitor is, for example, a storage capacitor or a capacitor for controlling the pixel electrode potential, and is used as a capacitor that also serves as these.
  • the insulating film disposed between the conductor and the capacitive electrode is provided with a thin film portion having a thickness smaller than that of the surroundings.
  • the capacitance value of the capacitor is dominant in the overlapping portion of the conductor, the capacitor electrode, and the thin film portion. You can decide.
  • the conductor for example, the storage capacitor wiring
  • the conductor has a deviation margin with respect to the thin film portion. Therefore, even if the conductor line width fluctuates or the alignment is shifted, the edge does not reach the thin film portion, and the capacitance value hardly changes as long as it is within the range!
  • the capacitance value of the capacitor (the storage capacitor or the potential control capacitor of the pixel electrode, or a capacitor provided as a shared capacitor thereof) varies within the substrate.
  • the display quality can be improved.
  • the insulating film may be, for example, a gate insulating film that covers the gate electrode of the transistor, or a channel portion of the transistor. Even an interlayer insulating film covering the portion is acceptable.
  • the thin film portion is locally formed in the central portion of the region on the conductor. In this way, it is possible to increase the displacement margin for the thin film portion of the conductor.
  • the entire thin film portion overlaps the capacitor electrode.
  • the capacitive electrode has a deviation margin with respect to the thin film portion, and even if the formation width of the capacitive electrode fluctuates or the alignment is shifted, the edge does not exert a force on the thin film portion. If so, the capacity hardly changes. As a result, the display quality of the display device using the active matrix substrate can be further improved.
  • the capacitor electrode may be a pixel electrode connected to the drain electrode of the transistor. Further, the capacitor electrode may be a drain extraction electrode extracted from the drain electrode of the transistor.
  • the conductor may be a part of the storage capacitor wiring. The conductor may be a part of the scanning signal line corresponding to the preceding stage or the succeeding stage in the scanning direction.
  • a pixel electrode may be formed on the thin film portion via a first interlayer insulating film that covers a channel portion of the transistor.
  • the drain extraction electrode may be directly formed on the thin film portion.
  • the drain extraction electrode may be formed on the thin film portion via a semiconductor layer.
  • a contact hole where the drain extraction electrode and the pixel electrode are in contact with each other may be formed on the thin film portion, and, in a portion other than the contact hole, between the pixel electrode and the gate insulating film, A first interlayer insulating film that covers the channel portion of the transistor and a second interlayer insulating film that is thicker than the thin film portion may be provided.
  • the gate insulating film may be composed of a plurality of gate insulating layers, and at least one gate insulating layer may be formed thin in the thin film portion.
  • the gate insulating film is a plurality of gate insulating layers.
  • the thin film portion may have one or more gate insulating layers and the other portions may have more gate insulating layers.
  • a gate insulating layer containing an organic material may be provided.
  • at least one gate insulating layer may be a flat film.
  • the density at the taper part of the gate electrode is lower than other areas (film quality is reduced), and SiNx is destroyed due to static electricity. It's easy to do.
  • the gate insulating film may include a gate insulating layer containing an organic substance.
  • the thickness of the gate insulating layer containing the organic material is preferably 1.0 [m] or more and 5.0 [m] or less.
  • the lowermost gate insulating layer be a flat film. Furthermore, it is preferable that the thickness of the portion in contact with the substrate surface of the planarizing film is larger than the thickness of the gate electrode formed on the substrate surface. By doing so, the flatness effect is improved and the occurrence of a short circuit between the signal lines can be further suppressed. In addition, disconnection of the data signal line is less likely to occur.
  • the lowermost gate insulating layer be a flat film (SOG film) made of a spin-on glass (SOG) material.
  • SOG film a flat film
  • the high resistance semiconductor layer, and the low resistance semiconductor layer can be continuously formed on the SOG film as the first gate insulating layer by a CVD method or the like.
  • the manufacturing process can be shortened.
  • the SOG film may be removed from the thin film portion, and the SOG film may be formed in the lowermost layer of other portions.
  • each electrode formed on the upper layer becomes difficult to be disconnected.
  • the first interlayer insulating film covering the channel portion of the transistor is provided on the gate insulating film, and the gate insulating film and the first interlayer insulating film in the portion other than the thin film portion.
  • Film thickness sum 1.65 [m] or more 5.65 [m] or less There may be.
  • the conductor may be a storage capacitor wiring formed in an annular shape so as to overlap with the edge of the pixel electrode.
  • the active matrix substrate includes a pixel electrode as the capacitor electrode, and the pixel electrode has an edge along the data signal line connected to the source electrode of the transistor and an edge facing the edge.
  • the storage capacitor wiring may be formed so as to overlap each of the two edges.
  • the area of the overlapping portion of the pixel electrode and the thin film portion is compensated for the deviation of the pixel electrode or the thin film portion, and the capacitance value of the storage capacitor hardly changes.
  • the storage capacitor wiring is formed so as to overlap the edge of the pixel electrode along the data signal line and the edge facing the edge, the pixel electrode and the data signal line are formed by the electric field shielding effect.
  • the parasitic capacitance can be reduced.
  • the active matrix substrate further includes a first pixel electrode as the capacitor electrode and a second pixel electrode having a capacitance with the conductor, and the first pixel electrode and the conductor are The capacitor formed and the capacitor formed by the conductor and the second pixel electrode may be connected in series.
  • the drain electrode of the transistor and the conductor can be formed of the same material.
  • the active matrix substrate according to the present invention is connected to the first and second transistors and the first transistor in each pixel region, and one electrode of the first capacitor
  • An active matrix substrate comprising: a first capacitor electrode that can function as a first capacitor electrode; and a second capacitor electrode that is connected to the second transistor and can function as one electrode of a second capacitor.
  • the gate electrode of each transistor and the gate insulating film covering each conductor is formed in a region on the first conductor overlapping with the first conductor.
  • the first thin film portion with a smaller thickness and the second The second conductor overlapping the conductor has a second thin film portion with a small thickness in the upper region, and at least a part of the first thin film portion overlaps the first capacitor electrode. And at least part of the second thin film portion is the second capacitor electrode. It is characterized by being superimposed.
  • the first thin film portion is provided in the region on the first conductor in the gate insulating film, the first conductor (for example, the storage capacitor wiring) There will be a deviation margin for the thin film part of 1. Therefore, even if the line width of the first conductor fluctuates or the alignment shifts, the capacitance value of the first capacitor hardly changes as long as the edge is in the range where the force is not applied to the first thin film portion. .
  • the second thin film portion is provided in the region on the second conductor in the gate insulating film, the second conductor (for example, the storage capacitor wiring) is provided in the second thin film portion. On the other hand, there will be a deviation margin. Therefore, even if the line width of the second conductor fluctuates or the alignment is shifted, the capacitance value of the second capacitor is within the range where the edge does not exert a force on the second thin film portion. Hardly changes.
  • the capacitance values of the first and second capacitors (capacitances provided as storage capacitors, pixel electrode potential control capacitors or their combined capacitors, etc.)
  • the display quality can be improved.
  • the above configuration is suitable for multi-pixel driving in which the potentials of the first and second pixel electrodes are positively controlled using the first and second capacitors.
  • a predetermined halftone is displayed on a display device that performs multi-pixel driving as described above (when the active matrix substrate is manufactured, the amount of exposure changes in each exposure process and the line width of the resist pattern varies, or the alignment is shifted. (There is a variation in the capacitance value of the capacitance formed by the capacitance electrode and the conductor in the substrate.) There is a problem that a difference in luminance occurs for each display area corresponding to each exposure region. Since the capacitance values of the first and second capacitors can be effectively suppressed from varying within the substrate, the above problem can be solved.
  • the first thin film portion is locally formed at a central portion of the region on the first conductor, and the second thin film portion is formed on the second conductor. It may be locally formed in the central portion of the upper region. In this way, the displacement margin of the first conductor with respect to the first thin film portion and the displacement of the second conductor with respect to the second thin film portion. This can increase the margin.
  • the whole of the first thin film portion overlaps with the first capacitor electrode, and the whole of the second thin film portion overlaps with the second capacitor electrode.
  • the first capacitor electrode has a shift margin with respect to the first thin film portion, and even if the formation width of the first capacitor electrode fluctuates or the alignment shifts, its edge
  • the first capacitance hardly changes as long as no force is applied to the first thin film portion.
  • the second capacitor electrode and the second thin film portion can be further improved.
  • the first capacitor electrode is a first pixel electrode connected to the drain electrode of the first transistor
  • the second capacitor electrode is a second transistor. It is a second pixel electrode connected to the drain electrode, and may be formed in one pixel region with the first and second pixel electrode forces S1.
  • the first capacitance electrode is a first drain extraction electrode drawn from the drain electrode of the first transistor
  • the second capacitance electrode is drawn from the drain electrode of the second transistor. It may be the second drain extraction electrode.
  • the first and second conductors are part of the first and second storage capacitor lines, respectively, and each storage capacitor line can be individually controlled in potential. It is preferable that the potentials of the first and second pixel electrodes are individually controlled by this potential control.
  • Each pixel region includes a first pixel electrode connected to the drain electrode of the first transistor, and a second pixel electrode connected to the drain electrode of the second transistor.
  • the second conductor and the second conductor are part of the first and second storage capacitor lines, respectively, and the potential of each of the storage capacitor lines can be individually controlled. By this potential control, the first and second conductors can be controlled.
  • a configuration in which the potential of the pixel electrode is individually controlled is preferable.
  • the potentials of the first and second pixel electrodes can be individually controlled by individually controlling the potential of each storage capacitor wiring, and two regions having different luminance are formed in one pixel region.
  • so-called multi-pixel driving is performed.
  • the capacitance values of the first and second capacitors are in the substrate. Therefore, display quality can be improved in a display device that performs multi-pixel driving.
  • the potential of each storage capacitor line may be controlled so that the potential rises or falls after each transistor is turned off and the state continues until the transistor is turned off in the next frame.
  • the first storage capacitor wiring force is controlled so that the potential rises after each transistor is turned off and the state continues until each transistor is turned off in the next frame.
  • the potential of the storage capacitor wiring is controlled so that the potential decreases after each of the transistors is turned off and the state continues until each of the transistors is turned off in the next frame, or the first storage capacitor wiring
  • the potential is controlled after each transistor is turned off, and the potential is controlled so that the state continues until the transistor is turned off in the next frame.
  • the potential is controlled after the transistor is turned off, and the potential is controlled so that the state continues until the transistor is turned off in the next frame.
  • the influence of the rounding of the potential waveform of each storage capacitor wiring on the effective potential of the drain electrode is reduced, which is effective in reducing luminance unevenness.
  • the horizontal period may deviate from the decrease in potential and the increase in potential of the second storage capacitor wiring.
  • a first interlayer insulating film that covers the channel portion of each transistor directly or via a semiconductor layer is provided on the first and second thin film portions, respectively.
  • the first and second capacitor electrodes may be formed.
  • the gate insulating film is composed of a plurality of gate insulating layers, and the first and second thin film portions have one or more gate insulating layers, and the other portions have the same. More gate insulating layers may be provided.
  • an SOG film having a spin-on glass (SOG) material force is formed as the lowermost gate insulating layer in the other portion, while the SOG film is not formed in the first and second thin film portions. It may be a configuration.
  • the gate insulating layer includes the first and second transistors.
  • a thin film portion with a small thickness may also be provided in a region overlapping with the semiconductor layer included in the transistor.
  • the insulating film includes an insulating layer made of SO G (spin-on-glass) material except for the portion where the film thickness is small, while the SOG is formed in the portion where the film thickness is small.
  • SO G spin-on-glass
  • the insulating film is a gate insulating film covering the gate electrode of the transistor, the conductor is a storage capacitor wiring, and the capacitor electrode is connected to the drain electrode of the transistor.
  • the pixel electrode or the drain extraction electrode extracted from the transistor drain electrode can be used.
  • a display device of the present invention includes the above active matrix substrate.
  • a television receiver of the present invention includes the display device and a tuner unit that receives a television broadcast.
  • the capacitance value of the capacitor (there is a storage capacitor or a capacitor for controlling the potential of the pixel electrode! / Is a capacitor provided as a shared capacitor thereof) is the substrate.
  • the display quality of the display device using the active matrix substrate can be improved.
  • FIG. 1 is a plan view showing a configuration of an active matrix substrate according to a first embodiment.
  • FIG. 2 is a cross-sectional view showing a cross section of the active matrix substrate according to the first embodiment.
  • FIG. 3 is a plan view showing the configuration of the active matrix substrate according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a cross section of the active matrix substrate according to the first embodiment.
  • FIG. 5 is a plan view showing a configuration of an active matrix substrate according to a second embodiment.
  • FIG. 6 is a cross-sectional view showing a cross section of an active matrix substrate according to a second embodiment.
  • FIG. 7 is a sectional view showing a section of an active matrix substrate according to a second embodiment.
  • FIG. 8 is a plan view showing a configuration of an active matrix substrate according to a second embodiment.
  • FIG. 9 is a plan view showing the configuration of the active matrix substrate according to the first embodiment.
  • FIG. 10 is a plan view showing a configuration of an active matrix substrate according to the second embodiment.
  • FIG. 11 is a cross-sectional view showing a configuration of a liquid crystal panel according to the present embodiment.
  • FIG. 12 is a block diagram showing a control configuration of the liquid crystal panel according to the present embodiment.
  • FIG. 13 is a block diagram showing a configuration of a television receiver according to the present embodiment.
  • FIG. 14 is a perspective view showing a configuration of a television receiver according to the present embodiment.
  • FIG. 15 is a block diagram showing a control configuration of the liquid crystal display device according to the present embodiment.
  • FIG. 16 is an equivalent circuit diagram of the present active matrix substrate.
  • FIG. 17 is a timing chart showing a driving method of the present liquid crystal display device.
  • FIG. 18 is a timing chart showing another driving method of the present liquid crystal display device.
  • FIG. 19 is a plan view showing another configuration of the active matrix substrate according to the first embodiment.
  • FIG. 20 is a plan view showing another configuration of the active matrix substrate according to the first embodiment.
  • FIG. 21 is a cross-sectional view taken along B1-B2 shown in FIG.
  • FIG. 22 is a plan view showing the configuration of the active matrix substrate according to the third embodiment.
  • FIG. 23 is a cross-sectional view taken along line A1-A2 shown in FIG.
  • FIG. 24 is a plan view showing another configuration of the active matrix substrate according to Embodiment 3.
  • FIG. 25 is a graph showing the result of simulating the change in the storage capacitor due to the line width deviation of the storage capacitor wiring in this configuration and the comparison configuration.
  • FIG. 26 is a graph showing the result of simulating the fluctuation of the effective potential due to the line width deviation of the storage capacitor wiring in this configuration and the comparison configuration.
  • FIG. 27 is a graph showing how the effective potential changes when the thickness of the first gate layer (SOG film) is changed in the simulation according to the present configuration.
  • FIG. 28 is a graph showing how the luminance difference change amount changes when the thickness of the first gate layer (SOG film) is changed in the simulation according to the present configuration.
  • FIG. 29 is a timing chart showing another driving method of the present liquid crystal display device.
  • FIG. 30 is a plan view showing a configuration of a conventional active matrix substrate.
  • FIG. 31 (a) is a plan view showing a configuration of a conventional active matrix substrate.
  • FIG. 31 (b) is a cross-sectional view of the active matrix substrate shown in FIG. 31 (a).
  • Embodiment 1 of the present invention with reference to FIGS. 1 to 4 and FIG.
  • FIG. 1 is a plan view showing a schematic configuration of the active matrix substrate according to the present embodiment.
  • this active matrix substrate is for multi-pixel driving, and includes a first TFT (thin film transistor) 12a, a second TFT 12b, a first pixel electrode 17a, It has two pixel electrodes 17b, a first contact hole l la, and a second contact hole 1 lb.
  • TFT thin film transistor
  • the present active matrix substrate is provided with scanning signal lines 16 formed in the left-right direction in the figure so as to be orthogonal to each other and data signal lines 15 formed in the up-down direction in the figure.
  • the first pixel electrode 17a is provided in the upper half and the second pixel electrode 17b is provided in the lower half, and the scanning signal line 16 crosses the central portion.
  • the scanning signal line 16 includes a first pixel electrode 17a (in FIG. 1, the lower part of the first pixel electrode 17a) and a second pixel electrode 17b (in FIG. 1, the second pixel electrode 17b). Superimpose on top) .
  • the data signal line 15 is formed so as to overlap with the left edge of the first and second pixel electrodes (17a. 17b). In the vicinity of the intersection of the data signal line 15 and the scanning signal line 16, first and second TFTs 12a '12b are formed.
  • the first TFT 12a includes a source electrode 9 and a first drain electrode 8a, and the gate electrode is a part of the scanning signal line 16.
  • the first TFT 12b includes a source electrode 9 and a second drain electrode 8b, and the gate electrode is a part of the scanning signal line 16.
  • the first and second TFTs 12a ′ 12b share the source electrode and the gate electrode.
  • the source electrode 9 is connected to the data signal line 15, and the first drain electrode 8a is connected to the pixel electrode 17a through the contact hole 11a.
  • the second drain electrode 8b is connected to the second pixel electrode 17b through the contact hole 11b.
  • the first and second pixel electrodes 17a 'and 17b are transparent electrodes such as ITO, and transmit light (backlight light) from below the active matrix substrate.
  • the present active matrix substrate includes first and second storage capacitor wirings 52a ′ 52b formed on the substrate surface and running in the left-right direction in the drawing.
  • the first storage capacitor line 52a overlaps with the first pixel electrode 17a (in FIG. 1, the upper part of the first pixel electrode 17a), and the second storage capacitor line 52b is connected to the first pixel electrode 17a. It overlaps with the electrode 17b (in FIG. 1, the lower part of the second pixel electrode 17b).
  • the first pixel electrode 17a functions as one electrode of the capacitor C1
  • the first storage capacitor line 52a functions as the other electrode of the capacitor C1.
  • the second pixel electrode 17b functions as one electrode of the capacitor C2
  • the second storage capacitor wiring 52b functions as the other electrode of the capacitor C2.
  • Each of these capacitors C1'C2 has a function as a storage capacitor and a capacitor for controlling the pixel electrode potential.
  • the storage capacitor is an auxiliary capacitor that holds the potential written to each pixel electrode (17a'17b) until the next data signal is input to each pixel electrode (17a'17b). is there.
  • the active matrix substrate is provided with a gate insulating film that covers the scanning signal line (gate electrode of each transistor) and the storage capacitor wiring, the gate insulating film overlaps with the first storage capacitor wiring 52a.
  • the first conductor upper region 38a and the second conductor upper region 38b overlapping the second storage capacitor wiring 52b are provided.
  • the first thin film portion 31a having a thickness smaller than that of the surroundings is formed in the first conductor upper region 38a of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers, and the first thin film portion 31a is formed by partially removing or thinning at least one of them. More specifically, the first thin film portion 31a has a rectangular shape with the left-right direction as the longitudinal direction, and the first conductor upper region 38a is formed in a region overlapping the first pixel electrode 17a. Yes. That is, the entire first thin film portion 31a overlaps with the first pixel electrode 17a. Further, the second thin film portion 31b having a small thickness is formed in the second conductor upper region 38b of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers, and the second thin film portion 31b is formed by partially removing or thinning at least one of them. More specifically, the second thin film portion 31b has a rectangular shape whose longitudinal direction is the scanning signal line direction, and the second conductor upper region 38b is formed in a region overlapping the second pixel electrode 17b. Is done. That is, the entire second thin film portion 3 lb overlaps with the second pixel electrode 17b.
  • the thin film portion 31t (first or The same structure as that of the second thin film portion is provided.
  • FIG. 2 is a cross-sectional view taken along the line Al—A2 shown in FIG.
  • the first storage capacitor wiring 52a is formed on the glass substrate 20, and the gate insulating film 40 (covering the scanning signal line 16) is formed on the glass substrate surface and the first storage capacitor. It covers the wiring 52a.
  • the film 25 and the first pixel electrode 17a are formed in this order.
  • the gate insulating film includes a first gate insulating layer 21 having a SOG material force and a second gate insulating layer 22 made of SiNx. A part of the first conductor upper region 38a is formed by the first gate insulating layer 21.
  • the first thin film portion 31a is removed.
  • a first pixel electrode 17a is formed on the first thin film portion 31a via a first interlayer insulating film 25.
  • the capacitance value of the capacitor C 1 can be determined predominantly by the overlapping portion 88a of the first storage capacitor wiring 52a and the first thin film portion 31a.
  • a part of the gate insulating film located between the second storage capacitor wiring 52b and the second pixel electrode 17b is thinly formed (the second thin film portion 31b is formed).
  • the capacitance value of the capacitor C2 can be determined predominantly by the overlapping portion of the second storage capacitor line 52b and the second thin film portion 3 lb.
  • the first storage capacitor wiring 52a is connected to the first thin film portion 31a. In contrast, it has a gap margin. Therefore, even if the line width of the first storage capacitor line 52a fluctuates or the alignment is shifted, the capacitance value of the capacitor C1 hardly changes as long as the edge does not reach the first thin film portion 31a.
  • the first thin film portion 31a is provided in a region where the gate insulating film overlaps the first pixel electrode 17a (that is, the entire first thin film portion 31a is the first pixel electrode 17a). Therefore, the first pixel electrode 17a has a deviation margin with respect to the first thin film portion 31a. Therefore, even if the formation width of the first pixel electrode 17a varies or the alignment shifts, the capacitance C1 hardly changes as long as the edge does not reach the first thin film portion 31a.
  • the capacitance value of the capacitor C1, and thus the potential control amount of the first pixel electrode 17a can be suppressed from varying within the substrate, and the display device using the present active matrix substrate
  • the display quality can be improved.
  • the exposure amount is determined in each exposure process during active matrix substrate manufacturing.
  • the second storage capacitor wiring 52b is connected to the second thin film portion 31b. You will have Zlemargin. Therefore, even if the line width of the second storage capacitor wiring 52b fluctuates or the alignment is shifted, the capacitance value of the capacitor C2 is almost as long as the edge does not reach the second thin film portion 31b. It will not change.
  • the second thin film portion 3lb is also provided in the region where the gate insulating film overlaps with the second pixel electrode 17b, the second pixel electrode 17b is The second thin film portion 31b has a deviation margin. Therefore, even if the formation width of the second pixel electrode 17b fluctuates or the alignment shifts, the capacitance C2 hardly changes as long as the edge does not extend from the second thin film portion 31b! ,.
  • the capacitance value of the capacitor C2 and thus the potential control amount of the second pixel electrode 17b can be suppressed from varying in the substrate, and the present active matrix substrate is used.
  • the display quality can be improved. That is, according to the present embodiment, since the capacitance value of the capacitor C2 can be effectively suppressed from varying within the substrate, each exposure is performed when a predetermined halftone is displayed on a display device that performs multi-pixel driving with Cs control. It is possible to eliminate the above-mentioned problem that a difference in brightness occurs in each display area corresponding to processing.
  • Each of the storage capacitor wirings 52a '52b and the scanning signal line 16 is made of, for example, a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals. It can be a single layer film or a laminated film.
  • the film thickness of the storage capacitor line and the scanning signal line (gate electrode) should be, for example, about 100 nm to 300 nm (1000 A to 3000 A)! ,.
  • an insulating material for example, a material containing an organic substance
  • a spin-on glass (SOG) material can be used.
  • the SOG material is a material that can form a glass film (silica film) by a coating method such as spin coating.
  • SOG materials for example, a spin-on glass material containing an organic component (so-called organic SOG material) can be preferably used.
  • organic SOG material in particular, an SOG material having a Si—O—C bond as a skeleton or an SOG material having a Si—C bond as a skeleton can be suitably used.
  • Organic SOG material is a material that can easily form a thick film with a low relative dielectric constant. For this reason, by using the organic SOG material, it is easy to reduce the relative dielectric constant of the first gate insulating layer 21 and to form the first gate insulating layer 21 thick and to make the first gate insulating layer 21 flat. In the present embodiment, the thickness of the first gate insulating layer 21 is about 1.5 m to 2. O / zm.
  • materials containing organic substances include acrylic resin materials, epoxy resin, polyimide resin, polyurethane resin, polysiloxane resin, and novolac resin.
  • Examples of the SOG material having a Si-O-C bond include the materials disclosed in JP-A-2001-98224 and JP-A-6-240455, and IDW'03 proceedings. DD1100 manufactured by Toray 'Dow Cowing' Silicone Co., Ltd. disclosed on page 617 can be mentioned. Examples of the SOG material having a Si—C bond as a skeleton include materials disclosed in JP-A-10-102003.
  • an organic SOG material containing a silica filler can be used for the first gate insulating layer 21.
  • the silica filler is dispersed in the base material formed from the organic SOG material. In this way, even when the substrate 20 is enlarged, the first gate insulating layer 21 can be formed without generating cracks.
  • the particle size of the silica filler is, for example, 10 nm to 30 nm, and the mixing ratio is 20% by volume to 80% by volume.
  • an organic SOG material containing silica filler for example, LNT-025 manufactured by Catalytic Engineering Co., Ltd. can be used!
  • the second gate insulating layer 22 is an insulating film formed on the first gate insulating layer 21.
  • the second gate insulating layer 22 is a film having a silicon nitride (SiNx) force, and the thickness of the silicon nitride film is about 300 nm to 500 nm (3000 A to 5000 A)! .
  • the data signal line 15, the source electrode 9, and the drain electrode 8 are, for example, titanium. , Chromium, aluminum, molybdenum, tantalum, tungsten, copper and the like, or a single layer film or a laminated film having an alloy strength of these metals. These film thicknesses should be on the order of ⁇ m to 300 nm (1000 A to 3000 A)! ⁇ .
  • the first interlayer insulating film 25 (channel protective film), an inorganic insulating film such as silicon nitride or silicon oxide, or a laminated film thereof is used.
  • silicon nitride having a thickness of about 200 ⁇ m to 500 nm (2000 A to 5000 A) is used! /
  • the first and second pixel electrodes 17a '17b formed on the first interlayer insulating film 25 are made of a transparent conductive film such as cocoon, cocoon, zinc oxide, or tin oxide.
  • the film thickness is about 100 nm to 200 nm (1000 A to 2000 A).
  • a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals is formed on the transparent insulating substrate 20 by a method such as sputtering. Then, by patterning this metal film or alloy film into a necessary shape by a photoetching method or the like, the storage capacitor wiring 52a and the scanning signal line (gate electrode of each TFT) are formed.
  • an SOG material or the like is applied so as to cover the storage capacitor wiring 52a and the scanning signal line (gate electrode) by using a spin coating method.
  • the first gate insulating layer 21 (flattening film) is formed.
  • exposure is performed using a photomask, and then development is performed.
  • the first gate insulating layer 21 is removed by performing dry etching. Dry etching can be performed using, for example, a mixed gas of hydrogen tetrafluoride (CF 3) and oxygen (O 2).
  • the first gate insulating layer removal part By adjusting the mixing ratio of hydrogen (CF) and oxygen (O), the first gate insulating layer removal part
  • the vicinity of the edge can be a forward tapered shape.
  • the thin film portion 31a of FIG. 2 can be formed.
  • the first thin film portion 31a is provided in the first conductor upper region 38a (of the gate insulating film 40).
  • the characteristics of the first and second TFTs 12a '12b are improved.
  • a thin film portion 3 It is also provided in the channel under region of each TFT.
  • a data signal line, a source electrode, and a drain electrode are formed. These can all be formed by the same process. Specifically, a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals is formed by a sputtering method or the like, and the metal film or alloy film is formed by a photoetching method or the like. And pattern it to the required shape.
  • a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals is formed by a sputtering method or the like, and the metal film or alloy film is formed by a photoetching method or the like. And pattern it to the required shape.
  • a data signal line, a source electrode, and a drain electrode are provided for a high resistance semiconductor layer (i layer) such as an amorphous silicon film and a low resistance semiconductor layer (n + layer) such as an n + amorphous silicon film.
  • i layer high resistance semiconductor layer
  • n + layer low resistance semiconductor layer
  • Channel etching is performed by dry etching using the pattern as a mask. This process optimizes the thickness of the i layer and forms the first and second TFTs 12a '12b (see Fig. 1). That is, the semiconductor layer is removed by etching without being covered with the data signal line, the source electrode, and the drain electrode, and the i layer thickness required for the capability of each TFT is left.
  • a first interlayer insulating film 25 for protecting the TFT channel (covering the channel) is formed.
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed by a plasma CVD method or the like.
  • the contact hole l la 'l ib (see FIG. 1) can be formed, for example, by patterning and etching a photosensitive resist by photolithography (exposure and development).
  • a transparent conductive film such as ITO, cocoon, zinc oxide, tin oxide or the like is formed on the first interlayer insulating film 25 by a method such as a sputtering method, and this is formed by a photoetching method or the like.
  • the first pixel electrode 17a can be formed by patterning in a necessary shape by the method. Thereby, the present active matrix substrate is manufactured.
  • a part of the first thin film part 41a overlaps the first pixel electrode 17a, and a part of the second thin film part 41b Overlaps with the second pixel electrode 17b It can also be set as a tatami mat. Other configurations are the same as in Figs.
  • the first storage capacitor wiring 52a has a deviation margin with respect to the first thin film portion 41a. Therefore, even if the line width of the first storage capacitor wiring 52a fluctuates or the alignment is shifted, the first pixel electrode 17a and the first Capacitance value of Cx (Retention Capacitance) Cx formed between 1 Retention Capacitance Wiring 52a hardly changes.
  • the first gate insulating layer 21 has a relative dielectric constant of 3.5, the first gate insulating film 22 (silicon nitride) and the first (1)
  • the relative dielectric constant of the interlayer insulating film 25 is 7.0, the thickness of the first gate insulating film 21 is 1.2 / ⁇ ⁇ , the thickness of the second gate insulating film 22 is 400 nm, It is assumed that the interlayer insulating film 25 has a thickness of 250 nm.
  • FIG. 27 shows the effect of changing the film thickness (SOG film thickness) of the first gate insulating layer 21 with respect to the graph C in FIG. 26 (graph C has a film thickness of 1.2 / zm). It is a graph showing what happens to potential fluctuations.
  • the film thickness of the first gate insulating layer 21 is 1.0 m
  • the change in effective potential is 1.0 mV (the threshold of the visible luminance difference). If the line width deviation is 2 m (1 ⁇ m on one side and 2 m on both sides), it can be seen that the thickness of the first gate insulating layer 21 is 1.0 m or more.
  • FIG. 28 is a graph showing the relationship between the film thickness (SOG film thickness) of the first gate insulating layer 21 and the amount of change in luminance difference. From the figure, it can be seen that if the thickness of the first gate insulating layer 21 is 5. O / zm or more, the amount of change in brightness difference is almost zero. Since the first gate insulating layer 21 (SOG film) is formed by spin coating, there is a possibility that the film thickness will not be uniform if the film thickness is too large. Therefore, it is preferable that the thickness of the first gate insulating layer 21 be 4. O / zm or less.
  • the active matrix substrate can also be configured as shown in FIG.
  • the active matrix substrate shown in FIG. 9 includes a TFT 12, a pixel electrode 17, and a contact hole 11 in one pixel region 70.
  • This active matrix substrate includes scanning signal lines 76 formed in the left-right direction in the figure so as to be orthogonal to each other and data signal lines 15 formed in the up-down direction in the figure.
  • the TFT 12 includes a source electrode 9 and a drain electrode 8, and the gate electrode 6 is drawn from the scanning signal line 76.
  • the source electrode 9 is connected to the data signal line 15, and the drain electrode 8 is connected to the pixel electrode 17 through the contact hole 11.
  • the pixel electrode 17 is a transparent electrode such as ITO, and transmits light (backlight light) from below the active matrix substrate.
  • a storage capacitor wiring 52 that runs in the direction of the scanning signal line 76 in the center of the pixel region is formed.
  • the pixel electrode 17 functions as one electrode of the capacitor C, and the storage capacitor wiring 52 is connected to the capacitor C. It functions as the other electrode of c.
  • This capacity C has a function as a holding capacity.
  • the data (signal potential) force from the data signal line 15 is applied to the pixel electrode 17 via the source electrode 9 and the drain electrode 8 of the TFT 12.
  • this active matrix substrate is provided with a gate insulating film that covers the scanning signal lines (gate electrodes of the respective transistors) and the storage capacitor wiring, the gate insulating film is formed in the pixel region 70 in the storage capacitor wiring. Thus, it has a conductor upper region 38 overlapping with 52.
  • the thin film portion 31 having a small thickness is formed in the conductor upper region 38 of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers, and the thin film portion 31 is formed by partially removing or thinning at least one of them. More specifically, the thin film portion 31 has a rectangular shape with the left-right direction as the longitudinal direction, and is locally formed in the central portion of the conductor upper region 38.
  • the storage capacitor wiring 52 since the thin film portion 31 is provided in the conductor upper region 38 in the gate insulating film, the storage capacitor wiring 52 has a deviation margin with respect to the thin film portion 31. . Therefore, even if the line width of the storage capacitor wiring 52 changes or the alignment is shifted, the capacitance value of the capacitor C hardly changes as long as the edge does not reach the thin film portion 31.
  • the thin film portion 31 is provided in a region where the gate insulating film overlaps the pixel electrode 17 (that is, the entire thin film portion 31 overlaps the pixel electrode 17), the pixel electrode 17
  • the thin film portion 31 has a deviation margin. Therefore, even if the formation width of the pixel electrode 17 fluctuates or the alignment is shifted, the edge C extends to the thin film portion 31 and the capacitance C hardly changes if it falls within the range!
  • the active matrix substrate may be configured as shown in FIG. As shown in FIG. 19, the active matrix substrate has a TFT 412, a pixel electrode 417 (capacitance electrode), and a storage capacitor wiring 452 (conductor) in one pixel region in the horizontal direction in the figure so as to be orthogonal to each other.
  • the scanning signal line 416 is formed, and the data signal line 415 is formed in the vertical direction in the figure.
  • the storage capacitor wiring 452 is formed in an H shape so as to overlap an edge E1 along the data signal line 415 and an edge E2 opposite to the edge E1 of the pixel electrode 417. to this Accordingly, the storage capacitor C is formed in a portion where the pixel electrode 417 and the storage capacitor wiring 452 overlap. Although not shown, a gate insulating film is formed on the storage capacitor wiring 452 so as to cover it.
  • a thin film portion 431 with a small film thickness is formed in a region of the gate insulating film located on the conductor.
  • the thin film portion 431 is formed in an H shape, and the whole overlaps with the storage capacitor wiring 452, and a part thereof overlaps with the pixel electrode 417.
  • the storage capacitor C is dominantly determined by the overlapping portion of the pixel electrode 417, the storage capacitor wiring 452, and the thin film portion 431.
  • the storage capacitor wiring 452 has a deviation margin with respect to the thin film portion 431. . Therefore, even if the line width of the storage capacitor wiring 452 fluctuates or the alignment is shifted, the edge does not reach the thin film portion 431. .
  • the thin film portion 431 is formed so that the entire thin film portion 431 overlaps with the storage capacitor wiring 452 and the edges ⁇ 1 and ⁇ 2 of the pixel electrode 417.
  • the area of the overlapping portion of the pixel electrode 417 and the thin film portion 431 is compensated for the deviation, and the capacitance value of the storage capacitor C is difficult to change.
  • the storage capacitor wiring 452 is formed so as to overlap the edges ⁇ 1 and ⁇ 2 of the pixel electrode 417 as described above, the parasitic capacitance between the pixel electrode and the data signal line can be reduced by the electric field shielding effect. You can also.
  • the active matrix substrate may be configured as shown in FIG. FIG. 21 is a cross-sectional view taken along Bl-— 2 in FIG. As shown in FIG. 20, the active matrix substrate has a TFT 312, a pixel electrode 317 (capacitance electrode), and a storage capacitor wiring 352 (conductor) in one pixel area so that they are orthogonal to each other in the horizontal direction in the figure. And a data signal line 315 formed in the vertical direction in the figure.
  • the storage capacitor wiring 352 is formed in an annular shape so as to overlap with the peripheral end (edge) of the pixel electrode 317. As a result, the storage capacitor C is formed in the portion where the pixel electrode 317 and the storage capacitor wiring 352 overlap.
  • the storage capacitor wiring 352 is formed on the substrate 20, and the gate insulating film 340 is formed so as to cover the storage capacitor wiring 352.
  • a pixel electrode 317 is formed on the insulating film 340. Therefore, the gate insulating film 340 has a conductor upper region 338 overlapping with the storage capacitor wiring 352 in each pixel region.
  • a thin film portion 331 having a small film thickness is formed in the conductor upper region 338 of the gate insulating film.
  • the thin film portion 331 is formed in an annular shape, and the entire thin film portion 331 overlaps with the storage capacitor wiring 352, and a part thereof overlaps with the pixel electrode 317.
  • the storage capacitor C can be dominantly determined by the overlapping portion 388 of the pixel electrode 317, the storage capacitor wiring 352, and the thin film portion 331.
  • the storage capacitor wiring 352 since the entire thin film portion 331 is provided in the region on the conductor in the gate insulating film, the storage capacitor wiring 352 has a deviation margin with respect to the thin film portion 331. That's it. Therefore, even if the line width of the storage capacitor wiring 352 fluctuates or the alignment is shifted, the capacitance value of the storage capacitor C hardly changes as long as the edge does not reach the thin film portion 331.
  • the pixel electrode 317 has The area of the overlapping portion of the pixel electrode 317 and the thin film portion 331 is compensated for the deviation, and the capacitance value of the storage capacitor C is difficult to change.
  • the storage capacitor wiring 352 is formed so as to overlap the edge along the data signal line 315 and the edge opposite to the edge of the pixel electrode 317, so that the pixel electrode and the pixel electrode are separated by the electric field shielding effect. The parasitic capacitance between the data signal lines can be reduced.
  • FIG. 5 is a plan view showing a schematic configuration of the active matrix substrate according to the present embodiment.
  • this active matrix substrate is for multi-pixel driving, and includes a first TFT (thin film transistor) 112a, a second TFT 112b, First pixel electrode 117a, second pixel electrode 117b, first drain lead electrode 107a, first drain lead electrode 107b, first drain lead wire 147a, first drain lead wire 147b, first Contact hole 11 la and a second contact hole 11 lb.
  • TFT thin film transistor
  • the present active matrix substrate is provided with scanning signal lines 116 formed in the left-right direction in the figure so as to be orthogonal to each other and data signal lines 115 formed in the up-down direction in the figure.
  • the first pixel electrode 117a is provided in the upper half and the second pixel electrode 117b is provided in the lower half, and the scanning signal line 116 crosses the center.
  • the scanning signal line 116 includes a first pixel electrode 117a (in FIG. 5, the lower part of the first pixel electrode 117a) and a second pixel electrode 117b (in FIG. 5 !, for example, the second pixel electrode 117b).
  • the data signal line 115 is formed so as to overlap with the left edge of the first and second pixel electrodes (117a ′ 1 17b). Near the intersection of the data signal line 115 and the scanning signal line 116, first and second TFTs 112a ′ 112b are formed.
  • the first TFT 112a includes a source electrode 109 and a first drain electrode 108a, and the gate electrode is a part of the scanning signal line 116.
  • the first TFT 112b includes a source electrode 109 and a second drain electrode 108b, and the gate electrode is a part of the scanning signal line 116.
  • the first and second TFTs 112a ′ 112b share the source electrode and the gate electrode.
  • the source electrode 109 is connected to the data signal line 115, and the first drain electrode 108a is connected to the pixel electrode 117a via the drain lead wiring 147a, the first drain lead electrode 107a, and the contact hole 111a. Is done.
  • the second drain electrode 108b is connected to the second pixel electrode 117b via the second drain lead wiring 147b, the second drain lead electrode 107b, and the contact hole 11 lb.
  • the first and second pixel electrodes 117a ′ and 117b are transparent electrodes such as ITO, and transmit light (backlight light) from below the active matrix substrate.
  • the present active matrix substrate includes first and second storage capacitor wirings 152a ′ 152b formed on the substrate surface and running in the left-right direction in the drawing.
  • the first storage capacitor line 152a overlaps with the first drain extraction electrode 107a
  • the second storage capacitor line 152b It overlaps with the extraction electrode 107b.
  • the first drain lead electrode 107a functions as one electrode of the capacitor C3, and the first storage capacitor wire 152a functions as the other electrode of the capacitor C3.
  • the second drain lead electrode 107b functions as one electrode of the capacitor C4, and the second storage capacitor wiring 152b functions as the other electrode of the capacitor C4.
  • Each of these capacitors C3′C4 also has a function as a storage capacitor and a capacitor for controlling the pixel electrode potential.
  • the data (signal potential) force from the data signal line 115 passes through the common source electrode 109 of each TFT (112a '112b) and the first and second drain electrodes 108a' 1 08b.
  • the force applied to the first and second pixel electrodes 117a ′ and 117b, respectively, is applied to the first and second storage capacitor wirings 152a ′ and 152b.
  • Each of the pixel electrodes 117a ′ and 117b is controlled to have a different potential (detailed later). Thereby, a bright region and a dark region can be formed in one pixel 110, and a halftone can be expressed by area gradation.
  • the storage capacitor is an auxiliary capacitor that holds the potential written to each pixel electrode (117a ⁇ 117b) until the next data signal is input to each pixel electrode (117a • 117b). It is.
  • the gate insulating film is the first storage capacitor wiring in the pixel region 110.
  • the first conductor upper region overlapping with 152a and the second conductor upper region overlapping with the second storage capacitor wiring 152b are provided.
  • the first thin film portion 131a having a small film thickness is formed in the first conductor upper region of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers, and the first thin film portion 131a is formed by partially removing or thinning at least one of them. More specifically, the first thin film portion 131a has a rectangular shape whose longitudinal direction is the left-right direction, and the first conductor upper region is formed in a region overlapping with the first pixel electrode 117a. Yes.
  • the second thin film portion 131b having a small thickness is formed in the region on the second conductor of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers.
  • the second thin film portion 1S is removed by partially removing or thinning at least one of them. 31b is formed. More specifically, the second thin film portion 131b has a rectangular shape with the scanning signal line direction as the longitudinal direction, and the second conductor upper region is formed in a region overlapping the second pixel electrode 117b.
  • the thin film portion 131t (first or first) 2 is provided in order to improve the characteristics of the first and second TFTs 112a '112b.
  • FIG. 6 is a cross-sectional view taken along line A1-A2 shown in FIG.
  • the first storage capacitor wiring 152a is formed on the glass substrate 120, and the gate insulating film 140 (covering the scanning signal line 116) is formed on the glass substrate surface and the first storage capacitor. It covers the wiring 152a.
  • a first drain lead electrode 107a is formed on the gate insulating film 140.
  • a first interlayer insulating film 125 is formed so as to cover a part of the first drain lead electrode 107a and the channel portions of the first and second TFTs 112a ′ 112b.
  • a first pixel electrode 117a is formed on the first interlayer insulating film 125 via a second interlayer insulating film 126. Note that the first and second interlayer insulating films 125 and 126 are removed in the contact hole 111a, and the first drain extraction electrode 107a and the pixel electrode 117a are in contact with each other in the hole.
  • the first interlayer insulating film 125 an inorganic insulating film such as silicon nitride or silicon oxide, or a laminated film thereof is used. In this embodiment, 200 ⁇ ! Silicon nitride having a thickness of about 500 nm (200 00 A to 5000 A) is used.
  • the second interlayer insulating film 126 may be a resin film such as a photosensitive acrylic resin or an SOG film. In this embodiment, a photosensitive acrylic resin film having a thickness of about 2000 nm to 4000 nm (20000 A to 40000 A) is used.
  • the gate insulating film 140 includes a first gate insulating layer 121 made of SOG material and a second gate insulating layer 122 made of SiNx, but a part of the first conductor upper region 138a is a part of the first gate.
  • the insulating layer 121 is removed to form the first thin film portion 131a.
  • a first drain extraction electrode 107a is formed on the first thin film portion 131a, and a first pixel electrode 117a is formed on the first drain extraction electrode 107a.
  • the capacitance value of the capacitor C3 is set to the first storage capacitor wiring 152a and the first electrode It can be determined predominantly by the overlapping portion 188a of the thin film portion 131a.
  • a part of the gate insulating film positioned between the second storage capacitor wiring 152b and the second drain extraction electrode 107b is thinly formed (the second thin film portion 131b is formed).
  • the capacitance value of the capacitor C4 can be dominantly determined by the overlapping portion of the second storage capacitor wiring 152b and the second thin film portion 13 lb.
  • the first storage capacitor wiring 152a is provided in the first thin film portion There will be a gap margin for 131a. Therefore, even if the line width of the first storage capacitor wiring 152a fluctuates or the alignment is shifted, the edge of the first storage capacitor wiring 152a does not extend from the first thin film portion 131a. It will not change!
  • the first thin film portion 131a is provided in a region where the gate insulating film 140 overlaps with the first drain extraction electrode 107a (that is, the entire first thin film portion 131a is the first drain portion). Therefore, the first drain extraction electrode 107a has a deviation margin with respect to the first thin film portion 131a. Therefore, even if the formation width of the first drain lead electrode 107a varies or the alignment shifts, the capacitance C3 hardly changes as long as the edge does not reach the first thin film portion 131a.
  • the capacitance value of the capacitor C3 and, in turn, the potential control amount of the first pixel electrode 117a can be suppressed from varying within the substrate, and the display using the present active matrix substrate can be suppressed.
  • the display quality can be improved. In other words, when a predetermined halftone is displayed on a display device that performs multi-pixel driving by Cs control (control by holding capacitor wiring), the exposure amount changes in each exposure process during the production of an active matrix substrate.
  • the capacitance value of the capacitance formed by the storage capacitor wiring and the drain lead electrode varies within the substrate due to the variation in the line width or the alignment of the substrate.) For each exposure area (display area) corresponding to each exposure process, according to the present embodiment, the capacitance value of the capacitor C3 varies within the substrate. Can be effectively suppressed, so that the above problem can be solved.
  • the capacitance value of the capacitor C4 can be prevented from varying in the substrate, and the present active matrix substrate can be suppressed.
  • the display quality of the display device using can be improved.
  • the capacitance value of the capacitor C4 can be effectively suppressed from varying within the substrate, a predetermined halftone is displayed on a display device that performs multi-pixel driving by Cs control. And the above-mentioned problem that a difference in brightness occurs in each display area corresponding to each exposure process can be solved.
  • the active matrix substrate according to the present embodiment has a semiconductor layer 124 between the first drain extraction electrode 107a and the gate insulating film 140 (second gate insulating layer 122). It may be provided. This can prevent the first drain extraction electrode 107a and the storage capacitor wiring 152a from being short-circuited even if a pinhole is formed in the second gate insulating layer 122 constituting the thin film portion 131a.
  • the active matrix substrate according to the present embodiment includes a contact hole 11 la connecting the first drain electrode 108a and the first pixel electrode 117a, and the first pixel.
  • the first drain lead wiring 147a in FIG. 5 can be omitted. In this way, the opening ratio can be improved by the amount that the first drain lead wiring is not formed.
  • the active matrix substrate according to the present embodiment can also be configured as shown in FIG.
  • the active matrix substrate shown in FIG. 10 includes a TFT 112, a pixel electrode 117, a drain extraction electrode 107, and a contact hole 111 in one pixel region 170.
  • the active matrix substrate includes a scanning signal line 176 formed in the horizontal direction in the figure so as to be orthogonal to each other, a data signal line 115 formed in the vertical direction in the figure, and the center of the pixel region 170 in the horizontal direction in the figure. And a storage capacitor wiring 152 crossing in the direction.
  • the TFT 112 includes a source electrode 109 and a drain electrode 108, and the gate electrode 106 is drawn from the scanning signal line 176.
  • the source electrode 109 is connected to the data signal line 115, and the drain electrode 108 is connected to the pixel electrode 117 through the contact hole 111.
  • Picture The elementary electrode 117 is a transparent electrode such as ITO, and transmits light (backlight light) from the lower force of the active matrix substrate.
  • the storage capacitor wiring 152 overlaps with the drain extraction electrode 107.
  • the drain extraction electrode 107 functions as one electrode of the capacitor c
  • the storage capacitor wiring 152 functions as the other electrode of the capacitor c.
  • This capacity c has a function as a holding capacity.
  • the signal is supplied to the pixel electrode 117 through the source electrode 109 and the drain electrode 108 of the FT 112.
  • this active matrix substrate is provided with a gate insulating film that covers the scanning signal lines (gate electrodes of each transistor) and the storage capacitor wiring, the gate insulating film is formed in the pixel region 170 in the storage capacitor wiring.
  • an upper conductor region 138 overlapping with 152 is provided.
  • the thin film portion 131 having a small film thickness is formed in the conductor upper region 138 of the gate insulating film.
  • the gate insulating film includes a plurality of gate insulating layers, and at least one of them is partially removed, and the thin film portion 131 is formed by thinning. More specifically, the thin film portion 131 has a rectangular shape with the left-right direction as the longitudinal direction, and is locally formed in the central portion of the conductor upper region 138.
  • the storage capacitor wiring 152 since the entire thin film portion 131 is provided in the conductor upper region 138 in the gate insulating film, the storage capacitor wiring 152 has a gap margin with respect to the thin film portion 131. That's it. Therefore, even if the line width of the storage capacitor wiring 152 fluctuates or the alignment is shifted, the edge of the thin film portion 131 does not cover the edge of the thin film 131, and the capacitance value of the capacitor c hardly changes! ,.
  • the thin film portion 131 is provided in a region where the gate insulating film overlaps the drain extraction electrode 107 (that is, the entire thin film portion 131 overlaps the drain extraction electrode 107),
  • the extraction electrode 107 has a deviation margin with respect to the thin film portion 131. Therefore, even if the formation width of the drain extraction electrode 107 varies or the alignment is shifted, the capacitance c hardly changes as long as the edge does not reach the thin film portion 131.
  • the active matrix substrate can also be configured as shown in FIG. FIG. 23 is a cross-sectional view taken along line A1-A2 of FIG. As shown in FIG. 22, this active matrix substrate has TFT212, first pixel electrode 217a and second pixel electrode 217b (capacitance electrode), contact hole 211, control capacitance electrode 252 in one pixel region. (Conductor), a scanning signal line 216 formed in the horizontal direction in the figure so as to be orthogonal to each other, and a data signal line 215 formed in the vertical direction in the figure.
  • the control capacitor electrode 252 is formed in a rectangular shape with the direction of the scanning signal line 216 as the longitudinal direction so as to overlap both the first and second pixel electrodes.
  • the capacitor C1 formed by the first pixel electrode 217a and the control capacitor electrode 252 and the capacitor C2 formed by the control capacitor electrode 252 and the second pixel electrode 217b are connected in series.
  • the two pixel electrodes 217a and 217b are capacitively coupled.
  • a gate insulating film 240 is formed on the substrate 20, and a control capacitor electrode 252 is formed on the gate insulating film 240, and the control capacitor electrode 252 is formed on the control capacitor electrode 252.
  • An interlayer insulating film 225 covering the channel portion of the transistor 212 (see FIG. 22) is formed. For this reason, the interlayer insulating film 225 has a conductor upper region 238 (see FIG. 22) that overlaps the control capacitor electrode 252 in each pixel region.
  • a thin film portion 231a ′ 231b having a small film thickness is formed in the conductor upper region 238 of the interlayer insulating film.
  • the interlayer insulating film 225 forms the thin film portions 231a ′ 231b by partially removing or thinning at least one of the forces including a plurality of insulating layers.
  • the thin film portion 231a has a rectangular shape whose longitudinal direction is the left-right direction, and is formed so as to overlap the control capacitor electrode 252 and the first pixel electrode 217a.
  • the thin film portion 231b has a rectangular shape whose longitudinal direction is the left-right direction, and is formed so as to overlap the control capacitor electrode 252 and the second pixel electrode 217b as a whole.
  • the capacitance C1 is dominantly determined at the overlapping portion (288 in FIG. 23) of the first pixel electrode 217a, the control capacitance electrode 252 and the thin film portion 231a, and the second pixel electrode 217b and the control capacitance electrode
  • the capacitance C2 is dominantly determined by the overlapping portion of 252 and the thin film portion 231b.
  • the thin film portion 231a has a total force.
  • the control capacitor electrode 252 Since it is provided in the conductor upper region 238 of the interlayer insulating film, the control capacitor electrode 252 must have a deviation margin with respect to the thin film portion 23la. become. Therefore, even if the line width of the control capacitor electrode 252 fluctuates or the alignment shifts, the capacitance value of the capacitor C1 hardly changes as long as the edge does not reach the thin film portion 231a. Even if the alignment of the first pixel electrode 217a is deviated, the capacitance value of the capacitor C1 hardly changes as long as the edge does not reach the thin film portion 231a.
  • the capacitance value of the capacitor C2 hardly changes as long as the edge does not cover the thin film portion 231b. Even if the alignment of the second pixel electrode 217b is deviated, the capacitance value of the capacitor C2 hardly changes as long as the edge does not exert a force on the thin film portion 23 lb.
  • one thin film portion 231 may be provided at the central portion of the conductor upper region 238 of the interlayer insulating film so as to overlap the first and second pixel electrodes 217a '217b. it can.
  • FIG. 11 shows a configuration when the active matrix substrate is mounted on a liquid crystal panel.
  • the liquid crystal panel 80 includes a polarizing plate 81, the active matrix substrate 100 (see FIGS. 1 and 5, etc.), an alignment film 82, a liquid crystal layer 83, and a color filter in order from the knock light source side.
  • a substrate 84 and a polarizing plate 85 are provided.
  • the color filter substrate 84 includes an orientation film 85, a common (counter) electrode 86, a colored layer 87 (including the black matrix 99), and a glass substrate 88 in order of the lateral force of the liquid crystal layer 83.
  • the common (counter) electrode 86 is provided with a liquid crystal molecular alignment control protrusion (rib) 86x.
  • the liquid crystal molecular alignment control protrusion 86x is formed by, for example, photosensitive resin.
  • Examples of the planar shape of the rib 86x (when viewed from the direction perpendicular to the substrate surface) include a band shape (horizontal V shape) bent zigzag at a constant cycle.
  • the optimal amount of liquid crystal is regularly dropped on the inner part of the seal so that the liquid crystal has the desired cell gap.
  • the atmosphere in the bonding apparatus is reduced to lPa, and the substrates are bonded under this reduced pressure. . Thereafter, the atmosphere is set to atmospheric pressure and the seal portion is crushed to obtain a desired cell gap.
  • beta is performed to final cure the seal resin. At this time, the liquid crystal spreads inside the seal resin and the liquid crystal is filled in the cell. Then, after completing the beta, the panel is divided into units and a polarizing plate is attached. The liquid crystal panel as shown in Fig. 11 is thus completed.
  • FIG. 12 is a block diagram showing a schematic configuration of the present liquid crystal display device 509.
  • An image signal and a video signal to be displayed on the liquid crystal display device 509 are input to the YZC separation circuit 500 and separated into a luminance signal and a color signal. These luminance and color signals are converted into an analog RGB signal corresponding to R′G′B, which is the three primary colors of light, by the video chroma circuit 501. Further, the analog RGB signal is converted into a digital RGB signal by the AZD converter 502 and input to the liquid crystal controller 503.
  • the digital RGB signal input to the liquid crystal controller 503 is also input to the liquid crystal panel 504.
  • a digital RGB signal is input to the liquid crystal panel 504 from the liquid crystal controller 503 at a predetermined timing, and RGB gradation voltages are supplied from the gradation circuit 508.
  • the knock light drive circuit 505 provides a backlight 506.
  • the liquid crystal panel 504 is irradiated with light.
  • the liquid crystal panel 504 displays an image or video.
  • the microcomputer 507 controls the entire liquid crystal display device 509 including the above processes.
  • Examples of the video signal include various video signals such as a video signal based on television broadcasting, a video signal captured by a camera, and a video signal supplied via an Internet line.
  • the liquid crystal display device 509 of the present invention is connected to a tuner unit 600 that receives a television broadcast and outputs a video signal, so that the video output from the tuner unit 600 is displayed.
  • Video (image) display can be performed based on the signal.
  • the liquid crystal display device 509 and the tuner unit 600 constitute a television receiver 601.
  • the liquid crystal display device 509 is a television receiver 601, for example, as shown in FIG. 14, the liquid crystal display device 509 is sandwiched between a first housing 801 and a second housing 806. It becomes the composition.
  • the first housing 801 is formed with an opening 801a that transmits an image displayed on the liquid crystal display device 509.
  • the second housing 806 covers the back side of the liquid crystal display device 509.
  • An operation circuit 805 for operating the liquid crystal display device 509 is provided, and a support member 808 is provided below. It is attached.
  • FIG. 15 is a schematic diagram showing a configuration of the liquid crystal display device.
  • the liquid crystal display device 509 includes a liquid crystal panel 504, a source driver 540 (data signal line driving circuit) for driving the source line S1, and a gate driver for driving the gate line G1 (5 41 ( Scanning signal line drive circuit) and storage capacitor line (signal line) Cs control port for driving Csl ... Single-circuit 543, display control circuit for controlling source driver 540 and gate driver 541, and Cs control circuit 543 542 And.
  • the configuration of the liquid crystal panel 504 is as shown in FIG. 11 (see also FIGS. 1 and 5 for the active matrix substrate).
  • the first pixel electrode 17a and the counter electrode (V com) and the liquid crystal layer between them constitute the first sub-pixel capacitance Cspl
  • the second sub-pixel capacitance Cs is constituted by the second pixel electrode 17b, the counter electrode (Vcom), and the liquid crystal layer therebetween.
  • sp2 is configured.
  • a polarizing plate is arranged so as to be normally black.
  • the display control circuit 542 controls the display operation from the external signal source, the digital video signal Dv representing the image to be displayed, the horizontal synchronizing signal HSY and the vertical synchronizing signal VSY corresponding to the digital video signal Dv. And a data start pulse signal SSP as a signal for displaying an image represented by the digital video signal Dv on the liquid crystal panel 504 based on the signals Dv, HSY, VSY, Dc.
  • a data clock signal SCK, a digital image signal DA representing an image to be displayed, a gate start pulse signal GSP, a gate clock signal GCK, and a gate driver output control signal GOE are generated and output.
  • the video signal Dv is output as a digital image signal DA from the display control circuit 542, and each pixel of the image represented by the digital image signal DA is output.
  • a data clock signal SCK is generated as a signal consisting of pulses corresponding to, and a data start pulse signal SSP is generated as a signal that becomes high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY.
  • the gate start pulse signal GSP is generated as a signal that becomes H level for a predetermined period every frame period (one vertical scanning period), and the gate clock signal GCK is generated based on the horizontal synchronization signal HSY Then, the gate driver output control signal GOE is generated based on the horizontal synchronization signal HSY and the control signal Dc.
  • the digital image signal DA, the data start pulse signal SSP, and the data clock signal SCK are input to the source driver 540 and the gate start pulse signal GSP.
  • the gate clock signal GCK and the gate driver output control signal GOE are input to the gate driver 541.
  • the source driver 540 Based on the digital image signal DA, the data start pulse signal SSP, and the data clock signal SCK, the source driver 540 generates an analog voltage corresponding to the pixel value in each horizontal scanning line of the image represented by the digital image signal DA. Data signals are sequentially generated every horizontal scanning period, and these data signals are applied to the source line S, respectively.
  • GCK and GSP are input to the Cs control circuit 543.
  • Control port for Cs The control circuit 542 controls the phase and width of the Cs signal waveform.
  • the display signal voltage is supplied from the common data signal line to the first pixel electrode 17a and the second pixel electrode 17b, and then the TFTs 12a and 12b are turned off. After that, the voltages of the first storage capacitor line 52a and the second storage capacitor line 52b are changed to be different from each other. As a result, a high luminance region due to the first subpixel capacitor Cspl and a low luminance region due to the second subpixel capacitor Csp2 are formed in one pixel. In this configuration, since one data signal line force display signal voltage is supplied to two pixel electrodes, it is not necessary to increase the number of data signal lines and the number of source drivers that drive them. Have an advantage
  • FIG. 17 is a timing chart showing voltages at various parts of the circuit shown in FIG. Vg is the voltage of the scanning signal line (first and second TFT gate electrodes), Vs is the voltage of the data signal line (source voltage), Vcsl is the voltage of the first storage capacitor line, and Vcs2 is the second voltage
  • the storage capacitor wiring voltage, Vlcl is the first pixel electrode voltage, and Vlc2 is the first pixel electrode voltage.
  • AC drive such as frame inversion, line inversion, and dot inversion is generally performed so that the liquid crystal is not polarized.
  • a positive polarity source voltage (Vsp) is applied to the median source voltage Vsc in the nth frame, and a negative polarity source voltage (Vsn) is applied to Vsc in the next (n + 1) frame. And dot inversion for each frame.
  • the voltage of the first storage capacitor line and the voltage of the second storage capacitor line are amplified by the amplitude voltage Vad, and the phase of both is shifted by 180 degrees.
  • Vcsl Vcom ⁇ Vad
  • Vcs2 Vcom + Vad.
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and each TFT is turned on.
  • Vlcl and Vlc2 rise to Vsp, holding capacity Csl 'Cs2 and subpixel capacity Cspl'
  • Vg changes from VgH to VgL, and each TFT is turned off.
  • Cs 1 ⁇ Cs2 and sub-pixel capacitance Csp 1 ⁇ Csp2 are electrically isolated from the data signal line.
  • Vcsl changes from Vcom—Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom—Vad
  • Vlcl Vsp—Vdl + 2 XKX Vad
  • V lc2 Vsp—Vd2-2—XKXVad
  • K Ccs / (Clc + Ccs), where Ccs is the capacitance value of each storage capacitor (Csl 'Cs2), and Clc is the capacitance value of each sub-pixel capacitance (Cspl' Csp2).
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad.
  • Vlcl Vsp-Vdl
  • Vlc2 Vsp-Vd2.
  • Vcsl changes from Vcom—Vad to Vcom + Vad and Vcs2 changes to Vcom +
  • Vlcl Vsp— Vdl + KX
  • Vlc2 Vsp—Vd2—K XVad.
  • a high luminance region due to Cspl and a low luminance region due to the second sub-pixel capacitance Csp2 are formed.
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and both TFTs are turned on.
  • Vlcl and Vlc2 drop to Vsn, holding capacity Csl 'Cs2 and subpixel capacity Cspl
  • Vg changes from VgH to VgL
  • each TFT is turned off, and the storage capacitor Cs 1 ⁇ Cs2 and sub-pixel capacitance Csp 1 ⁇ Csp2 are electrically isolated from the data signal line.
  • Vlcl Vsn ⁇ Vdl
  • Vlc2 Vsn ⁇ Vd2.
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad
  • Vlcl Vsn ⁇ Vdl ⁇ 2XKX Vad
  • V lc2 Vsn ⁇ Vd2 + 2XKXVad
  • K CcsZ (Clc + Ccs), where Ccs is the capacitance value of each storage capacitor (Csl 'Cs2), and Clc is the capacitance value of each sub-pixel capacitance (Cspl' Csp2).
  • Vcsl changes from Vcom—Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • Vlcl Vsn + Vdl
  • Vlc2 Vsn + Vd2.
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad.
  • Vlcl Vsn ⁇ Vdl ⁇ 2XKX Vad
  • V lc2 Vsn ⁇ Vd2 + 2XKX Vad.
  • Vlcl Vsn—Vdl—KX Vad
  • Vlc2 Vsn—Vd2 + KXVad
  • the amount of exposure changes with each exposure process (because the K value varies within the substrate due to variations in resist pattern line width or misalignment).
  • the problem is that there is a difference in brightness for each exposure area (display area) corresponding to each exposure process.
  • This active matrix substrate can effectively suppress variations in the K value within the substrate. The problem can be solved.
  • the phases of Vcsl and Vcs2 are simply shifted by 180 degrees. However, it is only necessary to form a bright area and a dark area in one pixel. It doesn't have to be.
  • the pulse width of Vcsl and Vcs2 is equal to Vs.
  • the pulse width is not limited to this. For example, when driving a large high-definition liquid crystal display device, the pulse width is changed in consideration of insufficient charging of the storage capacitor due to Cs signal delay. It is preferable to do. These can be controlled by the Cs control circuit to which GSP and GCK are input.
  • Vcsl is kept “High” (or “Low”) at T3 immediately after Vg becomes “L” at T2 (each TFT12a '12b is turned off).
  • Vcs2 can be a waveform that remains “Low” (or remains “High”) at T4 one horizontal period (1H) after T3.
  • Vcsl is pushed up to maintain this pushed-up state in the frame, and Vcs2 is pushed down by 1H from the pushing-up of Vcsl and pushed down in the frame.
  • the potential control is performed so as to maintain the state, or after each transistor is turned off, Vcsl is pushed down to keep this state pushed down in the frame.
  • the potential control is performed so that Vcs2 is shifted up and the frame is maintained in the state where it is pushed up.
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and both TFTs are turned on.
  • Vlcl and Vlc2 rise to Vsp, and the storage capacitor Csl 'Cs2 and the subpixel capacitor Cspl' Csp2 are charged.
  • Vcsl changes from Vcom—Vad to Vcom + Vad.
  • Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • K C csZ (Clc + Ccs)
  • Ccs is the capacitance value of each storage capacitor (Csl 'Cs2)
  • Clc is each subpixel The capacitance value (Csp 1 ⁇ Csp2).
  • Vcsl is Vg becomes “L” at T2 (each TFT12a ⁇ 12b is turned off), and the waveform remains “High” (or remains “Low”) at T3.
  • Vcs2 is It can also be a waveform that remains “Low” (or remains “High”) at T3 immediately after Vg becomes “L” at T2.
  • Vcsl is pushed up to maintain the state of being pushed up at the frame, and Vcs2 is pushed down at the same time as Vcsl is pushed up and the frame is kept pushed down.
  • Vcsl is pushed down after each transistor is turned off to maintain this pushed-down state in the frame, and Vcs2 is pushed down and synchronized with Vcs2 Control the potential so that the frame stays in the frame with the frame pushed up.
  • the active matrix substrate of the present invention is suitable for a liquid crystal television, for example.

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Abstract

　本発明のアクティブマトリクス基板は、各画素領域に、トランジスタと、該トランジスタに接続し、容量の一方電極として機能しうる容量電極とを備えたアクティブマトリクス基板であって、上記容量電極の下層にあって、上記容量の他方電極として機能しうる導電体を備え、各トランジスタのゲート電極および上記導電体を覆うゲート絶縁膜は、上記導電体と重畳する導電体上領域の中に、膜厚の小さくなった薄膜部を有しており、該薄膜部の少なくとも一部が上記容量電極と重畳している。これにより、基板に設けられる容量（例えば、保持容量や画素電極の電位制御用容量、あるいはそれらを兼用する容量）の容量値ばらつきを低減できるアクティブマトリクス基板が実現される。

Description

アクティブマトリクス基板、表示装置、テレビジョン受像機
技術分野
[0001] 本発明は、液晶表示装置等の表示装置に用いられるアクティブマトリクス基板に関 する。
背景技術
[0002] 従来のアクティブマトリクス基板の平面図を図 30 (特許文献 1参照）に示す。同図に 示されるように、各画素領域 750において、その画素電極 751の周囲を、走査信号を 供給するための走査信号線 752と、データ信号を供給するためのデータ信号線 753 とが互いに交差するように設けられている。また、これらの走査信号線 752とデータ信 号線 753との交差部には、 TFT(Thin Film Transistor:薄膜トランジスタ） 754が設け られている。 TFT754のゲート電極 755には走査信号線 752が接続されており、走 查信号が入力されることによって TFT754の ONZOFFが制御される。また、 TFT7 54のソース電極 766にはデータ信号線 753が接続されており、データ信号が入力さ れる。さらに、 TFT754のドレイン電極 777にはドレイン引き出し配線 756が接続され ている。
[0003] さらに、 TFTオフ時の液晶層の自己放電や TFTのオフ電流による画像信号の劣化 を防止するため、画素領域 750には、例えば環状に保持容量配線 759が形成される 。この保持容量配線 759は、図 30に示されるように、画素電極 751のエッジと重畳す るように設けられる。 TFT754のドレイン電極 777は画素電極 751に接続され、画素 電極 751と保持容量配線 759との間で保持容量が形成される。
特許文献 1 :日本国公開特許公報「特開平 6— 301059号公報（1994年 10月 28日 公開)」
特許文献 2 :日本国公開特許公報「特開平 7— 287252号公報（1995年 10月 31日 公開)」
特許文献 3 :日本国公開特許公報「特開 2004— 78157号公報（2004年 3月 11日公 開)」 特許文献 4:日本国公開特許公報「特開平 6— 332009号公報（1994年 12月 2日公 開)」
特許文献 5 :日本国再公表特許「WO97Z00463 (1997年 1月 3日国際公開）」 発明の開示
[0004] ところで、アクティブマトリクス基板が大型化した近年では、 1つの層（レイヤー）を形 成するためのフォトリソグラフイエ程において、露光処理が複数回に分けて行われる。 大型の基板全体を同時露光することは困難だ力 である。この場合、各露光処理で 露光量が変化し、レジストパターンの線幅がばらつぐあるいはァライメントがずれると いった問題が生じる。レジストパターンの線幅のばらつき（例えば、保持容量配線やこ れと容量を形成する電極の線幅のばらつき）は、保持容量の容量値のばらつきとなり 、表示品位に影響する。図 30の構成では、保持容量配線 759および画素電極 751 の仕上がり (線幅ゃァライメント）がばらつくと、表示品位に影響する。
[0005] また、上記特許文献 2には、図 31 (a)および図 31 (b)に示されるように、ソースライ ン 910とゲートライン 909の交差領域のみ、薄い層間絶縁膜 941および厚い層間絶 縁膜 942の多層構造とし、他の部分は薄い層間絶縁膜 941だけとする構成が開示さ れている。この構成においても、電荷蓄積用コンデンサの一方の電極 912 (もう一方 の電極は画素電極 911)上は、全体にわたって薄い層間絶縁膜 941のみが設けられ た構成となっているため、電極 912の幅がばらつくと電荷蓄積用コンデンサの容量値 が変化してしまう。
[0006] さらに、近年、保持容量配線の電位を外部力 制御することによって 1つの画素内 に輝度の異なる領域 (複数の副画素）を形成する構成が注目されて ヽる（例えば、上 記特許文献 3参照)。この構成では、保持容量を画素電極電位の制御用容量として も利用する。また、上記特許文献 4· 5には、複数の画素電極それぞれに、絶縁層を 介して対向するコンデンサ電極を設け、各画素電極を容量結合することによって、画 素電極ごとに異なる比率で電圧を印加する構成も開示されている。この構成でも、コ ンデンサを画素電極電位の制御用容量として利用する。これらの構成においては、 保持容量あるいは画素電極の電位制御用容量の容量値ばらつきが表示品位の低下 を招来する。 [0007] 本発明は、上記課題に鑑みてなされたものであり、その目的は、基板に設けられる 容量 (例えば、保持容量や画素電極の電位制御用容量、あるいはそれらを兼用する 容量)の容量値ばらつきを低減できるアクティブマトリクス基板を提供する点にある。
[0008] 本発明に係るアクティブマトリクス基板は、各画素領域に、トランジスタと、該トランジ スタに接続し、容量の一方電極として機能しうる容量電極とを備えたアクティブマトリク ス基板であって、上記容量電極の下層にあって、上記容量の他方電極として機能し うる導電体と、該導電体を覆う絶縁膜とを備え、該絶縁膜は、導電体と重畳する導電 体上領域の中に、膜厚の小さくなつた薄膜部を有しており、該薄膜部の少なくとも一 部が上記容量電極と重畳している。また、本アクティブマトリクス基板は、トランジスタ と、導電体と、導電体を覆う絶縁膜と、該絶縁膜の上層にあって上記導電体と容量を 形成する容量電極とを備え、該容量電極がトランジスタに接続されたアクティブマトリ タス基板であって、上記絶縁膜は、容量電極および導電体と重畳する領域の一部の 膜厚が小さくなつて 、ることを特徴とする。
[0009] 上記容量は、例えば、保持容量や画素電極電位の制御用容量ある 、はこれらを兼 用する容量として用いられる。
[0010] 上記構成においては、上記導電体と容量電極との間に配される絶縁膜に、周囲よ り膜厚の小さくなつた薄膜部を設ける。これにより、導電体と容量電極との重畳部分 全体で容量値が決定される従来の構成と異なり、上記容量の容量値を、導電体と容 量電極と薄膜部との重畳部分で支配的に決定できるようになる。
[0011] ここで、上記薄膜部は、絶縁膜の導電体上領域の中に設けられるため、導電体 (例 えば、保持容量配線）は、薄膜部に対してずれマージンをもつことになる。したがって 、導電体の線幅が変動しても、あるいはァライメントがずれても、そのエッジが薄膜部 にかからな 、範囲であれば容量値はほとんど変化しな!、。
[0012] このように、本アクティブマトリクス基板によれば、上記容量 (保持容量や画素電極 の電位制御用容量ある 、はそれらの兼用容量等として設けられる容量)の容量値が 基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置にお いて、その表示品位を向上させることができる。なお、上記絶縁膜は、例えば、トラン ジスタのゲート電極を覆うゲート絶縁膜であっても良 、し、トランジスタのチャネル部 分を覆う層間絶縁膜であっても良 ヽ。
[0013] 本アクティブマトリクス基板においては、上記薄膜部は、導電体上領域の中央部分 に局所的に形成されていることが好ましい。こうすれば、導電体の薄膜部に対するず れマージンを拡大させることができる。
[0014] 本アクティブマトリクス基板においては、上記薄膜部の全部が上記容量電極と重畳 していることが好ましい。こうすれば、容量電極は、薄膜部に対してずれマージンをも つことになり、容量電極の形成幅が変動しても、あるいはァライメントがずれても、その エッジが薄膜部に力からない範囲であれば容量はほとんど変化しない。これにより、 本アクティブマトリクス基板を用いた表示装置にぉ 、て、その表示品位を一層向上さ せることができる。
[0015] 本アクティブマトリクス基板においては、上記容量電極は、トランジスタのドレイン電 極に接続された画素電極であっても良い。また、上記容量電極は、トランジスタのドレ イン電極から引き出されたドレイン引き出し電極であっても良い。また、上記導電体は 保持容量配線の一部であっても良い。また、上記導電体は、走査方向の前段あるい は後段にあたる走査信号線の一部であっても良い。
[0016] 本アクティブマトリクス基板においては、上記薄膜部上に、上記トランジスタのチヤネ ル部分を覆う第 1の層間絶縁膜を介して画素電極が形成されていても良い。
[0017] 本アクティブマトリクス基板においては、薄膜部上に、ドレイン引き出し電極が直接 形成されていても良い。また、薄膜部上に、半導体層を介して上記ドレイン引き出し 電極が形成されていても良い。この場合、薄膜部上に、上記ドレイン引き出し電極と 画素電極とが接触するコンタクトホールが形成されていても良いし、さらに、コンタクト ホール以外の部分では、画素電極とゲート絶縁膜との間に、上記トランジスタのチヤ ネル部分を覆う第 1の層間絶縁膜と、上記薄膜部より膜厚の大きな第 2の層間絶縁膜 とが配されていても良い。
[0018] 本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層か らなり、上記薄膜部においては少なくとも 1つのゲート絶縁層が薄く形成されていても 構わない。
[0019] 本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層か らなり、薄膜部において 1以上のゲート絶縁層を有し、他の部分においてそれより多 いゲート絶縁層を有する構成とすることもできる。この場合、有機物を含むゲート絶縁 層を備えて構成しても良い。また、少なくとも 1つのゲート絶縁層が平坦ィ匕膜としても 良い。こうすれば、走査信号線およびデータ信号線の交差部の段差が小さくなり、デ ータ信号線が走査信号線を乗り越える段差が軽減されるため、信号線交差部におけ るデータ信号線の断線が発生し難くなる。また、例えば、ゲート絶縁層の 1つに SiNx (窒化シリコン)膜を用いる場合、ゲート電極のテーパ部における緻密さがその他の領 域より低下 (膜質が低下)し、静電気による SiNxの破壊が発生しやすい。ここで、複 数のゲート絶縁層の！/、ずれかに平坦化膜を用いれば、上記テーパ部にお！、ても絶 縁膜の厚みを確保することができ、 SiNx膜の破壊を防止できる。
[0020] 本アクティブマトリクス基板においては、上記ゲート絶縁膜が有機物を含むゲート絶 縁層を備えても良い。この場合、この有機物を含むゲート絶縁層の厚みが、 1. 0〔 m〕以上 5. 0〔 m〕以下であることが好ましい。
[0021] また、上記他の部分においては、最下層のゲート絶縁層を平坦ィ匕膜とすることが好 ましい。さらに、上記平坦化膜の基板面に接する部分の厚みが、基板面に形成され るゲート電極の厚みよりも大きいことが好ましい。こうすれば、平坦ィ匕効果が向上し、 各信号線間短絡の発生を一層抑制することができる。また、データ信号線の断線もよ り発生し難くなる。
[0022] また、この最下層のゲート絶縁層を、スピンオンガラス (SOG)材料からなる平坦ィ匕 膜 (SOG膜)とすることが好ましい。こうすれば、第 1ゲート絶縁層としての SOG膜上 に、第 2の絶縁層、高抵抗半導体層、および低抵抗半導体層を CVD法などにより連 続して成膜することができる。これにより、製造工程の短縮が可能となる。この場合、 上記薄膜部では SOG膜を抜 、ておき、他の部分の最下層に SOG膜を形成する構 成とすることもできる。また、ゲート絶縁膜における上記薄膜部のエッジ近傍を順テー パ形状とすれば、その上層に形成される各電極が断線しにくくなる。
[0023] また、本アクティブマトリクス基板においては、ゲート絶縁膜上にトランジスタのチヤ ネル部分を覆う第 1の層間絶縁膜が設けられ、薄膜部以外の部分におけるゲート絶 縁膜および第 1の層間絶縁膜の厚みの和力 1. 65〔 m〕以上 5. 65〔 m〕以下で あっても良い。
[0024] また、本アクティブマトリクス基板にぉ 、ては、上記導電体は、上記画素電極のエツ ジと重なるように環状に形成された保持容量配線であっても良い。また、本アクティブ マトリクス基板においては、上記容量電極として画素電極を備えるとともに、該画素電 極は、トランジスタのソース電極に接続するデータ信号線に沿うようなエッジとこれに 対向するようなエッジとを有しており、上記保持容量配線が、上記 2つのエッジそれぞ れと重畳するように形成されて 、ても良 ヽ。
[0025] 上記構成によれば、画素電極あるいは薄膜部のズレに対して画素電極および薄膜 部の重なり部分の面積が補償され、保持容量の容量値が変化しにくい。また、保持 容量配線は、画素電極のエッジのうちデータ信号線に沿うようなエッジとこれに対向 するエッジとに重なるように形成されているため、その電界遮蔽効果によって画素電 極およびデータ信号線間の寄生容量を低減することもできる。
[0026] また、本アクティブマトリクス基板においては、上記容量電極として第 1の画素電極 を備えるとともに、上記導電体と容量をなす第 2の画素電極を備え、上記第 1の画素 電極および導電体がなす容量と該導電体および上記第 2の画素電極がなす容量と が直列に接続されていても構わない。この場合、上記トランジスタのドレイン電極と上 記導電体とが同一材料で形成することもできる。
[0027] 本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各画素領 域に、第 1および第 2のトランジスタと、第 1のトランジスタに接続し、第 1の容量の一方 電極として機能しうる第 1の容量電極と、第 2のトランジスタに接続し、第 2の容量の一 方電極として機能しうる第 2の容量電極と、を備えたアクティブマトリクス基板であって 、上記第 1の容量電極より下層にあって、上記第 1の容量の他方電極として機能しう る第 1の導電体と、上記第 2の容量電極より下層にあって、上記第 2の容量の他方電 極として機能しうる第 2の導電体とを備え、各トランジスタのゲート電極および各導電 体を覆うゲート絶縁膜は、第 1の導電体と重畳する第 1の導電体上領域の中に膜厚 の小さくなつた第 1の薄膜部を有するとともに、第 2の導電体と重畳する第 2の導電体 上領域の中に膜厚の小さくなつた第 2の薄膜部を有し、上記第 1の薄膜部の少なくと も一部が第 1の容量電極と重畳し、第 2の薄膜部の少なくとも一部が第 2の容量電極 と重畳して ヽることを特徴とする。
[0028] 上記構成によれば、上記第 1の薄膜部は、ゲート絶縁膜における第 1の導電体上 領域の中に設けられるため、第 1の導電体 (例えば、保持容量配線）は、第 1の薄膜 部に対してずれマージンをもつことになる。したがって、第 1の導電体の線幅が変動 しても、あるいはァライメントがずれても、そのエッジが第 1の薄膜部に力からない範囲 であれば第 1の容量の容量値はほとんど変化しない。同様に、上記第 2の薄膜部は、 ゲート絶縁膜における第 2の導電体上領域の中に設けられるため、第 2の導電体 (例 えば、保持容量配線）は、第 2の薄膜部に対してずれマージンをもつことになる。した がって、第 2の導電体の線幅が変動しても、あるいはァライメントがずれても、そのエツ ジが第 2の薄膜部に力からない範囲であれば第 2の容量の容量値はほとんど変化し ない。
[0029] このように、本アクティブマトリクス基板によれば、第 1および第 2の容量 (保持容量 や画素電極の電位制御用容量あるいはそれらの兼用容量等として設けられる容量） の容量値が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表 示装置において、その表示品位を向上させることができる。
[0030] 注目すべきは、上記構成が、第 1および第 2の画素電極の電位を第 1および第 2の 容量を用いて積極的に制御するマルチピクセル駆動に好適である点である。上記の ようなマルチピクセル駆動を行う表示装置に所定中間調を表示させると、（アクティブ マトリクス基板製造時に、各露光処理で露光量が変化し、レジストパターンの線幅が ばらつくある 、はァライメントがずれることによって、容量電極と導電体とで形成される 容量の容量値が基板内でばらつき)各露光領域に対応した表示エリアごとに輝度の 差が生じるという問題があつたが、本構成を用いれば、第 1および第 2の容量の容量 値が基板内でばらつくことを効果的に抑制できるため、上記問題を解消することがで きる。
[0031] 本アクティブマトリクス基板においては、上記第 1の薄膜部は、上記第 1の導電体上 領域の中央部分に局所的に形成され、上記第 2の薄膜部は、上記第 2の導電体上 領域の中央部分に局所的に形成されていても良い。こうすれば、第 1の導電体の、第 1の薄膜部に対するずれマージン、および第 2の導電体の、第 2の薄膜部に対するず れマージンを拡大させることができる。
[0032] 本アクティブマトリクス基板においては、上記第 1の薄膜部の全体が第 1の容量電 極と重畳し、第 2の薄膜部の全体が第 2の容量電極と重畳していることが好ましい。こ うすれば、第 1の容量電極は、第 1の薄膜部に対してずれマージンをもつことになり、 第 1の容量電極の形成幅が変動しても、あるいはァライメントがずれても、そのエッジ が第 1の薄膜部に力からない範囲であれば第 1の容量はほとんど変化しない。第 2の 容量電極および第 2の薄膜部についても同様である。これにより、本アクティブマトリ タス基板を用いた表示装置において、その表示品位を一層向上させることができる。
[0033] 本アクティブマトリクス基板においては、上記第 1の容量電極は、第 1のトランジスタ のドレイン電極に接続する第 1の画素電極であり、上記第 2の容量電極は、第 2のトラ ンジスタのドレイン電極に接続する第 2の画素電極であり、第 1および第 2の画素電極 力 S1つの画素領域に形成されていても良い。また、上記第 1の容量電極は、第 1のトラ ンジスタのドレイン電極から引き出された第 1のドレイン引き出し電極であり、上記第 2 の容量電極は、第 2のトランジスタのドレイン電極から引き出された第 2のドレイン引き 出し電極であっても良い。
[0034] 本アクティブマトリクス基板においては、上記第 1および第 2の導電体はそれぞれ第 1および第 2の保持容量配線の一部であるとともに、各保持容量配線を個別に電位 制御することができ、この電位制御によって上記第 1および第 2の画素電極の電位を 個別に制御する構成とすることが好ましい。また、各画素領域に、上記第 1のトランジ スタのドレイン電極に接続する第 1の画素電極と、上記第 2のトランジスタのドレイン電 極に接続する第 2の画素電極とを備え、上記第 1および第 2の導電体はそれぞれ第 1 および第 2の保持容量配線の一部であるとともに、各保持容量配線を個別に電位制 御することができ、この電位制御によって上記第 1および第 2の画素電極の電位を個 別に制御する構成とすることが好ましい。
[0035] このように、各保持容量配線を個別に電位制御することで第 1および第 2の画素電 極の電位を個別に制御でき、 1つの画素領域に輝度の異なる 2つの領域を形成する (いわゆるマルチピクセル駆動を行う）ことができる。上記構成では、第 1および第 2の 容量 (保持容量および画素電極の電位制御用容量の兼用容量)の容量値が基板内 でばらつくことを抑制できるため、マルチピクセル駆動を行う表示装置において、その 表示品位を向上させることができる。この場合、各保持容量配線は、各トランジスタが オフされた後に電位が上昇あるいは降下するとともにその状態が、次フレームで該ト ランジスタがオフされるまで続くように電位制御されても良い。すなわち、上記第 1の 保持容量配線力 上記各トランジスタがオフされた後に電位が上昇してその状態が 次フレームで上記各トランジスタがオフされるまで続くように電位制御されるとともに、 上記第 2の保持容量配線が、上記各トランジスタがオフされた後に電位が下降してそ の状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御される 力 あるいは、上記第 1の保持容量配線が、上記各トランジスタがオフされた後に電 位が下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように 電位制御されるとともに、上記第 2の保持容量配線が、上記各トランジスタがオフされ た後に電位が上昇してその状態が次フレームで上記各トランジスタがオフされるまで 続くように電位制御される。こうすれば、各保持容量配線の電位波形のなまりがドレイ ン電極の実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。なお、 上記第 1の保持容量配線の電位が上昇するのと、第 2の保持容量配線の電位が下 降するのとがー水平期間ずれている力、あるいは、上記第 1の保持容量配線の電位 が下降するのと、第 2の保持容量配線の電位が上昇するのとがー水平期間ずれても よい。
[0036] 本アクティブマトリクス基板においては、上記第 1および第 2の薄膜部上にはそれぞ れ、直接、あるいは半導体層を介して、あるいは各トランジスタのチャネル部分を覆う 第 1の層間絶縁膜を介して、第 1および第 2の容量電極が形成されていても良い。
[0037] 本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層か らなり、上記第 1および第 2の薄膜部において 1以上のゲート絶縁層を有し、他の部 分においてそれより多いゲート絶縁層を有していても良い。また、上記他の部分には 最下層のゲート絶縁層としてスピンオンガラス (SOG)材料力もなる SOG膜が形成さ れる一方で、上記第 1および第 2の薄膜部では該 SOG膜が形成されていない構成で あっても良い。
[0038] 本アクティブマトリクス基板においては、上記ゲート絶縁層は、第 1および第 2のトラ ンジスタが有する半導体層と重畳する領域にも膜厚の小さくなつた薄膜部を有してい ても良い。
[0039] 本アクティブマトリクス基板は、上記絶縁膜が、膜厚が小さくなつた部分以外で SO G (スピンオンガラス)材料からなる絶縁層を含む一方で、膜厚が小さくなつた部分で は該 SOG材料カゝらなる絶縁層を含まない構成とすることができる。
[0040] また、本アクティブマトリクス基板は、上記絶縁膜はトランジスタのゲート電極を覆う ゲート絶縁膜であり、上記導電体は保持容量配線であり、上記容量電極は、トランジ スタのドレイン電極に接続された画素電極あるいはトランジスタのドレイン電極から引 き出されたドレイン引き出し電極である構成とすることができる。
[0041] また、本発明の表示装置は、上記アクティブマトリクス基板を備えることを特徴とする
[0042] また、本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信す るチューナ部とを備えて 、ることを特徴とする。
[0043] 以上のように、本アクティブマトリクス基板によれば、上記容量 (保持容量や画素電 極の電位制御用容量ある!/、はそれらの兼用容量等として設けられる容量)の容量値 が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置に おいて、その表示品位を向上させることができる。
図面の簡単な説明
[0044] [図 1]実施の形態 1に係るアクティブマトリクス基板の構成を示す平面図である。
[図 2]実施の形態 1に係るアクティブマトリクス基板の断面を示す断面図である。
[図 3]実施の形態 1に係るアクティブマトリクス基板の構成を示す平面図である。
[図 4]実施の形態 1に係るアクティブマトリクス基板の断面を示す断面図である。
[図 5]実施の形態 2に係るアクティブマトリクス基板の構成を示す平面図である。
[図 6]実施の形態 2に係るアクティブマトリクス基板の断面を示す断面図である。
[図 7]実施の形態 2に係るアクティブマトリクス基板の断面を示す断面図である。
[図 8]実施の形態 2に係るアクティブマトリクス基板の構成を示す平面図である。
[図 9]実施の形態 1に係るアクティブマトリクス基板の構成を示す平面図である。
[図 10]実施の形態 2に係るアクティブマトリクス基板の構成を示す平面図である。 [図 11]本実施の形態に係る液晶パネルの構成を示す断面図である。
[図 12]本実施の形態に係る液晶パネルの制御構成を示すブロック図である。
[図 13]本実施の形態に係るテレビジョン受像機の構成を示すブロック図である。
[図 14]本実施の形態に係るテレビジョン受像機の構成を示す斜視図である。
[図 15]本実施の形態に係る液晶表示装置の制御構成を示すブロック図である。
[図 16]本アクティブマトリクス基板の等価回路図である。
[図 17]本液晶表示装置の駆動方法を示すタイミングチャートである。
[図 18]本液晶表示装置の他の駆動方法を示すタイミングチャートである。
[図 19]実施の形態 1に係るアクティブマトリクス基板の他の構成を示す平面図である。
[図 20]実施の形態 1に係るアクティブマトリクス基板の他の構成を示す平面図である。
[図 21]図 20に示す B1— B2での断面図である。
[図 22]実施の形態 3に係るアクティブマトリクス基板の構成を示す平面図である。
[図 23]図 22に示す A1— A2での断面図である。
[図 24]実施の形態 3に係るアクティブマトリクス基板の他の構成を示す平面図である。
[図 25]保持容量配線の線幅ずれによる保持容量の変動を、本構成および比較構成 でシミュレートした結果を示すグラフである。
[図 26]保持容量配線の線幅ずれによる実効電位の変動を、本構成および比較構成 でシミュレートした結果を示すグラフである。
[図 27]本構成に係る上記シミュレートにおいて、第 1ゲート層（SOG膜)の厚みを変化 させたときに実効電位の変動がどう変わるかを示したグラフである。
[図 28]本構成に係る上記シミュレートにおいて、第 1ゲート層（SOG膜)の厚みを変化 させたときに輝度差変化量がどう変わるかを示したグラフである。
[図 29]本液晶表示装置の他の駆動方法を示すタイミングチャートである。
[図 30]従来のアクティブマトリクス基板の構成を示す平面図である。
[図 31(a)]従来のアクティブマトリクス基板の構成を示す平面図である。
[図 31(b)]図 31 (a)に示すアクティブマトリクス基板の断面図である。
符号の説明
10 画素領域 1 la' l ib コンタクトホール
12a 第 1の TFT
12b 第 2の TFT
15 データ信号線
16 走査信号線
17a 第 1の画素電極
17b 第 2の画素電極
31a 第 1の薄膜部
31b 第 2の薄膜部
52a 第 1の保持容量配線
52b 第 2の保持容量配線
107a 第 1のドレイン引き出し電極
107b 第 2のドレイン引き出し電極
発明を実施するための最良の形態
[0046] 〔実施の形態 1〕
本発明の実施の形態 1について図 1〜図 4および図 9に基づいて説明すれば以下 のとおりである。
[0047] 図 1は、本実施の形態に係るアクティブマトリクス基板の概略構成を示す平面図で ある。同図に示されるように、本アクティブマトリクス基板はマルチピクセル駆動用であ り、 1つの画素領域 10に、第 1の TFT (薄膜トランジスタ） 12a、第 2の TFT12b、第 1 の画素電極 17a、第 2の画素電極 17b、第 1のコンタクトホール l la、および第 2のコ ンタクトホール 1 lbを備える。
[0048] また、本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成 された走査信号線 16および図中上下方向に形成されたデータ信号線 15を備える。 画素領域 10内においては、上半分に第 1の画素電極 17aが設けられるとともに下半 分に第 2の画素電極 17bが設けられ、中央部を走査信号線 16が横切っている。この 走査信号線 16は、第 1の画素電極 17a (図 1でいえば、第 1の画素電極 17aの下部） および第 2の画素電極 17b (図 1でいえば、第 2の画素電極 17bの上部）に重畳する 。また、データ信号線 15は、第 1および第 2の画素電極（17a. 17b)の左側エッジと 重なるように形成されている。データ信号線 15および走査信号線 16の交点近傍に は、第 1および第 2の TFT12a' 12bが形成される。
[0049] 第 1の TFT12aは、ソース電極 9と第 1のドレイン電極 8aとを備え、そのゲート電極 は走査信号線 16の一部である。また、第 1の TFT12bは、ソース電極 9と第 2のドレイ ン電極 8bとを備え、そのゲート電極は走査信号線 16の一部である。このように、第 1 および第 2の TFT12a' 12bは、ソース電極およびゲート電極を共有する。ソース電 極 9はデータ信号線 15に接続され、第 1のドレイン電極 8aがコンタクトホール 11aを 介して画素電極 17aに接続される。また、第 2のドレイン電極 8bがコンタクトホール 11 bを介して第 2の画素電極 17bに接続される。第 1および第 2の画素電極 17a' 17bは ITO等の透明電極であり、本アクティブマトリクス基板下からの光 (バックライト光）を透 過させる。
[0050] 本アクティブマトリクス基板には、基板面上に形成され、図中左右方向に走る第 1お よび第 2の保持容量配線 52a ' 52bを備える。第 1の保持容量配線 52aは、第 1の画 素電極 17a (図 1でいえば、第 1の画素電極 17aの上部）と重畳し、第 2の保持容量配 線 52bは、第 1の画素電極 17b (図 1でいえば、第 2の画素電極 17bの下部）と重畳し ている。
[0051] そして、第 1の画素電極 17aは容量 C1の一方電極として機能し、第 1の保持容量 配線 52aは該容量 C1の他方電極として機能する。同様に、第 2の画素電極 17bは容 量 C2の一方電極として機能し、第 2の保持容量配線 52bは該容量 C2の他方電極と して機能する。これら容量 C1 'C2はそれぞれ、保持容量および画素電極電位の制 御用容量としての機能を兼ね備える。
[0052] すなわち、本アクティブマトリクス基板では、データ信号線 15からのデータ (信号電 位） 1S 各 TFT (12a ' 12b)の共通ソース電極 9と、第 1および第 2のドレイン電極 8a · 8bとを介して、第 1および第 2の画素電極 17a' 17bそれぞれに与えられる力 第 1お よび第 2の保持容量配線 52a' 52bには互いに逆位相の信号電圧が印加されており 、第 1および第 2の画素電極 17a， 17bそれぞれが異なる電位に制御される（後に詳 述)。これにより、 1つの画素 10内に明るい領域と暗い領域とを形成でき、面積階調 によって中間調を表現することができる。この結果、斜め視角における白浮きを改善 できる等、表示品位を高められる。なお、保持容量とは、各画素電極（17a ' 17b)に 次のデータ信号が入力されるまでの間、各画素電極（17a ' 17b)に書き込まれた電 位を保持する補助的な容量である。
[0053] アクティブマトリクス基板には走査信号線 (各トランジスタのゲート電極)および保持 容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、第 1の保持容 量配線 52aと重畳する第 1の導電体上領域 38aと、第 2の保持容量配線 52bと重畳 する第 2の導電体上領域 38bとを有することになる。
[0054] 本実施の形態では、ゲート絶縁膜の第 1の導電体上領域 38a内に、周囲より膜厚 の小さくなつた第 1の薄膜部 31aを形成する。ゲート絶縁膜は、複数のゲート絶縁層 を備えるが、そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、第 1の 薄膜部 31aが形成される。より詳細には、第 1の薄膜部 31aは、左右方向を長手方向 とする長方形形状であり、第 1の導電体上領域 38aが第 1の画素電極 17aと重畳する 領域の中に形成されている。すなわち、第 1の薄膜部 31a全体が第 1の画素電極 17 aと重畳する。また、ゲート絶縁膜の第 2の導電体上領域 38b内に、膜厚の小さくなつ た第 2の薄膜部 31bを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、 そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、第 2の薄膜部 31b が形成される。より詳細には、第 2の薄膜部 31bは、走査信号線方向を長手方向とす る長方形形状であり、第 2の導電体上領域 38bが第 2の画素電極 17bと重畳する領 域内に形成される。すなわち、第 2の薄膜部 3 lb全体が第 2の画素電極 17bと重畳 する。
[0055] なお、本実施の形態では、図 1に示すように、第 1および第 2の TFT12a' 12bの特 性を向上させるため、各 TFTのチャネル下領域にも薄膜部 31t (第 1あるいは第 2の 薄膜部と同様の構成)が設けられている。
[0056] 図 2は、図 1に示す Al— A2線矢視断面図である。図 1 · 2に示されるように、ガラス 基板 20上に第 1の保持容量配線 52aが形成され、（走査信号線 16を覆う）ゲート絶 縁膜 40は、ガラス基板面および第 1の保持容量配線 52aを覆っている。このゲート絶 縁膜 40上には、第 1および第 2の TFT12a' 12bのチャネル部を覆う第 1の層間絶縁 膜 25および第 1の画素電極 17aがこの順に形成されている。ゲート絶縁膜は、 SOG 材料力もなる第 1ゲート絶縁層 21と、 SiNxからなる第 2ゲート絶縁層 22とを備えるが 、第 1の導電体上領域 38aの一部分は第 1のゲート絶縁層 21が除去され、第 1の薄 膜部 31aとなっている。この第 1の薄膜部 31a上には、第 1の層間絶縁膜 25を介して 第 1の画素電極 17aが形成される。
[0057] このように、ゲート絶縁膜のうち、第 1の保持容量配線 52aと第 1の画素電極 17aと の間に位置する部分の一部を薄く形成する (第 1の薄膜部 31aを形成する)ことで、 上記容量 C 1の容量値を、第 1の保持容量配線 52aおよび第 1の薄膜部 31 aの重畳 部分 88aで支配的に決定できるようになる。同様に、ゲート絶縁膜のうち、第 2の保持 容量配線 52bと第 2の画素電極 17bとの間に位置する部分の一部を薄く形成する（ 第 2の薄膜部 31bを形成する)ことで、上記容量 C2の容量値を、第 2の保持容量配 線 52bおよび第 2の薄膜部 3 lbの重畳部分で支配的に決定できるようになる。
[0058] ここで、第 1の薄膜部 31a全体が、ゲート絶縁膜における第 1の導電体上領域 38a の中に設けられるため、第 1の保持容量配線 52aは、第 1の薄膜部 31aに対してズレ マージンをもつことになる。したがって、第 1の保持容量配線 52aの線幅が変動しても 、あるいはァライメントがずれても、そのエッジが第 1の薄膜部 31aにかからない範囲 であれば容量 C1の容量値はほとんど変化しない。
[0059] 力！]えて、第 1の薄膜部 31aは、ゲート絶縁膜が第 1の画素電極 17aと重畳する領域 の中に設けられて 、る（すなわち、第 1の薄膜部 31a全体が第 1の画素電極 17aと重 畳する）ため、第 1の画素電極 17aは、第 1の薄膜部 31aに対してズレマージンを持 つこと〖こなる。したがって、第 1の画素電極 17aの形成幅が変動しても、あるいはァラ ィメントがずれても、そのエッジが第 1の薄膜部 31aにかからない範囲であれば容量 C 1はほとんど変化しない。
[0060] これにより、本アクティブマトリクス基板によれば、容量 C1の容量値、ひいては第 1 の画素電極 17a電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリク ス基板を用いた表示装置において、その表示品位を向上させることができる。すなわ ち、 Cs制御 (保持容量配線による制御）でマルチピクセル駆動を行う表示装置に所 定中間調を表示させると、（アクティブマトリクス基板製造時に、各露光処理で露光量 が変化し、レジストパターンの線幅がばらつぐあるいはァライメントがずれることによ つて、保持容量配線と画素電極とで形成される容量の容量値が基板内でばらつき） 各露光処理に対応した露光領域 (表示エリア)ごとに輝度の差が生じるという問題が あるが、本実施の形態によれば、容量 C1の容量値が基板内でばらつくことを効果的 に抑制できるため、上記問題を解消することができる。
[0061] 同様に、第 2の薄膜部 31bは、ゲート絶縁膜における第 2の導電体上領域 38bの中 に設けられるため、第 2の保持容量配線 52bは、第 2の薄膜部 31bに対してズレマー ジンをもつことになる。したがって、第 2の保持容量配線 52bの線幅が変動しても、あ るいはァライメントがずれても、そのエッジが第 2の薄膜部 31bにかからない範囲であ れば容量 C2の容量値はほとんど変化しな 、。
[0062] カロえて、第 2の薄膜部 3 lbは、ゲート絶縁膜が第 2の画素電極 17bと重畳する領域 の中に設けられていることにもなるため、第 2の画素電極 17bは、第 2の薄膜部 31bに 対してズレマージンを持つことになる。したがって、第 2の画素電極 17bの形成幅が 変動しても、あるいはァライメントがずれても、そのエッジが第 2の薄膜部 31bにかから な 、範囲であれば容量 C2はほとんど変化しな!、。
[0063] 以上から、本アクティブマトリクス基板によれば、容量 C2の容量値、ひ 、ては第 2の 画素電極 17b電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリクス 基板を用いた表示装置において、その表示品位を向上させることができる。すなわち 、本実施の形態によれば、容量 C2の容量値が基板内でばらつくことを効果的に抑制 できるため、 Cs制御でマルチピクセル駆動を行う表示装置に所定中間調を表示させ ると各露光処理に対応した表示エリアごとに輝度の差が生じるという上記問題を解消 することができる。
[0064] なお、各保持容量配線 52a' 52bおよび走査信号線 16 (ゲート電極）は、例えば、 チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属または これら金属の合金カゝらなる単層膜または積層膜とすることができる。この保持容量配 線および走査信号線（ゲート電極）の膜厚は、例えば、 100nm〜300nm(1000A 〜3000 A)の程度とすればよ！、。
[0065] 第 1ゲート絶縁層 21としては、絶縁性の材料 (例えば、有機物を含む材料)を用い ることが可能である力 例えば、スピンオンガラス（SOG)材料を用いることができる。 SOG材料とは、スピンコート法などの塗布法によってガラス膜 (シリカ膜)を形成し得 る材料のことである。 SOG材料の中でも、例えば有機成分を含むスピンオンガラス材 料 (いわゆる有機 SOG材料)を好適に用いることができる。有機 SOG材料としては、 特に、 Si-O— C結合を骨格とする SOG材料や、 Si— C結合を骨格とする SOG材料 を好適に用いることができる。有機 SOG材料は、比誘電率が低ぐ容易に厚い膜を 形成することができる材料である。このため、有機 SOG材料を用いることによって、第 1ゲート絶縁層 21の比誘電率を低くし、第 1ゲート絶縁層 21を厚く形成することが容 易になるとともに平坦化も可能になる。本実施の形態では、第 1ゲート絶縁層 21の厚 さを、 1. 5 m〜2. O /z m程度としている。なお、有機物を含む材料としては上記 SO G材料のほか、アクリル系榭脂材料、エポキシ系榭脂、ポリイミド系榭脂、ポリウレタン 系榭脂、ポリシロキサン系榭脂、ノボラック系榭脂などがある。
[0066] なお、上記 Si—O— C結合を有する SOG材料としては、例えば、特開 2001— 982 24号公報ゃ特開平 6— 240455号公報に開示されている材料や、 IDW' 03予稿集 第 617頁に開示されている東レ 'ダウコーユング 'シリコーン株式会社製 DD1100を 挙げることができる。また、 Si— C結合を骨格とする SOG材料としては、例えば、特開 平 10— 102003号公報に開示されている材料を挙げることができる。
[0067] また、第 1ゲート絶縁層 21に、シリカフィラーを含む有機 SOG材料を用いることもで きる。この場合、有機 SOG材料カゝら形成された基材中にシリカフィラーを分散させた 構成とすることが好ましい。こうすれば、基板 20が大型化しても、第 1ゲート絶縁層 21 を、クラックを発生させることなく形成することができる。なお、シリカフィラーの粒径は 、例えば、 10nm〜30nmであり、その混入比率は、 20体積％〜80体積％である。 シリカフィラーを含む有機 SOG材料としては、例えば、触媒ィ匕学社製 LNT— 025を 用!/、ることができる。
[0068] 第 2ゲート絶縁層 22は、第 1ゲート絶縁層 21上に形成された絶縁性の膜である。本 実施の形態では、第 2ゲート絶縁層 22は窒化シリコン (SiNx)力もなる膜であり、その 窒化シリコン膜の厚さは 300nm〜500nm (3000 A〜5000 A)程度となって!/、る。
[0069] また、データ信号線 15、ソース電極 9、ドレイン電極 8 (図 1参照）は、例えば、チタン 、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら 金属の合金力もなる単層膜または積層膜とすることができる。これらの膜厚は、 ΙΟΟη m〜300nm (1000 A〜3000 A)の程度とすればよ！ヽ。
[0070] また、第 1の層間絶縁膜 25 (チャネル保護膜)としては、窒化シリコン、酸化シリコン 等の無機絶縁膜または、それらの積層膜等が用いられる。本実施の形態では 200η m〜500nm (2000 A〜5000 A)程度の膜厚の窒化シリコンを用いて！/、る。
[0071] また、第 1の層間絶縁膜 25上に形成される第 1および第 2の画素電極 17a' 17bは 、例えば、 ΙΤΟ、 ΙΖΟ、酸化亜鉛、酸化スズ等の透明性を有する導電膜からなってお り、膜厚は 100nm〜200nm(1000A〜2000A)程度である。
[0072] 以下に、本アクティブマトリクス基板の製造方法の一例を、図 2を用いて説明してお
<o
[0073] まず、透明絶縁性基板 20上にチタン、クロム、アルミニウム、モリブデン、タンタル、 タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて 成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状 にパターン形成することによって、保持容量配線 52aおよび走査信号線 (各 TFTの ゲート電極)が形成される。
[0074] 次 ヽで、スピンコート法を用いて、保持容量配線 52aおよび走査信号線 (ゲート電 極)の上を覆うように SOG材料等を塗布する。これにより、第 1ゲート絶縁層 21 (平坦 化膜)が形成される。そして、第 1ゲート絶縁層 21上にフォトレジストを塗布した後に、 フォトマスクを用いて露光を行い、その後、現像を施す。次いで、ドライエッチングを 行うことにより、第 1ゲート絶縁層 21を除去する。ドライエッチングは、例えば、四フッ 化水素（CF )と酸素（O )との混合ガスを用いて行うことができる。このとき、四フツイ匕
4 2
水素 (CF )と酸素 (O )との混合比率を調整することで、第 1ゲート絶縁層除去部分
4 2
のエッジ近傍を順テーパ形状にすることができる。
[0075] このように第 1ゲート絶縁層 21をパターユングすることで、図 2の薄膜部 31aを形成 することができる。
[0076] 本実施の形態では、（ゲート絶縁膜 40の）第 1の導電体上領域 38a内に、第 1の薄 膜部 31aを設けている。また、第 1および第 2の TFT12a' 12b (図 1参照）の特性を向 上させるため、各 TFTのチャネル下領域にも薄膜部 3 Itを設けている。
[0077] 続いて、第 2ゲート絶縁層 22、半導体層（高抵抗半導体層および低抵抗半導体層 )をプラズマ CVD (化学的気相成長法)等によって連続して成膜した後に、フォトエツ チング法等によってパターン形成する。
[0078] 次 、で、データ信号線、ソース電極、ドレイン電極を形成する。これらは全て同一ェ 程により形成することができる。具体的には、チタン、クロム、アルミニウム、モリブデン 、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等 の方法にて成膜し、この金属膜または合金膜をフォトエッチング法等にて必要な形状 にパターニングする。
[0079] そして、アモルファスシリコン膜等の高抵抗半導体層（i層）、 n+アモルファスシリコ ン膜等の低抵抗半導体層（n+層）に対して、データ信号線、ソース電極、およびドレ イン電極のパターンをマスクにし、ドライエッチングにてチャネルエッチングを行う。こ のプロセスにて i層の膜厚が最適化され、第 1および第 2の TFT12a' 12b (図 1参照） が形成される。すなわち、データ信号線、ソース電極およびドレイン電極にて覆われ て 、な 、半導体層がエッチング除去され、各 TFTの能力に必要な i層膜厚が残され る。
[0080] 次 、で、 TFTのチャネルを保護する（チャネルを覆う）第 1の層間絶縁膜 25を形成 する。本実施の形態では、プラズマ CVD法等を用いて、窒化シリコン、酸化シリコン 等の無機絶縁膜を成膜した。
[0081] また、コンタクトホール l la' l ib (図 1参照）は、例えば、感光性レジストをフォトリソ グラフィ法 (露光および現像）によりパターユングし、エッチングすることによって形成 できる。
[0082] さらに、第 1の層間絶縁膜 25上に、 ITO、 ΙΖΟ、酸化亜鉛、酸化スズ等の透明性を 有する導電膜をスパッタリング法等の方法によって成膜し、これをフォトエッチング法 等の方法にて必要な形状にパターンすることで、第 1の画素電極 17aが形成できる。 これにより、本アクティブマトリクス基板が製造される。
[0083] なお、本アクティブマトリクス基板は、図 3 ·4に示すように、第 1の薄膜部 41aの一部 が第 1の画素電極 17aと重畳し、第 2の薄膜部 41bの一部が第 2の画素電極 17bと重 畳する構成とすることもできる。なお他の構成は図 1 · 2と同様である。
[0084] 図 3 ·4に示すアクティブマトリクス基板においても、第 1の薄膜部 41a全体力 ゲート 絶縁膜における第 1の導電体上領域 38aの中に設けられるため、第 1の保持容量配 線 52aは、第 1の薄膜部 41aに対してズレマージンをもつことになる。したがって、第 1 の保持容量配線 52aの線幅が変動しても、あるいはァライメントがずれても、そのエツ ジが第 1の薄膜部 41aにかからない範囲であれば、第 1の画素電極 17aおよび第 1の 保持容量配線 52a間に形成される容量 (保持容量) Cxの容量値はほとんど変化しな い。
[0085] ここで、図 25に、図 3 ·4に示すアクティブマトリクス基板において第 1の保持容量配 線 52aの線幅が 2 μ m (片側 1 μ m、両側で 2 μ m)ずれたときの上記容量 Cxの変動 をシミュレートした結果 (グラフ A)と、図 3 ·4において第 1の薄膜部 41aがない比較構 成 (すなわち、第 1ゲート絶縁層 21がなぐ第 2ゲート絶縁層 22のみが均一な厚さで 設けられた構成）において第 1の保持容量配線 52aの線幅が 2 mずれたときの容量 Cx，の変動をシミュレートした結果 (グラフ B)とを示す。なお、上記のシミュレートでは 、 45型 (解像度 1920 XRGB X 1080)液晶表示装置において、第 1ゲート絶縁層 2 1の比誘電率が 3. 5、第 1ゲート絶縁膜 22 (窒化シリコン)および第 1層間絶縁膜 25 ( 窒化シリコン)の比誘電率がともに 7. 0、第 1ゲート絶縁膜 21の膜厚が 1. 2 /ζ πι、第 2 ゲート絶縁膜 22の膜厚が 400nm、第 1層間絶縁膜 25の膜厚が 250nmである構成 を前提としている。
[0086] 図 25に示す各シミュレート結果から、本アクティブマトリクス基板 10 (第 1の薄膜部 4 laを設けた構成）における容量 Cxの変動が、比較構成 (薄膜部を設けない構成）に おける Cx'の変動に比して非常に小さいことがわかる。
[0087] また、容量 (保持容量) Cxの変動を、中間調 (ここでは表示可能階調 256階調のう ちの 110階調)表示における（第 1の画素電極の）実効電位の変動に引きなおしたの が図 26のグラフ C (0. 9mV)であり、上記容量 Cx'の変動を、中間調（110階調）表 示における（第 1の画素電極の）実効電位の変動に引きなおしたのが図 26のグラフ D (3. 9mV)である。
[0088] 実効電位の変動が lmV以下であれば周囲との輝度差が視認されないことに鑑み ると、本アクティブマトリクス基板 10では第 1の保持容量配線 52aの線幅が: L mずれ ても視認可能な輝度差として現れることはな 、が、比較構成ではこれが視認可能な 輝度差として現れ、表示品位に影響がでることがゎカゝる。
[0089] 図 27は、図 26のグラフ Cに関して、第 1ゲート絶縁層 21の膜厚（SOG膜厚）を変え たときに (グラフ Cは膜厚が 1. 2 /z mのもの）、実効電位の変動がどうなるかを示すグ ラフである。第 1ゲート絶縁層 21の膜厚が 1. 0 mのときに実効電位の変動が 1. 0 mV (視認可能な輝度差の閾値）となっていることから、第 1の保持容量配線 52aの線 幅ずれが 2 m (片側 1 μ m、両側で 2 m)におさまるのであれば、第 1ゲート絶縁層 21の膜厚が 1. 0 m以上あれば足りることがわかる。
[0090] また、図 28は、第 1ゲート絶縁層 21の膜厚 (SOG膜厚)と輝度差変化量との関係を 示すグラフである。同図から第 1ゲート絶縁層 21の膜厚が 5. O /z m以上であれば輝 度差変化量がほぼ 0となることがわかる。なお、第 1ゲート絶縁層 21 (SOG膜）はスピ ンコート法によって塗布形成されるため、膜厚があまり大きいと膜厚が均一にならない おそれがある。そこで、第 1ゲート絶縁層 21の膜厚は 4. O /z m以下にするのが好まし い。
[0091] 本アクティブマトリクス基板を図 9のように構成することもできる。図 9に示すァクティ ブマトリクス基板は、 1つの画素領域 70に、 TFT12、画素電極 17、およびコンタクト ホール 11を備える。本アクティブマトリクス基板には、互いに直交するように図中左右 方向に形成された走査信号線 76および図中上下方向に形成されたデータ信号線 1 5を備える。
[0092] TFT12は、ソース電極 9とドレイン電極 8とを備え、そのゲート電極 6は走査信号線 76から引き出されている。ソース電極 9はデータ信号線 15に接続され、ドレイン電極 8がコンタクトホール 11を介して画素電極 17に接続される。画素電極 17は ITO等の 透明電極であり、本アクティブマトリクス基板下からの光 (バックライト光）を透過させる
[0093] 本アクティブマトリクス基板には、画素領域中央を走査信号線 76方向に走る保持容 量配線 52が形成されて 、る。
[0094] そして、画素電極 17は容量 Cの一方電極として機能し、保持容量配線 52は該容量 cの他方電極として機能する。この容量 Cは、保持容量としての機能を備える。
[0095] 本アクティブマトリクス基板では、データ信号線 15からのデータ (信号電位）力 TF T12のソース電極 9およびドレイン電極 8を介して、画素電極 17に与えられる。
[0096] 本アクティブマトリクス基板には走査信号線 (各トランジスタのゲート電極)および保 持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域 7 0において、保持容量配線 52と重畳する導電体上領域 38を有することになる。
[0097] 本実施の形態では、ゲート絶縁膜の導電体上領域 38内に、膜厚の小さくなつた薄 膜部 31を形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少 なくとも 1つを部分的に除去あるいは薄くすることで、薄膜部 31が形成される。より詳 細には、薄膜部 31は、左右方向を長手方向とする長方形形状であり、導電体上領域 38の中央部に局所的に形成される。
[0098] 図 9の構成においても、薄膜部 31は、ゲート絶縁膜における導電体上領域 38の中 に設けられるため、保持容量配線 52は、薄膜部 31に対してズレマージンをもつこと になる。したがって、保持容量配線 52の線幅が変動しても、あるいはァライメントがず れても、そのエッジが薄膜部 31にかからない範囲であれば容量 Cの容量値はほとん ど変化しない。
[0099] カロえて、薄膜部 31は、ゲート絶縁膜が画素電極 17と重畳する領域の中に設けられ ている（すなわち、薄膜部 31全体が画素電極 17と重畳する）ため、画素電極 17は、 薄膜部 31に対してズレマージンを持つことになる。したがって、画素電極 17の形成 幅が変動しても、あるいはァライメントがずれても、そのエッジが薄膜部 31にかからな V、範囲であれば容量 Cはほとんど変化しな!、。
[0100] 本アクティブマトリクス基板を図 19のように構成することもできる。図 19に示すように 、アクティブマトリクス基板は、 1つの画素領域に、 TFT412と、画素電極 417 (容量 電極)と、保持容量配線 452 (導電体)と、互いに直交するように図中左右方向に形 成された走査信号線 416および図中上下方向に形成されたデータ信号線 415とを 備える。
[0101] 保持容量配線 452は、画素電極 417のエッジのうちデータ信号線 415に沿うような エッジ E1とこれに対向するエッジ E2とに重なるように H型に形成されている。これに より、画素電極 417および保持容量配線 452が重畳する部分に保持容量 Cが形成さ れる。図示しないが、保持容量配線 452上にはこれを覆うようにゲート絶縁膜が形成 される。
[0102] 本実施の形態では、図 19に示すように、ゲート絶縁膜のうち導電体上に位置する 領域内に、膜厚の小さくなつた薄膜部 431を形成する。薄膜部 431は H型に形成さ れ、その全体が保持容量配線 452と重畳し、その一部が画素電極 417に重畳する。 これにより、画素電極 417および保持容量配線 452並びに薄膜部 431の重畳部分 で上記保持容量 Cが支配的に決定されることになる。
[0103] 図 19の構成においても、薄膜部 431全体が、ゲート絶縁膜における導電体上領域 内に設けられるため、保持容量配線 452は、薄膜部 431に対してズレマージンをもつ こと〖こなる。したがって、保持容量配線 452の線幅が変動しても、あるいはァライメント がずれても、そのエッジが薄膜部 431にかからな 、範囲であれば上記保持容量じの 容量値はほとんど変化しな 、。
[0104] さらに、薄膜部 431は、その全体が保持容量配線 452と重なり、かつ画素電極 417 のエッジ Ε1 ·Ε2とも重なるように形成されているため、画素電極 417あるいは薄膜部 431の左右方向のズレに対して画素電極 417および薄膜部 431の重なり部分の面 積が補償され、保持容量 Cの容量値が変化しにくい。また、保持容量配線 452は、上 記のとおり画素電極 417のエッジ Ε1 ·Ε2に重なるように形成されているため、その電 界遮蔽効果によって画素電極およびデータ信号線間の寄生容量を低減することもで きる。
[0105] 本アクティブマトリクス基板を図 20のように構成することもできる。なお、図 21は図 2 0の Bl— Β2断面図である。図 20に示すように、本アクティブマトリクス基板は、 1つの 画素領域に、 TFT312と、画素電極 317 (容量電極）と、保持容量配線 352 (導電体 )と、互いに直交するように図中左右方向に形成された走査信号線 316および図中 上下方向に形成されたデータ信号線 315とを備える。
[0106] 保持容量配線 352は、画素電極 317の周端 (エッジ）と重なるように、環状に形成さ れている。これにより、画素電極 317および保持容量配線 352が重畳する部分に保 持容量 Cが形成される。 [0107] 本アクティブマトリクス基板では、図 21に示すように、基板 20上に保持容量配線 35 2が形成されるとともに、保持容量配線 352を覆うようにゲート絶縁膜 340が形成され 、さらにこのゲート絶縁膜 340上に画素電極 317が形成される。このため、このゲート 絶縁膜 340は、各画素領域において、保持容量配線 352と重畳する導電体上領域 3 38を有する。
[0108] 本実施の形態では、図 20· 21に示すように、ゲート絶縁膜の導電体上領域 338内 に、膜厚の小さくなつた薄膜部 331を形成する。薄膜部 331は環状に形成され、その 全体が保持容量配線 352と重畳し、その一部が画素電極 317に重畳する。これによ り、画素電極 317および保持容量配線 352並びに薄膜部 331の重畳部分 388で上 記保持容量 Cを支配的に決定できることになる。
[0109] 図 20の構成においても、薄膜部 331全体が、ゲート絶縁膜における導電体上領域 内中に設けられるため、保持容量配線 352は、薄膜部 331に対してズレマージンをも つこと〖こなる。したがって、保持容量配線 352の線幅が変動しても、あるいはァラィメ ントがずれても、そのエッジが薄膜部 331にかからない範囲であれば上記保持容量 Cの容量値はほとんど変化しな 、。
[0110] さらに、薄膜部 331は、その全体が保持容量配線 352と重なり、かつ画素電極 317 のエッジとも重なるように形成されて ヽるため、画素電極 317ある 、は薄膜部 331の 左右方向のズレに対して画素電極 317および薄膜部 331の重なり部分の面積が補 償され、上記保持容量 Cの容量値が変化しにくい。また、保持容量配線 352は、画素 電極 317のエッジのうちデータ信号線 315に沿うようなエッジとこれに対向するエッジ とに重なるように形成されているため、その電界遮蔽効果によって画素電極およびデ ータ信号線間の寄生容量を低減することもできる。
[0111] 〔実施の形態 2〕
本発明の実施の形態 2について図 5〜図 8および図 10に基づいて説明すれば以 下のとおりである。
[0112] 図 5は、本実施の形態に係るアクティブマトリクス基板の概略構成を示す平面図で ある。同図に示されるように、本アクティブマトリクス基板はマルチピクセル駆動用であ り、 1つの画素領域 110に、第 1の TFT (薄膜トランジスタ） 112a、第 2の TFT112b、 第 1の画素電極 117a、第 2の画素電極 117b、第 1のドレイン引き出し電極 107a、第 1のドレイン引き出し電極 107b、第 1のドレイン引き出し配線 147a、第 1のドレイン引 き出し配線 147b、第 1のコンタクトホール 11 la、および第 2のコンタクトホール 11 lb を備える。
[0113] また、本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成 された走査信号線 116および図中上下方向に形成されたデータ信号線 115を備え る。画素領域 110内においては、上半分に第 1の画素電極 117aが設けられるととも に下半分に第 2の画素電極 117bが設けられ、中央部を走査信号線 116が横切って いる。この走査信号線 116は、第 1の画素電極 117a (図 5でいえば、第 1の画素電極 117aの下部）および第 2の画素電極 117b (図 5で!、えば、第 2の画素電極 117bの 上部）に重畳する。また、データ信号線 115は、第 1および第 2の画素電極（117a' 1 17b)の左側エッジと重なるように形成されて!、る。データ信号線 115および走査信 号線 116の交点近傍には、第 1および第 2の TFT112a ' 112bが形成される。
[0114] 第 1の TFT112aは、ソース電極 109と第 1のドレイン電極 108aとを備え、そのゲー ト電極は走査信号線 116の一部である。また、第 1の TFT112bは、ソース電極 109と 第 2のドレイン電極 108bとを備え、そのゲート電極は走査信号線 116の一部である。 このように、第 1および第 2の TFT112a' 112bは、ソース電極およびゲート電極を共 有する。
[0115] ソース電極 109はデータ信号線 115に接続され、第 1のドレイン電極 108aは、ドレ イン引き出し配線 147a、第 1のドレイン引き出し電極 107a、およびコンタクトホール 1 11aを介して画素電極 117aに接続される。また、第 2のドレイン電極 108bは、第 2の ドレイン引き出し配線 147b、第 2のドレイン引き出し電極 107b、およびコンタクトホー ル 11 lbを介して第 2の画素電極 117bに接続される。第 1および第 2の画素電極 117 a ' 117bは ITO等の透明電極であり、本アクティブマトリクス基板下からの光 (バックラ イト光）を透過させる。
[0116] 本アクティブマトリクス基板には、基板面上に形成され、図中左右方向に走る第 1お よび第 2の保持容量配線 152a ' 152bを備える。第 1の保持容量配線 152aは、第 1 のドレイン引き出し電極 107aと重畳し、第 2の保持容量配線 152bは、第 2のドレイン 引き出し電極 107bと重畳している。
[0117] そして、第 1のドレイン引き出し電極 107aは容量 C3の一方電極として機能し、第 1 の保持容量配線 152aは該容量 C3の他方電極として機能する。同様に、第 2のドレ イン引き出し電極 107bは容量 C4の一方電極として機能し、第 2の保持容量配線 15 2bは該容量 C4の他方電極として機能する。これら容量 C3 ' C4はそれぞれ、保持容 量および画素電極電位の制御用容量としての機能を兼ね備える。
[0118] 本アクティブマトリクス基板では、データ信号線 115からのデータ (信号電位）力 各 TFT (112a' 112b)の共通ソース電極 109と、第 1および第 2のドレイン電極 108a ' 1 08bとを介して、第 1および第 2の画素電極 117a ' 117bそれぞれに与えられる力 第 1および第 2の保持容量配線 152a ' 152bには互いに逆位相の信号電圧が印加され ており、第 1および第 2の画素電極 117a' 117bそれぞれが異なる電位に制御される (後に詳述)。これにより、 1つの画素 110内に明るい領域と暗い領域とを形成でき、 面積階調によって中間調を表現することができる。この結果、斜め視角における白浮 きを改善できる等、表示品位を高められる。なお、保持容量とは、各画素電極（117a •117b)に次のデータ信号が入力されるまでの間、各画素電極（ 117a · 117b)に書 き込まれた電位を保持する補助的な容量である。
[0119] アクティブマトリクス基板には走査信号線 (各トランジスタのゲート電極)および保持 容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域 110 において、第 1の保持容量配線 152aと重畳する第 1の導電体上領域と、第 2の保持 容量配線 152bと重畳する第 2の導電体上領域とを有することになる。
[0120] 本実施の形態では、ゲート絶縁膜の第 1の導電体上領域内に、膜厚の小さくなつた 第 1の薄膜部 131aを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、 そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、第 1の薄膜部 131a が形成される。より詳細には、第 1の薄膜部 131aは、左右方向を長手方向とする長 方形形状であり、第 1の導電体上領域が第 1の画素電極 117aと重畳する領域の中 に形成されている。また、ゲート絶縁膜の第 2の導電体上領域内に、膜厚の小さくな つた第 2の薄膜部 131bを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備える 1S そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、第 2の薄膜部 1 31bが形成される。より詳細には、第 2の薄膜部 131bは、走査信号線方向を長手方 向とする長方形形状であり、第 2の導電体上領域が第 2の画素電極 117bと重畳する 領域内に形成される。
[0121] なお、本実施の形態では、図 5に示すように、第 1および第 2の TFT112a' 112bの 特性を向上させるため、各 TFTのチャネル下領域にも薄膜部 131t (第 1あるいは第 2の薄膜部と同様の構成）が設けられている。
[0122] 図 6は、図 5に示す A1— A2線矢視断面図である。図 5 · 6に示されるように、ガラス 基板 120上に第 1の保持容量配線 152aが形成され、（走査信号線 116を覆う）ゲー ト絶縁膜 140は、ガラス基板面および第 1の保持容量配線 152aを覆っている。この ゲート絶縁膜 140上には、第 1のドレイン引き出し電極 107aが形成される。そして、こ の第 1のドレイン引き出し電極 107aの一部と、第 1および第 2の TFT112a' 112bの チャネル部とを覆うように、第 1の層間絶縁膜 125が形成される。さらに、この第 1の層 間絶縁膜 125上に、第 2の層間絶縁膜 126を介して第 1の画素電極 117aが形成さ れている。なお、コンタクトホール 111a内では、第 1および第 2の層間絶縁膜 125 · 1 26は除去されており、ホール内にて第 1のドレイン引き出し電極 107aと画素電極 11 7aとが接触している。
[0123] なお、第 1の層間絶縁膜 125としては、窒化シリコン、酸ィ匕シリコン等の無機絶縁膜 または、それらの積層膜等が用いられる。本実施の形態では 200ηπ！〜 500nm (20 00 A〜5000 A)程度の膜厚の窒化シリコンを用いて 、る。第 2の層間絶縁膜 126と しては、感光性アクリル榭脂等の榭脂膜や SOG膜でもよい。本実施の形態では 200 0nm〜4000nm (20000 A〜40000 A)程度の膜厚の感光性アクリル榭脂膜を用 いている。
[0124] ゲート絶縁膜 140は、 SOG材料力 なる第 1ゲート絶縁層 121と、 SiNxからなる第 2ゲート絶縁層 122とを備えるが、第 1の導電体上領域 138aの一部分は第 1のゲート 絶縁層 121が除去され、第 1の薄膜部 131aとなっている。この第 1の薄膜部 131a上 には、第 1のドレイン引き出し電極 107aが形成され、この第 1のドレイン引き出し電極 107a上に第 1の画素電極 117aが形成される。
[0125] このように、ゲート絶縁膜のうち、第 1の保持容量配線 152aと第 1のドレイン引き出 し電極 107aとの間に位置する部分の一部を薄く形成する（第 1の薄膜部 131aを形 成する）ことで、上記容量 C3の容量値を、第 1の保持容量配線 152aおよび第 1の薄 膜部 131aの重畳部分 188aで支配的に決定できるようになる。同様に、ゲート絶縁 膜のうち、第 2の保持容量配線 152bと第 2のドレイン引き出し電極 107bとの間に位 置する部分の一部を薄く形成する (第 2の薄膜部 131bを形成する)ことで、上記容量 C4の容量値を、第 2の保持容量配線 152bおよび第 2の薄膜部 13 lbの重畳部分で 支配的に決定できるようになる。
[0126] ここで、第 1の薄膜部 131a全体は、ゲート絶縁膜 140における第 1の導電体上領 域 138aの中に設けられるため、第 1の保持容量配線 152aは、第 1の薄膜部 131aに 対してズレマージンをもつことになる。したがって、第 1の保持容量配線 152aの線幅 が変動しても、あるいはァライメントがずれても、そのエッジが第 1の薄膜部 131aにか からな 、範囲であれば容量 C3の容量値はほとんど変化しな!、。
[0127] 力！]えて、第 1の薄膜部 131aは、ゲート絶縁膜 140が第 1のドレイン引き出し電極 10 7aと重畳する領域の中に設けられている（すなわち、第 1の薄膜部 131a全体が第 1 のドレイン引き出し電極 107aと重畳する）ため、第 1のドレイン引き出し電極 107aは、 第 1の薄膜部 131aに対してズレマージンを持つことになる。したがって、第 1のドレイ ン引き出し電極 107aの形成幅が変動しても、あるいはァライメントがずれても、その エッジが第 1の薄膜部 131aにかからない範囲であれば容量 C3はほとんど変化しな い。
[0128] 以上から、本アクティブマトリクス基板によれば、容量 C3の容量値、ひいては第 1の 画素電極 117aの電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリ タス基板を用いた表示装置において、その表示品位を向上させることができる。すな わち、 Cs制御 (保持容量配線による制御）でマルチピクセル駆動を行う表示装置に 所定中間調を表示させると、（アクティブマトリクス基板製造時に、各露光処理で露光 量が変化し、レジストパターンの線幅がばらつぐあるいはァライメントがずれることに よって、保持容量配線とドレイン引き出し電極とで形成される容量の容量値が基板内 でばらつき)各露光処理に対応した露光領域 (表示エリア)ごとに輝度の差が生じると いう問題があるが、本実施の形態によれば、容量 C3の容量値が基板内でばらつくこ とを効果的に抑制できるため、上記問題を解消することができる。
[0129] 同様に、本アクティブマトリクス基板によれば、容量 C4の容量値、ひ 、ては第 2の画 素電極 117bの電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリク ス基板を用いた表示装置において、その表示品位を向上させることができる。すなわ ち、本実施の形態によれば、容量 C4の容量値が基板内でばらつくことを効果的に抑 制できるため、 Cs制御でマルチピクセル駆動を行う表示装置に所定中間調を表示さ せると各露光処理に対応した表示エリアごとに輝度の差が生じるという上記問題を解 消することができる。
[0130] 本実施の形態に係るアクティブマトリクス基板は、図 7に示すように、第 1のドレイン 引き出し電極 107aとゲート絶縁膜 140 (第 2ゲート絶縁層 122)との間に半導体層 12 4を設けても構わない。こうすれば、薄膜部 131aを構成する第 2ゲート絶縁層 122に ピンホールがあつたとしても、第 1のドレイン引き出し電極 107aと保持容量配線 152a とが短絡してしまうことを防止できる。
[0131] また、本実施の形態に係るアクティブマトリクス基板は、図 8に示すように、第 1のドレ イン電極 108aおよび第 1の画素電極 117aを接続するコンタクトホール 11 laと、第 1 の画素電極 117aおよび第 1のドレイン引き出し電極 107aを接続するコンタクトホー ル 181aとを設けることで、図 5の第 1のドレイン引き出し配線 147aを形成しない構成 とすることも可能である。こうすれば、第 1のドレイン引き出し配線を形成しない分、開 口率を向上させることができる。
[0132] また、本実施の形態に係るアクティブマトリクス基板を図 10のように構成することもで きる。図 10に示すアクティブマトリクス基板は、 1つの画素領域 170に、 TFT112、画 素電極 117、ドレイン引き出し電極 107、およびコンタクトホール 111を備える。本ァク ティブマトリクス基板には、互いに直交するように図中左右方向に形成された走査信 号線 176および図中上下方向に形成されたデータ信号線 115と、画素領域 170の 中央を図中左右方向に横切る保持容量配線 152とを備える。
[0133] TFT112は、ソース電極 109とドレイン電極 108とを備え、そのゲート電極 106は走 查信号線 176から引き出されている。ソース電極 109はデータ信号線 115に接続さ れ、ドレイン電極 108がコンタクトホール 111を介して画素電極 117に接続される。画 素電極 117は ITO等の透明電極であり、本アクティブマトリクス基板下力ゝらの光 (バッ クライト光)を透過させる。
[0134] 保持容量配線 152はドレイン引き出し電極 107と重畳する。そして、ドレイン引き出 し電極 107は容量 cの一方電極として機能し、保持容量配線 152は該容量 cの他方 電極として機能する。この容量 cは、保持容量としての機能を備える。
[0135] 本アクティブマトリクス基板では、データ信号線 115からのデータ (信号電位）力 Τ
FT112のソース電極 109およびドレイン電極 108を介して、画素電極 117に与えら れる。
[0136] 本アクティブマトリクス基板には走査信号線 (各トランジスタのゲート電極)および保 持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域 1 70において、保持容量配線 152と重畳する導電体上領域 138を有することになる。
[0137] 本実施の形態では、ゲート絶縁膜の導電体上領域 138内に、膜厚の小さくなつた 薄膜部 131を形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうち の少なくとも 1つを部分的に除去ある ヽは薄くすることで、薄膜部 131が形成される。 より詳細には、薄膜部 131は、左右方向を長手方向とする長方形形状であり、導電 体上領域 138の中央部に局所的に形成される。
[0138] 図 10の構成においても、薄膜部 131全体が、ゲート絶縁膜における導電体上領域 138の中に設けられるため、保持容量配線 152は、薄膜部 131に対してズレマージ ンをもつこと〖こなる。したがって、保持容量配線 152の線幅が変動しても、あるいはァ ライメントがずれても、そのエッジが薄膜部 131にかからな 、範囲であれば容量 cの容 量値はほとんど変化しな!、。
[0139] カロえて、薄膜部 131は、ゲート絶縁膜がドレイン引き出し電極 107と重畳する領域 の中に設けられている（すなわち、薄膜部 131全体がドレイン引き出し電極 107と重 畳する）ため、ドレイン引き出し電極 107は、薄膜部 131に対してズレマージンを持つ ことになる。したがって、ドレイン引き出し電極 107の形成幅が変動しても、あるいはァ ライメントがずれても、そのエッジが薄膜部 131にかからない範囲であれば容量 cはほ とんど変化しない。
[0140] 〔実施の形態 3〕 本アクティブマトリクス基板を図 22のように構成することもできる。図 23は図 22の A1 —A2断面図である。図 22に示すように、本アクティブマトリクス基板は、 1つの画素領 域に、 TFT212と、第 1の画素電極 217aおよび第 2の画素電極 217b容量電極）と、 コンタクトホール 211と、制御容量電極 252 (導電体）と、互いに直交するように図中 左右方向に形成された走査信号線 216および図中上下方向に形成されたデータ信 号線 215とを備える。
[0141] 制御容量電極 252は、第 1および第 2の画素電極双方と重なるように、走査信号線 216方向を長手方向とする長方形形状に形成されている。これにより、第 1の画素電 極 217aおよび制御容量電極 252がなす容量 C1と制御容量電極 252および第 2の 画素電極 217bがなす容量 C2とが直列に接続されることになり、第 1および第 2の画 素電極 217a · 217bが容量結合された構成となる。
[0142] 本アクティブマトリクス基板では、図 23に示すように、基板 20上にゲート絶縁膜 240 が形成されるとともにゲート絶縁膜 240上に制御容量電極 252が形成され、この制御 容量電極 252上にトランジスタ 212 (図 22参照）のチャネル部分を覆う層間絶縁膜 22 5が形成される。このため、この層間絶縁膜 225は、各画素領域において、制御容量 電極 252と重畳する導電体上領域 238 (図 22参照）を有することになる。
[0143] 本実施の形態では、図 22· 23に示すように、層間絶縁膜の導電体上領域 238内に 、膜厚の小さくなつた薄膜部 231a' 231bを形成する。層間絶縁膜 225は、複数の絶 縁層を備える力 そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、 薄膜部 231a' 231bが形成される。具体的に説明すると、薄膜部 231aは、左右方向 を長手方向とする長方形形状であり、その全体が制御容量電極 252および第 1の画 素電極 217aと重畳するように形成される。
[0144] 同様に、薄膜部 231bは、左右方向を長手方向とする長方形形状であり、その全体 が制御容量電極 252および第 2の画素電極 217bと重畳するように形成される。これ により、第 1の画素電極 217aおよび制御容量電極 252並びに薄膜部 231aの重なり 部分（図 23の 288)で上記容量 C1が支配的に決定され、第 2の画素電極 217bおよ び制御容量電極 252並びに薄膜部 231bの重なり部分で上記容量 C2が支配的に 決定されること〖こなる。 [0145] 図 22の構成においても、薄膜部 231a全体力 層間絶縁膜の導電体上領域 238の 中に設けられるため、制御容量電極 252は、薄膜部 23 laに対してズレマージンをも つことになる。したがって、制御容量電極 252の線幅が変動しても、あるいはァラィメ ントがずれても、そのエッジが薄膜部 231aにかからない範囲であれば容量 C1の容 量値はほとんど変化しない。また、第 1の画素電極 217aのァライメント等がずれても、 そのエッジが薄膜部 231aにかからない範囲であれば容量 C1の容量値はほとんど変 化しない。
[0146] 同様に、制御容量電極 252の線幅が変動しても、あるいはァライメントがずれても、 そのエッジが薄膜部 231bにかからない範囲であれば容量 C2の容量値はほとんど変 化しない。また、第 2の画素電極 217bのァライメント等がずれても、そのエッジが薄膜 部 23 lbに力からない範囲であれば容量 C2の容量値はほとんど変化しない。
[0147] なお、図 22に示すアクティブマトリクス基板を図 24のように変形することもできる。す なわち、各画素領域において、薄膜部 231を、第 1および第 2の画素電極 217a' 217 bと重畳するように、層間絶縁膜の導電体上領域 238の中央部に 1つ設けることもで きる。
[0148] 本アクティブマトリクス基板を液晶パネルイ匕したときの構成を図 11に示す。同図に 示すように、本液晶パネル 80は、ノ ックライト光源側から順に、偏光板 81、本ァクティ ブマトリクス基板 100 (図 1 ·図 5等参照）、配向膜 82、液晶層 83、カラーフィルタ基板 84、および偏光板 85を備える。カラーフィルタ基板 84は、液晶層 83側力も順に、配 向膜 85、共通 (対向）電極 86、着色層 87 (ブラックマトリクス 99を含む）、ガラス基板 8 8を備える。そして、この共通（対向）電極 86に液晶分子配向制御用突起（リブ) 86x が設けられている。液晶分子配向制御用突起 86xは、例えば、感光性榭脂等により 形成される。リブ 86xの（基板面垂直方向から見たときの）平面形状としては、一定の 周期でジグザクに屈曲した帯状 (横 V字形状)等が挙げられる。
[0149] ここで、液晶パネルイ匕する際の、アクティブマトリクス基板とカラーフィルタ基板との 間に液晶を封入する方法を説明しておく。液晶の封入方法については、基板周辺に 液晶注入のため注入口を設けてぉ ヽて真空で注入口を液晶に浸し、大気開放する ことによって液晶を注入した後 UV硬化榭脂などで注入口を封止する、真空注入法 などの方法で行ってもよい。し力しながら、垂直配向の液晶パネルでは、水平配向パ ネルに比べ注入時間が非常に長くなることから、以下に示す液晶滴下貼り合せ法を 用いることが好ましい。まず、アクティブマトリクス基板の周囲に UV硬化型シール榭 脂を塗布し、カラーフィルタ基板に滴下法により液晶の滴下を行う。液晶滴下法によ り液晶によって所望のセルギャップとなるよう最適な液晶量をシールの内側部分に規 則的に滴下する。次に、上記のようにシール描画および液晶滴下を行ったカラーフィ ルタ基板とアクティブマトリクス基板とを貼合せるため、貼り合わせ装置内の雰囲気を lPaまで減圧し、この減圧下において基板の貼合せを行う。その後、雰囲気を大気 圧にしてシール部分を押しつぶし、所望のセルギャップを得る。ついで UV照射によ つてシール榭脂を仮硬化した後、シール榭脂の最終硬化を行うためにベータを行う。 この時点でシール榭脂の内側に液晶が行き渡り液晶がセル内に充填された状態とな る。そして、ベータ完了後にパネル単位への分断を行い、偏光板を貼り付ける。以上 により、図 11に示すような液晶パネルが完成する。
[0150] 次に、本実施形態に係る液晶表示装置について説明する。
[0151] 図 12は、本液晶表示装置 509の概略構成を示すブロック図である。図 12に示すよ うに、液晶表示装置 509は、 YZC分離回路 500、ビデオクロマ回路 501、 AZDコン バータ 502、液晶コントローラ 503、本アクティブマトリクス基板を有する液晶パネル 5 04、ノ ックライト馬区 回 505、ノ ックライト 506、マイ =3ン 507、および^言周回 508 を備えている。
[0152] 液晶表示装置 509で表示する画像信号や映像信号は、 YZC分離回路 500に入 力され、輝度信号および色信号に分離される。これら輝度信号および色信号は、ビ デォクロマ回路 501にて光の 3原色である R'G'Bに対応するアナログ RGB信号に 変換される。さらに、このアナログ RGB信号は、 AZDコンバータ 502にてデジタル R GB信号に変換され、液晶コントローラ 503に入力される。
[0153] この液晶コントローラ 503に入力されたデジタル RGB信号は、液晶コントローラ 503 力も液晶パネル 504に入力される。液晶パネル 504には、液晶コントローラ 503から 所定のタイミングでデジタル RGB信号が入力されると共に、階調回路 508から RGB 各々の階調電圧が供給される。また、ノ ックライト駆動回路 505によりバックライト 506 を駆動させ、液晶パネル 504に光を照射する。これにより、液晶パネル 504は画像や 映像を表示する。また、上記各処理を含め、液晶表示装置 509全体の制御はマイコ ン 507によって行われる。
[0154] 上記映像信号としては、テレビジョン放送に基づく映像信号、カメラにより撮像され た映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号 を挙げることができる。
[0155] また、本発明の液晶表示装置 509は、図 13に示すように、テレビジョン放送を受信 して映像信号を出力するチューナ部 600と接続することにより、チューナ部 600から 出力された映像信号に基づいて映像 (画像)表示を行うことが可能になる。この場合 、液晶表示装置 509とチューナ部 600とでテレビジョン受像機 601となる。
[0156] 上記液晶表示装置をテレビジョン受信機 601とするとき、例えば、図 14に示すよう に、液晶表示装置 509を第 1筐体 801と第 2筐体 806とで包み込むようにして挟持し た構成となっている。第 1筐体 801は、液晶表示装置 509で表示される映像を透過さ せる開口部 801aが形成されている。また、第 2筐体 806は、液晶表示装置 509の背 面側を覆うものであり、該液晶表示装置 509を操作するための操作用回路 805が設 けられるとともに、下方に支持用部材 808が取り付けられている。
[0157] 次に、マルチピクセル駆動を行う（マルチピクセル駆動用のアクティブマトリクス基板 を備える）本液晶表示装置の一例について説明する。図 15は、該液晶表示装置の 構成を示す模式図である。
[0158] 液晶表示装置 509は、液晶パネル 504と、ソースライン S1 · · ·を駆動するソースドラ ィバ 540 (データ信号線駆動回路）と、ゲートライン G1 · · ·を駆動するゲートドライバ 5 41 (走査信号線駆動回路）と、保持容量配線 (信号線) Csl…を駆動する Csコント口 一ノレ回路 543と、ソースドライバ 540およびゲートドライバ 541並びに Cs用コントロー ル回路 543を制御する表示制御回路 542とを備えている。
[0159] 液晶パネル 504の構成は図 11 (アクティブマトリクス基板については図 1 ·図 5等も 参照）のとおりであり、図 16 · 17に示されるように、第 1の画素電極 17a、対向電極 (V com)、および両者間の液晶層によって第 1副画素容量 Csplが構成され、第 2の画 素電極 17b、対向電極 (Vcom)、および両者間の液晶層によって第 2副画素容量 C sp2が構成される。なお、本液晶表示装置 509では、ノーマリブラックとなるように偏 光板が配置されて ヽるものとする。
[0160] 表示制御回路 542は、外部の信号源から、表示すべき画像を表すデジタルビデオ 信号 Dvと、当該デジタルビデオ信号 Dvに対応する水平同期信号 HSYおよび垂直 同期信号 VSYと、表示動作を制御するための制御信号 Dcとを受け取り、それらの信 号 Dv, HSY, VSY, Dcに基づき、そのデジタルビデオ信号 Dvの表す画像を液晶 パネル 504に表示させるための信号として、データスタートパルス信号 SSPと、デー タクロック信号 SCKと、表示すべき画像を表すデジタル画像信号 DAと、ゲートスター トパルス信号 GSPと、ゲートクロック信号 GCKと、ゲートドライバ出力制御信号 GOE とを生成し出力する。
[0161] より詳しくは、ビデオ信号 Dvを内部メモリで必要に応じてタイミング調整等を行った 後に、デジタル画像信号 DAとして表示制御回路 542から出力し、そのデジタル画像 信号 DAの表す画像の各画素に対応するパルスからなる信号としてデータクロック信 号 SCKを生成し、水平同期信号 HSYに基づき 1水平走査期間毎に所定期間だけ ハイレベル (Hレベル）となる信号としてデータスタートパルス信号 SSPを生成し、垂 直同期信号 VSYに基づき 1フレーム期間（1垂直走査期間）毎に所定期間だけ Hレ ベルとなる信号としてゲートスタートパルス信号 GSPを生成し、水平同期信号 HSY に基づきゲートクロック信号 GCKを生成し、水平同期信号 HSYおよび制御信号 Dc に基づきゲートドライバ出力制御信号 GOEを生成する。
[0162] 上記のようにして表示制御回路 542において生成された信号のうち、デジタル画像 信号 DAとデータスタートパルス信号 SSPおよびデータクロック信号 SCKとは、ソース ドライバ 540に入力され、ゲートスタートパルス信号 GSPおよびゲートクロック信号 G CKとゲートドライバ出力制御信号 GOEとは、ゲートドライバ 541に入力される。
[0163] ソースドライバ 540は、デジタル画像信号 DAとデータスタートパルス信号 SSPおよ びデータクロック信号 SCKとに基づき、デジタル画像信号 DAの表す画像の各水平 走査線における画素値に相当するアナログ電圧としてデータ信号を 1水平走査期間 毎に順次生成し、これらのデータ信号をソースライン Sにそれぞれ印加する。
[0164] また、 Csコントロール回路 543には、 GCKおよび GSPが入力される。 Cs用コント口 ール回路 542は、 Cs信号波形の位相や幅を制御する。
[0165] 以下に、図 16〜図 17および図 1 ·図 5等を用いて、本液晶表示装置 509の駆動（マ ルチピクセル駆動)方法の一例を説明する。
[0166] 本実施の形態では、第 1の画素電極 17aと、第 2の画素電極 17bとに、共通のデー タ信号線から表示信号電圧を供給しておき、その後各 TFT12a， 12bをオフ状態にし た後に第 1の保持容量配線 52aおよび第 2の保持容量配線 52bの電圧を相互に異 なるように変化させる。これにより、 1つの画素内に、第 1副画素容量 Csplによる高輝 度領域と、第 2副画素容量 Csp2による低輝度領域とを形成する。この構成では、 2つ の画素電極に 1本のデータ信号線力 表示信号電圧を供給するため、データ信号線 の数やこれらを駆動するソースドライバの数を増カロさせる必要がな 、と 、う利点がある
[0167] 図 17は、図 16に示す回路の各部の電圧を示すタイミングチャートである。なお、 Vg は走査信号線 (第 1および第 2の TFTのゲート電極)の電圧、 Vsはデータ信号線の 電圧 (ソース電圧）、 Vcslは第 1の保持容量配線の電圧、 Vcs2は第 2の保持容量配 線の電圧、 Vlclは第 1の画素電極の電圧、 Vlc2は第 1の画素電極の電圧とする。な お、液晶表示装置においては、液晶が分極しないよう、一般にフレーム反転、ライン 反転、ドット反転といった交流駆動を行う。すなわち、 nフレーム目にソース電圧の中 央値 Vscに対してプラス極性のソース電圧（Vsp)を与え、次の（n+ 1)フレーム目で は Vscに対してマイナス極性のソース電圧（Vsn)を与え、かつフレームごとにドット反 転を行う。また、第 1の保持容量配線の電圧および第 2の保持容量配線の電圧を振 幅電圧 Vadで振幅させるとともに、両者の位相を 180度ずらす。
[0168] nフレームにおける各電圧波形の経時変化を説明する。
[0169] まず、時刻 TOで、 Vcsl =Vcom- Vad, Vcs2=Vcom+Vadとする。なお、 Vco mは対向電極の電圧である。
[0170] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vspに上昇し、保持容量 Csl 'Cs2および副画素容量 Cspl '
Csp2が充電される。
[0171] 時刻 T2で、 Vgが VgHカゝら VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl =Vsp- Vdl、 Vlc2=Vsp— Vd2となる。
[0172] 時刻 T3では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom + Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsp— Vdl + 2 XKX Vad、 V lc2=Vsp— Vd2— 2 XKXVadとなる。ここで、 K=Ccs/ (Clc + Ccs)であり、 Ccs は各保持容量 (Csl 'Cs2)の容量値、 Clcは各副画素容量 (Cspl 'Csp2)の容量値 とする。
[0173] 時刻 T4では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl =Vsp— Vdl、 Vlc2=Vsp-V d2となる。
[0174] 時刻 T5では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom +
Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsp— Vdl + 2 XKX Vad、 V lc2=Vsp— Vd2— 2 XKXVadとなる。
[0175] 後は、次に Vg=Vghとなり書き込みが行われるまで、水平走査期間 1Hの整数倍ご とに、時刻 Τ4·Τ5が繰り返される。したがって、 Vlclの実効値は、 Vsp— Vdl +KX
Vadとなり、 Vlc2の実効値は、 Vsp— Vd2— K XVadとなる。
[0176] 以上から、 nフレーム目において各副画素容量 (第 1副画素容量 Cspl '第 2副画素 容量 Csp2)に力かる実効電圧（VI -V2)は、 VI =Vsp-Vdl +K X Vad— Vcom、
V2=Vsp— Vd2— KXVad— Vcomとなるため、 1つの画素内に、第 1副画素容量
Csplによる高輝度領域と、第 2副画素容量 Csp2による低輝度領域とが形成される。
[0177] 次に、 n+ 1フレームにおける各電圧波形の経時変化を説明する。
[0178] まず、時刻 TOで、 Vcsl = Vcom+Vadゝ Vcs 2= Vcom— Vadとする。なお、 Vco mは対向電極の電圧である。
[0179] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vsnに低下し、保持容量 Csl 'Cs2および副画素容量 Cspl
•Csp2が充電される。
[0180] 時刻 T2で、 Vgが VgHカゝら VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl=Vsn- Vdl、 Vlc2=Vsn—Vd2となる。
[0181] 時刻 T3では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl=Vsn— Vdl— 2XKX Vad、 V lc2=Vsn— Vd2 + 2XKXVadとなる。ここで、 K=CcsZ(Clc + Ccs)であり、 Ccs は各保持容量 (Csl 'Cs2)の容量値、 Clcは各副画素容量 (Cspl 'Csp2)の容量値 とする。
[0182] 時刻 T4では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom+ Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsn+Vdl、 Vlc2=Vsn+V d2となる。
[0183] 時刻 T5では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl=Vsn— Vdl— 2XKX Vad、 V lc2=Vsn-Vd2 + 2XKX Vadとなる。
[0184] 後は、次に Vg=Vghとなり書き込みが行われるまで、水平走査期間 1Hの整数倍ご とに、時刻 Τ4·Τ5が繰り返される。したがって、 Vlclの実効値は、 Vsn— Vdl— KX Vadとなり、 Vlc2の実効値は、 Vsn— Vd2+KXVadとなる。
[0185] 以上から、 nフレーム目にお 、て各副画素容量 (Cspl · Csp2)にかかる実効電圧 ( V1-V2)は、 Vl=Vsn— Vdl— KXVad— Vcom、 V2=Vsn— Vd2+KXVad— Vcomとなるため、 1つの画素内に、第 1副画素容量 Csplによる高輝度領域と、第 2 副画素容量 Csp2による低輝度領域とが形成される。
[0186] ここで、大型のアクティブマトリクス基板では、各露光処理で露光量が変化し、（レジ ストパターンの線幅がばらつぐあるいはァライメントがずれることによって上記 Kの値 が基板内でばらつくため）各露光処理に対応した露光領域 (表示エリア)ごとに輝度 の差が生じるという問題がある力 本アクティブマトリクス基板によれば、 Kの値が基板 内でばらつくことを効果的に抑制できるため、上記問題を解消することができる。
[0187] なお、上記した方法では簡易的に Vcslと Vcs2の位相を 180度ずらしているが、 1 つの画素に明領域と暗領域を形成できればよいので必ずしも位相のずれが 180度 でなくても構わない。また、 Vcslと Vcs2のパルス幅を Vsと同等としたがこれに限らず 、例えば大型高精細の液晶表示装置を駆動する場合の Cs信号遅延による保持容量 の充電不足を考慮してパルス幅を変更することが好ましい。これらは、 GSPや GCK が入力される Cs用コントロール回路により制御可能である。
[0188] また、図 18のように、 Vcslを、 T2で Vgが「L」となった（各 TFT12a' 12bがオフした )直後の T3で「High」になったまま（あるいは「Low」になったまま）の波形とし、 Vcs2 を、 T3から 1水平期間（ 1H)後の T4で「Low」になったまま（あるいは「High」になつ たまま)の波形とすることもできる。すなわち、各トランジスタがオフされた後に、 Vcsl を突き上げて該フレームではこの突き上げたままの状態を維持するとともに、 Vcslの 突き上げから 1H期間ずらして Vcs2を突き下げて該フレームではこの突き下げたまま の状態を維持するような電位制御を行うか、あるいは、各トランジスタがオフされた後 に、 Vcslを突き下げて該フレームではこの突き下げたままの状態を維持するとともに 、 Vcslの突き下げから 1H期間ずらして Vcs2を突き上げて該フレームではこの突き 上げたままの状態を維持するような電位制御を行う。
[0189] 図 18の nフレームにおける各電圧波形の経時変化を説明する。
[0190] まず、時刻 TOで、 Vcsl =Vcom— Vadゝ Vcs2=Vcom+Vadとする。なお、 Vco mは対向電極の電圧である。
[0191] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vspに上昇し、保持容量 Csl 'Cs2および副画素容量 Cspl ' Csp2が充電される。
[0192] 時刻 T2で、 Vgが VgHカゝら VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl = Vsp - Vdl、 Vlc2=Vsp— Vd2となる。
[0193] 時刻 T3では、 Vcslが Vcom— Vadから Vcom+Vadへ変化する。時刻 T4では（Τ 3の 1H後）、 Vcs2が Vcom+Vadから Vcom— Vadへ変化する。この結果、 Vlcl = Vsp - Vdl + 2 X K X Vad, Vlc2=Vsp— Vd2— 2 ΧΚΧ Vadとなる。ここで、 K=C csZ (Clc + Ccs)であり、 Ccsは各保持容量（Csl 'Cs2)の容量値、 Clcは各副画素 容量（Csp 1 · Csp2)の容量値とする。
[0194] 以上から、 nフレーム目において各副画素容量 (第 1副画素容量 Cspl '第 2副画素 容量 Csp2)に力かる実効電圧（VI · V2)は、 VI =Vsp-Vdl + 2 XKX Vad-Vco m、 V2=Vsp— Vd2— 2 XKXVad— Vcomとなるため、 1つの画素内に、第 1副画 素容量 Csplによる明副画素と、第 2副画素容量 Csp2による暗副画素とが形成され る。
[0195] こうすれば、 Vcslおよび Vcs2波形のなまりがドレイン実効電位に与える影響が小 さくなり、輝度ムラの低減に有効である。
[0196] なお、図 1 ·図 3 ·図 5 ·図 8に示すアクティブマトリクス基板は各保持容量配線を上下
(データ信号線に沿った方向）に隣接する画素同士で共有する構成であるが、各保 持容量配線を上下に隣接する画素同士で共有しない構成では、図 29に示すように、 Vcslを、 T2で Vgが「L」となった（各 TFT12a · 12bがオフした）直後の T3で「High」 になったまま（あるいは「Low」になったまま）の波形とし、同様に、 Vcs2を、 T2で Vg が「L」となった直後の T3で「Low」になったまま（あるいは「High」になったまま）の波 形とすることもできる。すなわち、各トランジスタがオフされた後に、 Vcslを突き上げて 該フレームではこの突き上げたままの状態を維持するとともに、 Vcslの突き上げと同 期して Vcs2を突き下げて該フレームではこの突き下げたままの状態を維持するよう な電位制御を行うか、あるいは、各トランジスタがオフされた後に、 Vcslを突き下げて 該フレームではこの突き下げたままの状態を維持するとともに、 Vcslの突き下げと同 期して Vcs2を突き上げて該フレームではこの突き上げたままの状態を維持するよう な電位制御を行ってもょ ヽ。
[0197] 本発明は上述した各実施形態に限定されるものではなぐ異なる実施形態に開示 された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術 的範囲に含まれる。
産業上の利用可能性
[0198] 本発明のアクティブマトリクス基板は、例えば液晶テレビに好適である。

Claims

請求の範囲
[I] 各画素領域に、トランジスタと、該トランジスタに接続し、容量の一方電極として機能 しうる容量電極とを備えたアクティブマトリクス基板であって、
上記容量電極の下層にあって、上記容量の他方電極として機能しうる導電体と、該 導電体を覆う絶縁膜とを備え、
該絶縁膜は、導電体と重畳する導電体上領域の中に、膜厚の小さくなつた薄膜部 を有しており、該薄膜部の少なくとも一部が上記容量電極と重畳していることを特徴と するアクティブマトリクス基板。
[2] 上記薄膜部は、導電体上領域の中央部分に局所的に形成されていることを特徴と する請求項 1に記載のアクティブマトリクス基板。
[3] 上記薄膜部の全部が上記容量電極と重畳して!/ヽることを特徴とする請求項 1に記 載のアクティブマトリクス基板。
[4] 上記絶縁膜は、各トランジスタのゲート電極を覆うゲート絶縁膜であることを特徴と する請求項 1記載のアクティブマトリクス基板。
[5] 上記容量電極は、トランジスタのドレイン電極に接続された画素電極であることを特 徴とする請求項 4に記載のアクティブマトリクス基板。
[6] 上記容量電極は、トランジスタのドレイン電極から引き出されたドレイン引き出し電 極であることを特徴とする請求項 4に記載のアクティブマトリクス基板。
[7] 上記導電体は保持容量配線の一部であることを特徴とする請求項 4に記載のァク ティブマトリクス基板。
[8] 上記導電体は、走査方向の前段あるいは後段にあたる走査信号線の一部であるこ とを特徴とする請求項 4に記載のアクティブマトリクス基板。
[9] 上記薄膜部上に、上記トランジスタのチャネル部分を覆う第 1の層間絶縁膜を介し て画素電極が形成されていることを特徴とする請求項 5に記載のアクティブマトリクス 基板。
[10] 上記薄膜部上に、ドレイン引き出し電極が直接形成されていることを特徴とする請 求項 6に記載のアクティブマトリクス基板。
[II] 上記薄膜部上に、半導体層を介して上記ドレイン引き出し電極が形成されているこ とを特徴とする請求項 6に記載のアクティブマトリクス基板。
[12] 上記薄膜部上に、上記ドレイン引き出し電極と画素電極とが接触するコンタクトホー ルが形成されて 、ることを特徴とする請求項 10または 11に記載のアクティブマトリク ス基板。
[13] 上記コンタクトホール以外の部分では、画素電極とゲート絶縁膜との間に、上記トラ ンジスタのチャネル部分を覆う第 1の層間絶縁膜と、上記薄膜部より膜厚の大きな第 2の層間絶縁膜とが配されていることを特徴とする請求項 12に記載のアクティブマトリ タス基板。
[14] 上記ゲート絶縁膜は複数のゲート絶縁層からなり、
上記薄膜部においては少なくとも 1つのゲート絶縁層が薄く形成されていることを特 徴とする請求項 4記載のアクティブマトリクス基板。
[15] 上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において 1以上のゲート 絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有することを特徴とす る請求項 4記載のアクティブマトリクス基板。
[16] 有機物を含むゲート絶縁層を備えることを特徴とする請求項 15に記載のアクティブ マトリクス基板。
[17] 少なくとも 1つのゲート絶縁層が平坦ィ匕膜であることを特徴とする請求項 15に記載 のアクティブマトリクス基板。
[18] 上記他の部分においては、最下層のゲート絶縁層が平坦ィ匕膜であることを特徴と する請求項 15に記載のアクティブマトリクス基板。
[19] 上記他の部分には最下層のゲート絶縁層としてスピンオンガラス（SOG)材料から なる SOG膜が形成される一方で、上記薄膜部では該 SOG膜が形成されて 、な 、こ とを特徴とする請求項 15に記載のアクティブマトリクス基板。
[20] 上記平坦化膜の基板面に接する部分の厚みが、基板面に形成される導電体の厚 みよりも大きいことを特徴とする請求項 18に記載のアクティブマトリクス基板。
[21] 上記有機物を含むゲート絶縁層の厚みが、 1. 0〔 m〕以上 5. 0〔 m〕以下である ことを特徴とする請求項 16に記載のアクティブマトリクス基板。
[22] ゲート絶縁膜上に上記トランジスタのチャネル部分を覆う第 1の層間絶縁膜が設け られ、薄膜部以外の部分でのゲート絶縁膜および第 1の層間絶縁膜の厚みの和が、 1. 65 m〕以上 5. 65 m〕以下であることを特徴とする請求項 15に記載のァクテ イブマトリクス基板。
[23] 上記導電体は、上記画素電極のエッジと重なるように環状に形成された保持容量 配線であることを特徴とする請求項 5に記載のアクティブマトリクス基板。
[24] 上記容量電極として画素電極を備えるとともに、該画素電極は、トランジスタのソー ス電極に接続するデータ信号線に沿うようなエッジとこれに対向するようなエッジとを 有しており、
上記保持容量配線が、上記 2つのエッジそれぞれと重畳するように形成されて!ヽる ことを特徴とする請求項 7に記載のアクティブマトリクス基板。
[25] 上記容量電極として第 1の画素電極を備えるとともに、上記導電体と容量をなす第 2の画素電極を備え、
上記第 1の画素電極および導電体がなす容量と該導電体および上記第 2の画素電 極がなす容量とが直列に接続されていることを特徴とする請求項 1記載のアクティブ マトリクス基板。
[26] 上記トランジスタのドレイン電極と上記導電体とが同一材料で形成されて ヽることを 特徴とする請求項 25記載のアクティブマトリクス基板。
[27] 各画素領域に、第 1および第 2のトランジスタと、第 1のトランジスタに接続し、第 1の 容量の一方電極として機能しうる第 1の容量電極と、第 2のトランジスタに接続し、第 2 の容量の一方電極として機能しうる第 2の容量電極と、を備えたアクティブマトリクス基 板であって、
上記第 1の容量電極より下層にあって、上記第 1の容量の他方電極として機能しう る第 1の導電体と、上記第 2の容量電極より下層にあって、上記第 2の容量の他方電 極として機能しうる第 2の導電体とを備え、
各トランジスタのゲート電極および各導電体を覆うゲート絶縁膜は、第 1の導電体と 重畳する第 1の導電体上領域の中に膜厚の小さくなつた第 1の薄膜部を有するととも に、第 2の導電体と重畳する第 2の導電体上領域の中に膜厚の小さくなつた第 2の薄 膜部を有し、 上記第 1の薄膜部の少なくとも一部が第 1の容量電極と重畳し、第 2の薄膜部の少 なくとも一部が第 2の容量電極と重畳していることを特徴とするアクティブマトリクス基 板。
[28] 上記第 1の薄膜部は、上記第 1の導電体上領域の中央部分に局所的に形成され、 上記第 2の薄膜部は、上記第 2の導電体上領域の中央部分に局所的に形成されて いることを特徴とする請求項 27に記載のアクティブマトリクス基板。
[29] 上記第 1の薄膜部の全体が第 1の容量電極と重畳し、第 2の薄膜部の全体が第 2の 容量電極と重畳していることを特徴とする請求項 27に記載のアクティブマトリクス基板
[30] 上記第 1の容量電極は、第 1のトランジスタのドレイン電極に接続する第 1の画素電 極であり、上記第 2の容量電極は、第 2のトランジスタのドレイン電極に接続する第 2 の画素電極であり、第 1および第 2の画素電極が 1つの画素領域に形成されているこ とを特徴とする請求項 27に記載のアクティブマトリクス基板。
[31] 上記第 1の容量電極は、第 1のトランジスタのドレイン電極から引き出された第 1のド レイン引き出し電極であり、上記第 2の容量電極は、第 2のトランジスタのドレイン電極 力も引き出された第 2のドレイン引き出し電極であることを特徴とする請求項 27に記 載のアクティブマトリクス基板。
[32] 上記第 1および第 2の導電体はそれぞれ第 1および第 2の保持容量配線の一部で あるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によ つて上記第 1および第 2の画素電極の電位が個別に制御されることを特徴とする請求 項 30に記載のアクティブマトリクス基板。
[33] 各画素領域に、上記第 1のトランジスタのドレイン電極に接続する第 1の画素電極と 、上記第 2のトランジスタのドレイン電極に接続する第 2の画素電極とを備え、 上記第 1および第 2の導電体はそれぞれ第 1および第 2の保持容量配線の一部で あるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によ つて上記第 1および第 2の画素電極の電位を個別に制御することを特徴とする請求 項 31に記載のアクティブマトリクス基板。
[34] 上記第 1の保持容量配線が、上記各トランジスタがオフされた後に電位が上昇して その状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御され るとともに、上記第 2の保持容量配線が、上記各トランジスタがオフされた後に電位が 下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位 制御される力、あるいは、
上記第 1の保持容量配線力 上記各トランジスタがオフされた後に電位が下降して その状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御され るとともに、上記第 2の保持容量配線が、上記各トランジスタがオフされた後に電位が 上昇してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位 制御されることを特徴とする請求項 32または 33に記載のアクティブマトリクス基板。
[35] 上記第 1の保持容量配線の電位が上昇するのと、第 2の保持容量配線の電位が下 降するのとがー水平期間ずれている力、あるいは、上記第 1の保持容量配線の電位 が下降するのと、第 2の保持容量配線の電位が上昇するのとがー水平期間ずれてい ることを特徴とする請求項 34に記載のアクティブマトリクス基板。
[36] 上記第 1および第 2の薄膜部上にはそれぞれ、直接、あるいは半導体層を介して、 あるいは各トランジスタのチャネル部分を覆う第 1の層間絶縁膜を介して、第 1および 第 2の容量電極が形成されていることを特徴とする請求項 27に記載のアクティブマト ジクス基板。
[37] 上記ゲート絶縁膜は複数のゲート絶縁層からなり、上記第 1および第 2の薄膜部に おいて 1以上のゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を 有することを特徴とする請求項 27記載のアクティブマトリクス基板。
[38] 有機物を含むゲート絶縁層を備えることを特徴とする請求項 37に記載のアクティブ マトリクス基板。
[39] 上記他の部分には最下層のゲート絶縁層としてスピンオンガラス（SOG)材料から なる SOG膜が形成される一方で、上記第 1および第 2の薄膜部では該 SOG膜が形 成されていないことを特徴とする請求項 37に記載のアクティブマトリクス基板。
[40] 上記ゲート絶縁層は、第 1および第 2のトランジスタが有する半導体層と重畳する領 域にも、膜厚の小さくなつた薄膜部を有することを特徴とする請求項 27記載のァクテ イブマトリクス基板。
[41] 上記ゲート絶縁膜における上記薄膜部のエッジ近傍が順テーパ形状であることを 特徴とする請求項 1または 27記載のアクティブマトリクス基板。
[42] トランジスタと、導電体と、導電体を覆う絶縁膜と、該絶縁膜の上層にあって上記導 電体と容量を形成する容量電極とを備え、該容量電極がトランジスタに接続されたァ クティブマトリクス基板であって、
上記絶縁膜は、容量電極および導電体と重畳する領域の一部においてその膜厚 力 、さくなつていることを特徴とするアクティブマトリクス基板。
[43] 上記絶縁膜は、膜厚が小さくなつた部分以外で SOG (スピンオンガラス)材料から なる絶縁層を含む一方、膜厚が小さくなつた部分では該 SOG材料力もなる絶縁層を 含まないことを特徴とする請求項 42に記載のアクティブマトリクス基板。
[44] 上記絶縁膜はトランジスタのゲート電極を覆うゲート絶縁膜であり、
上記導電体は保持容量配線であり、
上記容量電極は、トランジスタのドレイン電極に接続された画素電極であるカゝ、ある Vヽはトランジスタのドレイン電極から引き出されたドレイン引き出し電極であることを特 徴とする請求項 42に記載のアクティブマトリクス基板。
[45] 請求項 1〜44のいずれか 1項に記載のアクティブマトリクス基板を備えることを特徴 とする表示装置。
[46] 請求項 45に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えて V、ることを特徴とするテレビジョン受像機。
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