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JP4932823B2 - アクティブマトリクス基板、表示装置及びテレビジョン受像機 - Google Patents

アクティブマトリクス基板、表示装置及びテレビジョン受像機 Download PDF

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Description

本発明は、画面分割駆動を行うアクティブマトリクス基板、表示装置及びテレビジョン受像機に関するものである。
従来の液晶表示装置には、例えば特許文献１に開示されているように、画面を２分割して駆動（以下、「画面分割駆動」と表記する）するものがある。すなわち、特許文献１では、画素にデータ電圧を印加する時間を２倍に延長することにより画素への充電を十分にして画質を改善するために、各ゲート線に走査信号が供給される時間を従来の２倍とすると共に、従来の１フレーム期間に要する時間を維持すべく画面を２分割駆動（以下、「画面分割駆動」と表記する）する構成となっている。
図１８に、上記特許文献１に開示された従来の液晶表示装置に用いられるアクティブマトリクス基板１００の構成（等価回路図）を示す。同図に示すように、上記アクティブマトリクス基板１００は、交差配置された複数の走査信号線１０１及び複数のデータ信号線１０２と、各走査信号線１０１及び各データ信号線１０２の交点近傍に形成されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１０３と、保持容量配線１０４と、画素電極１０５とを備えている。このアクティブマトリクス基板１００は、保持容量配線１０４が独立して設けられる、いわゆる「独立配線方式」となっている。そして、上記アクティブマトリクス基板１００では、走査信号線１０１であるゲートラインＧ２と、保持容量配線１０４である保持容量ラインＳ３との間でデータ信号線１０２が分離されている。
一方、近年の液晶表示装置には、特許文献２に開示されているように、γ特性の視野角依存性を抑制するため、各画素を２つの副画素に分割すると共に、一方の副画素を高輝度の明副画素とし、他方の副画素を低輝度の暗副画素とするように駆動するものがある。この駆動方法は、例えば「マルチ画素駆動」と称されている。
上記のマルチ画素駆動では、各画素における２つの副画素に対して同一のデータ信号電圧を付与する一方、各副画素の保持容量として互いに逆の位相の信号電圧を印加することにより、一方の副画素を高輝度の明副画素とし、他方の副画素を低輝度の暗副画素とするように駆動するようになっている。
日本国公開特許公報「特開平９−２９７５６４号公報（公開日：１９９７年１１月１８日）」 日本国公開特許公報「特開２００４−６２１４６号公報（公開日：２００４年２月２６日）」 日本国公開特許公報「特開２００５−１７３５３７号公報（公開日：２００５年６月３０日）」 日本国公開特許公報「特開２００５−２３４５５２号公報（公開日：２００５年９月２日）」 日本国公開特許公報「特開２００１−９８２２４号公報（公開日：２００１年４月１０日）」 日本国公開特許公報「特開平６−２４０４５５号公報（公開日：１９９４年８月３０日）」 日本国公開特許公報「特開平１０−１０２００３号公報（公開日：１９９８年４月２１日）」 ＩＤＷ（International Display Workshops）'０３（第１０回ディスプレイ国際ワークショップ）予稿集第６１７頁
ところで、画面分割構造とマルチ画素構造との両方を備えたアクティブマトリクス基板及び液晶表示装置を構成することを考えた場合、走査信号線の総本数よりも保持容量配線の総本数の方が１本多くなる。
この場合、特許文献１にも開示しているように、図１８に示す相互分離された上部データ信号線１０２ｕ及び下部データ信号線１０２ｄに寄生される上部のトータル静電容量負荷と下部のトータル静電容量負荷とを同一にする必要がある。したがって、上記画面分割構造とマルチ画素構造との両方を備えたアクティブマトリクス基板及び液晶表示装置において、相互分離された上部データ信号線１０２ｕ及び下部データ信号線１０２ｄに寄生される静電容量負荷を同一とする構成を効率よく配置しようとすると、保持容量配線１０４と重なる位置で上部データ信号線１０２ｕと下部データ信号線１０２ｄとを分割する必要がある。
しかしながら、アクティブマトリクス基板の製造過程等において、相互分割した領域では電荷の逃げ場がないため静電破壊（ＥＳＤ）が発生する場合があり、保持容量配線と電気的に短絡してしまう虞があるという問題点を有している。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、画面分割構造とマルチ画素構造とを組み合わせる場合に、相互分割されたデータ信号線と保持容量配線とが電気的に短絡し難いアクティブマトリクス基板、表示装置及びテレビジョン受像機を提供することにある。
本発明のアクティブマトリクス基板は、上記課題を解決するために、走査信号線、データ信号線、保持容量配線、及び上記走査信号線とデータ信号線との各交差部に画素を備え、各画素が複数の副画素から構成されているアクティブマトリクス基板であって、上記データ信号線は、上記走査信号線の本数を２分する領域で相互分離部により相互分離されていると共に、上記データ信号線の相互分離部は、上記保持容量配線とは重ならない領域に形成されている。
上記の発明によれば、相互分離されたデータ信号線の相互分離部が保持容量配線と重なることがないので、保持容量配線と相互分割された各データ信号線とは電気的に短絡し難い。
なお、本発明の構成では、相互分割された各データ信号線に寄生される各トータル静電容量負荷が相互分割された各データ信号線間において保持容量配線１本と重なる分の容量差が生じるが、この程度の容量差であればデータ信号線の信号遅延に伴う表示不良は問題ないレベルである。
また、本発明のアクティブマトリクス基板では、前記走査信号線は、第１走査信号線〜第２×ｍ（ｍは０を除く自然数）走査信号線が設けられ、前記データ信号線は、第ｍ走査信号線と第ｍ＋１走査信号線との間で相互分離されていると共に、上記データ信号線の相互分離部は、上記第ｍ走査信号線と第ｍ＋１走査信号線との間に設けられた第ｍ保持容量配線の近傍位置に形成されていることが好ましい。
上記の発明によれば、データ信号線の相互分離部は、上記第ｍ走査信号線と第ｍ＋１走査信号線との間に形成されていることになり、かつ上記第ｍ走査信号線と第ｍ＋１走査信号線との間に設けられた第ｍ＋１保持容量配線の近傍位置に形成されていることになる。このため、データ信号線に寄生されるトータル静電容量負荷が相互分割された各データ信号線間において容量差は殆ど生じることがなく、例えば、分割上部領域と分割下部領域とで極性が異なるような駆動を行う場合であっても、データ信号線の信号遅延に伴う表示不良は問題ないレベルとなる。
また、本発明のアクティブマトリクス基板では、前記副画素の副画素電極は、該副画素電極を挟む２本のデータ信号線の間において該副画素電極における、上記データ信号線と平行な中央線に対して非線対称に形成されていると共に、前記データ信号線の一部に、複線化された領域が設けられ、前記データ信号線の相互分離部は、上記非線対称の副画素電極に隣接する両データ信号線との寄生容量を等しくするように、上記複線化された領域にそれぞれ形成されていることが好ましい。
これにより、副画素電極が、該副画素電極を挟む２本のデータ信号線の間において該副画素電極の中央線に対して非線対称に形成されている場合においても、データ信号線に寄生されるトータル静電容量負荷が相互分割されたデータ信号線間において容量差が殆ど生じることがないようにすることができる。
また、本発明のアクティブマトリクス基板では、前記相互分離部にてデータ信号線を互いに分離したときの、一方のデータ信号線を横切る一方走査信号線側のデータ信号線と、他方のデータ信号線を横切る他方走査信号線側のデータ信号線とにおいて、一方走査信号線側のデータ信号線にて電圧供給される画素と他方走査信号線側のデータ信号線との寄生容量値と、この画素を挟んで隣接する他方走査信号線側のデータ信号線と該画素との寄生容量値とが実質的に同一となるように、データ信号線が相互分離されていることが好ましい。なお、上述したように、同一は、実質的同一で足りる。
これにより、データ信号線と副画素電極との関係が非対称な場合においても、データ信号線に寄生されるトータル静電容量負荷が相互分割されたデータ信号線間において容量差は殆ど生じることがないようにすることができる。
また、このデータ信号線相互分離部が存在する画素領域とデータ信号線相互分離部が存在しない他の非分離部画素領域とが同じ階調電圧入力により同じ輝度にすることが可能となり、データ信号線相互分離部が存在する分離部画素領域が輝線・黒線化するのを防ぐことができる。
また、本発明のアクティブマトリクス基板では、前記データ信号線の相互分離部は、前記保持容量配線の上方に形成されていると共に、上記保持容量配線と相互分離部とが重なる部分には、上記保持容量配線に切欠き領域が形成されていることが好ましい。
上記の発明によれば、データ信号線に寄生されるトータル静電容量負荷が相互分割されたデータ信号線間で同一とすることができる。
また、仮に、相互分離されたデータ信号線同士が短絡しても、レーザー照射等により短絡部分を破壊分離することができる。
また、本発明のアクティブマトリクス基板では、前記データ信号線の相互分離部と前記副画素の副画素電極とが重なる部分には、上記副画素電極に切欠き領域が形成されていることが好ましい。
上記の発明によれば、静電破壊により副画素電極とデータ信号線との間の層間絶縁膜が破壊されても、副画素電極とデータ信号線とを短絡し難くすることができる。
また、本発明のアクティブマトリクス基板では、前記副画素電極に形成された切欠き領域は、液晶分子の配向を制御するためのスリット部であることが好ましい。
上記の発明によれば、副画素電極に別途、切欠き領域領域を設ける必要がないので、開口率の低下の発生を抑制することができる。
また、本発明のアクティブマトリクス基板では、前記データ信号線を含む平面と前記副画素の副画素電極を含む平面とが層間絶縁膜により分離されていることが好ましい。
このように、副画素電極とデータ信号線との間に層間絶縁膜があれば、静電破壊が発生しても副画素電極とデータ信号線との短絡を生じ難くすることができる。
また、本発明のアクティブマトリクス基板では、前記層間絶縁膜は、樹脂からなる絶縁膜を含むことが好ましい。
例えば、ＣＶＤ法等により形成されるＳｉＮxやＳｉＯ2などはミクロンオーダーといった厚膜化が困難であり、例えばアクリル系等の樹脂であれば数ミクロンの厚膜化が容易である。このため、上記静電破壊により副画素電極とデータ信号線との短絡をより好適に低減することが可能である。さらに、厚膜化でき、かつ副画素電極とデータ信号線との間の寄生容量を低減するのに好適である。
また、例えばＳｉＮxの比誘電率が７．０前後であるのに比べ、アクリル系樹脂であれば比誘電率が３．０程度のものが入手可能であり、比誘電率の点からも寄生容量低減に好適である。
また、本発明のアクティブマトリクス基板では、前記層間絶縁膜は、スピンオンガラス（ＳＯＧ）材料からなる絶縁膜を含むことが好ましい。なお、スピンオンガラス（ＳＯＧ）とは、スピンコート法等の塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。
例えば、ＣＶＤ法等により形成されるＳｉＮxやＳｉＯ2などはミクロンオーダーといった厚膜化が困難であり、例えば、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料や、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料であれば数ミクロンの厚膜化が容易である。
このため、上記静電破壊により副画素電極とデータ信号線との短絡をより好適に低減することが可能である。さらに、厚膜化でき、かつ副画素電極とデータ信号線との間の寄生容量を低減するのに好適である。
また、例えばＳｉＮxの比誘電率が７．０前後であるのに比べ、スピンオンガラス（ＳＯＧ）材料であれば４．０前後のものが入手可能である。
また、本発明の表示装置は、上記課題を解決するために、上記記載のアクティブマトリクス基板を備えている。
また、本発明のテレビジョン受像機は、上記課題を解決するために、上記記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えている。
これにより、画面分割駆動とマルチ画素駆動とを組み合わせる場合に、相互分割されたデータ信号線と保持容量配線とが電気的に短絡し難いアクティブマトリクス基板を備えた表示装置及びテレビジョン受像機を提供することができる。
また、本発明の表示装置では、前記各副画素は、第１トランジスタのドレイン電極に接続される第１副画素電極を有する第１副画素と、第２トランジスタのドレイン電極に接続される第２副画素電極を有する第２副画素とからなり、上記第１副画素は、上記第１副画素電極と、該第１副画素電極に配された前記保持容量配線である第１保持容量配線との間に第１保持容量を形成する一方、上記第２副画素は上記第２副画素電極と該第２副画素電極に配された前記保持容量配線である第２保持容量配線との間に第２保持容量を形成すると共に、上記各保持容量配線を個別に電位制御することにより、上記第１副画素電極の電位及び第２副画素電極の電位がそれぞれ個別に制御されていることが好ましい。
上記の発明によれば、各保持容量配線を個別に電位制御することにより、第１副画素電極の電位及び第２副画素電極の電位がそれぞれ個別に制御される。
これにより、例えば、第１副画素を明、第２副画素を暗とすることができるので、γ特性の視角依存性を改善するための画素分割駆動を実現することができる。また、上下方向のγ特性視角依存性を略等しくすることができる。
また、本発明の表示装置では、前記保持容量配線電圧制御部は、前記第１トランジスタ又は第２トランジスタがオフされた後に電位が上昇又は降下すると共に、その状態が次フレームにて該第１トランジスタ又は第２トランジスタがオフされるまで続くように、各保持容量配線が電位制御されていることが好ましい。
これにより、保持容量配線への電圧の波形のなまりがドレイン実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。
本発明のさらに他の目的、特徴、及び優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
本発明におけるアクティブマトリクス基板の実施の一形態を示す平面図である。 上記アクティブマトリクス基板における画素の構成を示す等価回路図である。 上記アクティブマトリクス基板の構成を示すものであり、図１のＡ−Ａ’断面図である。 上記アクティブマトリクス基板を備えた液晶表示装置における液晶パネルの構成を示す断面図である 上記アクティブマトリクス基板を備えた液晶表示装置の全体構成を示すブロック図である。 （ａ）（ｂ）は、それぞれ上記液晶表示装置の第Ｎフレーム及び第Ｎ＋１フレームでの駆動状態を示すタイミングチャートである。 （ａ）（ｂ）は、それぞれ上記液晶表示装置の第Ｎフレーム及び第Ｎ＋１フレームでの他の駆動状態を示すタイミングチャートである。 上記液晶表示装置の第Ｎフレーム及び第Ｎ＋１フレームでの駆動状態を示すタイミングチャートである。 上記液晶表示装置の寄生容量を示す等価回路図である。 上記液晶表示装置において、データ信号線と画素電極とが非対称な場合のデータ信号線相互分離部付近の構成を示す平面図である。 本発明におけるアクティブマトリクス基板の他の実施の形態を示す平面図である。 本発明におけるアクティブマトリクス基板のさらに他の実施の形態を示す平面図である。 本発明におけるアクティブマトリクス基板のさらに他の実施の形態を示す平面図である。 本発明におけるアクティブマトリクス基板のさらに他の実施の形態を示す平面図である。 本発明におけるテレビジョン受像機用の液晶表示装置の構成を示すブロック図である。 上記テレビジョン受像機用の液晶表示装置におけるチューナ部との関係を示すブロック図である。 上記液晶表示装置を搭載したテレビジョン受像機の構成を示す組み立て分解図である。 従来の液晶表示装置の構成を示す等価回路図である。
符号の説明
１ 画素領域
１ａ 第１副画素電極
１ｂ 第２副画素電極
２ 走査信号線
３ データ信号線
３ｄ 下部データ信号線
３ｓ データ信号線相互分離部（相互分離部）
３ｕ 上部データ信号線
４ ＴＦＴ
４ａ 第１ＴＦＴ（第１トランジスタ）
４ｂ 第２ＴＦＴ（第２トランジスタ）
６ａ 第１ドレイン電極（ドレイン電極）
６ｂ 第２ドレイン電極（ドレイン電極）
７ａ 第１ドレイン引出し配線
７ｂ 第２ドレイン引出し配線
９ａ 第１保持容量上電極
９ｂ 第２保持容量上電極
１０ アクティブマトリクス基板
１１ 第１保持容量配線
１２ 第２保持容量配線
１５ａ 樹脂膜（層間絶縁膜）
１５ｂ 無機絶縁膜（層間絶縁膜）
２０ 液晶表示装置（表示装置）
２５ａ 上部ＣＳ用コントロール回路（保持容量配線電圧制御部）
２５ｂ 下部ＣＳ用コントロール回路（保持容量配線電圧制御部）
３０ アクティブマトリクス基板
３２ａ 保持容量配線切欠き部（切欠き領域）
４０ アクティブマトリクス基板
４１ 画素電極切欠き部（切欠き領域）
５０ アクティブマトリクス基板
６０ アクティブマトリクス基板
６１ 画素電極スリット（スリット部）
７０ 液晶表示装置（表示装置）
８０ テレビジョン受像機
８１ チューナ部
Ｐ１ 第１副画素（副画素）
Ｐ２ 第２副画素（副画素）
〔実施の形態１〕
本発明の一実施形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
本実施の形態のアクティブマトリクス基板、及び表示装置としての液晶表示装置、及びテレビジョン受像機は、各画素を２つの副画素に分割するいわゆるマルチ画素構造を有している。
すなわち、マルチ画素構造では、画素が２以上の副画素に分割され、副画素電極がそれぞれ個別に駆動される。このような２以上の副画素により画素が構成される形態は、例えば画素欠陥が発生したときに修正を行っても、正常画素の割合の低下が抑えられるため有利な形態である。
また、マルチ画素構造が適用される場合、副画素のうちの少なくとも２つは輝度が互いに異なるものであることが好ましい。この形態によれば、１つの画素内に明るい副画素及び暗い副画素の両方が存在するため、面積階調によって中間調を表現することができ、液晶表示画面の斜め視角における白浮きを改善するのに好適である。
さらに、上記マルチ画素構造を採用する本実施の形態のアクティブマトリクス基板は、互いに逆の位相の信号電圧が印加される２以上の保持容量配線が設けられたものであり、上記２以上の保持容量配線は、それぞれ異なる副画素に対応する画素電極と絶縁層を介して重なる構造を有する。このような形態は、明るい副画素及び暗い副画素を形成するのに好適である。なお、２以上の保持容量配線に印加される互いに逆の位相の信号電圧とは、画素分割構造の画素において、面積階調を操作するために用いられる保持容量Ｃｓ波形電圧のことを意味し、ゲート信号のオフ後に、容量結合を行うタイミングで、ソースから供給されるドレイン信号電圧（Ｖｓ）の突き上げに寄与する保持容量Ｃｓ波形電圧（保持容量Ｃｓ極性が＋）と、ドレイン信号電圧（Ｖｓ）の突き下げに寄与する保持容量Ｃｓ波形電圧（保持容量Ｃｓ極性が−）との２種類がある。
このような画素分割法（面積階調技術）においては、保持容量Ｃｓ波形電圧、保持容量Ｃｓ及び液晶容量の容量結合により、画素毎への実効電圧を副画素毎に変えることによって、明・暗の副画素を形成させ、これらのマルチ画素駆動を実現することができる。このような画素分割法（面積階調技術）については、前記特許文献２等に詳細が開示されている。
なお、画素分割構造としては、例えば、明るい副画素の面積が暗い副画素の面積と等しい１：１画素分割構造や、明るい副画素の面積が暗い副画素の面積の１／３である１：３画素分割構造等が挙げられる。中でも、１：３画素分割構造が液晶ディスプレイ画面の斜め視角における白浮き対策（視野角改善）として特に有効である。
また、本実施の形態のアクティブマトリクス基板、及び表示装置としての液晶表示装置、及びテレビジョン受像機は、画面を２分割して駆動（以下、「画面分割駆動」と表記する）するようになっている。
すなわち、本実施の形態では、後で詳述するように、ホールド型の表示装置である液晶表示装置において、１フレーム期間を前サブフレームと後サブフレームとに分け、前サブフレームを明るく表示する一方、後サブフレームを暗く表示することによって、擬似的にインパルス駆動を行っている。なお、この擬似インパルス駆動を行う従来技術として例えば、特許文献３、特許文献４がある。そして、本実施の形態では、その際の表示画面全体に対する応答性を向上させるために、画面を２分割して駆動している。
上記の構成を有するアクティブマトリクス基板、液晶表示装置、及びテレビジョン受像機についての詳細を、以下に具体的に述べる。
＜構成について＞
図１は、本実施の形態のアクティブマトリクス基板１０の構成を示す平面図であり、データ信号線３が相互分離されている領域付近を示す。
同図に示すように、上記アクティブマトリクス基板１０は、マトリクス状に配された画素領域１と、互いに直交する走査信号線２（列方向、図中左右方向）及びデータ信号線３（行方向、図中上下方向）と、第１保持容量配線１１及び第２保持容量配線１２とを備えている。
画素領域１には、これら走査信号線２とデータ信号線３との交差部分に、アクティブ素子であるスイッチング素子としてのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）４が設けられている。アクティブ素子であるＴＦＴ４は、ゲート電極として機能する走査信号線２と、データ信号線３に接続されたソース電極５と、互いに向かい合う第１ドレイン電極６ａ及び第２ドレイン電極６ｂとを備えている。この結果、上記ＴＦＴ４は、ソース電極５と走査信号線２に接続されるゲート電極と第１ドレイン電極６ａとによって構成される第１ＴＦＴ４ａと、ソース電極５と走査信号線２に接続されるゲート電極と第２ドレイン電極６ｂとによって構成される第２ＴＦＴ４ｂとを含んでいる。
そして、第１ドレイン電極６ａ及び第２ドレイン電極６ｂはそれぞれ、配線部を構成する導電層からなる第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂに接続されている。第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂは、それぞれ層間絶縁膜を貫く第１コンタクトホール８ａ及び第２コンタクトホール８ｂを介して第１副画素電極１ａ及び第２副画素電極１ｂと接続されている。なお、例えば３７インチ（＝９４ｃｍ）９６０×５４０ドットの液晶表示装置の場合、１画素サイズは２８４μｍ×８５４μｍであり、第１副画素電極１ａ及び第２副画素電極１ｂの大きさはその約１／２である。
本実施の形態では、上記データ信号線３は、第２保持容量配線１２の図面上部近傍における相互分離部としてのデータ信号線相互分離部３ｓにて上部データ信号線３ｕと下部データ信号線３ｄとに分離されている。
上記の構成のアクティブマトリクス基板１０を用いた液晶表示装置（液晶パネル）の画素では、図２に示す回路が実現される。
すなわち、図２に示すように、第１副画素電極１ａが第１ＴＦＴ４ａを介してデータ信号線３に接続され、第２副画素電極１ｂが第２ＴＦＴ４ｂを介してデータ信号線３に接続される。なお、第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂのゲート電極はいずれも走査信号線２に接続される。また、第１副画素電極１ａに接続された第１保持容量上電極９ａと第１保持容量配線１１との間で第１保持容量（Strage Capacitor）Ｃｃｓ１が形成され、第２副画素電極１ｂに接続された第２保持容量上電極９ｂと第２保持容量配線１２との間で第２保持容量Ｃｃｓ２が形成される。なお、第１保持容量配線１１及び第２保持容量配線１２には、互いに異なる保持容量信号（補助容量対向電圧）が供給される。
同図に示すように、第１副画素電極１ａ・第２副画素電極１ｂと共通対向電極Ｅｃとにより形成される液晶容量（第１液晶容量Ｃｌｃ１・第２液晶容量Ｃｌｃ２）と保持容量（第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２）とにより画素容量（第１副画素容量Ｃｐ１・第２副画素容量Ｃｐ２）が構成される。
＜製造方法について＞
次に、上記構成のアクティブマトリクス基板１０の製造方法の基本部分について、図３に基づいて説明する。図３は、図１のＡ−Ａ’断面図であり、データ信号線相互分離部３ｓの断面を示している。
本実施の形態では、図３に示すように、ガラス、プラスチック等の透明絶縁性基板上に、ＴＦＴのゲート電極としても機能する前記走査信号線２が設けられている。走査信号線２及びゲート電極は、例えばチタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又はそれらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することによって、形成される。
続いて、ゲート絶縁膜となる窒化シリコン膜（ＳｉＮx）、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層、及び図示しないｎ+アモルファスシリコン等の低抵抗半導体層は、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜され、フォトエッチング法等によりパターン形成される。膜厚は、例えば、ゲート絶縁膜としての窒化シリコン膜は３０００Å〜５０００Å程度、高抵抗半導体層としてのアモルファスシリコン膜は１０００Å〜３０００Å程度、低抵抗半導体層としてのｎ+アモルファスシリコン膜は４００Å〜７００Å程度である。
次いで、データ信号線３、ソース電極５、第１ドレイン電極６ａ及び第２ドレイン電極６ｂ、第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂ、並びに第１保持容量上電極９ａ及び第２保持容量上電極９ｂは同一工程により形成される。上記データ信号線３、ソース電極５、第１ドレイン電極６ａ及び第２ドレイン電極６ｂ、第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂ、並びに第１保持容量上電極９ａ及び第２保持容量上電極９ｂは、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて形成し、フォトエッチング法等にて必要な形状にパターン形成することで形成される。
第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂは、アモルファスシリコン膜等の高抵抗半導体層、及びｎ+アモルファスシリコン膜等の低抵抗半導体層に対して、データ信号線３、ソース電極５、第１ドレイン電極６ａ及び第２ドレイン電極６ｂ、並びに第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂのパターンをマスクにし、ドライエッチングにてチャネルエッチングを行うことによって形成する。
さらに、層間絶縁膜１５ａとして感光性アクリル樹脂等の樹脂膜や、層間絶縁膜１５ｂとして窒化シリコン、酸化シリコン等の無機絶縁膜、又はそれらの積層膜等が設けられる。積層膜としては、例えば、プラズマＣＶＤ法等により成膜した２０００Å〜５０００Å程度の膜厚の窒化シリコン膜と、この窒化シリコン膜の上にスピンコート法により形成した２００００Å〜４００００Åの膜厚の感光性アクリル樹脂膜との積層膜等を用いることができる。
上記第１コンタクトホール８ａ及び第２コンタクトホール８ｂは、第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂ、走査信号線２、データ信号線３、ソース電極５、第１ドレイン電極６ａ及び第２ドレイン電極６ｂ、第１ドレイン引出し配線７ａ及び第２ドレイン引出し配線７ｂ、並びに第１保持容量上電極９ａ及び第２保持容量上電極９ｂの上部を覆うように形成された層間絶縁膜を貫いて形成されている。第１コンタクトホール８ａ及び第２コンタクトホール８ｂは、フォトエッチング法によりパターニングすることにより形成する。
そして、第１副画素電極１ａ・第２副画素電極１ｂは、層間絶縁膜の上層に形成され、例えば、ＩＴＯ（Indium Tin Oxide：インジウムすず酸化物）、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜を、スパッタリング法等により１０００Å〜２０００Å程度の膜厚で成膜し、これをフォトエッチング法等にて必要な形状、例えばＭＶＡ型の液晶表示装置に用いる場合は液晶の配向制御用スリットなどを含む形状にパターン形成することによって形成される。
なお、本実施の形態では、層間絶縁膜に窒化シリコン絶縁膜を用いたが、これに限られず、感光性アクリル樹脂膜その他のポリイミド等の樹脂膜、感光性を有しない樹脂膜をフォトエッチングにより形成してもよい。また、スピンオンガラス（ＳＯＧ）膜でも構わない。以下にスピンオンガラス（ＳＯＧ）を層間絶縁膜に用いる場合の製造方法を示す。
最初に、スピンオンガラス（ＳＯＧ）材料などの平坦化膜をスピンコート法により塗布する。
例えば、有機成分を含むスピンオンガラス材料（いわゆる有機スピンオンガラス（ＳＯＧ）材料）を好適に用いることができ、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料や、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料を好適に用いることができる。スピンオンガラス（ＳＯＧ）材料とは、スピンコート法等の塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。有機スピンオンガラス（ＳＯＧ）材料は、比誘電率が低く、厚膜の形成が容易であるので、有機スピンオンガラス（ＳＯＧ）材料を用いることによって、層間絶縁膜の比誘電率を低くし、厚く形成し、（副）画素電極データ信号線の間の寄生容量を低くすることが容易となる。Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料としては、例えば、特許文献５又は特許文献６に開示されている材料や、非特許文献１に開示されている東レ・ダウコーニング・シリコーン株式会社製「商品名：ＤＤ１１００」を用いることができる。また、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料としては、例えば、特許文献７に開示されている材料を用いることができる。
具体的には、厚さが１．５〜３．５μｍとなるように有機スピンオンガラス（ＳＯＧ）材料を塗布する。その後、フォトエッチング法にて、所望のパターンを得る。エッチングには、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）の混合ガスを用いてドライエッチングを行うことにより、有機ＳＯＧが除去される。
（パネル形成方法）
次に、パネル状態とするための、アクティブマトリクス基板１０とカラーフィルタ基板との間に液晶を封入する方法等について、図４に基づいて説明する。
液晶の封入方法については、例えば、熱硬化型シール樹脂を基板周辺に一部液晶注入のため注入口を設け、真空で注入口を液晶に浸し、大気開放することによって液晶を注入し、その後ＵＶ硬化樹脂などで注入口を封止する、真空注入法等の方法で行ってもよい。しかしながら、垂直配向の液晶パネルでは、水平配向パネルに比べ注入時間が非常に長くなる欠点がある。ここでは液晶滴下貼り合せ法による説明を行う。
アクティブマトリクス基板１０側の周囲にＵＶ硬化型シール樹脂を塗布し、カラーフィルタ基板に滴下法により液晶の滴下を行う。液晶滴下法により液晶によって所望のセルギャップとなるよう最適な液晶量をシールの内側部分に規則的に滴下する。
さらに、上記のようにシール描画及び液晶滴下を行ったカラーフィルタ基板とアクティブマトリクス基板１０とを貼合せるため、貼り合わせ装置内の雰囲気を１Ｐａまで減圧を行う。この減圧下において基板の貼合せを行った後、雰囲気を大気圧にしてシール部分が押しつぶされ、所望のシール部のギャップが得られる。
次に、シール部分の所望のセルギャップを得た構造体について、ＵＶ硬化装置にてＵＶ照射を行いシール樹脂の仮硬化を行う。さらに、シール樹脂の最終硬化を行うためにベークを行う。この時点でシール樹脂の内側に液晶が行き渡り、液晶がセル内に充填された状態に至る。ベーク完了後に構造体を液晶パネル単位に分断し、偏光板を貼り付けることによって、図３に示すような液晶パネルが完成する。
以上のように、アクティブマトリクス基板１０と、アクティブマトリクス基板１０の各画素に対応するようにマトリクス状に設けられた赤（Ｒ）、緑（Ｇ）、青（Ｂ）のうちのいずれか１つの着色層と、各着色層の間に設けられた遮光性のブラックマトリクスからなるように形成されたカラーフィルタ基板とを貼り合わせ、液晶を注入・封止することによって、液晶表示パネルが形成される。
この液晶パネルにドライバ（液晶駆動用ＬＳＩ）等を接続し、偏光板やバックライトを装着することによって、本実施の形態の液晶表示装置２０が形成される。
＜動作について＞
以下に、本実施の形態における液晶表示装置の駆動方法を図５に基づいて説明する。図５は、液晶表示装置の構成及びその表示部を示すブロック図である。
上記液晶表示装置２０は、データ信号線３が表示領域の中央付近で分割上部領域と分割下部領域とに相互分離されており、上部データ信号線駆動回路である上部ソースドライバ２３ａ及び下部データ信号線駆動回路である下部ソースドライバ２３ｂと、走査信号線駆動回路である上部ゲートドライバ２２ａ及び下部ゲートドライバ２２ｂと、アクティブマトリクス型の表示部２１と、上記の上部ソースドライバ２３ａ及び下部ソースドライバ２３ｂ、並びに上部ゲートドライバ２２ａ及び下部ゲートドライバ２２ｂ、上部ＣＳ（保持容量ライン）用コントロール回路２５ａ及び下部ＣＳ用コントロール回路２５ｂを制御するための表示制御回路２４とを備えている。
上記表示部２１は、複数本（２ｍ本（ｍは１以上の整数））の走査信号線２であるゲートラインＧ１〜Ｇ２ｍと、複数本（２ｍ＋１本）の第１保持容量配線１１及び第２保持容量配線１２である保持容量ラインＣＳ１〜ＣＳ２ｍ＋１と、それらゲートラインＧ１〜Ｇ２ｍ及び保持容量ラインＣＳ１〜ＣＳ２ｍ＋１と交差する複数本（ｎ本）のデータ信号線３であるソースラインＳ１（上）〜Ｓｎ（上）及びソースラインＳ１（下）〜Ｓｎ（下）（以下、（上）（下）を総称してソースラインＳ１〜Ｓｎとする場合がある。）と、それらゲートラインＧ１〜Ｇ２ｍとソースラインＳ１〜Ｓｎとの交差点にそれぞれ対応して設けられた複数個（２ｍ×ｎ個）の上記画素領域１と、１つの画素領域１が２分割された副画素（２×２ｍ×ｎ個）とを含んでいる。
これらの画素形成部は、マトリクス状に配置されて画素アレイを構成する。各画素形成部は、図２に示すように、対応する交差点を通過する走査信号線２であるゲートラインＧｊにゲート端子が接続されると共に、当該交差点を通過するデータ信号線３であるソースラインＳｉにソース端子が接続されたスイッチング素子である第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂと、その第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂのドレイン端子に接続された第１副画素電極１ａ及び第２副画素電極１ｂと、上記複数の画素形成部に共通的に設けられた対向電極である共通対向電極Ｅｃと、上記複数の画素形成部に共通的に設けられた第１副画素電極１ａ・第２副画素電極１ｂと共通対向電極Ｅｃとの間に挟持された液晶層とからなる。そして、前述したように、第１副画素電極１ａ・第２副画素電極１ｂと共通対向電極Ｅｃとにより形成される液晶容量（第１液晶容量Ｃｌｃ１・第２液晶容量Ｃｌｃ２）と保持容量（第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２）とにより画素容量（第１副画素容量Ｃｐ１・第２副画素容量Ｃｐ２）が構成される。
各画素形成部における第１副画素電極１ａ・第２副画素電極１ｂには、上部ソースドライバ２３ａ及び下部ソースドライバ２３ｂ、並びに上部ゲートドライバ２２ａ及び下部ゲートドライバ２２ｂにより、表示すべき画像に応じた電位が与えられ、共通対向電極Ｅｃには、図示しない電源回路から所定電位Ｖｃｏｍ（対向電圧）が与えられる。これにより、第１副画素電極１ａ・第２副画素電極１ｂと共通対向電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることによって、画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、本基本構成における液晶表示装置では、ノーマリーブラックとなるように偏光板が配置されているものとする。
次に、図５に示す表示制御回路２４は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹ及び垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらのデジタルビデオ信号Ｄｖ、水平同期信号ＨＳＹ、垂直同期信号ＶＳＹ、及び制御信号Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部２１に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、表示すべき画像を表すデジタル画像信号ＤＡｕ・ＤＡｄ（デジタルビデオ信号Ｄｖに相当する信号を、分割上部領域と分割下部領域とに割り当てたデジタル画像信号ＤＡｕ・ＤＡｄ）と、ゲートスタートパルス信号ＧＳＰ（分割上部領域用のゲートスタートパルス信号ＧＳＰｕと分割下部領域用のゲートスタートパルス信号ＧＳＰｄ）と、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成して出力する。
より詳しくは、デジタルビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡｕ・ＤＡｄとして表示制御回路２４から出力し、そのデジタル画像信号ＤＡｕ・ＤＡｄの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰ（分割上部領域用のゲートスタートパルス信号ＧＳＰｕと分割下部領域用のゲートスタートパルス信号ＧＳＰｄ）を生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹ及び制御信号Ｄｃに基づきゲートドライバ出力制御信号ＧＯＥを生成する。
上述のようにして、表示制御回路２４において生成された信号のうち、デジタル画像信号ＤＡｕ・ＤＡｄとデータスタートパルス信号ＳＳＰ及びデータクロック信号ＳＣＫとは、上部ソースドライバ２３ａ及び下部ソースドライバ２３ｂに入力され、ゲートスタートパルス信号ＧＳＰｕ・ＧＳＰｄ及びゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、上部ゲートドライバ２２ａ及び下部ゲートドライバ２２ｂにそれぞれ入力される。
上部ソースドライバ２３ａ及び下部ソースドライバ２３ｂは、デジタル画像信号ＤＡu・ＤＡｄと、データスタートパルス信号ＳＳＰ及びデータクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡｕ・ＤＡｄの表す画像の各水平走査線における画素値に相当するアナログ電圧として図示しないデータ信号Ｓｄ１（上）〜Ｓｄｎ（上）と、図示しないＳｄ１（下）〜Ｓｄｎ（下）とを１水平走査期間毎に順次生成し、これらのデータ信号Ｓｄ１（上）〜Ｓｄｎ（上）と、データ信号Ｓｄ１（下）〜Ｓｄｎ（下）とをソースラインＳ１（上）〜Ｓｎ（上）と、ソースラインＳ１（下）〜Ｓｎ（下）とにそれぞれ印加する。
なお、図示しないフレームメモリにより画像信号が保持され、保持されたデータを読み出し、ゲートスタートパルス信号ＧＳＰｕ・ＧＳＰｄを同期させて分割上部領域と分割下部領域とを走査することによって、画面分割駆動を行う。なお、ゲートラインＧ１に印加されるゲートスタートパルス信号ＧＳＰｕとゲートラインＧｍ＋１に印加されるゲートスタートパルス信号ＧＳＰｄとは、同時に開始されてもよく、ある一定時間幅をもっていてもよい。
さらに、保持容量ラインＣＳ１〜ＣＳ２ｍ＋１を駆動する上部ＣＳ用コントロール回路２５ａ及び下部ＣＳ用コントロール回路２５ｂには、ゲートクロック信号ＧＣＫが入力され、ゲートスタートパルス信号ＧＳＰu・ＧＳＰｄがそれぞれに入力される。上部ＣＳ用コントロール回路及び下部ＣＳ用コントロール回路により、保持容量信号波形の位相や幅が制御される。
次に、この保持容量信号を用いた駆動方法の一例について、図２に示す液晶表示装置２０の等価回路と、各信号の電圧波形（タイミング）を示した図６（ａ）（ｂ）とに基づいて説明する。図６（ａ）は第Ｎフレームの駆動波形を示すものであり、図６（ｂ）は第Ｎ＋１フレームの駆動波形を示すものである。なお、図６（ｂ）は図６（ａ）に対して極性が反転したものとなっている。
図６（ａ）（ｂ）に示した電圧波形によれば、第１副画素Ｐ１が明副画素となり、第２副画素Ｐ２が暗副画素となる。Ｖｇはゲート電圧を示し、Ｖｓはソース電圧を示し、Ｖｃｓ１・Ｖｃｓ２は第１副画素Ｐ１及び第２副画素Ｐ２のそれぞれの保持容量ラインＣＳ１・ＣＳ２の電圧を示し、Ｖｌｃ１及びＶｌｃ２はそれぞれ第１副画素Ｐ１及び第２副画素Ｐ２の画素電極の電圧を示す。
本実施の形態では、図６（ａ）に示すように、第Ｎフレームにソース電圧の中央値Ｖｓｃに対して、プラス極性としてソース電圧にＶｓｐを与え、図６（ｂ）に示すように、次の第Ｎ＋１フレームにマイナス極性としてソース電圧にＶｓｎを与え、かつ、フレーム毎にドット反転を行う。保持容量ラインＣＳ１・ＣＳ２には、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２を振幅電圧Ｖａｄで振幅させ、保持容量ラインＣＳ１の位相と保持容量ラインＣＳ２の位相とを１８０度ずらした信号を入力する。
図６（ａ）を参照して、第Ｎフレームにおける各信号の電圧の経時変化を説明する。
時刻Ｔ１のとき、ゲート電圧Ｖｇがゲートオフ電圧ＶｇＬからゲートオン電圧ＶｇＨに変化し、両第１副画素Ｐ１及び第２副画素Ｐ２の第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂがＯＮ状態となり、第１液晶容量Ｃｌｃ１・第２液晶容量Ｃｌｃ２及び第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２にソース電圧Ｖｓｐの電圧が印加される。
時刻Ｔ２のとき、ゲート電圧Ｖｇがゲートオン電圧ＶｇＨからゲートオフ電圧ＶｇＬに変化し、第１副画素Ｐ１及び第２副画素Ｐ２の第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂがＯＦＦ状態となり、第１液晶容量Ｃｌｃ１・第２液晶容量Ｃｌｃ２及び第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２がデータ信号線３と電気的に絶縁される。なお、この直後に寄生容量等の影響による引き込み現象のために、第１副画素Ｐ１及び第２副画素Ｐ２のそれぞれにＶｄ１及びＶｄ２の引き込み電圧が発生し、各第１副画素Ｐ１及び第２副画素Ｐ２の第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２は、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２
となる。
また、このとき、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２は、
Ｖｃｓ１＝Ｖｃｏｍ−Ｖａｄ
Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄ
である。
なお、第１引き込み電圧Ｖｄ１及び第２引き込み電圧Ｖｄ２は、下記の式のようになる。
Ｖｄ１，Ｖｄ２＝（ＶｇＨ−ＶｇＬ）×Ｃｇｄ／（Ｃｌｃ（Ｖ）＋Ｃｇｄ＋Ｃｃｓ）
ここで、ゲートオン電圧ＶｇＨ及びゲートオフ電圧ＶｇＬはそれぞれ第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂのゲートオン時の電圧及びゲートオフ時の電圧、Ｃｇｄは第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂのゲートとドレインとの間に生じる寄生容量、Ｃｌｃ（Ｖ）は液晶容量の静電容量（容量値）、Ｃｃｓは保持容量の静電容量（容量値）を示す。
次に、時刻Ｔ３のとき、保持容量ラインＣＳ１の第１保持容量電圧Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化し、保持容量ラインＣＳ２の第２保持容量電圧Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。このとき、各第１副画素Ｐ１及び第２副画素Ｐ２の第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２は、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄ
となる。ただし、Ｋ＝Ｃｃｓ／（Ｃｌｃ（Ｖ）＋Ｃｃｓ）である。
時刻Ｔ４では、第１保持容量電圧Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化し、第２保持容量電圧Ｖｃｓ２がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。このとき第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２は、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２
となる。
時刻Ｔ５では、第１保持容量電圧Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化し、第２保持容量電圧Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。このとき第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２は、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄ
となる。
後は、次にＶｇ＝ＶｇＨとなり書き込みが行われるまで、水平走査期間１Ｈの整数倍毎に、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２と第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２とは、時刻Ｔ４と時刻Ｔ５との動作を交互に繰り返す。したがって、第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２の実効値は、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋Ｋ×Ｖａｄ
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−Ｋ×Ｖａｄ
となる。
第Ｎフレームにおいて、各副画素の液晶層に印加される実効電圧は、
Ｖ１＝Ｖｓｐ−Ｖｄ１＋Ｋ×Ｖａｄ−Ｖｃｏｍ
Ｖ２＝Ｖｓｐ−Ｖｄ２−Ｋ×Ｖａｄ−Ｖｃｏｍ
となるため、第１副画素Ｐ１が明副画素となり、第２副画素Ｐ２が暗副画素となる。
以上のように、マルチ画素駆動が行われる。なお、ここでは寄生容量すなわちデータ信号線３と第１副画素電極１ａ・第２副画素電極１ｂとの寄生容量等は省略して説明した。また、ここでは簡易的に第１保持容量電圧Ｖｃｓ１の位相と第２保持容量電圧Ｖｃｓ２の位相とを１８０度ずらしているが、１画素を形成する副画素が明副画素と暗副画素となればよいので必ずしも位相のずれが１８０度でなくても構わない。また、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２のパルス幅をＶｓと同等としたがこれに限らず、例えば大型高精細の液晶表示装置を駆動する場合の保持容量信号遅延による保持容量の充電不足を考慮してパルス幅を変更すればよい。
ところで、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２は、図７（ａ）（ｂ）に示すように、それぞれ時刻Ｔ３及び時刻Ｔ４で「Ｈｉｇｈ」になったまま、あるいは「Ｌｏｗ」になったままの波形とすることもできる。すなわち、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２を各トランジスタがオフされた後に突き上げあるいは突き下げると共に、該フレームではこの突き上げたままあるいはその突き下げたままの状態を維持するように電位制御することができる。なお、ここでは時刻Ｔ３と時刻Ｔ４とは時間的に１水平期間（１Ｈ）ずれている。
第Ｎフレームにおける各電圧波形の経時変化を説明する。
まず、時刻Ｔ０で、Ｖｃｓ１＝Ｖｃｏｍ−Ｖａｄ、Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄとする。なお、Ｖｃｏｍは対向電極の電圧である。
時刻Ｔ１で、ゲート電圧Ｖｇがゲートオフ電圧ＶｇＬからゲートオン電圧ＶｇＨに変化し、前記各第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂがいずれもＯＮ状態となる。この結果、第１副画素電圧Ｖｌｃ１及び第２副画素電圧Ｖｌｃ２がソース電圧Ｖｓｐに上昇し、第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２並びに第１副画素容量Ｃｐ１及び第２副画素容量Ｃｐ２が充電される。
時刻Ｔ２で、ゲート電圧Ｖｇがゲートオン電圧ＶｇＨからゲートオフ電圧ＶｇＬに変化し、各第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂがＯＦＦ状態となって、第１保持容量Ｃｃｓ１及び第２保持容量Ｃｃｓ２並びに第１副画素容量Ｃｐ１及び第２副画素容量Ｃｐ２がデータ信号線３から電気的に絶縁される。なお、この直後に寄生容量等の影響によって引き込み現象が発生し、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２となる。
時刻Ｔ３では、第１保持容量電圧Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。時刻Ｔ４では（時刻Ｔ３の１Ｈ後）、第２保持容量電圧Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。この結果、
Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ
Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄ
となる。ここで、Ｋ＝Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ）であり、Ｃｃｓは各保持容量（第１保持容量Ｃｃｓ１・第２保持容量Ｃｃｓ２）の容量値、Ｃｌｃは各液晶容量（第１液晶容量Ｃｌｃ１・第２液晶容量Ｃｌｃ２）の容量値とする。
以上から、第Ｎフレームにおいて各副画素容量（第１副画素容量Ｃｐ１・第２副画素容量Ｃｐ２）にかかる実効電圧（Ｖ１・Ｖ２）は、
Ｖ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ−Ｖｃｏｍ
Ｖ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄ−Ｖｃｏｍ
となるため、１つの画素Ｐ内に、第１副画素容量Ｃｓｐ１による明第１副画素Ｐ１と、第２副画素容量Ｃｓｐ２による暗第２副画素Ｐ２とが形成される。
こうすれば、第１保持容量電圧Ｖｃｓ１及び第２保持容量電圧Ｖｃｓ２の波形のなまりがドレイン実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。
これらは、ゲートスタートパルス信号ＧＳＰやゲートクロック信号ＧＣＫが入力される上部ＣＳ用コントロール回路２５ａ及び下部ＣＳ用コントロール回路２５ｂにより制御可能である。
ここで、画面分割構造とマルチ画素構造との両方を備えた本実施の形態のアクティブマトリクス基板１０及び液晶表示装置２０の駆動方法について説明する。
すなわち、本実施の形態のアクティブマトリクス基板１０及び液晶表示装置２０では、二つのサブフレーム期間に画像表示部に表示される輝度の時間積分の総量によって１フレーム期間の画像表示が行われる。ここで、例えば、二つのサブフレームとして、一方を１／２フレーム期間からなる前サブフレームとし、他方を１／２フレーム期間からなる後サブフレームとする。
この場合、例えば、階調１００を表示するときに、例えば前サブフレームでは階調２００の電圧を与え、後サブフレームでは階調０の電圧を供給する。これにより、ホールド型の表示装置である液晶表示装置２０において、画素への充電を早め、動きボケを抑制することができる。また、例えば、前サブフレームを明るく表示する一方、後サブフレームを暗く表示することによって、擬似的にインパルス駆動ができるものとなる。
具体的な駆動方法を、図８に示すタイミングチャートに基づいて説明する。図８は、画面上の画像信号が書き換えられて行く様子を示す図である。また、同図は第Ｎフレーム及び第Ｎ＋１フレームの画像信号が入力される期間に、画像表示が書き替えられる状態を示している。また、ここでは、分割上部領域にゲートラインＧ１〜Ｇ５４０を有し、分割下部領域にゲートラインＧ５４１〜Ｇ１０８０を有するものについて、それぞれ独立駆動できるフルハイビジョンに対応するアクティブマトリクス基板１０及び液晶表示装置２０となっているものを示している。
ここで、画面上のある水平１ラインの画素に注目すると、同一フレームにおける前サブフレーム及び後サブフレームは、いずれも同じ極性を有するものとなっている。そして、１フレーム毎に極性の反転を行っている。また、説明の便宜上、フレーム書き込み及びブランキング期間の信号書き込み動作の＋極性／−極性を表示エリア最左端のソースラインＳ１の、そのフレーム書き込みを行う最初期に入力されるデータ信号の極性と定義する。例えば、分割上部領域の場合、最上端ゲートラインＧ１、最左端ソースラインＳ１（上）で書き込む画素を＋極性とする書き込みを行う場合、その領域のフレーム書き込みを＋極性とする。
第Ｎフレームの前サブフレームにおいて、分割上部領域を＋極性で書き込みを行うと、分割下部領域では＋極性で書き込みを行う。同様に、第Ｎフレームの後サブフレームにおいて、分割上部領域を＋極性で書き込みを行い、分割下部領域でも＋極性で書き込みを行う。同様にして、第Ｎ＋１フレームの前サブフレームにおいて、分割上部領域を−極性で書き込みを行い、分割下部領域でも−極性で書き込みを行う。また、第Ｎ＋１フレームの後サブフレームにおいて、分割上部領域を−極性で書き込みを行い、分割下部領域でも−極性で書き込みを行う。
以上に述べたように、本実施の形態のアクティブマトリクス基板１０及び液晶表示装置２０では、画面分割構造とマルチ画素構造との両方を備えたものとなっている。
ところで、本実施の形態では、図２に示すように、走査信号線２の総本数よりも保持容量ラインＣｓ１〜Ｃｓ２ｍ＋１の総本数の方が１本多い。
この場合、一般的には、相互分離された上部データ信号線３ｕ及び下部データ信号線３ｄに寄生される上部のトータル静電容量負荷と下部のトータル静電容量負荷とを同一にする必要がある。したがって、相互分離された上部データ信号線３ｕ及び下部データ信号線３ｄに寄生されるトータル静電容量負荷を同一とする構成を効率よく配置しようとすると、保持容量ラインＣｓｍ＋１と重なる位置でデータ信号線３を分割する必要がある。
しかしながら、アクティブマトリクス基板１０の製造過程等において、相互分割した領域では電荷の逃げ場がないため静電破壊（ＥＳＤ）が発生する場合があり、保持容量ラインＣｓｍ＋１と電気的に短絡してしまう虞がある。
そこで、本実施の形態では、図９及び図１に示すように、ゲートラインＧｍからゲートラインＧｍ＋１において、保持容量ラインＣｓｍ＋１（図１に示す第２保持容量配線１２）とは重ならない位置にデータ信号線相互分離部３ｓを設けている。
詳細には、本実施の形態では、ゲートラインＧｍと保持容量ラインＣｓｍ＋１との間にデータ信号線相互分離部３ｓを形成している。なお、データ信号線相互分離部３ｓは、必ずしもこれに限らず、ゲートラインＧｍ＋１と保持容量ラインＣｓｍ＋１との間でもよい。
これにより、データ信号線相互分離部３ｓにおいて、保持容量ラインＣｓｍ＋１と電気的に短絡してしまうということがなくなる。
ここで、データ信号線相互分離部３ｓは、ゲートラインＧｍとゲートラインＧｍ＋１との間であれば、どこでもよいかということが問題となる。この問題について、以下に詳述する。
まず、本実施の形態では、前記図８に示したように、１フレーム期間を前サブフレームと後サブフレームとに分け、前サブフレームを明るく表示する一方、後サブフレームを暗く表示する擬似インパルス駆動が行われる。
この駆動においては、図８に示すように、画面分割駆動において、ゲートラインＧ１に印加されるゲートスタートパルス信号ＧＳＰｕ（図５参照）とゲートラインＧｍ＋１に印加されるゲートスタートパルス信号ＧＳＰｄ（図５参照）とが、ある一定時間幅をもって開始される場合、分割上部領域の上部データ信号線３ｕの極性と分割下部領域の下部データ信号線３ｄの極性とが異なる場合がある。或いは、分割上部領域の画像表示期間及び分割下部領域の画像表示期間とブランキング期間とが時間的に重なる場合がある。
具体的には、同図において、分割上部領域及び分割下部領域のそれぞれにおいてブランキング期間が存在するので、前記データ信号線相互分離部３ｓを境界とする各上下の水平ラインの画素同士においては、順に、ブランキング期間ＢＬ１では黒階調電圧固定で＋極性（分割上部領域）と＋極性（分割下部領域）となる部分、ブランキング期間ＢＬ２では＋極性（分割上部領域）と黒階調電圧固定で＋極性（分割下部領域）となる部分、ブランキング期間ＢＬ３では黒階調電圧固定で＋極性（分割上部領域）と＋極性（分割下部領域）となる部分、ブランキング期間ＢＬ４では−極性（分割上部領域）と黒階調電圧固定で＋極性（分割下部領域）となる部分、ブランキング期間ＢＬ５では黒階調電圧固定で−極性（分割上部領域）と−極性（分割下部領域）となる部分、ブランキング期間ＢＬ６では−極性（分割上部領域）と黒階調電圧固定で−極性（分割下部領域）となる部分、ブランキング期間ＢＬ７では−極性（分割上部領域）と黒階調電圧固定で−極性（分割下部領域）となる部分、ブランキング期間ＢＬ８では＋極性（分割上部領域）と黒階調電圧固定で−極性（分割下部領域）となる部分とが混在している。
なお、本実施の形態では、ノーマリーブラックを前提としているので、黒階調電圧固定としては、対向電圧Ｖｃｏｍと略同一である振幅の小さな信号が印加されている。
したがって、分割上部領域及び分割下部領域のデータ信号の書き込み極性や信号波形によって、データ信号線３の相互分離できる位置の範囲が変わる。具体的には、以下のようになる。
〔同極性の場合〕
ゲートラインＧｍからゲートラインＧｍ＋１の間のどこでも良い。
〔ブランキング信号とデータ書き込み信号が時間的に重なり、互いの極性が同極性の場合〕
ある範囲Ａ
〔ブランキング信号とデータ書き込み信号が時間的に重なり、互いの信号の極性が逆の場合〕
厳しい範囲Ｂ
〔データ書き込み信号の極性が逆極性の時間が重なる場合〕
最も厳しい範囲Ｃ
上記の区分に分けられる理由について、主に第１副画素電極１ａ・第２副画素電極１ｂの電気的特性の観点から、図９に基づいて説明する。図９は、データ信号線３がデータ信号線相互分離部３ｓにて相互分離されている領域付近における電気的特性を示す等価回路図である。同図においては、データ信号線３であるソースラインＳｉに関する寄生容量Ｃｓｄを「自」の符号を付して表示する一方、ソースラインＳｉ＋１に関する寄生容量Ｃｓｄを「他」の符号を付して表示している。また、自他の区別とは、第１副画素電極１ａ・第２副画素電極１ｂの左右のデータ信号線３のうち、第１副画素電極１ａ・第２副画素電極１ｂに電荷を供給する方を自、そうでない方を他としている。
また、以下の説明では、寄生容量Ｃｓｄが副画素電極電圧の実効値に与える影響を説明するので、簡便のためマルチ画素駆動における保持容量が副画素電極電圧の実効値へ与える影響を省略している。
最初に、通常の、データ信号線３が切れていない領域においては、入力階調電圧Ｖsでの第１副画素電極１ａ又は第２副画素電極１ｂの電圧の実効値Ｖlc-effは以下の式で表される。ただし、最適対向電圧のズレ（対向電圧Ｖｃｏｍと最適な対向電圧とのズレ）は無いものとし、ブランキング期間も含め、データ信号線３の電圧が同一階調電圧である場合とする。
Ｖlc-eff（通常表示エリア）＝Ｖｓ−Ｖｓ×（Ｃｓｄ自−Ｃｓｄ他）／Ｃｐｉｘ
上式から、例えば、分割上部領域では、上部データ信号線３ｕと第１ドレイン電極６ａ及び第１副画素電極１ａとの寄生容量が表示に影響していることが分かる。
同様に、データ信号線３が切れているデータ信号線相互分離部３ｓを有する画素領域１における同階調電圧による副画素電極電圧の実効値は以下のようになる。なお、画素領域１へ供給される入力階調電圧はＶｓ（上）とし、画素領域１における下側の画素領域１すなわち第２副画素Ｐ２への入力階調電圧Ｖｓ（下）は入力階調電圧Ｖｓ（上）とは逆極性とする。
Ｖlc-eff（Ｃｕｔ）
≒Ｖｓ（上）−Ｖｓ（上）×（Ｃｓｄ自（上）−Ｃｓｄ他（上））／Ｃｐｉｘ＋Ｖｓ（下）×（Ｃｓｄ自（下）−Ｃｓｄ他（下））／Ｃｐｉｘ
Ｖｓ（上）＞０
Ｖｓ（下）＞０
Ｃｐｉｘ＝Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋ΣＣｓｄ
Σ：総和
ここで、本実施の形態のように、上半分の画素エリア（分割上領域）と下半分の画素エリア（分割下領域）とのスキャン開始が同一のタイミングでは無い場合には、どちらかがスキャンしている時間にもう片方の画素エリアのスキャンはブランキング期間に入り、同一階調を表示させていても上部データ信号線３ｕ及び下部データ信号線３ｄの電圧振幅が異なり、第１副画素電極１ａ・第２副画素電極１ｂの電圧の実効値に影響を与える。他の例として上半分と下半分の画素エリアがそれぞれ別の階調を表示した場合、データ信号線３が切れている画素領域１の表示が同じ階調が入力された他の画素領域１と同じ見え方でなければ輝線、黒線等の表示不良となる。
入力階調電圧Ｖｓが中間調の場合、上記実効値の影響が表示品位上問題のないレベルといえる条件は以下のようになる。
｜Ｖlc-eff（通常表示エリア）−Ｖlc-eff（Ｃｕｔ）｜≦１ｍＶ （式１）
上記の数式から、上半分の画素エリアへ入力階調電圧を伝達しない下部データ信号線３ｄ（この場合入力階調電圧Ｖｓ（下））の影響を抑えればよい。つまり以下の条件を満たせばよい。
｜Ｖｓ（下）×（Ｃｓｄ自（下）−Ｃｓｄ他（下））／Ｃｐｉｘ｜≒０
例えば、データ信号線３が単線構造で第１副画素電極１ａ・第２副画素電極１ｂとデータ信号線３とが対称構造をしている場合、第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂに所望のデータ信号線３が繋がっていれば、データ信号線３のどの部分で分離しても良い。
このように、下部データ信号線３ｄの寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他が同じ値であれば入力信号に依存しない。
データ信号線３と第１副画素電極１ａ・第２副画素電極１ｂとが対称構造の場合、下部データ信号線３ｄの寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他に偏りがないので、第１ＴＦＴ４ａ及び第２ＴＦＴ４ｂに所望のソース信号が供給されればどこで切断してもかまわないことになる。
一方、ジグザグ形状のデータ信号線３や第１副画素電極１ａ・第２副画素電極１ｂの角の切り欠き等、何らかの理由でデータ信号線３と画素電極とが非対称の形状をしている場合には、下部データ信号線３ｄの寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他に偏りがでてくる。したがって、任意の位置で切断すると、下部データ信号線３ｄの寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他の偏りがそのまま残り、寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他の差をキャンセルできないことがある。そこで、寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他を分離させ、各々の容量値を独立に調整できるように、例えば、データ信号線３を複線化する構造を用いることになる。本明細書では、データ信号線３を複線化することをソースハシゴ構造ともいう。
ここで、データ信号線３と第１副画素電極１ａ・第２副画素電極１ｂとが非対称な場合について図１０に基づいて説明する。
図において、第２保持容量配線１２上に第２副画素電極１ｂの角の切欠きＮＯがあり、データ信号線３と第１副画素電極１ａ・第２副画素電極１ｂとが左右で非対称となっている。なお、第２副画素電極１ｂの切欠きＮＯについては、後述する実施の形態３及び実施の形態４にて詳述する。
この場合、第２副画素電極１ｂとデータ信号線相互分離部３ｓよりも下側の下部データ信号線３ｄとの寄生容量Ｃｓｄ自（下）及び寄生容量Ｃｓｄ他（下）を同一容量値で切り離すためにデータ信号線３を複線化している。複線内でデータ信号線３上の第２副画素電極１ｂとのオーバーラップ距離が同等の位置で切り離すことによって、寄生容量Ｃｓｄ自（下）及び寄生容量Ｃｓｄ他（下）を同一容量値とすることが可能となる。データ信号線３上の第２副画素電極１ｂとのオーバーラップ距離の自他での誤差は、例えば常時同一階調でありかつ画面分割上領域及び画面分割下領域でのデータ信号線入力電圧の対向電圧Ｖｃｏｍに対する極性が逆極性の場合には±４μｍ（最も厳しい範囲Ｃに相当）、ブランキング期間がＶ０（黒階調）でありかつ画面分割上領域及び下領域でのデータ信号線入力電圧の対向電圧Ｖｃｏｍに対する極性が逆極性の場合±６μｍ（厳しい範囲Ｂに相当）、ブランキング期間がＶ０（黒階調）でありかつ画面分割上領域及び画面分割下領域でのデータ信号線入力電圧の対向電圧Ｖｃｏｍに対する極性が同極性の場合には±８μｍ（ある範囲Ａに相当）程度である。
また、このデータ信号線相互分離部３ｓが存在する分離部画素領域１ｓとデータ信号線相互分離部３ｓが存在しない他の非分離部画素領域１ｆとが同じ階調電圧入力により同じ輝度にすることが可能となり、データ信号線相互分離部３ｓが存在する分離部画素領域１ｓが輝線・黒線化するのを抑制することができる。
すなわち、同図において、データ信号線相互分離部３ｓが存在する分離部画素領域１ｓが輝線・黒線化しないためには、このデータ信号線相互分離部３ｓが存在する画素領域１とデータ信号線相互分離部３ｓが存在しない他の非分離部画素領域１ｆとが同じ階調電圧入力により同じ輝度になる必要がある。電気的条件で言うなら、それら２つの分離部画素領域１ｓ及び非分離部画素領域１ｆにおける副画素電極電圧の実効値差が１ｍＶ以下である必要がある。ここで、「副画素電極電圧の実効値差」とは（式１）にて定義される値であるが、この（式１）は簡便のためマルチ画素駆動における保持容量が副画素電圧の実効値へ与える影響を省略している。したがって、実質的にはマルチ画素駆動による明画素同士及び暗画素同士の副画素電圧実効値差を比較することになる。
この条件を満たすためには、データ信号線相互分離部３ｓの第２副画素電極１ｂとデータ信号線３との寄生容量Ｃｓｄのうち、同図において下部データ信号線３ｄとの寄生容量Ｃｓｄ（下）の自側及び寄生容量Ｃｓｄ（下）の他側が一致する必要がある。
上記の寄生容量Ｃｓｄの上下の区別としては、第１副画素電極１ａ・第２副画素電極１ｂに電荷を供給するデータ信号線３が上側なら、下部データ信号線３ｄの寄生容量Ｃｓｄの大きさを議論することとなる。上側から電荷供給される他の画素領域１の副画素電極電圧の実効値と同一にするためである。
データ信号線３と第２副画素電極１ｂとが非対称な場合、同図に示すように、下側の寄生容量Ｃｓｄ自及び下側の寄生容量Ｃｓｄ他を揃えるため、データ信号線３を複線化（ソースハシゴ構造）し、データ信号線相互分離部３ｓの位置を変えるのがよい。
以上のことをまとめると以下のようになる。
・データ信号線３と画素電極とが対称構造：どこで切っても良い（信号に非依存）。
・データ信号線３と画素電極とが非対称：入力信号の極性等の違いによって、分離する位置を決める必要が有る。実効値差による許容値を超える場合、ソースハシゴ構造にて寄生容量Ｃｓｄ自及び寄生容量Ｃｓｄ他の大きさを調整する必要が有る。
上記のことを踏まえて、本実施の形態では、図１に示すように、データ信号線相互分離部３ｓは、第２保持容量配線１２の近傍に形成している。
この場合において、実際の液晶表示装置２０において、データ信号線相互分離部３ｓよりも上部（分割上領域）における上部データ信号線３ｕの１本当たりに寄生するトータル静電容量負荷と下部（分割下領域）における下部データ信号線３ｄの１本当たりに寄生するトータル静電容量負荷とを計算したところ、以下の値が得られた。
４５インチのフルハイビジョンディスプレイ（対角４５インチ、解像度１０８０×１９２０）→上部のトータル静電容量負荷：下部のトータル静電容量負荷＝１：１．０００２
５７インチのフルハイビジョンディスプレイ（対角５７インチ、解像度１０８０×１９２０）→上部のトータル静電容量負荷：下部のトータル静電容量負荷＝１：１．０００２
６５インチのフルハイビジョンディスプレイ（対角６５インチ、解像度１０８０×１９２０）→上部のトータル静電容量負荷：下部のトータル静電容量負荷＝１：１．０００１
この結果、いずれも容量差は、０．０２％程度であり、データ信号の信号遅延差が表示品位に与える影響の差は十分に問題ないレベルであることが分かった。
このように、本実施の形態のアクティブマトリクス基板１０では、データ信号線３は、走査信号線２の本数を２分するデータ信号線相互分離部３ｓで相互分離されていると共に、データ信号線相互分離部３ｓは、第２保持容量配線１２とは重ならない領域に形成されている。
したがって、相互分離されたデータ信号線３のデータ信号線相互分離部３ｓが第２保持容量配線１２と重なることがないので、第２保持容量配線１２と相互分割されたデータ信号線３線とは電気的に短絡し難い。
なお、本実施の形態の構成では、データ信号線３に寄生される静電負荷容量が相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間において第１保持容量配線１１又は第２保持容量配線１２の１本と重なる分の容量差が生じるが、この程度の容量差であればデータ信号線３の信号遅延に伴う表示不良は問題ないレベルである。
また、本実施の形態のアクティブマトリクス基板１０では、走査信号線２は、ゲートラインＧ１〜Ｇ２ｍ（ｍは０を除く自然数）が設けられ、データ信号線３は、ゲートラインＧｍとゲートラインＧｍ＋１との間で相互分離されていると共に、データ信号線３のデータ信号線相互分離部３ｓは、ゲートラインＧｍとゲートラインＧｍ＋１との間に設けられた保持容量ラインＣｓｍ＋１の近傍位置に形成されていることが好ましい。具体的には、データ信号線３のデータ信号線相互分離部３ｓは、ゲートラインＧｍとゲートラインＧｍ＋１との間に設けられた保持容量ラインＣｓｍ＋１から±８μｍ以内が好ましく、±６μｍ以内がさらに好ましい。
このため、データ信号線３に寄生される静電負荷容量が相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間において容量差は殆ど生じることがなく、例えば、分割上部領域と分割下部領域とで極性が異なるような駆動を行う場合であっても、上部データ信号線３ｕと下部データ信号線３ｄとの間の信号遅延に伴う表示不良は確実に問題ないレベルとなる。
また、本実施の形態のアクティブマトリクス基板１０では、データ信号線相互分離部３ｓにてデータ信号線３を互いに分離したときの、一方の上部データ信号線３ｕを横切る一方走査信号線側としてのゲートラインＧ１〜ゲートラインＧｍ（ｍは０を除く自然数）側の上部データ信号線３ｕと、他方の下部データ信号線３ｄを横切る他方走査信号線側としてのゲートラインＧｍ＋１〜ゲートラインＧ２ｍ側の下部データ信号線３ｄとにおいて、上部データ信号線３ｕであるソースラインＳｉ（上）にて電圧供給される第２副画素Ｐ２と下部データ信号線３ｄであるソースラインＳｉ（下）との寄生容量Ｃｓｄ自（下）と、この第２副画素Ｐ２を挟んで隣接する下部データ信号線３ｄであるソースラインＳｉ＋１（下）と第２副画素Ｐ２との寄生容量Ｃｓｄ他（下）とが実質的に同一となるように、データ信号線３が相互分離されていることが好ましい。
すなわち、上部データ信号線３ｕであるソースラインＳｉ（上）にて電圧供給される第２副画素Ｐ２と下部データ信号線３ｄであるソースラインＳｉ（下）との寄生容量Ｃｓｄ自（下）と、この第２副画素Ｐ２を挟んで隣接する、下部データ信号線３ｄであるソースラインＳｉ（下）とは反対側に配設された下部データ信号線３ｄであるソースラインＳｉ＋１（下）と第２副画素Ｐ２との寄生容量Ｃｓｄ他（下）とが実質的に同一となるように、データ信号線３が相互分離されていることが好ましい。なお、上述したように、同一は、実質的同一で足りる。
これにより、データ信号線３と副画素電極との関係が非対称な場合においても、データ信号線３に寄生される静電負荷容量が相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間において容量差が殆ど生じることがないようにすることができる。
また、本実施の形態のアクティブマトリクス基板１０では、第１副画素電極１ａ及び第２副画素電極１ｂは、該第１副画素電極１ａ及び第２副画素電極１ｂを挟む２本のソースラインＳｉ・Ｓｉ＋１の間において該第１副画素電極１ａ及び第２副画素電極１ｂにおける、ソースラインＳｉ・Ｓｉ＋１と平行な中央線に対して非線対称に形成されていると共に、ソースラインＳｉ・Ｓｉ＋１の一部に、複線化された領域が設けられ、ソースラインＳｉ・Ｓｉ＋１のデータ信号線相互分離部３ｓは、上記非線対称の第１副画素電極１ａ及び第２副画素電極１ｂに隣接する両ソースラインＳｉ・Ｓｉ＋１との寄生容量を等しくするように、上記複線化された領域にそれぞれ形成されている。
これにより、具体的に、第１副画素電極１ａ及び第２副画素電極１ｂが非線対称に形成されている場合において、データ信号線３に寄生される静電負荷容量が相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間において容量差が殆ど生じることがないようにすることができる。
また、本実施の形態のアクティブマトリクス基板１０では、データ信号線３を含む平面と画素を含む平面とが層間絶縁膜１５ａ・１５ｂにより分離されていることが好ましい。
この結果、例えば第２副画素電極１ｂとデータ信号線３との間に層間絶縁膜１５ａ・１５ｂがあれば、静電破壊が発生しても第２副画素電極１ｂとデータ信号線３との短絡を生じ難くすることができる。
また、本実施の形態のアクティブマトリクス基板１０では、層間絶縁膜１５ａは、樹脂からなる絶縁膜を含むことが好ましい。
例えば、ＣＶＤ法等により形成されるＳｉＮxやＳｉＯ2などはミクロンオーダーといった厚膜化が困難であり、例えばアクリル系等の樹脂であれば数ミクロンの厚膜化が容易である。このため、静電破壊により第２副画素電極１ｂとデータ信号線３との短絡をより好適に低減することが可能である。さらに、厚膜化でき、かつ第２副画素電極１ｂとデータ信号線３との間の寄生容量を低減するのに好適である。
また、例えばＳｉＮxの比誘電率が７．０前後であるのに比べ、アクリル系樹脂であれば比誘電率が３．０程度のものが入手可能であり、比誘電率の点からも寄生容量低減に好適である。
また、本実施の形態のアクティブマトリクス基板１０では、層間絶縁膜１５ａは、スピンオンガラス（ＳＯＧ）材料からなる絶縁膜を含むことが好ましい。なお、スピンオンガラス（ＳＯＧ）とは、スピンコート法等の塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。
例えば、ＣＶＤ法等により形成されるＳｉＮxやＳｉＯ2等はミクロンオーダーといった厚膜化が困難であり、例えば、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料や、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料であれば数ミクロンの厚膜化が容易である。
このため、静電破壊により第２副画素電極１ｂとデータ信号線３との短絡をより好適に低減することが可能である。さらに、厚膜化でき、かつ第２副画素電極１ｂとデータ信号線３との間の寄生容量を低減するのに好適である。
また、例えばＳｉＮxの比誘電率が７．０前後であるのに比べ、スピンオンガラス（ＳＯＧ）材料であれば４．０前後のものが入手可能である。
また、本実施の形態の液晶表示装置２０では、上部ＣＳ（保持容量ライン）用コントロール回路２５ａ及び下部ＣＳ用コントロール回路２５ｂは、第１保持容量配線１１及び第２保持容量配線１２を個別に電位制御することにより、第１副画素電極１ａの電位及び第２副画素電極１ｂの電位をそれぞれ個別に制御する保持容量配線電圧制御部としての機能を有している。
これにより、例えば、第１副画素Ｐ１を明、第２副画素Ｐ２を暗とすることができるので、γ特性の視角依存性を改善するための画素分割駆動を実現することができる。また、上下方向のγ特性視角依存性を略等しくすることができる。
また、本実施の形態の液晶表示装置２０では、上部ＣＳ（保持容量ライン）用コントロール回路２５ａ及び下部ＣＳ用コントロール回路２５ｂは、第１ＴＦＴ４ａ又は第２ＴＦＴ４ｂがオフされた後に電位が上昇又は降下すると共に、その状態が次フレームにて第１ＴＦＴ４ａ又は第２ＴＦＴ４ｂがオフされるまで続くように、第１保持容量配線１１及び第２保持容量配線１２を電位制御することが好ましい。
これにより、第１保持容量配線１１及び第２保持容量配線１２への電圧の波形のなまりがドレイン実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。
〔実施の形態２〕
本発明の他の実施の形態について図１１に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図１１は、本実施の形態のアクティブマトリクス基板３０の構成を示す平面図であり、データ信号線３が相互分離されている領域付近を示す。第２保持容量配線３２にはデータ信号線３と交差する付近に切欠き領域としての保持容量配線切欠き部３２ａが設けられている。この保持容量配線切欠き部３２ａにおいてデータ信号線３が相互分離されている。
したがって、データ信号線３に寄生されるトータル静電容量負荷を相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間で同一とすることができる。
また、仮に、相互分離された上部データ信号線３ｕと下部データ信号線３ｄとが短絡しても、レーザー照射等により短絡部分を破壊分離することができる。
〔実施の形態３〕
本発明の他の実施の形態について図１２に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図１２は、本実施の形態におけるアクティブマトリクス基板４０の構成を示す平面図であり、データ信号線３が相互分離されている領域付近を示す。
本実施の形態では、前記実施の形態１におけるデータ信号線相互分離部３ｓの位置は同じである。しかし、本実施の形態のアクティブマトリクス基板４０では、データ信号線相互分離部３ｓの位置において、第２副画素電極１ｂに切欠き領域としての画素電極切欠き部４１が設けられている。
したがって、静電破壊により例えば第２副画素電極１ｂとデータ信号線３との間の層間絶縁膜１５ａ・１５ｂ（図３参照）が破壊されても、第２副画素電極１ｂとデータ信号線３とを短絡し難くすることができる。
〔実施の形態４〕
本発明の他の実施の形態について図１３に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態３と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図１３は、本実施の形態におけるアクティブマトリクス基板５０の構成を示す平面図であり、データ信号線３が相互分離されている領域付近を示す。
本実施の形態では、前記実施形態２と実施形態３を併せたものとなっており、第２保持容量配線３２にはデータ信号線３と交差する付近に保持容量配線切欠き部３２ａが設けられている。この保持容量配線切欠き部３２ａにおいてデータ信号線３が上部データ信号線３ｕと下部データ信号線３ｄとに相互分離されている。
本実施の形態では、さらに、この位置の第２副画素電極１ｂに画素電極切欠き部５１が設けられている。
したがって、データ信号線３に寄生されるトータル静電容量負荷を相互分割された上部データ信号線３ｕと下部データ信号線３ｄとの間で同一とすることができる。
また、仮に、相互分離された上部データ信号線３ｕ・下部データ信号線３ｄ同士が短絡しても、レーザー照射等により短絡部分を破壊分離することができる。
さらに、静電破壊により例えば第２副画素電極１ｂとデータ信号線３との間の層間絶縁膜１５ａ・１５ｂ（図３参照）が破壊されても、第２副画素電極１ｂとデータ信号線３とを短絡し難くすることができる。
〔実施の形態５〕
本発明の他の実施の形態について図１４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態４と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態４の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図１４は、本実施の形態におけるアクティブマトリクス基板６０の構成を示す平面図であり、データ信号線３が相互分離されている領域付近を示す。
本実施の形態のアクティブマトリクス基板６０では、データ信号線相互分離部３ｓが液晶分子の配向を制御するスリット部としての画素電極スリット６１と重なる領域に形成されている。
図１４に示すように、アクティブマトリクス基板６０をＭＶＡ（Multi-domain Vertical Alignment）構成とすることもできる。すなわち、第１副画素電極１ａ・第２副画素電極１ｂに、液晶分子の配向を制御するための画素電極スリット（液晶分子配向制御用スリット）６１を横Ｖ字形状（Ｖ字を９０度回転させた形状）に設ける。このＭＶＡ構成は、アクティブマトリクス基板６０の画素電極にスリット（電極切除パターン）を設けるとともに、対向基板の対向電極に液晶分子配向制御用突起（リブ）を設け、これによって形成されるフリンジフィールド（Fringe Field）を利用するものである。このフリンジフィールドによって液晶分子の配向方向を複数方向に分散させることができ、広視野角が実現される。
上記実施の形態で得られるアクティブマトリクス基板６０と、このアクティブマトリクス基板６０の各画素に対応するようにマトリクス状に設けられた赤（Ｒ）・緑（Ｇ）・青（Ｂ）のうちのいずれか１つの着色層と、各着色層の間に設けられた遮光性のブラックマトリクスからなるように形成されたカラーフィルタ基板を貼り合わせ、液晶を注入・封止することにより、液晶表示パネルが形成される。この液晶パネルにドライバ（液晶駆動用ＬＳＩ）等を接続し、偏光板やバックライトを装着することで本発明の液晶表示装置が形成される。
本実施の形態のアクティブマトリクス基板６０では、データ信号線相互分離部３ｓを液晶分子の配向を制御する画素電極スリット６１と重なる領域に形成することによって、例えば第２副画素電極１ｂに別途、切欠き領域を設ける必要がないので、開口率の低下の発生を抑制することができる。
〔実施の形態６〕
本発明の他の実施の形態について図１５ないし図１７に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態５と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態５の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態では、前記実施の形態１〜実施の形態５のアクティブマトリクス基板１０〜アクティブマトリクス基板６０を適用したテレビジョン受像機について説明する。
図１５は、テレビジョン受像用における液晶表示装置７０の回路ブロックである。
液晶表示装置７０は、同図に示すように、Ｙ／Ｃ分離回路７１、ビデオクロマ回路７２、Ａ／Ｄコンバータ７３、液晶コントローラ７４、液晶パネル７５、バックライト駆動回路７６、バックライト７７、マイコン７８、階調回路７９を備えた構成となっている。
上記構成の液晶表示装置７０において、まず、テレビ信号の入力映像信号は、Ｙ／Ｃ分離回路７１に入力され、輝度信号と色信号に分離される。輝度信号と色信号はビデオクロマ回路７２にて光の３原色である赤（Ｒ）・緑（Ｇ）・青（Ｂ）に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ７３により、デジタルＲＧＢ信号に変換され、液晶コントローラ７４に入力される。液晶パネル７５では液晶コントローラ７４からのＲＧＢ信号が所定のタイミングで入力されると共に、階調回路７９からのＲＧＢそれぞれの階調電圧が供給され、画像が表示されることになる。これらの処理を含め、システム全体の制御はマイコン７８が行うことになる。なお、映像信号として、テレビジョン放送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号等、様々な映像信号に基づいて表示可能である。
また、図１６に示すチューナ部８１ではテレビジョン放送を受信して映像信号を出力し、液晶表示装置７０ではチューナ部８１から出力された映像信号に基づいて画像（映像）表示を行う。
上記液晶表示装置７０をテレビジョン受像機８０とするとき、例えば、図１７に示すように、液晶表示装置７０を第１筐体８５と第２筐体８６とで包み込むようにして挟持した構成となっている。
第１筐体８５は、液晶表示装置７０で表示される映像を透過させる開口部８５ａが形成されている。また、第２筐体８６は、液晶表示装置７０の背面側を覆うものであり、該液晶表示装置７０を操作するための操作用回路８７が設けられるとともに、下方に支持用部材８８が取り付けられている。
このように、本実施の形態の表示装置としての液晶表示装置７０は、アクティブマトリクス基板１０・３０・４０・５０・６０を備えている。
また、本実施の形態のテレビジョン受像機８０は、液晶表示装置７０と、テレビジョン放送を受信するチューナ部８１とを備えている。
これにより、画面分割構造とマルチ画素構造とを組み合わせる場合に、相互分割されたデータ信号線３と第２保持容量配線１２とが電気的に短絡し難い１０・３０・４０・５０・６０を備えた液晶表示装置７０及びテレビジョン受像機８０を提供することができる。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
また、本実施の形態では、液晶表示装置に限定して説明したが、本発明はこれに限定されるものではなく、例えば、カラーフィルタ基板と、カラーフィルタ基板と対向するように上記アクティブマトリクス基板とを配置し、それらカラーフィルタ基板とアクティブマトリクス基板との間に有機ＥＬ層を配置することによって、有機ＥＬパネルとし、パネルの外部引き出し端子にドライバ等を接続することにより有機ＥＬ表示装置を構成することも可能である。
また、液晶表示装置や有機ＥＬ表示装置以外であっても、アクティブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。
本発明は、複数の表示素子を駆動するアクティブマトリクス基板、表示素子駆動装置及びその表示素子駆動装置を備えた表示装置並びにテレビジョン受像機に適用できる。具体的には、表示装置として、例えば、アクティブマトリクス型の液晶表示装置に用いることができると共に、ＥＬ発光素子等を用いたディスプレイにも利用することができる。

Claims (12)

  1. 走査信号線、データ信号線、保持容量配線、及び上記走査信号線とデータ信号線との各交差部に画素を備え、各画素が複数の副画素から構成されているアクティブマトリクス基板であって、
    上記データ信号線は、上記走査信号線の本数を２分する領域で相互分離部により相互分離されていると共に、
    上記データ信号線の相互分離部は、上記保持容量配線とは重ならない領域に形成され、
    さらに、
    前記副画素の副画素電極は、該副画素電極を挟む２本のデータ信号線の間において該副画素電極における、上記データ信号線と平行な中央線に対して非線対称に形成されていると共に、
    前記データ信号線の一部に、複線化された領域が設けられ、
    前記データ信号線の相互分離部は、上記非線対称の副画素電極に隣接する両データ信号線との寄生容量を等しくするように、上記複線化された領域にそれぞれ形成されていることを特徴とするアクティブマトリクス基板。
  2. 走査信号線、データ信号線、保持容量配線、及び上記走査信号線とデータ信号線との各交差部に画素を備え、各画素が複数の副画素から構成されているアクティブマトリクス基板であって、
    上記データ信号線は、上記走査信号線の本数を２分する領域で相互分離部により相互分離されていると共に、
    上記データ信号線の相互分離部は、上記保持容量配線とは重ならない領域に形成され、
    さらに、
    前記相互分離部にてデータ信号線を互いに分離したときの、一方のデータ信号線を横切る一方走査信号線側のデータ信号線と、他方のデータ信号線を横切る他方走査信号線側のデータ信号線とにおいて、
    一方走査信号線側のデータ信号線にて電圧供給される画素と他方走査信号線側のデータ信号線との寄生容量値と、この画素を挟んで隣接する他方走査信号線側のデータ信号線と該画素との寄生容量値とが実質的に同一となるように、データ信号線が相互分離されていることを特徴とするアクティブマトリクス基板。
  3. 走査信号線、データ信号線、保持容量配線、及び上記走査信号線とデータ信号線との各交差部に画素を備え、各画素が複数の副画素から構成されているアクティブマトリクス基板であって、
    上記データ信号線は、上記走査信号線の本数を２分する領域で相互分離部により相互分離されていると共に、
    上記データ信号線の相互分離部は、上記保持容量配線とは重ならない領域に形成され、
    さらに、
    前記データ信号線の相互分離部は、前記保持容量配線の上方に形成されていると共に、
    上記保持容量配線と相互分離部とが重なる部分には、上記保持容量配線に切欠き領域が形成されていることを特徴とするアクティブマトリクス基板。
  4. 走査信号線、データ信号線、保持容量配線、及び上記走査信号線とデータ信号線との各交差部に画素を備え、各画素が複数の副画素から構成されているアクティブマトリクス基板であって、
    上記データ信号線は、上記走査信号線の本数を２分する領域で相互分離部により相互分離されていると共に、
    上記データ信号線の相互分離部は、上記保持容量配線とは重ならない領域に形成され、
    さらに、
    前記データ信号線の相互分離部と前記副画素の副画素電極とが重なる部分には、上記副画素電極に切欠き領域が形成されていることを特徴とするアクティブマトリクス基板。
  5. 前記副画素電極に形成された切欠き領域は、液晶分子の配向を制御するためのスリット部であることを特徴とする請求項４記載のアクティブマトリクス基板。
  6. 前記データ信号線を含む平面と前記副画素の副画素電極を含む平面とが層間絶縁膜により分離されていることを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス基板。
  7. 前記層間絶縁膜は、樹脂からなる絶縁膜を含むことを特徴とする請求項６記載のアクティブマトリクス基板。
  8. 前記層間絶縁膜は、スピンオンガラス（ＳＯＧ）材料からなる絶縁膜を含むことを特徴とする請求項６記載のアクティブマトリクス基板。
  9. 請求項１〜８のいずれか１項に記載のアクティブマトリクス基板を備えていることを特徴とする表示装置。
  10. 前記各副画素は、第１トランジスタのドレイン電極に接続される第１副画素電極を有する第１副画素と、第２トランジスタのドレイン電極に接続される第２副画素電極を有する第２副画素とからなり、
    上記第１副画素は、上記第１副画素電極と、該第１副画素電極に配された前記保持容量配線である第１保持容量配線との間に第１保持容量を形成する一方、上記第２副画素は上記第２副画素電極と該第２副画素電極に配された前記保持容量配線である第２保持容量配線との間に第２保持容量を形成すると共に、
    上記各保持容量配線を個別に電位制御することにより、上記第１副画素電極の電位及び第２副画素電極の電位がそれぞれ個別に制御されていることを特徴とする請求項９記載の表示装置。
  11. 前記第１トランジスタ又は第２トランジスタがオフされた後に電位が上昇又は降下すると共に、その状態が次フレームにて該第１トランジスタ又は第２トランジスタがオフされるまで続くように各保持容量配線の電位が制御されていることを特徴とする請求項１０記載の表示装置。
  12. 請求項９に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とするテレビジョン受像機。
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