[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2007074550A1 - Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ - Google Patents

Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ Download PDF

Info

Publication number
WO2007074550A1
WO2007074550A1 PCT/JP2006/313909 JP2006313909W WO2007074550A1 WO 2007074550 A1 WO2007074550 A1 WO 2007074550A1 JP 2006313909 W JP2006313909 W JP 2006313909W WO 2007074550 A1 WO2007074550 A1 WO 2007074550A1
Authority
WO
WIPO (PCT)
Prior art keywords
soi
wafer
layer
soi wafer
transparent insulating
Prior art date
Application number
PCT/JP2006/313909
Other languages
English (en)
French (fr)
Inventor
Atsuo Ito
Yoshihiro Kubota
Kiyoshi Mitani
Original Assignee
Shin-Etsu Chemical Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005374889A external-priority patent/JP2006210899A/ja
Application filed by Shin-Etsu Chemical Co., Ltd. filed Critical Shin-Etsu Chemical Co., Ltd.
Priority to EP06781029.1A priority Critical patent/EP1981063B1/en
Publication of WO2007074550A1 publication Critical patent/WO2007074550A1/ja
Priority to US12/163,743 priority patent/US8236667B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L27/1203—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H01L21/84—
    • H01L27/12—
    • H01L29/78603—

Definitions

  • the present invention relates to an SOI wafer manufacturing method and an SOI wafer, and more particularly to an SOI wafer manufacturing method and an SOI wafer for forming an SOI layer on a transparent insulating substrate.
  • the present application is related to the following Japanese patent application. For designated countries where incorporation by reference is permitted, the contents described in the following application are incorporated into this application by reference and made a part of the description of this application.
  • An SOI wafer having an SOI (Silicon On Insulator) structure in which a silicon single crystal layer is formed on an insulator is suitable for manufacturing a high-density semiconductor integrated circuit.
  • SOI Silicon On Insulator
  • TFT-LCD Thin Film Transistor- It is also expected for optical devices such as Liquid Crystal Display and Thin Film Transistor (LCD).
  • a SOW wafer in which an SOI layer is formed on a transparent quartz substrate is used.
  • the substrate is a perfect insulator, the mobility of carriers in the SOI layer is not affected by the substrate and becomes extremely high, particularly when driving at a high frequency.
  • a drive circuit can be formed integrally around the TFT region, enabling high-density mounting.
  • the thickness of the SOI layer must be reduced to, for example, about 0.5 m or less. Therefore, the bonding of the quartz substrate and the SOI layer should withstand the thermal and mechanical stresses applied to the SOI layer during polishing and polishing and device fabrication to thin the SOI layer to such a thickness. It is necessary to be firmly joined. Therefore, it was necessary to increase the bond strength by high-temperature heat treatment.
  • the quartz substrate and the SOI layer have different coefficients of thermal expansion.
  • stress due to thermal strain was generated, causing cracks in the stone substrate or SOI layer, or peeling and damage.
  • Such a problem is inevitably caused not only when the insulating transparent substrate is a quartz substrate but also when a single crystal silicon wafer is bonded to a substrate having a different thermal expansion coefficient.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-145438
  • the present invention relates to a method for manufacturing an SOI wafer in which an SOI layer is formed on a transparent insulating substrate, and thermal strain, delamination, cracking due to a difference in thermal expansion coefficient between the transparent insulating substrate and the SOI layer.
  • An object of the present invention is to provide an SOI wafer manufacturing method and an SOI wafer in which occurrence of cracks and the like can be prevented with a simple process and the film thickness of the SOI layer is high.
  • the present invention provides a method for forming an SOI layer on the transparent insulating substrate by bonding the single crystal silicon wafer and the transparent insulating substrate and then thinly bonding the single crystal silicon wafer.
  • the method of forming and manufacturing the SOI wafer at least,
  • the present invention provides a method for manufacturing an SOI wafer characterized in that: (Claim 1).
  • the ion implantation surface of the single crystal silicon wafer and the surface of Z or the transparent insulating substrate are treated with plasma and Z or ozone, the ion implantation surface of the wafer and the surface of the Z or substrate will be The OH group increases and becomes active. Therefore, if the single crystal silicon wafer and the transparent insulating substrate are bonded and bonded at room temperature with the treated surface as a bonding surface in such a state, the bonded surfaces are firmly bonded by hydrogen bonding. Thereafter, sufficiently strong bonding can be achieved without performing high-temperature heat treatment for increasing the bonding force.
  • the bonding surfaces are firmly bonded in this way, after that, the ion-implanted layer is impacted to mechanically peel off the single crystal silicon wafer to form a thin SOI layer on the transparent insulating substrate. Therefore, a thin film can be formed without performing a heat treatment for peeling. Therefore, the SOI wafer can be manufactured without causing thermal strain, peeling, cracking, etc. due to the difference in thermal expansion coefficient between the transparent insulating substrate and the single crystal silicon wafer.
  • the hydrogen ion implantation separation method is used, it is possible to manufacture an SOI wafer having an SOI layer that is thin and has good film thickness uniformity and excellent crystallinity.
  • inert gas, hydrogen gas, and some! / ⁇ are subjected to a heat treatment to flatten the surface of the SOI layer in a mixed gas atmosphere.
  • crystal defects and damage near the SOI layer surface caused by ion implantation can be removed.
  • the step of reducing the thickness of the SOI layer by removing the thermal oxide film is performed (Claim 2).
  • thermal oxidation is performed on the SOI wafer that has been heat-treated to flatten the surface of the SOI layer to form a thermal oxide film on the surface of the SOI layer, and this is removed to reduce the thickness of the SOI layer. Accordingly, it is possible to manufacture an SOI wafer having an SOI layer which is thinner and has good film thickness uniformity, and further has a rough surface and crystal defects and damages are sufficiently removed.
  • the bonding wafer is heat-treated at 100 to 300 ° C to increase the bonding strength, and then the SOI wafer is obtained.
  • the bonded single crystal silicon wafer and transparent insulating substrate are heat-treated at a low temperature of 100 to 300 ° C so that thermal distortion does not occur, and the bonding strength is further increased, and then the ion-implanted layer is impacted. If the mechanical debonding process is performed with this, it is possible to manufacture the SOI wafer with more reliable prevention of peeling of the joint surface and cracking due to mechanical stress.
  • the temperature of the heat treatment for flattening the surface of the SOI layer is 1100 to 1350 ° C (claim 4).
  • the temperature of the heat treatment for planarizing the SOI layer surface is set to 1100 ° C or higher, the surface roughness can be improved in a relatively short time, and if it is set to 1350 ° C or lower, contamination by heavy metal impurities during heat treatment can be achieved.
  • SOI wafers can be manufactured without problems of durability of the heat treatment furnace.
  • the transparent insulating substrate is a quartz substrate or a sapphire (alumina) substrate (claim 5).
  • the transparent insulating substrate is either a quartz substrate or a sapphire (alumina) substrate, these are transparent insulating substrates with good optical characteristics, so an SOI wafer suitable for optical device fabrication is required. Can be manufactured.
  • the ion implantation dose for forming the ion implantation layer is larger than 8 X 10 16 / cm 2 (Claim 6).
  • the present invention provides a SO produced by any one of the production methods described above.
  • the SOI wafer manufactured by any one of the manufacturing methods described above is free from thermal distortion, peeling, cracking, etc. during manufacturing, and is thinner and more useful for manufacturing various devices.
  • the SOI wafer has an SOI layer on a transparent insulating substrate with excellent film thickness uniformity, excellent crystallinity, and high carrier mobility.
  • the single crystal silicon wafer and the transparent wafer Before bonding the edge substrate, the surface to be bonded is treated with plasma and Z or ozone to increase the activity of OH groups on the surface, so in this state transparent insulation with the single crystal silicon wafer
  • the adhered surface is firmly bonded by hydrogen bonding. Therefore, sufficiently strong bonding can be achieved without subsequent high-temperature heat treatment for increasing the bonding strength.
  • the bonding surfaces are firmly bonded in this way, the single-crystal silicon wafer is mechanically peeled off by impacting the ion implantation layer, and a thin SOI layer is formed on the transparent insulating substrate.
  • a thin film can be formed without performing heat treatment for peeling.
  • an SOI wafer can be manufactured without causing thermal strain, peeling, cracking, or the like due to the difference in thermal expansion coefficient between the transparent insulating substrate and single crystal silicon.
  • a heat treatment is performed to flatten the surface of the SOI layer in an inert gas, hydrogen gas, or mixed gas atmosphere, thus eliminating the surface roughness caused by the peeling process. it can.
  • thermal oxide is formed and removed on the surface of the SOI layer to reduce the thickness of the SOI layer. Crystal defects and damage can be removed more effectively.
  • the SOI wafer of the present invention is free from thermal distortion, peeling, cracking, etc. during production, and has a thinner and better film thickness uniformity useful for manufacturing various devices.
  • FIG. 1 is a process chart showing an example of a method for manufacturing an SOI wafer according to the present invention.
  • the present inventors perform plasma and Z or ozone treatment on the surfaces to be joined in advance to increase the joining strength without performing heat treatment, and perform mechanical peeling at the time of peeling. I thought of peeling without doing.
  • the present inventors formed a SOI layer that should prevent such a reduction in film thickness uniformity of the SOI layer, and then performed the surface of the SOI layer under an inert gas, hydrogen gas, or mixed gas atmosphere thereof.
  • the inventors of the present invention have completed the present invention by conceiving that an SOI layer having a thinner and better film thickness uniformity and a surface roughness, crystal defects or damages can be sufficiently removed can be formed.
  • FIG. 1 is a process diagram showing an example of a method for manufacturing an SOI wafer according to the present invention.
  • step A a single crystal silicon wafer and a transparent insulating substrate are prepared.
  • the single crystal silicon wafer is not particularly limited.
  • the single crystal silicon wafer is obtained by slicing a single crystal grown by the Chiyoklarsky method.
  • the diameter is 100 to 300 mm
  • the conductivity type is P-type or N-type
  • Those with a resistivity of about 10 ⁇ 'cm can be used.
  • the transparent insulating substrate is not particularly limited, but if this is a quartz substrate or a sapphire (alumina) substrate, these are transparent insulating substrates with good optical characteristics.
  • An SOI wafer suitable for fabrication can be manufactured.
  • step B At least one of the surface force hydrogen ions or the rare gas ions of the single crystal silicon wafer is implanted to form an ion implantation layer in the wafer (step B).
  • the temperature of a single crystal silicon wafer is set to 250 to 450 ° C., and an ion implantation layer can be formed from the surface to a depth corresponding to the desired thickness of the SOI layer, for example, 0.5 m or less.
  • At least one of a predetermined dose of hydrogen ions or rare gas ions is implanted with such implantation energy.
  • the implantation energy can be 20 to 100 keV, and the injection dose can be 1 ⁇ 10 16 to 1 ⁇ 10 17 / cm 2 .
  • the ion implantation dose that easily slips off the ion implantation layer is larger than 8 ⁇ 10 16 Zcm 2 .
  • an insulating film such as a thin silicon oxide film is formed on the surface of the single crystal silicon wafer and then ion implantation is performed therethrough, an effect of suppressing channeling of implanted ions can be obtained. .
  • a single crystal silicon wafer and / or a transparent insulating substrate that has been cleaned such as RCA cleaning is placed in a vacuum chamber, and after introducing a plasma gas, Expose for about 10 seconds and plasma-treat the surface.
  • a plasma gas when processing a single crystal silicon wafer, when oxidizing the surface, plasma of oxygen gas, when not oxidizing, hydrogen gas, argon gas, or a mixed gas thereof or hydrogen gas and helium A gas mixture can be used.
  • a transparent insulating substrate it may be a misaligned gas.
  • a single crystal silicon wafer cleaned with RCA cleaning or the like and Z or a transparent insulating substrate is placed in a chamber introduced with air, and nitrogen gas, argon gas, etc. After introducing the plasma gas, the surface is treated with ozone by generating high-frequency plasma and converting atmospheric oxygen into ozone. Either or both of plasma treatment and ozone treatment can be performed.
  • Step D the ion-implanted surface of the single crystal silicon wafer and the surface of the transparent insulating substrate are bonded together at room temperature using the surface treated with plasma and Z or ozone as the bonding surface.
  • Step C at least one of the ion-implanted surface of the single crystal silicon wafer and the surface of the transparent insulating substrate is subjected to plasma treatment and Z or ozone treatment. It can be strongly bonded with the strength that can withstand mechanical peeling in the later stage simply by adhering at a temperature of about room temperature. Therefore, it is preferable because there is no fear of occurrence of thermal strain, cracking, peeling or the like due to a difference in thermal expansion coefficient that becomes a problem due to heating that does not require high-temperature bonding heat treatment such as 1200 ° C. or higher.
  • the bonded wafer may be heat treated at a low temperature of 100 to 300 ° C to increase the bonding strength (step E).
  • the coefficient of thermal expansion is smaller than that of silicon (Si: 2.33 X 10 _6 , quartz: 0.6 X 10 _6 ), and bonded to a silicon wafer of the same thickness.
  • silicon Si: 2.33 X 10 _6 , quartz: 0.6 X 10 _6
  • the silicon wafer breaks above 300 ° C.
  • such a comparatively low temperature heat treatment is preferable because there is no risk of thermal distortion, cracking, peeling, etc. due to differences in thermal expansion coefficients.
  • a sufficient effect can be obtained if the heat treatment time is about 0.5 to 24 hours.
  • step F impact is applied to the ion implantation layer to mechanically peel off the single crystal silicon wafer, and an SOI layer is formed on the transparent insulating substrate.
  • the bonding wafer is heat-treated at about 500 ° C. in an inert gas atmosphere, and thermal separation is performed by the effect of crystal rearrangement and the coagulation effect of the injected hydrogen bubbles.
  • thermal separation is performed by the effect of crystal rearrangement and the coagulation effect of the injected hydrogen bubbles.
  • mechanical delamination is performed by impacting the ion-implanted layer, there is no possibility that thermal strain, cracking, delamination, etc. due to heating occur.
  • the lateral force of the wafer joined with a jet of fluid such as gas or liquid can be blown continuously or intermittently.
  • the method is not particularly limited.
  • the SOI wafer thus obtained is subjected to a heat treatment for planarizing the surface of the SOI layer, which is the release surface, in an inert gas, hydrogen gas, or mixed gas atmosphere thereof (see FIG. About G).
  • a heat treatment for planarizing the surface of the SOI layer which is the release surface
  • inert gas, hydrogen gas, or mixed gas atmosphere thereof see FIG. About G.
  • the temperature of the heat treatment for flattening the SOI layer surface is preferably 1100 to 1350 ° C. If the heat treatment temperature is 1100 ° C or higher, the surface roughness can be improved in a relatively short time, and if it is 1350 ° C or lower, contamination with heavy metal impurities or durability problems of the heat treatment furnace occur during heat treatment. Absent. Since the SOI layer is already thin enough, there is no risk of thermal strain, delamination, cracking, etc. even if such high temperature heat treatment is performed.
  • the heat treatment time depends on the heat treatment temperature
  • a normal heater heating type heat treatment furnace is used.
  • heat treatment When heat treatment is performed by (batch method), a range of 10 minutes to 8 hours is appropriate in order to exert a sufficient heat treatment effect without reducing productivity.
  • this heat treatment is performed using an RTA (Rapid Thermal Annealing) apparatus, it is preferable that the heat treatment temperature is 1200 ° C. or higher and the heat treatment time is 1 to 120 seconds. It is also possible to perform a combination of heat treatment using these batch furnaces and heat treatment using an RTA apparatus.
  • the heat treatment atmosphere may be an inert gas, hydrogen gas, or a mixed gas atmosphere thereof.
  • the hydrogen gas content is preferably 25% or less.
  • the hydrogen gas has a content of not more than the explosion limit (4%).
  • the inert gas the cheapest and highly versatile material is preferable, and ananolegon gas is preferable, but helium or the like may be used.
  • the surface may be slightly polished (such as a machining allowance of 70 nm or less, particularly 50 nm or less) with touch polish or the like (Ste H).
  • the long-period component of the surface roughness for example, period 1 to 10; about ⁇ ⁇ .
  • the short-period component with rough surface for example, a period of 1 m or less
  • the heat treatment in Step G is sufficiently removed by the heat treatment in Step G, but to remove the long-period component more reliably, it is removed by some polishing. It is preferable to do.
  • the heat treatment is performed, the surface roughness and the surface damage are greatly improved, so that the polishing allowance can be greatly reduced compared to the conventional case, and particularly less than half.
  • the film thickness uniformity The long-period component of the surface roughness can be reliably improved with minimal influence.
  • thermal treatment is performed on the heat-treated SOI wafer to form a thermal oxide film, a so-called sacrificial oxide film on the surface of the SOI layer (step 1).
  • thermal oxide film By forming a thermal oxide film on the surface of the SOI layer in this way, crystal defects or damage that cannot be removed in Step G can be incorporated into the thermal oxide film, and film thickness uniformity can be increased.
  • the SOI layer can be thinned to a predetermined thickness without much degradation.
  • the thermal acid film can be formed, for example, by performing pyrogenic acid at a temperature of 950 ° C.
  • the method for forming a strong acid film is not particularly limited.
  • the thickness of the SOI layer is reduced by removing the formed thermal oxide film (engineering).
  • the removal of the thermal oxide film can be performed, for example, by immersing the wafer in an aqueous solution containing HF.
  • the SOI wafer manufactured by the processes A to J is free from thermal distortion, peeling, cracking, etc. during manufacturing, and is thin and has a good film thickness that is useful for manufacturing various devices.
  • An SOI wafer having an SOI layer on a transparent insulating substrate having uniformity, excellent crystallinity, and high carrier mobility can be obtained.
  • the force that can eliminate the tachibori is small or very small, it can be done only with the polishing allowance, so that the film thickness uniformity due to polishing including machining elements does not surely occur.
  • Such SOI wafers are particularly suitable for the production of optical devices such as TFT-LCDs because the SOI layer is formed on a transparent insulating substrate.
  • a single crystal silicon wafer having a diameter of 200 mm with one side mirror-polished was prepared, and a silicon oxide film layer was formed on the surface by thermal oxidation to lOOnm.
  • the surface roughness (Ra) of the oxide film layer on the mirror surface side to be bonded was 0.2 nm.
  • the measurement was performed in an area of 10 m ⁇ 10 m using an atomic force microscope.
  • a synthetic quartz wafer having a diameter of 200 mm and having one surface mirror-polished was prepared as the transparent insulating substrate.
  • the surface roughness (Ra) on the mirror side where the bonding was performed was 0.19 nm.
  • the measurement apparatus and method were the same as those for the single crystal silicon wafer oxide film layer.
  • Hydrogen ions were selected as ions to be implanted into the single crystal silicon wafer through the silicon oxide layer of lOOnm, and the ions were implanted under the conditions of an implantation energy of 35 keV and an implantation dose of 9 X 10 16 Zcm 2 . .
  • the implantation depth in the single crystal silicon layer was 0.3 nm.
  • a single crystal silicon wafer having been ion-implanted was placed in a plasma processing apparatus, air was introduced as a plasma gas, and then a 13.56 MHz high frequency wave with a diameter of 300 mm was obtained under a reduced pressure of 2 Torr.
  • High-frequency plasma treatment was performed for 5 to 10 seconds by applying a high-frequency power of 50 W between the parallel plate electrodes.
  • a wafer is placed in a chamber into which air is introduced, and after introducing argon gas as a plasma gas between narrow electrodes, plasma is generated by applying a high frequency between the electrodes.
  • Oxygen in the atmosphere was ozonized by generating and interposing the atmosphere between the plasma and the substrate, and the bonded surface was treated with the ozone.
  • the treatment time was 5-10 seconds.
  • This SOI wafer was subjected to a heat treatment at 1200 ° C for 60 minutes in an atmosphere of 100% argon, and further polishing with a polishing allowance of 50 nm. Periodic components were removed, and the same level of surface roughness as normal mirror polishing wafers was obtained.
  • the film thickness variation was found to be a wafer surface. It was confirmed that the film thickness was within ⁇ 10 nm and had good film thickness uniformity. Furthermore, the crystallinity of the SOI layer was evaluated as SEC CO defect evaluation using a solution obtained by diluting the SECCO etching solution according to a conventional method. As a result, the defect density was as good as 2 ⁇ 10 3 to 6 ⁇ 10 3 / cm 2 .
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is merely an example, and the present invention has the same configuration as the technical idea described in the claims of the present invention and has the same function and effect regardless of the present invention. It is included in the technical idea of the invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

　透明絶縁性基板とＳＯＩ層と熱歪、剥離、ひび割れ等の発生を簡易な工程で防止でき、ＳＯＩ層の膜厚均一性の高いＳＯＩウェーハの製造方法を提供する。単結晶シリコンウェーハ中にイオン注入してイオン注入層を形成し、該単結晶シリコンウェーハのイオン注入面及び／又は透明絶縁性基板の表面をプラズマ及び／又はオゾンで処理し、単結晶シリコンウェーハのイオン注入面と透明絶縁性基板の表面とを前記処理をした表面を接合面として室温で密着させて接合し、イオン注入層に衝撃を与えて単結晶シリコンウェーハを機械的に剥離して透明絶縁性基板上にＳＯＩ層を形成して得られたＳＯＩウェーハに、不活性ガス、水素ガス、あるいはこれらの混合ガス雰囲気下でＳＯＩ層表面を平坦化する熱処理を施す。

Description

明 細 書
SOIゥエーハの製造方法及び SOIゥエーハ
技術分野
[0001] 本発明は、 SOIゥヱーハの製造方法及び SOIゥヱーハに関するものであり、特に透 明絶縁性基板上に SOI層を形成する SOIゥエーハの製造方法及び SOIゥエーハに 関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込 みが認められる指定国については、下記の出願に記載された内容を参照により本出 願に組み込み、本出願の記載の一部とする。
特願 2004— 380591 出願日 2004年 12月 28日
特願 2005— 374889 出願日 2005年 12月 27日
背景技術
[0002] 絶縁体上にシリコン単結晶層が形成された SOI (Silicon On Insulator)構造を 有する SOIゥヱーハは、高密度の半導体集積回路を作製するのに適し、例えば TFT -LCD (Thin Film Transistor -Liquid Crystal Display、薄膜トランジスタ 液晶ディスプレイ)などの光学デバイスにも期待されて 、る。
[0003] このような光学デバイスには、例えば透明な石英基板上に SOI層を形成した SOW エーハを用いる。この場合、基板が完全な絶縁体であるから、 SOI層中のキャリアの 移動度が基板に影響されず、極めて高くなり、特に高周波で駆動した場合の効果が 著しい。
し力も、このような SOIゥエーハでは TFT領域の周辺に駆動回路を一体に形成するこ ともでき、高密度の実装をすることができる。
[0004] このような光学デバイスに用いる SOIゥエーハは、 SOI層の厚さを例えば 0. 5 m 以下程度に薄くしなければならない。従って、石英基板と SOI層との接合は、このよう な厚さまで SOI層を薄膜ィ匕するための研肖 ij、研磨や、デバイス作製時に SOI層に掛 かる熱的、機械的応力に耐えるように強固に接合している必要がある。そのため、高 温熱処理により結合力を高めることが必要であった。
[0005] しかし、石英基板と SOI層では熱膨張係数が相違するので、接合するための加熱 処理中、あるいは接合後の冷却中または研肖 研磨中に熱歪による応力が生じ、石 英基板や SOI層にひび割れが発生したり、これらが剥離して破損することがあった。 このような問題は絶縁性透明基板が石英基板の場合に限らず、単結晶シリコンゥェ ーハを熱膨張係数が異なる基板と接合する場合に必然的に生じる問題である。
[0006] この問題を解決すベぐ水素イオン注入剥離法を用いる SOIゥエーハの製造方法 において、結合熱処理工程と薄膜ィヒ工程とを交互に段階的に行い、熱処理時に発 生する熱応力の影響を緩和する技術が開示されている (例えば特許文献 1参照)。 特許文献 1：特開平 11― 145438号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明は、透明絶縁性基板上に SOI層を形成する SOIゥエーハの製造方法にお いて、透明絶縁性基板と SOI層との熱膨張係数の差異に起因する熱歪、剥離、ひび 割れ等の発生を簡易な工程で防止でき、 SOI層の膜厚均一性の高い SOIゥヱーハ の製造方法及び SOIゥエーハを提供することを目的とする。
課題を解決するための手段
[0008] 上記目的を達成すベぐ本発明は、単結晶シリコンゥエーハと透明絶縁性基板とを 接合後、前記単結晶シリコンゥヱーハを薄膜ィ匕することにより前記透明絶縁性基板上 に SOI層を形成して SOIゥヱーハを製造する方法において、少なくとも、
単結晶シリコンゥエーハの表面力 水素イオンまたは希ガスイオンの少なくとも一方 を注入し、ゥエーハ中にイオン注入層を形成する工程、
該単結晶シリコンゥエーハのイオン注入面及び Z又は前記透明絶縁性基板の表面 を、プラズマ及び Z又はオゾンで処理する工程
前記単結晶シリコンゥエーハのイオン注入面と前記透明絶縁性基板の表面とを、前 記処理をした表面を接合面として室温で密着させて接合する工程、
前記イオン注入層に衝撃を与えて単結晶シリコンゥヱーハを機械的に剥離し、前記 透明絶縁性基板上に SOI層を形成し、 SOIゥエーハを得る工程、
前記得られた SOIゥエーハに、不活性ガス、水素ガス、あるいはこれらの混合ガス 雰囲気下で SOI層表面を平坦化する熱処理を施す工程、 を行なうことを特徴とする SOIゥエーハの製造方法を提供する (請求項 1)。
[0009] このように、単結晶シリコンゥエーハのイオン注入面及び Z又は透明絶縁性基板の 表面をプラズマ及び Z又はオゾンで処理すれば、ゥヱーハのイオン注入面及び Z又 は基板の表面には OH基が増加して活性ィ匕する。従って、このような状態で単結晶シ リコンゥエーハと透明絶縁性基板とを、前記処理をした表面を接合面として室温で密 着させ接合すれば、密着させた面が水素結合により強固に接合するので、その後結 合力を高める高温熱処理を施さなくても十分に強固な接合となる。また、このように接 合面が強固に接合しているので、その後イオン注入層に衝撃を与えて単結晶シリコ ンゥエーハを機械的に剥離し、透明絶縁性基板上に薄い SOI層を形成することがで きるので、剥離のための熱処理を行なわなくても薄膜ィ匕ができる。従って、透明絶縁 性基板と単結晶シリコンゥ ーハとの熱膨張係数の差異に起因する熱歪、剥離、ひ び割れ等が発生せずに SOIゥエーハを製造することができる。また、水素イオン注入 剥離法を用いるので、薄くて良好な膜厚均一性を有し、結晶性に優れた SOI層を有 する SOIゥ ーハを製造することができる。さら〖こ、 SOI層形成後、不活性ガス、水素 ガス、ある!/ヽはこれらの混合ガス雰囲気下で SOI層の表面を平坦化する熱処理を行 うので、剥離工程により生じた表面粗れや、イオン注入により生じた SOI層表面近傍 の結晶欠陥やダメージを除去することができる。
[0010] この場合、前記 SOI層表面を平坦化する熱処理を施す工程の後に、
前記熱処理を施した SOIゥエーハに熱酸ィ匕を行って、前記 SOI層の表面に熱酸ィ匕 膜を形成する工程、
前記熱酸ィ匕膜を除去することにより、前記 SOI層の厚さを減ずる工程、 を行なうことが好まし 、 (請求項 2)。
このように、 SOI層表面を平坦化する熱処理を施した SOIゥエーハに熱酸化を行つ て SOI層の表面に熱酸化膜を形成し、これを除去して SOI層の厚さを減ずることによ り、より薄くて良好な膜厚均一性を有し、さらに表面粗れ、結晶欠陥やダメージが十 分に除去された SOI層を有する SOIゥエーハを製造することができる。
[0011] また、前記接合する工程を行なった後、該接合ゥエーハを 100〜300°Cで熱処理し て結合力を高める工程を行ない、その後前記 SOIゥエーハを得る工程を行なうことが 好ましい (請求項 3)。
このように、接合した単結晶シリコンゥエーハ及び透明絶縁性基板を、熱歪が発生 しないような 100〜300°Cという低温で熱処理してより結合力を高めてから、イオン注 入層に衝撃を与えて機械的な剥離工程を行なえば、機械的応力による接合面の剥 離、ひび割れ等の発生をより確実に防止して SOIゥエーハを製造できる。
[0012] また、前記 SOI層表面を平坦ィ匕する熱処理の温度を 1100〜1350°Cとすることが 好ましい (請求項 4)。
このように、 SOI層表面を平坦化する熱処理の温度を 1100°C以上とすれば、比較 的短い時間で表面粗さを改善できるし、 1350°C以下とすれば、熱処理時に重金属 不純物による汚染や熱処理炉の耐久性の問題が生じずに、 SOIゥ ーハを製造でき る。
[0013] また、前記透明絶縁性基板を、石英基板、サフアイャ (アルミナ)基板、の 、ずれか とすることが好ま ヽ (請求項 5)。
このように、透明絶縁性基板を石英基板、サフアイャ (アルミナ)基板、のいずれかと すれば、これらは光学的特性が良好な透明絶縁性基板であるから、光学デバイス作 製に好適な SOIゥエーハを製造できる。
[0014] さらに、前記イオン注入層を形成する際のイオン注入線量を、 8 X 1016/cm2より大 きくすることが好まし ヽ（請求項 6)。
このように、イオン注入層を形成する際のイオン注入線量を、 8 X 1016Zcm2より大 きくすることにより、機械剥離を容易に行うことができる。
[0015] また、本発明は、上記のいずれかの製造方法により製造されたことを特徴とする SO
Iゥエーハを提供する (請求項 7)。
このように、上記の 、ずれかの製造方法により製造された SOIゥエーハであれば、 製造時に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有 用な、より薄くて良好な膜厚均一性を有し、結晶性に優れ、キャリア移動度の高い透 明絶縁性基板上に SOI層を持つ SOIゥヱーハとなる。
発明の効果
[0016] 本発明に従う SOIゥエーハの製造方法であれば、単結晶シリコンゥエーハと透明絶 縁性基板を接合する前に、接合する表面をプラズマ及び Z又はオゾンで処理するこ とにより表面に OH基が増加して活性ィ匕するので、このような状態で単結晶シリコンゥ エーハと透明絶縁性基板とを室温で密着させ接合すると、密着させた面が水素結合 により強固に接合する。従って、その後結合力を高める高温熱処理を施さなくても十 分に強固な接合となる。また、このように接合面が強固に接合しているので、その後ィ オン注入層に衝撃を与えて単結晶シリコンゥエーハを機械的に剥離し、透明絶縁性 基板上に薄い SOI層を形成することができる。従って、剥離のための熱処理を行なわ なくても薄膜ィ匕ができる。このようにして、透明絶縁性基板と単結晶シリコンとの熱膨 張係数の差異に起因する熱歪、剥離、ひび割れ等が発生せずに SOIゥヱーハを製 造することができる。さら〖こ、 SOI層形成後、不活性ガス、水素ガス、あるいはこれらの 混合ガス雰囲気下で SOI層の表面を平坦ィ匕する熱処理を行なうので、剥離工程によ り生じた表面粗れを除去できる。また、その後必要に応じて SOI層表面に熱酸ィ匕を形 成、除去して SOI層の厚さを減ずることにより、より薄くて良好な膜厚均一性を有し、 さらに表面粗れ、結晶欠陥やダメージをより効果的に除去できる。
[0017] また、本発明の SOIゥエーハは、製造時に熱歪、剥離、ひび割れ等が発生しておら ず、また、各種デバイス作製に有用な、より薄くて良好な膜厚均一性を有し、結晶性 に優れ、キャリア移動度の高い透明絶縁性基板上に SOI層を持つ SOIゥエーハとな る。
図面の簡単な説明
[0018] [図 1]本発明に係る SOIゥ ーハの製造方法の一例を示す工程図である。
発明を実施するための最良の形態
[0019] 前述したように、透明絶縁性基板上に SOI層を形成する SOIゥエーハの製造方法 において、透明絶縁性基板と SOI層との熱膨張係数の差異に起因する熱歪、剥離、 ひび割れ等の発生を解決すベぐ水素イオン注入剥離法を用いる SOIゥエーハの製 造方法において、接合熱処理工程と薄膜ィ匕工程とを交互に段階的に行い、熱処理 時に発生する熱応力の影響を緩和する技術が開示されている。
しかし、 SOIゥエーハの生産性向上の為に、より工程数が少なぐ短時間で前記問 題を解決する技術が望まれて 、た。 [0020] そこで本発明者らは、接合する面に予めプラズマ及び Z又はオゾン処理を行なうこ とで熱処理をしなくても接合強度を高くし、また剥離時にも機械的剥離を行なうことで 熱処理をせずに剥離することに想到した。
[0021] また、従来イオン注入剥離法を用いる場合、剥離工程で発生したヘイズと呼ばれる 表面粗れを除去したり、イオン注入により生じた SOI層表面近傍の結晶欠陥又はダメ ージを除去すベぐ例えばタツチポリツシュと呼ばれる研磨代が 5〜400nmと極めて 少ない研磨を用いて鏡面研磨を行なっている。しかし、 SOI層にこのような機械カロェ 的要素を含む研磨をしてしまうと、 SOI層の膜厚均一性が低下する可能性もあった。 そこで本発明者らは、そのような SOI層の膜厚均一性の低下を防止すベぐ SOI層 を形成した後、不活性ガス、水素ガス、あるいはこれらの混合ガス雰囲気下で SOI層 の表面を平坦ィ匕する熱処理を行い、剥離工程により生じた表面粗れ等を除去し、そ の後必要に応じて SOI層表面に熱酸ィ匕を形成、除去して SOI層の厚さを減ずること により、より薄くて良好な膜厚均一性を有し、さらに表面粗れ、結晶欠陥又はダメージ が十分に除去された SOI層を形成できることに想到し、本発明を完成させた。
以下、本発明の実施の形態について具体的に説明するが、本発明はこれらに限定 されるものではない。
[0022] 図 1は、本発明に係る SOIゥヱーハの製造方法の一例を示す工程図である。
[0023] まず、単結晶シリコンゥエーハ及び透明絶縁性基板を用意する（工程 A)。
単結晶シリコンゥエーハとしては特に限定されず、例えばチヨクラルスキー法により 育成された単結晶をスライスして得られたもので、例えば直径が 100〜300mm、導 電型が P型または N型、抵抗率が 10 Ω 'cm程度のものを用いることができる。
また、透明絶縁性基板も特に限定されないが、これを石英基板、サフアイャ (アルミ ナ)基板、のいずれ力とすれば、これらは光学的特性が良好な透明絶縁性基板であ るから、光学デバイス作製に好適な SOIゥエーハを製造できる。
[0024] 次に、単結晶シリコンゥエーハの表面力 水素イオンまたは希ガスイオンの少なくと も一方を注入し、ゥエーハ中にイオン注入層を形成する（工程 B)。
例えば、単結晶シリコンゥエーハの温度を 250〜450°Cとし、その表面から所望の S OI層の厚さに対応する深さ、例えば 0. 5 m以下の深さにイオン注入層を形成でき るような注入エネルギーで、所定の線量の水素イオンまたは希ガスイオンの少なくとも 一方を注入する。このときの条件として、例えば注入エネルギーは 20〜100keV、注 入線量は 1 X 1016〜1 X 1017/cm2とできる。この場合、イオン注入層での剥離を容 易にすべぐイオン注入線量は 8 X 1016Zcm2より大きくすることが好ましい。また、単 結晶シリコンゥエーハの表面にあら力じめ薄いシリコン酸ィ匕膜などの絶縁膜を形成し ておき、それを通してイオン注入を行なえば、注入イオンのチャネリングを抑制する効 果が得られる。
[0025] 次に、この単結晶シリコンゥエーハのイオン注入面及び Z又は透明絶縁性基板の 表面をプラズマ及び Z又はオゾンで処理する工程 C)。
プラズマで処理をする場合、真空チャンバ中に RCA洗浄等の洗浄をした単結晶シ リコンゥエーハ及び/又は透明絶縁性基板を載置し、プラズマ用ガスを導入した後、 100W©度の高周波プラズマに 5〜10秒程度さらし、表面をプラズマ処理する。プラ ズマ用ガスとしては、単結晶シリコンゥエーハを処理する場合、表面を酸化する場合 には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれら の混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。透明絶 縁性基板を処理する場合は 、ずれのガスでもよ 、。
[0026] オゾンで処理をする場合は、大気を導入したチャンバ中に RCA洗浄等の洗浄をし た単結晶シリコンゥエーハ及び Z又は透明絶縁性基板を載置し、窒素ガス、アルゴン ガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素を オゾンに変換することで、表面をオゾン処理する。プラズマ処理とオゾン処理とはどち らか一方又は両方行なうことができる。
[0027] このプラズマ及び Z又はオゾンで処理することにより、単結晶シリコンゥエーハ及び Z又は透明絶縁性基板の表面の有機物が酸ィ匕して除去され、さらに表面の OH基が 増加し、活性化する。処理する面としては、接合面とされ、単結晶シリコンゥエーハで あれば、イオン注入面とされる。処理は単結晶シリコンゥヱーノ、、透明絶縁性基板の 両方ともに行なうのがより好まし 、が、 V、ずれか一方だけ行なってもよ 、。
[0028] 次に、この単結晶シリコンゥヱーハのイオン注入面と透明絶縁性基板の表面とを、 プラズマ及び Z又はオゾンで処理をした表面を接合面として室温で密着させて接合 する（工程 D)。
工程 Cにお 、て、単結晶シリコンゥエーハのイオン注入面または透明絶縁性基板の 表面の少なくとも一方がプラズマ処理及び Z又はオゾン処理されて 、るので、これら を例えば減圧または常圧下、一般的な室温程度の温度下で密着させるだけで後ェ 程での機械的剥離に耐え得る強度で強く接合できる。従って、 1200°C以上といった 高温の結合熱処理が必要でなぐ加熱により問題になる熱膨張係数の差異による熱 歪、ひび割れ、剥離等が発生するおそれがなく好ましい。
[0029] なお、この後、接合したゥエーハを 100〜300°Cの低温で熱処理して結合力を高め る工程を行なってもよ 、（工程 E)。
例えば透明絶縁性基板が石英の場合、熱膨張係数はシリコンに比べて小さく (Si: 2. 33 X 10_6、石英： 0. 6 X 10_6)、同程度の厚さのシリコンゥエーハと張り合わせて 加熱すると、 300°Cを超えるとシリコンゥエーハが割れてしまう。しかし、このような比較 的低温の熱処理であれば、熱膨張係数の差異による熱歪、ひび割れ、剥離等が発 生するおそれがなく好ましい。なお、バッチ処理式の熱処理炉を用いる場合、熱処理 時間は 0. 5〜24時間程度であれば十分な効果が得られる。
[0030] 次に、イオン注入層に衝撃を与えて単結晶シリコンゥエーハを機械的に剥離し、前 記透明絶縁性基板上に SOI層を形成する（工程 F)。
水素イオン注入剥離法にぉ 、ては、接合ゥエーハを不活性ガス雰囲気下 500°C程 度で熱処理を行な 、、結晶の再配列効果と注入した水素の気泡の凝集効果により熱 剥離を行なうと ヽぅ方法であるが、本発明にお ヽてはイオン注入層に衝撃を与えて機 械的剥離を行なうので、加熱に伴う熱歪、ひび割れ、剥離等が発生するおそれがな い。
イオン注入層に衝撃をあたえるためには、例えばガス又は液体等の流体のジェット を接合したゥ ーハの側面力 連続的または断続的に吹き付ければよ 、が、衝撃に より機械的剥離が生じる方法であれば特に限定はされない。
[0031] 次に、このようにして得られた SOIゥエーハに、不活性ガス、水素ガス、あるいはこれ らの混合ガス雰囲気下で、剥離面である SOI層表面を平坦化する熱処理を施す (ェ 程 G)。 これによつて、剥離工程により生じた表面粗れ又は、イオン注入により生じた SOI層 表面近傍の結晶欠陥又はダメージを除去できる。
なお、 SOI層表面を平坦ィ匕する熱処理の温度を 1100〜1350°Cとすることが好ま しい。熱処理の温度を 1100°C以上とすれば、比較的短い時間で表面粗さを改善で きるし、 1350°C以下とすれば、熱処理時に重金属不純物による汚染又は熱処理炉 の耐久性の問題が生じない。なお、すでに SOI層は十分に薄膜ィ匕されているので、 このような高温熱処理を行なっても熱歪、剥離、ひび割れ等の発生のおそれはない。
[0032] また、熱処理時間は熱処理温度にも依存するが、通常のヒータ加熱式の熱処理炉
(バッチ式）により熱処理を行なう際は、生産性を低下させないで十分な熱処理効果 を発揮させるために 10分〜 8時間の範囲が適切である。一方、この熱処理を RTA(R apid Thermal Annealing)装置を用いて行なう場合には、熱処理温度を 1200°C 以上とし、熱処理時間は 1〜 120秒とすることが好適である。またこれらのバッチ炉に よる熱処理と RTA装置による熱処理を組み合わせて行なうこともできる。
[0033] 熱処理雰囲気としては、不活性ガス、水素ガス、あるいはこれらの混合ガス雰囲気 であればよいが、水素ガスの割合が多いと接合界面への侵食が発生しやすくなること 、および熱処理によるスリップ転位が発生しやすくなることから、水素ガスの含有量は 25%以下とすることが好ましい。さらに安全上の観点から、水素ガスは爆発限界 (4 %)以下の含有量とすることが好ましい。不活性ガスとしては、最も安価で汎用性が 高 、ァノレゴンガスが好適であるが、ヘリウム等を用いてもよ 、。
[0034] なお、必要があれば、工程 Gの SOI層表面を平坦ィ匕する熱処理の後、タツチポリツ シュ等により表面をわずかに（取り代 70nm以下、特には 50nm以下)研磨してもよい (工程 H)。
これよつて、表面粗さの長周期成分 (例えば、周期 1〜10 ;ζ ΐη程度)を改善すること ができる。すなわち、工程 Gの熱処理により表面粗れの短周期成分 (例えば周期 1 m以下）は十分に除去されるが、長周期成分をより確実に除去するには、これをわず かの研磨により除去することが好ましい。このように、ー且熱処理が行なわれれば、表 面粗さ及び表面のダメージが大幅に改善されているので、研磨代を従来に比べて大 幅に少なくすることができ、特には半分以下にすることができ、薄膜の膜厚均一性に 及ぼす影響を最小限に留めて、表面粗さの長周期成分の改善を確実に行なうことが できる。
[0035] 次に、必要に応じて、熱処理を施した SOIゥヱーハに熱酸化を行って、 SOI層の表 面に熱酸化膜、いわゆる犠牲酸化膜を形成する処理を行なう（工程 1)。
このように SOI層表面に熱酸ィ匕膜を形成することで、工程 Gにおいて除去しきれな 力つた結晶欠陥又はダメージを熱酸ィ匕膜に取り込むことができ、また膜厚均一性をほ とんど低下させることなく SOI層を所定の厚さまで薄膜ィ匕できる。熱酸ィ匕膜は例えば 9 50°Cの温度でパイロジェニック酸ィ匕を行なうことにより形成することができる力 酸ィ匕 膜の形成方法は特に限定されない。
[0036] 最後に、形成した熱酸化膜を除去することにより、 SOI層の厚さを減ずる（工衙)。
熱酸ィ匕膜の除去は、例えば HFを含有する水溶液にゥエーハを浸漬する等により行 なうことができる。
こうして、透明絶縁性基板上に SOI層が形成された SOIゥエーハが得られる。
[0037] そして、工程 A〜Jにより製造された SOIゥエーハは、製造時に熱歪、剥離、ひび割 れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一 性を有し、結晶性に優れ、キャリア移動度の高い透明絶縁性基板上に SOI層を持つ SOIゥエーハとできる。
特に、タツチボリッシュを省略できる力またはごく小さ!/、研磨代でのみ行なえるので 、機械加工的要素を含む研磨による膜厚均一性の低下が確実に発生しない SOW エーハとできる。
また、このような SOIゥエーハは、透明絶縁性基板の上に SOI層が形成されている から、 TFT— LCD等の光学デバイスの作製用に特に適する。
実施例
[0038] (実施例）
SOI層形成用ゥエーハとして、一方の面が鏡面研磨された直径 200mmの単結晶シ リコンゥエーハを用意し、その表面に熱酸ィ匕によりシリコン酸ィ匕膜層を lOOnm形成し た。貼り合わせを行う鏡面側の酸ィ匕膜層の表面粗さ (Ra)は 0. 2nmであった。測定 は原子間力顕微鏡を用い、 10 mX 10 mの測定領域において行った。 [0039] 一方、透明絶縁性基板には一方の面が鏡面研磨された直径 200mmの合成石英 ゥエーハを用意した。その貼り合わせを行う鏡面側の表面粗さ (Ra)は 0. 19nmであ つた。測定装置及び方法は単結晶シリコンゥエーハの酸ィ匕膜層と同一条件とした。
[0040] lOOnmのシリコン酸化膜層を通して単結晶シリコンゥエーハに注入するイオンとし ては水素イオンを選択し、注入エネルギーを 35keV、注入線量 9 X 1016Zcm2の条 件で当該イオンを注入した。単結晶シリコン層中の注入深さは 0. 3nmとなった。
[0041] 次に、プラズマ処理装置中にイオン注入した単結晶シリコンゥエーハを載置し、ブラ ズマ用ガスとして空気を導入した後、 2Torrの減圧条件下で 13. 56MHzの高周波 を直径 300mmの平行平板電極間に高周波パワー 50Wの条件で印加することで、 高周波プラズマ処理を 5〜 10秒行った。
[0042] 一方、合成石英ゥエーハについては、大気を導入したチャンバ中にゥエーハを載置 し、狭い電極間にプラズマ用ガスとしてアルゴンガスを導入した後、電極間に高周波 を印加することでプラズマを発生させ、そのプラズマと基板間に大気を介在させること で、大気中の酸素がオゾン化され、そのオゾンにより貼り合せ面を処理した。処理時 間は 5〜10秒間とした。
[0043] 以上のようにして表面処理を行ったゥヱーハ同士を室温で密着させた後、両ゥエー ハの一方の端部を厚さ方向に強く押圧することで接合を開始させた。これを室温で 4 8時間放置した後接合面を目視で確認すると、接合面は基板全面に広がり接合が確 認された。接合強度を確認すベぐ一方のゥ ーハを固定し、他方のゥ ーハのゥェ ーハ面に平行方向に応力をカロえ横にずらそうとしたがずれることはな力つた。
[0044] 次に、イオン注入層に衝撃をあたえて剥離すベぐ紙切りバサミの刃を接合ゥエー ハの側面に対角位置において数回楔を打ち込むことを行った。これにより、イオン注 入層において剥離が生じ、 SOIゥエーハと残りの単結晶シリコンゥエーハが得られた。
[0045] この SOIゥヱーハに対してアルゴン 100%雰囲気下、 1200°C、 60分の熱処理を行 い、更に、研磨代 50nmの研磨を行うことによって、 SOI層表面粗さの長周期成分と 短周期成分を除去し、通常の鏡面研磨ゥエーハと同等レベルの表面粗さが得られた
[0046] また、この SOI層の面内膜厚均一性を測定したところ、膜厚バラツキはゥエーハ面 内 ± 10nm以下であり良好な膜厚均一性を有することが確認できた。さらに、 SOI層 の結晶性にっ 、ては、定法に従 、SECCOエッチング液を希釈した液を用いて SEC CO欠陥評価として行った。その結果、欠陥密度は 2 X 103〜6 X 103/cm2と良好な 値が得られた。
尚、本発明は上記実施形態に限定されるものではない。上記実施形態は単なる例 示であり、本発明の請求の範囲に記載された技術的思想と実質的に同一な構成を 有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的思想 に包含される。

Claims

請求の範囲
[1] 単結晶シリコンゥヱーハと透明絶縁性基板とを接合後、前記単結晶シリコンゥエー ハを薄膜ィ匕することにより前記透明絶縁性基板上に SOI層を形成して SOIゥエーハ を製造する方法において、少なくとも、
単結晶シリコンゥエーハの表面力 水素イオンまたは希ガスイオンの少なくとも一方 を注入し、ゥエーハ中にイオン注入層を形成する工程、
該単結晶シリコンゥエーハのイオン注入面及び Z又は前記透明絶縁性基板の表面 を、プラズマ及び Z又はオゾンで処理する工程
前記単結晶シリコンゥエーハのイオン注入面と前記透明絶縁性基板の表面とを、前 記処理をした表面を接合面として室温で密着させて接合する工程、
前記イオン注入層に衝撃を与えて単結晶シリコンゥヱーハを機械的に剥離し、前記 透明絶縁性基板上に SOI層を形成し、 SOIゥエーハを得る工程、
前記得られた SOIゥエーハに、不活性ガス、水素ガス、あるいはこれらの混合ガス 雰囲気下で SOI層表面を平坦化する熱処理を施す工程、
を行なうことを特徴とする SOIゥエーハの製造方法。
[2] 請求項 1に記載した SOIゥエーハの製造方法にぉ 、て、前記 SOI層表面を平坦ィ匕 する熱処理を施す工程の後に、
前記熱処理を施した SOIゥエーハに熱酸ィ匕を行って、前記 SOI層の表面に熱酸ィ匕 膜を形成する工程、
前記熱酸ィ匕膜を除去することにより、前記 SOI層の厚さを減ずる工程、 を行なうことを特徴とする SOIゥエーハの製造方法。
[3] 請求項 1又は請求項 2に記載した SOIゥ ーハの製造方法において、前記接合す る工程を行なった後、該接合ゥエーハを 100〜300°Cで熱処理して結合力を高める 工程を行い、その後前記 SOIゥエーハを得る工程を行なうことを特徴とする SOIゥェ ーハの製造方法。
[4] 請求項 1乃至請求項 3のいずれか一項に記載した SOIゥエーハの製造方法におい て、前記 SOI層表面を平坦ィ匕する熱処理の温度を 1100〜1350°Cとすることを特徴 とする SOIゥエーハの製造方法。
[5] 請求項 1乃至請求項 4のいずれか一項に記載した SOIゥエーハの製造方法におい て、前記透明絶縁性基板を、石英基板、サフアイャ (アルミナ)基板、のいずれカゝとす ることを特徴とする SOIゥエーハの製造方法。
[6] 請求項 1乃至請求項 5のいずれか一項に記載した SOIゥエーハの製造方法におい て、前記イオン注入層を形成する際のイオン注入線量を、 8 X 1016Zcm2より大きく することを特徴とする SOIゥエーハの製造方法。
[7] 請求項 1乃至請求項 6のいずれか一項に記載した製造方法により製造されたことを 特徴とする SOIゥエーハ。
PCT/JP2006/313909 2005-12-27 2006-07-12 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ WO2007074550A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP06781029.1A EP1981063B1 (en) 2005-12-27 2006-07-12 Process for producing a soi wafer
US12/163,743 US8236667B2 (en) 2005-12-27 2008-06-27 Silicon on insulator (SOI) wafer and process for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-374889 2005-12-27
JP2005374889A JP2006210899A (ja) 2004-12-28 2005-12-27 Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/163,743 Continuation US8236667B2 (en) 2005-12-27 2008-06-27 Silicon on insulator (SOI) wafer and process for producing same

Publications (1)

Publication Number Publication Date
WO2007074550A1 true WO2007074550A1 (ja) 2007-07-05

Family

ID=38217776

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/313909 WO2007074550A1 (ja) 2005-12-27 2006-07-12 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

Country Status (4)

Country Link
US (1) US8236667B2 (ja)
EP (1) EP1981063B1 (ja)
KR (1) KR100972213B1 (ja)
WO (1) WO2007074550A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110174A1 (ja) * 2008-03-06 2009-09-11 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2009116664A1 (ja) * 2008-03-21 2009-09-24 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
JP2010016356A (ja) * 2008-06-04 2010-01-21 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
EP2244280A4 (en) * 2008-02-14 2013-04-24 Shinetsu Chemical Co METHOD FOR TREATING A SURFACE OF AN SOI SUBSTRATE
WO2013102968A1 (ja) * 2012-01-06 2013-07-11 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007074552A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP4925902B2 (ja) * 2007-04-12 2012-05-09 信越化学工業株式会社 光導波路装置および光導波路装置の製造方法
EP2261954B1 (en) * 2008-04-01 2020-01-22 Shin-Etsu Chemical Co., Ltd. Method for producing soi substrate
JP4979732B2 (ja) 2009-05-01 2012-07-18 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2011103409A (ja) * 2009-11-11 2011-05-26 Sumco Corp ウェーハ貼り合わせ方法
KR102055933B1 (ko) * 2012-01-12 2019-12-13 신에쓰 가가꾸 고교 가부시끼가이샤 열산화 이종 복합 기판 및 그 제조 방법
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US9240357B2 (en) 2013-04-25 2016-01-19 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion
US10573627B2 (en) * 2015-01-09 2020-02-25 Silicon Genesis Corporation Three dimensional integrated circuit
KR101932757B1 (ko) * 2017-04-19 2018-12-26 한국과학기술원 단결정 실리콘 박막, 이의 제조방법 및 이를 포함하는 전자소자
EP3718134A4 (en) * 2017-12-01 2021-09-01 Silicon Genesis Corporation THREE-DIMENSIONAL INTEGRATED CIRCUIT
CN114023643A (zh) * 2021-10-29 2022-02-08 上海新昇半导体科技有限公司 一种soi晶圆的表面处理方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391227A (ja) * 1989-09-01 1991-04-16 Nippon Soken Inc 半導体基板の接着方法
JPH0529183A (ja) * 1991-07-22 1993-02-05 Fuji Electric Co Ltd 接合方法
JPH07249749A (ja) * 1994-03-11 1995-09-26 Canon Inc Ｓｏｉ基板の作製方法
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2001511608A (ja) * 1997-07-29 2001-08-14 シリコン ジェネシス コーポレイション プラズマ侵入型イオン注入を使用するクラスタツール方法及び装置
JP2001244444A (ja) * 2000-02-25 2001-09-07 Teien-Shi Rii 薄膜転移及び薄膜分離方法
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383993A (en) 1989-09-01 1995-01-24 Nippon Soken Inc. Method of bonding semiconductor substrates
JPH11145438A (ja) 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6818529B2 (en) * 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391227A (ja) * 1989-09-01 1991-04-16 Nippon Soken Inc 半導体基板の接着方法
JPH0529183A (ja) * 1991-07-22 1993-02-05 Fuji Electric Co Ltd 接合方法
JPH07249749A (ja) * 1994-03-11 1995-09-26 Canon Inc Ｓｏｉ基板の作製方法
JP2001511608A (ja) * 1997-07-29 2001-08-14 シリコン ジェネシス コーポレイション プラズマ侵入型イオン注入を使用するクラスタツール方法及び装置
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2001244444A (ja) * 2000-02-25 2001-09-07 Teien-Shi Rii 薄膜転移及び薄膜分離方法
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ABE T. ET AL.: "Hariawase SOI Wafer no Kongo no Tenkai", OYO BUTSURI, vol. 66, no. 11, 1997, pages 1220 - 1224, XP003014173 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2244280A4 (en) * 2008-02-14 2013-04-24 Shinetsu Chemical Co METHOD FOR TREATING A SURFACE OF AN SOI SUBSTRATE
WO2009110174A1 (ja) * 2008-03-06 2009-09-11 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2009212402A (ja) * 2008-03-06 2009-09-17 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US8097523B2 (en) 2008-03-06 2012-01-17 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
WO2009116664A1 (ja) * 2008-03-21 2009-09-24 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
US8357586B2 (en) 2008-03-21 2013-01-22 Shin-Etsu Chemical Co., Ltd. Method for manufacturing SOI wafer
JP5572085B2 (ja) * 2008-03-21 2014-08-13 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
JP2010016356A (ja) * 2008-06-04 2010-01-21 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
WO2013102968A1 (ja) * 2012-01-06 2013-07-11 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法
US9076840B2 (en) 2012-01-06 2015-07-07 Shin-Etsu Handotai Co., Ltd. Method for manufacturing a bonded SOI wafer

Also Published As

Publication number Publication date
US20080299376A1 (en) 2008-12-04
EP1981063A4 (en) 2010-12-22
EP1981063B1 (en) 2021-04-07
US8236667B2 (en) 2012-08-07
EP1981063A1 (en) 2008-10-15
KR100972213B1 (ko) 2010-07-26
KR20080086898A (ko) 2008-09-26

Similar Documents

Publication Publication Date Title
WO2007074550A1 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
TWI452631B (zh) Fabrication method of silicon film transfer insulating wafers
KR101462397B1 (ko) 접합 웨이퍼의 제조 방법
WO2007072632A1 (ja) Ｓｏｉ基板およびｓｏｉ基板の製造方法
JP5064692B2 (ja) Ｓｏｉ基板の製造方法
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
JP5128761B2 (ja) Ｓｏｉウエーハの製造方法
TWI492275B (zh) The method of manufacturing the bonded substrate
WO2007094233A1 (ja) Ｓｏｉ基板およびｓｏｉ基板の製造方法
KR101541940B1 (ko) Ｓｏｉ 기판의 제조 방법
WO2002043153A1 (fr) Procede de fabrication de plaquette de semi-conducteur
JP2008153411A (ja) Ｓｏｉ基板の製造方法
US20140235032A1 (en) Method for producing transparent soi wafer
WO2007074551A1 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2007227415A (ja) 貼り合わせ基板の製造方法および貼り合わせ基板
EP2757574B1 (en) Method for manufacturing composite wafer
JP2006210898A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2006210899A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2010098167A (ja) 貼り合わせウェーハの製造方法
JP5019852B2 (ja) 歪シリコン基板の製造方法
JP4624812B2 (ja) Ｓｏｉウエーハの製造方法
WO2010137683A1 (ja) Ｓｏｉ基板の製造方法
JP5183874B2 (ja) Ｓｏｉウエーハの製造方法
JP4594121B2 (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
WO2007074552A1 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 1020087017506

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2006781029

Country of ref document: EP