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WO2005122274A1 - 絶縁ゲート型半導体素子及びその製造方法 - Google Patents

絶縁ゲート型半導体素子及びその製造方法 Download PDF

Info

Publication number
WO2005122274A1
WO2005122274A1 PCT/JP2005/006674 JP2005006674W WO2005122274A1 WO 2005122274 A1 WO2005122274 A1 WO 2005122274A1 JP 2005006674 W JP2005006674 W JP 2005006674W WO 2005122274 A1 WO2005122274 A1 WO 2005122274A1
Authority
WO
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region
semiconductor region
type
semiconductor
collector
Prior art date
Application number
PCT/JP2005/006674
Other languages
English (en)
French (fr)
Inventor
Yoshinobu Kono
Original Assignee
Sanken Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co., Ltd. filed Critical Sanken Electric Co., Ltd.
Priority to US10/591,009 priority Critical patent/US7535040B2/en
Publication of WO2005122274A1 publication Critical patent/WO2005122274A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Definitions

  • Insulated gate semiconductor device and method of manufacturing the same
  • the present invention relates to an insulated gate semiconductor device and a method for manufacturing the same.
  • An insulated gate bipolar transistor has the high input impedance of a field effect transistor and the high current drive capability of a bipolar transistor, and is particularly suitable as a power switching element.
  • an IGBT has an N-type base region, a P-type base region formed on a predetermined surface region of the N-type base region, and an N + type region formed on a predetermined surface region of the P-type base region.
  • a gate insulating film formed on a predetermined surface region of the source region, a gate electrode formed on the gate insulating film, and an emitter electrode electrically connected to the N + type emitter region.
  • the P + type collector region is formed on the lower surface of the N_ type base region via the N + type buffer region. Carriers are accumulated in the N_ type base region near the region. Since the accumulated carriers do not have a discharge path, the tail current continues to flow until the recombination disappears, and as a result, the off-speed becomes slow.
  • an N + type collector short region is formed in the P + type collector region so as to quickly discharge carriers in the N + type buffer region or in the vicinity of the N ⁇ type base region.
  • Patent Document 1 IGBTs have been developed (for example, Patent Document 1).
  • Patent Document 1 discloses an N + type buffer region or its Carriers accumulated in the nearby N-type base region can be discharged through the N-type collector short region, so that the off-speed can be increased. Further, since no lifetime killer is used, the forward voltage characteristics are not impaired.
  • Patent Document 1 JP-A-5-3205
  • the N + type collector short region is formed by diffusing the N-type impurity under the N- type base region. Normally, after forming an N + type collector short region, a P type base region and an N + type emitter region are diffused on the upper surface of the N ⁇ type base region. The width of the area may increase. Thus, as the lateral width of the N + type collector short region increases, the area of the P + type collector region decreases. Therefore, the power of the P + type collector region also reduces the total amount of holes injected into the N ⁇ type base region, and as a result, the degree of conductivity modulation of the device is weakened, and MOS operation becomes remarkable.
  • the present invention has been made in view of the above circumstances, and has as its object to provide an insulated gate semiconductor device having a high off-speed and good operation.
  • Another object of the present invention is to provide a method of manufacturing an insulated gate semiconductor device having a high off-speed and good operation.
  • an insulated gate semiconductor device includes a first semiconductor region of a first conductivity type
  • a fourth semiconductor region of a first conductivity type formed in a surface region of the third semiconductor region, and a first electrode electrically connected to the fourth semiconductor region;
  • a control electrode disposed on the other main surface side between the first semiconductor region and the fourth semiconductor region via an insulating film
  • An insulated gate semiconductor device comprising:
  • a fifth semiconductor region of a first conductivity type formed on one main surface of the first semiconductor region and adjacent to the second semiconductor region;
  • a sixth semiconductor region of a second conductivity type formed between the fifth semiconductor region and the first semiconductor region.
  • the sixth semiconductor region may be formed between the other main surface side of the fifth semiconductor region and the first semiconductor region.
  • the fifth semiconductor region may be formed so as to protrude from the second semiconductor region.
  • the width of the sixth semiconductor region may be smaller than the width of the fifth semiconductor region.
  • the sixth semiconductor region may be formed such that at least a part of the fifth semiconductor region is in contact with the first semiconductor region.
  • the impurity concentration of the second conductivity type of said sixth semiconductor region is not good even 1 X 10 15 ⁇ 5 X 10 18 cm- 3.
  • the fifth semiconductor region may be formed so as not to face the third semiconductor region.
  • the first semiconductor region includes a first region and a second region having a higher impurity concentration than the first region, and the second region is adjacent to the fifth semiconductor region. You may.
  • a method for manufacturing an insulated gate semiconductor device comprises:
  • the present invention can provide an insulated gate semiconductor device that has a high off-speed and operates well.
  • the present invention can provide a method of manufacturing an insulated gate semiconductor device which has a high off-speed and operates well.
  • FIG. 1 is a diagram showing a cross-sectional configuration of an insulated gate semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a view illustrating a manufacturing process of the insulated gate semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing a cross-sectional configuration of an insulated gate semiconductor device according to another embodiment.
  • FIG. 4 is a diagram showing a cross-sectional configuration of an insulated gate semiconductor device according to another embodiment. Explanation of symbols
  • An insulated gate semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
  • an insulated gate bipolar transistor (IGBT) as an insulated gate semiconductor element will be described.
  • FIG. 1 shows a cross-sectional configuration of IGBT 1 according to the embodiment of the present invention.
  • the IGBT 1 includes an N ⁇ type base region 11 as a first semiconductor region, a P + type collector region 12 as a second semiconductor region, and a P type base region 13 as a third semiconductor region.
  • An N + type emitter region 14 as a fourth semiconductor region, an N + type collector short region 15 as a fifth semiconductor region, a P + type semiconductor region 16 as a sixth semiconductor region, and a collector electrode 20 as a first electrode.
  • the N ⁇ type base region 11 is formed of a first conductivity type, for example, an N type semiconductor region in which an N type impurity such as phosphorus is diffused.
  • the N ⁇ type base region 11 is formed, for example, to have a thickness of about 40 to 120 m and an impurity concentration of about 5 ⁇ 10 12 to 3 ⁇ 10 15 cm ⁇ 3 .
  • the P + type collector region 12 is composed of a P type semiconductor region in which a P type impurity such as boron is diffused, for example, of the second conductivity type.
  • P + type collector region 12 is formed in a predetermined region on one main surface (lower surface) of N ⁇ type base region 11.
  • the P + type collector region 12 is electrically connected to a collector electrode 20 formed on the lower surface thereof, and injects holes into the N ⁇ type base region 11 during operation of the IGBT 1 to provide conductivity modulation.
  • the P + type collector region 12 is formed to a thickness of, for example, about 2 to 10 m.
  • P + type The P-type impurity concentration of the collector region 12 is formed to be, for example, about 1 ⁇ 10 15 to 5 ⁇ 10 18 cm ⁇ 3 .
  • the P-type base region 13 is composed of a P-type semiconductor region in which P-type impurities are diffused. P-type base region 13 is formed in a predetermined surface region on the other main surface (upper surface) of N-type base region 11. The P-type base region 13 is formed so as to have an interval between the P-type base regions 13, that is, a width L of the N-type base region 11 between the P-type base regions 13.
  • ⁇ -type base region 13 is formed at a position facing ⁇ + -type collector region 12. Therefore, as will be described later, the ⁇ + collector short region 15 formed between the ⁇ + collector regions 12 and the ⁇ -type base region 11 between the ⁇ -type base regions 13 face each other.
  • the ⁇ -shaped base region 13 is formed to a thickness of, for example, about 2.5 to 4.5 ⁇ m.
  • the P-type impurity concentration in the P-type base region 13 is lower than the impurity concentration in the P + -type collector region 12, for example, about 1 ⁇ 10 16 to 3 ⁇ 10 18 cnf 3 .
  • the N + type emitter region 14 is composed of an N-type semiconductor region in which N-type impurities are diffused.
  • the N + type emitter region 14 is formed in a predetermined surface region of the P type base region 13.
  • the N + type emitter region 14 is electrically connected to an emitter electrode 23 formed on the upper surface.
  • the N + type emitter region 14 is formed to a thickness of, for example, about 0.4 to 0.8 ⁇ m.
  • the N + -type emitter region 14 is formed to have an N-type impurity concentration higher than that of the N ⁇ -type base region 11, for example, about 5 ⁇ 10 18 to 1 ⁇ 10 2 ° cm- 3 .
  • the N + type collector short region 15 is composed of an N type semiconductor region in which N type impurities are diffused.
  • the N + type collector short region 15 is formed between the P + type collector region 12 on the lower surface of the N ⁇ type base region 11.
  • the P-type base region 13 and the P + -type collector region 12 are formed to face each other, the N + -type collector short region 15 formed between the P + -type collector regions 12 Of the N-type base region 11
  • the upper surface of the N + type collector short region 15 protrudes from the P + type collector region 12. It is formed as follows.
  • the width of the N + type collector short region 15 is larger than the width L of the N ⁇ type base region 11, for example, about 10 to: LOO / zm.
  • the N + type collector short region 15 is formed to a thickness of, for example, about 5 to 30 ⁇ m.
  • N-type impurity concentration of the N + -type collector-short region 15, Kogu example from N- type base region 11 is formed on the impurity concentration of approximately 1 X 10 17 ⁇ 1 X 10 2Q C m- 3.
  • the N + type collector short region 15 is electrically connected to a collector electrode 20 formed on the lower surface of the N + type collector short region 15 so that the carrier accumulated in the N ⁇ type base region 11 when the device is turned off. It is discharged to the collector electrode 20 and functions to increase the off-speed of the device.
  • the P + type semiconductor region 16 is composed of a P type semiconductor region in which P type impurities are diffused.
  • the P + type semiconductor region 16 is formed on the upper surface of the N + type collector short region 15 with a thickness of, for example, about 7 to 40 m.
  • the P + type semiconductor region 16 is not exposed on the lower surface of the semiconductor substrate and is not directly electrically connected to the collector electrode 20. Therefore, the P + type semiconductor region 16 is in an electrically floating state.
  • the P + type semiconductor region 16 functions as a current blocking region for blocking a current flowing through the N ⁇ type base region 11.
  • the impurity concentration of the P + type semiconductor region 16 changes at the interface between the P type base region 13 and the N ⁇ type base region 11 when a reverse voltage is applied between the collector electrode 20 and the emitter electrode 23.
  • the concentration of the formed PN junction force is set so that the extending depletion layer spreads over substantially the entire thickness of the P + type semiconductor region 16, and is preferably about 5 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3. . Therefore, the IGBT 1 according to the present embodiment can obtain a relatively large reverse breakdown voltage.
  • Collector electrode 20 is also formed of aluminum or the like. The collector electrode 20 is formed on the entire lower surface of the P + type collector region 12 and the N + type collector short region 15, and is electrically connected to the P + type collector region 12 and the N + type collector short region 15.
  • the gate electrode 21 is made of a material such as polysilicon.
  • the gate electrode 21 is disposed on the P-type base region 13 (channel formation region) between the N- type base region 11 and the N + type emitter region 14 via a gate insulating film 22 such as a silicon-based film. Have been.
  • a voltage is applied to the gate electrode 21, a channel is formed in the P-type base region 13.
  • the emitter electrode 23 is also constituted by aluminum or the like. The emitter electrode 23 is formed on the upper surface of the N + type emitter region 14 and the like.
  • An insulating film 24 such as a silicon-based film is formed between the emitter electrode 23 and the gate electrode 21.
  • the electron current I becomes N + as shown in FIG. Type
  • the N + type collector short region 15 is formed so as to protrude from the P + type collector region 12, and the P + type semiconductor region 16 is formed on the upper surface of the N + type collector short region 15. Therefore, most of the electron current I flowing toward the upper surface of the N + type collector short region 15 is blocked by the P + type semiconductor region 16 and the P + collector region 12 and the N ⁇ type base region.
  • the PN junction formed by the P + collector region 12 and the N ⁇ type base region 11 is deeply biased in the forward direction, and holes are injected into the N ⁇ type base region 11 so that good conductivity is obtained. Modulation occurs.
  • the lateral width L of the N + type collector short region 15 is formed to be larger than the width L of the N ⁇ type base region 11 between the P type base regions 13, and the P + type
  • the IGBT 1 of the present embodiment when a reverse voltage is applied between the collector electrode 20 and the emitter electrode 23 of the P + type semiconductor region 16, the P-type base region Since the concentration of the depletion layer extending from the PN junction formed at the interface between 13 and the N ⁇ type base region 11 is set so as to extend almost entirely in the thickness direction of the P + type semiconductor region 16, a relatively large reverse direction Withstand pressure is obtained. Further, according to IGBT 1 of the present embodiment, P + type semiconductor region 16 that blocks electron current is in an electrically floating state, so that P + type semiconductor region 16 is connected to one of the semiconductor regions. For example, a parasitic element such as a parasitic transistor or a parasitic thyristor is not formed.
  • the PN junction formed by the region 12 and the N-type base region 11 is deeply biased in the forward direction. Therefore, the amount of holes supplied from the P + type collector region 12 to the N ⁇ type base region 11 is increased, and good conductivity modulation can be obtained, and a good IGBT operation can be obtained.
  • FIG. 1 shows a manufacturing process of the IGBT 1 according to the present embodiment.
  • FIG. 1 shows a manufacturing process of the IGBT 1 according to the present embodiment.
  • the process shown in the figure is an example, and the present invention is not limited to this process as long as a similar result is obtained.
  • an N-type semiconductor substrate 30 into which an N-type impurity such as arsenic is introduced is prepared.
  • a P + type semiconductor region 16 is formed in the lower surface region of the N type semiconductor substrate 30 by an ion implantation method, a thermal diffusion method, or the like.
  • the P + type collector region 12 is formed by ion implantation or the like on the entire surface region below the N ⁇ type base region 11 on both sides of the P + type semiconductor region 16.
  • an N-type impurity is implanted into the position of the P + semiconductor region 16 formed in FIG. It is shallow and diffuses more than the P + type semiconductor region 16 to form an N + type collector short region 15.
  • the P-type impurity and the N-type impurity are continuously and selectively diffused into the surface region of the N ⁇ type base region 11, and as shown in FIG. Form emitter regions 14 are sequentially formed.
  • the collector electrode 20 After that, by forming the collector electrode 20, the gate insulating film 22, the gate electrode 21, the insulating film 24, and the emitter electrode 23, the IGBT 1 as shown in FIG. 1 is obtained.
  • the width of the P + type semiconductor region 16 is Force formed slightly narrower than the width of short region 15 This may be formed on the entire upper surface of N + type collector short region 15.
  • the P + type semiconductor region 16 is not limited to the entire upper surface of the N + type collector short region 15 but may be formed on the side surface. In this case, the P + type semiconductor region 16 needs to be formed so that the N ⁇ type base region 11 contacts at least a part of the side surface of the N + type collector short region 15.
  • the width L of the N + collector short region 15 is larger than the width L of the N ⁇ type base region 11 by way of example. Limited to
  • the width L of the N + collector short region 15 is smaller than the width L of the N ⁇ type base region 11.
  • the N + collector short region 15 is formed.
  • the present invention is particularly effective when the width L of the N + collector short region 15 is larger than the width L of the N ⁇ type base region 11 because the influence of the decrease in conductivity modulation is relatively small.
  • the N + collector short region 15 biases the PN junction formed by the N ⁇ type base region 11 and the P + collector region 12 deep in the forward direction.
  • the N + collector short region 15 may be formed so as to be flush with the P + type collector region 12.
  • the P + type collector region 12 may be formed so as to protrude from the N + collector short region 15. In this case, it is preferable to use a non-punch-through MOSFET in which the depletion layer does not contact the P + type collector region 12.
  • the N + type collector short region 15 is formed so as to face the N ⁇ type base region 11 between the P type base regions 13, and faces the P type base region 13. It is formed so that it does not. This may be formed, for example, so as to face the P-type base region 13 as shown in FIG. When this configuration is adopted, avalanche breakdown can be caused between the N + type collector short region 15 and the P type base region 13 to determine the reverse breakdown voltage of the device.
  • an N + type buffer region 17 composed of an N type semiconductor region in which an N type impurity is diffused is formed so as to be adjacent to the N + type collector short region 15. Also Good.
  • the N + type buffer region 17 has an impurity concentration of about 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 , which is higher than the N type impurity concentration of the N ⁇ type base It is formed to a thickness of the order.
  • the present invention is useful for an insulated gate semiconductor device, particularly for an insulated gate bipolar transistor.

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Abstract

　Ｎ－型ベース領域（１１）と、Ｐ＋型コレクタ領域（１２）と、Ｐ型ベース領域（１３）と、Ｎ＋型エミッタ領域（１４）とを備える絶縁ゲート型半導体素子（１）において、Ｎ－型ベース領域（１１）の下面に、Ｐ＋コレクタ領域（１２）よりもＮ－型ベース領域（１１）側に延伸するＮ＋型コレクタショート領域（１５）と、Ｎ＋型コレクタショート領域（１５）とＮ－型ベース領域（１１）との間にＰ＋型半導体領域（１６）とを形成する。

Description

明 細 書
絶縁ゲート型半導体素子及びその製造方法
技術分野
[0001] 本発明は、絶縁ゲート型半導体素子及びその製造方法に関する。
背景技術
[0002] 絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor； IGBT)は、 電界効果トランジスタの高 、入力インピーダンスと、バイポーラトランジスタの高 ヽ電 流ドライブ能力とを備え、特に、電力用スイッチング素子として好適に用いられている
[0003] 従来、 IGBTは、 N—型ベース領域と、 N—型ベース領域の所定の表面領域に形成 された P型ベース領域と、 P型ベース領域の所定の表面領域に形成された N+型エミ ッタ領域と、 N+型バッファ領域を介して N—型ベース領域の下面に形成された P+型 コレクタ領域と、 P+型コレクタ領域に電気的に接続されたコレクタ電極と、 N—型べ一 ス領域の所定の表面領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成さ れたゲート電極と、 N+型ェミッタ領域に電気的に接続されたェミッタ電極と、を備えて いる。
[0004] このように構成された IGBTでは、 P+型コレクタ領域が N+型バッファ領域を介して N_型ベース領域の下面に形成されているので、オフ時には、 N+型バッファ領域内 又は N+型バッファ領域近傍の N_型ベース領域内にキャリアが蓄積される。蓄積され たキャリアには排出経路がないため、再結合消滅するまでテール電流が流れ続け、 結果として、オフスピードが遅くなつてしまうという問題がある。
[0005] オフスピードを速くするためには、キャリア再結合を促すライフタイムキラーを導入す る方法もあるが、これでは、順方向電圧が増加してしまうという問題がある。
[0006] そこで、 N+型バッファ領域内、又はその近傍の N—型ベース領域内のキャリアを速 やかに排出するように、 P+型コレクタ領域内に、 N+型コレクタショート領域を形成した
IGBTが開発されている（例えば、特許文献 1)。
[0007] この特許文献 1に開示されて 、る IGBTでは、オフ時に N+型バッファ領域又はその 近傍の N—型ベース領域内に蓄積されたキャリアを、 N 型コレクタショート領域を通じ て排出することができるため、オフスピードを速くすることができる。また、ライフタイム キラーを用いないため、順方向電圧特性を損なうこともない。
特許文献 1：特開平 5— 3205号公報
発明の開示
発明が解決しょうとする課題
[0008] しかし、特許文献 1に開示された技術では、 N+型コレクタショート領域の横幅が広く なると、伝導度変調の程度が弱まり、 MOS動作が顕著に現れ、デバイスが IGBT動 作しに《なるという問題がある。これは、以下の理由に基づくと考えられる。
[0009] N+型コレクタショート領域は、 N—型ベース領域の下面力 N型不純物を拡散して 形成される。通常は、 N+型コレクタショート領域を形成した後、 N—型ベース領域の上 面に P型ベース領域及び N+型ェミッタ領域を拡散形成するため、これらの拡散形成 時の熱処理によって、 N+型コレクタショート領域の横幅が広がることがある。このよう に、 N+型コレクタショート領域の横幅が広がると、 P+型コレクタ領域の面積が減少す る。このため、 P+型コレクタ領域力も N—型ベース領域に注入されるホールの総量が 減少し、結果として、デバイスの伝導度変調の程度が弱まり、 MOS動作が顕著に現 れる。
[0010] 本発明は、上記実情に鑑みてなされたものであり、オフスピードが速ぐ且つ良好な 動作をする絶縁ゲート型半導体素子を提供することを目的とする。
また、本発明は、オフスピードが速ぐ且つ良好な動作をする絶縁ゲート型半導体 素子の製造方法を提供することを目的とする。
課題を解決するための手段
[0011] 上記目的を達成するため、本発明の第 1の観点に係る絶縁ゲート型半導体素子は 第 1導電型の第 1半導体領域と、
前記第 1半導体領域の一方の主面に形成された、第 2導電型の第 2半導体領域と 前記第 1半導体領域の他方の主面の表面領域に形成された、第 2導電型の第 3半 導体領域と、
前記第 3半導体領域の表面領域内に形成された、第 1導電型の第 4半導体領域と 前記第 4半導体領域に電気的に接続された第 1電極と、
前記第 1半導体領域と前記第 4半導体領域との間の他方の主面側に絶縁膜を介し て配置された制御電極と、
前記第 2半導体領域に電気的に接続された第 2電極と、
を備える絶縁ゲート型半導体素子であって、
前記第 1半導体領域の一方の主面に、前記第 2半導体領域に隣接して形成された 、第 1導電型の第 5半導体領域と、
前記第 5半導体領域と前記第 1半導体領域との間に形成された、第 2導電型の第 6 半導体領域と、を備える、ことを特徴とする。
[0012] 前記第 6半導体領域は、前記第 5半導体領域の前記他方の主面側と前記第 1半導 体領域との間に形成されてもょ 、。
[0013] 前記第 5半導体領域は、前記第 2の半導体領域よりも突出するように形成されても よい。
[0014] 前記第 6半導体領域の幅は、前記第 5半導体領域の幅より小さくてもよい。
[0015] 前記第 6半導体領域は、前記第 5半導体領域の少なくとも一部が、前記第 1半導体 領域と接するように形成されてもょ ヽ。
[0016] 前記第 6半導体領域の第 2導電型の不純物濃度は、 1 X 1015〜5 X 1018cm— 3でもよ い。
[0017] 前記第 5半導体領域は、前記第 3半導体領域と対向しないように形成されてもよい
[0018] 前記第 1半導体領域は、第 1の領域と、該第 1の領域よりも不純物濃度の高い第 2 の領域とを備え、前記第 2の領域は、前記第 5半導体領域と隣接してもよい。
[0019] 上記目的を達成するため、本発明の第 2の観点に係る絶縁ゲート型半導体素子の 製造方法は、
第 1導電型の第 1半導体領域と、前記第 1半導体領域の一方の主面に形成された 、第 2導電型の第 2半導体領域と、前記第 1半導体領域の他方の主面の表面領域に 形成された、第 2導電型の第 3半導体領域と、前記第 3半導体領域の表面領域内に 形成された、第 1導電型の第 4半導体領域と、前記第 4半導体領域に電気的に接続 された第 1電極と、前記第 1半導体領域と、前記第 4半導体領域との間の他方の主面 側に絶縁膜を介して配置された制御電極と、前記第 2半導体領域に電気的に接続さ れた第 2電極と、を備える絶縁ゲート型半導体素子の製造方法であって、
前記第 1半導体領域の一方の主面に、前記第 2半導体領域に隣接するように、第 1 導電型の第 5半導体領域を形成するステップと、
前記第 5半導体領域と前記第 1半導体領域との間に、第 2導電型の第 6半導体領 域を形成するステップと、
を備える、ことを特徴とする。
発明の効果
[0020] 本発明は、オフスピードが速ぐ且つ良好な動作をする絶縁ゲート型半導体素子を 提供することができる。
また、本発明は、オフスピードが速ぐ且つ良好な動作をする絶縁ゲート型半導体 素子の製造方法を提供することができる。
図面の簡単な説明
[0021] [図 1]本発明の実施の形態に係る絶縁ゲート型半導体素子の断面構成を示す図であ る。
[図 2]本発明の実施の形態に係る絶縁ゲート型半導体素子の製造プロセスを示す図 である。
[図 3]他の実施の形態に係る絶縁ゲート型半導体素子の断面構成を示す図である。
[図 4]他の実施の形態に係る絶縁ゲート型半導体素子の断面構成を示す図である。 符号の説明
[0022] 1 IGBT
11 N—型ベース領域
12 P+型コレクタ領域
13 P型ベース領域 14 N+型ェミッタ領域
15 N+型コレクタショート領域
16 P+型半導体領域
20 コレクタ電極
21 ゲート電極
22 ゲート絶縁膜
23 ェミッタ電極
24 絶縁膜
発明を実施するための最良の形態
[0023] 本発明の実施の形態に係る絶縁ゲート型半導体素子について図を参照して説明 する。本実施の形態では、絶縁ゲート型半導体素子として絶縁ゲート型バイポーラト ランジスタ（Insulated Gate Bipolar Transistor ;IGBT)の場合を例に説明する。
[0024] 本発明の実施の形態に係る IGBT1の断面構成を図 1に示す。
図 1に示すように、 IGBT1は、第 1半導体領域としての N—型ベース領域 11と、第 2 半導体領域としての P+型コレクタ領域 12と、第 3半導体領域としての P型ベース領域 13と、第 4半導体領域としての N+型ェミッタ領域 14と、第 5半導体領域としての N+ 型コレクタショート領域 15と、第 6半導体領域としての P+型半導体領域 16と、第 1電 極としてのコレクタ電極 20と、制御電極としてのゲート電極 21と、ゲート絶縁膜 22と、 第 2電極としてのェミッタ電極 23と、絶縁膜 24とを備えて 、る。
[0025] N—型ベース領域 11は、第 1導電型、例えば、リン等の N型の不純物が拡散された N型半導体領域から構成されている。 N—型ベース領域 11は、例えば、 40〜120 m程度の厚さで、 5 X 1012〜3 X 1015cm— 3程度の不純物濃度に形成されている。
[0026] P+型コレクタ領域 12は、第 2導電型、例えば、ボロン等の P型の不純物が拡散され た P型半導体領域から構成されている。 P+型コレクタ領域 12は、 N—型ベース領域 1 1の一方の主面（下面）の所定領域に形成されている。 P+型コレクタ領域 12は、その 下面に形成されたコレクタ電極 20に電気的に接続されており、 IGBT1の動作時に N —型ベース領域 11内にホールを注入し、伝導度変調をもたらす。
[0027] P+型コレクタ領域 12は、例えば、 2〜10 m程度の厚さに形成されている。 P+型 コレクタ領域 12の P型不純物濃度は、例えば、 1 X 1015〜5 X 1018cm— 3程度の不純物 濃度に形成されている。
[0028] P型ベース領域 13は、 P型の不純物が拡散された P型半導体領域から構成されて いる。 P型ベース領域 13は、 N—型ベース領域 11の他方の主面（上面）の所定の表 面領域に形成されている。 P型ベース領域 13は、その間隔、すなわち、 P型ベース領 域 13間の N—型ベース領域 11の幅 L力 例えば、 5〜30 /ζ πι程度となるように形成
2
されている。
[0029] 本実施の形態では、 Ρ型ベース領域 13は、 Ρ+型コレクタ領域 12と対向する位置に 形成されている。このため、後述するように、 Ρ+型コレクタ領域 12間に形成される Ν+ 型コレクタショート領域 15と、 Ρ型ベース領域 13間の Ν—型ベース領域 11とが対向す る。
[0030] Ρ型ベース領域 13は、例えば、 2. 5〜4. 5 μ m程度の厚さに形成されている。 P型 ベース領域 13の P型不純物濃度は、 P+型コレクタ領域 12の不純物濃度より低ぐ例 えば、 1 X 1016〜3 X 1018cnf 3程度の不純物濃度に形成されている。
[0031] N+型ェミッタ領域 14は、 N型の不純物が拡散された N型半導体領域から構成され ている。 N+型ェミッタ領域 14は、 P型ベース領域 13の所定の表面領域に形成される 。この N+型ェミッタ領域 14は、その上面に形成されたェミッタ電極 23に電気的に接 続されている。
[0032] N+型ェミッタ領域 14は、例えば、 0. 4〜0. 8 μ m程度の厚さに形成されている。 N +型ェミッタ領域 14の N型不純物濃度は、 N—型ベース領域 11より高ぐ例えば、 5 X 1018〜1 X 102°cm— 3程度の不純物濃度に形成されている。
[0033] N+型コレクタショート領域 15は、 N型不純物が拡散された N型半導体領域から構 成されている。 N+型コレクタショート領域 15は、 N—型ベース領域 11の下面の P+型 コレクタ領域 12間に形成されている。ここで、 P型ベース領域 13と P+型コレクタ領域 12とが対向するように形成されているので、 P+型コレクタ領域 12間に形成された N+ 型コレクタショート領域 15は、 P型ベース領域 13間の N—型ベース領域 11と対向する
[0034] N+型コレクタショート領域 15は、その上面が、 P+型コレクタ領域 12よりも突出する ように形成されている。また、 N+型コレクタショート領域 15の幅 は、 N—型ベース領 域 11の幅 Lより大きぐ例えば、 10〜： LOO /z m程度に形成されている。
2
[0035] N+型コレクタショート領域 15は、例えば、 5〜30 μ m程度の厚さに形成されている 。 N+型コレクタショート領域 15の N型不純物濃度は、 N—型ベース領域 11より高ぐ 例えば、 1 X 1017〜1 X 102Q Cm—3程度の不純物濃度に形成されている。
[0036] また、 N+型コレクタショート領域 15は、その下面に形成されたコレクタ電極 20に電 気的に接続されており、デバイスのオフ時に N—型ベース領域 11内に蓄積されたキヤ リアをコレクタ電極 20に排出し、デバイスのオフスピードを速めるように機能する。
[0037] P+型半導体領域 16は、 P型の不純物が拡散された P型半導体領域から構成され ている。 P+型半導体領域 16は、 N+型コレクタショート領域 15の上面に、例えば、 7 〜40 m程度の厚さで形成されている。この P+型半導体領域 16は、半導体基板の 下面に露出しておらず、コレクタ電極 20に直接には電気的に接続されていない。こ のため、 P+型半導体領域 16は、電気的にフローティング状態となっている。この P+ 型半導体領域 16は、 N—型ベース領域 11に流れる電流をブロックする電流ブロック 領域として機能する。
[0038] P+型半導体領域 16の不純物濃度は、コレクタ電極 20とェミッタ電極 23との間に逆 方向電圧が印加されたときに P型ベース領域 13と N—型ベース領域 11との界面に形 成された PN接合力も延伸する空乏層が P+型半導体領域 16の厚み方向のほぼ全体 に広がるような濃度に設定されており、好ましくは 5 X 1015〜1 X 1018cm— 3程度である 。このため、本実施の形態に係る IGBT1は、比較的大きな逆方向耐圧を得ることが できる。
[0039] コレクタ電極 20は、アルミニウム等力も構成されている。コレクタ電極 20は、 P+型コ レクタ領域 12及び N+型コレクタショート領域 15の下面全体に形成され、 P+型コレク タ領域 12及び N+型コレクタショート領域 15に電気的に接続されている。
[0040] ゲート電極 21は、ポリシリコン等力ら構成されている。ゲート電極 21は、、 N—型べ ース領域 11と N+型ェミッタ領域 14との間の P型ベース領域 13 (チャネル形成領域） 上に、シリコン系膜等のゲート絶縁膜 22を介して配置されている。ゲート電極 21に電 圧が印加されると、 P型ベース領域 13内にはチャネルが形成される。 [0041] ェミッタ電極 23は、アルミニウム等力も構成されて!ヽる。ェミッタ電極 23は、 N+型ェ ミッタ領域 14等の上面に形成されている。
ェミッタ電極 23と、ゲート電極 21との間には、シリコン系膜等の絶縁膜 24が形成さ れている。
[0042] 以上のように構成された IGBT1では、ゲート電極 21に所定の電圧を印加して P型 ベース領域 13内にチャネルが形成されると、図 1に示すように、電子電流 I が N+型
E1 コレクタショート領域 15に向かって流れる。
ここで、 N+型コレクタショート領域 15が P+型コレクタ領域 12よりも突出するように形 成されるとともに N+型コレクタショート領域 15の上面に P+型半導体領域 16が形成さ れている。このため、 N+型コレクタショート領域 15の上面に向かって流れる電子電流 I の多くが P+型半導体領域 16にブロックされ、 P+コレクタ領域 12と N—型ベース領
E1
域 11とから形成される PN接合に沿って流れる。すなわち、図 1に示す電子電流 I の
E2 ように流れる。
[0043] このように、電子電流 I が N+型コレクタショート領域 15に上面力も流れ込む量が
E1
減少し、結果として、 P+コレクタ領域 12と N—型ベース領域 11とから形成される PN接 合に沿って流れる電子電流 I
E2が相対的に増加する。このように、電子電流 I
E2が増加 することによって、 P+コレクタ領域 12と N—型ベース領域 11とから形成される PN接合 が順方向に深くバイアスされ、 N—型ベース領域 11にホールが注入され、良好に伝 導度変調が起きる。
[0044] 従って、本実施の形態の IGBT1によれば、 N+型コレクタショート領域 15の横幅 L 力 P型ベース領域 13間の N—型ベース領域 11の幅 Lよりも大きく形成され、 P+型コ
2
レクタ領域 12の面積が減っているにも関わらず、良好に伝導度変調が生じ、良好な I GBT動作が得られる。
[0045] また、本実施の形態の IGBT1によれば、 P+型半導体領域 16の不純物濃度力 コ レクタ電極 20とェミッタ電極 23との間に逆方向電圧が印加されたときに、 P型ベース 領域 13と N—型ベース領域 11との界面に形成された PN接合から延伸する空乏層が P+型半導体領域 16の厚み方向のほぼ全体に広がる濃度に設定されているため、比 較的大きな逆方向耐圧が得られる。 [0046] さらに、本実施の形態の IGBT1によれば、電子電流をブロックする P+型半導体領 域 16が電気的にフローティング状態となっているため、 P+型半導体領域 16を半導 体領域の一部として含む、例えば、寄生トランジスタ、寄生サイリスタ等の寄生素子が 形成されることがない。
[0047] このように、本実施の形態の IGBT1において、電子電流 I が P+型半導体領域 16
E1
にブロックされることで、従来技術と比較して電子電流 I が増加し、 P+型コレクタ領
E2
域 12と、 N—型ベース領域 11とから形成される PN接合が順方向に深くバイアスされ る。従って、 P+型コレクタ領域 12から N—型ベース領域 11に供給されるホールの量 が増え、伝導度変調が良好に得られ、良好な IGBT動作を得ることが可能となる。
[0048] 次に、構成された IGBT1の場合を例に、本発明の半導体素子の製造方法につい て図を参照して説明する。図 2 (a)乃至 (d)に、本実施の形態に係る IGBT1の製造 プロセスを示す。なお、図に示すプロセスは一例であり、同様の結果物が得られるの であれば、このプロセスに限定されるものではない。
[0049] まず、ヒ素等の N型不純物が導入された N型の半導体基板 30を用意する。
[0050] 次に、図 2 (a)に示すように、 N型の半導体基板 30の下側の表面領域に、イオン注 入法、熱拡散法等により、 P+型半導体領域 16を形成する。
[0051] 続いて、図 2 (b)に示すように、 P+型半導体領域 16の両側の、 N—型ベース領域 11 の下側の表面領域全体に、イオン注入法等により P+型コレクタ領域 12を形成する。
[0052] 次に、図 2 (c)に示すように、図 2 (a)で形成した P+半導体領域 16の位置に、イオン 注入法等により、 N型不純物を P+型半導体領域 16の深さより浅ぐかつ、 P+型半導 体領域 16より広く拡散させ、 N+型コレクタショート領域 15を形成する。
[0053] 次いで、 N—型ベース領域 11の表面領域に P型不純物および N型不純物を連続的 に選択的に拡散させて、図 2 (d)に示すように、 P型ベース領域 13および N+型ェミツ タ領域 14を順次形成する。
[0054] その後、コレクタ電極 20、ゲート絶縁膜 22、ゲート電極 21、絶縁膜 24、及び、エミ ッタ電極 23を形成することにより、図 1に示すような IGBT1が得られる。
[0055] なお、本発明は上述した実施の形態に限られず、様々な変形及び応用が可能であ る。例えば、上述した実施の形態では、 P+型半導体領域 16の幅は、 N+型コレクタシ ョート領域 15の幅 よりやや狭く形成されている力 これを N+型コレクタショート領域 15の上面全体に形成してもよい。
[0056] また、 P+型半導体領域 16は、 N+型コレクタショート領域 15の上面全体だけに限ら れず、側面に形成してもよい。この場合、 N—型ベース領域 11が、 N+型コレクタショ ート領域 15の側面の少なくとも一部に接触するように、 P+型半導体領域 16を形成す る必要がある。
[0057] なお、上述した実施の形態では、 N+コレクタショート領域 15の幅 Lは、 N—型べ一 ス領域 11の幅 Lより大きい場合を例に挙げて説明している力 本発明はこれに限ら
2
れず、 N+コレクタショート領域 15の幅 Lは、 N—型ベース領域 11の幅 Lより小さくて
1 2
ちょい。
もっとも、幅 L力 幅 Lより小さい場合、 N+コレクタショート領域 15を形成したことに
1 2
よる伝導度変調の低下の影響が比較的少ないため、本発明は、特に N+コレクタショ ート領域 15の幅 Lが N—型ベース領域 11の幅 Lより大きい場合に有効である。
1 2
[0058] 上述した実施の形態では、 N+コレクタショート領域 15は、 N—型ベース領域 11と P+ コレクタ領域 12とから形成される PN接合を順方向に深くバイアスさせるため、 P+型コ レクタ領域 12よりも突出するように形成されている力 これに限られず、 P+型コレクタ 領域 12と同一平面となるよう、 N+コレクタショート領域 15を形成してもよい。また、 N+ コレクタショート領域 15よりも、 P+型コレクタ領域 12が突出するように形成してもよい。 この場合、 P+型コレクタ領域 12に空乏層が当接しない、ノンパンチスルー型 MOSF ETにするのが好ましい。
[0059] また、上述した実施の形態では、 N+型コレクタショート領域 15は、 P型ベース領域 1 3間の N—型ベース領域 11に対向するように形成され、 P型ベース領域 13とは対向し ないように形成されている。これを、例えば、図 3に示すように P型ベース領域 13と対 向するよう〖こ形成してもよい。この構成を採用する場合、 N+型コレクタショート領域 15 と P型ベース領域 13との間でアバランシェブレークダウンを起こさせて、デバイスの逆 方向耐圧を決定することができる。
[0060] さら〖こ、図 4に示すように N型の不純物が拡散された N型半導体領域から構成され る N+型バッファ領域 17を、 N+型コレクタショート領域 15と隣接するように形成しても よい。この場合、 N+型バッファ領域 17は、例えば、 N—型ベース領域 11の N型不純 物濃度より高い、 1 X 1015〜1 X 1017cm— 3程度の不純物濃度で、 5〜30 m程度の厚 さに形成される。
[0061] 本発明 ίま、 2004年 6月 14曰〖こ出願された曰本国特願 2004— 176019号【こ基づ き、その明細書、特許請求の範囲、図面および要約書を含む。上記出願における開 示は、本明細書中にその全体が参照として含まれる。
産業上の利用の可能性
[0062] 本発明は、絶縁ゲート型半導体素子、特に、絶縁ゲート型バイポーラトランジスタに 有用である。

Claims

請求の範囲
[1] 第 1導電型の第 1半導体領域 (11)と、
前記第 1半導体領域 (11)の一方の主面に形成された、第 2導電型の第 2半導体領 域（12)と、
前記第 1半導体領域（11)の他方の主面の表面領域に形成された、第 2導電型の 第 3半導体領域 (13)と、
前記第 3半導体領域 (13)の表面領域内に形成された、第 1導電型の第 4半導体領 域（14)と、
前記第 4半導体領域 (14)に電気的に接続された第 1電極 (23)と、
前記第 1半導体領域 (11)と前記第 4半導体領域 (14)との間の他方の主面側に絶 縁膜 (22)を介して配置された制御電極 (21)と、
前記第 2半導体領域（12)に電気的に接続された第 2電極 (20)と、
を備える絶縁ゲート型半導体素子（1)であって、
前記第 1半導体領域 (11)の一方の主面に、前記第 2半導体領域 (12)に隣接して 形成された、第 1導電型の第 5半導体領域 (15)と、
前記第 5半導体領域 (15)と前記第 1半導体領域 (11)との間に形成された、第 2導 電型の第 6半導体領域（16)と、を備える、ことを特徴とする絶縁ゲート型半導体素子
[2] 前記第 6半導体領域 (16)は、前記第 5半導体領域 (15)の前記他方の主面側と前 記第 1半導体領域 (11)との間に形成される、ことを特徴とする請求項 1に記載の絶 縁ゲート型半導体素子。
[3] 前記第 5半導体領域（15)は、前記第 2の半導体領域（12)よりも突出するように形 成される、ことを特徴とする請求項 1に記載の絶縁ゲート型半導体素子。
[4] 前記第 6半導体領域（16)の幅は、前記第 5半導体領域（15)の幅より小さい、こと を特徴とする請求項 1に記載の絶縁ゲート型半導体素子。
[5] 前記第 6半導体領域 (16)は、前記第 5半導体領域 (15)の少なくとも一部が、前記 第 1半導体領域（11)と接するように形成される、ことを特徴とする請求項 1に記載の 絶縁ゲート型半導体素子。
[6] 前記第 6半導体領域（16)の第 2導電型の不純物濃度は、 1 X 1015〜5 X 1018cm"3 である、ことを特徴とする請求項 1に記載の絶縁ゲート型半導体素子。
[7] 前記第 5半導体領域（15)は、前記第 3半導体領域（13)と対向しないように形成さ れることを特徴とする請求項 1に記載の絶縁ゲート型半導体素子。
[8] 前記第 1半導体領域は、第 1の領域（11)と、該第 1の領域（11)よりも不純物濃度 の高い第 2の領域（17)とを備え、前記第 2の領域（17)は、前記第 5半導体領域（15 )と隣接することを特徴とする請求項 1に記載の絶縁ゲート型半導体素子。
[9] 第 1導電型の第 1半導体領域 (11)と、前記第 1半導体領域 (11)の一方の主面に 形成された、第 2導電型の第 2半導体領域 (12)と、前記第 1半導体領域 (11)の他方 の主面の表面領域に形成された、第 2導電型の第 3半導体領域（13)と、前記第 3半 導体領域（13)の表面領域内に形成された、第 1導電型の第 4半導体領域（14)と、 前記第 4半導体領域 (14)に電気的に接続された第 1電極 (23)と、前記第 1半導体 領域（11)と、前記第 4半導体領域（14)との間の他方の主面側に絶縁膜 (22)を介し て配置された制御電極 (21)と、前記第 2半導体領域（12)に電気的に接続された第 2電極 (20)と、を備える絶縁ゲート型半導体素子の製造方法であって、
前記第 1半導体領域 (11)の一方の主面に、前記第 2半導体領域 (12)に隣接する ように、第 1導電型の第 5半導体領域（15)を形成するステップと、
前記第 5半導体領域 (15)と前記第 1半導体領域 (11)との間に、第 2導電型の第 6 半導体領域（16)を形成するステップと、
を備える、ことを特徴とする絶縁ゲート型半導体素子の製造方法。
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