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JPH04283968A - 絶縁ゲート型バイポーラトランジスタ - Google Patents

絶縁ゲート型バイポーラトランジスタ

Info

Publication number
JPH04283968A
JPH04283968A JP3046710A JP4671091A JPH04283968A JP H04283968 A JPH04283968 A JP H04283968A JP 3046710 A JP3046710 A JP 3046710A JP 4671091 A JP4671091 A JP 4671091A JP H04283968 A JPH04283968 A JP H04283968A
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JP
Japan
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semiconductor layer
layer
drain
conductivity type
voltage
Prior art date
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Granted
Application number
JP3046710A
Other languages
English (en)
Other versions
JP2862027B2 (ja
Inventor
Naoto Okabe
岡部　直人
Norihito Tokura
規仁 戸倉
Naoto Kato
直人 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NipponDenso Co Ltd filed Critical NipponDenso Co Ltd
Priority to JP3046710A priority Critical patent/JP2862027B2/ja
Priority to EP92104203A priority patent/EP0503605B1/en
Priority to DE69233363T priority patent/DE69233363T2/de
Publication of JPH04283968A publication Critical patent/JPH04283968A/ja
Priority to US08/947,402 priority patent/US5973338A/en
Application granted granted Critical
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、過電圧保護機能あるい
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ（以下ＩＧＢＴという）に関する。
【０００２】
【従来の技術】モータ回路あるいは無停電電源回路等の
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
【０００３】パワースイッチング素子としてＩＧＢＴを
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをＩＧＢＴ素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、ＩＧＢＴ素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してＩＧＢＴ素子と一体化することも考えられるが
、その場合、素子作製工程に要するホトマスク枚数が増
え製造コストが増加し、さらにＩＧＢＴ素子表面に定電
圧ダイオードを作り込むためにセル領域の面積を狭める
かチップ面積を大きくする必要がある。
【０００４】これに対し、特開昭６４−８１２７０号公
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにＩＧＢＴ素子内
部に作り込むものが示されており、ＩＧＢＴ素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図５に示す。
【０００５】図５において、５１はソース電極、５２は
ドレイン電極、５３はゲート電極である。基板の上層部
はＤＳＡ構造の絶縁ゲート、ｐ＋　ベース層５５，ｎ＋
　ソース層５６からなり、ゲート直下でｐ層のチャネル
を形成する。一方、基板を縦構造でみると、ｎ＋　ソー
ス層５６，ｐ＋　ベース層５５，ｎ−　ドレイン層５７
，ｎ＋　層５８およびドレイン電極５２間のｐ＋　ドレ
イン層５４からなるｎｐｎｐの４層構造となっている。
【０００６】そして、ドレイン電極側のｐ＋　層５４は
小さく分離して蜂の巣状に多数個並列に並べた構造とさ
れており、これにより、縦方向に形成されるｐｎｐトラ
ンジスタのコレクタ・エミッタ間にｐｎ接合のダイオー
ドが並列に接続された構造となっている。又、このダイ
オードは、ダイオードのｎ＋　層の一部５９をｐ＋　層
５５に接近するようにｎ−層５７内に張り出した構造と
されており、それにより、所謂アバランシェ型の定電圧
ダイオード特性を有し、ＩＧＢＴ素子を過電圧から保護
するように作用している。
【０００７】
【発明が解決しようとする課題】しかしながら、定電圧
ダイオードを内蔵するために基板ドレイン側にｎ＋　層
５８を設けることは必須であり、このｎ＋　層５８があ
るためにＩＧＢＴ素子の導通時におけるドレイン側から
の正孔注入は抑制され、オン電圧が大きくなってしまう
という問題がある。
【０００８】また、ｐ＋　層５４をドレイン電極５２側
において蜂の巣状に構成する。また、ｎ＋　層５８の一
部５９をｎ−　ドレイン層５７内に張り出すように形成
するというように、基板構造が複雑になるため、ウエハ
コスト，製造コストが高くなるという問題もある。
【０００９】本発明は上記した種々の問題に鑑みてなさ
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持たせ
、過電圧保護，ドレイン電圧固定機能をモノリシック構
造で内蔵するＩＧＢＴ素子を提供することをその目的と
している。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明者らは、ＩＧＢＴ素子に雪崩降伏を動作原理
とする定電圧ダイオード部を作り込む従来の方法ではな
く、ドレイン・ソース間電圧をクランプしたい条件下に
おいてＩＧＢＴ素子内部で雪崩降伏を抑制し、かつｐ＋
　基板からｎ−　層に少数キャリアを注入させる構造と
することに着目した。
【００１１】すなわち、本発明に係るＩＧＢＴは、ドレ
イン電極側から第１導電型の第１半導体層、この上にキ
ャリア注入により導電率変調を起こす第２導電型の第２
半導体層が形成され、この第２半導体層の表面に選択的
に第１導電型の第３半導体層が形成され、この第３半導
体層の表面に選択的に第２導電型の第４半導体層が形成
され、第２半導体層と第４半導体層の間の第３半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第３半導体層表面から第４半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
【００１２】第１に、ドレイン電極とソース電極の間に
電圧が印加されて第３半導体層と第２半導体層との境界
面に当たるｐｎ接合部から第２半導体層内部に向かって
空乏層が広がる時、この空乏層内の一部で雪崩降伏が発
生する原因となる臨界電界に達する電圧よりも低い電圧
において、前記空乏層が第２半導体層を介し第１半導体
層に到達し、第１半導体層と第２半導体層とのｐｎ接合
のポテンシャル障壁を減少させることにより、第１半導
体層から第２半導体層への少数キャリアの注入が発生す
るように、前記第２導電型の第２半導体層はその不純物
濃度と厚さとが所定の値に設定されていることを特徴と
している。
【００１３】さらに、第２に、第１半導体層と第２半導
体層との境界面に当たるｐｎ接合面上または境界面近傍
に、第２半導体層よりも高不純物濃度で、かつ、第１半
導体層と第２半導体層との間のキャリアの授受のための
第１半導体層と第２半導体層の接触面を残した所定のパ
ターン形状を有する第２導電型の第５半導体層を設ける
ようにしてもよい。
【００１４】
【作用】以下、上記構成において、ｎチャネル型ＩＧＢ
Ｔを例にとってその作用について説明する。
【００１５】ソース電極に対しドレイン電極に正の電圧
が印加されると、ｎ型第２半導体層とｐ型第３半導体層
のつくるｐｎ接合は逆バイアス状態となり、このｐｎ接
合部から空乏層が広がる。ここでｎ型第２半導体層がｐ
型第３半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにｎ型第２半導体層内をｐ型第１半導体層に向
かって広がって行く。
【００１６】そしてこの空乏層がｐ型第１半導体層とｎ
型第２半導体層のつくるｐｎ接合部に到達するとこのｐ
ｎ接合部に拡散電位により形成されているポテンシャル
障壁を減少させる。これによりｐ型第１半導体層からｎ
型第２半導体層に少数キャリアである正孔の注入が起こ
り、この正孔は空乏化されたｎ型第２半導体層内を通り
ｐ型第３半導体層に至りソース電極に流れ出る。さらに
この正孔が空乏層内の電界によりドリフト電流成分とし
て、ｐ型第３半導体層を介しソース電極に流れる。
【００１７】上記メカニズムによりソース電極とドレイ
ン電極間に急激に電流が流れ始め、ソース電極−ドレイ
ン電極間電圧の増加は抑制される。この現象は、バイポ
ーラトランジスタにおいてはベース層が全域空乏化する
ことによりコレクタ・エミッタ間に電流が流れるパンチ
スルー現象として知られており、本発明はこの現象をＩ
ＧＢＴに応用している。
【００１８】ここで、電流が流れ始める時のソース電極
−ドレイン電極間電圧ＶＤＳＰ　は、空乏層端がｎ型第
２半導体層を介してｐ型第１半導体層に到達する時の印
加電圧であるので、ｎ型第２半導体層の厚さと不純物濃
度を選ぶ事により任意の電圧値に設定する事ができる。 すなわち、ＶＤＳＰ　が素子の安全動作領域内の値とな
るように、ｎ型第２半導体層の厚さと不純物濃度を所定
の値に設定すれば（第１の特徴点）、ＩＧＢＴ素子を過
電圧から保護することができることになる。
【００１９】さらに、このドレイン電流の急激な増加が
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
【００２０】さらに、上述の第１の特徴を有する構造に
加えて、そのｐ型第１半導体層とｎ型第２半導体層とか
らなる基板ｐｎ接合面またはその近傍に、該ｐｎ接合面
を残した所定のパターン形状を有する高不純物濃度のｎ
型第５半導体層を付加すること（第２の特徴）により、
前記空乏層がｐ型第１半導体層へ到達した時に基板ｐｎ
接合を介してｎ型第２半導体層へ注入される少数キャリ
ア（正孔）の注入量は制限され、それに伴う導電率変調
領域の形成及び抵抗の減少が抑制される。その結果、ド
レイン電流の立ち上がり時において、少数キャリア注入
による導電率変調に起因したドレイン電圧の変動は抑制
され、しかして素子に電流が流れ始める時のドレイン電
圧をより安定に固定することができることになる。
【００２１】
【発明の効果】このように、本発明では第２半導体層の
不純物濃度，厚さを所定の値に設定することにより、ド
レイン・ソース間電圧をクランプしたい条件下において
ＩＧＢＴ素子内部で雪崩降伏を抑制し、かつｐ＋　基板
からｎ−　層に少数キャリアを注入させる構造としてい
るため、従来のようにＩＧＢＴ素子に雪崩降伏を動作原
理とする定電圧ダイオード部を作り込む必要もなく、そ
の結果、オン電圧を増加させるという犠牲無しにドレイ
ン・ソース間電圧をクランプする機能を持たせ、過電圧
保護・ドレイン電圧固定機能をモノリシック構造で内蔵
するＩＧＢＴ素子を提供することができるという優れた
効果が奏される。
【００２２】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。実施例では、第１導電型としてｐ型、第２導電
型としてｎ型を用いたｎチャネルＩＧＢＴの場合を説明
する。
【００２３】図１は、本発明の第１実施例を適用したＩ
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるｐ＋　ドレイン層４（第１半導体層）
を用意し、この上に気相成長法等により高抵抗のｎ−　
ドレイン層３（第２半導体層）を所定の不純物濃度ＮＤ
　と厚さｔｅ　で形成する。次に３〜６μｍの深さにｐ
ベース層７（第３半導体層）、ｐ層１３を選択拡散法に
より同時に形成する。ここでｐ層１３は高耐圧化の目的
で形成したガードリングである。更にｐベース層７内に
選択拡散法によりｎ＋　ソース層８（第４半導体層）を
形成する。 なお、以上の製造工程において、ｎ−　ドレイン層３の
表面を酸化して形成されたゲート酸化膜１１の上に形成
されたゲート電極１０をマスクとして、いわゆるＤＳＡ
技術（ＤｉｆｆｕｓｉｏｎＳｅｌｆＡｌｉｇｎｍｅｎｔ
）によりｐベース層７とｎ＋　ソース層８が自己整合的
に形成され、これによりチャネル領域が形成される。そ
の後、層間絶縁膜１２を形成して、続いてｐベース層７
及びｎ＋　ソース層８にオーミック接触を形成するため
に、ゲート酸化膜１１と層間絶縁膜１２にコンタクト孔
を開口し、アルミニウムを数μｍ蒸着し、選択エッチン
グしてソース電極９及び図示しないゲート電極パッドを
形成する。そして、ｐ＋　ドレイン層４の裏面に金属膜
を蒸着して、ドレイン電極１を形成する。
【００２４】ここで、ｎ−　ドレイン層３の不純物濃度
ＮＤ　と厚さｔｅ　は、Ｐベース層７とｎ＋　ソース層
８のｐｎ接合の雪崩降伏電圧ＶＤＳＡ　よりも小さい電
圧でｐベース層７から広がる空乏層がｎ−　ドレイン層
３を介してｐ＋　ドレイン層４に到達するように設定さ
れている。すなわちソース・ドレイン間に電圧が印加さ
れるとき、素子内部でキャリアの雪崩増倍現象が発生す
る電圧ＶＤＳＡ　よりも低い電圧ＶＤＳＰ　で、ｐベー
ス層７から広がる空乏層がｐ＋　ドレイン層４へ到達す
る構造を有している。
【００２５】ここで片側階段接合のｐｎ−　接合２にお
いて、空乏層幅Ｗと逆バイアス電圧ＶＲ　の関係は数１
式で表される。
【００２６】
【数１】
【００２７】数１式において、φＢ　はｐｎ−　接合２
の拡散電位、ＫＳ　は材料の比誘電率、εＯ　は真空の
誘電率、ｑは電荷素量及びＮＤ　はｎ−　ドレイン層３
の不純物濃度である。ここでＶＲ　＞＞φＢ　であるか
ら上式は
【００２８】
【数２】
【００２９】と近似される。たとえば、ＮＤ　＝２．０
×１０１４ｃｍ−３とすると、数２式よりＶＲ　＝３５
０Ｖの時にＷ＝４８μｍとなる。従ってＩＧＢＴ素子の
構造をＮＤ　＝２．０×１０１４ｃｍ−３，ｔｅ　＝４
８μｍとすると、基板であるｐ＋　ドレイン層４からの
キャリアの注入が起こる電圧ＶＤＳＰ　は３５０Ｖに設
定できる。
【００３０】このように構成されたＩＧＢＴ素子での過
電圧保護機能とドレイン電圧固定機能の動作を以下に説
明する。ソース電極９及びゲート電極１０は接地電位と
しドレイン電極１に正の電圧ＶＤ　が印加されると、ｐ
ベース層７とｎ−　ドレイン層３とで形成されるｐｎ接
合２は逆バイアスされるためｎ−　ドレイン層３に空乏
層が形成される。この空乏層はＶＤ　の増加とともにｐ
＋　ドレイン層４に向かって広がっていく。ドレイン電
圧ＶＤ　がＶＤＳＰ　になると空乏層端はｐ＋　ドレイ
ン層４に到達する。 このときのＩＧＢＴの素子内部の電界はｐベース層７と
ｎ−　ドレイン層３の境界面２の平坦部において最大値
Ｅｍａｘ　をとり、Ｅｍａｘ　は数３式で与えられる。
【００３１】
【数３】
【００３２】一方、不純物濃度が２．０×１０１４ｃｍ
−３のときの雪崩降伏臨界電界値Ｅｃｒｉｔは、
【００
３３】
【数４】Ｅｃｒｉｔ＝２．３×１０５　〔Ｖ／ｃｍ〕と
なる。従って、数３式，数４式より、Ｅｍａｘ　＜Ｅｃ
ｒｉｔであるから、雪崩降伏は抑制されることになる。
【００３４】この時ｐ＋　ドレイン層４とｎ−　ドレイ
ン層とで形成されるｐｎ接合５のポテンシャル障壁が減
少し、ｐ＋　ドレイン層４からｎ−　ドレイン層３への
正孔注入が始まり、この正孔が空乏層内の電界によりド
リフト電流成分としてｐベース層７を介しソース電極９
へ流れる。これにより、ソース・ドレイン間に急激に電
流が流れ始め、ドレイン電圧の増加が抑制され、雪崩降
伏が抑制されたバイアス条件下でドレイン電圧に関する
過電圧保護機能が実現される。
【００３５】また、このドレイン電流の急激な増加のた
め、ソース・ドレイン間電圧は上述したように特定の電
圧値ＶＤＳＰ　付近に固定することができ、ドレイン電
圧固定機能が実現される。
【００３６】なお、上記数１〜４式は、マグロウヒルブ
ック社発行「半導体デバイスの基礎」（Ａ．Ｓ．グロー
ブ著．垂井康夫監訳．Ｐ１７６〜１７９，Ｐ２１４）よ
り引用したものである。
【００３７】図２には、本発明第２実施例を適用したＩ
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面構造を示す。図１に示す構造と異なる点は、基板ｐｎ
接合５の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にｎ＋　層６を形成した事である。ｎ＋　層
６は、半導体基板であるｐ＋　ドレイン層４の表面に不
純物を選択拡散するか、あるいはｐ＋　ドレイン層４の
表面にｎ−　層をある厚さ形成した後その表面に不純物
を選択拡散し、その後上記第１実施例で上述した製造工
程を施すことにより、基板ｐｎ接合５の近傍に形成する
ことができる。なお、図１と同一構成には同一符号が付
してある。
【００３８】このように構成されたＩＧＢＴ素子の、ド
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極９及びゲート電極１０は接地
電位としドレイン電極１に正の電圧ＶＤ　が印加される
と、ｐベース層７とｎ−　ドレイン層３とで形成される
ｐｎ接合２は逆バイアスされるためｎ−　ドレイン層に
空乏層が形成される。この空乏層はＶＤ　の増加ととも
にｐ＋　ドレイン層４に向かって広がって行く。空乏層
端がｎ＋　層６の位置まで到達すると、ｎ＋　層６が選
択的に形成されている領域では空乏層の広がりは抑制さ
れるが、ｎ＋　層６が形成されていない領域では基板ｐ
ｎ接合５まで空乏層が到達し、これにより基板ｐｎ接合
のポテンシャル障壁が減少し、上記第１実施例同様、正
孔の注入が発生する。
【００３９】このように本構成のＩＧＢＴの素子構造に
おいては、ｎ＋　層６を基板ｐｎ接合部に選択的に形成
することにより正孔注入領域の面積を限定している。こ
の構造の効果を、ｎ＋　層６を設けない場合と比較して
述べる。
【００４０】ｎ＋　層６がない場合、空乏層がｐ＋　ド
レイン層４に到達し正孔がｎ−　ドレイン層３に注入さ
れ始めると、基板ｐｎ接合５近傍に少数キャリアの増加
した領域が発生しその領域の導電率が低下（導電率変調
）し、その結果ソース電極・ドレイン電極間の抵抗が低
下する。この時のドレイン電流−ドレイン電圧の関係は
ドレイン電流の増加と供にドレイン電圧が減少する負性
特性を示す。さらにドレイン電流が増加すると上記導電
率変調領域の広がりは抑制されるためソース電極・ドレ
イン電極間の抵抗が固定され、ドレイン電圧は再び増加
する。このため、図３に示すように、電流が立ち上がる
領域でわずかにドレイン電圧の変動を伴ったＩ−Ｖ特性
となる。
【００４１】すなわち、このドレイン電流立ち上がり領
域におけるドレイン電圧の変動は、ｎ−　ドレイン層３
への少数キャリア（正孔）の注入により基板ｐｎ接合部
５近傍に導電率変調領域が形成され素子抵抗が減少する
のが原因である。
【００４２】これに対し、図２に示すようにｎ＋　層６
を設けた構成においては、空乏層がｐ＋　ドレイン層４
に到達した時に基板ｐｎ接合５を介してｎ−　ドレイン
層３へ注入される正孔の注入領域は制限されることとな
る。それに伴い、上述した導電率変調領域の形成及び素
子抵抗の減少は抑制され、その結果、ドレイン電流の立
ち上がり時のドレイン電圧の減少は抑制される。しかし
て素子に電流が流れ始める時のドレイン電圧は変動する
ことなく、安定に固定することができる。
【００４３】また、ｎ＋　層６は、素子全面に周期的な
繰り返しパターンにすることにより、素子を流れる電流
密度を均一にすることができる。なお、図２において、
ｎ＋　層６はｐ＋　ドレイン層４とｎ−　ドレイン層３
との境界面５の位置に形成している例を示したが、ｎ＋
　層６はｐ＋　ドレイン層４とｎ−　ドレイン層３との
境界面５の位置より上部あるいは下部に位置していても
同様の効果を得ることができる。また、その形成パター
ンも縞状のみならず、他に例えば網状に形成してもよい
。
【００４４】また上記種々の実施例では、第１導電型と
してｐ型、第２導電型としてｎ型を用いたｎチャネル型
のものを説明したが、これらの導電型を逆にしたｐチャ
ネル型のものに本発明を適用しても有効である。
【図面の簡単な説明】
【図１】　　本発明第１実施例を適用したＩＧＢＴの単
位セル部と外周ガードリング部を示す断面構造図である
。
【図２】　　本発明第２実施例を適用したＩＧＢＴの単
位セル部と外周ガードリング部を示す断面構造図である
。
【図３】　　図１に示すＩＧＢＴの電気特性図である。
【図４】　　図２に示すＩＧＢＴの電気特性図である。
【図５】　　従来の雪崩降伏を動作原理とした定電圧ダ
イオード一体型ＩＧＢＴ素子の断面斜視図である。
【符号の説明】
１　　ドレイン電極 ２　　ｐベース層（第３半導体層）とｎ−　ドレイン層
（第２半導体層）とからなるｐｎ接合 ３　　ｎ−　ドレイン層（第２半導体層）４　　ｐ＋　
ドレイン層（第１半導体層）５　　基板ｐｎ接合 ６　　ｎ＋　層（第５半導体層） ７　　ｐベース層（第３半導体層） ８　　ｎ＋　ソース層（第４半導体層）９　　ソース電
極 １０　　ゲート電極 １１　　ゲート絶縁膜 １２　　層間絶縁膜 １３　　ガードリング

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電型の第１半導体層と、この第
    １半導体層に接する第２導電型の第２半導体層と、この
    第２半導体層内に形成されるとともに、前記第２半導体
    層表面に接合部が終端するように部分的に形成された第
    １導電型の第３半導体層と、この第３半導体層内に形成
    されるとともに、前記第３半導体層表面に接合部が終端
    するように部分的に形成された第２導電型の第４半導体
    層と、前記第２半導体層と第４半導体層間の前記第３半
    導体層表面をチャネル領域として、少なくともこのチャ
    ネル領域上にゲート絶縁膜を介して形成されたゲート電
    極と、前記第３半導体層と前記第４半導体層の両方に接
    触部を有するソース電極と、前記第１半導体層を介して
    ドレイン電流を供給するドレイン電極とを備え、さらに
    前記第１導電型の第３半導体層と前記第２導電型の第２
    半導体層とのｐｎ接合面から前記第２半導体層内部に向
    かって空乏層が広がるように前記ドレイン電極と前記ソ
    ース電極の間に電圧を印加するとき、前記第２導電型の
    第２半導体層内部又はその近傍の一部で雪崩降伏が発生
    する原因となる臨界電界に達したときのドレイン・ソー
    ス電極間電圧よりも低い印加電圧の下で前記空乏層が第
    ２半導体層を介し前記第１導電型の第１半導体層に到達
    し、前記第１半導体層から前記第２半導体層への少数キ
    ャリア注入を発生するように、前記第２導電型の第２半
    導体層の不純物濃度と厚さが所定の値に予め設定されて
    いることを特徴とする絶縁ゲート型バイポーラトランジ
    スタ。
  2. 【請求項２】　　前記第１半導体層と前記第２半導体層
    とのｐｎ接合面またはその接合面近傍に、前記第２半導
    体層よりも高不純物濃度に形成されて、前記第１半導体
    層と前記第２半導体層との間のキャリアの授受のための
    前記第１半導体層と前記第２半導体層の接触面を残した
    所定のパターン形状を有する第２導電型の第５半導体層
    を設けたことを特徴とする請求項１に記載の絶縁ゲート
    型バイポーラトランジスタ。
  3. 【請求項３】　　前記第５半導体層の所定のパターン形
    状は、前記第１半導体層と前記第２半導体層との境界面
    又は境界面近傍において、周期的な繰り返しパターンを
    有していることを特徴とする請求項２に記載の絶縁ゲー
    ト型バイポーラトランジスタ。
  4. 【請求項４】　　前記第５半導体層の所定のパターン形
    状が、網形状あるいは縞形状であることを特徴とする請
    求項２もしくは請求項３に記載の絶縁ゲート型バイポー
    ラトランジスタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719412A (en) * 1993-04-02 1998-02-17 Nippondenso Co., Ltd Insulated gate bipolar transistor
US5723882A (en) * 1994-03-10 1998-03-03 Nippondenso Co., Ltd. Insulated gate field effect transistor having guard ring regions
US5753943A (en) * 1995-03-07 1998-05-19 Nippondenso Co., Ltd. Insulated gate type field effect transistor and method of manufacturing the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP3216315B2 (ja) * 1993-04-02 2001-10-09 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
JP2870402B2 (ja) * 1994-03-10 1999-03-17 株式会社デンソー 絶縁ゲート型電界効果トランジスタ
EP1408554B1 (de) * 1996-02-05 2015-03-25 Infineon Technologies AG Durch Feldeffekt steuerbares Halbleiterbauelement
JP3918209B2 (ja) 1996-09-11 2007-05-23 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ及びその製造方法
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
EP1127379B1 (de) * 1999-08-19 2010-06-02 Infineon Technologies AG Vertikal aufgebautes leistungshalbleiterbauelement
JP4164962B2 (ja) 1999-10-08 2008-10-15 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JP4460741B2 (ja) * 2000-09-27 2010-05-12 株式会社東芝 電力用半導体素子及びその製造方法
DE102004017723B4 (de) * 2003-04-10 2011-12-08 Fuji Electric Co., Ltd In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
US9391189B2 (en) 2012-09-16 2016-07-12 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US9166048B2 (en) * 2012-09-16 2015-10-20 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US9660038B2 (en) 2012-09-16 2017-05-23 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US11081612B2 (en) * 2015-12-01 2021-08-03 Sharp Kabushiki Kaisha Avalanche photodiode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4041517A (en) * 1974-09-04 1977-08-09 Tokyo Shibaura Electric Co., Ltd. Vertical type junction field effect semiconductor device
IE53895B1 (en) * 1981-11-23 1989-04-12 Gen Electric Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPH07123166B2 (ja) * 1986-11-17 1995-12-25 日産自動車株式会社 電導度変調形ｍｏｓｆｅｔ
JP2786196B2 (ja) * 1987-07-21 1998-08-13 株式会社デンソー 絶縁ゲート型半導体装置
JPH02112285A (ja) * 1988-10-21 1990-04-24 Hitachi Ltd 伝導度変調型ｍｏｓｆｅｔ
US4994871A (en) * 1988-12-02 1991-02-19 General Electric Company Insulated gate bipolar transistor with improved latch-up current level and safe operating area
US5095343A (en) * 1989-06-14 1992-03-10 Harris Corporation Power MOSFET
EP0405200A1 (de) * 1989-06-30 1991-01-02 Asea Brown Boveri Ag MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement
EP0416805B1 (en) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor with voltage clamp
DE69034136T2 (de) * 1989-08-31 2005-01-20 Denso Corp., Kariya Bipolarer transistor mit isolierter steuerelektrode
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719412A (en) * 1993-04-02 1998-02-17 Nippondenso Co., Ltd Insulated gate bipolar transistor
US5723882A (en) * 1994-03-10 1998-03-03 Nippondenso Co., Ltd. Insulated gate field effect transistor having guard ring regions
US5753943A (en) * 1995-03-07 1998-05-19 Nippondenso Co., Ltd. Insulated gate type field effect transistor and method of manufacturing the same
US6146947A (en) * 1995-03-07 2000-11-14 Nippondenso Co., Ltd. Insulated gate type field effect transistor and method of manufacturing the same

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