JP2007214355A - 半導体装置 - Google Patents

Abstract

【課題】電流破壊を起こしにくい半導体装置を提供すること。
【解決手段】Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル領域２が積層され、Ｎ−型炭化珪素エピタキシャル領域２中の所定領域にはＰ型の電界緩和領域１０が形成され、エピタキシャル領域２表面および電界緩和領域１０表面の所定領域上にＮ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３が形成され、エピタキシャル領域２とＮ型多結晶シリコン領域４との界面に隣接しゲート絶縁膜５を介してゲート電極６が配置され、Ｎ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３にはソース電極８が接続し、Ｎ＋型炭化珪素基板１の裏面にはドレイン電極９が形成されている半導体装置において、電界緩和領域１０とソース電極８とがＰ型多結晶シリコン領域３を介してオーミック接続していることを特徴とする半導体装置を構成する。
【選択図】図３

Description

本発明は半導体装置に関する。

本発明に関連する従来例として、従来技術による半導体装置である炭化珪素系電界効果トランジスタが下記特許文献１に記載されている。

この従来例では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、前記Ｎ−型炭化珪素エピタキシャル領域と、前記Ｎ−型多結晶シリコン領域およびＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、Ｎ−型炭化珪素エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。

上記のような構成の炭化珪素系電界効果トランジスタは、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合面にゲート電界が作用し、ゲート絶縁膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
特開２００３−３１８３９８号公報

上記従来技術において、Ｎ−型多結晶シリコン領域下のＮ−型炭化珪素エピタキシャル領域中にＰ型電界緩和領域を形成することで、ドレイン電極に正の高電圧が印加された場合のヘテロ接合面および電流駆動ポイントの電界を緩和し、耐圧を向上させることが出来る。

しかし、上記構成ではＮ−型多結晶シリコン領域とＰ型電界緩和領域はＰ−Ｎ接合となる。この場合、ドレイン電極とソース電極間はＮ−Ｐ−Ｎ接合となるため、Ｐ型電界緩和領域とＮ−型炭化珪素エピタキシャル層のＰ−Ｎ接合をダイオードとして用いることは出来ない。

また、Ｐ型電界緩和領域はフローティング状態であるため、Ｐ型電界緩和領域に正孔が流れ込んだ場合に電位が上昇し、Ｎ型多結晶シリコン領域、Ｐ型電界緩和領域、Ｎ−型炭化珪素エピタキシャル領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンし大電流が流れ、素子が破壊する可能性がある。

本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、電流破壊を起こしにくい半導体装置を提供することにある。

第一導電型の半導体基体の一主面上に、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一および第二ヘテロ半導体領域が形成され、前記第二ヘテロ半導体領域は第二導電型であり、前記半導体基体と前記第一ヘテロ半導体領域との界面であるヘテロ接合面にゲート絶縁膜を介してゲート電極が配置され、前記第一および第二ヘテロ半導体領域に接続するソース電極が形成されている半導体装置において、前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、前記電界緩和領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置を構成する。

本発明によれば、第二導電型の電界緩和領域とソース電極とを第二導電型の第二ヘテロ半導体領域を介して接続することで、前記電界緩和領域とソース電極を低抵抗にオーミック接続することが可能となり、前記電界緩和領域に流れ込むキャリアをソース電極に引き抜くことで、寄生バイポーラ効果を抑制することが可能となり、その結果として、電流破壊を起こしにくい半導体装置を提供することが出来る。

以下の実施の形態例においては、半導体基体材料を炭化珪素（ＳｉＣ）とし、ヘテロ半導体を多結晶シリコンとし、第一導電型をＮ型、第二導電型をＰ型とした半導体装置を一例として説明する。

［第１の実施の形態例］
本発明の第１の実施の形態例を、図１〜３に基づいて説明する。

図１は、Ｎ型多結晶シリコン領域（図中、Ｎ型ポリシリコン領域と表示）とＰ型炭化珪素領域とのヘテロ接合面付近のエネルギーバンド図である。Ｎ型多結晶シリコン領域の電子およびＰ型炭化珪素領域の正孔は、エネルギー障壁に阻まれ、自由に行き来することは出来ない。

図２は、Ｐ型多結晶シリコン領域（図中、Ｐ型ポリシリコン領域と表示）とＰ型炭化珪素領域とのヘテロ接合面付近のエネルギーバンド図である。Ｐ型炭化珪素領域の不純物濃度を十分高濃度にすることでエネルギー障壁は薄くなり、Ｐ型多結晶シリコン領域およびＰ型炭化珪素領域の正孔はエネルギー障壁をトンネルすることが出来、互いの領域を自由に行き来することが出来る。すなわち、Ｐ型多結晶シリコン領域とＰ型炭化珪素領域とはオーミック接触している。

また、ソース電極とＰ型多結晶シリコン領域をオーミック接続することは、Ｐ型多結晶シリコン領域中の不純物濃度を十分高濃度にすることで可能であり、シリコンＬＳＩやパワーデバイスなどで一般的に用いられている技術である。

以上の原理により、Ｐ型多結晶シリコン領域を介することで、ソース電極とＰ型炭化珪素領域をオーミック接続することが可能である。

図３は、本実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。

ドレイン領域となる第一導電型であるＮ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル領域２が積層され、第一導電型の半導体基体が構成されている。Ｎ−型炭化珪素エピタキシャル領域２中の所定領域には第二導電型であるＰ型の電界緩和領域１０が形成されている。

前記半導体基体の一主面であるエピタキシャル領域２表面の所定領域上には、第一ヘテロ半導体領域であるＮ型多結晶シリコン領域４および第二ヘテロ半導体領域であるＰ型多結晶シリコン領域３が形成されている。多結晶シリコン層（Ｎ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３）は炭化珪素と異なるバンドギャップ幅を有し、エピタキシャル領域２と（電界緩和領域１０を含めて）ヘテロ接合しており、その接合面にはエネルギー障壁が存在している。

また、エピタキシャル領域２とＮ型多結晶シリコン領域４との界面である第一ヘテロ接合面に隣接しゲート絶縁膜５を介してゲート電極６が配置されている。

図３に示したように、第一ヘテロ半導体領域であるＮ型多結晶シリコン領域４と、半導体基体の一部分であるエピタキシャル領域２と、ゲート絶縁膜５とが互いに接する位置から所定距離離れて電界緩和領域１０が形成されている。

多結晶シリコン領域３、４およびゲート電極６の上には層間絶縁膜７が形成されている。Ｎ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３はソース電極８に接続する。Ｎ＋型炭化珪素基板１の裏面には、ドレイン電極９が形成されている。

本実施の形態例においては、構成要素である多結晶シリコン領域の一部（３で示した部分）をＰ型にすることで、上述の説明から分かるように、ソース電極８とＰ型電界緩和領域１０とを、第二ヘテロ半導体領域であるＰ型多結晶シリコン領域３を介して、容易にオーミック接続することが可能である。

本実施の形態例においては、Ｐ型電界緩和領域１０とソース電極８をＰ型多結晶シリコン領域３を介してオーミック接続することで、ソース電極８をアノード、ドレイン電極９をカソードとしたダイオードを内蔵することが出来る。

また、Ｐ型電界緩和領域１０に流れ込む正孔をソース電極８に引き抜くことで、Ｎ型多結晶シリコン領域４、Ｐ型電界緩和領域１０、Ｎ−型炭化珪素エピタキシャル領域２を、それぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。

［第２の実施の形態例］
図４は、第２の実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。

本実施の形態例が第１の実施の形態例と異なる点は、Ｐ型電界緩和領域１２内にＰ型パンチスルー防止領域１１が形成され、Ｐ型電界緩和領域１２がＰ型パンチスルー防止領域１１を介してＰ型多結晶シリコン領域３と接続されている点である。

ヘテロ接合面での不純物濃度を高濃度化すること（Ｐ型パンチスルー防止領域１１の不純物濃度を、たとえば、Ｐ型電界緩和領域１２の不純物濃度以上とすること）で、ヘテロ接合面でのオーミック接続をより低抵抗にすることが出来る。また、Ｎ−型炭化珪素エピタキシャル領域２とのＰ−Ｎ接合面で、Ｐ型電界緩和領域１２の不純物濃度をより低濃度にすることで電界緩和領域端部での電界集中をさらに抑制することが出来る。

本実施の形態例においては、Ｐ型パンチスルー防止領域１１とソース電極８とをＰ型多結晶シリコン領域３を介してより低抵抗にオーミック接続することで、ソース電極８をアノード、ドレイン電極９をカソードとしたより低損失なダイオードを内蔵することが出来る。

また、Ｐ型電界緩和領域１２に流れ込む正孔をソース電極８により低抵抗に引き抜くことで、Ｎ型多結晶シリコン領域４、Ｐ型電界緩和領域１２、Ｎ−型炭化珪素エピタキシャル領域２をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。

［第３の実施の形態例］
図５は、第３実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。

本実施の形態例が第２の実施の形態例と異なる点は、前記半導体基体と前記第二ヘテロ半導体領域であるＰ型多結晶シリコン領域３との界面である第二ヘテロ接合面が、Ｐ型パンチスルー防止領域１１内に位置している点である。このような構成にすることで、Ｐ型電界緩和領域１２が空乏化した場合でも、Ｐ型パンチスルー防止領域１１とＰ型多結晶シリコン領域３とのオーミック接触面積が変化せず、安定したオーミック接続を得ることが出来る。

本実施の形態例によれば、Ｐ型パンチスルー防止領域１１とソース電極８をＰ型多結晶シリコン領域３を介してより安定的にオーミック接続することで、ソース電極８をアノード、ドレイン電極９をカソードとした内蔵ダイオードの動作をより安定化することが出来る。

また、Ｐ型電界緩和領域１２に流れ込む正孔をソース電極８に安定的に引き抜くことで、Ｎ型多結晶シリコン領域４、Ｐ型電界緩和領域１２、Ｎ−型炭化珪素エピタキシャル領域２をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。

上記の実施の形態例においては、Ｐ型電界緩和領域とソース電極とをＰ型多結晶シリコン層を介して接続することで、Ｐ型電界緩和領域とソース電極を低抵抗にオーミック接続することが出来る。

その結果、ソース電極をアノード、ドレイン電極をカソードとしたダイオードを内蔵することが出来る。これにより、インバータ回路における転流ダイオードを同一基板内の別領域、または別基板に形成する必要がなくなり、インバータ回路の小型化およびコストの削減が可能である。

また、Ｐ型電界緩和領域に流れ込む正孔をソース電極に引き抜くことで、Ｎ型多結晶シリコン領域、Ｐ型電界緩和領域、Ｎ−型炭化珪素エピタキシャル領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、素子の破壊耐性を向上させることが出来る。

上記の実施の形態例においては、第一導電型がＮ型、第二導電型がＰ型であったが、第一導電型がＰ型、第二導電型がＮ型である場合にも、本発明の効果は上記の場合と同様に得られる。

また、前記半導体基体の材料としては、炭化珪素のみならず、窒化ガリウムまたはダイヤモンドを用いてもよい。

また、前記第一および第二ヘテロ半導体領域は、多結晶シリコンのみならず、単結晶シリコン、、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなっていてもよい。

また、前記第一および第二ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウム砒素、多結晶ガリウム砒素またはアモルファスガリウム砒素からなっていてもよい。

本発明の第１の実施の形態例を説明するエネルギーバンド図である。 本発明の第１の実施の形態例を説明するエネルギーバンド図である。 本発明の第１の実施の形態例を説明する素子部断面構造図である。 本発明の第２の実施の形態例を説明する素子部断面構造図である。 本発明の第３の実施の形態例を説明する素子部断面構造図である。

符号の説明

１：Ｎ＋型炭化珪素基板、２：Ｎ−型炭化珪素エピタキシャル領域、３：Ｐ型多結晶シリコン領域、４：Ｎ型多結晶シリコン領域、５：ゲート絶縁膜、６：ゲート電極、７：層間絶縁膜、８：ソース電極、９：ドレイン電極、１０：電界緩和領域、１１：Ｐ型パンチスルー防止領域、１２：Ｐ型電界緩和領域。

Claims (7)

1. 第一導電型の半導体基体と、
   前記半導体基体の一主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一ヘテロ半導体領域と、
   前記半導体基体の前記主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなり、第二導電型を持つ第二ヘテロ半導体領域と、
   前記半導体基体と前記第一ヘテロ半導体領域との界面である第一ヘテロ接合面に隣接しゲート絶縁膜を介して配置されたゲート電極と、
   前記第一および第二ヘテロ半導体領域に接続するソース電極と、
   前記半導体基体に接続するドレイン電極とを備える半導体装置において、
   前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、
   前記電界緩和領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置。
2. 第一導電型の半導体基体と、
   前記半導体基体の一主面の所定領域に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一ヘテロ半導体領域と、
   前記半導体基体の前記主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなり、第二導電型を持つ第二ヘテロ半導体領域と、
   前記半導体基体と前記第一ヘテロ半導体領域との界面である第一ヘテロ接合面に隣接しゲート絶縁膜を介して配置されたゲート電極と、
   前記第一および第二ヘテロ半導体領域に接続するソース電極と、
   前記半導体基体に接続するドレイン電極とを備える半導体装置において、
   前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、
   前記電界緩和領域内に第二導電型のパンチスルー防止領域が形成され、
   前記パンチスルー防止領域の不純物濃度は前記電界緩和領域の不純物濃度以上であり、
   前記パンチスルー防止領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置。
3. 前記半導体基体と前記第二ヘテロ半導体領域との界面である第二ヘテロ接合面は、前記パンチスルー防止領域内に位置していることを特徴とする請求項２に記載の半導体装置。
4. 前記第一ヘテロ半導体領域は第一導電型を持つことを特徴とする請求項１、２または３に記載の半導体装置。
5. 前記半導体基体は、炭化珪素、窒化ガリウムまたはダイヤモンドからなることを特徴とする請求項１、２、３または４に記載の半導体装置。
6. 前記第一および第二ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
7. 前記第一および第二ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウム砒素、多結晶ガリウム砒素またはアモルファスガリウム砒素からなることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。

Images