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WO2004036635A1 - 薄膜結晶ウェーハの製造方法、それを用いた半導体デバイス及びその製造方法 - Google Patents

薄膜結晶ウェーハの製造方法、それを用いた半導体デバイス及びその製造方法 Download PDF

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WO2004036635A1
WO2004036635A1 PCT/JP2003/013067 JP0313067W WO2004036635A1 WO 2004036635 A1 WO2004036635 A1 WO 2004036635A1 JP 0313067 W JP0313067 W JP 0313067W WO 2004036635 A1 WO2004036635 A1 WO 2004036635A1
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WO
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layer
single crystal
compound semiconductor
group
semiconductor device
Prior art date
Application number
PCT/JP2003/013067
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English (en)
French (fr)
Inventor
Masahiko Hata
Original Assignee
Sumitomo Chemical Company, Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Sumitomo Chemical Company, Limited filed Critical Sumitomo Chemical Company, Limited
Priority to AU2003271176A priority Critical patent/AU2003271176A1/en
Priority to US10/530,562 priority patent/US20060060132A1/en
Priority to EP03751458A priority patent/EP1553618A1/en
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    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Definitions

  • the present invention relates to a method for manufacturing a semiconductor wafer having excellent surface stability, a semiconductor device having good ohmic electrode characteristics using the same, and a method for manufacturing the same.
  • Group 3-5 compound semiconductor crystals such as G a As, G a P, G a N are used for semiconductors such as high-speed electronic devices used in the high-frequency range above the microwave band or light-emitting devices such as various light-emitting diodes. Widely used for device manufacturing.
  • the electrical characteristics of the semiconductor crystal itself are important, but from the viewpoint of device application, the semiconductor crystal must be connected to an external device.
  • the electrical characteristics of the electrode portion for electrically connecting the electrodes are also important. In other words, formation of an electrode capable of obtaining an ohmic connection that allows a current to flow efficiently with an external device has become an important technical issue.
  • the conduction band or valence band level of a semiconductor often differs from the work function of an electrode metal, so that a current flows smoothly into a semiconductor crystal through an electrode to a desired semiconductor layer. It is necessary to select an electrode material with a work function suitable for the band structure.
  • the InGaAs layer is provided as an electrode connection layer, the InGaAs layer having a different lattice constant from the GaAs layer formed on the uppermost layer of the semiconductor crystal, etc. Therefore, excessive compressive or tensile stress acts in the completed semiconductor device. For this reason, distortion occurs and the surface morphology deteriorates, so that disconnection and other problems occur for fine patterning.
  • the thickness of the depletion layer, which becomes the potential barrier is reduced by adding a large amount of impurities, the thermal stability of the semiconductor will be impaired, and the operation of the completed semiconductor device will become unstable, and the operation reliability will decrease I do.
  • An object of the present invention is to provide a method for manufacturing a semiconductor wafer having excellent surface stability and a semiconductor device having good ohmic electrode characteristics using the same, which can solve the above-described problems in the prior art, and a semiconductor device having the same. It is to provide a manufacturing method.
  • the present invention has excellent surface stability by laminating a Si layer having an appropriate crystal structure on a single crystal of a Group 3-5 compound semiconductor such as GaAs. And a semiconductor multilayer structure having good ohmic electrode characteristics can be obtained.
  • the present invention is as follows.
  • a semiconductor device comprising: a formed Si layer; and a metal electrode formed as an ohmic electrode on the Si layer.
  • the group III-V compound semiconductor single crystal is G a As, In G a As, and
  • the semiconductor device according to any one of the above (1) to (3), which is any one single crystal selected from the group consisting of InP.
  • a required compound semiconductor thin film crystal layer is laminated on a semiconductor substrate by epitaxy to form a group 3-5 compound semiconductor unit.
  • the above method wherein the step of obtaining a crystal and the step of forming a Si layer on the Group 3-5 compound semiconductor single crystal by epitaxy are performed in the same epitaxy growth furnace.
  • the compound semiconductor thin-film crystal layer contains As
  • the thin film crystal layer of the group III-V compound semiconductor single crystal bonded to the Si layer
  • a required compound semiconductor thin film crystal layer is stacked on a semiconductor substrate by epitaxy to form a group III-V compound semiconductor.
  • the above method comprising forming a metal electrode acting as an ohmic electrode on the layer.
  • the Si layer has a flat surface state and excellent chemical stability, a good electrode can be formed by using a metal having an appropriate work function with respect to the Si layer, such as aluminum. It can be an ohmic electrode.
  • FIG. 1 is a sectional view showing an example of an embodiment of a semiconductor device according to the present invention.
  • FIG. 1 is a sectional view showing an example of an embodiment of a semiconductor device according to the present invention.
  • the semiconductor device shown in FIG. 1 is a heterojunction bipolar transistor (HBT) 1 configured using a Group 3-5 compound semiconductor crystal.
  • the HBT 1 is configured using a GaAs single crystal 10 which is a group III-V compound semiconductor single crystal for a HBT having a known configuration and configured to function as an HBT element.
  • the G a As single crystal 10 is deposited on the G a As substrate 2 by an appropriate epitaxy method such as a metalorganic vapor phase epitaxy method (MOVPE method) or a molecular beam epitaxy method (MBE method).
  • MOVPE method metalorganic vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • InGaP layer (emitter layer) 7 ⁇ ⁇ —GaAs layer (emitter cap layer) 8 It is manufactured by successively forming layers in an appropriate epitaxy growth furnace.
  • n + —Gas layer 8 which is the uppermost layer of the GaAs single crystal 10 is an n-type doped GaAs layer, which is referred to as “n-type” Group 5 compound semiconductor single crystal epitaxial layer. " Since an emitter electrode is provided as an ohmic electrode above the n + _GaAs layer 8, a Si layer 11 is formed immediately above the n + —GaAs layer 8, and an aluminum layer is formed on the Si layer 11
  • (A)) is formed as an ohmic electrode for electrons.
  • the Si layer 11 on the n + —GaAs layer 8 which is chemically unstable and easily forming a surface defect level, the n + _GaAs layer 8 is depleted. The generation of a potential barrier such as a layer can be effectively prevented.
  • an aluminum electrode 12 capable of obtaining a good ohmic connection to Si on the Si layer 11, the electrode 12 and the n-InGaP layer (emitter layer) are formed. A good ohmic connection with is established.
  • a GaAs crystal is rapidly acidified in air, and a high-density surface state is generated by a depletion layer formed by disorder of the crystal plane at that time, which hinders formation of a good ohmic electrode. Therefore, after the n + —Gas layer 8 is grown in the epitaxial growth furnace, the Si layer 11 is continuously grown in the same epitaxial growth furnace by MOV PE method, MBE method, or the like. As a result, a SiZGaAs heterojunction can be formed without causing unstable surface states.
  • the buffer layer 3 to the n + -GaAs layer (emitter cap layer) 8 are formed on the GaAs substrate 2 by an appropriate epitaxial growth method such as the M ⁇ VPE method or the MBE method.
  • an appropriate epitaxial growth method such as the M ⁇ VPE method or the MBE method.
  • a silicon (SiH 4 ) or disilane (Si 2 H 6 ) is supplied, and the Si raw material is thermally decomposed by the appropriate epitaxy growth method described above, and the
  • the Si layer 11 is grown by growing Si on the n 1 -GaAs layer 8.
  • the Si layer 1 1 is a 0 & 3 crystal 11 + —
  • the Si layer 11 is not necessarily limited to being formed as a single crystal layer, but may be formed in a polycrystalline form or an amorphous form.
  • the Si layer 11 is doped into n-type by As, P, etc., in consideration of the Fermi level fixed near the surface defect level. Is preferred.
  • the thickness of the Si layer 11 is not critical, but is preferably in the range of several tens A to several hundreds A. For the same reason, it is desirable to apply n-type doping also to the n + — GaAs layer 8.
  • the junction resistance can be made negligibly small.
  • This n-type doping can be applied to each layer of the n + — GaAs layer 8 and the Si layer 11 by appropriate means.
  • n + ⁇ When forming the Si layer 11 on the GaAs layer 8, the n + — doping amount of a sufficient concentration between the GaAs layer 8 and the Si layer 11 due to mutual diffusion by heating. Can be realized.
  • the surface of the Si layer 11 is very stable and has a small surface state, as in the case of the Si semiconductor technology, aluminum, which is a metal having an appropriate electron affinity, is used.
  • the GaAs single crystal 10 is electrically connected to an external device via the electrode 12, and the two can be satisfactorily ohmic-connected.
  • the configuration of the emitter electrode has been described.
  • a good ohmic electrode can be similarly provided.
  • the semiconductor device of the present invention is not limited to the HBT element, but can be widely applied to light emitting diode elements, HEMT elements and the like.
  • the group III-V compound semiconductor single crystal epitaxial layer is doped with n-type and the metal electrode is an ohmic electrode for electrons.
  • the present invention is similarly applied to a case where the group III-V compound semiconductor single crystal epitaxial layer is doped in a p-type and the metal electrode is an ohmic electrode for holes. The effect can be obtained.
  • the formation of the unnecessary potential barrier can be effectively prevented by forming the Si layer on the group III-V compound semiconductor single crystal epitaxial layer, and the space between the Si layer and the electrode can be improved. Ohm connection state. As a result, a current can efficiently flow between the group 3-5 compound semiconductor single crystal and the external device via the electrode.

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Abstract

　ＧａＡｓ単結晶１０のｎ＋−ＧａＡｓ層８をエピタキシャル成長により成膜した後、引き続きＳｉ層１１を同一のエピタキシャル成長炉内においてエピタキシャル成長させ、しかる後アルミニウムの電極１２をオーミック電極としてＳｉ層１１上に形成する。Ｓｉ層１１によってｎ＋−ＧａＡｓ層８の表面に表面欠陥準位が形成されるのを抑制することができ、不要な電位障壁の形成を有効に防止できる。Ｓｉ層１１は表面状態が平坦で且つ化学的安定性に優れているので、Ｓｉ層１１に対して適切な仕事関数を有するアルミニウム等を用いて電極１２を形成することにより、良好なオーミック電極とすることができる。

Description

明 細 書 薄膜結晶ゥエーハの製造方法、 それを用いた半導体デバイス及びその製造方法 技術分野
本発明は、 表面安定性に優れた半導体ゥエーハの製造方法及びこれを用いた良 好なォーミック電極特性を有する半導体デバイス並びにその製造方法に関する。 背景技術
G a A s 、 G a P、 G a N等の 3— 5族化合物半導体結晶が、 マイクロ波帯以 上の高周波領域で使用される高速電子素子又は各種発光ダイォード等の発光素子 のような半導体デバイスの製造のために広く用いられている。 上述のような化合 物半導体結晶を利用して半導体デバイスを製造する場合、 半導体結晶自身の電気 的特性が重要であることは勿論であるが、 デバイス応用の観点からは、 半導体結 晶を外部デバイスと電気的に接続するための電極部分の電気的特性も重要である。 すなわち、 外部デバイスとの間で電流を効率良く流すことができるォーミック接 続を得ることができる電極の形成が重要な技術的課題となってきている。
一般には、 半導体における伝導帯準位又は価電子帯準位と電極金属の仕事関数 とは異なることが多いため、 電極を介して半導体結晶内に電流を円滑に流し込む ためには目的の半導体層の帯構造に適合した仕事関数を持つ電極材料を選ぶ必要 がある。
し力 し、 半導体結晶に取り付ける電極の材料を上述の観点から選択したとして も、 半導体結晶の表面の不安定性のために電位障壁が生じ、 これが電流の円滑な 流れを阻害するという問題がある。 例えば、 G a A s系化合物半導体の場合、 高 密度の表面欠陥準位が自然に形成され、 同欠陥準位付近にフェルミ準位が固定さ れ、 かつ同準位が禁制帯内に形成されるために、 表面付近に電位障壁となる空乏 層が形成されることが多い。 このことは使用する電極金属の種類によらず一定の 空乏層が発生することを意味し、 この空乏層の影響により電極の材料を適切に選 択したとしても、 理想的なォーミック特性を得ることが事実上困難になっている。 この問題に対処するため、 従来においては、 半導体結晶と電極との間に、 禁制 帯幅が小さく電位障壁の小さい I n G a A s等の結晶層を電極接続層として形成 し、 電極と半導体結晶との間のエネルギーギャップを緩和する構成、 あるいは不 純物添加濃度を上げると空乏層厚さが薄くなることを利用し、 電極からの電流が トンネル効果により半導体結晶に円滑に流れる程度に空乏層が薄くなるまで多量 の不純物を添加するようにした構成が考えられ、 公知となっている。
しかし、 I n G a A s層を電極接続層として設けると、 半導体結晶の最上層に 形成されている G a A s層の上に、 これと格子定数の異なる I n G a A s層等を 形成することとなるので、 出来上がった半導体デバイス内に無理な圧縮又は引張 応力が作用することとなる。 このため、 歪が発生したり、 表面形態が悪化したり するので、 微細なパターニングに対して断線その他の不具合が生じる。 一方、 電 位障壁となる空乏層の厚さを不純物の大量添加により薄くすると、 半導体の熱的 安定性を損なうこととなり、 出来上がった半導体デバイスの動作が不安定になり、 動作の信頼性が低下する。
発明の開示
本発明の目的は、 従来技術における上述の問題点を解決することができるよう にした、 表面安定性に優れた半導体ゥェーハの製造方法及びこれを用いた良好な ォーミック電極特性を有する半導体デバイス並びにその製造方法を提供すること にある。
上記課題を解決するため、 本発明では、 G a A sのような 3— 5族化合物半導 体の単結晶上に適宜の結晶構造の S i層を積層することにより、 表面安定性に優 れ、 且つ良好なォーミック電極特性を有する半導体積層構造を得ることができる ようにしたものである。
本発明は以下の通りである。
( 1 ) 3— 5族化合物半導体単結晶を用いた半導体デバイスにおいて、 ドープ された 3— 5族化合物半導体単結晶ェピタキシャル層と、 該 3 _ 5族化合物半導 体単結晶ェピタキシャル層上に形成された S i層と、 該 S i層上にォーミック電 極として形成された金属電極とを備えて成る半導体デバイス。
( 2 ) 前記 3— 5族化合物半導体単結晶ェピタキシャル層が n型にドープされ ており、 前記金属電極が電子用ォーミック電極である上記 （1 ) の半導体デバイ ス。
(3) 前記 3 _ 5族化合物半導体単結晶ェピタキシャル層が p型にドープされ ており、 前記金属電極が正孔用ォ一ミック電極である、 上記 （1) の半導体デバ イス。
(4) 前記 3— 5族化合物半導体単結晶が G a A s、 I n G a A s、 及び
I n Pからなる群から選ばれるいずれか 1つの単結晶である、 上記 （ 1) 〜 (3) のいずれかの半導体デバイス。
(5) 前記 S i層が、 前記 3— 5族化合物半導体単結晶ェピタキシャル層上に ェピタキシャルに成長させた単結晶層である、 上記 （1) 〜 （4) のいずれかの 半導体デバイス。
(6) 前記 S i層が、 前記 3— 5族化合物半導体単結晶工ピタキシャル層上に 多結晶層又はアモルファス層として形成されている、 上記 （1) 〜 （4) のいず れかの半導体デバイス。
(7) 前記金属電極がアルミニウムからなる上記 （1) 〜 （6) のいずれかの 半導体デバイス。
(8) 3-5族化合物半導体デバイス用の薄膜結晶ゥエーハの製造方法におい て、 半導体基板上に所要の化合物半導体薄膜結晶層をェピタキシャル成長によつ て積層して 3— 5族化合物半導体単結晶を得る工程と、 該 3— 5族化合物半導体 単結晶上に S i層をェピタキシャル成長によって成膜する工程とを、 同一のェピ タキシャル成長炉内において行う、 上記方法。
(9) 前記ェピタキシャル成長が、 有機金属気相ェピタキシャル成長法 （MO VPE法） 又は分子線エピタキシー法 （MBE法） により行われる上記 （8) の 方法。
(10) 前記 3— 5族化合物半導体単結晶が G a A s単結晶である上記 （ 8 ) の方法。
(1 1) 前記 S i層を成膜する場合に前記 S i層に接合する前記 3— 5族化合 物半導体単結晶の薄膜層が S iにより n型ドープされる上記 （8) の方法。
(1 2) 前記化合物半導体薄膜結晶層が A sを含み、 前記 S i層を成膜する場 合に、 前記 S i層に接合する前記 3— 5族化合物半導体単結晶の薄膜結晶層中の Asにより前記 S i層が n型ドープされる上記 （8) の方法。
(1 3) 前記 S i層を単結晶層、 多結晶層、 又はアモルファス層として形成す るようにした上記 （8) 〜 （1 2) のいずれかの方法。
(14) 3— 5族化合物半導体単結晶を用いた半導体デバイスの製造方法にお いて、 半導体基板上に所要の化合物半導体薄膜結晶層をェピタキシャル成長によ つて積層して 3— 5族化合物半導体単結晶を得る工程と、 該 3— 5族化合物半導 体単結晶上に S i層をェピタキシャル成長によって成膜する工程とを、 同一のェ ピタキシャル成長炉内において行った後、 該 S i層上にォーミック電極として働 く金属電極を形成することを含む、 上記方法。
3— 5族化合物半導体単結晶ェピタキシャル層上に S i層を形成することによ り、 3— 5族化合物半導体単結晶ェピタキシャル層表面に表面欠陥準位が形成さ れるのを抑制することができ、 不要な電位障壁の形成を有効に防止できる。 S i 層は表面状態が平坦で且つ化学的安定性に優れているので、 S i層に対して適切 な仕事関数を有する金属、 例えばアルミニウム等を用いて電極を形成することに より、 良好なォーミック電極とすることができる。
図面の簡単な説明
図 1は、 本発明による半導体デバイスの実施の形態の一例を示す断面図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態の一例につき詳細に説明する。
図 1には、 本発明による半導体デバイスの実施の形態の一例が断面図にて示さ れている。 図 1に示した半導体デバイスは、 3— 5族化合物半導体結晶を用いて 構成されたへテロ接合バイポーラトランジスタ （HBT) 1である。 HBT 1は、 これにより HBT素子として機能するように構成されている公知の構成の HBT 用の 3— 5族化合物半導体単結晶である G a A s単結晶 1 0を用いて構成されて いる。 G a As単結晶 1 0は、 G a As基板 2の上に、 有機金属気相ェピタキシ ャル成長法 （MOVPE法） 又は分子線エピタキシー法 （MBE法） 等の適宜の ェピタキシャル成長法によって、 バッファ層 3、 n+— GaAs層 （導電層） 4、 n— GaAs層 （コレクタ層） 5、 p— GaA s層 （ベース層） 6、 n—
I nGa P層 （ェミッタ層） 7、 ητ— Ga A s層 （ェミッタキャップ層） 8を 適宜のェピタキシャル成長炉内におレ、て順次積層形成して製造される。
G a A s単結晶 10の最上層である n+— G a A s層 8は n型にドープされた Ga A s層であり、 これが本発明においては （n型に） 「ドープされた 3— 5族 化合物半導体単結晶ェピタキシャル層」 に相当する。 この n+_GaAs層 8の 上方にェミッタ電極をォーミック電極として設けるため、 n+— GaA s層 8の 直ぐ上には S i層 1 1が積層形成され、 S i層 1 1の上にはアルミニウム
(A】） から成る電極層 1 2が電子用のォーミック電極として形成されている。 このように、 化学的に不安定で表面欠陥準位が形成され易い n+— G a A s層 8上に S i層 1 1を積層形成することにより、 n + _G a A s層 8に空乏層のよ うな電位障壁が生じるのを有効に防止することができる。 そして、 S i層 1 1上 に、 S iに対して良好なォーミック接続を得ることができるアルミニウムの電極 1 2を形成することにより、 電極 1 2と n— I nG a P層 （ェミッタ層） との間 の良好なォーミック接続が確立される。
一般に、 GaAs結晶は空気中で速やかに酸ィヒされ、 その時の結晶面の乱れに より形成される空乏層によって高密度の表面準位が生じ、 良好なォーミック電極 形成の妨げとなる。 したがって、 ェピタキシャル成長炉中で n+— G a A s層 8 を成長させた後、 引き続き同一のェピタキシャル成長炉中で S i層 1 1を MOV P E法又は MB E法等によってェピタキシャル成長させることにより、 不安定な 表面準位を生じさせることなしに S i ZG a A sヘテロ接合を形成することがで さる。
具体的には、 GaAs基板 2の上に、 M〇VPE法又はMBE法等の適宜のェ ピタキシャル成長法によってバッファ層 3から n+— G a A s層 （エミッタキヤ ップ層） 8までを適宜のェピタキシャル成長炉内において順次積層形成して、 GaAs単結晶 10を形成した後、 引き続きこのェピタキシャル成長炉内にシラ ン （S i H4) 又はジシラン （S i 2H6) 等の S i原料を供給し、 上述した適 宜のェピタキシャル成長法によって S i原料を熱分解し、 これにより生成した
S iを n 1 — GaAs層 8上に成長させることにより S i層 1 1を成長させるよ うにするのが好ましい。 ここで、 S i層 1 1は、 0& 3結晶でぁる11 +—
G a A s層 8上にェピタキシャル成長した単結晶層として形成するのが好ましレ、。 しかし、 S i層 1 1は必ずしも単結晶層として形成することに限定されるもので はなく、 多結晶の形態、 又はアモルファスの形態で形成してもよい。
ここで、 ォーミック接続をより一層効果的にするために、 表面欠陥準位付近に 固定されるフェルミ準位を考慮して、 A s、 P等により S i層 1 1を n型にドー プするのが好ましい。 また、 S i層 1 1の厚さは、 臨界的ではないが、 数十 A〜 数百 Aの範囲であることが望ましい。 同様の理由で、 n +— G a A s層 8にも n 型ドーピングを施すことが望ましい。
G a A sと S i との間には伝導帯端エネルギー準位に多少の差があるが、 その 差異は小さく、 S i層 1 1及び n +— G a A s層 8の両層に上述のごとくして n 型ドービングを行うことでその接合抵抗は無視しうるほどに小さくすることがで きる。 この n型ドーピングは、 n +— G a A s層 8及び S i層 1 1の各層に各々 適切な手段で実施することができるが、 特に意図的なドープを行わなくても、 n + - G a A s層 8上に S i層 1 1を形成する際に、 n +— G a A s層 8と S i 層 1 1との間で加熱による相互拡散で各々十分な濃度のドーピング量を実現する ことができる。
S i層 1 1は、 表面が非常に安定で表面準位が小さいため、 S i半導体技術に おけると同様に、 適切な電子親和力を有する金属であるアルミニウムを使用して、
S i層 1 1と電極 1 2との間で良好なォーミック接続を実現することができる。 この結果、 電極 1 2を介して G a A s単結晶 1 0を外部のデバイスと電気的に接 続し、 両者を良好にォーミック接続することができる。
上記実施の形態では、 ェミッタ電極の構成について説明したが、 ベース層に対 するベース電極及びコレクタ層に対するコレクタ電極の場合も、 同様にして、 良 好なォーミック電極を設けることができる。 また、 本発明の半導体デバイスは、 H B T素子に限定されるものではなく、 発光ダイオード素子、 H E MT素子等に 広く適用できることは勿論である。
上記実施の形態では、 3— 5族化合物半導体単結晶ェピタキシャル層が n型に ドープされ、 金属電極が電子用ォーミック電極である場合を説明した。
他方、 本発明は、 3— 5族化合物半導体単結晶ェピタキシャル層が p型にドー プされ、 金属電極が正孔用ォーミック電極である場合にも同様に適用して同様の 効果を得ることができる。
産業上の利用可能性
本発明によれば、 3— 5族化合物半導体単結晶ェピタキシャル層上に S i層を 形成することにより、 不要な電位障壁の形成を有効に防止でき、 S i層と電極と の間を良好なォーミック接続状態とすることができる。 この結果、 電極を介して 3 - 5族化合物半導体単結晶と外部デバィスとの間で電流を効率良く流すことが できる。

Claims

請求の範囲
1 . 3— 5族化合物半導体単結晶を用いた半導体デバイスにおいて、 ドープされた 3— 5族化合物半導体単結晶ェピタキシャル層と、
該 3— 5族化合物半導体単結晶ェピタキシャル層上に形成された S i層と、 該 S i層上にォーミック電極として形成された金属電極と
を備えて成る半導体デバイス。
2 . 前記 3— 5族化合物半導体単結晶ェピタキシャル層が n型にドープされ ており、 前記金属電極が電子用ォーミック電極である、 請求項 1記載の半導体デ バイス。
3 . 前記 3— 5族化合物半導体単結晶ェピタキシャル層が p型にドープされ ており、
前記金属電極が正孔用ォ一ミック電極である、 請求項 1記載の半導体デバイス。
4 . 前記 3— 5族化合物半導体単結晶が G a A s、 I n G a A s、 及び I n Pからなる群から選ばれるいずれか 1つの単結晶である請求項 1〜3のいず れか一項記載の半導体デバイス。
5 . 前記 S i層が、 前記 3— 5族化合物半導体単結晶ェピタキシャル層上に ェピタキシャルに成長させた単結晶層である請求項 1〜4のいずれか一項記載の 半導体デバイス。
6 . 前記 S i層が、 前記 3— 5族化合物半導体単結晶ェピタキシャル層上に 多結晶層又はアモルファス層として形成されている請求項 1〜4のいずれか一項 記載の半導体デバイス。
7 . 前記金属電極がアルミニゥムからなる請求項 1〜 6のいずれか一項記载 の半導体デバイス。
8 . 3— 5族化合物半導体デバイス用の薄膜結晶ゥ ーハの製造方法におい て、
半導体基板上に所要の化合物半導体薄膜結晶層をェピタキシャル成長によって 積層して 3— 5族化合物半導体単結晶を得る工程と、 該 3— 5族化合物半導体単 結晶上に S i層をェピタキシャル成長によって成膜する工程とを、 同一のェピタ キシャル成長炉内において行う、 上記方法。
9 . 前記ェピタキシャル成長が、 有機金属気相ェピタキシャル成長法 （M〇 V P E法） 又は分子線エピタキシー法 （M B E法） により行われる請求項 8記載 の方法。
1 0 . 前記 3— 5族化合物半導体単結晶が G a A s単結晶である請求項 8記 載の方法。
1 1 . 前記 S i層を成膜する場合に、 前記 S i層に接合する前記 3— 5族化 合物半導体単結晶の薄膜層が S iにより n型ドープされる請求項 8記載の方法。
1 2 . 前記化合物半導体薄膜結晶層が A sを含み、 前記 S i層を成膜する場 合に、 前記 S i層に接合する前記 3— 5族化合物半導体単結晶の薄膜結晶層中の A sにより前記 S i層が n型ドープされる請求項 8記載の方法。
1 3 . 前記 S i層を単結晶層、 多結晶層、 又はアモルファス層として形成す るようにした請求項 8〜 1 2のいずれか一項記載の方法。
1 4 . 3一 5族化合物半導体単結晶を用いた半導体デバイスの製造方法にお いて、
半導体基板上に所要の化合物半導体薄膜結晶層をェピタキシャル成長によって 積層して 3— 5族化合物半導体単結晶を得る工程と、 該 3— 5族化合物半導体単 結晶上に S. i層をェピタキシャル成長によって成膜する工程とを、 同一のェピタ キシャル成長炉内において行った後、 該 S i層上にォーミック電極として働く金 属電極を形成することを含む、 上記方法。
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