[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2001024275A1 - Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung - Google Patents

Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung Download PDF

Info

Publication number
WO2001024275A1
WO2001024275A1 PCT/DE2000/003468 DE0003468W WO0124275A1 WO 2001024275 A1 WO2001024275 A1 WO 2001024275A1 DE 0003468 W DE0003468 W DE 0003468W WO 0124275 A1 WO0124275 A1 WO 0124275A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
dielectric layer
ferroelectric
source
channel region
Prior art date
Application number
PCT/DE2000/003468
Other languages
English (en)
French (fr)
Inventor
Reinhard Stengl
Hans Reisinger
Thomas Haneder
Harald Bachhofer
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to JP2001527365A priority Critical patent/JP3977079B2/ja
Publication of WO2001024275A1 publication Critical patent/WO2001024275A1/de
Priority to US10/113,418 priority patent/US6614066B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Definitions

  • Ferroelectric transistor and its use in a memory cell arrangement are Ferroelectric transistor and its use in a memory cell arrangement.
  • Ferroelectric materials have been examined for their suitability for storage applications for some time. Two variants are mainly considered. On the one hand, ferroelectric material can act as a dielectric layer with a high dielectric constant in a capacitor
  • ferroelectric transistors have been proposed (see, for example, EP 0566 585 Bl; HN Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, pp. 382-383; IP Han et al, Integrated Ferroelectrics, 1998, Vol. 22, pp. 213-221), which have two source-drain regions, a channel region and a gate electrode, a layer of ferroelectric material being provided between the gate electrode and the channel region.
  • the conductivity of these transistors depends on the polarization state of the layer made of ferroelectric material.
  • Such ferroelectric transistors are suitable for use in non-volatile memories. Two different logical values of digital information are assigned to two different polarization states of the layer made of ferroelectric material. Further possible uses for such ferroelectric transistors are e.g. B. neural networks.
  • ferroelectric material which is arranged on the surface of a semiconductor substrate, exhibits poor interface properties which have a negative influence on the electrical properties of a ferroelectric transistor, it has been proposed to place an intermediate layer made of SiO 2 in a ferroelectric transistor between the ferroelectric layer and the semiconductor substrate (see EP
  • the ferroelectric layer is polarized between the gate electrode and the semiconductor substrate acting as an electrode.
  • the invention is therefore based on the problem of specifying a ferroelectric transistor in which breakdown of a dielectric layer which is arranged between a ferroelectric layer and a semiconductor substrate is avoided.
  • ferroelectric transistor according to claim 1. Further developments of the invention emerge from the remaining claims.
  • the ferroelectric transistor is particularly suitable for use as a memory cell in a memory cell arrangement.
  • the ferroelectric transistor comprises a first source-drain region, a channel region and a second source-dram region, which adjoin a main surface of a semiconductor substrate.
  • the channel area is arranged between the first source-dram area and the second source-dra area.
  • a dielectric layer is provided which covers at least the surface of the channel region and which overlaps the surface of the first source-dram region.
  • a ferroelectric layer is arranged on the surface of the dielectric layer and covers at least a part of the first source-dram region adjoining the channel region.
  • a first polarization electrode and a second polarization electrode are also arranged on the surface of the dielectric layer, between which the ferroelectric
  • a gate electrode is arranged on the surface of the dielectric layer above a region of the first channel region.
  • the thickness of the dielectric layer is smaller above the first region, ie below the gate electrode, than above a second region of the channel region, which is arranged below the second polarization electrode.
  • the thickness of the dielectric layer above that part of the first source-dram region which is adjacent to the channel region and which is covered by the ferroelectric layer is dimensioned such that a remanent polarization of the ferroelectric layer which is aligned parallel to the main surface, Com - Generation of charge charges in the second area of the channel area.
  • the remanent polarization of the ferroelectric layer is aligned parallel to the main surface in the ferroelectric transistor by the first polarization electrode and the second polarization electrode, the electric field generated by the remanent polarization is also aligned parallel to the main surface.
  • the compensation charges in the second region of the channel region are generated by the lateral stray field of the electrical field, which is much smaller than the electrical field itself. Therefore, breakdown of the dielectric layer between the semiconductor substrate and the ferroelectric layer is reliably avoided.
  • the ferroelectric layer is switched into two different polarization states, one polarization state generating so many compensation charges in the second region that the second region conducts, while the other polarization state generates so little compensation charges that the second region of the channel - not leading area.
  • the ferroelectric transistor is driven via the gate electrode, which drives the first region of the channel region.
  • the ferroelectric transistor conducts, in this case the polarization of the ferroelectric layer is sufficient for the conductivity of the second region of the channel region, or whether the ferroelectric transistor is not conductive, in this case the polarization state is sufficient for the conductivity of the second region of the canal area.
  • the change in the polarization state of the ferroelectric layer is carried out via the first polarization electrode and the second polarization electrode.
  • the thickness of the dielectric layer is above the part of the first bordering the channel region Source-dram area smaller than the thickness of the dielectric layer above the second region of the channel region and smaller than the dimension of the second region of the channel region parallel to the main area. This ensures that the insulation of the dielectric layer above the second region is so good that compensation charges accumulate in the second region of the channel and not on the surface of the dielectric layer.
  • the ferroelectric layer is arranged partially above the channel region.
  • the thickness of the dielectric layer is essentially the same above a part of the channel region adjoining the first source-drain region and above that part of the first source-dram region adjoining the channel region.
  • the second polarization electrode and the gate electrode are designed as a common electrode.
  • the thickness of the dielectric layer below the first polarization electrode which is arranged above the first source-dra region, and above the part of the first source-dram region adjoining the channel region, is essentially the same.
  • the dimension perpendicular to the main surface of the interface between the first polarization electrode and the ferroelectric layer is larger than between the second polarization electrode and the ferroelectric layer. This increases the stray electrical field effective in the second region of the channel area.
  • the thickness of the dielectric layer below the first polarization electrode and below the second polarization electrode is essentially the same.
  • the dimension perpendicular to the main surface of the interface between the first polarization electrode and the ferroelectric layer and the second polarization electrode and the ferroelectric layer is essentially the same, which is advantageous with regard to the manufacture of the ferroelectric transistor.
  • the dielectric layer comprises a first dielectric layer and a second dielectric layer.
  • the first dielectric layer is arranged on the main surface.
  • the second dielectric layer is arranged above it.
  • the second dielectric layer has an opening in the region of the gate electrode, so that the gate electrode is arranged on the surface of the first dielectric layer.
  • the first dielectric layer thus corresponds to the gate dielectric of the ferroelectric transistor.
  • the first dielectric layer preferably contains Si0 2 , Ce0 2 , Zr0 2 or Ta 2 0 5 and has a thickness between 3.5 nm and 20 nm.
  • the second dielectric layer preferably contains Si 3 N 4 , Ce0 2 or another selectively etchable dielectric material and has a thickness between 10 nm and 500 nm above the second region of the channel region and above the part of the first source dram adjacent to the channel region. Area has a thickness between 10 nm and 300 nm.
  • the second dielectric layer can also contain non-selectively etchable dielectric material if the selective etchability is of minor importance for the production. With regard to any degradation of the ferroelectric layer, it is advantageous to form the second dielectric layer as an air gap or vacuum region. For this purpose, an auxiliary structure is generated, which is etched out again after the neighboring structures have been completed.
  • the ferroelectric layer can contain all ferroelectric materials that are suitable for a ferroelectric transistor.
  • the f rroelectric layer contains SBT (SrB ⁇ 2 Ta 2 0 9 ), PZT (PbZr x T ⁇ xx 0 2 ) or BMF (BaMgF 4 ) -
  • the semiconductor substrate can be a monocrystalline silicon wafer, an SOI substrate, an SiGe substrate or a III-V semiconductor.
  • Figure 1 shows a section through a ferroelectric
  • FIG. 2 shows a layout for a memory cell arrangement which has ferroelectric transistors as memory cells.
  • FIGS. 3 to 5 show steps for producing a ferroelectric transistor.
  • a first source-dram region 121 and a second source-dram region 122 are arranged, which are n + -doped and between which a channel region 13 is arranged (see FIG. 1).
  • the first source dram region 121, the channel region 13 and the second source dram region 122 adjoin a main surface 110 of the semiconductor substrate 11.
  • first dielectric layer 14 made of Ce0 2 , Zr0 2 , Ta 2 0 5 or S ⁇ 0 2 m with a layer thickness of 20 nm arranged.
  • a second dielectric layer 15 made of Si 3 N 4 is arranged above the first source-drain region 121 and covers a part of the channel region 13 adjoining the first source-drain region 121.
  • a first electrode 16, a ferroelectric layer 17 and a second electrode 18 are arranged on the surface of the second dielectric layer, the second electrode 18 laterally overlapping the second dielectric layer 15 and being arranged partially on the surface of the first dielectric layer 14.
  • the ferroelectric layer 17 is arranged above a part of the first source-drain region 121 which adjoins the channel region 13.
  • the ferroelectric layer 17 also extends over a part of the channel region 13 which adjoins the first source-drain region 121.
  • the ferroelectric layer contains PZT or SBT and has a thickness of 100 to 300 nm.
  • the thickness of the second dielectric layer 15 below the first electrode 16 and below the ferroelectric layer 17 is 200 nm.
  • the thickness of the dielectric layer 15 in the region of the second electrode 18 is 2 to 50 nm.
  • the part of the second electrode 18 that is above one The first region 131 of the channel region 13 is arranged on the surface of the first dielectric layer 14 and acts as a gate electrode.
  • the part of the second electrode 18 which is arranged above a second region 132 on the surface of the second dielectric layer 15 acts as a second polarization electrode.
  • the first electrode 16 acts as the first polarization electrode.
  • a planarizing passivation layer 19 is provided, which is the first electrode 16, the ferroelectric layer
  • the remanent polarization of the ferroelectric layer 17 is aligned parallel to the direction of a current through the channel region 13.
  • the ferroelectric layer 17 only partially covers the channel region 13.
  • the second electrode 18 only partially covers the ferroelectric layer 17.
  • surface charges required to compensate for the ferroelectric polarization of the ferroelectric layer 17 will be arranged mainly at the interface with the first electrode 16 and the second electrode 18. In the area where the ferroelectric
  • Layer 17 is laterally adjacent to the thicker part of the second dielectric layer 15 above the second region 132, the surface charges for compensating the ferroelectric compensation are arranged in the semiconductor substrate 11. These compensation charges are arranged in the part of the channel region 13 adjoining the first source dram region 121. Depending on the polarization of the ferroelectric layer 17, they cause this part of the channel region 13 to be conductive or not. In order to bring about a conductivity of this part of the channel region 13, a charge density of approximately 0.1 ⁇ C / cm 2 is sufficient. This corresponds to approximately one percent of the value of the remanent polarization of the ferroelectric layer 17. Approximately, this part of the channel region 13 can thus be 10 to 100 times larger than the part of the ferroelectric layer 17 that laterally adjoins the second dielectric layer 15.
  • the ferroelectric layer 17 By arranging the ferroelectric layer over only a part of the channel region 13, it is achieved that the electrical field strength m near the ferroelectric layer 17 and the electrical field strength at the first dielectric layer 14 in the first region 131, m to which this is te-Dielekt ⁇ kum works, differ. Electrical breakdowns and reliability problems on the gate dielectric can thus be prevented. At the same time, the ferroelectric layer 17 can be polarized up to its maximum value, which leads to an improvement in the data management. For the ferroelectric layer 17, all ferroelectric materials suitable for the use of m microelectronic components, the PZT, SBT or related materials, which result from doping with other substances or through the replacement of one element by another, are therefore in question.
  • the part of the second electrode 18 arranged above the first region 131 acts as a gate electrode for the transistor. It is arranged directly on the surface of the first dielectric layer 14, which acts as a gate dielectric in this region. In comparison to known ferroelectric transistors, this has the advantage that no further capacitors are connected in series between the gate electrode and the gate dielectric. Also between the ferroelectric layer 17 and the first electrode 16, which as the first polarization electrode acts, and the second electrode 18, which acts as the second polarization electrode, no further capacitances are connected, via which part of the voltage would drop, which is applied for polarization between the first electrode 16 and the second electrode 18. in the
  • the ferroelectric layer 17 m of this ferroelectric transistor can be polarized without any problems. Smaller programming voltages than known arrangements are required.
  • the ferroelectric transistor can be implemented with only three connections.
  • a corresponding write or erase voltage is applied to the first electrode 16 and the second electrode 18 for writing or deleting information.
  • the ferroelectric layer 17 is thereby polarized.
  • the reading voltage at the second source dram region 122 is selected such that the first region 131 of the channel region 13, which is not controlled by the ferroelectric layer 17, is brought into inversion and thus opened.
  • the written information is assessed by a continuity test between the first source wire - ⁇ CQ s: N> ON ⁇ ? CQ 3 ⁇ N Hi CQ Kl CQ M rr H- 1 to LQ LQ to:> rt N t ⁇ to to ⁇
  • H r H d ⁇ HH ⁇ rt PJ H d ⁇ ⁇ ⁇ H ⁇ (- ⁇ d ⁇ o ⁇ d 0 0 d H d ⁇ ⁇ rt ⁇
  • a second dielectric layer 25 made of Si 3 N 4 , strontium titanate or the same material as the first dielectric layer 24 is deposited and structured. The structuring is done by masked etching. The surface of the first dielectric layer 24 is exposed above a first region 231 of the channel region 23. Furthermore, the thickness of the second dielectric layer 25 is reduced to 200 nm above a part of the first source dram region 221, which adjoins the channel region 31. Above a second region 232 of the channel region 23, the full thickness of 10 to 500 nm of the second dielectric layer 25 is retained.
  • a ferroelectric layer made of PZT or SBT is then formed by deposition in a CVD process with a thickness of 100 to 300 nm and subsequent structuring.
  • the ferroelectric layer 26 is arranged on the surface of the second dielectric layer 25 above the part of the first source-dram region 221 which adjoins the channel region 23 (see FIG. 4).
  • a first electrode 27 and a second electrode 28 are formed on opposite sides of the ferroelectric layer 26, which are spacer-like (see FIG. 4).
  • the second electrode 28 extends to the exposed surface of the first dielectric layer 24 above the second region 231 of the channel region 23 and the adjoining second source-dram region 222.
  • an annealing is carried out, which can take place either directly after the deposition of the ferroelectric layer, after the structuring of the ferroelectric layer or after the deposition of platinum. Alternatively, several temperings can be carried out at different times.
  • H PJ ⁇ ⁇ CQ PJ CL ⁇ 0 Hj ⁇ r irr ⁇ SD 3 rt ⁇ -

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

In einem Halbleitersubstrat (11) sind ein erstes Source-Drain-Gebiet (121), ein Kanalgebiet (13) und ein zweites Source-Drain-Gebiet (122) nebeneinander angeordnet. Mindestens die Oberfläche des Kanalgebietes und Teile des ersten Source-Drain-Gebietes werden von einer dielektrischen Schicht (14) bedeckt, an deren Oberfläche eine ferroelektrische Schicht (17) zwischen zwei Polarisationselektroden (16, 18) angeordnet ist. Eine Gateelektrode ist an der Oberfläche der dielektrischen Schicht angeordnet. Die Dicke der dielektrischen Schicht ist so bemessen, dass eine remanente Polarisation der ferroelektrischen Schicht, die zwischen den beiden Polarisationselektroden ausgerichtet wird, Kompensationsladungen in einem Teil des Kanalgebiets erzeugt. Der ferroelektrische Transistor ist als Speicherzelle einer Speicherzellenanordnung geeignet.

Description

Beschreibung
Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung .
Ferroelektrische Materialien werden seit einiger Zeit auf ihre Eignung für Speicheranwendungen untersucht. Dabei werden hauptsächlich zwei Varianten betrachtet. Einerseits kann fer- roelektrisches Material als dielektrische Schicht mit einer hohen Dielektrizitätskonstanten in einem Kondensator eine
DRAM-Speicherzellenanordnung eingesetzt werden. Andererseits sind ferroelektrische Transistoren vorgeschlagen worden (siehe z. B. EP 0566 585 Bl ; H.N. Lee et al , Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, S. 382 - 383; I. P. Han et al, In- tegrated Ferroelectrics , 1998, Vol. 22, S. 213 -221), die zwei Source-Drain-Gebiete, ein Kanalgebiet und eine Gate- Elektrode aufweisen, wobei zwischen der Gate-Elektrode und dem Kanalgebiet eine Schicht aus ferroelektrischem Material vorgesehen ist. Die Leitfähigkeit dieser Transistoren ist von dem Polarisationszustand der Schicht aus ferroelektrischem Material abhängig. Derartige ferroelektrische Transistoren sind zum Einsatz in nicht -flüchtigen Speichern geeignet. Dabei werden zwei verschiedenen logischen Werten einer digitalen Information zwei verschiedene Polarisationszustände der Schicht aus ferroelektrischem Material zugeordnet. Weitere Einsatzmöglichkeiten für derartige ferroelektrische Transistoren sind z. B. neuronale Netze.
Da ferroelektrisches Material, das an der Oberfläche eines Halbleitersubstrats angeordnet ist, schlechte Grenzflächeneigenschaften zeigt, die einen negativen Einfluß auf die elektrischen Eigenschaften eines ferroelektrischen Transistors ausüben, ist vorgeschlagen worden, in einem ferroelektrischen Transistor zwischen der ferroelektrischen Schicht und dem Halbleitersubstrat eine Zwischenschicht aus Si02 (siehe EP
0566 585 Bl) , MgO, Ce02 , Zr02, SrTi03, Y203 (siehe H.N. Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, S. 382 - 383) oder S13N4 (siehe z. B. I. P. Han et al , Integrated Ferro- electπcs, 1998, Vol. 22, S. 213 - 221) zu verwenden. Diese Materialien sind isolierende stabile Oxide, die eine ausreichend gute Grenzfläche zwischen der ferroelektrischen Schicht und der Oberfläche des Halbleitersubstrats herstellen.
Zwischen der Gate-Elektrode und dem als Elektrode wirkenden Halbleitersubstrat wird die ferroelektrische Schicht polarisiert. Durch die remanente Polarisation wird ein elektrisches Feld erzeugt. Wird ein Wert von etwa 10μc/cm2 für die remanente Polarisation der ferroelektrischen Schicht angenommen, so errechnet sich für eine Zwischenschicht aus Sι02 mit ε r = 3,9 ein Wert von etwa 29MV/cm für die elektrische Feldstarke. Die elektrische Feldstärke errechnet sich nach der Formel E = , wobei E die elektrische Feldstärke ist und σ die
remanente Polarisation. Da die Durchbruchfeidstärke von Sι02 bei nur lOMV/cm liegt, muß daher mit einem elektrischen Durchbruch der Zwischenschicht gerechnet werden. Die Werte für die remanente Polarisation insbesondere von SBT (SrBι2Ta209) oder PZT (PbZrxPiι x02) über 10μC/cm2 liegen, ist auch bei Verwendung eines dielektrischen Materials mit höherer Dielektrizitätskonstante als Sι02 damit zu rechnen, daß Feldstärken m einem kritischen Bereich auftreten.
Der Erfindung liegt daher das Problem zugrunde, einen ferroelektrischen Transistor anzugeben, bei dem em Durchbruch einer dielektrischen Schicht, die zwischen einer ferroelektrischen Schicht und einem Halbleitersubstrat angeordnet ist, vermieden wird.
Dieses Problem wird erfindungsgemäß gelöst durch einen ferro- elektπschen Transistor gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor. Der ferroelektrische Transistor ist insbesondere geeignet zur Verwendung als Speicherzelle m einer Speicherzellenanordnung .
Der ferroelektrische Transistor umfaßt ein erstes Source- Drain-Gebiet, em Kanalgebiet und em zweites Source-Dram- Gebiet , die an eme Hauptfläche eines Halbleitersubstrats angrenzen. Dabei ist das Kanalgebiet zwischen dem ersten Sour- ce-Dram-Gebiet und dem zweiten Source-Dra -Gebiet angeord- net . Es ist eme dielektrische Schicht vorgesehen, die mindestens die Oberfläche des Kanalgebiets bedeckt und die die Oberfläche des ersten Source-Dram-Gebiets überlappt. An der Oberfläche der dielektrischen Schicht ist eine ferroelektrische Schicht angeordnet, die mindestens einen an das Kanalge- biet angrenzenden Teil des ersten Source-Dram-Gebiets überdeckt .
An der Oberfläche der dielektrischen Schicht sind ferner eine erste Polarisationselektrode und eme zweite Polaπsationse- lektrode angeordnet, zwischen denen die ferroelektrische
Schicht angeordnet ist . Oberhalb eines Bereichs des ersten Kanalgebiets ist an der Oberfläche der dielektrischen Schicht eme Gate-Elektrode angeordnet.
Die Dicke der dielektrischen Schicht ist oberhalb des ersten Bereichs, d. h. unter der Gate-Elektrode, geringer als oberhalb eines zweiten Bereichs des Kanalgebietes, der unter der zweiten Polarisationselektrode angeordnet ist. Die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet an- grenzenden Teils des ersten Source-Dram-Gebiets, der von der ferroelektrischen Schicht überdeckt wird, ist so bemessen, daß eme remanente Polarisation der ferroelektrischen Schicht, die parallel zur Hauptfläche ausgerichtet ist, Kom- pensationsladungen m dem zweiten Bereich des Kanalgebiets erzeugt. Da m dem ferroelektrischen Transistor durch die erste Polarisationselektrode und die zweite Polarisationselektrode eme remanente Polarisation der ferroelektrischen Schicht parallel zur Hauptfläche ausgerichtet wird, ist das von der remanenten Polarisation erzeugte elektrische Feld ebenfalls parallel zur Hauptfläche ausgerichtet. Die Kompensationsladungen m dem zweiten Bereich des Kanalgebiets werden durch das seitliche Streufeld des elektrischen Feldes erzeugt, das viel geringer ist als das elektrische Feld selbst. Daher wird em Durch- bruch der dielektrischen Schicht zwischen dem Halbleitersubstrat und der ferroelektrischen Schicht sicher vermieden.
Abhängig vom Polarisationszustand der ferroelektrischen Schicht werden unterschiedlich viele Kompensationsladungen m dem zweiten Bereich des Kanalgebiets erzeugt. Zur Speicherung einer digitalen Information wird die ferroelektrische Schicht in zwei unterschiedliche Polarisat onszustände geschaltet, wobei der eine Polarisationszustand so viele Kompensationsladungen m dem zweiten Bereich erzeugt, daß der zweite Bereich leitet, während der andere Polarisationzustand so wenig Kompensationsladungen erzeugt, daß der zweite Bereich des Kanal - gebiets nicht leitet. Über die Gate-Elektrode, die den ersten Bereich des Kanalgebiets ansteuert, wird der ferroelektrische Transistor angesteuert. Es wird überprüft, ob der ferroelek- tπsche Transistor leitet, diesem Fall reicht die Polarisation der ferroelektrischen Schicht für eme Leitfähigkeit des zweiten Bereichs des Kanalgebiets aus, oder ob der ferroelektrische Transistor nicht leitet, m diesem Fall reicht der Polarisationszustand für eme Leitfähigkeit des zweiten Bereichs des Kanalgebiets nicht aus.
Die Änderung des Polarisationszustandes der ferroelektrischen Schicht, die einem Einschreiben oder Ändern von gespeicherten Informationen entspricht, erfolgt über die erste Polaπsati- onselektrode und die zweite Polarisationselektrode. Insbesondere ist die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Dram-Gebiets kleiner als die Dicke der dielektrischen Schicht oberhalb des zweiten Bereichs des Kanalgebiets und kleiner als die Abmessung des zweiten Bereichs des Kanalgebiets parallel zur Hauptfläche. Dadurch wird sichergestellt, daß die Isolation der dielektrischen Schicht oberhalb des zweiten Bereichs so gut ist, daß sich Kompensationsladungen im zweiten Bereich des Kanals ansammeln und nicht auf der Oberfläche der dielektrischen Schicht .
Gemäß einer Ausgestaltung der Erfindung ist die ferroelektrische Schicht teilweise oberhalb des Kanalgebietes angeordnet . Dabei ist die Dicke der dielektrischen Schicht oberhalb eines an das erste Source-Drain-Gebiet angrenzenden Teils des Kanalgebietes und oberhalb des an das Kanalgebiet angrenzen- den Teils des ersten Source-Dram-Gebiets im wesentlichen gleich. Diese Ausgestaltung der Erfindung hat den Vorteil, daß auch bei einem geringen lateralen Streufeld ausreichend Kompensationsladungen m dem Kanalgebiet erzeugt werden.
Im Hinblick auf einen reduzierten Platzbedarf des ferroelek- trischen Transistors ist es vorteilhaft, die zweite Polarisationselektrode und die Gate-Elektrode als gemeinsame Elektrode auszubilden.
Gemäß einer Ausgestaltung der Erfindung ist die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode, die oberhalb des ersten Source-Dra -Gebietes angeordnet ist, und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Dram-Gebietes im wesentlichen gleich. In dieser Ausgestaltung ist die Abmessung senkrecht zur Hauptfläche der Grenzfläche zwischen der ersten Polarisationselektrode und der ferroelektrischen Schicht größer als zwischen der zweiten Polarisationselektrode und der ferro- elektπschen Schicht. Dadurch wird das im zweiten Bereich des Kanalgebiets wirksame elektrische Streufeld vergrößert. Gemäß einer anderen Ausgestaltung der Erfindung ist die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode und unterhalb der zweiten Polarisationselektrode im wesentlichen gleich. Dadurch ist die Abmessung senkrecht zur Hauptfläche der Grenzfläche zwischen der ersten Polarisationselektrode und der ferroelektrischen Schicht und der zweiten Polarisationselektrode und der ferroelektrischen Schicht im wesentlichen gleich, was bezüglich der Herstellung des ferroelektrischen Transistors vorteilhaft ist .
Gemäß einer Ausführungsform der Erfindung umfaßt die dielektrische Schicht eme erste dielektrische Schicht und eme zweite dielektrische Schicht. Die erste dielektrische Schicht ist dabei auf der Hauptfläche angeordnet. Die zweite dielek- trische Schicht ist darüber angeordnet. Die zweite dielektrische Schicht weist im Bereich der Gateelektrode eme Öffnung auf, so daß die Gateelektrode an der Oberfläche der ersten dielektrischen Schicht angeordnet ist. Die erste dielektrische Schicht entspricht somit dem Gate-Dielektrikum des fer- roelektrischen Transistors. Diese Ausgestaltung hat den Vorteil, daß die erste dielektrische Schicht bezüglich ihrer Eigenschaften als Gate-Dielektrikum optimiert werden kann, während die zweite dielektrische Schicht die Grenzfläche zur ferroelektrischen Schicht darstellt und bezüglich dieser op- timiert werden kann. Vorzugsweise enthält die erste dielektrische Schicht Sι02, Ce02, Zr02 oder Ta205 und weist eme Dicke zwischen 3,5 nm und 20 nm auf. Die zweite dielektrische Schicht enthält vorzugsweise Sι3N4, Ce02 oder em anderes selektiv ätzbares dielektrisches Material und weist oberhalb des zweiten Bereichs des Kanalgebiets eme Dicke zwischen 10 nm und 500 nm und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Dram-Gebiets eine Dicke zwischen 10 nm und 300 nm auf. Die zweite dielektrische Schicht kann auch nichtselektiv ätzbares dielektrisches Material enthal- ten, falls die selektive Atzbarkeit für die Herstellung von untergeordneter Bedeutung ist. Im Hinblick auf eme etwaige Degradation der ferroelektrischen Schicht ist es vorteilhaft, die zweite dielektrische Schicht als Luftspalt oder Vakuumbereich auszubilden. Dazu wird eme Hilfsstruktur erzeugt, die nach Fertigstellung der benachbarten Strukturen wieder herausgeätzt wird.
Die ferroelektrische Schicht kann alle ferroelektrischen Materialien enthalten, die für einen ferroelektrischen Transistor geeignet sind. Insbesondere enthält die f rroelektrische Schicht SBT (SrBι2Ta209) , PZT (PbZrxTιx x02) oder BMF (BaMgF4) -
Als Halbleitersubstrat sind alle Substrate geeignet, die zur Herstellung integrierter Schaltungen m Frage kommen. Insbesondere kann das Halbleitersubstrat eine monokristalline Si- liziumscheibe, em SOI-Substrat , em SiGe-Substrat oder em III-V-Halbleiter sein.
Im weiteren wird die Erfindung anhand von Ausführungsbeispie- len, die m den Figuren dargestellt sind, näher erläutert.
Figur 1 zeigt einen Schnitt durch einen ferroelektrischen
Transistor . Figur 2 zeigt em Layout für eme Speicherzellenanordnung, die als Speicherzellen ferroelektrische Transistoren aufweist . Figur 3 bis Figur 5 zeigt Schritte zur Herstellung eines ferroelektrischen Transistors.
In einem Halbleitersubstrat 11 aus monokπstallmem Silizium sind em erstes Source-Dram-Gebiet 121 und e zweites Sour- ce-Dram-Gebiet 122 angeordnet, die n+-dotιert sind und zwischen denen e Kanalgebiet 13 angeordnet ist (siehe Figur 1) . Das erste Source-Dram-Gebiet 121, das Kanalgebiet 13 und das zweite Source-Dram-Gebiet 122 grenzen an eme Hauptfläche 110 des Halbleitersubstrats 11 an.
Auf der Hauptfläche 110 ist eine erste dielektrische Schicht 14 aus Ce02 , Zr02, Ta205 oder Sι02 m einer Schichtdicke von 20 nm angeordnet. Oberhalb des ersten Source-Drain-Gebietes 121 ist eine zweite dielektrische Schicht 15 aus Si3N4 angeordnet, die einen an das erste Source-Drain-Gebiet 121 angrenzenden Teil des Kanalgebiets 13 überdeckt . An der Ober- fläche der zweiten dielektrischen Schicht ist eine erste Elektrode 16, eine ferroelektrische Schicht 17 und zweite Elektrode 18 angeordnet, wobei die zweite Elektrode 18 die zweite dielektrische Schicht 15 seitlich überlappt und teilweise an der Oberfläche der ersten dielektrischen Schicht 14 angeordnet ist. Die ferroelektrische Schicht 17 ist oberhalb eines Teils des ersten Source-Drain-Gebietes 121 angeordnet, der an das Kanalgebiet 13 angrenzt. Die ferroelektrische Schicht 17 erstreckt sich ferner bis über einen Teil des Kanalgebiets 13, der an das erste Source-Drain-Gebiet 121 an- grenzt . Die ferroelektrische Schicht enthält PZT oder SBT und weist eine Dicke von 100 bis 300 nm auf. Die erste Elektrode
16 und die zweite Elektrode 18 enthalten Platin.
Die Dicke der zweiten dielektrischen Schicht 15 unterhalb der ersten Elektrode 16 und unterhalb der ferroelektrischen Schicht 17 beträgt 200 nm. Die Dicke der dielektrischen Schicht 15 im Bereich der zweiten Elektrode 18 beträgt 2 bis 50 nm. Der Teil der zweiten Elektrode 18, der oberhalb eines ersten Bereichs 131 des Kanalgebiets 13 an der Oberfläche der ersten dielektrischen Schicht 14 angeordnet ist, wirkt als Gateelektrode. Der Teil der zweiten Elektrode 18, der oberhalb eines zweiten Bereichs 132 an der Oberfläche der zweiten dielektrischen Schicht 15 angeordnet ist, wirkt als zweite Polarisationselektrode. Die erste Elektrode 16 wirkt als er- ste Polarisationselektrode.
Es ist eine planarisierende Passivierungsschicht 19 vorgesehen, die die erste Elektrode 16, die ferroelektrische Schicht
17 und die zweite Elektrode 18 abdeckt und in der metallische Kontakte 111, die auf das erste Source-Drain-Gebiet 121, die erste Elektrode 16 und auf das zweite Source-Drain-Gebiet 122 reichen, vorgesehen sind. Dabei werden die erste Elektrode 16 und das erste Source-Dram-Gebiet 121 mit einem gemeinsamen Kontakt 111 versehen.
In diesem ferroelektrischen Transistor wird durch Anlegen ei- ner Spannung zwischen der ersten Elektrode 16 und der zweiten Elektrode 18 die remanente Polarisation der ferroelektrischen Schicht 17 parallel zur Richtung eines Stroms durch das Kanalgebiet 13 ausgerichtet. Die ferroelektrische Schicht 17 überdeckt das Kanalgebiet 13 nur teilweise. Die zweite Elek- trode 18 bedeckt die ferroelektrische Schicht 17 nur teilweise. In dieser Anordnung werden zur Kompensation der ferroelektrischen Polarisation der ferroelektrischen Schicht 17 benötigte Oberflächenladungen hauptsächlich an der Grenzfläche zur ersten Elektrode 16 und zur zweiten Elektrode 18 an- geordnet sein. In dem Bereich, m dem die ferroelektrische
Schicht 17 seitlich an den dickeren Teil der zweiten dielektrischen Schicht 15 oberhalb des zweiten Bereichs 132 angrenzt, sind die Oberflächenladungen zur Kompensation der ferroelektπschen Kompensation im Halbleitersubstrat 11 ange- ordnet. Diese Kompensationsladungen sind m dem an das erste Source-Dram-Gebiet 121 angrenzenden Teil des Kanalgebiets 13 angeordnet. Sie bewirken j e nach Polarisation der ferroelektrischen Schicht 17, daß dieser Teil des Kanalgebiets 13 leitend ist oder nicht. Um eine Leitf higkeit dieses Teils des Kanalgebiets 13 zu bewirken, ist eme Ladungsdichte von etwa 0,1 μC/cm2 ausreichend. Das entspricht etwa einem Prozent des Wertes der remanenten Polarisation der ferroelektrischen Schicht 17. Näherungsweise kann dieser Teil des Kanalgebiets 13 somit 10 bis lOOmal größer sein, als der seitlich an die zweite dielektrische Schicht 15 angrenzende Teil der ferro- elektrischen Schicht 17.
Da m diesem ferroelektrischen Transistor der größte Teil der Kompensationsladungen an den Grenzflachen der ferroelektπ- sehen Schicht 17 zur ersten Elektrode 16 bzw. zweiten Elektrode 18 lokalisiert ist, ist der Ruhezustand und damit die Datenhaltung zeitlich ähnlich stabil, wie m einem ferroelek- tπschen Kondensator. Es treten keine Depolarisationsfeider auf, die immer dann entstehen, wenn em wesentlicher Abstand zwischen der Oberfläche der ferroelektrischen Schicht und den Kompensationsladungen existiert.
Durch die Anordnung der ferroelektrischen Schicht über nur einem Teil des Kanalgebiets 13 wird erreicht, daß die elektrische Feldstärke m der Nähe der ferroelektrischen Schicht 17 und die elektrische Feldstärke an der ersten dielektπ- sehen Schicht 14 im ersten Bereich 131, m dem diese als Ga- te-Dielektπkum wirkt, sich unterscheiden. Somit können elektrische Durchbruche und Zuverlässigkeitsprobleme am Gate- Dielektrikum verhindert werden. Gleichzeitig kann die ferroelektrische Schicht 17 bis zu ihrem maximalen Wert polaπ- siert werden, was zu einer Verbesserung m der Datenhaltung führt. Für die ferroelektrische Schicht 17 kommen daher alle für den Einsatz m mikroelektronischen Bauelementen geeigneten ferroelektrischen Materialien, die PZT, SBT oder verwandte Materialien, die durch Dotierung mit anderen Stoffen oder durch das Ersetzen eines Elementes durch em anderes entstehen, m Frage.
Die hohe remanente Polarisation von ferroelektrischen Stoffen, die unter verschiedenen Gesichtspunkten wie Fatigue, Im- prmt, etc. optimiert sind, und die damit verbundenen hohen
Ladungsdichten führen bei diesen ferroelektrischen Transistor zu keinerlei Problemen mit der Transistorstruktur.
Der oberhalb des ersten Bereichs 131 angeordnete Teil der zweiten Elektrode 18 wirkt dem Transistor als Gateelektrode. Er ist unmittelbar an der Oberfläche der ersten dielektrischen Scnicht 14, die m diesem Bereich als Gatedielektπ- kum wirkt, angeordnet. Im Vergleich zu bekannten ferroelektrischen Transistoren hat dieses den Vorteil, daß zwischen der Gateelektrode und dem Gatedielektπkum keine weiteren Kapazitäten Reihe geschaltet sind. Auch zwischen die ferroelektrische Schicht 17 und die erste Elektrode 16, die als erste Polarisationselektrode wirkt, und die zweite Elektrode 18, die als zweite Polarisationselektrode wirkt, sind keine weiteren Kapazitäten geschaltet, über die em Teil der Spannung abfallen würde, die zur Polarisation zwischen die erste Elektrode 16 und die zweite Elektrode 18 angelegt wird. Im
Vergleich zu bekannten ferroelektrischen Transistorstrukturen kann die ferroelektrische Schicht 17 m diesem ferroelektrischen Transistor problemlos polarisiert werden. Es sind kleinere Programmierspannungen als bekannten Anordnungen er- forderlich. Der ferroelektrische Transistor ist mit nur drei Anschlüssen realisierbar.
Zum Einschreiben oder Loschen von Informationen wird eine entsprechende Schreib- oder Lόschspannung an die erste Elek- trode 16 und die zweite Elektrode 18 angelegt. Dadurch wird die ferroelektrische Schicht 17 polarisiert.
Zum Auslesen von Informationen wird an die erste Elektrode 16 und die zweite Elektrode 18 die gleiche Spannung angelegt. Dadurch fällt über der ferroelektrischen Schicht 17 keine
Spannung ab. Dadurch wird e nicht- zerstörendes Auslesen gestattet .
In Anwendungen, m denen zum Auslesen der Information unter- schiedliche Spannungen an die erste Elektrode 16 und die zweite Elektrode 18 angelegt werden sollen, ist es vorteilhaft, nach dem Auslesen zwischen die erste Elektrode 16 und die zweite Elektrode 18 einen Programmierpuls anzulegen, um die gespeicherte Information durch Polarisation der ferro- elektrischen Schicht 17 wieder aufzufrischen.
Die Lesespannung an dem zweiten Source-Dram-Gebiet 122 wird so gewählt, daß durch sie der erste Bereich 131 des Kanalgebiets 13, der durch die ferroelektrische Schicht 17 nicht ge- steuert wird, m Inversion gebracht und damit geöffnet wird. Die Bewertung der eingeschriebenen Information erfolgt durch eme Durchgangsprüfung zwischen dem ersten Source-Dra -
Figure imgf000014_0001
φ CQ s: N > O N Φ ? CQ 3 Φ N Hi CQ Kl CQ M rr H-1 to LQ LQ to :> rt N tΛ to to Ω
H r H d φ H H Φ rt PJ= H d φ Ω Φ H Ω (-■ d Φ o Φ d 0 0 d H d φ Ω rt Φ
P Φ HS Φ l-h tr H m Φ Hl ii Ω ti in tr H V irr Φ m μ irr 0 Hi in d Hi μ 3 Hj irr Hj tr
Φ CL H μ CQ ι-{ H d irr Φ Hi rr α φ ? LQ rr Hj Hi rt Hj Q irr μ O μ ι-i CL rr CL Φ Ω N rr m ?r CQ 3 w < H d rr d Φ CL to SD Ω Φ Ω > PJ Ω 3 φ
H Φ Φ H rr irr Φ H rr rr Φ Φ Φ m Φ ω Hi ω m μ m - — φ - irr m irr rt ö Φ H d Φ Φ Φ φ d K Hi Hi tr LQ H Ω 0 ir1 LQ tr Φ rt φ CQ tr rt in
H in n H H Hj H P) J CQ tr φ m irr CL rt ö μ in r d
Ω Φ φ to o M rr 3 rr ^ h-1 rr d m in Φ H Φ <1 tu Φ Φ α μ> Hj m Φ CL Hj t
IV 0 tr t Φ Ό 3 rr tr Φ in Φ - n Φ try μ m PJ SD H d Φ
Φ rt φ d Φ Φ CQ h- ■ . — , J H m < irr H rr CQ μ φ H φ CQ L
H Hj Hj H 3 P) m Ω Φ Φ ω H rr 00 d ^ m μ SD n, CL SD d
<J H CQ Ω CQ to 3 H irr Φ H d m ≤ Ω Φ P)= ω m 0 N 3 m in m Φ Φ m m o ω rt Φ rr φ 0 rr Ω rt in Φ irr -1 <! d Φ LQ m s; μ Ω φ CQ Hi Hi in CL
1-5 Ω φ PJ: n d irr Φ Ω Φ LQ CQ H Hi N i φ Hi m rr Φ rt Φ HJ μ Φ CQ J tr α Ω φ ω H rr rr H Φ H H CQ φ SD Hi rt r to SD μ tr CQ μ rt Hi CL ι-i irr H rr Ω H in er CQ φ 13 Φ H irr PJ tr Hi ir1 ? rt Φ μ to rt in φ rt Φ
H o) Φ iri Φ Φ 0 CL φ H d H i tr in d Φ Φ rt Φ μ Φ *Ü 0 φ in μ 3 tr to φ H in 1 m PJ 3 φ tr n 3 LQ in μ Ω < m r φ Hi Q Ό φ
H Ω 3 ^ α i rt CQ Φ H Φ d Hi in irr φ H to Φ μ CQ ö 0 W N ff! tr φ φ PJ ω t LQ tr1 Φ rr Q <! rt H in Φ φ φ rt Hi h-> O Hi H Ω SD Φ φ s:
H ^ Q CQ in 0 PJ H Φ O H 0 rr rr m in 1 d t irr Hi J in Φ
H Ω rt Φ D d H m CQ π SD Hi Φ d Φ N ≤ N Hj to H φ s: CQ φ Hi μ
O irr Hi tr Φ Hj d rr o d n- φ LQ H in Hi rr μ o d d 3 Ω Ω Hj μ μ μ rt rr H H HJ LQ Ω Φ Φ ω HJ Hi Φ m LQ Φ CQ Hi Hi μ Φ irr d N φ to n CQ J Φ
3 CQ Φ CD Φ Φ Ώ Ω to Hi ω N Φ H rr rt rt rt Hi in φ V irr μ in m
3 t Ω rr rr tr φ ω < irr h-1 0 φ Φ 3 m H - CΛ σ φ L Φ φ Q Φ in
>£. irr Φ Φ H ö tr rr rr φ Φ irr SD m Φ Ω μ Φ Hi μ Hi μ H{ - to φ φ CQ iri φ Hj H Φ tc SD φ m d m CL μ irr 3 μ SD tr Φ Ω rt 0
Hj ?V rr P> Φ ω • φ d φ V Φ D φ μ rt in μ μ a SD irr > s: d μ*
N t ω H rr PJ φ to
PJ to CQ m Φ H φ d s: φ m φ Φ PJ m φ μ Φ Hi
Φ 3 Ω to o to m to irr CQ rr Hi m m μ Φ Hi μ in irr Hi CQ m Ω d d irr to d ) to 0 m rt 3 Hi 5, Φ s: LQ tr CQ Ω rt Φ o SD N Φ rt m φ Q H HJ O t d ω Φ Φ 0 H Φ 0 TJ Hi μ Φ tö Φ d Hi Hj in φ tr - π- 0) Ω d Ω PJ Φ to <~i Ω n in CQ Hi Hi P) φ ≤, φ μ tr m CQ CL Φ CL ü d irr IT! φ in t Ω !=r 0 Ω HJ rr Hi CΩ CL ir1 μ rt rt μ LQ rt in in CL μ Hi s: CQ rr CL LQ H Φ φ t-1 0 d r irr 0 SD TJ Φ - rt t-1 φ Φ d <j Φ Hl SD φ SD
Φ α Φ Φ Hj H sα m l φ Φ Φ φ Hi d μ Φ rt to d 0 SD Λ μ
HJ to to CL r 0 rr N α φ φ LQ H in M H d CL m Ω μ ir1 M LQ in <! m
CL H SD ι-i φ y-i ti CQ Φ rr Φ Ω 3 μ LQ t rr - φ CL φ
Φ O ω H CL t d P) φ φ rr H d h- ' irr φ Φ d to <J Φ •r) Hi fi SD H m Ω
SD iri a t LQ H m φ H P) Hi rr in Φ J ω m m φ ? s: μ s: CQ Hi φ d φ M rr m H n i PJ Hi LQ m <! Hi m 3 ir" LQ Hi rt Φ LQ Φ μ 0 tr o ι- PJ o rr Φ m H φ φ N μ Ό ≤ tr Hi Hi i d d m n t Φ μ
LQ in φ • d ,— , o s: Φ ti H CQ CQ m Hi Φ L rt d SD tö μ d 0 CL Hi ) Φ
Φ HJ Φ SD tr m CQ Φ Φ 3 m H Ω - H* H-1 μ m Hj ir1 Hi a CL Φ Φ in Φ rt
H( Ω i r tr H CL H tr H Φ CQ irr SD h-1 Φ CL SD CL CL Φ m rr m SD Ϊ
LQ φ Φ H CL c CQ 3 rr φ d Φ Φ H-1 m <! Φ φ < rt H α 0) φ rr CL irr Φ φ H 0 0 Hi Hi N φ o P Hi d= m H CL LQ m Φ LQ Hi t d Ω tr Φ Φ φ rr m H ω Hi φ Φ P) Φ d Φ Hi tr cn SD φ Hi Φ μ M
HJ irr H Q 3 J H CQ H 2 m Hi N Hi tr Φ CQ CQ Hh CQ tr Q -
Ω rr Φ ^1 to < rt ι-j Hi H CL 0 Hj ≤ d Hi CQ d- Ω Φ μ μ Ω irr rr to N H t d Φ H H s: SD n i Φ Hj 0 Φ öd N m μ tr Φ irr Hi 0 Φ irr s:
Φ to rt s: LQ -> t t 0 N Φ m Hj CL φ μ μ d CL Φ φ Hi μ Hj in rt φ 0 π ü CQ Φ d Ω 0 H Hi CQ S-L m rr rt Hj Φ Φ tr Hi CQ O tr
<j H o H H H d tr J CO d Si H Φ tö d Φ Φ I—1 m in φ rt C Φ μ Φ o Φ M rr a OJ m irr 3 Φ CQ M m m Φ öd CL Φ φ CQ ) μ
CL Φ ) C 3 H m rr rr Q rr μ μ N H φ H{ Φ rt
Φ Φ m — ' SD φ N O tr r u d μ in rr . SD co in d Φ μ m d
Abscheidung aus Ce02 in einer Dicke von 5 bis 20 nm und anschließende Temperung erzeugt werden. Nachfolgend wird eme zweite dielektrische Schicht 25 aus Sι3N4, Strontiumtitanat oder dem gleichen Material wie die erste dielektrische Schicht 24 abgeschieden und strukturiert. Das Strukturieren erfolgt durch maskiertes Atzen. Dabei wird oberhalb eines ersten Bereichs 231 des Kanalgebiets 23 die Oberflache der ersten dielektrischen Schicht 24 freigelegt. Ferner wird oberhalb eines Teils des ersten Source-Dram-Gebietes 221, der an das Kanalgebiet 31 angrenzt, die Dicke der zweiten dielektrischen Schicht 25 auf 200 nm reduziert. Oberhalb eines zweiten Bereichs 232 des Kanalgebiets 23 bleibt die volle Dicke von 10 bis 500 nm der zweiten dielektrischen Schicht 25 erhalten.
Anschließend wird eine ferroelektrische Schicht aus PZT oder SBT durch Abscheidung m einem CVD-Verfahren m einer Dicke von 100 bis 300 nm und anschließende Strukturierung gebildet. Die ferroelektrische Schicht 26 ist an der Oberflache der zweiten dielektrischen Schicht 25 oberhalb des Teils des er- sten Source-Dram-Gebietes 221 angeordnet, das an das Kanalgebiet 23 angrenzt (siehe Figur 4) . Durch Abscheidung von Platin und anisotropes Atzen werden an gegenüberliegenden Seiten der ferroelektrischen Schicht 26 eine erste Elektrode 27 und eine zweite Elektrode 28 gebildet, die spacerähnlich sind (siehe Figur 4) . Die zweite Elektrode 28 erstreckt sich bis auf die freigelegte Oberflache der ersten dielektrischen Schicht 24 oberhalb des zweiten Bereichs 231 des Kanalgebiets 23 und des daran angrenzenden zweiten Source-Dram-Gebietes 222.
Zur Verbesserung der Qualität der ferroelektrischen Schicht 26 wird eine Temperung durchgeführt, die sowohl direkt nach der Abscheidung der ferroelektrischen Schicht, nach der Strukturierung der ferroelektrischen Schicht oder nach der Abscheidung von Platin stattfinden kann. Alternativ können mehrere Temperungen zu verschiedenen Zeitpunkten erfolgen. t H1
O in O
CQ rt **l to CQ CL Ω N rr rt α to Ω LQ σ φ Hi d *>. CL 13 rt Φ d Ω 0 Φ J ≤ Hi Φ φ 0 irr 0 Hi Hi Φ μ- o d SD
0 in in irr => Hi tr d Φ μ- Hi Hi d φ φ d PJ CQ d Q o Hi Ω
Hj μ- μ- μ- J μ- ω CQ HJ d μ- rt μ- rt CL Ω Ω irr φ < rr Ω φ φ φ 1— ' rr Ω Ω μ- Ω CL Ω PJ d Φ Φ irr tr irr in 0 μ- irr HJ rt LQ φ irr irr d Φ φ irr I d d μ- 0
Hi 0 rr CL CQ Φ Φ d φ Φ N rt Ω CQ ω > h- ' in rt in φ rt CQ tr d μ- ö tK φ μ- ■ Φ to •X) tr LQ μ- Φ CQ Hi Φ μ- α α μ- H! 0 μ- 0 tr 0 PJ Ό ω φ
Ω μ- cn d to φ μ- H Φ LQ P) d rt Ω μ- d CQ 0 o Ω d irr φ N rr Φ HJ rt d μ- rt μ- irr Φ Hi CQ o irr CL r Φ μ- H- Ξ M \-> SD Hi d J LQ rr Ω μ- H- φ Q 3 Φ Φ d CQ N φ <: Φ d μ- ≤ d Φ μ- Φ HJ ω >? CQ H- Ω rt ) d to μ- Hi 3 C μ- in => rt w Φ rt μ- Ω Φ d to α φ Φ d H( rt d Φ Φ rt CL SD Hj CQ irr CL tr t CL to Hi Hi d d d CL φ in CQ d Hi d d μ- rt J μ- H φ SD d ' — d LQ
H{ L Φ 0 N LQ ω 0 <! Hi φ μj CL 3 LQ μ- d CL Φ
CQ d M CL μ- Hi Ω Hj 0 LQ rt μ- φ d LQ Φ φ μ-
Ω CL rt h- ' φ Φ Φ irr d Φ CL φ SD= CQ Hi •V μ- d tr φ Φ Hi d φ d ω to H- Hi rt Ω CQ N d Φ
Φ Hj μ- ? to rr ISI d d a rt NJ Φ φ CQ N φ Ω Φ SD Φ μ- Ω rr -J φ H{ φ φ Hi rt rt tr irr d d Hi Ό
CL μ- irr Hi μ- d to 3 Φ CQ Φ μ- μ- LQ SD φ 3 φ 0 d Q CL Ω CL φ Hi rt d d φ Ω rt Hi s: PJ in d α d rt φ irr SD μ- rt CQ Φ d rt irr μ- d
N φ CL d μ- CL d Φ Φ rt to CL rt ,~^ CQ μ- J
CQ d LQ d Ω d ? φ M 0 t CQ μ- rt Hi μ- CQ t CL d ^ irr Hj ^ rt d 3 to t μ- φ Φ
Ω SD Φ φ φ rt Ω μ- Φ Hi M Φ Hi μ- μ> n φ Hi Hi irr 3 μ- Hi μ- irr LQ Hi μ- Ω rt irr d Φ μ- ^
3 Ω d I—1 to - d Hi ω Φ rt Φ d ≤ φ d d φ
CL φ irr a PJ CQ LJl Hi 0 Ω ? Hj d Φ LQ Hi μ- in Φ CL φ irr rt 0 ö 0 CL Hi H CL φ
Φ irr LQ H CL d SD H Hi CL Hi d CL μ- CL μ- d
SD Hi Hi CL φ d W Φ <! 0 Φ SD rr N Φ LQ d φ CL d 0 Φ O μ- CQ Hi CL φ CL μ- PJ d d d Hi φ
Φ LQ t o Hi Φ Φ μ- PJ rt HS Φ t d ? Hj Ω φ
Hi Φ 0 d Hi Hj tr ι rt CL ^ irr
Hj r <v
3 co Φ Ω Hi tr LQ μ- μ- t - Ω Φ φ 0 rt SD
0 μ- μ- Φ ?r Hi CQ Φ <τi Φ Q d 1 Φ d 3 d — ' n Hi CQ
Φ rt d Hj rt Φ rt Hi H- CQ Ω CL CQ tr rr
Hi Hi d φ irr LQ rt irr φ s μ- CQ
CL 3 0 μ- to tsi SD •τ) CQ μ-
Φ ^ • 0 μ- N d SD d Φ rt μ- φ z ? H Ω <! r μ- φ CQ H Hi h- ' • rt CL rt φ rt d ^^ irr μ- rt LQ tö Ω to tr H SD μ- Ω φ φ
H{ d φ Φ irr PJ= o σι r Hj CL IΛ to < rt 0= CL irr d Hi μ- Hj N w φ 0 d Φ PJ Φ to Φ Φ Ω Φ φ d
CQ d= rt d irr Hi Φ d d 3 CL H Hi d tr Hi 3 to d
Ω t-1 LQ Hi φ Ω Q μ- CQ φ o Φ μ- Ω LQ irr μ- to Φ φ μ- Φ Hi Hj φ to Hi •o ω irr CQ φ φ μ- CQ Ω N SD Φ CΩ Hi Φ irr 0 Ω μ- CQ in Hi Ω Ω irr S ö d α Hi rt CQ Φ μ- φ d N SD irr Ω Ω r irr μ- μ- Hi μ- Hi 0 rt d Ω d Hi d d irr irr
H PJ= φ Ω CQ PJ CL Ω 0 Hj Φ r irr Ω SD 3 rt μ-
H{ d CL d irr Ω μ- J Φ d CQ rt Φ CL Hi Ω
SD rt Φ r irr d CQ φ d tf ö Φ μ- Ω SD irr in Φ Hi φ φ d Hi J 3 CQ irr d rr Q HS M d CL >? φ CQ μ- J CQ μ- CTi Φ Φ to
Hi o

Claims

Patentansprüche
1. Ferroelektrischer Transistor,
- bei dem an eme Hauptfläche eines Halbleitersubstrats em erstes Source- /Dram-Gebiet , em Kanalgebiet und em zweites Source-/Dram-Gebιet angrenzen, wobei das Kanalgebiet zwischen dem ersten Source-/Dram-Gebiet und dem zweiten Source-/Dram-Gebιet angeordnet ist, - bei dem eme dielektrische Schicht vorgesehen ist, die mindestens die Oberflache des Kanalgebiets bedeckt und die Oberfläche des ersten Source-/Dram-Gebιets überlappt, bei dem an der Oberfläche der dielektrischen Schicht eme ferroelektrische Schicht angeordnet ist, die mindestens einen an das Kanalgebiet angrenzenden Teil des ersten Source-/Dram-Gebιets überdeckt, bei dem an der Oberfläche der dielektrischen Schicht ferner eme erste Polarisationselektrode und eme zweite Polarisationselektrode angeordnet sind, zwischen denen die ferroelektrische Schicht angeordnet ist, bei dem oberhalb eines ersten Bereichs des Kanalgebiets eine Gateelektrode angeordnet ist, bei dem die Dicke der dielektrischen Schicht oberhalb des ersten Bereichs geringer als oberhalb eines zweiten Be- reichs des Kanalgebiets ist, der unter der zweiten Polarisationselektrode angeordnet ist, bei dem die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Sour- ce/Dra -Gebiets so bemessen ist, daß eme remanente Pola- risation der ferroelektrischen Schicht, die parallel zur Hauptfläche ausgerichtet wird, Kompensationsladungen m dem zweiten Bereich des Kanalgebiets erzeugt.
2. Ferroelektrischer Transistor nach Anspruch 1, bei dem die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source- /Dra - Gebiets kleiner als die Dicke oberhalb des zweiten Bereichs des Kanalgebiets und kleiner als die Abmessung des zweiten Bereichs des Kanalgebietes parallel zur Hauptfläche.
3. Ferroelektrischer Transistor nach Anspruch 1 oder 2, bei dem die ferroelektrische Schicht teilweise oberhalb des
Kanalgebietes angeordnet ist, wobei die Dicke der dielektrischen Schicht oberhalb eines an das erste Source- /Dram- Gebiet angrenzenden Teils des Kanalgebietes und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source- /DramGebiets im wesentlichen gleich ist.
4. Ferroelektrischer Transistor nach einem der Ansprüche 1
bei dem die zweite Polarisationselektrode und die Gateelek- trode anemandergrenzen und als gemeinsame Elektrode ausgebildet sind.
5. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 4, bei dem die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-/Dram-Gebιets im wesentlichen gleich ist.
6. Ferroelektrischer Transistor nach einem der Ansprüche 1
bei dem die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode und unterhalb der zweiten Polarisationselektrode im wesentlichen gleich ist.
7. Ferroelektrischer Transistor nach einem der Ansprüche 1
bei dem die dielektrische Schicht eme erste dielektrische Schicht und eine zweite dielektrische Schicht umfaßt, wobei die erste dielektrische Schicht auf der Hauptfläche angeordnet ist und die zweite dielektrische Schicht im Bereich der Gateelektrode eme Öffnung aufweist, so daß die Gateelektrode an der Oberfläche der ersten dielektrischen Schicht angeord¬
8. Ferroelektrischer Transistor nach Anspruch 7,
bei dem die erste dielektrische Schicht Sι02, Ce02, Zr02 oder Ta205 enthält und eme Dicke zwischen 3,5 und 20 nm aufweist , bei dem die zweite dielektrische Schicht Sι3N4, oder Ce02 enthält und oberhalb des zweiten Bereichs des Kanalgebiets eme Dicke zwischen 10 und 500 nm aufweist und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Sour ce-/Dram-Gebιets eme Dicke zwischen 10 und 300 nm auf weist .
9. Ferroelektrischer Transistor nach einem der Ansprüche 1
bei dem die ferroelektrische Schicht SBT (SrBι2Ta209) , PZT (PbZrxTι1_x02) oder BMF (BaMgF4) enthält.
10. Verwendung eines ferroelektrischen Transistors nach einem der Ansprüche 1 bis 9 als Speicherzelle einer Speicherzellen- anordnung .
PCT/DE2000/003468 1999-09-30 2000-09-29 Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung WO2001024275A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001527365A JP3977079B2 (ja) 1999-09-30 2000-09-29 強誘電トランジスター、および、そのメモリーセル構造における使用方法
US10/113,418 US6614066B2 (en) 1999-09-30 2002-04-01 Ferroelectric transistor and memory cell configuration with the ferroelectric transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19947117A DE19947117B4 (de) 1999-09-30 1999-09-30 Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung
DE19947117.7 1999-09-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/113,418 Continuation US6614066B2 (en) 1999-09-30 2002-04-01 Ferroelectric transistor and memory cell configuration with the ferroelectric transistor

Publications (1)

Publication Number Publication Date
WO2001024275A1 true WO2001024275A1 (de) 2001-04-05

Family

ID=7924015

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2000/003468 WO2001024275A1 (de) 1999-09-30 2000-09-29 Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung

Country Status (7)

Country Link
US (1) US6614066B2 (de)
JP (1) JP3977079B2 (de)
KR (1) KR100455638B1 (de)
CN (1) CN1192438C (de)
DE (1) DE19947117B4 (de)
TW (1) TW483168B (de)
WO (1) WO2001024275A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230223066A1 (en) * 2022-01-07 2023-07-13 Ferroelectric Memory Gmbh Memory cell and methods thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005017534A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
DE102005017072A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
KR100696766B1 (ko) * 2004-12-29 2007-03-19 주식회사 하이닉스반도체 차지 트랩 인슐레이터 메모리 장치
CN101315948B (zh) * 2007-05-29 2010-05-26 中国科学院物理研究所 一种自旋晶体管
WO2011043794A2 (en) * 2009-09-29 2011-04-14 Yale University Ferroelectric devices including a layer having two or more stable configurations
US10056393B2 (en) * 2016-03-01 2018-08-21 Namlab Ggmbh Application of antiferroelectric like materials in non-volatile memory devices
US11004867B2 (en) * 2018-06-28 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory in high-k first technology
CN111029409B (zh) * 2019-10-31 2023-06-02 上海集成电路研发中心有限公司 一种性能可调的晶体管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
EP0566585B1 (de) * 1991-01-09 1995-03-29 Siemens Aktiengesellschaft Speicherzellenanordnung und verfahren zu deren betrieb
US5708284A (en) * 1995-03-20 1998-01-13 Sharp Kabushiki Kaisha Non-volatile random access memory
JPH10135362A (ja) * 1996-10-25 1998-05-22 Texas Instr Inc <Ti> 薄膜半導体ゲート電極を使用した強誘電性トランジスタおよびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10341002A (ja) * 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0566585B1 (de) * 1991-01-09 1995-03-29 Siemens Aktiengesellschaft Speicherzellenanordnung und verfahren zu deren betrieb
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
US5708284A (en) * 1995-03-20 1998-01-13 Sharp Kabushiki Kaisha Non-volatile random access memory
JPH10135362A (ja) * 1996-10-25 1998-05-22 Texas Instr Inc <Ti> 薄膜半導体ゲート電極を使用した強誘電性トランジスタおよびその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
HAN J -P ET AL: "MEMORY EFFECTS OF SRBI2TA2O9 CAPACITOR ON SILICON WITH A SILICON NITRIDE BUFFER", INTEGRATED FERROELECTRICS,NEW YORK, NY,US, vol. 22, no. 1/04, 1998, pages 213 - 221, XP000900878, ISSN: 1058-4587 *
LEE H N ET AL: "FABRICATION OF METAL-FERROELECTRIC-INSULATOR-SEMICONDUCTOR FIELD EFFECT TRANSISTOR (MEFISFET) USING PT-SRBI2TA2O9-Y2O3-SI STRUCTURE", EXTENDED ABSTRACTS OF THE INTERNATIONAL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS,JAPAN SOCIETY OF APPLIED PHYSICS. TOKYO,JA, 1 September 1997 (1997-09-01), pages 382 - 383, XP000728158 *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 10 31 August 1998 (1998-08-31) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230223066A1 (en) * 2022-01-07 2023-07-13 Ferroelectric Memory Gmbh Memory cell and methods thereof

Also Published As

Publication number Publication date
US6614066B2 (en) 2003-09-02
DE19947117A1 (de) 2001-04-12
CN1376312A (zh) 2002-10-23
CN1192438C (zh) 2005-03-09
US20020117702A1 (en) 2002-08-29
KR100455638B1 (ko) 2004-11-06
JP3977079B2 (ja) 2007-09-19
TW483168B (en) 2002-04-11
JP2003510851A (ja) 2003-03-18
KR20020038783A (ko) 2002-05-23
DE19947117B4 (de) 2007-03-08

Similar Documents

Publication Publication Date Title
DE3885408T2 (de) Nichtflüchtige Speicherzelle.
DE69131373T2 (de) Ferroelektrische Kondensator und Verfahren zum Herstellen von örtlichen Zwischenverbindungen
DE69028507T2 (de) Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt
DE3587799T2 (de) Elektrisch programmierbare Eintransistorvorrichtung und Verfahren.
DE69021419T2 (de) Halbleiterspeicheranordnung mit einem ferroelektrischen Material.
DE19512431C2 (de) Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates und deren Herstellungsverfahren
DE19739673C2 (de) Nichtflüchtiges ferroelektrisches Speicherbauelement, Verfahren zu dessen Betrieb und Verfahren zu dessen Herstellung
EP0740347B1 (de) Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
EP0566585B1 (de) Speicherzellenanordnung und verfahren zu deren betrieb
DE2627827A1 (de) Integrationstechnik fuer n-kanal- mnosfet-halbleiterbauelemente mit festem und variablem schwellenwert
EP1166357B1 (de) Speicherzellenanordnung
WO2001024272A1 (de) Ferroelektrischer transistor
WO2001024275A1 (de) Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung
DE19840824C1 (de) Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
DE10158019C2 (de) Floatinggate-Feldeffekttransistor
EP1192666B1 (de) Speicherzellenanordnung
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
DE2614698A1 (de) Halbleiterspeicher
EP1138084B1 (de) Ferroelektrischer transistor und verfahren zu dessen herstellung
EP1344222B1 (de) Verfahren zum auslesen und speichern eines zustandes aus einem oder in einen ferroelektrischen transistor einer speicherzelle und speichermatrix
EP1126471B1 (de) Verfahren zum Auslesen oder Speichern eines Zustandes aus einem oder in einen ferroelektrischen Transistor einer Speicherzelle und Speichermatrix
DE10207980C1 (de) Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle
DE19830477A1 (de) Halbleitervorrichtung und entsprechendes Herstellungsverfahren
DE19640215C1 (de) Integrierte Halbleiterspeicheranordnung mit &#34;Buried-Plate-Elektrode&#34;
WO2001003196A1 (de) Ferroelektrischer transistor

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 008134723

Country of ref document: CN

ENP Entry into the national phase

Ref country code: JP

Ref document number: 2001 527365

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 1020027004109

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 10113418

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020027004109

Country of ref document: KR

122 Ep: pct application non-entry in european phase
WWG Wipo information: grant in national office

Ref document number: 1020027004109

Country of ref document: KR