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WO2001091162A2 - Transistor bipolaire et son procede de fabrication - Google Patents

Transistor bipolaire et son procede de fabrication Download PDF

Info

Publication number
WO2001091162A2
WO2001091162A2 PCT/JP2001/004344 JP0104344W WO0191162A2 WO 2001091162 A2 WO2001091162 A2 WO 2001091162A2 JP 0104344 W JP0104344 W JP 0104344W WO 0191162 A2 WO0191162 A2 WO 0191162A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor layer
conductivity type
type impurity
insulating film
Prior art date
Application number
PCT/JP2001/004344
Other languages
English (en)
French (fr)
Other versions
WO2001091162A3 (fr
Inventor
Akira Asai
Teruhito Ohnishi
Takeshi Takagi
Original Assignee
Matsushita Electric Industrial Co. Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co. Ltd. filed Critical Matsushita Electric Industrial Co. Ltd.
Priority to EP01932237A priority Critical patent/EP1263052A2/en
Priority to KR1020027000961A priority patent/KR20020019560A/ko
Priority to US10/031,445 priority patent/US6828602B2/en
Publication of WO2001091162A2 publication Critical patent/WO2001091162A2/ja
Publication of WO2001091162A3 publication Critical patent/WO2001091162A3/ja
Priority to US10/882,220 priority patent/US6939772B2/en

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Classifications

    • H01L27/082—
    • H01L29/66242—
    • H01L29/1004—
    • H01L29/7378—
    • H01L29/36—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/936—Graded energy gap

Definitions

  • the present invention relates to a heterojunction bipolar transistor and a method of manufacturing the same, and more particularly to a measure for improving the linearity of current characteristics.
  • bipolar transistors formed on silicon substrates have heterojunction structures, such as Si / SiGe and Si / SiC, to provide better conduction characteristics.
  • HBTs hetero-bipolar transistors
  • This HBT utilizes the Si / SiGe heterojunction structure by epitaxially growing a SiGe layer on a Si substrate, and has been using compound semiconductors such as GaAs until then. It is possible to realize a transistor that operates even in a high-frequency region that cannot be operated unless it is a transistor using a substrate.
  • this HBT is made of a material that is compatible with general-purpose silicon processes such as the Si substrate and Si Ge layer, it has the major advantages of high integration and low cost.
  • MOS transistor MO SFET
  • MO SFET MOS transistor
  • FIG. 10 is a cross-sectional view showing the structure of a conventional HBT.
  • the upper portion of the Si substrate 500 having (001) as the main surface is a deep portion containing an N-type impurity such as phosphorus introduced by an epitaxial growth method, an ion implantation method, or the like.
  • the 1 / zm retrolog is Reedwell 501.
  • a shallow trench 503 in which silicon oxide is buried, and a deep trench 504 composed of an undoped polysilicon film 505 and a silicon oxide film 506 surrounding the same are provided. ing.
  • the depth of each trench 503, 504 is 0.35 ⁇ m, It is about 2 m.
  • a collector layer 502 is provided in a region sandwiched between the trenches 503 in the Si substrate 500, and the collector layer 502 in the Si substrate 500 is formed in a shallow trench. In the area separated by 503, an N + collector lead-out layer for connecting to the collector layer 502 electrode via the retrograde dwell 501 is provided.
  • a first deposited oxide film 508 having a thickness of about 30 nm and having a collector opening 510 is provided, and the upper surface of the Si substrate 500 is provided.
  • the second deposited oxide film 512 has a base joining opening 514 and a base opening 518. Then, a P + polysilicon layer 515 having a thickness of about 150 nm and a third deposited oxide film 5 1 having a thickness of about 150 nm extending over the second deposited oxide film 512 so as to fill the base junction opening 5 14. 7 are provided.
  • the S i / S ii G e x layer 5 1 1 Uchibe - external base 5 1 6 is formed by the portion and the P + polysilicon layer 5 1 5 excluding the lower region of the scan aperture 5 1 8.
  • the portion of the P + polysilicon layer 5 15 and the third deposited oxide film 5 17 located above the base opening 5 18 of the second deposited oxide film 5 12 is open.
  • a fourth deposited oxide film 520 having a thickness of about 30 nm is formed, and a fourth deposited oxide film 520 is further formed on the fourth deposited oxide film 520.
  • a side wall 521 made of polysilicon having a thickness of about 100 nm is provided.
  • An N + polysilicon layer 529 is provided to fill the base opening 518 and extend over the third deposited oxide film 517, and this N + polysilicon layer 529 is formed by an emitter. drawer Functions as an electrode.
  • the P + polysilicon layer 515 and the N + polysilicon layer 529 are electrically insulated by the fourth deposited oxide film 520, and the N + polysilicon layer 515 and the N + polysilicon layer 515 are electrically insulated from each other. The diffusion of impurities into the polysilicon layer 529 is prevented. Further, the upper surface of P + polysilicon layer 515 and the N + polysilicon layer 529 are insulated by third deposited oxide film 517.
  • a Ti silicide layer 524 is formed on the surface of the collector extraction layer 507, the P + polysilicon layer 515, and the N + polysilicon layer 529, respectively.
  • the entire substrate is covered with an interlayer insulating film 525, the N + collector lead-out layer 507 penetrating through the interlayer insulating film 525, and a P + polysilicon layer which is a part of an external base.
  • Connection holes reaching the i-silicide layer 524 on the N + polysilicon layer 529, which is the emitter electrode and the N + polysilicon layer 529, are respectively formed.
  • a W plug 526 filling each connection hole and a metal wiring 527 connected to each W plug 526 and extending above the interlayer insulating film 525 are provided.
  • Figure 11 (a) shows the dependence of the base and collector currents on the base-emitter voltage in a conventional HBT, the so-called Gummel characteristic.
  • the horizontal axis represents the base-emitter voltage (V)
  • the vertical axis represents the base current or collector current (A) (logarithmic value).
  • V base-emitter voltage
  • A base current or collector current
  • FIGS 12 (a) and 12 (b) show a partial cross-sectional view of the conventional HBT Emi-base junction in an enlarged scale, and the boron concentration distribution along the cross-section near the Emi-base junction.
  • FIG. 12 (a) the S i / S ii— x G x layer 5 11 is composed of an Ande S i Ge sensor having a Ge content of 15%.
  • the layer 552 and the undoped Si cap layer 553 are sequentially laminated.
  • the Si cap layer 553 just below the base opening 518 and in contact with the N + polysilicon layer 529 (electrode lead-out electrode), the high-concentration silicon layer from the N + polysilicon layer 529 is formed. Is introduced by diffusion to form an N-type emitter diffusion layer 553a.
  • the peripheral layer 5 5 3 b (especially the lower portion) surrounding the emitter diffusion layer 5 5 3 a diffused from the inclined Si Ge layer 5 5 2. It contains boron, and the surrounding layer 553b is P-type.
  • the Si cap layer 551 there is a pn junction between the emitter diffusion layer 5553a and the peripheral layer 5553b, and on both sides of the metallurgical pn junction surface in this pn junction.
  • the depletion layer 54 extends. At this time, the width of the portion of the depletion layer 554 located above the Si cap layer 551 is widened. As a result, the recombination current generated by the carriers that recombine in the depletion layer 554 increases, and the linearity of the current characteristics is degraded as shown in Fig. 11 (a). Can be
  • the recombination current I rec is calculated as follows: SMSze: "Physics of Semiconductor Devices", John Wiley & Sons, Inc., where 11 is the junction area, W is the depletion layer width, U is the recombination probability, and q is the elementary charge. , 1981, pp.89-94, the following equation
  • the recombination probability U is determined by parameters such as the density of deep levels contained in the depletion layer, the depth of levels, and the capture cross section. This equation is obtained from one depletion layer edge of the depletion layer (the first depletion layer edge shown in Fig. 12 (a)) to the other depletion layer edge (the second depletion layer edge shown in Fig. 12 (a)) The deep impurity level existing between the two becomes the recombination center and the width of the depletion layer The larger the (distance from the first depletion layer edge to the second depletion layer edge), the larger the recombination current.
  • An object of the present invention is to provide a bipolar transistor having good linearity of current characteristics and a method of manufacturing the same by taking measures to improve the impurity concentration distribution in the Si cap layer in the HBT based on the above considerations.
  • the following measures are taken in order to reduce the recombination current I rec by reducing the width of the depletion layer.
  • a bipolar transistor includes a first semiconductor layer provided on a substrate and serving as a collector layer containing a first conductivity type impurity, and a first semiconductor layer provided on the first semiconductor layer and containing a second conductivity type impurity.
  • a second semiconductor layer serving as a base layer, a third semiconductor layer provided on the second semiconductor layer and made of a material having a band gap different from that of the second semiconductor layer, and a third semiconductor layer An insulating film provided on the insulating film; an opening provided in the insulating film, reaching the third semiconductor layer; and a conductive material, wherein the opening is formed in the insulating film and the third semiconductor layer is filled.
  • An emitter extraction electrode contacting the first semiconductor layer, wherein the third semiconductor layer is a first conductivity type EMI diffusion layer located below the opening, and is located on a side of the EMI diffusion layer. At least on top of the region And a peripheral layer containing an impurity.
  • the upper part of the third semiconductor layer is interposed between the emitter diffusion layer containing a high concentration of the first conductivity type impurity and the third semiconductor layer containing a high concentration of the second conductivity type impurity. Since the Pn junction is formed, the width of the depletion layer formed at the pn junction is reduced, and the amount of carriers that recombine in the depletion layer is reduced. As a result, the recombination current is reduced, improving the linearity of the current characteristics of the heterojunction bipolar transistor. Will be done.
  • the insulating film is formed of a silicon oxide film doped with a second conductivity type impurity, and the second conductivity type impurity contained in at least a part of an upper portion of the third semiconductor layer is insulated. It can be diffused from the film.
  • a base extraction electrode provided in contact with a portion of the third semiconductor layer located outside the underlying insulating film and extending over the insulating film, and doped with a second conductivity type impurity;
  • a functional polysilicon film is further provided, and the second conductivity type impurity contained in at least a part of the upper portion of the third semiconductor layer is diffused from the polysilicon film through the insulating film. You can also.
  • the impurity of the first conductivity type in the emitter diffusion layer of the third semiconductor layer is diffused from the emitter lead-out electrode, so that the impurity using the inversion of the conductivity type in the third semiconductor layer is obtained. An evening diffusion layer will be obtained.
  • the substrate is a silicon substrate
  • the first semiconductor layer is a Si layer
  • the second semiconductor layer is a SiGe or SiGeC layer
  • the third semiconductor layer is a Si layer.
  • the first bipolar transistor according to the present invention comprises a first semiconductor layer serving as a collector layer containing a first conductivity type impurity on a substrate, and a second semiconductor serving as a base layer containing a second conductivity type impurity on a substrate.
  • the concentration of the second conductivity type impurity doped on the upper portion of the third semiconductor layer is controlled with relatively high precision by using in-situ doping in the third semiconductor layer. Can be.
  • the method of manufacturing a second bipolar transistor according to the present invention includes the steps of: Forming a second semiconductor layer serving as a base layer containing a second conductivity type impurity on the first semiconductor layer serving as a collector layer containing a pure substance (a); (B) forming a third semiconductor layer made of a material having a band gap different from that of the second semiconductor layer by epitaxial growth, and forming a third semiconductor layer on the substrate after the step (b).
  • step (E) introducing an impurity of a first conductivity type into a region located below the portion to form an emitter diffusion layer.
  • the process after the step (c) allows the third semiconductor. This is a method in which a second conductivity type impurity is doped from the insulating film above the layer.
  • impurities of the second conductivity type can be doped on the third semiconductor layer in a relatively simple process.
  • a base layer containing impurities of a second conductivity type is formed on a first semiconductor layer serving as a collector layer containing impurities of the first conductivity type on a substrate.
  • the insulating film is opened to reach the third semiconductor layer.
  • Forming an emitter diffusion layer by introducing a first conductivity type impurity into a region of the third semiconductor layer located below the opening in the third semiconductor layer (f).
  • the region of the upper part of the third semiconductor layer other than the region that becomes the emi- and diffusion layers can be doped with the second conductivity-type impurity. Freely set the impurity concentration of the second conductivity type separately from the impurity concentration can do.
  • a conductor film different from the above conductor film is deposited on the substrate, and the other conductor film is patterned to form the above insulating film.
  • Forming an emitter lead-out electrode containing a first conductivity type impurity that extends over the insulating film by filling the opening of the substrate, thereby forming an HBT using a double polysilicon process. It becomes possible.
  • FIG. 1 is a sectional view showing the structure of a basic Si Ge—HBT of the present invention.
  • 2 (a) and 2 (b) show an enlarged partial cross-sectional view of the emitter-base junction in Fig. 1 and the boron concentration distribution along the cross section near the emitter-base junction.
  • FIG. 1 is a sectional view showing the structure of a basic Si Ge—HBT of the present invention.
  • 2 (a) and 2 (b) show an enlarged partial cross-sectional view of the emitter-base junction in Fig. 1 and the boron concentration distribution along the cross section near the emitter-base junction.
  • FIG. 1 is a sectional view showing the structure of a basic Si Ge—HBT of the present invention.
  • 2 (a) and 2 (b) show an enlarged partial cross-sectional view of the emitter-base junction in Fig. 1 and the boron concentration distribution along the cross section near the emitter-base junction.
  • FIG. 1 is a sectional view showing the structure of
  • FIGS. 3A and 3B are cross-sectional views showing a step of forming a SiZS i Gex layer in a collector opening in the manufacturing process of the semiconductor device of the first embodiment.
  • FIGS. 4A and 4B are cross-sectional views showing a step of forming a base opening in a P + polysilicon layer in the manufacturing steps of the semiconductor device of the first embodiment.
  • FIGS. 5A and 5B are cross-sectional views showing a step of forming an N + polysilicon layer in the base opening in the manufacturing process of the semiconductor device of the first embodiment.
  • 6 (a) and 6 (b) are cross-sectional views showing a step of polishing an end of P + polysilicon in the manufacturing steps of the semiconductor device of the first embodiment.
  • FIGS. 7A and 7B are views showing a manufacturing process of the first embodiment, and are partial cross-sectional views showing an enlarged structure of an emitter-base joint in the process shown in FIG. 3B.
  • FIG. 3 is a diagram showing the concentration distribution of boron along the cross-section thereof.
  • FIG. 8 (a) and 8 (b) are views showing a manufacturing process of the second embodiment, in which an enlarged view of the structure of the emitter-base joint in the process shown in FIG. 4 (a) is shown.
  • FIG. 2 is a cross-sectional view and a diagram showing a boron concentration distribution along the cross-section.
  • FIG. 9 (a) and 9 (b) are views showing a manufacturing process of the third embodiment, and are partial cross-sectional views showing an enlarged structure of an emitter-base joint in the process shown in FIG. 4 (a).
  • FIG. 10 is a cross-sectional view showing the structure of a conventional HBT.
  • FIGS. 11 (a) and 11 (b) show the base current and the collector current of the conventional bipolar transistor and the HBT of the present invention formed by the third embodiment with respect to the base-emitter voltage. It is a figure which shows dependency.
  • Figures 12 (a) and 12 (b) are enlarged partial cross-sectional views of the conventional HBT em-base junction and the boron concentration distribution along the cross-section near the em-base junction.
  • FIG. 12 (a) and 12 (b) are enlarged partial cross-sectional views of the conventional HBT em-base junction and the boron concentration distribution along the cross-section near the em-base junction.
  • FIG. 13 is a cross-sectional view showing a configuration of a bipolar transistor which is a semiconductor device according to a modified example of the basic structure of the present invention. Best Embodiment
  • FIG. 1 is a sectional view showing the structure of a basic Si Ge—HBT of the present invention.
  • the upper portion of the Si substrate 100 having the (001) plane as a main surface contains N-type impurities such as phosphorus introduced by an epitaxial growth method or an ion implantation method. It is a retrograde dwell 101 with a depth of 1 ⁇ 1.
  • the N-type impurity concentration in the region near the surface of the Si substrate 100 is adjusted to about 1 ⁇ 10 17 atoms ⁇ cm 3 .
  • a shallow trench 103 in which silicon oxide is buried and a deep trench 104 composed of an AND polysilicon film 105 and a silicon oxide film 106 surrounding the shallow trench 103 are provided for element isolation. Have been.
  • each of the trenches 103 and 104 is about 0.35 ⁇ m or 2 m, respectively.
  • the collector layer 1 is formed in the region between the trenches 103 in the Si substrate 100. In the area separated from the collector layer 102 in the Si substrate 100 by the through hole trench 103, the collector layer 102 is provided via the retrograde dwell 101. An N + collector lead-out layer 107 for contacting the electrode 102 is provided.
  • a first deposited oxide film 108 having a thickness of about 30 nm having a collector opening 110 is provided on the Si substrate 100.
  • a P-type impurity-doped thickness of approximately 8 0 nm S i / S i G e x layer 1 1 1 and the S i i-G e x layer and the thickness of about 4 0 nm of S i film formed by laminating is provided.
  • the Si / Si- Gex layer 111 is formed only on a portion of the Si substrate 100 exposed to the collector opening 110 by selective growth.
  • the lower part of the central portion of S i / S i t- x G e x layer 1 1 1 (the lower region of the base opening 1 1 8 to be described later) is functioning as an internal base 1 1 9. Further, S iZS i i_ x G e x layer 1 1 1 of the upper portion of the central portion is functioning as an E Mi Tsu evening layer. Will be described later S i / S i Bok x G e x layer 1 1 1 of the detailed structure.
  • S i / S i Bok x G e x layer 1 1 1 and retrograde Ueru 1 0 1 of the surface portion to Wataru connection are external base implantation region Rii is formed by implantation of boron ions, an external base implantation region As a part of Rii, a junction leakage prevention layer 113 having a concentration of about 3 ⁇ 10 17 atoms ⁇ cm 3 is formed on the surface of the retrograde well 101.
  • the S i / S ii G e x layer 1 1 1 and the first deposited oxide film 1 0 8 has a thickness of approximately 3 O nm second deposited oxide film 1 1 2 for Etchisu Todzupa of provided In the second deposited oxide film 112, a base bonding opening 114 and a base opening 118 are formed. Then, a P + polysilicon layer 115 with a thickness of about 150 nm and a third deposited oxide film 1 having a thickness of about 150 nm extending over the second deposited oxide film 112 so as to fill the base junction opening 114. 17 are provided. External base 1 1 6 is formed by the above S i / S i G e x layer 1 1 1 of the part and the P + polysilicon layer 1 1 5, except the lower region of the Uchibe over scan openings 1 1 8 .
  • the portion of the P + polysilicon layer 115 and the third deposited oxide film 117 located above the base opening 118 of the second deposited oxide film 112 is open.
  • a fourth deposited oxide film 120 having a thickness of about 30 nm is formed, and furthermore, a fourth deposited oxide film 120 is formed on the fourth deposited oxide film 120.
  • a side wall 121 made of polysilicon having a thickness of about 100 nm is provided.
  • an N + polysilicon layer 129 extending above the third deposited oxide film 11 ⁇ so as to fill the base opening 118 is provided, and this N + polysilicon layer 129 is formed by an emitter. Functions as an extraction electrode.
  • the fourth deposited oxide film 120 electrically insulates the P + polysilicon layer 115 from the N + polysilicon layer 129, The diffusion of impurities from the polysilicon layer 115 to the N + polysilicon layer 129 is prevented. Further, the upper surface of P + polysilicon layer 115 and N + polysilicon layer 129 are insulated by third deposited oxide film 117. Further, the outer surfaces of the N + polysilicon layer 129 and the P + polysilicon layer 115 are covered with side walls 123.
  • a Ti silicide layer 124 is formed on the surface of the collector extraction layer 107, the P + polysilicon layer 115, and the N + polysilicon layer 127.
  • the entire substrate is covered with an interlayer insulating film 125, penetrating through the interlayer insulating film 125, an N + collector extraction layer 107, and a P + polysilicon layer 115 which is a part of the external base.
  • connection holes are formed to reach the Ti silicide layer 124 on the N + polysilicon layer 129 which is the emitter lead electrode.
  • a W plug 126 filling each connection hole and a metal wiring 127 connected to each W plug 126 and extending above the interlayer insulating film 125 are provided.
  • Figs. 2 (a :) and (b) are enlarged partial cross-sectional views of the Emi-base 'junction in Fig. 1 and the boron concentration along the cross-section near the Emi-base junction. It is a figure showing distribution.
  • S i / S i t- x Ge x layer 1 1 1 S content is and one-flop of a thickness of about 4 0 nm and 1 5% G e i G
  • the e-spacer layer 151 changes almost continuously so that the content of Ge is 15% at the lower end and 0 at the upper end, and the concentration is about 4 ⁇ 10 18 atomscm 3 .
  • a 40 nm-graded SiGe base layer 152 and a boron-doped Si cap layer 153 having a thickness of about 40 nm are sequentially laminated. Then, a high concentration of phosphorus is introduced from the N + polysilicon layer 129 into the region of the Si cap layer 153 which is in contact with the N + polysilicon layer 129 (the emitter lead-out electrode) by diffusion, and the N-type is formed.
  • the Emi ⁇ ⁇ evening diffusion layer 15 3 a is formed.
  • 53a is doped with phosphorus with a distribution of about 1 ⁇ 10 20 atoms ⁇ cm 3 to 1 ⁇ 10 17 atoras ⁇ cm 3 in the depth direction of the substrate.
  • a boron having a concentration of about 1 ⁇ 10 18 atoms ⁇ cm 3 is doped on the upper part of the Si cap layer 3 bottom
  • boron having a concentration of about 2 ⁇ 10 18 atoms ⁇ cm 3 is doped by diffusion from the inclined Si Ge base layer 152.
  • the middle part of the Si cap layer 153 boron is hardly doped.
  • a pn junction is formed between the emitter / diffusion layer 15 3 a and the surrounding layer 15 5 b, and the first depletion layer end is sandwiched by the metallurgical pn junction.
  • Depletion layer 154 is formed in a range from to the end of the second depletion layer. At this time, the portion of the depletion layer 154 close to the second deposited oxide film 112 is closer to the center than the shape of the depletion layer 554 in the conventional HBT (see FIG. 12A). It has a shifted shape.
  • the Si Ge—HBT of the present invention As shown in FIG. 2A, a high area is formed above the Si cap layer 153 (the area immediately below the second deposited oxide film 122). Concentration of boron, the width of the depletion layer 154 (distance from the end of the first depletion layer to the end of the second depletion layer), especially depletion in the upper part of the Si cap layer 153 The layer width will be reduced. As a result, the amount of carriers diffused and recombined in the depletion layer 154 is reduced, and the recombination current is reduced.
  • FIG. 11 (b) is a diagram showing the dependence (Gummel characteristic) of the base current and the collector current of the HBT of the present invention formed by the third embodiment to be described later on the base-emitter voltage.
  • the horizontal axis represents the base-emitter voltage (V)
  • the vertical axis represents the base current or collector current (A) (logarithmic value).
  • the parallel relationship between the base current characteristic line and the collector current characteristic line is relatively well maintained over a wide range from a low bias region to a high bias region. In other words, it is shown that HBT with good linearity can be obtained.
  • the interface state at the interface with the second deposited oxide film 111 may be reduced due to boron doping. Is likely to have contributed to the improvement of HBT's linearity obtain.
  • annealing at a relatively high temperature allows the interface between the second deposited oxide film 112 and the Si cap layer 153 to be formed.
  • SiGe—HBT it is difficult to perform such high-temperature heat treatment. Therefore, it is ideal if the interface level can be reduced by boron doping. Because it is a target. Then, by reducing the density of the interface states, the recombination probability U in the above equation can be reduced, and the recombination current can be further reduced.
  • each layer as described above shows a typical value, and an appropriate thickness can be used depending on the type and use of the HBT.
  • an Si single crystal layer is epitaxially grown on a Si substrate 100 having a (001) plane as a main surface while doping an N-type impurity.
  • high-energy ion implantation is performed after epitaxial growth to form an N-type retrograde dwell 101 of about a depth.
  • the retrograde well 101 by ion-implanting a part of the Si substrate 100 without performing epitaxial growth.
  • the N-type impurity concentration is adjusted to about 1 ⁇ 10 17 atoms.cm— 3 so as to serve as an HBT collector layer.
  • a shallow trench 103 in which silicon oxide is embedded and a deep trench 104 composed of an undoped polysilicon film 105 and a silicon oxide film 106 surrounding the same are formed. I do.
  • the depth of each of the trenches 103 and 104 is set to about 0.35 zm and 2 ⁇ m, respectively.
  • the region sandwiched between the shallow trenches 103 in the Si substrate 100 becomes the collector layer 102.
  • the collector layer 102 in the Si substrate 100 is separated from the collector layer 102 by the shallow trench 103 by an N + collector for contacting the collector electrode.
  • the evening drawer layer 107 is formed.
  • a gate insulating film, a gate electrode, a source / drain region, and the like which are the basic structures of each MISFET of the CMOS device, are formed by a standard manufacturing method.
  • a chemical vapor deposition (CVD) process using tetraethoxysilane (TE OS) and oxygen is performed at a processing temperature of 680C, and the thickness on the wafer is reduced to approximately
  • a collector opening having a width wider than the width of the active region is formed in the first deposited oxide film 108 by wet etching with hydrofluoric acid or the like.
  • Form 110 That is, by forming the collector opening 110 so as to include the boundary at the surface portion between the shallow trench 103 and the Si substrate 100, the width of the collector opening 110 is made smaller than the width of the active region. Should also be wide.
  • the width of the collector opening 110 is almost the same as that of the conventional HBT, but the interval between the shallow trenches 103 is narrower than that of the conventional HBT.
  • the width of 10 is wider than the width of the active region.
  • the protective oxide film is removed by performing a heat treatment in a hydrogen atmosphere, and then heated to 550 ° C while disilane (Si 2 He), germane (GeH 4 ), and diborane for doping.
  • a gas containing (B 2 He) or the like as appropriate, a method having a thickness of about 80 ⁇ m is formed on the surface exposed to the collector opening 110 of the Si substrate 100 by the method of each embodiment described later. the S i i- G e x layer of nm to Epitakisharu growth.
  • the supply of germane in the gas continuously supplied into the chamber is stopped, and diborane is used as appropriate, so that the SixGex layer is formed.
  • An Si layer having a thickness of about 40 nm is epitaxially grown thereon.
  • a 30 nm-thick second deposited oxide film 112 serving as an etch stop is formed on the wafer, and then the second deposited oxide film 112 is formed.
  • the second deposited oxide film 112 is patterned by dry etching using the resist mask R el to form a base bonding opening 114.
  • S i / S i G e central portion of the x layer 1 1 1 is covered with the second deposited oxide film, the base junction openings 1 1 4 S i / S i Bok G e x
  • the periphery of the layer 111 and a part of the first deposited oxide film 108 are exposed.
  • a third deposited oxide film 117 having a thickness of about 100 nm is deposited, and then the third deposited oxide film 117 and the P + poly are deposited by dry etching.
  • the base opening 1 18 is smaller than the central portion of the second deposited oxide film 112, and the base opening 118 extends over the base bonding opening 1 14. That is By this step, an external base 116 composed of the P + polysilicon layer 115 and the portion of the Si / SiiGe layer 111 except for the central portion is formed.
  • a deposited oxide film having a thickness of about 30 nm and a polysilicon film having a thickness of about 150 nm are deposited on the entire surface of the wafer by CVD. Then, the deposited oxide film and the polysilicon film are etched back by anisotropic drying to form a fourth deposited oxide film 12 on the side surfaces of the P + polysilicon layer 115 and the third deposited oxide film 11. A side wall 1 2 1 made of polysilicon is formed with 0 interposed therebetween. Next, wet etching with hydrofluoric acid or the like is performed to remove exposed portions of the second deposited oxide film 112 and the fourth deposited oxide film 120.
  • the Si layer on the Si / SiGe x layer 111 is exposed. Also, since the wet etching is isotropic, the second deposited oxide film is formed. The 112 and fourth deposited oxide films 120 are also etched in the lateral direction, and the dimensions of the base opening 118 are enlarged. That is, the base opening width is determined by the amount of the wet etching at this time. At the time of this etching, even if the SiGe islands 111 adhere to the first deposited oxide film 108, the N + collector extraction layer 107 of the Si substrate 100 does not Since it is covered with the P + polysilicon layer 115, the surface of the Si substrate 100 is not exposed.
  • the N + polysilicon layer 129 is patterned by dry etching. As a result, an emitter extraction electrode is formed. At this time, since the outside of the P + polysilicon layer 115 is not patterned, no side wall made of polysilicon is formed on the side. In addition, since the surface of the N + collector lead-out layer 107 is not etched by the over-etching of the N + polysilicon layer 129, the surface of the Si substrate 100 has irregularities. It is not formed.
  • the third deposited oxide film 117, the P + polysilicon layer 115 and the second deposited oxide film 112 are patterned by dry etching, The shape of the base 1 1 6 is determined.
  • a deposited oxide film having a thickness of about 120 nm is formed on the wafer, dry etching is performed, and the N + polysilicon layer 129 and the P + polysilicon are formed. Side walls 123 are formed on the side surfaces of the silicon layer 115.
  • the exposed portion of the first deposited oxide film 108 is removed by dry etching (over-etching) at this time, and the N + polysilicon layer 129, P + polysilicon layer 115 and The surface of the N + collector extraction layer 107 is exposed.
  • a Ti film with a thickness of about 40 nm is deposited on the entire surface of the wafer by sputtering, and then RTA (short-time annealing) at 675 ° C for 30 sec is performed to obtain N + A Ti silicide layer 124 is formed on the exposed surfaces of the polysilicon layer 129, the P + polysilicon layer 115 and the N + collector extraction layer 107. Then, after selectively removing only the unreacted portions of the Ti film, the crystal structure of the Ti silicide layer 124 is changed. Anneal to make
  • an interlayer insulating film 125 is formed on the whole surface of the wafer, and the N + polysilicon layer 129, the P + polysilicon layer 115, and the N + collector extraction layer penetrate through the interlayer insulating film 125.
  • a connection hole reaching the Ti silicide layer 124 on 107 is formed.
  • a W film is buried in each connection hole to form a W plug 126, an aluminum alloy film is deposited on the entire surface of the wafer, and then patterned to be connected to each W plug 126.
  • a metal wiring 127 extending over the interlayer insulating film 125 is formed.
  • FIGS. 7 (a) and 7 (b) are enlarged partial cross-sectional views showing the structure of the EMI-base joint in the process shown in FIG. 3 (b) during the above-described manufacturing process, and the boron along the cross-section. It is a figure which shows a concentration distribution.
  • the exposed portion of the Si substrate 100 at the collector opening 110 is treated with a mixed solution of aqueous ammonia and hydrogen peroxide, and a protective oxide film having a thickness of about 1 nm is formed on the exposed portion.
  • the wafer is introduced into one chamber of the UHV-C VD apparatus.
  • the protective oxide film is removed by heating the wafer to 850 ° C. for 2 minutes in a vacuum atmosphere.
  • the wafer temperature was decreased to 550 ° C., and the flow rates of disilane (Si 2 H 6) and germane (Ge H 4) were reduced to 0.0 2 1 / min, 0.031 / min, and a pressure of about 0.067 Pa.
  • disilane Si 2 H 6
  • germane Ge H 4
  • 0.0 2 1 / min 0.031 / min
  • a pressure of about 0.067 Pa By maintaining this state for 2 minutes and 40 seconds, an undoped SiGe having a thickness of about 40 ⁇ on the wafer is obtained.
  • a spacer layer 15 1 is formed.
  • the growth rate of the SiGe spacer layer 151 is about 15 nm / min.
  • the thickness at which the Ge content x in the mixed crystal Si i-Gex changes from 15% to 0% is about 4%.
  • a 0 nm graded SiGe base layer 152 is epitaxially grown. At this time, the slope S
  • the average growth rate of the 1Ge base layer 152 is about 10 nm / min, and the boron concentration is about 4 ⁇ 10 18 atoms'cm- 3 .
  • hydrogen-diluted dipolane (B 2 He ) with a concentration of 5% is again flowed into the chamber at a flow rate of 0.0011 / min, and this state is maintained for 5 minutes to obtain a thickness of about 1 O nm.
  • the epitaxial Si layer 162 is epitaxially grown. At this time, the growth rate of the doped Si layer 16 2 is about 2 nm / min, and the concentration of polon is about 1 ⁇ 10 1 "atoms ⁇ cm— 3 .
  • the Si cap layer 153 is formed by the undoped Si layer 161 and the gate Si layer 162. Also, the S i G e scan Bae colonel layer 1 5 1, gradient S i G e base layer 1 5 2 and S i cap layer 1 5 3, S i / S i G e x layer 1 1 1 is formed You.
  • FIG. 7 (b) shows a concentration profile of boron definitive before the heat treatment a immediately after the formation of S i / S i t- x G e x layer 1 1 1.
  • a very steep concentration profile in which high-concentration boron exists only in the gate Si layer 162 in the graded SiGe base layer 152 and Si cap layer 1553 is obtained. Is appearing.
  • boron is doped during the formation of the Si cap layer.
  • it is characterized by performing CVD by in-situ doping.
  • the concentration of boron doped on the upper part of the Si cap layer 153 can be controlled with relatively high accuracy by in-situ doping.
  • the flow of the basic HBT manufacturing process is as shown in FIGS. 2A to 6B described in the first embodiment.
  • FIG. 4A is characterized in that the step shown in FIG. 4A is performed as follows.
  • FIGS. 8 (a) and 8 (b) are enlarged partial cross-sectional views showing the structure of the emitter-base joint in the process shown in FIG.
  • FIG. 4 is a diagram showing a concentration distribution of boron.
  • the same processing as described in the first embodiment is performed, and an approximately 40 nm-thick SiGe spacer layer 1 having a thickness of about 40 nm is formed on the collector layer 102. 51 and an inclined SiGe base layer 152 containing boron of a thickness of about 40 nm and a concentration of about 4 ⁇ 10 18 atoms ⁇ cm ⁇ 3 .
  • the Si cap layer 153 having a thickness of about 40 nm is epitaxially grown.
  • a second deposited oxide film 171 consisting of a boron-doped silicon oxide film (BSG film) is replaced by Si It is deposited on the cap layer 15 3.
  • BSG film boron-doped silicon oxide film
  • Triethoxyboron (TEB) at a flow rate of 1.5 1 / min, containing ozone at a concentration of 85 g / Nm 3 O 2 at a flow rate of 7.5 1 / min, and diversion of N 2 1 8.0 1 / By flowing for min, and maintaining this state for 15 seconds, a second deposited oxide film 11 having a thickness of about 30 nm and containing 3 wt% of boron is formed.
  • TEB Triethoxyboron
  • FIG. 8 (b) is a diagram showing the boron concentration profile in the vertical section at this time. It is. In this state, boron is not doped in the Si cap layer 153, but the boron in the second deposited oxide film 171 is removed by heat treatment in a subsequent step. Since it diffuses into the upper part of the layer 153, the boron concentration profile finally obtained as shown in FIG. 2 (a) is obtained.
  • an opening 114 for base joining is formed in the second deposited oxide film 171 and then shown in FIG. 4 (b) to FIG. 6 (b).
  • an HBT having the structure shown in FIG. 1 is obtained.
  • a PSG film is used as the second deposited oxide film 17 1.
  • boron can be doped into the Si cap layer 153 by a relatively simple process.
  • the flow of the basic HBT manufacturing process is as shown in FIGS. 2A to 6B described in the first embodiment.
  • FIGS. 9 (a) and 9 (b) are enlarged partial cross-sectional views showing the structure of the emitter-base joint in the steps shown in FIGS. 4 (a) and 4 (b) during the above-described manufacturing process
  • FIG. 4 is a diagram showing a boron concentration distribution along the line A.
  • the same processing as described in the first embodiment is performed, and an approximately 40 nm-thick SiGe spacer layer is formed on the collector layer 102. And a graded SiGe base layer 152 containing boron with a thickness of about 40 nm and a concentration of about 4 ⁇ 10 1 "atoms.cm- 3 ".
  • the Si cap layer 153 having a thickness of about 40 nm is epitaxially grown.
  • substantially the same processing as in the first embodiment is performed to form a second deposited oxide film 112 serving as an etch stop on the wafer. At this time, in the present embodiment, the thickness of the second deposited oxide film 112 is set to 1 O nm.
  • a P + polysilicon layer 115 having a thickness of about 150 nm is deposited on the wafer by CVD.
  • the concentration of polon in the polysilicon layer 115 is set to 2 ⁇ 10 20 atoms ⁇ cm ⁇ 3 or more.
  • the concentration of the boron is formed by depositing an undoped polysilicon film, the port Rishirikon film, accelerating voltage of about 8 ke V, boron ions with a dose of about 5 X 1 0 15 atoms s ⁇ cm one two conditions It can be realized by injection. However, in-situ doping may be performed at the time of depositing the polysilicon film.
  • the third deposited oxide film 117 (see FIG. 4B) is deposited, and the third deposited oxide film 117 and the P + polysilicon are deposited.
  • the base opening 1 18 is formed by layering with the layer 1 15, excluding the central portion of the P + polysilicon layer 1 15 and the S i / S i -Gex layer 1 1 1 Form an external base 1 16 (see FIG. 4 (b)).
  • FIG. 9B is a diagram showing a boron concentration profile in the vertical section at this time.
  • boron is not doped in the Si cap layer 153, and the P + polysilicon layer 115 provided with the second deposited oxide film 112 therebetween (the external base layer 1
  • the P + polysilicon layer 115 provided with the second deposited oxide film 112 therebetween (the external base layer 1
  • boron in the P + polysilicon layer 115 becomes Since it passes through 12 and diffuses into the upper portion of the Si cap layer 15 3, a boron concentration profile as shown in FIG. 2A is finally obtained.
  • boron is doped from the P + polysilicon layer 115 to the upper portion of the Si cap layer 153 in a state where the base opening 118 is formed. Boron can be introduced only into the region of the i-cap layer 15 3 except for the emi-diffusion layer 15 5 a, which is immediately below the base opening 1 18, and the emi-diffusion layer 1 5 3 It is not necessary to consider the concentration relationship with phosphorus to be doped to a. Therefore, there is an advantage that the concentration of boron in the upper portion of the Si cap layer 153 can be adjusted to the most preferable concentration.
  • the present invention is applied to the double polysilicon type HBT.
  • the present invention is not limited to such an embodiment, and the first and second embodiments are not limited thereto.
  • the form can be applied to a single polysilicon type HBT.
  • S i / S ii - a structure that extends x G e x layer 1 1 1 to the top of the first deposited oxide film 1 0 8
  • second deposition The portion of the oxide film 112 other than the portion surrounding the base opening 118 may be removed.
  • the portion of the Si / S in Ge x layer 111 located above the first deposited oxide film 108 has a polycrystalline structure instead of a single crystal, but this portion functions as an external base. Since it is a part that does, it only has to function as a resistor, and there is no problem in operation or characteristics as an HBT.
  • boron is also doped under the Si cap layer 153 by diffusion.
  • the Si cap layer is formed. Boron may also be doped at the bottom of 153 by in-situ doping.
  • the present invention is naturally applicable also to P NP type HB T.
  • the conductivity type of each part of the HBT and the conductivity type of the impurity doped into each part of the HBT are opposite to those of the above embodiments.
  • a so-called BiCMOS device in which the SiGe-HBT of the present invention and the Si-CMO SFET are formed on a common Si substrate.
  • the SiGe spacer layer or the inclined SiGe base layer instead of the SiGe spacer layer or the inclined SiGe base layer in each of the above embodiments, thus, a SiGeC spacer layer or an inclined SiGeC base layer may be provided.
  • the base layer is constituted by the S i! -X Ge x layer (0 ⁇ ⁇ 1), but the base layer is replaced by the S i i -k Ge x layer instead of the S i 1 - ⁇ Ge x layer.
  • - x - y G e x C y layer may be composed of (0 ⁇ x, y ⁇ 1) and S i i- y C y layer (0 ⁇ y ⁇ l).
  • S i i- x Ge x layer at least any one of the collector may be constituted by S i ixy G e x Cy layer or S i i- y C y layer.
  • FIG. 13 is a cross-sectional view of a hetero-bipolar transistor (HBT) according to a modification in which an S SG Cy layer is provided instead of the S i G layer in the basic structure.
  • the structure of the HBT in this modified example is almost the same as the structure of the HBT shown in FIG. 1, but differs only in the following points.
  • a P-type impurity-doped Si- x of approximately 80 nm in thickness- y Ge x and C y layer and the thickness S i film of about 4 0 nm are stacked S i / S i i- x - y G e x C y layer 2 1 1 is provided.
  • the S i / S ii -y Ge x C y layer 211 is formed only on the portion of the Si substrate 100 exposed to the collector opening 110 by selective growth. ing.
  • the lower part of the central part (the area below the base opening part 118 to be described later) of the Si / Si i- ⁇ Ge x C y layer 211 functions as the internal base part 219 .
  • S i / S i Ge x C y layer 2 1 1 of the upper part of the central portion is functioning as an Emidzu evening layer.
  • the S i / S i Bok Ge x C y layer 2 1 1 detailed structure is applicable impurities profiled like the first to third embodiments already described.
  • the external base implantation region Rii are made form by S i / S i Ge x C y layer 2 1 1 and retro gray Dwell 1 0 1 of the surface portion to Wataru connexion, implantation of boron ions.
  • the semiconductor device of the present invention is used for a device such as a bipolar transistor mounted on an electronic device, particularly for a device handling a high-frequency signal.

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Description

曰月糸田 β バイポーラ トランジス夕及びその製造方法 技術分野
本発明は、 ヘテロ接合型バイポーラ トランジスタ及びその製造方法に関し、 特 に、 電流特性のリニアリティの向上対策に関するものである。 背景技術
近年、 シリコン基板上に形成されるバイポ一ラ トランジスタに S i/S i G e ， S i/S i C等のへテロ接合構造を含ませることにより、 より優れた伝導特性 を持たせてさらに高周波領域の動作を実現させるヘテロバイポーラ トランジスタ (HB T) の開発が急ピヅチで進められている。 この HB Tは、 S i基板上に S i G e層をェピタキシャル成長させて、 この S i/S i G eヘテロ接合構造を利 用するものであって、 それまで GaA s等の化合物半導体基板を用いたトランジ ス夕でないと動作させることができなかった高周波数領域においても動作する ト ランジス夕を実現することができる。 この HB Tは、 S i基板， S i Ge層とい う汎用のシリコンプロセスと親和性のよい材料で構成されるので、 高集積度や低 コス トという大きな利点を有する。 特に、 HB Tと MO S トランジスタ （MO S F E T) とを共通の S i基板上に形成して集積化することにより、 高性能な B i CMO Sデバイス'を構成することもでき、 この B i CMO Sデバイスは通信関係 に利用可能なシステム L S Iとして有望である。
図 1 0は、 従来の HB Tの構造を示す断面図である。 同図に示すように、 （ 0 0 1 ) を主面とする S i基板 5 0 0の上部は、 ェピタキシャル成長法， イオン注 入法などによって導入されたリンなどの N型不純物を含む深さ 1 /zmのレ トログ レードゥエル 5 0 1となっている。 また、 素子分離として、 酸化シリコンが埋め 込まれたシヤロートレンチ 5 0 3と、 アンドープポリシリコン膜 5 0 5及びこれ を取り囲むシリコン酸化膜 5 0 6により構成されるディープトレンチ 5 04とが 設けられている。 各トレンチ 5 0 3 , 5 0 4の深さは、 それそれ 0. 3 5〃m， 2 m程度である。
また、 S i基板 5 0 0内における トレンチ 5 0 3によって挟まれる領域にコレ クタ層 5 0 2が設けられており、 S i基板 5 0 0内のコレク夕層 5 0 2とはシャ ロートレンチ 5 0 3により分離された領域には、 レトログレードゥエル 5 0 1を 介してコレクタ層 5 0 2の電極とコン夕ク トするための N+ コレクタ引き出し層
5 07が設けられている。
また、 S i基板 5 0 0の上には、 コレクタ開口部 5 1 0を有する厚さ約 3 0 n mの第 1の堆積酸化膜 5 08が設けられていて、 S i基板 5 0 0の上面のうちコ レクタ開口部 5 1 0に露出する部分の上には、 P型不純物がド一プされた厚さ約
6 0 nmの S i t- X G ex 層と厚さ約 1 0 nmの S i膜とが積層されてなる S i /S i i -x Gex 層 5 1 1が設けられている。 そして、 S i/S i G ex 層 5 1 1のうちの中央部 （後述するべ一ス開口部 5 1 8の下方領域） の下部が内部 ベース 5 1 9として機能している。 また、 3 ;1/3 ;11 0 6 層 5 1 1の中央 部の上部がエミヅタ層として機能している。
S i/S i i— x Gex 層 5 1 1及び第 1の堆積酸化膜 5 08の上には、 厚さ約 3 0 nmのェヅチストヅパ用の第 2の堆積酸化膜 5 1 2が設けられていて、 第 2 の堆積酸化膜 5 1 2には、 ベース接合用開口 ,部 5 1 4及びベース開口部 5 1 8が 形成されている。 そして、 ベース接合用開口部 5 1 4を埋めて第 2の堆積酸化膜 5 1 2の上に延びる厚さ約 1 5 0 nmの P+ ポリシリコン層 5 1 5と第 3の堆積 酸化膜 5 1 7とが設けられている。 上記 S i/S i i G ex 層 5 1 1のうちべ —ス開口部 5 1 8の下方領域を除く部分と P+ ポリシリコン層 5 1 5とによって 外部ベース 5 1 6が構成されている。
また、 P + ポリシリコン層 5 1 5及び第 3の堆積酸化膜 5 1 7のうち， 第 2の 堆積酸化膜 5 1 2のベース開口部 5 1 8の上方に位置する部分は開口されていて 、 P + ポリシリコン層 5 1 5の側面には厚さ約 3 0 nmの第 4の堆積酸化膜 5 2 0が形成されており、 さらに、 第 4の堆積酸化膜 5 2 0の上に厚さ約 1 0 0 nm のポリシリコンからなるサイ ドウオール 5 2 1が設けられている。 そして、 ベ一 ス開口部 5 1 8を埋めて第 3の堆積酸化膜 5 1 7の上に延びる N+ ポリシリコン 層 5 2 9が設けられており、 この N+ ポリシリコン層 5 2 9はェミツ夕引き出し 電極として機能する。 上記第 4の堆積酸化膜 5 2 0によって、 P + ポリシリコン 層 5 1 5と N + ポリシリコン層 5 2 9とが電気的に絶縁されるとともに、 P + ポ リシリコン層 5 1 5から N + ポリシリコン層 5 2 9への不純物の拡散が阻止され ている。 また、 第 3の堆積酸化膜 5 1 7によって、 P + ポリシリコン層 5 1 5の 上面と N + ポリシリコン層 5 2 9とが絶縁されている。
さらに、 コレクタ引き出し層 5 0 7， P + ポリシリコン層 5 1 5及び N + ポリ シリコン層 5 2 9の表面には、 それぞれ T iシリサイ ド層 5 2 4が形成され、 N + ポリシリコン層 5 2 9と： P + ポリシリコン層 5 1 5との外側面はサイ ドウォ一 ル 5 2 3により覆われている。 また、 基板全体は層間絶縁膜 5 2 5によって覆わ れており、 層間絶縁膜 5 2 5を貫通して N + コレクタ引き出し層 5 0 7， 外部べ ースの一部である P + ポリシリコン層 5 1 5及びェミヅ夕引き出し電極である N + ポリシリコン層 5 2 9上の iシリサイ ド層 5 2 4に到達する接続孔がそれそ れ形成されている。 そして、 この各接続孔を埋める Wプラグ 5 2 6と、 各 Wブラ グ 5 2 6に接続されて、 層間絶縁膜 5 2 5の上に延びる金属配線 5 2 7とが設け られている。 解決課題
しかしながら、 上記従来の H B T又は S i G e— B i C M O Sにおいては、 以 下のような不具合があった。
図 1 1 ( a ) は、 従来の H B Tにおけるベース電流， コレク夕電流のベース · ェミッ夕電圧に対する依存性いわゆるガンメル特性を示す図である。 同図におい て、 横軸はベース ' エミヅ夕電圧 （V ) を表し、 縦軸はベース電流又はコレク夕 電流 （A ) (対数値） を表している。 同図に示すように、 ベース ·エミヅ夕電圧 が低い領域で、 コレクタ電流特性線とベース電流特性線との平行関係が崩れ、 ベ ース電流が過剰になっている。 つまり、 H B Tの低バイアス領域における電流特 性のリニアリティが悪化するという不具合があった。
そこで、 その原因について調べたところ、 その 1つとして、 S i層の第 2の堆 積酸化膜 1 1 2直下の領域における再結合電流が過剰に生じていることが挙げら れる。 そして、 過剰な再結合電流が発生する原因は、 S i層における p n接合部 に生じる空乏層の形状がよくないことにあるのではないかと考えられた。
図 1 2 (a) ， （b) は、 従来の HB Tのエミヅ夕 · ベース接合部を拡大して 示す部分断面図、 及びエミッ夕 · ベース接合部付近の断面に沿ったボロンの濃度 分布を示す図である。 図 1 2 (a) に示すように、 S i/S i i— x G ex 層 5 1 1は、 G eの含有率が 1 5 %であるアンド一プの S i G eスぺ一サ層 5 5 1と、 Geの含有率が下端で 1 5 %， 上端で 0となるようにほぼ連続的に変化するとと もに高濃度のボロンを含む P型の傾斜 S i G eベ一ス層 5 5 2と、 アンドープの S iキャップ層 5 5 3とを順次積層して設けられている。 そして、 S iキャップ 層 5 5 3のうち， ベース開口部 5 1 8直下で N+ ポリシリコン層 52 9 (エミヅ 夕引き出し電極） と接する領域には、 N+ ポリシリコン層 5 2 9から高濃度のリ ンが拡散により導入されて N型のエミ ヅ夕拡散層 5 5 3 aが形成されている。 そ して、 S iキヤヅプ層 5 1 1のうちエミ ヅ夕拡散層 5 5 3 aを取り囲む周辺層 5 5 3 b (特にその下部） には、 傾斜 S i G e層 5 5 2から拡散したボロンが含ま れて、 周辺層 5 5 3 bは P型になっている。 したがって、 S iキヤヅプ層 5 5 1 において、 エミヅ夕拡散層 5 5 3 aと周辺層 5 5 3 bとの間に p n接合部があり 、 この p n接合部における冶金学的 p n接合面の両側に空乏層 5 54が広がって いる。 このとき、 空乏層 5 54のうち S iキヤヅプ層 5 5 1の上部に位置する部 分の幅が広がっている。 その結果、 空乏層 5 54内で再結合するキヤリアによつ て生じる再結合電流が増大するために、 図 1 1 (a) に示すような電流特性のリ ニァリティの悪化が生じたものと考えられる。
再結合電流 I rec は、 11接合面積を 3 , 空乏層幅を W, 再結合確率を U， 素 電荷量を qとして、 S.M.Sze : "Physics of Semiconductor Devices", John Wil ey & Sons, Inc., 1981， pp.89-94 によれば、 下記式
I rec = S q · U · d x ( x = 0 ~W)
により表される。
ここで、 再結合確率 Uは空乏層中に含まれる深い準位の密度， 準位の深さや捕 獲断面積等のパラメ一夕によって定まる。 この式は、 空乏層の一方の空乏層端 （ 図 1 2 (a) に示す第 1の空乏層端） から他方の空乏層端 （図 1 2 (a) に示す 第 2の空乏層端） の間に存在する深い不純物準位が再結合中心となり空乏層の幅 (第 1の空乏層端から第 2の空乏層端までの距離） が広いほど、 再結合電流が多 くなることを示している。
すなわち、 図 1 2 ( a ) に示すように、 上記従来のバイポーラ トランジスタに おいては、 p n接合部に存在する空乏層 5 5 4のうち S iキャップ層 5 5 1の上 部に存在する部分が特に拡大していることから、 再結合電流 I rec が増大してい るものと考えられる。
本発明の目的は、 上述のような考察に基づき、 H B Tにおける S iキャップ層 中の不純物の濃度分布を改善する手段を講ずることにより、 電流特性のリニアリ ティの良好なバイポーラ トランジスタ及びその製造方法の提供を図ることにある
発明の開示
ここで、 本発明では、 空乏層幅を低減することにより再結合電流 I rec を低減 するために、 以下の手段を講じている。
本発明のバイポーラ トランジスタは、 基板上に設けられ、 第 1導電型不純物を 含むコレクタ層となる第 1の半導体層と、 上記第 1の半導体層の上に設けられ、 第 2導電型不純物を含むベース層となる第 2の半導体層と、 上記第 2の半導体層 の上に設けられ、 上記第 2の半導体層とはバンドギヤヅプが異なる材料からなる 第 3の半導体層と、 上記第 3の半導体層の上に設けられた絶縁膜と、 上記絶縁膜 に設けられ、 上記第 3の半導体層に達する開口部と、 導体材料により構成され、 上記絶縁膜の開口部を埋めて上記第 3の半導体層に接触するエミツ夕引き出し電 極とを備え、 上記第 3の半導体層は、 上記開口部の下方に位置する第 1導電型の エミッ夕拡散層と、 該エミッ夕拡散層の側方に位置する領域において少なくとも 上部に第 2導電型不純物を含む周辺層とを有している。
これにより、 第 3の半導体層の上部において、 高濃度の第 1導電型不純物を含 むェミ ッ夕拡散層と、 高濃度の第 2導電型不純物を含む第 3の半導体層とに間に P n接合部が形成されるので、 p n接合部に形成される空乏層の幅が狭くなり、 キャリアが空乏層内で再結合する量が減少する。 そして、 再結合電流が低減され る結果、 ヘテロ接合型バイポーラ トランジスタの電流特性のリニアリティが改善 されることになる。
上記絶縁膜を、 第 2導電型不純物がド一プされたシリコン酸化膜により構成し ておき、 上記第 3の半導体層の上部の少なく とも一部に含まれる第 2導電型不純 物を上記絶縁膜から拡散したものとすることができる。
上記第 3の半導体層のうち上記下敷き絶縁膜の外方に位置する部分に接し、 か つ、 上記絶縁膜の上に延びるように設けられ、 第 2導電型不純物がドープされた ベース引き出し電極として機能するポリシリコン膜をさらに備え、 上記第 3の半 導体層の上部の少なく とも一部に含まれる第 2導電型不純物を、 上記ポリシリコ ン膜から上記絶縁膜を通過して拡散したものとすることもできる。
上記第 3の半導体層のエミツ夕拡散層中の第 1導電型不純物は、 上記エミ ッ夕 引き出し電極から拡散したものとすることにより、 第 3の半導体層内の導電型の 反転を利用したエミヅ夕拡散層が得られることになる。
上記基板をシリコン基板とし、 上記第 1の半導体層を S i層とし、 上記第 2の 半導体層を S i G e又は S i G e C層とし、 上記第 3の半導体層を S i層とする ことにより、 S iプロセスを利用して形成することが容易な S i G e— H B Tが 得られる。
本発明の第 1のバイポーラ トランジス夕は、 基板上の第 1導電型不純物を含む コレクタ層となる第 1の半導体層の上に、 第 2導電型不純物を含むベース層とな る第 2の半導体層を形成する工程 （a ) と、 上記第 2の半導体層の上に、 上記第 2の半導体層とはバンドギヤップが異なる材料からなり、 少なくとも上部に第 2 導電型不純物を含む第 3の半導体層をェピタキシャル成長により形成する工程 （ b ) と、 上記工程 （b ) の後で、 基板上に絶縁膜を堆積する工程 （ c ) と、 上記 絶縁膜に上記第 3の半導体層に達する開口部を形成する工程 （d ) と、 上記第 3 の半導体層のうち上記開口部の下方に位置する領域に第 1導電型不純物を導入し て、 エミヅ夕拡散層を形成する工程 （ e ) とを含んでいる。
この方法により、 第 3の半導体層内に in- situ ドープを利用して、 第 3の半導 体層の上部にドープされる第 2導電型不純物の濃度を、 比較的高精度で制御する ことができる。
本発明の第 2のバイポーラ トランジスタの製造方法は、 基板上の第 1導電型不 純物を含むコレクタ層となる第 1の半導体層の上に、 第 2導電型不純物を含むベ —ス層となる第 2の半導体層を形成する工程 （a ) と、 上記第 2の半導体層の上 に、 上記第 2の半導体層とはバンドギヤップが異なる材料からなる第 3の半導体 層をェピタキシャル成長により形成する工程 （b ) と、 上記工程 （b ) の後で、 基板上に第 2導電型不純物を含む絶縁膜を堆積する工程 （ c ) と、 上記絶縁膜に 上記第 3の半導体層に達する開口部を形成する工程 （d ) と、 上記第 3の半導体 層のうち上記開口部の下方に位置する領域に第 1導電型不純物を導入して、 エミ ッ夕拡散層を形成する工程 （e ) とを含み、 上記工程 （ c ) の後の処理により、 上記第 3の半導体層の上部に上記絶縁膜から第 2導電型不純物がドープされる方 法である。
この方法により、 比較的簡素な工程で第 3の半導体層の上部に第 2導電型不純 物をド一プすることができる。
本発明の第 3のバイポーラ トランジスタの製造方法は、 基板上の第 1導電型不 純物を含むコレクタ層となる第 1の半導体層の上に、 第 2導電型不純物を含むベ —ス層となる第 2の半導体層を形成する工程 （a ) と、 上記第 2の半導体層の上 に、 上記第 2の半導体層とはバンドギヤップが異なる材料からなる第 3の半導体 層をェピタキシャル成長により形成する工程 （b ) と、 上記工程 （b ) の後に、 基板上に絶縁膜を堆積する工程 （ c ) と、 基板上に、 第 2導電型不純物を含む導 体膜を堆積した後、 該導体膜に上記絶縁膜に到達する開口部を形成する工程 （d ) と、 上記第 1の導体膜の開口部の側面を覆う絶縁性材料からなるサイ ドウォー ルを形成する工程 （ e ) と、 上記工程 （ e ) の後に、 上記絶縁膜に上記第 3の半 導体層に達する開口部を形成する工程 （f ) と、 上記第 3の半導体層のうち上記 開口部の下方に位置する領域に第 1導電型不純物を導入して、 エミッタ拡散層を 形成する工程 （ g ) とを含み、 上記工程 （d ) の後の処理により、 上記第 3の半 導体層の上部に上記導体膜から上記絶縁膜を通過した第 2導電型不純物がドープ される方法である。
この方法により、 第 3の半導体層の上部のうちエミ、ソ夕拡散層となる領域を除 く領域のみに第 2導電型不純物をドープすることができるので、 エミッ夕拡散層 の第 1導電型不純物の濃度とは切り離して第 2導電型不純物の濃度を自由に設定 することができる。
上記工程 （f ) の後で上記工程 （g) の前に、 基板上に上記導体膜とは別の導 体膜を堆積した後、 該別の導体膜をパ夕一ニングして上記絶縁膜の開口部を埋め て上記絶縁膜の上に延びる第 1導電型不純物を含むェミ ッタ引き出し電極を形成 する工程をさらに含むことにより、 ダブルポリシリコン工程を利用して、 HB T を形成することが可能となる。 図面の簡単な説明
図 1は、 本発明の基本的な S i Ge— HB Tの構造を示す断面図である。 図 2 (a) , (b) は、 図 1のエミヅ夕 · ベース接合部を拡大して示す部分断 面図、 及びエミ ッ夕 · ベース接合部付近の断面に沿ったボロンの濃度分布を示す 図である。
図 3 (a) , (b) は、 第 1の実施形態の半導体装置の製造工程のうちコレク 夕開口部に S iZS i G ex 層を形成する工程を示す断面図である。
図 4 (a) , (b) は、 第 1の実施形態の半導体装置の製造工程のうち P+ ポ リシリコン層にベース開口部を形成する工程を示す断面図である。
図 5 (a) ， (b) は、 第 1の実施形態の半導体装置の製造工程のうちベース 開口部に N+ ポリシリコン層を形成する工程を示す断面図である。
図 6 (a) , (b) は、 第 1の実施形態の半導体装置の製造工程のうち P+ ポ リシリコンの端部をパ夕一ニングする工程を示す断面図である。
図 7 (a) ， (b) は、 第 1の実施形態の製造工程中の図であって、 図 3 (b ) に示す工程におけるェミッタ · ベース接合部の構造を拡大して示す部分断面図 、 及びその断面に沿ったボロンの濃度分布を示す図である。
図 8 (a) , (b) は、 第 2の実施形態の製造工程中の図であって、 図 4 (a ) に示す工程におけるエミ ッ夕 · ベース接合部の構造を拡大して示す部分断面図 、 及びその断面に沿ったボロンの濃度分布を示す図である。
図 9 (a) , (b) は、 第 3の実施形態の製造工程中の図であって、 図 4 (a ) に示す工程におけるエミッ夕 · ベース接合部の構造を拡大して示す部分断面図 、 及びその断面に沿ったボロンの濃度分布を示す図である。 図 1 0は、 従来の HB Tの構造を示す断面図である。
図 1 1 (a) , (b ) は、 従来のバイポーラ トランジスタと第 3の実施形態に よって形成された本発明の HB Tとのべ一ス電流， コレクタ電流のベース · ェミ ッ夕電圧に対する依存性を示す図である。
図 1 2 (a) ， （b) は、 従来の HB Tのエミヅ夕 · ベース接合部を拡大して 示す部分断面図、 及びエミ ッ夕 · ベース接合部付近の断面に沿ったボロンの濃度 分布を示す図である。
図 1 3は、 本発明の基本構造の変形例の半導体装置であるバイポーラ トランジ ス夕の構成を示す断面図である。 最良の実施形態
図 1は、 本発明の基本的な S i G e— HB Tの構造を示す断面図である。 同図に示すように、 （ 0 0 1 ) 面を主面とする S i基板 1 0 0の上部は、 ェピ タキシャル成長法， イオン注入法などによって導入されたリンなどの N型不純物 を含む深さ 1 Π1のレ トログレードゥエル 1 0 1となっている。 S i基板 1 0 0 の表面付近の領域における N型不純物濃度は、 1 x 1 017 atoms · cm 3程度に 調整されている。 また、 素子分離として、 酸化シリコンが埋め込まれたシヤロー トレンチ 1 0 3と、 アンド一プポリシリコン膜 1 0 5及びこれを取り囲むシリコ ン酸化膜 1 0 6により構成されるディープトレンチ 1 04とが設けられている。 各トレンチ 1 0 3 , 1 04の深さは、 それそれ 0. 3 5〃m， 2 m程度である また、 S i基板 1 0 0内における トレンチ 1 0 3によって挟まれる領域にコレ クタ層 1 0 2が設けられており、 S i基板 1 0 0内のコレクタ層 1 0 2とはシャ 口一トレンチ 1 0 3により分離された領域には、 レ トログレードゥエル 1 0 1を 介してコレクタ層 1 0 2の電極とコンタク トするための N+ コレクタ引き出し層 1 0 7が設けられている。
また、 S i基板 1 0 0の上には、 コレクタ開口部 1 1 0を有する厚さ約 3 0 n mの第 1の堆積酸化膜 1 0 8が設けられていて、 S i基板 1 0 0の上面のうちコ レク夕開口部 1 1 0に露出する部分の上には、 P型不純物がドープされた厚さ約 8 0 nmの S i i- G ex 層と厚さ約 4 0 nmの S i膜とが積層されてなる S i /S i G ex 層 1 1 1が設けられている。 この S i/S i - G ex 層 1 1 1は、 選択成長により、 S i基板 1 0 0のうちコレクタ開口部 1 1 0に露出して いる部分の上のみに形成されている。 そして、 S i/S i t- x G ex 層 1 1 1の うちの中央部 （後述するベース開口部 1 1 8の下方領域） の下部が内部ベース 1 1 9として機能している。 また、 S iZS i i_x G ex 層 1 1 1の中央部の上部 がェミ ツ夕層として機能している。 S i/S i卜 x G ex 層 1 1 1の詳細な構造 については後述する。 また、 S i/S i卜 x G ex 層 1 1 1及びレトログレード ゥエル 1 0 1の表面部に亘つて、 ボロンイオンの注入による外部ベース注入領域 Riiが形成されており、 外部ベース注入領域 Riiの一部として、 レトログレード ゥエル 1 0 1の表面部に、 濃度が 3 X 1 017atoms · c m 3程度の接合リ一ク防 止層 1 1 3が形成されている。
S i/S i i G ex 層 1 1 1及び第 1の堆積酸化膜 1 0 8の上には、 厚さ約 3 O nmのエッチス トヅパ用の第 2の堆積酸化膜 1 1 2が設けられていて、 第 2 の堆積酸化膜 1 1 2には、 ベース接合用開口部 1 1 4及びベース開口部 1 1 8が 形成されている。 そして、 ベース接合用開口部 1 1 4を埋めて第 2の堆積酸化膜 1 1 2の上に延びる厚さ約 1 5 0 nmの P + ポリシリコン層 1 1 5と第 3の堆積 酸化膜 1 1 7とが設けられている。 上記 S i/S i G ex 層 1 1 1のうちべ ース開口部 1 1 8の下方領域を除く部分と P + ポリシリコン層 1 1 5とによって 外部ベース 1 1 6が構成されている。
また、 P + ポリシリコン層 1 1 5及び第 3の堆積酸化膜 1 1 7のうち， 第 2の 堆積酸化膜 1 1 2のベース開口部 1 1 8の上方に位置する部分は開口されていて 、 P + ポリシリコン層 1 1 5の側面には厚さ約 3 0 nmの第 4の堆積酸化膜 1 2 0が形成されており、 さらに、 第 4の堆積酸化膜 1 2 0の上に厚さ約 1 0 0 nm のポリシリコンからなるサイ ドウオール 1 2 1が設けられている。 そして、 ベ一 ス開口部 1 1 8を埋めて第 3の堆積酸化膜 1 1 Ίの上に延びる N+ ポリシリコン 層 1 2 9が設けられており、 この N+ ポリシリコン層 1 2 9はェミツ夕引き出し 電極として機能する。 上記第 4の堆積酸化膜 1 2 0によって、 P+ ポリシリコン 層 1 1 5と N+ ポリシリコン層 1 2 9とが電気的に絶縁されるとともに、 P+ ポ リシリコン層 1 1 5から N+ ポリシリコン層 1 2 9への不純物の拡散が阻止され ている。 また、 第 3の堆積酸化膜 1 1 7によって、 P+ ポリシリコン層 1 1 5の 上面と N+ ポリシリコン層 1 2 9とが絶縁されている。 さらに、 N+ ポリシリコ ン層 1 2 9と P + ポリシリコン層 1 1 5の外側面はサイ ドウオール 1 2 3により 覆われている。
さらに、 コレクタ引き出し層 1 0 7 , P+ ポリシリコン層 1 1 5及び N + ポリ シリコン層 1 2 9の表面には、 それそれ T iシリサイ ド層 1 24が形成されてい る。
また、 基板全体は層間絶縁膜 1 2 5によって覆われており、 層間絶縁膜 1 2 5 を貫通して N+ コレクタ引き出し層 1 0 7 , 外部ベースの一部である P + ポリシ リコン層 1 1 5及びェミヅ夕引き出し電極である N+ ポリシリコン層 1 2 9上の T iシリサイ ド層 1 24に到達する接続孔がそれぞれ形成されている。 そして、 この各接続孔を埋める Wプラグ 1 2 6と、 各 Wプラグ 1 2 6に接続されて、 層間 絶縁膜 1 2 5の上に延びる金属配線 1 2 7とが設けられている。
ここで、 図 2 (a：) ， （b) は、 図 1中のエミヅ夕 ' ベース接合部を拡大して 示す部分断面図、 及びエミッ夕 · ベース接合部付近の断面に沿ったボロンの濃度 分布を示す図である。 図 2 (a) に示すように、 S i/S i t- x Gex 層 1 1 1 は、 G eの含有率が 1 5 %であるアンド一プの厚み約 4 0 nmの S i G eスぺー サ層 1 5 1と、 G eの含有率が下端で 1 5 %， 上端で 0となるようにほぼ連続的 に変化するとともに、 濃度が約 4 X 1 018atoms · c m 3のボロンを含む厚み約
40 nmの傾斜 S i G eベース層 1 5 2と、 部分的にボロンがド一プされた厚み 約 40 nmの S iキヤヅプ層 1 5 3とを順次積層して設けられている。 そして、 S iキヤヅプ層 1 5 3のうち N+ ポリシリコン層 1 2 9 (エミ ヅタ引き出し電極 ) と接する領域には、 N+ ポリシリコン層 1 29から高濃度のリンが拡散により 導入されて N型のエミ ヅ夕拡散層 1 5 3 aが形成されている。 エミッ夕拡散層 1
5 3 aには、 基板の深さ方向に向かって 1 X 1 020 atoms · c m 3から 1 x 1 0 17atoras · c m 3程度までの分布をもってリンがドーピングされている。
また、 図 2 (b) に示すように、 S iキヤヅプ層 1 5 3の上部には、 濃度が約 1 x 1 018atoms · c m 3のボロンがド一プされ、 S iキャップ層 1 5 3の下部 には傾斜 S i G eベース層 1 5 2からの拡散により、 濃度が約 2 x 1 018 atoms • c m 3のボロンがド一 /されている。 一方、 S iキヤヅプ層 1 5 3の中間部に は、 ボロンがほとんどド一プされていない。 そして、 エミヅ夕拡散層 1 5 3 aと これを取り囲む周辺層 1 5 3 bとの間には、 p n接合部が形成され、 その冶金学 的 p n接合面を挟んで、 第 1の空乏層端から第 2の空乏層端までの範囲に空乏層 1 54が形成される。 このとき、 空乏層 1 54のうち第 2の堆積酸化膜 1 1 2に 近接する部分は、 従来の HB Tにおける空乏層 5 54 (図 1 2 (a) 参照） の形 状に比べると中央側にシフ トした形状となっている。
このような本発明の S i Ge— HB Tによると、 図 2 (a) に示すように、 S iキヤップ層 1 5 3の上部 （第 2堆積酸化膜 1 2 2の直下の領域） に高濃度のボ ロンがドープされているので、 空乏層 1 54の幅 （第 1の空乏層端から第 2の空 乏層端までの距離） ， 特に， S iキャップ層 1 5 3の上部において空乏層幅が縮 小されることになる。 その結果、 空乏層 1 54においてキャリアが拡散して再結 合する量が低減し、 再結合電流が低減することになる。
図 1 1 (b) は、 後述する第 3の実施形態によって形成された本発明の HB T のベース電流， コレク夕電流のベース · エミ ヅ夕電圧に対する依存性 （ガンメル 特性） を示す図である。 同図において、 横軸はベース . エミヅ夕電圧 （V) を表 し、 縦軸はベース電流又はコレクタ電流 （A) (対数値） を表している。 同図に 示すように、 低バイァス領域から高バイァス領域の広い領域に亘つてべ一ス電流 特性線とコレクタ電流特性線との平行関係が比較的良好に維持されている。 つま り、 リニアリティの良好な HB Tが得られることが示されている。
したがって、 本発明によると、 図 2 ( a) に示すように、 S iキヤヅプ層 1 5 3の上部に比較的高濃度のボロンをドープすることにより、 空乏層の広がりを抑 制することができる。 その結果、 空乏層内におけるキャリアの再結合に起因する 再結合電流が抑制され、 ガンメル特性の改善により リニアリティの良好な HB T を得ることができるものと考えられる。
また、 S iキャップ層 1 5 3の上端部において第 2の堆積酸化膜 1 1 1との界 面における界面準位がボロンのド一プによって低減している可能性があり、 この 界面準位の減少が HB Tのリニアリティの向上に寄与している可能性も十分あり 得る。 ホモ S i型のバイポーラ トランジスタにおいては、 比較的高温の熱処理 （ 例えば 9 00 °C程度） のァニールを行なうことにより、 第 2の堆積酸化膜 1 1 2 と S iキャップ層 1 5 3との界面準位を低減することが比較的容易であるが、 S i G e— HB Tにおいては、 かかる高温の熱処理が困難であることから、 ボロン のド一プによる界面準位の低減が実現できれば理想的であるからである。 そして 、 この界面準位の密度を低減することにより、 上述の式における再結合確率 Uを 小さくでき、 よりいっそう再結合電流の低減を図ることができる。
なお、 上述のような各層の厚さは典型的な値を示しており、 HBTの種類や用 途に応じて適当な厚さを用いることが可能である。
次に、 図 1 , 図 2 (a) に示す構造を実現するための製造方法に関する各実施 形態について説明する。
一第 1の実施形態—
まず、 第 1の実施形態における HB Tの製造工程の基本的な流れについて、 図 3 (a) 〜図 6 (b) を参照しながら説明する。
まず、 図 3 (a) に示す工程で、 （ 0 0 1 ) 面を主面とする S i基板 1 0 0の 上部に、 N型不純物を ドープしながら S i単結晶層をェピタキシャル成長させる 、 あるいは、 ェピタキシャル成長後に高エネルギーのイオン注入を行なうことに より、 深さ約 の N型のレトログレ一ドゥエル 1 0 1を形成する。 ただし、 ェピタキシャル成長を行なわずに S i基板 1 0 0の一部にイオン注入を行なうこ とにより レトログレードゥエル 1 0 1を形成することも可能である。 このとき、 S i基板 1 0 0の表面付近の領域は、 HB Tのコレクタ層となるために N型の不 純物濃度を 1 x 1 017 atoms . c m— 3程度に調整しておく。
次に、 素子分離として、 酸化シリコンが埋め込まれたシヤロートレンチ 1 0 3 と、 アンドープポリシリコン膜 1 0 5及びこれを取り囲むシリコン酸化膜 1 0 6 により構成されるディ一プトレンチ 1 04とを形成する。 各トレンチ 1 0 3， 1 04の深さは、 それそれ 0. 3 5 zm， 2〃m程度としておく。 S i基板 1 0 0 内におけるシヤロートレンチ 1 0 3同士によって挟まれる領域がコレク夕層 1 0 2となる。 また、 S i基板 1 0 0内のコレクタ層 1 0 2とはシヤロートレンチ 1 0 3により分離された領域に、 コレク夕電極とコンタク トするための N+ コレク 夕引き出し層 1 0 7を形成する。
この後、 図示されていないが、 標準的な製造方法により、 CMO Sデバイスの 各 M I S F E Tの基本構造であるゲート絶縁膜， ゲート電極， ソース . ドレイン 領域などを形成する。
次に、 図 3 ( b ) に示す工程で、 テトラエトキシシラン （TE O S) と酸素を 用いた化学気相成長法 （CVD) を処理温度 6 80 Cで行なって、 ウェハ上に厚 さが約 3 0 nmの第 1の堆積酸化膜 1 0 8を形成した後、 フッ酸等のゥヱヅ トェ ツチングにより、 第 1の堆積酸化膜 1 0 8に活性領域の幅よりも広い幅を有する コレクタ開口部 1 1 0を形成する。 つまり、 シヤロートレンチ 1 03と S i基板 1 00との表面部における境界を含むようにコレクタ開口部 1 1 0を形成するこ とにより、 コレクタ開口部 1 1 0の幅を活性領域の幅よりも広く しておく。 コレ クタ開口部 1 1 0の幅自体は従来の HB Tにおけるとほぼ同じ程度であるが、 シ ヤロートレンチ 1 0 3同士の間隔が従来の H B Tにおけるよりも狭くなつている 結果、 コレクタ開口部 1 1 0の幅が活性領域の幅よりも広くなるのである。 次に、 S i基板 1 0 0のコレクタ開口部 1 1 0に露出した部分をアンモニア水 と過酸化水素水との混合液によって処理し、 その部分に厚さが 1 nm程度の保護 酸化膜を形成した状態で、 ウェハを UH V— C VD装置のチャンバ一内に導入す る。 そして、 導入後、 水素雰囲気中で熱処理を行うことにより保護酸化膜を除去 した後、 55 0 °Cに加熱しつつジシラン （ S i 2 He ) ， ゲルマン （G e H4 ) ， ドーピング用のジボラン （B2 He ) など含むガスを適宜利用して、 後述する 各実施形態の方法により、 S i基板 1 0 0のコレクタ開口部 1 1 0に露出してい る表面の上に、 厚さ約 80 nmの S i i- G e x 層をェピタキシャル成長させる 。 そして、 S i n G ex 層を形成した後、 連続してチャンバ一内に供給するガ スのうちゲルマンの供給を停止し、 かつ、 適宜ジボランを利用することにより、 S i i-x G e x 層の上に厚さ約 4 0 nmの S i層をェピタキシャル成長させる。 この S : — G ex 層と S i層により、 S iZS i i- x G ex 層 1 1 1が形成さ れる。
次に、 図 4 (a) に示す工程で、 ウェハ上に、 ェヅチス トヅパとなる膜厚 3 0 nmの第 2の堆積酸化膜 1 1 2を形成した後、 第 2の堆積酸化膜 1 1 2の上に設 けたレジス トマスク R elを用いて、 第 2の堆積酸化膜 1 1 2をドライエッチング によりパターニングして、 ベース接合用開口部 1 1 4を形成する。 このとき、 S i/S i G ex 層 1 1 1の中央部は第 2の堆積酸化膜によって覆われており 、 ベース接合用開口部 1 1 4には S i/S i卜 G ex 層 1 1 1の周辺部と第 1 の堆積酸化膜 1 0 8の一部とが露出している。 次に、 ベース接合用開口部 1 1 4 の形成に用いたレジス トマスク Relを用いて、 ボロン （B) などの P型の不純物 のィオン注入を行い、 S i/S i i G ex 層 1 1 1及びレトログレードゥエル 1 0 1の表面部に直って外部ベース注入領域 Riiを形成する。 このとき、 外部べ ース注入領域 Riiの一部として、 レトログレードゥヱル 1 0 1の表面部に、 濃度 が 3 X 1 0 "atoms · c m 3程度の接合リーク防止層 1 1 3が形成されている。 次に、 図 4 (b) に示す工程で、 CVDにより、 ウェハ上に 1 X 1 0 atoms - c m 3以上の高濃度にドープされた厚さ約 1 5 0 nmの P+ ポリシリコン層 1 1 5を堆積し、 続いて、 厚さ約 1 0 0 nmの第 3の堆積酸化膜 1 1 7を堆積する 。 次に、 ドライェヅチングにより、 第 3の堆積酸化膜 1 1 7と P + ポリシリコン 層 1 1 5とをパターニングして、 第 3の堆積酸化膜 1 1 7と P + ポリシリコン層 1 1 5との中央部に第 2の堆積酸化膜 1 1 2に達するベース開口部 1 1 8を形成 する。 このべ一ス開口部 1 1 8は第 2の堆積酸化膜 1 1 2の中央部よりも小さく 、 ベース開口部 1 1 8がべ一ス接合用開口部 1 1 4に跨ることはない。 この工程 により、 P + ポリシリ コン層 1 1 5と S i / S i i G e 層 1 1 1の中央部を 除く部分とによって構成される外部ベース 1 1 6が形成される。
次に、 図 5 (a) に示す工程で、 CVDにより、 ウェハの全面上に厚さ約 3 0 nmの堆積酸化膜と厚さ約 1 5 0 nmのポリシリコン膜とを堆積する。 そして、 異方性ドライェヅチングにより、 堆積酸化膜及びポリシリコン膜をェヅチバヅク して、 P + ポリシリコン層 1 1 5及び第 3の堆積酸化膜 1 1 Ίの側面上に第 4の 堆積酸化膜 1 2 0を挟んでポリシリコンからなるサイ ドウオール 1 2 1を形成す る。 次に、 フヅ酸等によるウエッ トエッチングを行い、 第 2の堆積酸化膜 1 1 2 及び第 4の堆積酸化膜 1 2 0のうち露出している部分を除去する。 このとき、 ベ ース開口部 1 1 8においては、 S i/S i Gex 層 1 1 1の上部の S i層が 露出する。 また、 ウエッ トエッチングは等方性であることから第 2の堆積酸化膜 1 1 2及び第 4の堆積酸化膜 1 2 0が横方向にもエッチングされ、 ベース開口部 1 1 8の寸法が拡大する。 つまり、 このときのゥエツ トエッチングの量によって ベース開口幅が決まる。 このゥヱヅ トェヅチングの際、 第 1の堆積酸化膜 1 0 8 に S i G eアイランド 1 1 1が付着していたとしても、 S i基板 1 0 0のうち N + コレクタ引き出し層 1 0 7などは、 P + ポリシリコン層 1 1 5などによって覆 われているので、 S i基板 1 0 0の表面が露出することはない。
次に、 図 5 (b ) に示す工程で、 厚さが約 2 5 0 nmの N+ ポリシリコン層 1 2 9を堆積した後、 ドライェヅチングによって N+ ポリシリコン層 1 2 9をパ夕 —ニングすることにより、 エミ ッ夕引き出し電極を形成する。 このとき、 P + ポ リシリコン層 1 1 5の外側はパ夕一ニングされていないので、 側方にポリシリコ ンからなるサイ ドウオールが形成されることはない。 また、 N+ コレクタ引き出 し層 1 0 7などの表面が、 N+ ポリシリコン層 1 2 9のオーバーェヅチングによ つてエッチングされることがないので、 S i基板 1 0 0の表面に凹凸が形成され ることもない。
次に、 図 6 (a) に示す工程で、 ドライェヅチングにより、 第 3の堆積酸化膜 1 1 7 , P + ポリシリコン層 1 1 5及び第 2の堆積酸化膜 1 1 2をパターニング して、 外部べ一ス 1 1 6の形状を決定する。
次に、 図 6 (b) に示す工程で、 ウェハ上に厚さが約 1 2 0 nmの堆積酸化膜 を形成した後、 ドライエッチングを行なって、 N+ ポリシリコン層 1 2 9と P + ポリシリコン層 1 1 5の側面にサイ ドウオール 1 2 3を形成する。 このときのド ライエッチング （オーバ一エッチング） によって、 第 1の堆積酸化膜 1 0 8の露 出している部分を除去して、 N+ ポリシリコン層 1 2 9 , P + ポリシリコン層 1 1 5及び N+ コレクタ引き出し層 1 0 7の表面を露出させる。
さらに、 図 1に示す構造を得るために、 以下の処理を行なう。 まず、 スパッ夕 リングによって、 ウェハの全面上に厚さが約 4 0 nmの T i膜を堆積した後、 6 7 5°C， 3 0 s e cの RTA (短時間ァニール） を行なうことにより、 N+ ポリ シリコン層 1 2 9， P + ポリシリコン層 1 1 5及び N+ コレクタ引き出し層 1 0 7の露出している表面に T iシリサイ ド層 1 2 4を形成する。 その後、 T i膜の 未反応部分のみを選択的に除去した後、 T iシリサイ ド層 1 2 4の結晶構造を変 化させるためのァニールを行なう。
次に、 ウェハの全面上に層間絶縁膜 1 2 5を形成し、 層間絶縁膜 1 2 5を貫通 して N+ ポリシリコン層 1 2 9， P+ ポリシリコン層 1 1 5及び N+ コレクタ引 き出し層 1 0 7上の T iシリサイ ド層 1 24に到達する接続孔を形成する。 そし て、 各接続孔内に W膜を埋め込んで Wプラグ 1 2 6を形成した後、 ウェハの全面 上にアルミニウム合金膜を堆積した後、 これをパターニングして、 各 Wプラグ 1 2 6に接続され、 層間絶縁膜 1 2 5の上に延びる金属配線 1 2 7を形成する。 以上の工程により、 図 1に示す構造を有する HB T、 つまり、 Ν型 S iからな るコレクタと、 P + 型 S i i- Gex からなるベースと、 N+ 型 S iからなるェ ミヅ夕とを備えた HB Tが形成される。 なお、 S i/S i G ex 層 1 1 1の うち S i層には、 N+ ポリシリコン層 1 2 9から高濃度の N型不純物 （リンなど が拡散して、 N+ 型 S i層になっている。
次に、 本実施形態における特徴点である S i/S i G ex 層 1 1 1を形成 する工程について、 図 7 (a) , (b) を参照しながら説明する。 図 7 (a) ， ( ) は、 上述の製造工程中の図 3 (b ) に示す工程におけるエミヅ夕 ' ベース 接合部の構造を拡大して示す部分断面図、 及びその断面に沿ったボロンの濃度分 布を示す図である。
まず、 S i基板 1 0 0のコレクタ開口部 1 1 0に露出した部分をアンモニア水 と過酸化水素水との混合液によって処理し、 その部分に厚さが 1 nm程度の保護 酸化膜を形成した状態で、 ウェハを UH V— C VD装置のチャンバ一内に導入す る。 そして、 チャンバ一へのウェハの導入後、 真空雰囲気中でウェハを 8 5 0 °C に 2分間加熱することにより保護酸化膜を除去する。 次に、 チャンバ一内で、 ゥ ェハ温度を 5 5 0 °Cに降下させて、 ジシラン （S i 2 H 6 ) とゲルマン （Ge H 4 ) との流量をそれそれ 0. 0 2 1 /m i n, 0. 0 3 1 /m i nとし、 圧力を 約 0. 0 6 7 P aとして、 この状態を 2分 40秒間維持することにより、 ウェハ 上に厚みが約 40 ηπιのアンドープの S i G eスぺ一サ層 1 5 1を形成する。 こ のとき、 S i G eスぺーサ層 1 5 1の成長速度は約 1 5 nm/m i nである。 続いて、 チャンバ一内の温度， 圧力及びジシラン （ S i 2 He ) 流量をそのま ま維持しながら、 濃度 5 %の水素希釈ジボラン （B2 He ) を流量 4 s c cmで チャンバ一内に導入する。 そして、 4分間にゲルマン （GeH4 ) の流量を 0.
0 3 1/m i nから 0 1/m i nに連続的に変化させることにより、 混晶 S i i- G e x 中の Geの含有率 xが 1 5 %から 0 %に変化している厚みが約 4 0 n m の傾斜 S i Geベース層 1 5 2をェピタキシャル成長させる。 このとき、 傾斜 S
1 G eベース層 1 5 2の平均的な成長速度は約 1 0 nm/m i nで、 ボロンの濃 度が約 4 X 1 018atoms ' cm— 3である。
次に、 チャンバ一内の温度， 圧力及びジシラン （S i 2 H e ) 流量を変えずに ゲルマン （Ge H4 ) を流すことなく、 水素希釈ジポラン （B2 H e ) の供給を 停止させ、 この状態を 1 5分間維持することにより、 厚みが約 3 0 nmのアン ド —プ S i層 1 6 1をェピタキシャル成長させる。 このとき、 アンドープ S i層 1 6 1の成長速度は約 2 nm/m i nである。
その後、 再び、 濃度 5 %の水素希釈ジポラン （B 2 H e ) を流量 0. 0 0 1 1 /m i nでチャンバ一内に流し、 この状態を 5分間維持することにより、 厚み約 1 O nmのド一ブト S i層 1 62をェピタキシャル成長させる。 このとき、 ドー ブト S i層 1 6 2の成長速度は約 2 nm/m i nで、 ポロンの濃度が約 1 x 1 0 1 "atoms · cm— 3でめる o
上記工程が終了した結果、 アンドープ S i層 1 6 1 , ド一ブト S i層 1 6 2に より、 S iキヤヅプ層 1 53が形成される。 また、 S i G eスぺ一サ層 1 5 1 , 傾斜 S i G eベース層 1 5 2及び S iキャップ層 1 5 3により、 S i/S i G ex 層 1 1 1が形成される。
図 7 (b) は、 S i/S i t- x G ex 層 1 1 1の形成直後であって熱処理前に おけるボロンの濃度プロファイルを示している。 この状態においては、 傾斜 S i G eベース層 1 5 2や S iキヤヅプ層 1 5 3中のド一ブト S i層 1 6 2のみに高 濃度のボロンが存在するきわめて急峻な濃度プロファィルが現れている。
そして、 その後各工程における加熱処理が入ることによって、 傾斜 S i Geベ ース層 1 5 2や S iキャップ層 1 5 3中のドープト S i層 1 6 2にドープされた ボロンが拡散し、 最終的には、 図 2 (b ) に示すようなボロンの濃度プロフアイ ルが得られる。
本実施形態においては、 S iキヤヅプ層の形成の際にボロンをド一プする， つ まり in- situ ドープによる CVDを行なう点が特徴である。 そして、 本実施形態 によると、 in- situ ド一プによって、 S iキヤヅプ層 1 5 3の上部にド一プされ るボロンの濃度を、 比較的高精度で制御することができる。
—第 2の実施形態—
本実施形態においても、 基本的な HB Tの製造工程の流れは、 第 1の実施形態 において説明した図 2 (a) 〜図 6 (b ) に示す通りである。
本実施形態においては、 図 4 (a) に示す工程を以下のように行なう点が特徴 である。 図 8 (a) ， (b ) は、 上述の製造工程中の図 4 (a) に示す工程にお けるエミッ夕 · ベース接合部の構造を拡大して示す部分断面図、 及びその断面に 沿ったボロンの濃度分布を示す図である。
本実施形態においては、 第 1の実施形態において説明した通りの処理を行なつ て、 コレクタ層 1 0 2の上に、 厚みが約 40 nmのアンド一プの S i G eスぺー サ層 1 5 1と、 厚みが約 40 nmで濃度が約 4 x 1 018 atoms · cm— 3のボロン を含む傾斜 S i G eベース層 1 5 2とを形成する。
次に、 チャンバ一内の温度， 圧力及びジシラン (S i 2 He ) 流量を傾斜 S i G eベース層 1 5 2の形成時から変えずにゲルマン （G eH4 ) を流すことなく 、 水素希釈ジボラン （B 2 HB ) の供給を停止させ、 この状態を 2 0分間維持す ることにより、 厚みが約 4 0 nmの S iキヤヅプ層 1 5 3をェピタキシャル成長 させる。
次に、 第 1の実施形態における第 2の堆積酸化膜 1 1 2に代えて、 ボロンがド —プされたシリコン酸化膜 （B S G膜） からなる第 2の堆積酸化膜 1 7 1を S i キヤヅプ層 1 5 3の上に堆積する。 このとき、 常圧 CVD装置のチャンバ一内に おいて、 ウェハを 40 0 °Cに昇温させた後、 常圧下において、 テトラエトキシシ ラン （T E 0 S ) を流量 1. 5 1/m i nで、 トリエトキシボロン （T E B) を 流量 1. 5 1/m i nで、 濃度 8 5 g/Nm3 のオゾンを含む 02 を流量 7. 5 1/m i nで、 N 2 を流用 1 8. 0 1/m i nで流し、 この状態を 1 5秒間維持 することにより、 3wt %のボロンを含む厚み約 3 0 nmの第 2の堆積酸化膜 1 1を形成する。
図 8 (b ) は、 このときの縦断面におけるボロンの濃度プロファイルを示す図 である。 この状態では、 S iキヤヅプ層 1 5 3内にはボロンがド一プされていな いが、 その後の工程における加熱処理によって、 第 2の堆積酸化膜 1 7 1中のボ ロンが S iキヤヅプ層 1 5 3の上部に拡散するので、 最終的には、 図 2 (a) に 示すようなボロンの濃度プロファイルが得られる。
その後、 図 4 (a) に示す工程と同様に、 第 2の堆積酸化膜 1 7 1にベース接 合用開口部 1 1 4を形成した後、 図 4 (b) 〜図 6 (b) に示す工程を行なうこ とにより、 図 1に示す構造を有する HB Tが得られる。
ここで、 PNPバイポーラ トランジスタにおいては、 第 2の堆積酸化膜 1 7 1 として P S G膜を用いることは言うまでもない。
本実施形態によると、 比較的簡素な工程で S iキャップ層 1 5 3にボロンをド ープすることができる。 特に、 S iキヤヅプ層 1 5 3の上端部のうち第 2の堆積 酸化膜 1 1 2との界面における界面準位を低減しうる可能性が高いと考えられる
—第 3の実施形態一
本実施形態においても、 基本的な HB Tの製造工程の流れは、 第 1の実施形態 において説明した図 2 (a) 〜図 6 (b ) に示す通りである。
本実施形態においては、 図 4 (a) ， (b) に示す工程を以下のように行なう 点が特徴である。 図 9 (a) ， (b) は、 上述の製造工程中の図 4 (a) ， (b ) に示す工程におけるエミッ夕 · ベース接合部の構造を拡大して示す部分断面図 、 及びその断面に沿ったボロンの濃度分布を示す図である。
本実施形態においては、 第 1の実施形態において説明した通りの処理を行なつ て、 コレクタ層 1 0 2の上に、 厚みが約 40 nmのアンド一プの S i G eスぺ一 サ層 1 5 1と、 厚みが約 40 nmで濃度が約 4 x 1 01 "atoms . c m— 3のボロン を含む傾斜 S i G eベース層 1 5 2とを形成する。
次に、 チャンバ一内の温度， 圧力及びジシラン （S i 2 H e ) 流量を傾斜 S i G eベース層 1 5 2の形成時から変えずにゲルマン （G e H4 ) を流すことなく 、 水素希釈ジボラン （B2 H 6 ) の供給を停止させ、 この状態を 20分間維持す ることにより、 厚みが約 4 0 nmの S iキヤヅプ層 1 5 3をェピタキシャル成長 させる。 次に、 第 1の実施形態とほぼ同様の処理を行なって、 ウェハ上に、 エッチス ト ッパとなる第 2の堆積酸化膜 1 1 2を形成する。 このとき、 本実施形態において は、 第 2の堆積酸化膜 1 1 2の厚みを 1 O nmとしておく。
次に、 第 1の実施形態において説明した処理によって、 第 2の堆積酸化膜 1 1 2のパ夕一ニングによるベース接合用開口部 1 14の形成と、 ベース接合用開口 部 1 1 4の形成に用いたレジス トマスクを用いたボロン （B) のイオン注入とを 行なう。
次に、 図 4 (b ) に示す工程で説明したように、 CVDにより、 ウェハ上に厚 さ約 1 5 0 nmの P+ ポリシリコン層 1 1 5を堆積するが、 本実施形態において は、 P + ポリシリコン層 1 1 5中のポロンの濃度を 2 x 1 020 atoms · c m— 3以 上とする。 このボロンの濃度は、 アンドープのポリシリコン膜を堆積した後、 ポ リシリコン膜に、 加速電圧が約 8 k e V， ドーズ量が約 5 X 1 015 atoms s · c m一2の条件でボロンイオンを注入することにより実現することができる。 ただし 、 ポリシリコン膜の堆積時に in- situ ドープを行なってもよい。 続いて、 第 1の 実施形態と同様の処理により、 第 3の堆積酸化膜 1 1 7 (図 4 (b) 参照） の堆 積と、 第 3の堆積酸化膜 1 1 7と P + ポリシリコン層 1 1 5とのパ夕一ニングに よるベース開口部 1 1 8の形成とを行ない、 P + ポリシリコン層 1 1 5と S i/ S i - Gex 層 1 1 1の中央部を除く部分とによって構成される外部ベース 1 1 6 (図 4 (b) 参照） を形成する。
図 9 (b) は、 このときの縦断面におけるボロンの濃度プロファイルを示す図 である。 この状態では、 S iキャップ層 1 5 3内にはボロンがドープされておら ず、 第 2の堆積酸化膜 1 1 2を隔てて設けられた P+ ポリシリコン層 1 1 5 (外 部ベース層 1 1 6の一部） に高濃度のボロンがド一プされているだけであるが、 その後の工程における加熱処理によって、 P+ ポリシリコン層 1 1 5中のボロン が、 第 2の堆積酸化膜 1 1 2を通過して S iキャップ層 1 5 3の上部に拡散する ので、 最終的には、 図 2 (a) に示すようなボロンの濃度プロファイルが得られ る。
その後、 図 5 (a) 〜図 6 (b) に示す工程を行なうことにより、 図 1に示す 構造を有する HB Tが得られる。 本実施形態によると、 ベース開口部 1 1 8が形成された状態で、 P+ ポリシリ コン層 1 1 5から S iキヤヅプ層 1 5 3の上部にボロンをド一プするようにして いるので、 S iキャップ層 1 5 3のうちべ一ス開口部 1 1 8直下の領域であるェ ミヅ夕拡散層 1 5 3 aを除く領域にのみボロンを導入することができ、 エミヅ夕 拡散層 1 5 3 aにドープするリンとの濃度関係を考慮する必要がない。 したがつ て、 S iキャップ層 1 5 3の上部におけるボロンの濃度を、 もっとも好ましい濃 度に調整することができる利点がある。
一その他の実施形態一
尚、 上記各実施形態においては、 ダブルポリシリコン型の HB Tに本発明を適 用した場合について説明したが、 本発明はかかる実施形態に限定されるものでは なく、 第 1， 第 2の実施形態は、 シングルポリシリコン型の HB Tに適用するこ とが可能である。 その場合、 N+ ポリシリコン層 1 1 5を設けずに、 S i/S i i - x G ex 層 1 1 1を第 1の堆積酸化膜 1 0 8の上まで延びる構造として、 第 2 の堆積酸化膜 1 1 2のうちベース開口部 1 1 8を囲む部分以外の部分を除去して おけばよい。 このとき、 S i/S i n Gex 層 1 1 1のうち第 1の堆積酸化膜 1 08の上に位置する部分は単結晶ではなく多結晶構造となるが、 この部分は外 部ベースとして機能する部分であるので、 単に抵抗体として機能すればよく、 H B Tとしての動作や特性に不具合は生じない。
上記各実施形態の方法においては、 図 2 (b) に示すように、 S iキャップ層 1 5 3の下部にもボロンが拡散により ド一プされるが、 各実施形態において、 S iキヤヅプ層 1 53の下部にも in-situ ドープによってボロンをド一プしてもよ い。
なお、 上記各実施形態においては、 卩 型の11311を例にとって説明したが 、 本発明は P NP型の HB Tに対しても適用できることはいうまでもない。 その 場合、 HB Tの各部の導電型や、 HB Tの各部にドープする不純物の導電型は上 記各実施形態とは逆の導電型になる。
また、 本発明の S i G e— HB Tと S i - CMO S F E Tとを共通の S i基板 上に形成してなるいわゆる B i CMO Sデバイスを得ることも可能である。 上記各実施形態における S i G eスぺーサ層や、 傾斜 S i G eベース層に代え て、 S i G e Cスぺ一サ層や、 傾斜 S i G e Cベース層を設けてもよい。
第 1〜第 3の実施形態における S iノ S i G ex 層 1 1 1が第 1の堆積酸 化膜 1 0 8の上に延びていてもよい。
—構造の変形例一
図 1に示す構造においては、 ベース層を S i ! -x Gex 層 （ 0≤χ< 1 ) によ り構成したが、 ベース層を S i 1 -κ Gex 層の代わりに S i i-x-y G e x Cy 層 ( 0≤x, y < 1 ) や S i i- y Cy 層 （ 0≤y< l ) により構成してもよい。 ま た、 エミッ夕， コレクタのうち少なくともいずれか 1つを S i i- x Gex 層， S i i-x-y G ex Cy 層又は S i i- y Cy 層により構成してもよい。
図 1 3は、 基本構造における S i G 層に代えて S ί G Cy 層を設けた変形例に係るヘテロバイポーラ トランジスタ （HB T) の断面図であ る。 この変形例における H B Tの構造は、 上記図 1に示す HB Tの構造とほとん ど同じであるが、 以下の点だけが異なっている。
S i基板 1 0 0の上面のうちコレクタ開口部 1 1 0に露出する部分の上には、 P型不純物がド一ブされた厚さ約 8 0 nmの S i卜 x- y G ex Cy 層と厚さ約 4 0 nmの S i膜とが積層されてなる S i/S i i-x-y G ex Cy 層 2 1 1が設け られている。 この S i/S i i -y Gex Cy 層 2 1 1は、 選択成長により、 S i基板 1 0 0のうちコレク夕開口部 1 1 0に露出している部分の上のみに形成さ れている。 そして、 S i/S i i-χ Gex Cy 層 2 1 1のうちの中央部 （後述す るベース開口部 1 1 8の下方領域） の下部が内部ベース 2 1 9として機能してい る。 また、 S i/S i Gex Cy 層 2 1 1の中央部の上部がエミヅ夕層とし て機能している。 S i/S i卜 Gex Cy 層 2 1 1の詳細な構造については、 すでに説明した第 1〜第 3の実施形態のような不純物プロファィルの適用が可能 である。 また、 S i/S i Gex Cy 層 2 1 1及びレ トログレードゥエル 1 0 1の表面部に亘つて、 ボロンイオンの注入による外部ベース注入領域 Riiが形 成されている。 S i/S i i— Gex Cy 層 2 1 1及び第 1の堆積酸化膜 1 0 8 の上には、 厚さ約 3 0 nmのェヅチス ト ヅパ用の第 2の堆積酸化膜 1 1 2が設け られていて、 第 2の堆積酸化膜 1 1 2には、 ベース接合用開口部 1 1 4及びべ一 ス開口部 1 1 8が形成されている。 そして、 ベース接合用開口部 1 1 4を埋めて 第 2の堆積酸化膜 1 1 2の上に延びる厚さ約 1 5 0 n mの P + ポリシリコン層 1 1 5と第 3の堆積酸化膜 1 1 Ίとが設けられている。 上記 S i / S i G e x C y 層 2 1 1のうちベース開口部 1 1 8の下方領域を除く部分と P + ポリシリコ ン層 1 1 5とによって外部べ一ス 2 1 6が構成されている。
図 1 3に示されるその他の部材は、 図 1に示す構造と同じであるので、 図 1 と 同じ符号を付して説明を省略する。 製造工程においては、 第 1〜第 3の実施形態 における S i卜 G e 層のェピタキシャル成長に代えて、 S i G e x C y 層のェピタキシャル成長を行'なう。 産業上の利用可能性
本発明の半導体装置は、 電子機器に搭載されるバイポーラ トランジスタなどの デバイス、 特に、 高周波信号を扱うデバイスに利用される。

Claims

言青求 の範 固
1 . 基板上に設けられ、 第 1導電型不純物を含むコレクタ層となる第 1の半導 体層と、
上記第 1の半導体層の上に設けられ、 第 2導電型不純物を含むペース層となる 第 2の半導体層と、
上記第 2の半導体層の上に設けられ、 上記第 2の半導体層とはバンドギヤップ が異なる材料からなる第 3の半導体層と、
上記第 3の半導体層の上に設けられた絶縁膜と、
上記絶縁膜に設けられ、 上記第 3の半導体層に達する開口部と、
導体材料により構成され、 上記絶縁膜の開口部を埋めて上記第 3の半導体層に 接触するエミッ夕引き出し電極とを備え、
上記第 3の半導体層は、 上記開口部の下方に位置する第 1導電型のェミ ッ夕拡 散層と、 該エミッ夕拡散層の側方に位置する領域において少なく とも上部に第 2 導電型不純物を含む周辺層とを有しているバイポーラ トランジスタ。
2 . 請求項 1のバイポーラ トランジスタにおいて、
上記絶縁膜は、 第 2導電型不純物がド一プされたシリコン酸化膜により構成さ れており、
上記第 3の半導体層の上部の少なくとも一部に含まれる第 2導電型不純物は上 記絶縁膜から拡散したものであることを特徴とするバイポーラ トランジスタ。
3 . 請求項 1のバイポーラ トランジスタにおいて、
上記第 3の半導体層のうち上記下敷き絶縁膜の外方に位置する部分に接し、 か つ、 上記絶縁膜の上に延びるように設けられ、 第 2導電型不純物がドープされた ベース引き出し電極として機能するポリシリコン膜をさらに備え、
上記第 3の半導体層の上部の少なくとも一部に含まれる第 2導電型不純物は、 上記ポリシリコン膜から上記絶縁膜を通過して拡散したものであることを特徴と するバイポーラ トランジスタ。
4 . 請求項 1〜 3のうちいずれか 1つのバイポーラ トランジスタにおいて、 上記第 3の半導体層のエミ 、メタ拡散層中の第 1導電型不純物は、 上記エミッ夕 引き出し電極から拡散したものであることを特徴とするバイポーラ トランジスタ
5 . 請求項 1〜 4のうちいずれか 1つのバイポーラ トランジスタにおいて、 上記基板はシリコン基板であり、
上記第 1の半導体層は S i層であり、
上記第 2の半導体層は S i G e層又は S i G e C層であり、
上記第 3の半導体層は S i層であることを特徴とするバイポーラ トランジスタ
6 . 基板上の第 1導電型不純物を含むコレクタ層となる第 1の半導体層の上に 、 第 2導電型不純物を含むベース層となる第 2の半導体層を形成する工程 （a ) と、
上記第 2の半導体層の上に、 上記第 2の半導体層とはバンドギヤッブが異なる 材料からなり、 少なく とも上部に第 2導電型不純物を含む第 3の半導体層をェピ タキシャル成長により形成する工程 （b ) と、
上記工程 （b ) の後で、 基板上に絶縁膜を堆積する工程 （ c ) と、
上記絶縁膜に上記第 3の半導体層に達する開口部を形成する工程 （d ) と、 上記第 3の半導体層のうち上記開口部の下方に位置する領域に第 1導電型不純 物を導入して、 エミ ッ夕拡散層を形成する工程 （ e ) と
を含むバイポーラ トランジスタの製造方法。
7 . 基板上の第 1導電型不純物を含むコレクタ層となる第 1の半導体層の上に 、 第 2導電型不純物を含むベース層となる第 2の半導体層を形成する工程 （a ) と、
上記第 2の半導体層の上に、 上記第 2の半導体層とはバン ドギヤップが異なる 材料からなる第 3の半導体層をェピタキシャル成長により形成する工程 （b) と 上記工程 （b) の後で、 基板上に第 2導電型不純物を含む絶縁膜を堆積するェ 程 （c ) と、
上記絶縁膜に上記第 3の半導体層に達する開口部を形成する工程 （d) と、 上記第 3の半導体層のうち上記開口部の下方に位置する領域に第 1導電型不純 物を導入して、 エミ、ソ夕拡散層を形成する工程 （e) とを含み、
上記工程 （c ) の後の処理により、 上記第 3の半導体層の上部に上記絶縁膜か ら第 2導電型不純物がドーブされることを特徴とするバイポーラ トランジスタの 製造方法。
8. 基板上の第 1導電型不純物を含むコレク夕層となる第 1の半導体層の上に 、 第 2導電型不純物を含むベース層となる第 2の半導体層を形成する工程 （a) と、
上記第 2の半導体層の上に、 上記第 2の半導体層とはバンドギャップが異なる 材料からなる第 3の半導体層をェピタキシャル成長により形成する工程 （b) と 上記工程 （b) の後に、 基板上に絶縁膜を堆積する工程 （c ) と、
基板上に、 第 2導電型不純物を含む導体膜を堆積した後、 該導体膜に上記絶縁 膜に到達する開口部を形成する工程 （d) と、
上記第 1の導体膜の開口部の側面を覆う絶縁性材料からなるサイ ドウオールを 形成する工程 （ e) と、
上記工程 （e) の後に、 上記絶縁膜に上記第 3の半導体層に達する開口部を形 成する工程 （f ) と、
上記第 3の半導体層のうち上記開口部の下方に位置する領域に第 1導電型不純 物を導入して、 エミ ッ夕拡散層を形成する工程 （g) とを含み、
上記工程 （d) の後の処理により、 上記第 3の半導体層の上部に上記導体膜か ら上記絶縁膜を通過した第 2導電型不純物がドープされることを特徴とするバイ ポーラ トランジス夕の製造方法。
9 . 請求項 8のバイポーラ トランジスタの製造方法において、
上記工程 （f ) の後で上記工程 （g ) の前に、 基板上に上記導体膜とは別の導 体膜を堆積した後、 該別の導体膜をパ夕一ニングして上記絶縁膜の開口部を埋め て上記絶縁膜の上に延びる第 1導電型不純物を含むエミ ッ夕引き出し電極を形成 する工程をさらに含むことを特徴とするバイポーラ トランジス夕の製造方法。
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