JPH04179235A - ヘテロ接合バイポーラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、歪みエピタキシャル層であるシリコン・ゲル
マニウム合金層をベースに用いた超小型のへテロ接合バ
イポーラトランジスタに関する。

（従来の技術） ヘテロ接合バイポーラトランジスタは高性能を有するも
のとして注目され、特に化合物半導体を用いたヘテロ接
合バイポーラトランジスタの研究開発が盛んに行われて
いる。近年は、シリコン系のバイポーラトランジスタに
・おいてもヘテロ接合を導入する技術開発が進められて
いる。シリコン系のへテロ接合バイポーラトランジスタ
としてこれまで報告されているものに、例えば第１１図
に示すもの（１９ＨＩＥＤＭ　　Ｄｊｇｅｓｔｏｆ’Ｔ
ｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ　、　ｐ、５６Ｂ　
、　　Ｊ、　Ｆ。

Ｇｉｂｂｏｎｓ、　ｅｔ　ａｌ　）や第１２図に示すの
（１９８９Ｓｙｍｐ、ＶＬＳＩ　　Ｔｅｃｈ、Ｄｊｇｅ
ｓｔｏｆ　　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ　、　ｐ
、９５．　Ｇ、　Ｌ、　Ｐａｔｔｏｎ　ｅｔ　ａｌ　）
等力する。これらはいずれも、ベース層にシリコンより
バンドギャップの狭い歪エピタキシャル層であるシリコ
ン・ゲルマニウム合金層（ＳｉＧｅ層）を用いる。

第１１図の素子では、コレクタ層となるｎ型シリコン層
４２上全面にベース層となるｐ型５ｉＧｅ層４３がエピ
タキシャル成長されている。

また第１２図の索子ては、ｎ＋型コレクタ埋込み層５２
を介してコレクタ層となるｎ型シリコン層５３がエピタ
キシャル成長により形成され、この上に素子領域を囲む
絶縁膜５６上に延在するようにベース引出し電極となる
ｐ＋型多結晶シリコン膜５７がパターン形成され、その
後ベース層となるｐ型５ｉＧｅ層５４がエピタキシャル
成長により形成されている。

しかしながらこれら従来のシリコン系へテロ接合バイポ
ーラトランジスタは、内部ベース層（真性ベース層）か
ら外部ベース層まで含む全ベース領域にわたって同じ組
成の５ｉＧｅ層により形成されている。つまり、内部ベ
ース層、外部ベース層共に同じバンドギャップを持つ。

これによって、第１に、外部ベース層の十分な低抵抗化
が難しいという問題があった。５ｉＧｅ層のＧｅａ度は
内部ベース領域での電荷のベース走行時間の短縮という
観点から定められ、外部ベース層については最適化され
ていないからである。また第１１図では、外部ベース層
は内部ベース層と連続的に形成された５ｉＧｅ層に重ね
て形成されたｐ＋拡散層４５により構成されているが、
その多くの部分はエミッタ、コレクタと同じシリコン層
であり、そのバンドギャップは内部ベース層より広く、
したがって低抵抗化が十分ではない。第１２図ではベー
ス引出し電極として多結晶シリコン膜５７が用いられて
いるが、これも低抵抗化に限界がある。

第２に、高電流領域においてベース押出し効果やコレク
タ電流の集中が生じ、動作速度が制限されるという問題
があった。

本発明は、外部ベース層の低抵抗化により高速動作を可
能としたへテロ接合バイポーラトランジスタを提供する
ことを目的とする。

本発明はまた、内部ベース層を改良してベース押出し効
果やコレクタ電流集中を抑制して高速動作を可能とした
ヘテロ接合バイポーラトランジスタを提供することを目
的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、第１に、エミッタ、コレクタ接合の少なくと
も一方をヘテロ接合としたバイポーラトランジスタにお
いて、外部ベース層を内部ベース層よりもバントキャッ
プの狭い半導体材料により内部ベース層より厚く形成し
たことを特徴とする。例えば、厚く歪みエピタキシャル
層である５ｉＧｅ合金を用いてベース層を構成するペテ
ロ接合バイポーラトランジスタにおいて、外部ベース層
を内部ベース層に比べて厚く、かつＧｅ濃度の高い５ｉ
Ｇｅ合金により構成する。

本発明は、第２に、エミッタ、コレクタ接合の少なくと
も一方をヘテロ接合としたバイポーラトランジスタにお
いて、内部ベース層の中央部を外部ベース層に近い周辺
部に比べてバンドギャップの小さい組成としたことを特
徴とする。例えば、歪みエピタキシャル層である５ｉＧ
ｅ合金を用いてベース層を構成するヘテロ接合ハイポー
ラトランンスタにおいて、中央部でのバンドギャップが
外周部でのそれより狭くなるようにケルマニウム濃度分
布か設定された内部ベース層を用いる。

（作用） 本発明によれば、例えば５ｉＧｅ合金により構成される
ベース層のうち、外部ベース層のＧｅ濃度を内部ベース
層より高くしてバンドギャップを内部ベース層より狭く
し、同時に外部ベース層を内部ベース層より厚くするこ
゛とにより、これらの相乗効果によって外部ベース層の
十分な低抵抗化か図られる。これにより、ペテロ接合バ
イポーラトランジスタの高速スイッチングが可能になる
。

また本発明によれば、例えば５ｉＧｅ合金により構成さ
れる内部ベース層の中央部のＧｅａ度を周辺部のそれよ
り高くすることによって、内部ベース層の中央部でのバ
ンドギャップが狭くなり、この結果内部ベース中央部で
の低抵抗化とエミッタとの間の接合障壁の低下かもたら
される。そしてこれらの相乗効果によって、高いコレク
タ電流領域における内部ベース周辺部への電流集中が抑
制され、高速性能を発揮することができる。

（実施例） 以下、本発明の詳細な説明する。

第１図は第１の実施例のへテロ接合バイポーラトランジ
スタの断面構造を示す。ｐ″型シリコン基板］」二にｎ
　”型埋込みコレクタ層２を介してコレクタ層となるｎ
−型層３がエピタキシャル成長されている。ｎ−型層３
は、コレクタ層およびコレクタ取出し層として必要な部
分を残してエツチング除去されている。素子分離領域に
は溝か形成され、この溝に酸化膜６を介して多結晶シリ
コン膜７か埋込み形成されている。コレクタ形成と素子
分離埋込みが行われた基板表面は、酸化膜８により平坦
化され、この上にさらにエピタキシャル成長によりベー
スおよびエミッタが形成されている。すなわち内部ベー
ス層となるｐ型５ｉＧｅ層９がエピタキシャル成長され
、この上にエミッタ層となるｎ型シリコン層］０および
エミッタ・コンタクト層となるｎ＋＋シリコン層１１が
順次エピタキシャル成長されている。ｎ＋型シン９３２
層１コよびｎ型シリコン層１０はエミッタとして必要な
領域のみ残してエツチング除去されている。ｐ型５ｉＧ
ｅ層９も同様にベース領域およびベース引出し電極領域
に残してエツチング除去されている。そして残されたｐ
型層　ｉＧｅＧｅＯ２ち内部ベース層として働く領域の
外側が所定深さエツチングされ、ここに外部ベース層と
なるｐ＋梨型５ｉｅ層１４か選択エピタキシャル成長に
より形成されている。この外部”ベース層としてのｐ＋
梨型５ｉｅ層１４は、内部ベース層としてのｐ型５ｉＧ
ｅ層９に比べて厚（、かっＧｅ濃度が高く設定されてい
る。具体的には例えば、ｐ型層　ｉＧｅＧｅＯ２ｅ濃度
１２〜１３％であるのに対し、ｐ゛型５ｉＧｅ層１４は
Ｇｅ濃度１７〜１８％とする。素子形成された基板面は
酸化膜１５で覆われ、これに電極開口か開けられて、エ
ミッタ、ベースおよびコレクタの各電極２１゜２２およ
び２３か形成されている。

第２図（ａ）〜（ｍ）は、第１図の構造の具体的な製造
工程を示す。ます、ｐ−型シリコン単結晶基板１の表面
に、Ａｓをトープしてコレクタ埋込み層となるｎ″型層
２を形成した後、コレクタ層となるｎ−型層３をエピタ
キシャル成長させる（第２図（ａ））。ｎ　型層３は膜
厚４０００人とする。

次いてフォトレジスト ＝　１０　− いた反応性イオンエツチング法によって、ｎ−型層３お
よびｎ＋型層２を選択エツチングして、素子分離領域に
基板１に達する深さの溝４１を形成する。溝４１の内部
および外部のｎ−型層３表面には熱酸化によりシリコン
酸化膜６を形成する。

溝４１の底部には反転防止の為、ボロンのイオン注入に
よりｐ＋型層５を形成する（第２図（ｂ））。

その後、素子分離用溝４、に多結晶シリコン層７を埋め
込む（第２図（Ｃ））。

次に、ｎ−型層３のうち素子領域およびコレクタ取出し
領域として必要な部分を残してその周囲を選択エツチン
グにより除去することにより、溝４２を形成する（第２
図（ｄ））。そして、全面にＣＶＤ法によりシリコン酸
化膜を堆積し、フォトレジスト等により表面を平坦化し
た後シリコン酸化膜を全面をエツチングする。これによ
り、溝４２にシリコン酸化膜８を埋込み形成する。その
後ｎ−型層３の表面のシリコン酸化膜６をエツチング除
去する（第２図（ｅ））。こうして、エミッタ形成領域
とコレクタ取り出し領域にｎ−型層３を残してそれ以外
の領域に絶縁層が埋め込まれた平坦構造のウェハが得ら
れる。

次にこの平坦なウェハのｎ−型層３およびその周囲のシ
リコン酸化膜８上に、゛ベース層となるｐ型５ｉＧｅ層
９をエピタキシャル成長させる（第２図（ｆ））。この
５ｉＧｅ層９の形成工程には例えば、分子線エピタキシ
ー法を用い、成長と同時にＢをドープする。これにより
、歪エピタキシャル層としてのｐ型５ｉＧｅ層９が形成
される。具体的にこのＳ　ｉＧｅＧｅＯ２ｅ濃度は１２
〜１３％とし、Ｂ濃度はＩ　Ｘ　１０　”／ｃｍ３程度
とする。

続いて、エミッタ層となるｎ型２９３２層１０を５００
人、エミッタ・コンタクト層となるｎ＋型シリコン層１
１を１０００人、順次エピタキシャル成長させる（第２
図（ｇ））。例えばｎ型２９３２層１０は、Ａｓを１×
１０１８／ｃＩＴ１３の濃度含み、ｎ＋型シリコン層１
１は同じ＜Ａｓを１×１０２０７　ｃｍ　３含むものと
する。

次に、ＣＶＤ法によりシリコン酸化膜１２を堆積し、フ
ォトレジストマスク（図示せず）を用い　　　□た反応
性イオンエツチング法によりこれをエミッタ領域のみに
残してエツチング除去し、引続きｎ＋型シリコン層１１
をエツチング除去し、さらにｎ型２９３２層１０の一部
をエツチングする（第２図（ｈ））。なお、第２図（ｈ
）以降の工程図は、これまでの工程図の要部を拡大して
示している。次いで再度ＣＶＤ法によりシリコン酸化膜
１３を堆積し、これを反応性イオンエツチング法により
全面エツチングして、エミッタ領域のシリコン酸化膜１
０とシリコン層１０．１１の側壁に残す。そしてシリコ
ン酸化膜１２．１３をマスクとして用いて、ｎ型２９３
２層１０をエツチング除去し、引続きｐ型５ｉＧｅ層９
の表面から所定深さまでエツチングする（第２図（ｉ）
）。

次に残されたｐ型層　ｉＧｅＧｅＯ２面にｐ型層　ｉＧ
ｅＧｅＯ２も高濃度にＧｅを含むｐ型５ｉＧｅ層１４を
選択的にエピタキシャル成長させる（第２図（ｊ）　）
　Ｏこのｐ型層　ｉＧｅ層１４は、外部ベース層とこれ
に連続するベース引出し電極部を構成するためのもので
、Ｇｅ濃度は例えば、１７〜１８％程度とする。またこ
のｐ型５ｉＧｅ層１４は、エミッタ領域下に内部ベース
層としてエツチングされずに残っているｐ型層　ｉＧｅ
ＧｅＯ２べて厚く形成される。その後、エミッタ領域。

外部ベース領域およびベース引出し電極領域を覆うフォ
トレジストマスク（図示せず）を形成し、これを用いて
５ｉＧｅ層１４をエツチングして、外部ベース層および
ベース引出し電極部をパターン形成する（第２図（ｋ）
）。

次に全面にＣＶＤ法により厚いシリコン酸化膜１５を堆
積し、この上にパターン形成したフォトレジストマスク
１６を用いてシリコン酸化膜１５をエツチングして、コ
レクタ取出し領域に開口を開ける。そしてＡｓイオンを
注入して、コレクタ取出し領域にｎ“型層１７を形成す
る（第２図（ｇ　リ。そしてフォトレジストマスク１６
を除去した後、シリコン酸化膜１５を全体的にエツチン
グして所定厚み残し、次いでエミッタ、ベース。

コレクタの電極開口１ｇ、１９．２０を形成する。

最後にエミッタ、ベース、コレクタの各金属電極−１４
＝ ２］、２２．２３を形成する（第２図（ｍ））。

第３図および第４図はそれぞれ、この実施例のへテロ接
合バイポーラトランジスタのエミッタ領域（第１図のＡ
−Ａ’）および外部ベース領域（第１図のＢ−Ｂ’　）
での深さ方向の不純物濃度分布とＧｅ濃度分布を示して
いる。

この実施例によれば、Ｓ　ｉＧｅ合金からなるベース層
のうち外部ベース層のＧｅ８度を内部ベース層のそれよ
り高くすることで、外部ベース層のバンドギャップか狭
くなっている。このことと、外部ベース層の厚みを内部
ベース層に比べて厚く１７ていることとが相俟って、外
部ベース層の抵抗が十分に低いものとなり、したがって
第１１図や第１２図の従来構造のものに比べて高速動作
か可能になっている。また、Ｓ　Ｉ　Ｇ　ｅ層のエピタ
キシャル成長に先立って素子分離領域に酸化膜が埋込ま
れて基板が平坦化され、この上にベース、エミッタか形
成されているため、従来の第１２図のような段差か少な
い。したがって、信頼性の点ても優れている。

第５図は本発明の第２の実施例のへテロ接合バイポーラ
トランジスタである。先の実施例と対応する部分には先
の実施例と同一符号を付しである。

先の実施例と同様に、ｐ−型シリコン基板］に形成され
た高濃度のｎ＋型埋込み層２」二にエピタキンヤル成長
によってコレクタ層となるｎ”型層３か形成されている
。ついて素子分離のための溝が形成され、この溝には側
壁に酸化膜６を形成した後、アンドープの多結晶シリコ
ン層７が埋め込まれた基板が平坦化されている。ｎ”型
層３は、コレクタ層およびコレクタ取り出し層として必
要な部分のみ残してエツチング除去されて、その除去さ
れた領域にはシリコン酸化膜８が埋め込まれて平坦化さ
れている。この様にしてコレクタ層が形成されて平坦化
された基板上に、歪みエピタキシャル層であるｐ型層　
ｉＧｅ合金層によるベース層が形成されている。ベース
層は内部ベース層９（９１，９２）と高不純物濃度のｐ
゛型の外部ベース層２４からなる。内部ベース層９は、
水平方向にみて中央部のＳ　ｉＧｅ層９１と周辺部の８
ｉＧｅ層９２とで組成が異なっている。すなわち中央部
の５ｉＧｅ層９１は周辺部のＳ　ｉＧｅ層９２に比べて
Ｇｅ８度が高く、したがって狭いバンドギャップを持つ
。エミッタ層は、先の実施例と同様に、ｎ型シリコン層
１０とｎ＋型のエミッタ・コンタクト層１１から構成さ
れている。

第６図（ａ）〜（ｋ）は、この実施例のへテロ接合トラ
ンジスタの具体的な製造工程である。第６図（ａ）〜（
ｄ）までは、先の実施例の第２図（ａ）〜（ｄ）と同し
であるので説明は省略する。その後、溝にシリコン酸化
膜８を埋め込んで平坦化することも、先の実施例と同じ
であり、その後の工程が先の実施例とは異なってくる。

すなわちこの後まず、ＣＶＤ法を用いてｎ−型層３上に
Ｇｅを２０％含有する第１の５ｉＧｅ層９１をエピタキ
シャル成長する。このＳ　ｉＧｅ層９１は、内部ベース
の中央部にのみ残してエツチング除去し、ついで全面に
ＣＶＤによりシリコン酸化膜３１を堆積する（第６図（
Ｃ））。その後全面にフォトレジスト（図示せず）を塗
布して平坦化した後、全面を反−１７＝ 応性イオンエツチングによりエツチングして、Ｓ　ｉＧ
ｅ層９１の表面に合わせて平坦化する。そしてＣＶＤ法
によりシリコン窒化膜３２を堆積しこれを選択エツチン
グして、５ｉＧｅ層９１の領域から周辺にせり出して内
部ベース領域となる領域を覆うようにパターニングする
（第６図（「））。

続いてウェットエツチングによりシリコン酸化膜３１を
除去する。そして再度ＣＶＤ法により、Ｇｅを１０％含
有する第２の５ｉＧｅ層９２をエピタキンヤル成長する
（第６図（ｇ））。このとき、第１の５ｉＧｅ層９１の
側面およびｎ−型層３の表面が結晶成長の種となって、
第２のＳ　ｉＧｅ層９２は水平方向に単結晶成長する。

その後シリコン窒化膜３２をエツチング除去し、エミッ
タ層となるｎ型シリコン層１０を５００人、エミッタ・
コンタクト層となるｎ＋型シリコン層１１を１０００人
、順次エピタキシャル成長する（第６図（ｈ））。次に
ＣＶＤによりシリコン酸化膜］２を堆積してこれをエミ
ッタ領域に残してパターニングし、さらにこの酸化膜］
２をマスクとしてｎ＋＋層１１をエツチングする。さら
にＣＶＤ法により再度シリコン酸化膜１３を堆積して、
これを酸化膜１２およびｎ＋＋層１１の側壁に残して除
去する。そして、酸化膜１２および１３をマスクとして
ボロンをイオン注入して、ｎ−型層３に達する深さに外
部ベース層となるｐ＋＋層２４を形成する（第６図（Ｉ
））。

その後、ｐ＋＋層２４を外部ベース領域およびベース電
極引き出し領域として必要な部分のみ残してエツチング
除去する。そしてコレクタ取出し領域に開口を持つフォ
トレジスト・マスク３３を形成し、Ａｓのイオン注入を
行ってｎ＋＋埋込み層２に達するｎ＋型型数散層１７形
成する（第６図（ｊ））。そしてフォトレジスト・マス
ク３３を除去した後、先の実施例と同様にシリコン酸化
膜１５を堆積し、これを選択エツチングして電極開口を
開けてエミッタ、ベースおよびコレクタの各電極２１．
２２および２３を形成する（第６図（ｋ））。

この実施例によるヘテロ接合バイポーラトラン＝　１９
　＝ ジスタは、５ｉＧｅ層からなる内部ベース層９が、第７
図に示したように、中央部９１と周辺部９２とでＧｅ濃
度が異なる。すなわち内部ベース層は中央部でＧｅ濃度
が高く、したがって中央部でのバンドギャップが狭い。

この結果、内部ベース層は中央部が低抵抗になり、また
エミッタ接合の障壁は内部ベース層中央部で周辺部より
低くなる。

以上の結果、高いコレクタ電流密度の動作においても、
ベース押出し効果や内部ベース周辺への電流集中が抑制
され、高速性能が得られる。ベース層のエピタキシャル
成長工程前に、素子分離領域への溝形成と酸化膜埋込み
により基板を平坦化しているため、段差が少なく、した
がって優れた信頼性が得られることは、先の実施例と同
様である。

なお第６図（ｅ）では、Ｓ　ｉＧｅ層９１をエピタキシ
ャル成長させた後、これをバターニングし、その後シリ
コン酸化膜３１を形成している。このＳ　ｉＧｅ層９１
のエピタキシャル成長工程とシリコン酸化膜３１の形成
工程は、逆にすることができる。これを第８図を用いて
説明する。ｎ−型シー　２〇　− リコン層３をバターニングし、シリコン酸化膜８で基板
を平坦化した後、まずシリコン酸化膜３１を堆積する。

このシリコン酸化膜３１は、フォトレジスト・マスク３
３を用いて選択エツチングして、内部ベース形成領域の
中央部に開口を開ける。

そしてフォトレジスト・マスク３３を除去した後、ｎ−
型シリコン層３の露出面上にＣＶＤ法により第１の５ｉ
Ｇｅ層９１をエピタキシャル成長させる（第８図（ａ）
）。５ｉＧｅ層９１の厚みはシリコン酸化膜３１のそれ
と同じ程度とする。その後は、先の実施例と同様に、シ
リコン窒化膜３２を５ｉＧｅ層９１上を覆う内部ベース
形成領域にパターン形成し、シリコン酸化膜３１をエツ
チング除去した後、第２の５ｉＧｅ層９２をエピタキシ
ャル成長させる（第８図（ｂ））。この工程によっても
、先の実施例と同様の構造が得られる。

第９図は本発明の第３の実施例のへテロ接合トランジス
タである。この実施例では、真性ベース領域および外部
ベース領域共に５ｉＧｅ層を用いて構成している。すな
わち、真性ベース領域中央＝　２１− 部が第１の５ｉＧｅ層９１、真性ベース領域周辺部が第
２の５ｉＧｅ層９２により構成され、外部ベース領域が
第３の５ｉＧｅ層２４により構成されている。ここでバ
ンドギャ：ンブは、外部ベース領域の第３の５ｉＧｅ層
２４、真性ベース領域中央部の第１の５ｉＧｅ層９１、
真性ベース領域周辺部の第２の５ｉＧｅ層９２の順に広
くなっている。

この構造を得るための製造工程は、先の実施例と同様に
まず、ｐ−型シリコン基板１にｎ＋＋埋込み層２を介し
てｎ−型シリコン層３をエピタキシャル成長する。つい
で素子分離のための溝を形成し、この溝にシリコン酸化
膜６を形成した後、アンドープ多結晶シリコン層７を埋
め込んで平坦化する。そしてエミッタ、ベース領域とコ
レクタ引出し領域を残してｎ−型層３をエツチングして
、ＣＶＤシリコン酸化膜８を堆積して平坦化する。

その後、５ｉＧｅ層の堆積、バターニングを繰り返すこ
とにより、Ｇｅ含有量かそれぞれ異なる第１の５ｉＧｅ
層９１．第２の５ｉＧｅ層９２および第′３の５ｉＧｅ
層２・４によって内部ベース領域および外部ベース領域
を形成する。Ｇｅ含有量は、第３のＳ　ｉＧｅ層２４か
最も多く、ついて第１の５ｉＧｅ層９１．第２のＳ　ｉ
Ｇｅ層９２の順に少なくなっている。その後は先の実施
例と同様にしてエミッタ層を形成し、コレクタ取り出し
層を形成し、各電極２１，２２．２３を配設して完成す
る。

第１（〕図は、この実施例のへテロ接合バイポーラトラ
ンジスタにおける外部ベース領域および内部・＼−ス領
域内でのＧｅ含有量分布とバンドギャップ分（Ｆｉを示
している。具体的にこの図では、内部ベース領域中央部
の第１のＳ　ｉＧｅ層９１のＧｅ含有量が３５％、内部
ベース領域周辺部の第２の５ｉＧｅ層９２のＧｅ含有量
か２０％、外部ベース画成の第３のＳ　ｉＧｅ層２４の
Ｇｅ含−（ｆ量か５０９６の場合を示している。

この実施例によれば、先の二′つの実施例の効果か同時
に（ｙＨられる。

本発明は」１記実施例に限られるものではない。

例えば以上では、ベース層に用いるＳ　ｉＧｅ層のＧｅ
８度を水平方向に変化させる場合のみ着目して説明した
が、膜厚方向に変化させることも可能である。例えば第
３図では、内部ベース層のＧｅ濃度が、エミッタ側て低
く、コレクタ側て高くなるように設定した場合を示して
いる。この様にすると、内部ベース層のバンドギャップ
がエミッタ側て広く、コレクタ側でこれより狭くなる。

換言すれば、内部ベース層にはエミッタから注入された
電子に対する加速電界か形成される。この結果、−層の
高速スイッチングが可能になる。

また実施例では、シリコン系のへテロ接合を用いたバイ
ポーラトランジスタを専ら説明したが、本発明は他の半
導体材料の組み合わせを用いた場合も有効である。例え
ば、ｎ型ＡρＧａＡｓエミッタ、ｎ型ＧａＡｓコレクタ
、ｐ型ＧａＡｓの刊み合わせを用いた■−■族化合物半
導体のへテロ接合バイポーラトランジスタにも、本発明
を適用することかできる。

さらに実施例では、エミッタ接合、コレクタ接劇共にペ
テロ接合とする場合を説明したが、いずれか一方のみへ
テロ接合とした場合も、本発明は釘効である。

［発明の効果］ 以上述べたように本発明によれば、内部ベース層と外部
ベース層の間、或いは内部ベース層の内部で組成変化に
よるバンドギャップ変化を与えて、高性能化を図った超
小型のへテロ接合バイポーラトランジスタを得ることか
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のへテロ接合バイポーラ
］・ランジスタを示ず１ｔｌｉ而図、第２図（ａ）〜（
ｍ）はその製造工程を示す断面図、第３図は第１図のＡ
−Ａ’　位置の不純物濃度分布およびＧｅ濃度分布を示
す図、 第４図は同しく第１図Ｂ−Ｂ’　位置の不純物濃度分１
’ｌｉおよびＧｅａ度分布を示す図、第５図は第２の実
施例のへテロ接合バイポーラトランジスタを示す断面図
、 第６図（ａ）〜（ｋ）はその製造工程を示す断面図、第
７図は内部ベース層内の水平方向のＧ　ｅ　濃度分布を
示す図、 第８図（ａ）　（ｂ）は、第６図（ｅ）〜（ｇ）の工程
を変形した工程を示す断面図、・ 第９図は第３の実施例のへテロ接合バイポーラトランジ
スタを示す断面図、 第１０図はそのベース領域の水平方向のＧ　ｅ　ｔｈａ
度分面分布びバンドギャップ分布を示す図、第３１図は
従来のへテロ接合バイポーラトランジスタの一例を示す
断面図、 第１２図は従来のへテロ接合ハイポーラトランンスタの
他の例を示す断面図である。 １・・ｐ−型シリコンハ板、２　ｎ１型コレクタ埋込み
層、３・・ｎ−型シリコン層（コレクタ層）、４１．４
２・溝、５・ｐ“型層、６・・シリコン酸化膜、７・・
アンドープ多結晶シリコン層、８・　シリコン酸化膜、
９・ｐ型層　ｉＧｅ層（内部ベース層）、１０・・ｎ型
ノリコン層（エミッタ層）、］１・・ｎ＋型シリコン層
（エミッタ・コンタクト層）＝　２６− 、１２．１３・・・シリコン酸化膜、１４・・・ｐ＋型
５ｉＧｅ層（外部ベース層）、１５・・・シリコン酸化
膜、１６・・フォトレジスト、１７・・・ｎ”型層（コ
レクタ取出し層）　、１８，１．９．２０・・・電極開
口、２１．２２．２３−・・電極、９１−・・第１の５
ｉＧｅ層（内部ベース中央部）、９１・・・第２の５ｉ
Ｇｅ層（内部ベース周辺部）、２４・・ｐ＋型層（外部
ベース層）３１・・・シリコン酸化膜、３２・・・シリ
コン窒化膜、３３・・フォトレジスト。 出願人代理人　弁理士　鈴江武彦 ■　　へ　　− ０へ　　　− 〇　　　　　　ト に−曜ｅｖ欠　°Ｅ ζべ （Ｙ）　　　　　Ｎ？− ｅつ　　　　　　Ｎ

Claims (4)

【特許請求の範囲】
1. （１）第１導電型のコレクタ層、第２導電型のベース層
   および第１導電型のエミッタ層を有し、前記ベース層が
   前記エミッタ層またはコレクタ層の少なくとも一方より
   バンドギャップの小さい半導体材料により構成されたヘ
   テロ接合バイポーラトランジスタにおいて、前記ベース
   層は、第１の半導体材料からなる内部ベース層と、前記
   第１の半導体材料よりバンドギャップが狭い第２の半導
   体材料により前記内部ベースより厚く形成された外部ベ
   ース層とから構成されていることを特徴とするヘテロ接
   合バイポーラトランジスタ。
2. （２）第１導電型シリコンからなるコレクタ層と、前記
   コレクタ層上にエピタキシャル成長された第２導電型シ
   リコン・ゲルマニウム合金により構成された内部ベース
   層と、 前記内部ベース層の外側に内部ベース層と連続するよう
   にエピタキシャル成長された、内部ベース層より厚くか
   つゲルマニウム濃度が高い第２導電型シリコン・ゲルマ
   ニウム合金を有する高不純物濃度の外部ベース層と、 前記内部ベース層上に形成された第１導電型シリコンか
   らなるエミッタ層と、 を備えたことを特徴とするヘテロ接合バイポーラトラン
   ジスタ。
3. （３）第１導電型のコレクタ層、第２導電型のベース層
   および第１導電型のエミッタ層を有し、前記ベース層が
   前記エミッタ層またはコレクタ層の少なくとも一方より
   バンドギャップの小さい半導体材料により構成されたヘ
   テロ接合バイポーラトランジスタにおいて、前記ベース
   層は内部ベース層と外部ベース層とからなり、前記内部
   ベース層は、中央部でのバンドギャップが周辺部でのそ
   れより狭くなるように組成が設定されていることを特徴
   とするヘテロ接合バイポーラトランジスタ。
4. （４）第１導電型シリコンからなるコレクタ層と、前記
   コレクタ層上にエピタキシャル成長された第２導電型シ
   リコン・ゲルマニウム合金により構成されて、中央部で
   のバンドギャップが外周部でのそれより狭くなるように
   ゲルマニウム濃度分布が設定された内部ベース層と、 前記内部ベース層の外側に内部ベース層と連続するよう
   に形成された第２導電型シリコン・ゲルマニウム合金を
   有する高不純物濃度の外部ベース層と、 前記内部ベース層上に形成された第１導電型シリコンか
   らなるエミッタ層と、 を備えたことを特徴とするヘテロ接合バイポーラトラン
   ジスタ。