KR20020019560A - 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 97
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 97
- 239000010703 silicon Substances 0.000 claims abstract description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 91
- 229920005591 polysilicon Polymers 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 34
- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims description 90
- 239000012535 impurity Substances 0.000 claims description 66
- 230000008569 process Effects 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 17
- 238000000605 extraction Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 229910003811 SiGeC Inorganic materials 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 49
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 47
- 230000006798 recombination Effects 0.000 abstract description 18
- 238000005215 recombination Methods 0.000 abstract description 18
- 125000006850 spacer group Chemical group 0.000 abstract description 13
- 238000011065 in-situ storage Methods 0.000 abstract description 6
- 238000011049 filling Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 355
- 125000004429 atom Chemical group 0.000 description 16
- 238000009826 distribution Methods 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910000078 germane Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 5
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- MXWVIHZQMUONMP-UHFFFAOYSA-N ethoxyboron Chemical compound [B]OCC MXWVIHZQMUONMP-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001235 sensitizing effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H01L27/082—
-
- H01L29/66242—
-
- H01L29/1004—
-
- H01L29/7378—
-
- H01L29/36—
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/936—Graded energy gap
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Abstract
실리콘기판의 콜렉터층(102) 상에, SiGe 스페이서층(151)과, 붕소를 함유하는 경사 SiGe 베이스층(152)과, 실리콘캡층(153)을 순차 에피택셜 성장시킨다. 실리콘캡층(153) 상에, 베이스 개구부(118)를 갖는 제 2 퇴적산화막(112)과, 베이스 개구부를 메우는 에미터 인출전극이 될 N+폴리실리콘층(129)을 형성하고, 실리콘캡층(153)에 인을 확산시켜 에미터 확산층(153a)을 형성한다. 실리콘캡층(153)을 성장시킬 때, in-situ도핑으로 상부에만 붕소를 함유시켜 둠으로써, 공핍층(154) 폭이 축소되고 재결합전류의 저감에 의하여, 전류특성의 선형성이 향상된다.
Description
최근 실리콘기판 상에 형성되는 바이폴라 트랜지스터에 Si/SiGe, Si/SiC 등의 헤테로접합 구조를 포함시킴으로써, 보다 우수한 전도특성을 주어 더욱 고주파영역 동작을 실현시키는 헤테로 바이폴라 트랜지스터(HBT)의 개발이 급진전되고 있다. 이 HBT는 실리콘기판 상에 SiGe층을 에피택셜 성장시키고, 이 Si/SiGe 헤테로접합 구조를 이용하는 것으로, 지금까지 GaAs 등의 화합물 반도체기판을 이용한 트랜지스터가 아니면 동작시킬 수 없었던 고주파수 영역에서도 동작하는 트랜지스터를 실현할 수 있다. 이 HBT는 실리콘기판, SiGe층이라는 범용 실리콘 공정과 친화성 좋은 재료로 구성되므로, 고 집적도나 저원가라는 커다란 이점을 갖는다. 특히 HBT와 MOS 트랜지스터(MOSFET)를 공통 실리콘기판에 형성하여 집적화 함으로써, 고성능의 BiCMOS 디바이스를 구성할 수도 있으며, 이 BiCMOS 디바이스는 통신관계에 이용 가능한 시스템 LSI로서 유망하다.
도 10은 종래의 HBT 구조를 나타내는 단면도이다. 도 10에 나타내는 바와같이, (001)을 주면으로 하는 실리콘기판(500)의 상부는, 에피택셜 성장법, 이온주입법 등에 의하여 도입된 인 등의 N형 불순물을 함유하는 깊이 1㎛의 역행 웰(retrograde well)(501)로 된다. 또 소자분리로서, 산화실리콘이 매입된 얕은 트렌치(503)와, 비도프 폴리실리콘막(505) 및 이를 둘러싸는 실리콘산화막(506)으로 구성되는 깊은 트렌치(504)가 형성된다. 각 트렌치(503, 504)의 깊이는 각각 0.35㎛, 2㎛ 정도이다.
또 실리콘기판(500) 내의 트렌치(503)로 둘러싸인 영역에 콜렉터층(502)이 형성되며, 실리콘기판(500) 내의 콜렉터층(502)과는 얕은 트렌치(503)로 분리된 영역에 역행 웰(501)을 개재하고, 콜렉터층(502)의 전극과 접촉하기 위한 N+콜렉터 인출층(507)이 형성된다.
또 실리콘기판(500) 상에는 콜렉터 개구부(510)를 갖는 두께 약 30㎚의 제 1 퇴적산화막(508)이 형성되어, 실리콘기판(500) 상면 중 콜렉터 개구부(510)에 노출되는 부분 위에는, P형 불순물이 도핑된 두께 약 60㎚의 Si1-xGex층과 두께 약 10㎚의 실리콘막이 적층되어 구성되는 Si/Si1-xGex층(511)이 형성된다. 그리고 Si/Si1-xGex층(511) 중 중앙부(후술하는 베이스 개구부(518) 하방영역) 하부가 내부베이스(519)로 기능한다. 또 Si/Si1-xGex층(511) 중앙부 상부가 에미터층으로 기능한다.
Si/Si1-xGex층(511) 및 제 1 퇴적산화막(508) 상에는, 두께 약 30㎚의 에치스토퍼용의 제 2 퇴적산화막(512)이 형성되며, 제 2 퇴적산화막(512)에는 베이스 접합용 개구부(514) 및 베이스 개구부(518)가 형성된다. 그리고 베이스 접합용 개구부(514)를 메우고 제 2 퇴적산화막(512) 상으로 연장되는 두께 약 150㎚의 P+폴리실리콘층(515)과 제 3 퇴적산화막(517)이 형성된다. 상기 Si/Si1-xGex층(511) 중 베이스 개구부(518) 하방영역을 제외한 부분과 P+폴리실리콘층(515)에 의하여 외부 베이스(516)가 구성된다.
또 P+폴리실리콘층(515) 및 제 3 퇴적산화막(517) 중, 제 2 퇴적산화막(512)의 베이스 개구부(518) 상방에 위치하는 부분은 개구되며, P+폴리실리콘층(515) 측면에는 두께 약 30㎚의 제 4 퇴적산화막(520)이 형성되고, 다시 제 4 퇴적산화막(520) 상에 두께 약 100㎚의 폴리실리콘으로 이루어지는 측벽(521)이 형성된다. 그리고 베이스 개구부(518)를 메우고 제 3 퇴적산화막(517) 상으로 연장되는 N+폴리실리콘층(529)이 형성되며, 이 N+폴리실리콘층(529)은 에미터 인출전극으로 기능한다. 상기 제 4 퇴적산화막(520)에 의하여 P+폴리실리콘층(515)과 N+폴리실리콘층(529)이 전기적으로 절연됨과 동시에, P+폴리실리콘층(515)으로부터 N+폴리실리콘층(529)으로의 불순물 확산이 저지된다. 또 제 3 퇴적산화막(517)에 의하여 P+폴리실리콘층(515) 상면과 N+폴리실리콘층(529)이 절연된다.
그리고 콜렉터 인출층(507), P+폴리실리콘층(515) 및 N+폴리실리콘층(529) 표면에는, 각각 Ti실리사이드층(524)이 형성되며, N+폴리실리콘층(529)과 P+폴리실리콘층(515)의 바깥 쪽 면은 측벽(523)으로 피복된다. 또 기판 전체는 층간절연막(525)으로 피복되며, 층간절연막(525)을 관통하여 N+콜렉터 인출층(507), 외부 베이스의 일부인 P+폴리실리콘층(515) 및 에미터 인출전극인 N+폴리실리콘층(529) 상의 Ti실리사이드층(524)에 도달하는 접속공이 각각 형성된다. 그리고 각 접속공을 메우는 W플러그(526)와, 각 W플러그(526)에 접속되어 층간절연막(525) 상으로 연장되는 금속배선(527)이 형성된다.
그러나 상기 종래의 HBT 또는 SiGe-BiCMOS에 있어서는 다음과 같은 문제가 있다.
도 11의 (a)는 종래 HBT의 베이스전류, 콜렉터전류의 베이스·에미터전압에 대한 의존성, 이른바 감멜(gummel)특성을 나타내는 그림이다. 도 11의 (a)에 있어서, 가로축은 베이스·에미터 전압(V)을 나타내며, 세로축은 베이스전류 또는 콜렉터전류(A)(대수값)를 나타낸다. 도 11의 (a)에 나타낸 바와 같이 베이스·에미터 전압이 낮은 영역에서, 콜렉터전류 특성선과 베이스전류 특성선의 평행관계가 깨져 베이스전류 과잉으로 된다. 즉 HBT의 저 바이어스 영역의 전류특성 선형성이 악화된다는 문제가 있다.
그래서 그 원인에 대하여 조사한 바, 그 한 가지로 실리콘층의 제 2 퇴적산화막(512) 바로 아래 영역의 재결합 전류가 과잉 발생되는 것을 들 수 있다. 그리고 과잉된 재결합 전류가 발생하는 원인은, 실리콘층의 pn접합부에 생기는 공핍층 형상이 좋지 않은 것에 있지 않을까 생각된다.
도 12의 (a), (b)는 종래 HBT의 에미터·베이스 접합부를 확대시켜 나타내는 부분 단면도, 및 에미터·베이스 접합부 부근의 단면을 따른 붕소의 농도분포를 나타내는 도면이다. 도 12의 (a)에 나타낸 바와 같이 Si/Si1-xGex층(511)은, 게르마늄 함유율이 15%인 비도프 SiGe스페이서층(551)과, 게르마늄 함유율이 하단에서 15%, 상단에서 0이 되도록 거의 연속적으로 변화됨과 동시에 고농도 붕소를 함유하는 P형의 경사 SiGe베이스층(552)과, 비도프 Si캡층(553)을 순차 적층시켜 구성된다. 그리고 Si캡층(553) 중 베이스 개구부(518) 바로 아래에서 N+폴리실리콘층(529)(에미터 인출전극)과 접하는 영역에는, N+폴리실리콘층(529)으로부터 고농도 인의 확산으로 도입된 N형 에미터 확산층(553a)이 형성된다. 그리고 Si캡층(511) 중 에미터 확산층(553a)을 둘러싸는 주변층(553b)(특히 그 하부)에는 경사 SiGe베이스층(552)으로부터 확산된 붕소가 포함되어, 주변층(553b)은 P형으로 된다. 따라서 Si캡층(553)에 있어서, 에미터 확산층(553a)과 주변층(553b) 사이에 pn접합부가 있으며, 이 pn접합부의 야금학적 pn접합면 양측에 공핍층(554)이 확산된다. 이때 공핍층(554) 중 Si캡층(553) 상부에 위치하는 부분의 폭이 넓어진다. 그 결과 공핍층(554) 내에서 재결합하는 캐리어에 의해 발생하는 재결합전류가 증대하기 때문에, 도 11의 (a)에 나타나는 바와 같은 전류특성의 선형성 악화가 발생하는 것으로생각된다.
재결합전류(Irec)는, pn접합면적을 S, 공핍층 폭을 W, 재결합 확률을 U, 소(素)전하량을 q로 하여, S.M.Sze: "Physics of Semiconductor Devices", John Wiley & Sons, Inc., 1981, pp.89-94에 의하면, 다음 관계식으로 나타난다.
Irec＝∫q·U·dx(x＝0~W) ...... 관계식
여기서 재결합 확률(U)은 공핍층 중에 포함되는 깊은 준위의 밀도, 준위 깊이나 포획 단면적 등의 파라미터에 의하여 정해진다. 이 식은 공핍층의 한쪽 공핍층단(도 12의 (a)에 나타내는 제 1 공핍층단)으로부터 다른 쪽 공핍층단(도 12의 (a)에 나타내는 제 2 공핍층단) 사이에 존재하는 깊은 불순물 준위가 재결합 중심이 되어 공핍층 폭(제 1 공핍층단에서 제 2 공핍층단까지의 거리)이 넓을수록 재결합 전류가 많아짐을 나타낸다.
즉 도 12의 (a)에 나타내는 바와 같이, 상기 종래의 바이폴라 트랜지스터에서는 pn접합부에 존재하는 공핍층(554) 중 Si캡층(553) 상부에 존재하는 부분이 특히 확대된 점에서, 재결합 전류(Irec)가 증대된 것으로 생각된다.
본 발명의 목적은 상술한 바와 같은 고찰에 근거하여, HBT의 Si캡층 중의 불순물 농도분포를 개선하는 수단을 강구함으로써, 전류특성의 선형성 양호한 바이폴라 트랜지스터 및 그 제조방법의 제공을 도모하는 데 있다.
본 발명은 헤테로접합형 바이폴라 트랜지스터 및 그 제조방법에 관하며, 특히 전류특성의 선형성(linearity) 향상 대책에 관한 것이다.
도 1은 본 발명의 기본적인 SiGe-HBT 구조를 나타내는 단면도.
도 2의 (a), (b)는 도 1의 에미터·베이스 접합부를 확대시켜 나타낸 부분 단면도, 및 에미터·베이스 접합부 부근의 단면을 따른 붕소의 농도 분포도.
도 3의 (a), (b)는 제 1 실시예의 반도체장치 제조공정 중 콜렉터 개구부에 Si/Si1-xGex층을 형성하는 공정을 나타내는 단면도.
도 4의 (a), (b)는 제 1 실시예의 반도체장치 제조공정 중 P+폴리실리콘층에 베이스 개구부를 형성하는 공정을 나타내는 단면도.
도 5의 (a), (b)는 제 1 실시예의 반도체장치 제조공정 중 베이스 개구부에 N+폴리실리콘층을 형성하는 공정을 나타내는 단면도.
도 6의 (a), (b)는 제 1 실시예의 반도체장치 제조공정 중 P+폴리실리콘 단부를 패터닝하는 공정을 나타내는 단면도.
도 7의 (a), (b)는 제 1 실시예 제조공정 중의 도면으로, 도 3의 (b)에 나타내는 공정의 에미터·베이스 접합부 구조를 확대시켜 나타내는 부분 단면도 및 그 단면을 따른 붕소의 농도 분포도.
도 8의 (a), (b)는 제 2 실시예 제조공정 중의 도면으로, 도 4의 (a)에 나타내는 공정의 에미터·베이스 접합부 구조를 확대시켜 나타내는 부분 단면도 및 그 단면을 따른 붕소의 농도 분포도.
도 9의 (a), (b)는 제 3 실시예 제조공정 중의 도면으로, 도 4의 (a)에 나타내는 공정의 에미터·베이스 접합부 구조를 확대시켜 나타내는 부분 단면도 및 그 단면을 따른 붕소의 농도 분포도.
도 10은 종래의 HBT구조를 나타내는 단면도.
도 11의 (a), (b)는 종래의 바이폴라 트랜지스터와 제 3 실시예에 의하여 형성된 본 발명의 HBT의 베이스 전류, 콜렉터 전류의 베이스·에미터 전압에 대한 의존성을 나타낸 도면.
도 12의 (a), (b)는 종래의 HBT 에미터·베이스 접합부를 확대시켜 나타내는 부분 단면도 및 에미터·베이스 접합부 부근의 단면을 따른 붕소의 농도 분포도.
도 13은 본 발명 기본구조 변형예의 반도체장치인 바이폴라 트랜지스터 구성을 나타내는 단면도.
여기서, 본 발명에서는 공핍층 폭을 저감함으로써 재결합 전류(Irec)를 저감하기 위해 다음과 같은 수단을 강구한다.
본 발명의 바이폴라 트랜지스터는, 기판 상에 형성되며 제 1 도전형 불순물을 함유하는 콜렉터층이 될 제 1 반도체층과, 상기 제 1 반도체층 상에 형성되며 제 2 도전형 불순물을 함유하는 베이스층이 될 제 2 반도체층과, 상기 제 2 반도체층 상에 형성되며 상기 제 2 반도체층과는 밴드갭이 다른 재료로 구성되는 제 3 반도체층과, 상기 제 3 반도체층 상에 형성된 절연막과, 상기 절연막에 형성되며 상기 제 3 반도체층에 달하는 개구부와, 도체재료로 구성되며 상기 절연막 개구부를 메우고 상기 제 3 반도체층에 접촉하는 에미터 인출전극을 구비하고, 상기 제 3 반도체층은 상기 개구부 하방에 위치하는 제 1 도전형 에미터 확산층과, 이 에미터 확산층 측방에 위치하는 영역에서 적어도 상부에 제 2 도전형 불순물을 함유하는 주변층을 구비한다.
이로써 제 3 반도체층 상부에서, 고농도 제 1 도전형 불순물을 함유하는 에미터 확산층과, 고농도 제 2 도전형 불순물을 함유하는 제 3 반도체층 사이에 pn접합부가 형성되므로, pn접합부에 형성되는 공핍층 폭이 좁아져 캐리어가 공핍층 내에서 재결합하는 양이 감소한다. 그리고 재결합 전류가 저감되는 결과, 헤테로 접합형 바이폴라 트랜지스터 전류특성의 선형성이 개선되게 된다.
상기 절연막을, 제 2 도전형 불순물이 도핑된 실리콘산화막으로 구성해 두고, 상기 제 3 반도체층 상부의 적어도 일부에 함유된 제 2 도전형 불순물을 상기 절연막으로부터 확산시킨 것으로 할 수 있다.
상기 제 3 반도체층 중 상기 밑받침 절연막 바깥쪽에 위치하는 부분에 접하고, 또 상기 절연막 상으로 연장되도록 형성되며, 제 2 도전형 불순물이 도핑된 베이스 인출전극으로 기능할 폴리실리콘막을 추가로 구비하고, 상기 제 3 반도체층 상부의 적어도 일부에 함유되는 제 2 도전형 불순물을, 상기 폴리실리콘막으로부터 상기 절연막을 통과하여 확산된 것으로도 할 수 있다.
상기 제 3 반도체층의 에미터 확산층 중 제 1 도전형 불순물은, 상기 에미터 인출전극으로부터 확산된 것으로 함으로써 제 3 반도체층 내 도전형의 반전을 이용한 에미터 확산층을 얻을 수 있게 된다.
상기 기판을 실리콘기판으로 하고, 상기 제 1 반도체층을 실리콘층으로 하며, 상기 제 2 반도체층을 SiGe 또는 SiGeC층으로 하고, 상기 제 3 반도체층을 실리콘층을 함으로써, 실리콘 공정을 이용한 형성이 용이한 SiGe-HBT가 얻어진다.
본 발명의 제 1 바이폴라 트랜지스터는, 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층 상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과, 상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지며, 적어도 상부에 제 2 도전형 불순물을 함유하는 제 3 반도체층을 에피택셜 성장으로써 형성하는 공정(b)과, 상기 공정(b) 후에 기판 상에 절연막을 퇴적시키는 공정(c)과, 상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(d)과, 상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(e)을 포함한다.
이 방법으로써, 제 3 반도체층 내에 in-situ도핑을 이용하여, 제 3 반도체층 상부에 도핑되는 제 2 도전형 불순물 농도를 비교적 고 정밀도로 제어할 수 있다.
본 발명의 제 2 바이폴라 트랜지스터 제조방법은, 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층 상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과, 상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지는 제 3 반도체층을 에피택셜 성장으로 형성하는 공정(b)과, 상기 공정(b) 후에 기판 상에 제 2 도전형 불순물을 함유하는 절연막을 퇴적시키는 공정(c)과, 상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(d)과, 상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(e)을 포함하며, 상기 공정(c) 후의 처리에 의하여 상기 제 3 반도체층 상부에 상기 절연막으로부터 제 2 도전형 불순물이 도핑되는 방법이다.
이 방법으로써, 비교적 간소한 공정으로 제 3 반도체층 상부에 제 2 도전형 불순물을 도핑할 수 있다.
본 발명의 제 3 바이폴라 트랜지스터 제조방법은, 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층 상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과, 상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지는 제 3 반도체층을 에피택셜 성장으로 형성하는 공정(b)과, 상기 공정(b) 후에 기판 상에 절연막을 퇴적시키는 공정(c)과, 기판 상에, 제 2 도전형 불순물을 함유하는 도체막을 퇴적시킨 후, 이 도체막에 상기 절연막에 도달하는 개구부를 형성하는 공정(d)과, 상기 제 1 도체막의 개구부 측면을 피복하는 절연성재료로 이루어지는 측벽을 형성하는공정(e)과, 상기 공정(e) 후, 상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(f)과, 상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(g)을 포함하며, 상기 공정(d) 후의 처리에 의하여 상기 제 3 반도체층 상부에 상기 도체막으로부터 상기 절연막을 통과한 제 2 도전형 불순물이 도핑되는 방법이다.
이 방법으로써, 제 3 반도체층 상부 중 에미터 확산층이 될 영역을 제외한 영역에만 제 2 도전형 불순물을 도핑할 수 있으므로, 에미터 확산층의 제 1 도전형 불순물 농도와는 별도로 제 2 도전형 불순물 농도를 자유롭게 설정할 수 있다.
상기 공정(f) 후 상기 공정(g) 전에, 기판 상에 상기 도체막과는 별도의 도체막을 퇴적시킨 후, 이 별도의 도체막을 패터닝하여 상기 절연막 개구부를 메우고 상기 절연막 상으로 연장되는 제 1 도전형 불순물을 함유하는 에미터 인출전극을 형성하는 공정을 추가로 포함함으로써, 더블 폴리실리콘 공정을 이용하여 HBT 형성이 가능해진다.
도 1은 본 발명의 기본적인 SiGe-HBT 구조를 나타내는 단면도이다.
도 1에 나타낸 바와 같이 (001)면을 주면으로 하는 실리콘기판(100) 상부는 에피택셜 성장법, 이온주입법 등으로 도입된 인 등의 N형 불순물을 함유하는 깊이 1㎛의 역행 웰(101)로 된다. 실리콘기판(100)의 표면부근 영역의 N형 불순물 농도는, 1×1017atoms·㎝-3정도로 조정된다. 또 소자분리로서 산화실리콘이 매입된 얕은 트렌치(103)와, 비도프 폴리실리콘막(105) 및 이를 둘러싸는 실리콘산화막(106)으로 구성되는 깊은 트렌치(104)가 형성된다. 각 트렌치(103, 104)의 깊이는 각각 0.35㎛, 2㎛ 정도이다.
또 실리콘기판(100) 내의 얕은 트렌치(103) 사이에 끼이는 영역에 콜렉터층(102)이 형성되며, 실리콘기판(100) 내의 콜렉터층(102)과는 얕은 트렌치(103)로 분리된 영역에 역행 웰(101)을 개재하고, 콜렉터층(102) 전극과 접촉하기 위한 N+콜렉터 인출층(107)이 형성된다.
또 실리콘기판(100) 상에는, 콜렉터 개구부(110)를 갖는 두께 약 30㎚의 제 1 퇴적산화막(108)이 형성되며, 실리콘기판(100) 상면 중 콜렉터 개구부(110)에 노출되는 부분의 위에는, P형 불순물이 도핑된 두께 약 80㎚의 Si1-xGex층과 두께 약 40㎚의 실리콘막이 적층되어 이루어지는 Si/Si1-xGex층(111)이 형성된다. 이 Si/Si1-xGex층(111)은 선택성장에 의하여 실리콘기판(100) 중 콜렉터 개구부(110)에 노출된 부분 위에만 형성된다. 그리고 Si/Si1-xGex층(111) 중의 중앙부(후술하는 베이스 개구부(118)의 하방영역) 하부가 내부베이스(119)로서 기능한다. 또 Si/Si1-xGex층(111) 중앙부 상부가 에미터층으로서 기능한다. Si/Si1-xGex층(111)의 상세한 구조에 대해서는 후술하기로 한다. 또한 Si/Si1-xGex층(111) 및 역행 웰(101) 표면부에 걸쳐, 붕소이온 주입에 의한 외부베이스 주입영역(Rii)이 형성되며, 외부베이스 주입영역(Rii)의 일부로서 역행 웰(101) 표면부에, 농도 3×1017atoms·㎝-3정도의 접합리크 방지층(113)이 형성된다.
Si/Si1-xGex층(111) 및 제 1 퇴적산화막(108) 상에는, 두께 약 30㎚의 에치스토퍼용 제 2 퇴적산화막(112)이 형성되며, 제 2 퇴적산화막(112)에는 베이스접합용 개구부(114) 및 베이스 개구부(118)가 형성된다. 그리고 베이스접합용 개구부(114)를 메우고 제 2 퇴적산화막(112) 상으로 연장되는 두께 약 150㎚의 P+폴리실리콘층(115)과 제 3 퇴적산화막(117)이 형성된다. 상기 Si/Si1-xGex층(111) 중 베이스 개구부(118)의 하방영역을 제외한 부분과 P+폴리실리콘층(115)에 의하여 외부베이스(116)가 구성된다.
또 P+폴리실리콘층(115) 및 제 3 퇴적산화막(117) 중, 제 2 퇴적산화막(112)의 베이스 개구부(118) 상방에 위치하는 부분은 개구되며, P+폴리실리콘층(115) 측면에는 두께 약 30㎚의 제 4 퇴적산화막(120)이 형성되고, 또 제 4 퇴적산화막(120) 상에 두께 약 100㎚의 폴리실리콘으로 이루어지는 측벽(121)이 형성된다. 그리고 베이스 개구부(118)를 메우고 제 3 퇴적산화막(117) 상으로 연장되는 N+폴리실리콘층(129)이 형성되며, 이 N+폴리실리콘층(129)은 에미터 인출전극으로서 기능한다. 상기 제 4 퇴적산화막(120)에 의하여 P+폴리실리콘층(115)과 N+폴리실리콘층(129)이 전기적으로 절연됨과 동시에, P+폴리실리콘층(115)으로부터 N+폴리실리콘층(129)으로의 불순물 확산이 저지된다. 또 제 3 퇴적산화막(117)에 의하여 P+폴리실리콘층(115) 상면과 N+폴리실리콘층(129)이 절연된다. 그리고 N+폴리실리콘층(129)과 P+폴리실리콘층(115)의 외측면은 측벽(123)으로 피복된다.
또한 콜렉터 인출층(107), P+폴리실리콘층(115) 및 N+폴리실리콘층(129) 표면에는, 각각 Ti실리사이드층(124)이 형성된다.
또 기판 전체는 층간절연막(125)으로 피복되며, 층간절연막(125)을 관통하여 N+콜렉터 인출층(107), 외부베이스 일부인 P+폴리실리콘층(115) 및 에미터 인출전극인 N+폴리실리콘층(129) 상의 Ti실리사이드층(124)에 도달하는 접속공이 각각 형성된다. 그리고 이 각 접속공을 메우는 W플러그(126)와, 각 W플러그(126)에 접속되어 층간절연막(125) 상으로 연장되는 금속 배선(127)이 형성된다.
여기서 도 2의 (a), (b)는 도 1 중의 에미터·베이스 접합부를 확대시켜 나타낸 부분단면도, 및 에미터·베이스 접합부 부근의 단면을 따른 붕소의 농도분포를 나타내는 도면이다. 도 2의 (a)에 나타낸 바와 같이 Si/Si1-xGex층(111)은, 게르마늄 함유율이 15%인 두께 약 40㎚의 비도프 SiGe 스페이서층(151)과, 게르마늄 함유율이 하단에서 15%, 상단에서 0으로 되도록 거의 연속적으로 변화됨과 동시에, 농도 약 4×1018atoms·㎝-3의 붕소를 함유하는 두께 약 40㎚의 경사SiGe 베이스층(152)과, 부분적으로 붕소가 도핑된 두께 약 40㎚의 실리콘 캡층(153)을 순차 적층시켜 형성된다. 그리고 실리콘 캡층(153) 중 N+폴리실리콘층(129)(에미터 인출전극)과 접하는 영역에는 N+폴리실리콘층(129)으로부터 고농도 인이 확산에 의해 도입되어 N형의 에미터 확산층(153a)이 형성된다. 에미터 확산층(153a)에는, 기판의 깊이방향을 향해 1×1020atoms·㎝-3에서 1×1017atoms·㎝-3정도까지의 분포를 갖고 인이 도핑된다.
또 도 2의 (b)에 나타낸 바와 같이, 실리콘 캡층(153) 상부에는 농도 약 1×1018atoms·㎝-3의 붕소가 도핑되며, 실리콘 캡층(153) 하부에는 경사 SiGe 베이스층(152)으로부터의 확산에 의하여, 농도 약 2×1018atoms·㎝-3의 붕소가 도핑된다. 한편 실리콘 캡층(153)의 중간 부분에는 붕소가 거의 도핑되지 않는다. 그리고 에미터 확산층(153a)과 이를 둘러싸는 주변층(153b) 사이에는 pn접합부가 형성되며, 이 야금학적 pn접합면을 끼고, 제 1 공핍층 끝단에서 제 2 공핍층 끝단까지의 범위로 공핍층(154)이 형성된다. 이때, 공핍층(154) 중 제 2 퇴적산화막(112)에 근접하는 부분은, 종래 HBT의 공핍층(554)(도 12의 (a) 참조) 형상에 비하면 중앙쪽으로 시프트된 형상이다.
이와 같은 본 발명의 SiGe-HBT에 의하면, 도 2의 (a)에 나타낸 바와 같이 실리콘 캡층(153) 상부(제 2 퇴적산화막(112) 바로 아래 영역)에 고농도 붕소가 도핑되므로, 공핍층(154) 폭(제 1 공핍층 끝단에서 제 2 공핍층 끝단까지의 거리), 특히 실리콘 캡층(153) 상부에서 공핍층 폭이 축소되게 된다. 그 결과 공핍층(154)에서 캐리어 확산으로 재결합하는 양이 저감되어, 재결합전류가 저감되게 된다.
도 11의 (b)는 후술하는 제 3 실시예에 의하여 형성된 본 발명의 HBT 베이스전류, 콜렉터전류의 베이스·에미터 전압에 대한 의존성(감멜 특성)을 나타내는 도면이다. 도 11의 (b)에서 가로축은 베이스·에미터 전압(V)을 나타내고, 세로축은 베이스전류 또는 콜렉터전류(A)(대수값)를 나타낸다. 도 11의 (b)에 나타내는 바와 같이, 저 바이어스 영역으로부터 고 바이어스 영역의 넓은 영역에 걸쳐 베이스전류 특성선과 콜렉터전류 특성선과의 평행관계가 비교적 양호하게 유지된다. 즉 선형성 양호한 HBT를 얻을 수 있음이 나타난다.
따라서 본 발명에 의하면 도 2의 (a)에 나타낸 바와 같이, 실리콘 캡층(153) 상부에 비교적 고농도 붕소를 도핑함으로써, 공핍층 확산을 억제할 수 있다. 그 결과 공핍층 내의 캐리어 재결합에 기인하는 재결합전류가 억제되고, 감멜특성 개선에 의하여 선형성 양호한 HBT를 얻을 수 있을 것으로 생각된다.
또 실리콘 캡층(153) 상단부에서, 제 2 퇴적산화막(112)과의 계면에서 계면준위가 붕소 도핑으로 저감될 가능성이 있어, 이 계면준위 감소가 HBT의 선형성 향상에 기여할 가능성도 충분히 있을 수 있다. 호모실리콘형 바이폴라 트랜지스터에 있어서는, 비교적 고온의 열처리(예를 들어 900℃ 정도)로 어닐링 함으로써 제 2 퇴적산화막(112)과 실리콘 캡(153)과의 계면준위를 저감하는 것이 비교적 용이하지만, SiGe-HBT에서는 이러한 고온 열처리가 어렵다는 점에서 붕소 도핑에 의한 계면준위의 저감이 실현된다면 이상적이기 때문이다. 그리고 이 계면준위의 밀도를 저감함으로써 상술한 식의 재결합 확률(U)을 작게 할 수 있어, 더 한층 재결합 전류의 저감을 도모할 수 있다.
여기서 상술한 바와 같은 각층 두께는 전형적인 값을 나타내며, HBT 종류나 용도에 따라 적당한 두께를 이용할 수 있다.
다음으로 도 1, 도 2의 (a)에 나타내는 구조를 실현하기 위한 제조방법에 관한 각 실시예에 대하여 설명하기로 한다.
(제 1 실시예)
우선 제 1 실시예에 있어서 HBT 제조공정의 기본적인 흐름에 대하여 도 3의 (a)∼도 6의 (b)를 참조하면서 설명한다.
먼저 도 3의 (a)에 나타낸 공정에서 (001)면을 주면으로 하는 실리콘기판(100) 상부에, N형 불순물을 도핑하면서 실리콘 단결정층을 에피택셜 성장시키거나, 또는 에피택셜 성장 후에 고 에너지 이온주입을 함으로써, 깊이 약 1 ㎛의 N형 역행 웰(101)을 형성한다. 단 에피택셜 성장을 하지 않고 실리콘기판(100) 일부에 이온주입을 함으로써 역행 웰(101)을 형성하는 것도 가능하다. 이때 실리콘기판(100)의 표면부근 영역은, HBT의 콜렉터층으로 되므로 N형 불순물 농도를 1×1017atoms·㎝-3정도로 조정해둔다.
다음으로 소자분리로서, 산화실리콘이 매입된 얕은 트렌치(103)와, 비도프 폴리실리콘막(105) 및 이를 둘러싸는 실리콘산화막(106)으로 구성되는 깊은 트렌치(104)를 형성한다. 각 트렌치(103, 104)의 깊이는 각각 0.35㎛, 2㎛ 정도로 해둔다. 실리콘기판(100) 내의 얕은 트렌치(103)로 둘러싸이는 영역이 콜렉터층(102)으로 된다. 또 실리콘기판(100) 내의 콜렉터층(102)과는 얕은 트렌치(103)에 의하여 분리된 영역에, 콜렉터 전극과 접촉하기 위한 N+콜렉터 인출층(107)을 형성한다.
그 후 도시하지는 않지만, 표준적인 제조방법에 의하여 CMOS 디바이스의 각 MISFET 기본구조인 게이트 절연막, 게이트전극, 소스·드레인 영역 등을 형성한다.
다음에 도 3의 (b)에 나타내는 공정에서, 테트라에톡시실란(TEOS)과 산소를 이용한 화학기상성장법(CVD)을 처리온도 680℃에서 실시하여, 웨이퍼 상에 두께 약 30㎚의 제 1 퇴적산화막(108)을 형성한 후, 불산 등의 습식에칭으로 제 1 퇴적산화막(108)에 활성영역 폭보다 넓은 폭을 갖는 콜렉터 개구부(110)를 형성한다. 즉 얕은 트렌치(103)와 실리콘기판(100)의 표면부의 경계를 포함하도록 콜렉터 개구부(110)를 형성함으로써, 콜렉터 개구부(110) 폭을 활성영역 폭보다 넓게 해둔다. 콜렉터 개구부(110) 폭 자체는 종래 HBT와 거의 같은 정도이지만, 얕은 트렌치(103)끼리의 간격이 종래 HBT에 있어서보다 좁아진 결과, 콜렉터 개구부(110) 폭이 활성영역 폭보다 넓어진다.
다음으로, 실리콘기판(100)의 콜렉터 개구부(110)에 노출된 부분을 암모니아수와 과산화수소수의 혼합액으로 처리하고, 그 부분에 두께 1㎚ 정도의 보호산화막을 형성한 상태에서, 웨이퍼를 UHV-CVD장치의 챔버 내로 도입한다. 그리고 도입 후, 수소 분위기에서 열처리함으로써 보호산화막을 제거한 후, 550℃로 가열하면서 디실란(Si2H6), 게르만(GeH4), 도핑용 디볼란(B2H6) 등을 함유하는 가스를 적절히 이용하여, 후술하는 각 실시예의 방법으로 실리콘기판(100)의 콜렉터 개구부(110)에 노출된 표면상에, 두께 약 80㎚의 Si1-xGex층을 에피택셜 성장시킨다. 그리고 Si1-xGex층을 형성한 후, 연속적으로 챔버 내에 공급하는 가스 중 게르만 공급을 정지하고 또 적절히 디볼란을 이용함으로써, Si1-xGex층상에 두께 약 40㎚의 실리콘층을 에피택셜 성장시킨다. 이 Si1-xGex층과 실리콘층에 의하여 Si/Si1-xGex층(111)이 형성된다.
다음으로 도 4의 (a)에 나타낸 공정에서 웨이퍼 상에, 에치스토퍼가 될 막두께 30㎚의 제 2 퇴적산화막(112)을 형성한 후, 제 2 퇴적산화막(112) 상에 형성한 레지스트마스크(Re1)를 이용하여 제 2 퇴적산화막(112)을 드라이에칭으로 패터닝하고, 베이스접합용 개구부(114)를 형성한다. 이때 Si/Si1-xGex층(111) 중앙부는 제 2 퇴적산화막으로 피복되며, 베이스접합용 개구부(114)에는 Si/Si1-xGex층(111) 주변부와 제 1 퇴적산화막(108) 일부가 노출된다. 다음에 베이스접합용 개구부(114) 형성에 이용한 레지스트마스크(Re1)를 이용하여, 붕소(B) 등의 P형 불순물을 이온주입 하여 Si/Si1-xGex층(111) 및 역행 웰(101) 표면부에 걸쳐 외부베이스 주입영역(Rii)을 형성한다. 이때 외부베이스 주입영역(Rii) 일부로서, 역행 웰(101) 표면부에 농도 3×1017atoms·㎝-3정도의 접합리크 방지층(113)이 형성된다.
다음에 도 4의 (b)에 나타낸 공정에서 CVD에 의하여, 웨이퍼상에 1×1020atoms·㎝-3이상의 고농도로 도핑된 두께 약 150㎚의 P+폴리실리콘층(115)을 퇴적시키고, 이어서 두께 약 100㎚의 제 3 퇴적산화막(117)을 퇴적시킨다. 다음 드라이에칭으로, 제 3 퇴적산화막(117)과 P+폴리실리콘층(115)을 패터닝하여, 제 3 퇴적산화막(117)과 P+폴리실리콘층(115) 중앙부에 제 2 퇴적산화막(112)에 달하는 베이스 개구부(118)를 형성한다. 이 베이스 개구부(118)는 제 2 퇴적산화막(112) 중앙부보다 작으며, 베이스 개구부(118)가 베이스접합용 개구부(114)에 걸쳐지는일은 없다. 이 공정으로써 P+폴리실리콘층(115)과 Si/Si1-xGex층(111) 중앙부를 제외한 부분으로 구성되는 외부베이스(116)가 형성된다.
다음으로 도 5의 (a)에 나타낸 공정에서 CVD에 의하여, 웨이퍼 전면상에 두께 약 30㎚의 퇴적산화막과 두께 약 150㎚의 폴리실리콘막을 퇴적시킨다. 그리고 이방성 드라이에칭으로 퇴적산화막 및 폴리실리콘막을 에치백 하여, P+폴리실리콘층(115)과 제 3 퇴적산화막(117)의 측면상에 제 4 퇴적산화막(120)을 사이에 두고 폴리실리콘으로 이루어지는 측벽(121)을 형성한다. 다음에 불산 등에 의한 습식에칭을 실행하여 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120) 중 노출된 부분을 제거한다. 이때 베이스 개구부(118)에서는 Si/Si1-xGex층(111) 상부의 실리콘층이 노출된다. 또 습식에칭은 등방성이므로, 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120)이 횡방향으로도 에칭되어 베이스 개구부(118) 크기가 확대된다. 즉 이때의 습식에칭 양에 의하여 베이스 개구 폭이 정해진다. 이 습식에칭 시, 제 1 퇴적산화막(108)에 SiGe 아일랜드(111)가 부착했다 하더라도, 실리콘기판(100) 중 N+콜렉터 인출층(107) 등은, P+폴리실리콘층(115) 등에 의하여 피복되므로 실리콘기판(100) 표면이 노출되는 일은 없다.
다음에 도 5의 (b)에 나타내는 공정에서, 두께가 약 250㎚의 N+폴리실리콘층(129)을 퇴적시킨 후, 드라이에칭으로 N+폴리실리콘층(129)을 패터닝함으로써 에미터 인출전극을 형성한다. 이때 P+폴리실리콘층(115) 외측은 패터닝되지 않으므로, 측방에 폴리실리콘으로 이루어지는 측벽이 형성되는 일은 없다. 또 N+콜렉터 인출층(107) 등의 표면이 N+폴리실리콘층(129)의 오버에칭에 의하여 에칭되는 일이 없으므로, 실리콘기판(100) 표면에 요철이 형성되는 일도 없다.
다음, 도 6의 (a)에 나타낸 공정에서 드라이에칭으로, 제 3 퇴적산화막(117), P+폴리실리콘층(115) 및 제 2 퇴적산화막(112)을 패터닝하여 외부베이스(116)의 형상을 결정한다.
그 다음 도 6의 (b)에 나타낸 공정에서, 웨이퍼 상에 두께 약 120㎚의 퇴적산화막을 형성한 후, 드라이에칭으로 N+폴리실리콘층(129)과 P+폴리실리콘층(115) 측면에 측벽(123)을 형성한다. 이때의 드라이에칭(오버에칭)으로, 제 1 퇴적산화막(108)이 노출된 부분을 제거하여, N+폴리실리콘층(129)과 P+폴리실리콘층(115) 및 N+콜렉터 인출층(107) 표면을 노출시킨다.
그리고 도 1에 나타낸 구조를 얻기 위하여 다음과 같은 처리를 한다. 우선 스퍼터링으로 웨이퍼 전면 상에 두께 약 40㎚의 티탄막을 퇴적시킨 후, 675℃, 30sec의 RTA(단시간 어닐링)를 실시함으로써, N+폴리실리콘층(129)과 P+폴리실리콘층(115) 및 N+콜렉터 인출층(107)이 노출된 표면에 티탄실리사이드층(124)을 형성한다. 그 후, 티탄막의 미반응 부분만을 선택적으로 제거하고나서, 티탄실리사이드층(124)의 결정구조를 변화시키기 위한 어닐링을 실시한다.
다음으로 웨이퍼 전면 상에 층간절연막(125)을 형성하고, 층간절연막(125)을 관통하여 N+폴리실리콘층(129)과 P+폴리실리콘층(115) 및 N+콜렉터 인출층(107) 상의 티탄실리사이드층(124)에 도달하는 접속공을 형성한다. 그리고 각 접속공 내에 텅스텐(W)막을 매입시켜 텅스텐플러그(126)를 형성한 후, 웨이퍼 전면 상에 알루미늄 합금막을 퇴적시키고, 이를 패터닝하여 각 텅스텐플러그(126)에 접속되고 층간절연막(125) 상으로 연장되는 금속배선(127)을 형성한다.
이상의 공정으로 도 1에 나타내는 구조를 갖는 HBT, 즉 N형 실리콘으로 이루어지는 콜렉터와, P+형 Si1-xGex로 이루어지는 베이스와, N+형 실리콘으로 이루어지는 에미터를 구비한 HBT가 형성된다. 여기서 Si/Si1-xGex층(111) 중 실리콘층에는 N+폴리실리콘층(129)으로부터 고농도의 N형 불순물(인 등)이 확산되어 N+형 실리콘층으로 된다.
다음에, 본 실시예의 특징점인 Si/Si1-xGex층(111)을 형성하는 공정에 대하여, 도 7의 (a), (b)를 참조하면서 설명한다. 도 7의 (a), (b)는 상술한 제조공정 중의 도 3의 (b)에 나타낸 공정에서의 에미터·베이스 접합부 구조를 확대시켜 나타낸 부분 단면도, 및 그 단면을 따른 붕소의 농도분포를 나타내는 도면이다.
우선 실리콘기판(100)의 콜렉터 개구부(110)에 노출된 부분을 암모니아수와과산화수소수의 혼합액으로 처리하고, 그 부분에 두께 1㎚ 정도의 보호산화막을 형성한 상태에서, 웨이퍼를 UHV-CVD장치의 챔버 내로 도입한다. 그리고 챔버로의 웨이퍼 도입 후, 진공 분위기에서 웨이퍼를 850℃로 2 분간 가열함으로써 보호산화막을 제거한다. 다음으로 챔버 내에서, 웨이퍼 온도를 550℃로 내려 디실란과 게르만 유량을 각각 0.02 l/min, 0.03 l/min로 하고 압력을 약 0.067㎩로 하여, 이 상태를 2 분 40 초간 유지함으로써 웨이퍼 상에 두께 약 40㎚의 비도프 SiGe 스페이서층(151)을 형성한다. 이때 SiGe 스페이서층(151) 성장속도는 약 15㎚/min이다.
이어서 챔버 내의 온도와 압력 및 디실란(Si2H6) 유량을 그대로 유지하면서, 농도 5%의 수소희석 디볼란(B2H6)을 유량 4sccm으로 챔버 내로 도입한다. 그리고 4 분간 게르만(GeH4) 유량을 0.03 l/min에서 0 l/min로 연속적으로 변화시킴으로써, 혼합결정 Si1-xGex중의 게르마늄 함유율(x)이 15%에서 0%로 변화되는, 두께 약 40㎚의 경사 SiGe 베이스층(152)을 에피택셜 성장시킨다. 이때 경사 SiGe 베이스층(152)의 평균적인 성장속도는 약 10㎚/min이며, 붕소 농도가 약 4×1018atoms·㎝-3이다.
다음에 챔버 내의 온도, 압력 및 디실란(Si2H6) 유량을 바꾸지 않고 게르만(GeH4)을 공급하는 일없이, 수소희석 디볼란(B2H6) 공급을 정지시키고, 이 상태를 15 분간 유지함으로써, 두께 약 30㎚의 비도프 실리콘층(161)을 에피택셜 성장시킨다. 이때 비도프 실리콘층(161)의 성장속도는 약 2 ㎚/min이다.
그 후 다시, 농도 5%의 수소희석 디볼란(B2H6)을 유량 0.001 l/min로 하여 챔버 내로 보내고, 이 상태를 5 분간 유지함으로써 두께 약 10㎚의 도프드실리콘층(162)을 에피택셜 성장시킨다. 이때 도프드실리콘층(162)의 성장속도는 2 ㎚/min이고 붕소농도가 약 1×1018atoms·㎝-3이다.
상기 공정이 종료한 결과, 비도프 실리콘층(161), 도프드실리콘층(162)에 의하여 실리콘캡층(153)이 형성된다. 또 SiGe 스페이서층(151), 경사 SiGe 베이스층(152) 및 실리콘캡층(153)으로써, Si/Si1-xGex층(111)이 형성된다.
도 7의 (b)는 Si/Si1-xGex층(111)의 형성 직후로서 열처리 전 붕소의 농도 프로파일을 나타낸다. 이 상태에서는 경사 SiGe 베이스층(152)이나 실리콘캡층(153) 중의 도프드실리콘층(162)에만 고농도 붕소가 존재하는 매우 준급한 농도 프로파일이 나타난다.
그리고 그 후 각 공정의 가열처리가 실시됨에 따라, 경사 SiGe 베이스층(152)이나 실리콘캡층(153) 중의 도프드실리콘층(162)에 도핑된 붕소가 확산되고, 최종적으로는 도 2의 (b)에 나타낸 바와 같은 붕소농도 프로파일이 얻어진다.
본 실시예에서는 실리콘캡층 형성 시 붕소를 도핑하는, 즉 in-situ 도핑에 의한 CVD를 실시하는 점이 특징이다. 그리고 본 실시예에 의하면 in-situ 도핑에 의하여, 실리콘캡층(153) 상부에 도핑된 붕소농도를 비교적 고 정밀도로 제어할 수 있다.
(제 2 실시예)
본 실시예에 있어서도, 기본적인 HBT 제조공정의 흐름은 제 1 실시예에서 설명한 도 2의 (a)∼도 6의 (b)에 나타낸 바와 같다.
본 실시예에 있어서는 도 4의 (a)에 나타낸 공정을 다음과 같이 실시하는 점이 특징이다. 도 8의 (a), (b)는 상술한 제조공정 중 도 4의 (a)에 나타낸 공정에서 에미터·베이스 접합부 구조를 확대시켜 나타낸 부분단면도, 및 그 단면을 따른 붕소의 농도분포를 나타낸 도면이다.
본 실시예에 있어서는, 제 1 실시예에서 설명한대로의 처리를 실시하여, 콜렉터층(102) 상에 두께 약 40㎚의 비도프 SiGe 스페이서층(151)과, 두께가 약 40㎚이고 농도가 약 4×1018atoms·㎝-3인 붕소를 함유하는 경사 SiGe 베이스층(152)을 형성한다.
다음으로 챔버 내의 온도, 압력 및 디실란(Si2H6) 유량을 경사 SiGe 베이스층(152) 형성 시와 변함없이 하고 게르만(GeH4)을 유입시키는 일없이, 수소희석 디볼란(B2H6) 공급을 정지시키고, 이 상태를 20 분간 유지함으로써 두께 약 40㎚의 실리콘캡층(153)을 에피택셜 성장시킨다.
다음, 제 1 실시예에서의 제 2 퇴적산화막(112) 대신에, 붕소가 도핑된 실리콘산화막(BSG막)으로 이루어지는 제 2 퇴적산화막(171)을 실리콘캡층(153) 상에 퇴적시킨다. 이때 상압 CVD장치의 챔버 내에서 웨이퍼를 400℃로 승온시킨 후 상압 하에서, 테트라에톡시실란(TEOS) 유량 1.5 l/min, 트리에톡시보론(TEB) 유량 1.5l/min, 농도 85g/Nm3의 오존을 함유하는 산소(O2) 유량 7.5 l/min, 질소(N2) 유량 18.0 l/min로 유입시키고, 이 상태를 15 초간 유지함으로써, 3 wt%의 붕소를 함유하는 두께 약 30㎚의 제 2 퇴적산화막(171)을 형성한다.
도 8의 (b)는 이때의 종단면에서 붕소의 농도 프로파일을 나타내는 도면이다. 이 상태에서, 실리콘캡층(153) 내에는 붕소가 도핑되지 않지만 그 후 공정의 가열처리에 의하여 제 2 퇴적산화막(171) 중의 붕소가 실리콘캡층(153) 상부로 확산되므로, 최종적으로는 도 2의 (b)에 나타낸 바와 같은 붕소농도 프로파일이 얻어진다.
그 후 도 4의 (a)에 나타낸 공정과 마찬가지로, 제 2 퇴적산화막(171)에 베이스접합용 개구부(114)를 형성한 후, 도 4의 (b)∼도 6의 (b)에 나타낸 공정을 실시함으로써 도 1에 나타낸 구조를 갖는 HBT를 얻을 수 있다.
여기서 PNP 바이폴라 트랜지스터에서 제 2 퇴적산화막(171)으로서 PSG막을 이용함은 말할 것도 없다.
본 실시예에 의하면, 비교적 간소한 공정으로 실리콘캡층(153)에 붕소를 도핑할 수 있다. 특히 실리콘캡층(153) 상단부 중 제 2 퇴적산화막(112)과의 계면에서 계면준위를 저감할 수 있는 가능성이 높다고 생각된다.
(제 3 실시예)
본 실시예에 있어서도, 기본적인 HBT 제조공정의 흐름은 제 1 실시예에서 설명한 도 2의 (a)∼도 6의 (b)에 나타낸 바와 같다.
본 실시예에 있어서는 도 4의 (a), (b)에 나타낸 공정을 다음과 같이 실시하는 점이 특징이다. 도 9의 (a), (b)는 상술한 제조공정 중 도 4의 (a), (b)에 나타낸 공정에서 에미터·베이스 접합부 구조를 확대시켜 나타낸 부분단면도, 및 그 단면을 따른 붕소의 농도분포를 나타낸 도면이다.
본 실시예에 있어서, 제 1 실시예에서 설명한대로의 처리를 실시하여, 콜렉터층(102) 상에 두께 약 40㎚의 비도프 SiGe 스페이서층(151)과, 두께가 약 40㎚이고 농도가 약 4×1018atoms·㎝-3인 붕소를 함유하는 경사 SiGe 베이스층(152)을 형성한다.
다음으로 챔버 내의 온도, 압력 및 디실란(Si2H6) 유량을 경사 SiGe 베이스층(152) 형성 시와 변함없이 하고 게르만(GeH4)을 유입시키는 일없이, 수소희석 디볼란(B2H6) 공급을 정지시키고, 이 상태를 20 분간 유지함으로써 두께 약 40㎚의 실리콘캡층(153)을 에피택셜 성장시킨다.
다음에 제 1 실시예와 거의 마찬가지 처리를 실시하여, 웨이퍼 상에 에치스토퍼가 될 제 2 퇴적산화막(112)을 형성한다. 이때 본 실시예에서는 제 2 퇴적산화막(112) 두께를 10㎚로 해둔다.
다음으로 제 1 실시예에서 설명한 처리에 의하여, 제 2 퇴적산화막(112)의 패터닝에 의한 베이스접합용 개구부(114) 형성과, 베이스접합용 개구부(114) 형성에 이용한 레지스트마스크를 이용한 붕소(B)의 이온주입을 실행한다.
다음, 도 4의 (b)에 나타낸 공정에서 설명한 바와 같이, CVD에 의하여 웨이퍼 상에 두께 약 150㎚의 P+폴리실리콘층(115)을 퇴적하는데, 본 실시예에서는, P+폴리실리콘층(115) 중의 붕소농도를 2×1020atoms·㎝-3이상으로 한다. 이 붕소농도는 비도프 폴리실리콘막을 퇴적시킨 후, 폴리실리콘막에, 가속전압 8 keV, 도즈량이 약 5×1015atoms s·㎝-2의 조건으로 붕소이온을 주입함으로써 실현시킬 수 있다. 단 폴리실리콘막 퇴적 시에 in-situ도핑을 실시해도 된다. 이어서 제 1 실시예와 마찬가지의 처리에 의하여, 제 3 퇴적산화막(117)(도 4의 (b) 참조) 퇴적과, 제 3 퇴적산화막(117)과 P+폴리실리콘층(115)의 패터닝에 의한 베이스 개구부(118) 형성을 실시하여, P+폴리실리콘층(115)과 Si/Si1-xGex층(111) 중앙부를 제외한 부분으로 구성되는 외부베이스(116)(도 4의 (b) 참조)를 형성한다.
도 9의 (b)는 이때의 종단면에서 붕소농도의 프로파일을 나타내는 도면이다. 이 상태에서는 실리콘캡층(153) 내에 붕소가 도핑되지 않고, 제 2 퇴적산화막(112)을 가르고 형성된 P+폴리실리콘층(115)(외부베이스층(116) 일부)에 고농도 붕소가 도핑된 것뿐이지만, 그 후 공정에서의 가열처리에 의하여 P+폴리실리콘층(115) 중의 붕소가 제 2 퇴적산화막(112)을 통과하여 실리콘캡층(153) 상부로 확산되므로, 최종적으로는 도 2의 (a)에 나타낸 바와 같은 붕소농도의 프로파일이 얻어진다.
그 후 도 5의 (a)∼도 6의 (b)에 나타내는 공정을 실시함으로써 도 1에 나타내는 구조를 갖는 HBT가 얻어진다.
본 실시예에 의하면, 베이스 개구부(118)가 형성된 상태에서 P+폴리실리콘층(115)으로부터 실리콘캡층(153) 상부에 붕소를 도핑하도록 하므로, 실리콘캡층(153) 중 베이스 개구부(118) 바로 아래 영역인 에미터 확산층(153a)을 제외한 영역에만 붕소를 도입할 수 있어, 에미터 확산층(153a)에 도핑하는 인과의 농도관계를 고려할 필요가 없다. 따라서 실리콘캡층(153) 상부의 붕소농도를 가장 바람직한 농도로 조정할 수 있다는 이점이 있다.
(그 밖의 실시예)
여기서 상기 각 실시예에서는, 더블 폴리실리콘형의 HBT에 본 발명을 적용시킨 경우에 대하여 설명했지만, 본 발명은 이러한 실시예에 한정되는 것이 아니며, 제 1, 제 2 실시예는 싱글 폴리실리콘형 HBT에 적용하는 것이 가능하다. 이 경우, P+폴리실리콘층(115)을 형성하지 않고, Si/Si1-xGex층(111)을 제 1 퇴적산화막(108) 상까지 연장되는 구조로 하여, 제 2 퇴적산화막(112) 중 베이스 개구부(118)를 둘러싸는 부분 이외의 부분을 제거해두면 된다. 이때 Si/Si1-xGex층(111) 중 제 1 퇴적산화막(108) 상에 위치하는 부분은 단결정이 아닌 다결정 구조가 되지만, 이 부분은 외부베이스로서 기능하는 부분이므로 단순히 저항체로서 기능하면 되며, HBT로서의 동작이나 특성에 문제가 생기지는 않는다.
상기 각 실시예의 방법에 있어서, 도 2의 (b)에 나타낸 바와 같이 실리콘캡층(153) 하부에도 붕소가 확산에 의하여 도핑되지만, 각 실시예에서실리콘캡층(153) 하부에도 in-situ 도핑으로 붕소를 도핑해도 된다.
또 상기 각 실시예에서는, NPN형 HBT를 예로 들어 설명했지만, 본 발명은 PNP형 HBT에 대해서도 적용할 수 있음은 물론이다. 이 경우, HBT 각부의 도전형이나, HBT 각부에 도핑하는 불순물의 도전형은 상기 각 실시예와는 반대의 도전형이 된다.
또한 본 발명의 SiGe-HBT와 Si-CMOSFET를 공통 실리콘기판 상에 형성하여 구성되는 이른바 BiCMOS 디바이스를 얻는 것도 가능하다.
상기 각 실시예에서의 SiGe 스페이서층이나 경사 SiGe 베이스층 대신에 SiGeC 스페이서층이나 경사 SiGeC 베이스층을 형성해도 된다.
제 1~제 3 실시예의 Si/Si1-xGex층(111)이 제 1 퇴적산화막(108) 상으로 연장돼도 된다.
(구조의 변형예)
도 1에 나타내는 구조에 있어서는, 베이스층을 Si1-xGex층(0≤x＜1)으로 구성하지만, 베이스층을 Si1-xGex층 대신 Si1-x-yGexCy층(0≤x, y＜1)이나 Si1-yCy층(0≤y＜1)으로 구성해도 된다. 또 에미터, 콜렉터 중 적어도 어느 하나를 Si1-xGex층, Si1-x-yGexCy층, 또는 Si1-yCy층으로 구성해도 된다.
도 13은 기본 구조에 있어서의 Si1-xGex층 대신에 Si1-x-yGexCy층을 형성한 변형예에 관한 헤테로 바이폴라 트랜지스터(HBT)의 단면도이다. 이 변형예에서의 HBT구조는 상기 도 1에 나타내는 HBT 구조와 거의 같지만, 다음과 같은 점만이 다르다.
실리콘기판(100) 상면 중 콜렉터 개구부(110)에 노출되는 부분 상에는, P형 불순물이 도핑된 두께 약 80㎚의 Si1-x-yGexCy층과 두께 약 40㎚의 실리콘막이 적층되어 이루어지는 Si/Si1-x-yGexCy층(211)이 형성된다. 이 Si/Si1-x-yGexCy층(211)은 선택성장으로 실리콘기판(100) 중 콜렉터 개구부(110)에 노출되는 부분 위에만 형성된다. 그리고 Si/Si1-x-yGexCy층(211) 중 중앙부(후술하는 베이스 개구부(118)의 하방영역) 하부가 내부베이스(219)로서 기능한다. 또 Si/Si1-x-yGexCy층(211) 중앙부 상부가 에미터층으로 기능한다. Si/Si1-x-yGexCy층(211)의 상세한 구조에 대해서는 이미 설명한 제 1~제 3 실시예와 같은 불순물 프로파일의 적용이 가능하다. 또한 Si/Si1-x-yGexCy층(211) 및 역행 웰(101) 표면부에 걸쳐 붕소이온 주입에 의한 외부베이스 주입영역(Rii)이 형성된다. Si/Si1-x-yGexCy층(211) 및 제 1 퇴적산화막(108) 상에는, 두께 약 30㎚의 에치스토퍼용 제 2 퇴적산화막(112)이 형성되며, 제 2 퇴적산화막(112)에는 베이스접합용 개구부(114) 및 베이스 개구부(118)가 형성된다. 그리고 베이스접합용 개구부(114)를 메우고 제 2 퇴적산화막(112) 상으로 연장되는 두께 약 150㎚의 P+폴리실리콘층(115)과 제 3 퇴적산화막(117)이 형성된다. 상기 Si/Si1-x-yGexCy층(211) 중 베이스 개구부(118) 하방영역을 제외한 부분과 P+폴리실리콘층(115)에 의하여 외부베이스(216)가 구성된다.
도 13에 도시되는 그 밖의 부재는 도 1에 나타난 구조와 마찬가지이므로, 도 1과 같은 부호를 부여하여 그 설명을 생략한다. 제조공정에 있어서는 제 1∼제 3 실시예에서의 Si1-xGex층의 에피택셜성장 대신에 Si1-x-yGexCy층의 에피택셜성장을 실시한다.
본 발명의 반도체장치는 전자기기에 탑재되는 바이폴라 트랜지스터 등의 디바이스, 특히 고주파신호를 취급하는 디바이스에 이용된다.
Claims (9)
- 기판 상에 형성되며 제 1 도전형 불순물을 함유하는 콜렉터층이 될 제 1 반도체층과,상기 제 1 반도체층 상에 형성되며 제 2 도전형 불순물을 함유하는 베이스층이 될 제 2 반도체층과,상기 제 2 반도체층 상에 형성되며 상기 제 2 반도체층과는 밴드갭이 다른 재료로 구성되는 제 3 반도체층과,상기 제 3 반도체층 상에 형성된 절연막과,상기 절연막에 형성되며 상기 제 3 반도체층에 달하는 개구부와,도체재료로 구성되며, 상기 절연막 개구부를 메우고 상기 제 3 반도체층에 접촉하는 에미터 인출전극을 구비하고,상기 제 3 반도체층은 상기 개구부 하방에 위치하는 제 1 도전형 에미터 확산층과, 이 에미터 확산층 측방에 위치하는 영역에서 적어도 상부에 제 2 도전형 불순물을 함유하는 주변층을 구비하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 절연막은, 제 2 도전형 불순물이 도핑된 실리콘산화막으로 구성되며,상기 제 3 반도체층 상부의 적어도 일부에 함유되는 제 2 도전형 불순물은 상기 절연막으로부터 확산된 것임을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 3 반도체층 중 상기 밑받침 절연막 바깥쪽에 위치하는 부분에 접하고, 또 상기 절연막 상으로 연장되도록 형성되며, 제 2 도전형 불순물이 도핑된 베이스 인출전극으로 기능하는 폴리실리콘막을 추가로 구비하고,상기 제 3 반도체층 상부의 적어도 일부에 함유되는 제 2 도전형 불순물은, 상기 폴리실리콘막으로부터 상기 절연막을 통과하여 확산된 것임을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 3 반도체층의 에미터 확산층 중 제 1 도전형 불순물은, 상기 에미터 인출전극으로부터 확산된 것임을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 기판은 실리콘기판이며,상기 제 1 반도체층은 실리콘층이고,상기 제 2 반도체층은 SiGe층 또는 SiGeC층이며,상기 제 3 반도체층은 실리콘층임을 특징으로 하는 바이폴라 트랜지스터.
- 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과,상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지며, 적어도 상부에 제 2 도전형 불순물을 함유하는 제 3 반도체층을 에피택셜 성장으로써 형성하는 공정(b)과,상기 공정(b) 후에, 기판 상에 절연막을 퇴적시키는 공정(c)과,상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(d)과,상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(e)을 포함하는 바이폴라 트랜지스터 제조방법.
- 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층 상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과,상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지는 제 3 반도체층을 에피택셜 성장으로써 형성하는 공정(b)과,상기 공정(b) 후에, 기판 상에 제 2 도전형 불순물을 함유하는 절연막을 퇴적시키는 공정(c)과,상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(d)과,상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(e)을 포함하며,상기 공정(c) 후의 처리에 의하여, 상기 제 3 반도체층 상부에 상기 절연막으로부터 제 2 도전형 불순물이 도핑되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 기판 상의, 제 1 도전형 불순물을 함유하는 콜렉터층으로 될 제 1 반도체층 상에, 제 2 도전형 불순물을 함유하는 베이스층으로 될 제 2 반도체층을 형성하는 공정(a)과,상기 제 2 반도체층 상에, 상기 제 2 반도체층과는 밴드갭이 다른 재료로 이루어지는 제 3 반도체층을 에피택셜 성장으로 형성하는 공정(b)과,상기 공정(b) 후에, 기판 상에 절연막을 퇴적시키는 공정(c)과,기판 상에, 제 2 도전형 불순물을 함유하는 도체막을 퇴적시킨 후, 이 도체막에 상기 절연막에 도달하는 개구부를 형성하는 공정(d)과,상기 제 1 도체막의 개구부 측면을 피복하는 절연성재료로 이루어지는 측벽을 형성하는 공정(e)과,상기 공정(e) 후, 상기 절연막에 상기 제 3 반도체층에 달하는 개구부를 형성하는 공정(f)과,상기 제 3 반도체층 중 상기 개구부 하방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 에미터 확산층을 형성하는 공정(g)을 포함하며,상기 공정(d) 후의 처리에 의하여, 상기 제 3 반도체층 상부에 상기 도체막으로부터 상기 절연막을 통과한 제 2 도전형 불순물이 도핑되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제 8 항에 있어서,상기 공정(f) 후 상기 공정(g) 전에, 기판 상에 상기 도체막과는 별도의 도체막을 퇴적시킨 후, 이 별도의 도체막을 패터닝하여 상기 절연막 개구부를 메우고 상기 절연막 상으로 연장되는 제 1 도전형 불순물을 함유하는 에미터 인출전극을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000151044A JP2001332563A (ja) | 2000-05-23 | 2000-05-23 | バイポーラトランジスタ及びその製造方法 |
| JPJP-P-2000-00151044 | 2000-05-23 | ||
| PCT/JP2001/004344 WO2001091162A2 (fr) | 2000-05-23 | 2001-05-23 | Transistor bipolaire et son procede de fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020019560A true KR20020019560A (ko) | 2002-03-12 |
Family
ID=18656664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020027000961A KR20020019560A (ko) | 2000-05-23 | 2001-05-23 | 바이폴라 트랜지스터 및 그 제조방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6828602B2 (ko) |
| EP (1) | EP1263052A2 (ko) |
| JP (1) | JP2001332563A (ko) |
| KR (1) | KR20020019560A (ko) |
| CN (1) | CN1224109C (ko) |
| WO (1) | WO2001091162A2 (ko) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10160511A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Bipolarer Transistor |
| DE10164176B4 (de) | 2001-12-27 | 2007-12-27 | Austriamicrosystems Ag | Bipolartransistor |
| US6670654B2 (en) | 2002-01-09 | 2003-12-30 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor with carbon incorporation |
| KR100460201B1 (ko) * | 2002-04-08 | 2004-12-08 | 한국전자통신연구원 | ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 |
| JP4391069B2 (ja) * | 2002-04-30 | 2009-12-24 | 富士通マイクロエレクトロニクス株式会社 | ヘテロバイポーラトランジスタおよびその製造方法 |
| US6699765B1 (en) | 2002-08-29 | 2004-03-02 | Micrel, Inc. | Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer |
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3643100B2 (ja) | 2002-10-04 | 2005-04-27 | 松下電器産業株式会社 | 半導体装置 |
| JP3507830B1 (ja) | 2002-10-04 | 2004-03-15 | 松下電器産業株式会社 | 半導体装置 |
| JP3891299B2 (ja) * | 2003-05-06 | 2007-03-14 | セイコーエプソン株式会社 | 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器 |
| KR100546332B1 (ko) * | 2003-06-13 | 2006-01-26 | 삼성전자주식회사 | 바이폴라 접합 트랜지스터 및 그 제조 방법 |
| US7038298B2 (en) * | 2003-06-24 | 2006-05-02 | International Business Machines Corporation | High fT and fmax bipolar transistor and method of making same |
| US6960820B2 (en) | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7262484B2 (en) * | 2005-05-09 | 2007-08-28 | International Business Machines Corporation | Structure and method for performance improvement in vertical bipolar transistors |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
| US7585740B2 (en) * | 2006-03-14 | 2009-09-08 | International Business Machines Corporation | Fully silicided extrinsic base transistor |
| JP2007250903A (ja) | 2006-03-16 | 2007-09-27 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US7678667B2 (en) * | 2007-06-20 | 2010-03-16 | Silverbrook Research Pty Ltd | Method of bonding MEMS integrated circuits |
| CN101459076B (zh) * | 2007-12-13 | 2011-02-02 | 上海华虹Nec电子有限公司 | SiGe HBT晶体管的制备方法 |
| CN102064190B (zh) * | 2009-11-18 | 2012-07-11 | 上海华虹Nec电子有限公司 | SiGe BiCMOS工艺中的SiGe PNP双极晶体管 |
| CN102087977B (zh) | 2009-12-04 | 2012-04-18 | 无锡华润上华半导体有限公司 | 垂直npn晶体管及其制造方法 |
| CN102097465B (zh) * | 2009-12-15 | 2012-11-07 | 上海华虹Nec电子有限公司 | BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法 |
| CN102110709B (zh) * | 2009-12-24 | 2012-08-01 | 上海华虹Nec电子有限公司 | BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法 |
| IT1401756B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione. |
| IT1401754B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato e relativo metodo di fabbricazione. |
| IT1401755B1 (it) * | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione. |
| CN102403344B (zh) * | 2010-09-10 | 2013-09-11 | 上海华虹Nec电子有限公司 | 锗硅BiCMOS工艺中的寄生PNP双极晶体管 |
| US8492794B2 (en) * | 2011-03-15 | 2013-07-23 | International Business Machines Corporation | Vertical polysilicon-germanium heterojunction bipolar transistor |
| DE102011108334B4 (de) * | 2011-07-25 | 2016-05-25 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren zum Erhöhen der Zuverlässigkeit von Bipolartransistoren unter Hochspannungsbedingungen |
| CN103107087B (zh) * | 2011-11-09 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 与锗硅异质结npn三极管集成的pnp三极管的制造方法 |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
| CN102766908B (zh) * | 2012-07-25 | 2016-02-24 | 苏州阿特斯阳光电力科技有限公司 | 晶体硅太阳能电池的硼扩散方法 |
| US10006365B2 (en) | 2015-06-30 | 2018-06-26 | General Electric Company | Air supply and conditioning system for a gas turbine |
| CN107887430A (zh) * | 2017-11-09 | 2018-04-06 | 重庆邮电大学 | 衬底施加单轴应力的硅锗异质结双极晶体管及其制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761641A (en) * | 1983-01-21 | 1988-08-02 | Vidcom Rentservice B.V. | Information display system |
| JP2600485B2 (ja) * | 1990-11-28 | 1997-04-16 | 日本電気株式会社 | 半導体装置 |
| JPH05102177A (ja) * | 1991-10-02 | 1993-04-23 | Hitachi Ltd | 半導体集積回路装置及びこれを用いた電子計算機 |
| JPH05182980A (ja) | 1992-01-07 | 1993-07-23 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ |
| JP2582519B2 (ja) * | 1992-07-13 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
| GB9315448D0 (en) * | 1993-07-26 | 1993-09-08 | Rank Xerox Ltd | Recording and retrieval of information relevant to the activities of a user |
| JP2551364B2 (ja) * | 1993-11-26 | 1996-11-06 | 日本電気株式会社 | 半導体装置 |
| JP2746225B2 (ja) | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| JPH11102177A (ja) | 1997-09-25 | 1999-04-13 | Canon Inc | 書体データ作成装置と書体データの作成方法、及び記憶媒体 |
| JP3301390B2 (ja) | 1998-08-13 | 2002-07-15 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタを備えた半導体装置およびその製造方法 |
| US6954859B1 (en) * | 1999-10-08 | 2005-10-11 | Axcess, Inc. | Networked digital security system and methods |
| US20030058111A1 (en) * | 2001-09-27 | 2003-03-27 | Koninklijke Philips Electronics N.V. | Computer vision based elderly care monitoring system |
| US7436887B2 (en) * | 2002-02-06 | 2008-10-14 | Playtex Products, Inc. | Method and apparatus for video frame sequence-based object tracking |
| US20080129495A1 (en) * | 2002-10-28 | 2008-06-05 | Hitt Dale K | Wireless sensor system for environmental monitoring and control |
| US20060018516A1 (en) * | 2004-07-22 | 2006-01-26 | Masoud Osama T | Monitoring activity using video information |
-
2000
- 2000-05-23 JP JP2000151044A patent/JP2001332563A/ja not_active Withdrawn
-
2001
- 2001-05-23 WO PCT/JP2001/004344 patent/WO2001091162A2/ja not_active Application Discontinuation
- 2001-05-23 EP EP01932237A patent/EP1263052A2/en not_active Withdrawn
- 2001-05-23 KR KR1020027000961A patent/KR20020019560A/ko not_active Application Discontinuation
- 2001-05-23 US US10/031,445 patent/US6828602B2/en not_active Expired - Fee Related
- 2001-05-23 CN CNB018013724A patent/CN1224109C/zh not_active Expired - Fee Related
-
2004
- 2004-07-02 US US10/882,220 patent/US6939772B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1263052A2 (en) | 2002-12-04 |
| WO2001091162A2 (fr) | 2001-11-29 |
| US20040251473A1 (en) | 2004-12-16 |
| US6939772B2 (en) | 2005-09-06 |
| CN1398432A (zh) | 2003-02-19 |
| CN1224109C (zh) | 2005-10-19 |
| US20030006484A1 (en) | 2003-01-09 |
| US6828602B2 (en) | 2004-12-07 |
| WO2001091162A3 (fr) | 2002-07-04 |
| JP2001332563A (ja) | 2001-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |