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WO2000062343A1 - Plaquette a silicium sur isolant et procede de production de plaquette a silicium sur isolant - Google Patents

Plaquette a silicium sur isolant et procede de production de plaquette a silicium sur isolant

Info

Publication number
WO2000062343A1
WO2000062343A1 PCT/JP2000/002074 JP0002074W WO0062343A1 WO 2000062343 A1 WO2000062343 A1 WO 2000062343A1 JP 0002074 W JP0002074 W JP 0002074W WO 0062343 A1 WO0062343 A1 WO 0062343A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
oxide film
soi
soi wafer
heat treatment
Prior art date
Application number
PCT/JP2000/002074
Other languages
English (en)
French (fr)
Inventor
Jun-Ichiro Furihata
Kiyoshi Mitani
Norihiro Kobayashi
Shoji Akiyama
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Priority to US09/701,280 priority Critical patent/US6461939B1/en
Priority to EP00913020A priority patent/EP1100127A4/en
Publication of WO2000062343A1 publication Critical patent/WO2000062343A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Definitions

  • the present invention relates to an SOI wafer in which a silicon oxide film insulating layer is formed in a silicon single crystal wafer and a method of manufacturing the SOI wafer.
  • SOI Silicon On Insulator
  • SOI Silicon On Insulator
  • SIOX SeparanationybmpImp1atedOxygn
  • the bonding method is a technique of bonding two silicon wafers through a silicon oxide film.
  • at least one bonding method is used. After forming an oxide film on the wafer and making it adhere to each other without intervening foreign matter on the bonding surface, heat treatment is performed at a temperature of 200 to 120 ° C to increase the bonding strength. Is the way.
  • the bonded wafer, whose bonding strength has been increased by heat treatment can be subjected to a subsequent grinding and polishing process. Therefore, the wafer on the element manufacturing side is ground and polished to a desired thickness. As a result, an SOI layer for forming an element can be formed.
  • the bonded SOI wafer manufactured in this way has the advantage of excellent crystallinity of the SOI layer and high reliability of the buried oxide film directly under the SOI layer. Therefore, it takes a long time to reduce the film thickness, wastes materials, and achieves a film thickness uniformity of only about ⁇ 0.3 ⁇ at most.
  • a method for reducing the thickness of the laminating method relating to such film thickness uniformity a method called a hydrogen ion peeling method has been developed as disclosed in Japanese Patent Application Laid-Open No. 5-212111. Was done.
  • an oxide film is formed on at least one of the two silicon wafers, and at least one of hydrogen ions or rare gas ions is implanted from the upper surface of one of the silicon wafers.
  • the ion-implanted surface is brought into close contact with the other wafer via an oxide film, and then a heat treatment (peeling heat treatment) is applied to make the microbubble layer a cleavage surface (peeling surface), thereby forming one wafer.
  • a heat treatment peeling heat treatment
  • the surface of the S ⁇ I wafer fabricated in this way has a relatively good mirror surface, but in order to obtain an SOI wafer having the same surface roughness as a normal mirror-polished wafer, It is necessary to perform polishing with a very small polishing allowance, called a "touch ball".
  • an SOI wafer having a very high uniformity of the SOI layer can be obtained relatively easily, and one of the peeled wafers can be reused, so that the material can be used effectively.
  • this method can be used to bond silicon wafers directly without passing through an oxide film. Not only when silicon wafers are bonded to each other, but also when silicon wafers are ion-implanted into quartz and carbonized It is also used for bonding to insulating insulating wafers such as silicon and alumina with different coefficients of thermal expansion.
  • wafers fabricated by the SIMOX method have large irregularities at the interface between the SOI layer and the BOX (hereinafter referred to as the SOIBOX interface), in addition to the problem of crystallinity of the SOI layer.
  • the SOIBOX interface Another problem is that the device characteristics tend to vary.
  • an RMS value Root Mean ean indicating the roughness of the interface is used. It is disclosed that the quare V a 1 ue can be reduced from about 2 nm to about 0.85 nm when the root mean square and the root mean square roughness are about 2 nm.
  • the surface roughness of the SOI / BOX interface was not a problem for SOI wafers produced by the bonding method. This is because the bonded SOI wafer bonds two mirror-polished silicon wafers through an oxide film as described above, so that the surface roughness of the SOI ZBOX interface is reduced by the silicon wafer used.
  • the surface roughness level of silicon wafers currently used for the production of bonded SOI wafers is about 0.15 nm in RMS, depending on the surface roughness of the wafers. This is because the BOX interface is almost at the same level as this, and is considerably superior to SIMOX.
  • the SOI wafer using the bonding method has been dramatically reduced in film thickness and uniformity in film thickness.
  • An SOI layer having a film thickness of 10 nm has been sufficiently enabled.
  • the thickness of the SOI layer was, for example, 500 nm or less. Then, it was found that characteristics such as oxide withstand voltage, threshold voltage, and carrier mobility of a MOS device fabricated by using an SOI wafer have a negative effect.
  • the present invention has been made in view of the above problems, and has been developed in consideration of the device characteristics such as the oxide film breakdown voltage, threshold voltage, and / or carrier mobility of a MOS device manufactured using an SOI wafer. It is an object of the present invention to provide an SOI wafer having a surface roughness of an SOI layer surface and a surface roughness of an SOI ZB OX interface, which has an extremely small effect on the variation of the SOI layer, and a method of manufacturing the SOI wafer.
  • the present invention provides an SOI wafer having a surface roughness of the SOI layer.
  • the surface roughness of the interface between the SOI layer of the SOI wafer and the buried oxide film is an RMS value of 0.12 nm or less, and also in this case, as in the case of the SOI wafer, Good device characteristics with little variation can be obtained. Further, according to the present invention, the surface roughness of the SOI layer surface of the SOI wafer is 0.12 nm or less in RMS value, and the surface roughness of the interface between the SOI layer and the buried oxide film is RMS value. SOI wafers with 0.12 nm or less.
  • the SOI wafer having such excellent surface roughness of the SOI layer surface and the surface roughness of the interface between the SOI layer and the buried oxide film has higher surface roughness and interface roughness than the ordinary SOI wafer. Since it is an excellent level, it acts more effectively on devices formed on the surface of the SOI layer, and has very small device characteristics such as oxide film breakdown voltage, threshold voltage, and carrier mobility. then c can be made with the present invention, after the SOI Ueha mirror polished, were removed by dividing the natural oxide film of the surface, 1 0 0% hydrogen with rapid heating-rapid cooling apparatus, or A method for producing an SOI wafer characterized by performing a heat treatment in a mixed gas atmosphere of argon and nitrogen containing 10% or more of hydrogen.
  • the natural oxide film on the surface is removed, and a hydrogen annealing heat treatment is performed using a rapid heating / rapid cooling device.
  • An SOI wafer improved to an RMS value of 0.12 nm or less can be obtained. Therefore, if a device is manufactured on the surface of the SOI layer, it is possible to obtain an extremely good device having little variation in device characteristics such as oxide film breakdown voltage, threshold voltage and carrier mobility.
  • a method of manufacturing an SOI wafer characterized by forming a thermal oxide film having a thickness of 300 nm or more on the surface after mirror polishing the SOI wafer, and removing the thermal oxide film. Is the way. As described above, after the SOI wafer is mirror-polished, a thermal oxide film having a thickness of 300 nm or more is formed on the surface, and the thermal oxide film is removed. The surface roughness can be improved, and the RMS value can be reduced to 0.12 nm or less.
  • the natural oxide film on the surface is removed, and 100% or more of hydrogen is contained by using a rapid heating / cooling device.
  • a heat treatment is performed by bonding a bond wafer prepared by heat treatment in a mixed gas atmosphere of argon, nitrogen, or nitrogen to a base wafer via a silicon oxide film, and then applying the heat treatment.
  • This is a method for manufacturing an SOI wafer, which is characterized by thinning a film.
  • a silicon wafer whose surface roughness has been improved by mirror polishing, removal of a natural oxide film, and hydrogen anneal heat treatment is used as a bond wafer, and the silicon wafer is bonded through an oxide film. Since the SOI wafer is manufactured by combining with the wafer, the surface of the bond wafer becomes an interface between the SOI layer and the buried oxide film (SOI ZBOX interface), and the surface roughness of the interface is obtained. It is possible to obtain an SOI wafer whose S and RMS values are improved to 0.12 ⁇ m or less. Therefore, if a device is formed on this SOI wafer, extremely good device characteristics can be obtained.
  • the silicon oxide film may be a thermal oxide film formed on the surface of the bond wafer.
  • the SOI ZBOX interface becomes even flatter due to the synergistic effect of the planarization effect of the hydrogen anneal heat treatment and the planarization effect of the thermal oxidation.
  • the RMS value can be reliably improved to 0.12 nm or less.
  • a method for producing an SOI wafer comprising: bonding the bonder wafer and the base wafer 8 through a heat treatment; and applying a heat treatment to the bonder wafer to reduce the thickness of the bonder wafer.
  • a silicon wafer whose surface roughness is improved by performing mirror polishing, forming a first thermal oxide film, and removing the first thermal oxide film is used as a bond wafer.
  • the surface of Bondue 18 with improved surface roughness eventually becomes the interface between the SOI layer and the buried oxide film. It is possible to obtain an SOI wafer in which the surface roughness of the interface is improved to an RMS value of 0.12 ⁇ m or less. Therefore, if devices are formed on this SOI wafer, extremely good device characteristics can be obtained.
  • the second oxide film can be a thermal oxide film formed on the surface of the bond wafer.
  • the SOI / BOX interface is further planarized due to the planarization effect of thermal oxidation, and the RMS value is surely 0.12 nm or less. Can be improved.
  • the SOI wafer whose SOI / BOX interface has already been flattened is subjected to natural oxide film removal and hydrogen annealing heat treatment to flatten the surface roughness. Therefore, the uniformity of the SOI layer thickness can be further improved by the synergistic effect of the flattening effect of the SOI / BOX interface and the flattening effect of the SOI wafer surface roughness. If devices are formed on the wafer, extremely good device characteristics can be obtained.
  • the present invention is a method for manufacturing an SOI wafer, comprising forming a thermal oxide film on a surface of the SOI wafer produced by thinning the bond wafer, and removing the thermal oxide film.
  • a thermal oxide film is formed and a thermal oxide film is removed from the SOI wafer whose SOI ZB OX interface has been planarized, thereby obtaining a surface roughness.
  • the planarization of SOIIX interface and the planarization of SOI ⁇ Eafer surface roughness synergistically increase the uniformity of the sOI layer thickness and further improve the uniformity. If devices are formed on SOI wafers, very good device characteristics with little blackout can be obtained.
  • a high-quality SOI wafer whose surface roughness and / or SOIZB ⁇ X interface roughness of the SOI wafer becomes an RMS value of 0.12 nm or less can be easily obtained. It can be manufactured at low cost.
  • FIG. 1 is a graph showing the relationship between the heat treatment temperature and the surface roughness in the hydrogen annealing heat treatment.
  • FIG. 2 is a graph showing the relationship between the hydrogen gas concentration and the surface roughness in the hydrogen annealing treatment.
  • FIG. 3 is a result diagram showing a relationship between the thermal oxide film thickness and the surface roughness.
  • FIG. 4 is a flowchart showing an example of the manufacturing process of the SOI wafer of the present invention.
  • FIG. 5 is a schematic diagram showing an example of the rapid heating / rapid cooling device used in the present invention.
  • the SOI wafer surface and the SOI wafer have an adverse effect on the oxide film breakdown voltage, threshold voltage, carrier mobility, and other characteristics of the MOS device manufactured using the SOI wafer.
  • the surface roughness of the SOI wafer was determined by mirror polishing the SOI wafer, removing the natural oxide film on the surface, Using an apparatus, a mixed gas atmosphere of 100% hydrogen or argon and / or nitrogen containing 100% or more of hydrogen After heat-treating the SOI wafer subjected to heat treatment in an atmosphere, a thermal oxide film of 300 nm or more is formed on the surface, and the thermal oxide film is removed. If the thermal oxide film is removed, the surface becomes rougher than a normal mirror-polished surface. Was found to be improved.
  • the SOI layer was formed.
  • One of the above two types of processes is performed in advance, and then bonded to a base wafer serving as a support via an oxide film, and the bond is reduced to a SOI wafer. It has been found that, when processed into a SOI ZBOX, a SOI ZBOX interface having surface roughness superior to that of a normal mirror-polished surface can be obtained, and the present invention has been completed.
  • Figure 1 shows the rapid heating of an SOI wafer (SOI surface is a mirror-polished surface) and a mirror-polished silicon wafer (hereafter abbreviated as PW) manufactured by the bonding method.
  • PW mirror-polished silicon wafer
  • Gerhard TEAC Microtec I printer one National Corporation SHS - 2 8 0 0 type) with hydrogen 2 5 volume 0 /.
  • the results of measuring the surface roughness after applying a heat treatment for 30 seconds at a temperature of 100 to 1200 ° C. in an atmosphere of argon 75% by volume are shown.
  • the surface roughness was measured over a 2 m square area using an atomic force microscope (Nanoscope- ⁇ , manufactured by Digital Instruments) and expressed as an RMS value (root mean square value). .
  • X and + in FIG. 1 indicate the average values of the surface roughness of the SOI wafer surface and the PW surface before the heat treatment, respectively.
  • the natural oxide film is removed in advance, it is not necessary to remove the natural oxide film by applying a heat treatment at a high temperature of 1200 ° C. or more, and the heat treatment can be performed at a relatively low temperature. It is also possible to avoid the occurrence of chip dislocations and heavy metal contamination.
  • Fig. 2 is a graph showing the relationship between the hydrogen gas concentration in the heat treatment atmosphere of the RTA apparatus and the surface roughness, and shows that the SOI wafer and PW from which the natural oxide film on the surface has been removed show hydrogen and hydrogen.
  • This graph shows the relationship between the surface roughness and the hydrogen gas concentration after RTA heat treatment at 110 ° C. for 30 seconds while changing the hydrogen gas concentration in an argon mixed atmosphere.
  • Figure 3 shows that the same SOI wafers and PWs as above were coated with thermal oxide films of different thicknesses in an atmosphere containing water vapor at 150 ° C using a normal heat treatment furnace. The results of measuring the surface roughness by the same method as described above after forming and removing the thermal oxide film with a 5% hydrofluoric acid aqueous solution are shown.
  • FIG. 3 shows that the surface roughness improves as the oxide film thickness increases.
  • the oxide film thickness is set to 300 nm or more, the surface roughness is improved to an RMS value of about 0.12 nm or less.
  • the reason why the surface roughness is improved by the formation of the oxide film is thought to be due to the effect of the interstitial silicon generated by the oxidation being injected into the wafer surface and filling the atomic vacancies on the surface. Therefore, it can be interpreted that the thicker the oxide film is, the more the atomic vacancies are filled, thereby improving the surface roughness.
  • both of the above two types of heat treatment for improving the surface roughness target the wafer surface, and do not target the SO I ZB O X interface of the bonded S O I wafer.
  • the SOI wafer is manufactured by using PW whose surface roughness has been improved using the above method as the bond wafer for the bonded SOI wafer and bonding it to the base wafer via an oxide film
  • the bond surface with improved surface roughness becomes the SOIZBOX interface, so that an SOI wafer with improved surface roughness at the interface can be obtained.
  • the combination of the planarization effect by heat treatment in a hydrogen atmosphere and the planarization effect by thermal oxidation can be applied not only to the SOI / BOX interface but also to the SOI surface. That is, if the mirror-polished SOI wafer is heat-treated in a hydrogen atmosphere to flatten the surface, and the surface is thermally oxidized to remove the oxide film, the SOI wafer becomes
  • the surface roughness of the c surface can be further improved, and thermal oxidation and removal of the oxide film can be repeated as necessary to not only improve the surface roughness, but also maintain the uniformity of the SOI layer thickness. A thinner film is also possible.
  • Examples of the rapid heating / rapid cooling device (RTA device) used in the present invention include a device such as a lamp heater using heat radiation.
  • RTA device rapid heating / rapid cooling device
  • Commercially available devices include, for example, devices such as SHS1280, manufactured by Stiac Microtech International, which are not particularly complex or expensive.
  • FIG. 5 shows an example of a rapid heating / cooling apparatus for silicon wafers and SOI wafers used in the present invention.
  • the heat treatment apparatus 10 of FIG. 5 has a chamber 11 made of quartz, and heats the wafer in the chamber 11. Heating is performed by a heating lamp 2 arranged so as to surround the chamber 1 from above, below, left and right. This lamp can control the power supplied independently.
  • the gas exhaust side is equipped with an auto shutter 3 to block the outside air.
  • the shutter 13 is provided with a wafer insertion port (not shown) that can be opened and closed by a gate valve.
  • the gas shutter 13 is provided with a gas exhaust port so that the atmosphere in the furnace can be adjusted.
  • the wafer 8 is disposed on the three-point support 5 formed on the quartz tray 4.
  • a buffer 6 made of quartz is provided on the gas inlet side of the tray 4 so that the introduced gas can be prevented from directly hitting the wafer 8.
  • a special window for temperature measurement (not shown) is provided in the chamber 11, and the temperature of the wafer 8 is measured through the special window by a pyrometer 7 installed outside the chamber 1. be able to.
  • the process of rapidly heating and rapidly cooling the wafer 8 is performed as follows.
  • the wafer 8 is put into the chamber 11 through the insertion port by the wafer handling device (not shown) arranged adjacent to the heat treatment device 10, placed on the tray 4, and then the auto shutter 3 is closed. .
  • the atmosphere gas is switched to hydrogen 100% or a mixed gas of hydrogen and Ar or nitrogen, and power is supplied to the heating lamp 2 so that the heater 8 is cooled to, for example, 10%.
  • the temperature is raised to a predetermined temperature of 0 to 130 ° C. At this time, the time required to reach the target temperature is, for example, about 20 seconds.
  • the wafer 8 can be subjected to a high-temperature heat treatment. When the high-temperature heat treatment is completed after a lapse of a predetermined time, lower the output of the lamp. This cooling can be performed in about 20 seconds, for example.
  • Eha The hydrogen annealing heat treatment is completed by taking out the wafer with the handling device.
  • the RTA treatment can be continuously performed by adding the wafers one after another.
  • the treatment temperature, the treatment gas atmosphere, and the like may be changed.
  • Oxide film thickness before hydrogen ion implantation (buried oxide film thickness): A thermal oxide film with a thickness of 100 nm is formed.
  • Hydrogen ion implantation conditions formation of exfoliation layer: H + ions, 45 keV, 8 X 10 16 atoms / cm 2 '
  • Heat treatment is performed at 500 ° C. for 30 minutes in a nitrogen atmosphere.
  • Bonding heat treatment step Heat treatment is performed in a nitrogen atmosphere at 110 ° C. for 120 minutes.
  • Polishing allowance about 10 nm.
  • an SOI wafer having an SOI layer having a thickness of 280 ⁇ 5 nm and an in-plane variation is manufactured.
  • Table 1 shows the results of the measurement of the MS value) by AFM (atomic force microscope).
  • the measurement of the SO1BOX interface roughness was performed by removing the SOI layer by etching with a TMAH (tetramethylammonium hydride) solution, and then measuring the surface roughness of the exposed BOX surface.
  • TMAH tetramethylammonium hydride
  • an SOI wafer for a MOS device an SOI wafer capable of extremely minimizing variations in characteristics such as an oxide film withstand voltage, a threshold voltage, and / or carrier mobility of the MOS device, and a method for manufacturing the SOI wafer.
  • the present invention is not limited to the above embodiment.
  • the above embodiment is an exemplification, and has substantially the same configuration as the technical idea described in the claims of the present invention. It is included in the technical scope of the invention.
  • a SOI wafer is manufactured from a silicon single crystal wafer having a diameter of 200 mm (8 inches), and a recent 25 O mm (10 inches) is manufactured. It can handle large diameters of up to 400 mm (16 inches) or more.

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Description

明 細 書
S O I ゥェ一ハおよび S O I ゥエーハの製造方法 技術分野
本発明は、 シリ コン単結晶ゥエーハ中にシリ コン酸化膜絶縁層を形成した S O I ゥエーハおよび S O I ゥエーハの製造方法に関する。 背景技術
電気的に絶縁性のあるシリ コン酸化膜の上にシリ コン活性層を有するいわゆる S O I ( S i l i c o n O n I n s u l a t o r ) 構造は、 デバイスの高速 性、 低消費電力性、 高耐圧性、 耐環境性等に優れており、 近年特に注目されてい る。 この様な S O I構造を有する S〇 I ゥエーハの代表的な作製方法として、 S I O X ( S e p a r a t i o n b y I m p 1 a t e d O x y g e n ) 法 と貼り合わせ法とがある。
S I MO X法は、 シリ コ ンゥェ一ハの表面から高濃度の酸素イオン （160+ ) を注入してゥエーハ内の所定の深さに高濃度酸素イオン注入層を形成し、 これを 例えば 1 1 0 0〜 1 3 0 0 °Cの高温で数時間ァニールすることにより、 前記高濃 度イオン注入層を S O I ゥエーハの埋め込み酸化膜 （以下、 B O Xということが ある。） となる S i 02 に変化させる技術であり、 均一な S O I層の厚さが得ら れるという利点を有するが、 s O I層の結晶性が悪くなるという問題がある。 一方、 貼り合わせ法とは、 2枚のシリ コンゥエーハをシリ コン酸化膜を介して 貼り合せる技術であり、例えば特公平 5 — 4 6 0 8 6号公報に示されている様に、 少なく とも一方のゥェ一ハに酸化膜を形成し、 接合面に異物を介在させることな く相互に密着させた後、 2 0 0〜 1 2 0 0 °Cの温度で熱処理して結合強度を高め る方法である。 熱処理を行なうことによ り結合強度が高められた貼り合わせゥェ ーハは、 その後の研削研磨工程が可能となるため、 素子作製側ゥエーハを研削お よび研磨により所望の厚さに減厚加工することにより、 素子形成を行なう S O I 層を形成することができる。 このよ うにして作製された貼り合わせ S O I ゥエーハは、 S O I層の結晶性に 優れ、 S O I層直下に存在する埋め込み酸化膜の信頼性も高いという利点はある 力；、 研削および研磨により薄膜化しているため、 薄膜化に時間がかかる上、 材料 が無駄になり、 しかも膜厚均一性は高々目標膜厚 ± 0 . 3 μ πι程度しか得られな かった。 このような膜厚均一性に関する貼り合わせ法の問題点を解決する薄膜化 手法として、 特開平 5 — 2 1 1 1 2 8号公報に開示されているような水素イオン 剥離法と呼ばれる方法が開発された。
この水素イオン剥離法は、 二枚のシリ コンゥエーハのうち少なく とも一方に酸 化膜を形成するとともに、 一方のシリ コンゥエーハの上面から水素イオンまたは 希ガスイオンの少なく とも一方を注入し、 該シリ コンゥェ一ハ内部に微小気泡層
(封入層） を形成させた後、 該イオン注入面を酸化膜を介して他方のゥエーハと 密着させ、 その後熱処理 （剥離熱処理） を加えて微小気泡層を劈開面 （剥離面） として一方のゥエーハを薄膜状に剥離し、 さらに熱処理 （結合熱処理） を加えて 強固に結合して S O I ゥェ一ハとする技術である。 このようにして作製された S ◦ I ゥエーハ表面 （剥離面） は比較的良好な鏡面となるが、 通常の鏡面研磨ゥェ ーハと同等の表面粗さを有する S O I ゥエーハとするためには、 タツチボリ ッシ ュと呼ばれる研磨代の極めて少ない研磨を行うことが必要となる。
この方法では、 S O I層の均一性が極めて高い S O I ゥェ一ハが比較的容易に 得られる上、 剥離した一方のゥェ一ハを再利用できるので、 材料を有効に使用で きるという利点を有する。
また、 この方法は、 酸化膜を介さずに直接シリ コンゥェ一ハ同士を結合するこ ともできるし、 シリ コンゥエーハ同士を結合する場合だけでなく、 シリ コンゥェ ーハにイオン注入して、 石英、 炭化珪素、 アルミナ等の熱膨張係数の異なる絶縁 性ゥエーハと結合する場合にも用いられる。
ところで、 前記 S I M O X法により作製されたゥェ一ハには S O I層の結晶性 の問題の他に S O I層と B O Xの界面 （以下、 S O I B O X界面ということ力 S ある。） の凹凸が大きく、 作製されたデバイス特性にバラツキが出易いという問 題もあった。 この問題点を解決する方法として、 特開平 7 — 2 6 3 5 3 8号公報 に開示された方法によれば、界面の粗さを示す R M S値（R o o t M e a n S q u a r e V a 1 u e ： 自乗平均 · 平方根粗さ） が約 2 n mのものを約 0. 8 5 n mに低減できることが開示されている。
これに対し貼り合わせ法で作製された S O I ゥエーハについては、 S O I / B O X界面の面粗さが問題と されることはなかった。 これは、 貼り合わせ S O I ゥ ェ一ハは前記のように鏡面研磨された 2枚のシリ コンゥエーハを酸化膜を介して 貼り合わせるので、 S O I ZB O X界面の面粗さは、 使用するシリ コ ンゥェ一ハ の表面粗さに依存し、 現在の貼り合わせ S O I ゥエーハの製造に用いられるシリ コンゥエーハの表面粗さのレベルは RM Sで 0. 1 5 n m程度であるため、 これ を用いて作製された S O Iノ B O X界面もほぼこれと同等のレベルとなり、 S I M O Xに比べたら相当に優れたレベルだからである。
しかし、 前記した水素イオン剥離法等の薄膜化技術の登場により、 貼り合わせ 法を用いた S O I ゥエーハの薄膜化と膜厚均一性が飛躍的に進歩し、 1 0 0 ± 1 0 n mの極薄の膜厚を有する S O I層が十分に可能となった。 その結果、 従来は 問題視されていなかった S O I層の表面や S O 1 B O X界面の面粗さのレベル が 0. 1 5 n m程度であっても、 S O I層の膜厚が例えば 5 0 0 n m以下になる と S O I ゥェ一ハを用いて作製される MO Sデバイスの酸化膜耐圧やしきい値電 圧あるいはキヤリァ移動度等の特性にバラツキ等が生ずるという悪影響を及ぼす ことがわかった。 これは、 S O I層の膜厚が極めて薄膜化され、 かつ均一な膜厚 分布の状態で使用されるよ うになつたので、 S O I層表面の面粗さと S O I ZB O X界面の面粗さが膜厚均一性に及ぼす影響を無視できなくなったことが主な原 因と考えられる。 発明の開示
そこで、 本発明はこのよ うな問題点に鑑みなされたもので、 S O I ゥェ一ハを 用いて作製される MO Sデバイスの酸化膜耐圧やしきい値電圧あるいはやキヤリ ァ移動度等のデバィス特性のバラツキ等に及ぼす影響が極めて少ない S O I層表 面の面粗さと S O I ZB O X界面の面粗さを有する S O I ゥエーハとその製造方 法を提供することを目的とする。
上記課題を解決するため本発明は、 S O I ゥエーハの S O I層表面の面粗さが RMS値で 0. 1 2 n m以下であることを特徴とする S O I ゥエーハである。 このよ うに優れた S O I層表面の面粗さを有する S O I ゥエーハは、 通常の鏡 面研磨ゥエー八の面粗さより も優れたレベルであるから、 S O I層表面に形成さ れるデバイスも、 バラツキの少ない、 極めて良好な酸化膜耐圧やしきい値電圧あ るいはキヤリァ移動度等のデバィス特性を有するものとすることができる。
そして本発明は、 S O I ゥエーハの S O I層と埋め込み酸化膜との界面の面粗 さが RMS値で 0. 1 2 n m以下の S O I ゥエーハであり、 この場合も上記 S O I ゥェ一ハと同様に極めてバラツキの少ない良好なデバイス特性が得られる。 さらに、 本発明は、 S O I ゥェ一ハの S O I層表面の面粗さが RMS値で 0. 1 2 n m以下であり、 かつ S O I層と埋め込み酸化膜との界面の面粗さが R M S 値で 0. 1 2 n m以下の S O I ゥェ一ハである。
このように優れた S O I 層表面の面粗さと S O I層と埋め込み酸化膜との界面 の面粗さを有する S O I ゥェ一ハは、 通常の S O I ゥェ一ハの面粗さや界面粗さ よりも優れたレベルであるから、 S O I層表面に形成されるデバイスに対してよ り一層効果的に作用し、 バラツキの少ない、 極めて良好な酸化膜耐圧やしきい値 電圧あるいはキヤリァ移動度等のデバィス特性を有するものとすることができる c 次に、 本発明は、 S O I ゥエーハを鏡面研磨した後、 該表面の自然酸化膜を除 去し、 急速加熱 ·急速冷却装置を用いて水素 1 0 0 %あるいは水素を 1 0 %以上 含有するアルゴンおよぴ または窒素との混合ガス雰囲気下で熱処理を行なう こ とを特徴とする S O I ゥエーハの製造方法である。
このよ うに、 S O I ゥエーハを鏡面研磨した後、該表面の自然酸化膜を除去し、 急速加熱 ·急速冷却装置を用いて水素ァニール熱処理を行なえば、 表面面粗さが
RMS値で 0. 1 2 n m以下にまで改善された S O I ゥェ一ハを得ることができ る。 従って、 この S O I層表面にデバイスを作製すれば、 酸化膜耐圧、 しきい値 電圧あるいはキヤリァ移動度等のデバィス特性もバラツキの少ない極めて良好な ものを得ることができる。
そして、 本発明は、 S O I ゥェ一ハを鏡面研磨した後、 該表面に 3 0 0 n m以 上の熱酸化膜を形成し、 該熱酸化膜を除去することを特徴とする S O I ゥエーハ の製造方法である。 このよ うに、 S O I ゥェ一ハを鏡面研磨した後、 該表面に 3 0 0 n m以上の熱 酸化膜を形成し、 該熱酸化膜を除去することによつても、 S O I ゥェ一ハの表面 粗さを改善することができ、 RMS値で 0. 1 2 n m以下にまで向上させること ができる。
次に本発明は、 シリ コンゥェ一ハを鏡面研磨した後、 該表面の自然酸化膜を除 去し、 急速加熱 · 急速冷却装置を用いて水素 1 0 0 %あるいは水素を 1 0 %以上 含有するアルゴンおよぴノまたは窒素との混合ガス雰囲気下で熱処理を行なって 作製したボンドゥエ一ハと、 ベースウェーハとをシリ コン酸化膜を介して密着さ せて熱処理を加えた後、 該ボンドゥエ一ハを薄膜化することを特徴とする S O I ゥエーハの製造方法である。
この S O I ゥェ一八の製造方法によれば、 鏡面研磨 · 自然酸化膜除去 · 水素ァ ニール熱処理を施して表面粗さを向上させたシリ コンゥエーハをボンドゥエ一ハ として用い、 酸化膜を介してべ一スゥェ一ハと結合して S O I ゥエーハを作製し ているので、 結果的にボンドゥエ一ハの表面が S O I層と埋め込み酸化膜との界 面 （S O I ZB O X界面） になり、 該界面の表面粗さ力 S、 RMS値で 0. 1 2 η m以下にまで改善された S O I ゥエーハを得ることができる。 従って、 この S O I ゥエーハにデバイスを形成すれば、 極めて良好なデバイス特性を得ることがで さる。
この場合、 前記シリ コン酸化膜をボンドゥエーハ表面に形成した熱酸化膜とす ることができる。
このよ うにボンドゥエーハ表面に熱酸化膜を形成してベースゥエーハと結合す れば、 水素ァニール熱処理による平坦化効果と熱酸化による平坦化効果との相乗 効果により S O I ZB O X界面はより一層平坦なものとなり、 確実に RMS値で 0. 1 2 n m以下にまで向上させることができる。
そして、 本発明は、 鏡面研磨されたシリ コンゥェ一ハからなるボンドゥエ一ハ の表面に第一の熱酸化膜を形成し、 該第一の熱酸化膜を除去した後、 第二の酸化 膜を介して該ボンドゥエーハとべ一スウェー八とを密着させて熱処理を加えた後、 該ボンドゥエ一ハを薄膜化することを特徴とする S O I ゥエーハの製造方法であ る。 この S O I ゥェ一ハの製造方法によれば、 鏡面研磨 · 第一熱酸化膜形成 · 第一 熱酸化膜除去を施し表面粗さを向上させたシリ コンゥェ一ハをボンドゥエーハと して用い、 第二酸化膜を介してべ一スウェーハと結合して s O I ゥエーハを作製 しているので、 結果的に表面粗さが改善されたボンドゥエ一八の表面が S O I層 と埋め込み酸化膜との界面になり、 該界面の表面粗さが、 RM S値で 0. 1 2 η m以下にまで改善された S O I ゥエーハを得ることができる。 従って、 この S O I ゥエーハにデバイスを形成すれば、 極めて良好なデバイス特性を得ることがで さる。
この場合、 前記第二の酸化膜を、 ボンドゥエーハ表面に形成した熱酸化膜とす ることができる。
このよ うにボンドゥエーハ表面に熱酸化膜を形成してベ一スウェーハと結合す れば、 熱酸化による平坦化効果により S O I /B O X界面は一層平坦化され、 確 実に RMS値で 0. 1 2 n m以下にまで向上させることができる。
次に、 本発明は、 前記ボンドゥエ一ハを薄膜化することによ り作製された S O I ゥエーハの表面の自然酸化膜を除去した後、 急速加熱 ·急速冷却装置を用いて 水素 1 0 0 %あるいは水素を 1 0 %以上含有するアルゴンおよび Zまたは窒素と の混合ガス雰囲気下で熱処理を行なうことを特徴とする S O I ゥェ一ハの製造方 法である。
この S O I ゥェ一ハの製造方法によれば、 既に S O I / B O X界面が平坦化さ れた S O I ゥェ一ハに対して自然酸化膜除去 ·水素ァニール熱処理を施して表面 粗さを平坦化するので、 S O I /B O X界面の平坦化効果と S O I ゥェ一ハ表面 粗さの平坦化効果の相乗効果により、 S O I層の膜厚均一性はより一層向上した ものとすることができると共にこの S O I ゥェ一ハにデバイスを形成すれば、 極 めて良好なデバイス特性を得ることができる。
そして本発明は、 前記ボンドゥエーハを薄膜化することによ り作製された S O I ゥエーハの表面に熱酸化膜を形成し、 該熱酸化膜を除去することを特徴とする S O I ゥエーハの製造方法である。
この S O I ゥェ一ハの製造方法によれば、 既に S O I ZB O X界面が平坦化さ れた S O I ゥエーハに対して熱酸化膜形成 · 熱酸化膜除去処理を施して表面粗さ を平坦化するので、 S O I 〇 X界面の平坦化効果と S O I ゥエーハ表面粗さ の平坦化効果の相乗効果により、 s O I層の膜厚均一性はより一層向上したもの とすることができると共にこの S O I ゥエーハにデバイスを形成すれば、 バラッ キの少ない極めて良好なデバイス特性を得ることができる。
以上詳述したように、 本発明によれば、 S O I ゥエーハの表面粗さおよび/ま たは S O I Z B〇 X界面粗さが R M S値で 0 · 1 2 n m以下となる高品質の S O I ゥエーハを容易に低コス トで作製することができる。
従って、 本発明の S O I ゥエーハを用いて MO Sデバイスを作製すれば、 酸化 膜耐圧、 しきい値電圧あるいはキヤリア移動度等のデバイス特性のバラツキ等が 極めて少ない高品質の M O Sデバイスを提供することができる。 図面の簡単な説明
図 1は水素ァニール熱処理における熱処理温度と表面粗さの関係を示した結果 図である。
図 2は水素ァニール熱処理における水素ガス濃度と表面粗さの関係を示した結 果図である。
図 3は熱酸化膜厚と表面粗さの関係を示した結果図である。
図 4は本発明の S O I ゥエーハの製造工程の一例を示すフロー図である。
図 5は本発明で使用する急速加熱 · 急速冷却装置の一例を示す概略図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を詳細に説明するが、 本発明はこれらに限定される ものではない。
本発明者らは、 S O I ゥェ一ハを用いて作製される MO Sデバイスの酸化膜耐 圧やしきい値電圧あるいはキヤリァ移動度等の特性のバラツキ等に悪影響を及ぼ す S O I ゥエーハ表面および S O I /B O X界面の面粗さを改善するため、 実験 的に検討した結果、 S O I ゥェ一ハ表面の面粗さについては、 S O I ゥエーハを 鏡面研磨した後、表面の自然酸化膜を除去し、 R T A装置を用いて、水素 1 0 0 % あるいは水素を 1 0 %以上含有するアルゴンおよび または窒素との混合ガス雰 囲気下で熱処理を行なうカ S O I ゥエーハを鏡面研磨した後、 該表面に 3 0 0 n m以上の熱酸化膜を形成し、 該熱酸化膜を除去すれば、 通常の鏡面研磨面よ り も面粗さが向上することを知見した。
また、 S O 1ノ B O X界面の面粗さについては、 貼り合わせ S〇 I ゥエーハを 作製する場合の 2枚の原料ゥエーハ （鏡面研磨されたシリ コンゥェ一ハ） のうち、 S O I層を形成するゥェ一ハ （ボンドゥエ一ハ） に対し、 上記 2種類の工程の内 のいずれかの工程を予め施してから酸化膜を介して支持体となるベ一スウェーハ と結合し、 ボンドゥエーハを薄膜化して S O I ゥエーハに加工すれば、 通常の鏡 面研磨面の面粗さに比較して優れた面粗さを有する S O I ZB O X界面が得られ ることを知見し、 本発明を完成させたものである。
以下、 本発明について図面を参照しながら詳細に説明する。
図 1 は貼り合わせ法によ り作製した S O I ゥエーハ （ S O I 表面は鏡面研磨 面） および鏡面研磨されたシリ コンゥエーハ （以下、 PWと略記することがある） を急速加熱 '急速冷却装置 （RT A装置、 シュティアック マイクロテック ィ ンタ一ナショナル社製 S H S — 2 8 0 0型） を用いて、 水素 2 5容量0/。、 ァルゴ ン 7 5容量％の雰囲気下、 1 0 0 0〜 1 2 0 0 °Cの温度で 3 0秒の熱処理を加え た後の表面粗さを測定した結果を示す。
なお、 これらのゥエーハは、 R T A熱処理前に 1 %フッ酸水溶液で表面の自然 酸化膜を除去したものと除去しないものの 2種類を用いた。
また、 表面粗さ測定は原子間力顕微鏡 （デジタルインスツルメ ン ト社製、 N a n o s c o p e — Π) を用いて 2 m角の面積で行ない、 RM S値 （自乗平均 . 平方根値） として表した。
図 1 より、 ゥエーハ表面の自然酸化膜をあらかじめ除去してから RTA装置を 用いて水素を含む雰囲気で熱処理すれば、 表面粗さは向上し、 RMS値で 0. 1 2 n m以下、 条件次第では 0. 1 0 n m以下とすることができることがわかる。 なお、 図 1の Xと +は、 それぞれ熱処理前の S O I ゥエーハ表面と PW表面の 表面粗さの平均値を示している。
このような現象の理由は、 一般に高温の水素雰囲気下で熱処理すると S i と S i o2 はエッチングされるが、 そのエッチング速度が S i に比べて S i ◦ は非 常に遅いので、 ゥエーハ表面に自然酸化膜のような不均一な酸化膜が形成されて いると、 ェツチングに部分的なムラが生ずるため面荒れが発生する。
従って、 自然酸化膜を完全に除去した状態で熱処理することにより、 エツチン グムラを防ぐことができるのと同時に、シリ コン原子のマイグレーションにより、 表面をより平坦化することができるものと考えられる。
また、 予め自然酸化膜を除去しておく ので、 1 2 0 0 °C以上の高温の熱処理を 加えることによって自然酸化膜を除去する必要がなく、 比較的低温で熱処理する ことができるので、 スリ ップ転位の発生や重金属汚染等を回避することも可能と なる。
図 2は、 R T A装置の熱処理雰囲気中の水素ガス濃度と表面粗さとの関係を表 したグラフであり、 表面の自然酸化膜を除去した S O I ゥェ一ハぉよび P Wに対 して、 水素とアルゴンの混合雰囲気中の水素ガス濃度を変えて 1 1 0 0 °C、 3 0 秒の R T A熱処理を行なった後の表面粗さと水素ガス濃度との関係を示したもの である。
図 2から熱処理後の表面粗さは水素ガス濃度が 1 0 %未満の場合は熱処理前に 比べて極端に悪化するが、 1 0 %以上であれば向上していることがわかる。
この理由は、 熱処理雰囲気中の水素濃度が低いとゥエーハ表面の S i原子のマ ィグレーシヨンが発生しにく くなる一方で、 マイ グレーショ ンを発生させる作用 のない水素以外の混合ガス （アルゴン、 窒素等） によるエッチング作用に起因し た面粗れが発生し易くなることによるものと思われる。
一方、 前記したような水素雰囲気下での R T A熱処理以外の熱処理でも表面を 平坦化することができることがわかった。
図 3は、 前記と同様の S O I ゥエーハおよび P Wに対して、 通常のヒーター加 熱式の熱処理炉を用いて、 1 0 5 0 °Cで水蒸気を含む雰囲気下で厚さの異なる熱 酸化膜を形成し、 その熱酸化膜を 5 %フッ酸水溶液で除去した後、 表面粗さを前 記と同様の方法で測定した結果を示す。
図 3から、 酸化膜厚を厚く形成するほど表面粗さが向上することがわかる。 特 に酸化膜厚を 3 0 0 n m以上にすれば、 表面粗さは R M S値で約 0 . 1 2 n m以 下にまで改善されていることがわかる。 このように、 表面粗さが酸化膜形成により改善される理由は、 酸化により発生 した格子間シリ コンがゥエーハ表面に注入され、 表面の原子空孔を埋める作用に よるものと思われる。 従って、 酸化膜を厚くすればするほど原子空孔が埋められ るため、 表面粗さが改善されるものと解釈できる。
ところで、 表面粗さを向上させる前述の 2種類の熱処理はいずれもゥェ一ハの 表面を対象にするものであり、 貼り合わせ S O I ゥエーハの S O I ZB O X界面 を対象とはしていない。 しかしながら、 貼り合わせ S O I ゥエーハ用のボンドウ ェ一ハとして、 上記の方法を用いて表面粗さを向上させた PWを用い、 酸化膜を 介してべ一スウェーハと結合することにより S O I ゥエーハを作製すれば、 結果 的に表面粗さが改善されたボンドゥエーハ表面が S O I Z B O X界面になるので, その界面の表面粗さが向上した S O I ゥェ一ハを得ることができる。
この場合、 ボンドゥエ一ハ表面に熱酸化膜を形成してベースゥエー八と結合す れば、 水素雰囲気下の熱処理による平坦化の効果と熱酸化による平坦化の効果が 合わさり、 S O I ZB O X界面は一層平坦なものとなる。
また、 水素雰囲気下の熱処理による平坦化の効果と熱酸化による平坦化の効果 を合わせもたせることは、 S O I /B O X界面だけでなく S O I表面にも適用で きる。 すなわち、 鏡面研磨された S O I ゥェ一ハを水素雰囲気で熱処理して表面 を平坦化し、 さらにその表面を熱酸化してその酸化膜を除去すれば、 S O I ゥェ
—ハ表面の表面粗さは一層向上できると共に、 熱酸化と酸化膜除去を必要に応じ て繰り返すことにより、 表面粗さの向上だけでなく、 S O I層の膜厚均一性を維 持したまま更なる薄膜化も可能となる。
ここで、 本発明のシリ コンゥェ一ハや S O I ゥエーハを水素ァニール熱処理す るのに使用する熱処理装置を説明する。
本発明で用いられる急速加熱 · 急速冷却装置 （RT A装置） では、 熱放射によ るランプ加熱器のような装置を挙げることができる。 市販されているものとして は、 例えばシュティアック マイクロテック インタ一ナショナル社製、 S H S 一 2 8 0 0のような装置を挙げることができ、これらは特別複雑なものではなく、 高価なものでもない。
また、 ヒータ加熱式の熱処理炉としては、 東京エレク トロン社製の α — 8のよ うな装置を挙げることができる。
図 5に、 本発明で用いたシリ コンゥェ一ハ、 S O I ゥェ一ハの急速加熱 · 急速 冷却装置の一例を示す。
図 5の熱処理装置 1 0は、 石英からなるチャンバ一 1 を有し、 このチャンバ一 1内でゥエーハを熱処理するようになっている。 加熱は、 チャンバ一 1 を上下左 右から囲繞するように配置される加熱ランプ 2によって行う。 このランプはそれ ぞれ独立に供給される電力を制御できるようになっている。
ガスの排気側は、 オートシャッター 3が装備され、 外気を封鎖している。 ォ一 トシヤッタ一 3は、 ゲートバルブによって開閉可能に構成される不図示のゥェ一 ハ挿入口が設けられている。 また、 ォ一 トシヤッタ一 3にはガス排気口が設けら れており、 炉内雰囲気を調整できるようになつている。
そして、 ゥエーハ 8は石英ト レィ 4に形成された 3点支持部 5の上に配置され る。 トレイ 4のガス導入口側には、 石英製のバッファ 6が設けられており、 導入 ガスがゥエーハ 8に直接当たるのを防ぐことができるようになつている。
また、 チャンバ一 1には不図示の温度測定用特殊窓が設けられており、 チャン バ一 1の外部に設置されたパイロメ一タ 7によ り、 その特殊窓を通してゥエーハ 8の温度を測定することができる。
以上のような熱処理装置 1 0によって、 ゥェ一ハ 8を急速加熱 · 急速冷却する 処理は次のように行われる。
まず、 熱処理装置 1 0に隣接して配置される、 不図示のゥエーハハンドリ ング 装置によってゥェ一ハ 8を挿入口からチャンバ一 1内に入れ、 トレイ 4上に配置 した後、 オートシャッター 3を閉める。
そして、 窒素ガスで十分パージした後、 雰囲気ガスを水素 1 0 0 %または水素 と A rまたは窒素との混合ガスに切り替え、 加熱ランプ 2に電力を供給し、 ゥェ —ハ 8を例えば 1 0 0 0 〜 1 3 0 0 °Cの所定の温度に昇温する。 この際、 目的の 温度になるまでに要する時間は例えば 2 0秒程度である。 次にその温度において 所定時間保持することにより、 ゥエーハ 8に高温熱処理を加えることができる。 所定時間経過し高温熱処理が終了したなら、 ランプの出力を下げゥエーハの温度 を下げる。 この降温も例えば 2 0秒程度で行うことができる。 最後に、 ゥエーハ ハンドリ ング装置によってゥエーハを取り出すことにより、 水素ァニール熱処理 を完了する。
さらに熱処理するゥエーハがある場合には、 次々にゥエーハを投入して連続的 に RT A処理をすることができる。 また、 R T A装置を用いて熱酸化処理をする 場合は、 処理温度、 処理ガス雰囲気等を変更すればよい。 以下、 本発明の実施例と比較例を挙げて説明するが、 本発明はこれらに限定さ れるものではない。
(実施例および比較例）
直径が 2 0 0 mmで片面が鏡面研磨されたシリ コンゥェ一ハ （PW) をボンド ゥェ一ハ用とべ一スウェーハ用に 6枚ずつ用意し、 これら 1 2枚のゥェ一ハを用 いて図 4の製造工程に従い、 6組の貼り合わせ S O I ゥェ一ハを作製した。
図 4のフ口一図における各工程の詳細な製造条件は下記の通りである。
[ 1 ] ボンドゥエ一ハ熱処理工程、
1 %フッ酸水溶液により 自然酸化膜を除去したボンドゥエーハに対して、 下 記 （ a ) または （ b ) の工程を行なう。
( a ) RT A装置 （S H S— 2 8 0 0 ) を使用し、 水素 2 5容量％、 アルゴン 7 5容量％の雰囲気下、 1 1 0 0 °C、 3 0秒間の熱処理を行う。
( b ) ヒータ一加熱式の熱処理炉にて、 水蒸気含有雰囲気下、 1 0 5 0 °Cで熱 処理し、 約 3 0 0 n mの熱酸化膜を形成後、 5 % H F水溶液により熱酸化膜を除 去する。
[ 2 ] 水素イオン注入工程、
水素イオン注入前の酸化膜厚 （埋め込み酸化膜厚） ： 1 0 0 n mの熱酸化膜 を形成する。
水素イオン注入条件 （剥離層の形成） ： H+ イオン、 4 5 k e V、 8 X 1 016 a t o m s / c m 2 '
[ 3 ] 剥離熱処理工程、
窒素雰囲気下、 5 0 0 °C、 3 0分間の熱処理を行う。
[ 4 ] 結合熱処理工程、 窒素雰囲気下、 1 1 0 0 °C、 1 2 0分間の熱処理を施す。
[ 5 ] タツチポリ ツシュ工程、
研磨代 ：約 1 0 n m。
これにより、 S O I層が、 2 8 0 ± 5 n mの膜厚と面内バラツキを有する S O I ゥエーハが作製される。
[ 6 ] S O I層熱処理工程、
( a ) RT A装置 （S H S— 2 8 0 0 ) を用い、 水素 2 5容量0 /0、 アルゴン 7 5容量％の雰囲気下、 1 1 0 0 °C、 3 0秒間の熱処理を行う。
( b ) ヒーター加熱式の熱処理炉にて、 水蒸気含有雰囲気下、 1 0 5 0 °Cで 熱処理し、 約 3 0 0 n mの熱酸化膜を形成後、 5 % H F水溶液により熱酸化膜を 除去する。
図 4の S O I ゥエーハの製造工程において、 ボンドゥエ一ハ熱処理と S O I熱 処理の組み合わせを表 1に記載したように設定することで、 製造条件の異なる 6 組の S O I ゥエーハ （実施例 1〜 5、 比較例 1 ) を作製した。 そして、 これらの S O I ゥエーハの S O I層の表面粗さと S O I O X界面粗さ （ 2 /x m角の R
MS値） を A FM (原子間力顕微鏡） により測定した結果を表 1に示した。
なお、 S O 1 B O X界面粗さの測定は、 S O I層を TMAH (テトラメチル アンモニゥムハイ ドライ ド） 溶液によりエッチング除去した後、 露出した B O X 面の表面粗さを測定することにより評価した。
(表 1 )
Figure imgf000015_0001
[註] ( a ) R T A装置 （S H S — 2 8 0 0 ) を使用し、 水素 2 5容量％、 アル ゴン 7 5容量％の雰囲気下、 1 1 0 0 °C、 3 0秒間の熱処理を行う。 ( b ) ヒータ一加熱式の熱処理炉にて、 水蒸気含有雰囲気下、 1 0 5 0 °Cで 熱処理し、 約 3 0 0 n mの熱酸化膜を形成後、 5 %H F水溶液により熱 酸化膜を除去する。 表 1の S O I層表面粗さと S O 1 B O X界面粗さの結果から、 本発明によれ ば、 S〇 I層表面粗さおよびノまたは S O I B O X界面粗さが RM S値で 0 . 1 2 n m以下となる S O I ゥエーハを得ることができることがわかる。
すなわち MO Sデバイス用 S O I ゥエーハとして、 MO Sデバイスの酸化膜耐 圧やしきい値電圧あるいはやキャリア移動度等の特性のバラツキ等を極めて少な くすることができる S O I ゥェ一ハとその製造方法を提供することができる。 なお、 本発明は、 上記実施形態に限定されるものではない。 上記実施形態は、 例示であり、 本発明の特許請求の範囲に記載された技術的思想と実質的に同一な 構成を有し、 同様な作用効果を奏するものは、 いかなるものであっても本発明の 技術的範囲に包含される。
例えば、 本発明の実施形態では、 直径 2 0 0 mm ( 8インチ） のシリ コン単結 晶ゥエーハから S O I ゥェ一ハを製造しているカ 、 近年の 2 5 O mm ( 1 0イン チ） 〜 4 0 0 mm ( 1 6インチ） あるいはそれ以上の大直径化にも十分対応する ことができる。
また、 上記では、 RT A熱処理あるいは酸化膜の形成除去をボンドゥエーハに のみ行う場合を例示したが、 ベースウェーハにも行ってよい。

Claims

請 求 の 範 囲
1 . S O I ゥエー八の S O I層表面の面粗さが RMS値で 0. 1 2 n m以下であ ることを特徴とする S O I ゥエーハ。
2. S O I ゥェ一ハの S O I層と埋め込み酸化膜との界面の面粗さが RMS値で 0. 1 2 n m以下であることを特徴とする S O I ゥエーハ。
3. S O I ゥエーハの S O I層表面の面粗さが RM S値で 0. 1 2 n m以下であ り、 かつ S O I層と埋め込み酸化膜との界面の面粗さが RMS値で 0. 1 2 n m 以下であることを特徴とする S O I ゥェ一ハ。
4. S O I ゥェ一ハを鏡面研磨した後、該表面の自然酸化膜を除去し、急速加熱 · 急速冷却装置を用いて水素 1 0 0 %あるいは水素を 1 0 %以上含有するアルゴン および または窒素との混合ガス雰囲気下で熱処理を行なうことを特徴とする S O I ゥエーハの製造方法。
5. S O I ゥェ一ハを鏡面研磨した後、 該表面に 3 0 0 n m以上の熱酸化膜を形 成し、 該熱酸化膜を除去することを特徴とする S O I ゥエーハの製造方法。
6. シリ コ ンゥェ一ハを鏡面研磨した後、 該表面の自然酸化膜を除去し、 急速加 熱 ·急速冷却装置を用いて水素 1 0 0 %あるいは水素を 1 0 %以上含有するアル ゴンおよび Zまたは窒素との混合ガス雰囲気下で熱処理を行なつて作製したボン ドゥエーハと、 ベ一スウェーハとをシリ コン酸化膜を介して密着させて熱処理を 加えた後、 該ボンドゥエ一ハを薄膜化することを特徴とする S O I ゥェ一ハの製 造方法。
7. 前記シリ コン酸化膜はボンドゥエーハ表面に形成した熱酸化膜であることを 特徴とする請求項 6に記載した S O I ゥエーハの製造方法。
8 . 鏡面研磨されたシリ コンゥェ一ハからなるボンドゥエーハの表面に第一の熱 酸化膜を形成し、 該第一の熱酸化膜を除去した後、 第二の酸化膜を介して該ボン ドゥエ一ハとベースウェーハとを密着させて熱処理を加えた後、 該ボンドゥエ一 ハを薄膜化することを特徴とする S O I ゥエーハの製造方法。
9 . 前記第二の酸化膜はボンドゥエーハ表面に熱酸化膜を形成することを特徴と する請求項 8に記載の S O I ゥエーハの製造方法。
1 0 . 前記ボンドゥエーハを薄膜化することにより作製された S O I ゥェ一ハの 表面の自然酸化膜を除去した後、 急速加熱 · 急速冷却装置を用いて水素 1 0 0 % あるいは水素を 1 0 %以上含有するアルゴンおよびノまたは窒素との混合ガス雰 囲気下で熱処理を行なうことを特徴とする請求項 6ないし請求項 9のいずれか 1 項に記載の S O I ゥェ一ハの製造方法。
1 1 . 前記ボンドゥエ一八を薄膜化することにより作製された S O I ゥェ一ハの 表面に熱酸化膜を形成し、 該熱酸化膜を除去することを特徴とする請求項 6ない し請求項 9のいずれか 1項に記載の S O I ゥエーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004066390A1 (ja) * 2003-01-23 2004-08-05 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウエーハ及びその製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717212B2 (en) * 2001-06-12 2004-04-06 Advanced Micro Devices, Inc. Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
JP3808763B2 (ja) * 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
KR100465527B1 (ko) * 2002-11-21 2005-01-13 주식회사 실트론 Ｓｏｉ 웨이퍼의 결함 제거 및 표면 경면화 방법
FR2847714B1 (fr) * 2002-11-27 2005-02-18 Soitec Silicon On Insulator Procede et dispositif de recuit de tranche de semiconducteur
US7190051B2 (en) * 2003-01-17 2007-03-13 Second Sight Medical Products, Inc. Chip level hermetic and biocompatible electronics package using SOI wafers
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2005005674A (ja) * 2003-05-21 2005-01-06 Canon Inc 基板製造方法及び基板処理装置
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
FR2858715B1 (fr) 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
JP4830290B2 (ja) 2004-11-30 2011-12-07 信越半導体株式会社 直接接合ウェーハの製造方法
JP4876442B2 (ja) * 2005-06-13 2012-02-15 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
US7691730B2 (en) * 2005-11-22 2010-04-06 Corning Incorporated Large area semiconductor on glass insulator
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP2006191125A (ja) * 2006-01-27 2006-07-20 Ftl:Kk Ｓｏｉウェーハの製造方法
JP5061489B2 (ja) 2006-04-05 2012-10-31 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
KR100765639B1 (ko) * 2006-07-03 2007-10-10 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 웨이퍼의 표면 거칠기 개선 방법
US7575988B2 (en) 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
FR2903808B1 (fr) * 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
FR2903809B1 (fr) 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
JP5167654B2 (ja) 2007-02-26 2013-03-21 信越半導体株式会社 シリコン単結晶ウエーハの製造方法
JP5143477B2 (ja) * 2007-05-31 2013-02-13 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
KR101541940B1 (ko) * 2008-04-01 2015-08-04 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 기판의 제조 방법
CN103311110B (zh) * 2012-03-12 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法，晶体管的形成方法
EP3378094B1 (en) * 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN113284797B (zh) * 2020-02-20 2022-10-18 长鑫存储技术有限公司 半导体存储器的制作方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346227A (ja) * 1989-07-14 1991-02-27 Fujitsu Ltd 半導体装置の製造方法
JPH03109731A (ja) * 1989-09-25 1991-05-09 Seiko Instr Inc 半導体基板の製造方法
JPH03181115A (ja) * 1989-12-11 1991-08-07 Toshiba Corp 半導体基板の製造方法
JPH0479209A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH05205987A (ja) * 1992-01-29 1993-08-13 Fujitsu Ltd 半導体装置の製造方法
JPH05217821A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体基板の作製方法
JPH0750234A (ja) * 1993-08-04 1995-02-21 Komatsu Electron Metals Co Ltd 半導体ウェーハ製造装置および製造方法
JPH07183477A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体基板の製造方法
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH07283382A (ja) * 1994-04-12 1995-10-27 Sony Corp シリコン基板のはり合わせ方法
JPH08330198A (ja) * 1995-05-29 1996-12-13 Toshiba Microelectron Corp 半導体装置の製造方法
JPH1084101A (ja) * 1996-09-06 1998-03-31 Shin Etsu Handotai Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
JP2000114501A (ja) * 1998-10-01 2000-04-21 Komatsu Electronic Metals Co Ltd Ｓｏｉウェハの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050970A (ja) 1983-08-31 1985-03-22 Toshiba Corp 半導体圧力変換器
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP1043768B1 (en) 1992-01-30 2004-09-08 Canon Kabushiki Kaisha Process for producing semiconductor substrates
JPH06112451A (ja) * 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Ｓｏｉ基板の製造方法
JP3036619B2 (ja) 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP2933050B2 (ja) * 1997-02-03 1999-08-09 サンケン電気株式会社 半導体基体及び半導体装置の製造方法
JPH10275905A (ja) 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6171982B1 (en) 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3746153B2 (ja) * 1998-06-09 2006-02-15 信越半導体株式会社 シリコンウエーハの熱処理方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346227A (ja) * 1989-07-14 1991-02-27 Fujitsu Ltd 半導体装置の製造方法
JPH03109731A (ja) * 1989-09-25 1991-05-09 Seiko Instr Inc 半導体基板の製造方法
JPH03181115A (ja) * 1989-12-11 1991-08-07 Toshiba Corp 半導体基板の製造方法
JPH0479209A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH05205987A (ja) * 1992-01-29 1993-08-13 Fujitsu Ltd 半導体装置の製造方法
JPH05217821A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体基板の作製方法
JPH0750234A (ja) * 1993-08-04 1995-02-21 Komatsu Electron Metals Co Ltd 半導体ウェーハ製造装置および製造方法
JPH07183477A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体基板の製造方法
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH07283382A (ja) * 1994-04-12 1995-10-27 Sony Corp シリコン基板のはり合わせ方法
JPH08330198A (ja) * 1995-05-29 1996-12-13 Toshiba Microelectron Corp 半導体装置の製造方法
JPH1084101A (ja) * 1996-09-06 1998-03-31 Shin Etsu Handotai Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
JP2000114501A (ja) * 1998-10-01 2000-04-21 Komatsu Electronic Metals Co Ltd Ｓｏｉウェハの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004066390A1 (ja) * 2003-01-23 2004-08-05 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウエーハ及びその製造方法
US7407866B2 (en) 2003-01-23 2008-08-05 Shin-Etsu Handotai Co., Ltd. Soi wafer and a method for producing the same

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