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TWI794577B - 半導體記憶裝置 - Google Patents

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TWI794577B
TWI794577B TW109100634A TW109100634A TWI794577B TW I794577 B TWI794577 B TW I794577B TW 109100634 A TW109100634 A TW 109100634A TW 109100634 A TW109100634 A TW 109100634A TW I794577 B TWI794577 B TW I794577B
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大出裕之
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日商鎧俠股份有限公司
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Abstract

本發明之實施形態提供一種耗電較低之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1配線及第2配線，其等於第1方向排列，且於與第1方向交叉之第2方向延伸；第3配線，其設置於第1配線及第2配線之間，且於與第1方向及第2方向交叉之第3方向延伸；第1相變層，其設置於第1配線與第3配線之間；第1導電層，其設置於第1相變層之第1配線側之面；第2導電層，其設置於第1相變層之第3配線側之面；第2相變層，其設置於第3配線與第2配線之間；第3導電層，其設置於第2相變層之第3配線側之面；以及第4導電層，其設置於第2相變層之第2配線側之面。第1導電層及第4導電層之導熱率大於第2導電層及第3導電層之導熱率、或小於第2導電層及第3導電層之導熱率。

Description

半導體記憶裝置
以下所記載之實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：第1配線及第2配線，其等於第1方向上排列，且於與第1方向交叉之第2方向上延伸；第3配線，其設置於第1配線及第2配線之間，且於與第1方向及第2方向交叉之第3方向上延伸；第1相變層，其設置於第1配線與第3配線之間；以及第2相變層，其設置於第3配線與第2配線之間。第1相變層及第2相變層例如包含鍺(Ge)、銻(Sb)及碲(Te)等。
本發明所欲解決之問題在於提供一種耗電較低之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1配線及第2配線，其等於第1方向排列，且於與第1方向交叉之第2方向延伸；第3配線，其設置於第1配線及第2配線之間，且於與第1方向及第2方向交叉之第3方向延伸；第1相變層，其設置於第1配線與第3配線之間；第1導電層，其設置於第1相變層之第1配線側之面；第2導電層，其設置於第1相變層之第3配線側之面；第2相變層，其設置於第3配線與第2配線之間；第3導電層，其設置於第2相變層之第3配線側之面；以及第4導電層，其設置於第2相變層之第2配線側之面。第1導電層及第4導電層之導熱率大於第2導電層及第3導電層之導熱率、或小於第2導電層及第3導電層之導熱率。
接下來，參照圖式對實施形態之半導體記憶裝置進行詳細說明。
再者，以下之實施形態只不過為一例，並非意欲限定本發明而例示。
又，本說明書中，將相對於基板表面平行之規定方向稱為X方向，將相對於基板表面平行且與X方向垂直之方向稱為Y方向，將相對於基板表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿規定面之方向稱為第1方向，將沿該規定面與第1方向交叉之方向稱為第2方向，將與該規定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表達係以基板作為基準。例如於上述第1方向與基板表面交叉之情形時，將沿該第1方向遠離基板之方向稱為上，將沿第1方向接近基板之方向稱為下。
又，於針對某一構成稱為下表面或下端之情形時，意指該構成之基板側之面或端部，於稱為上表面或上端之情形時，意指該構成之與基板為相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
以下，參照圖式，對實施形態之半導體記憶裝置之電路構成進行說明。再者，以下之圖式為模式性，為方便說明，有時省略一部分構成。又，關於複數個實施形態，有時對共通之部分標註共通之符號，並省略說明。
[第1實施形態] [概略構成] 圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。圖2係表示第1實施形態之半導體記憶裝置之一部分構成之模式性立體圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MCA及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA例如如圖2所示設置於基板100之上方。記憶胞陣列MCA具備於Z方向上排列之下層記憶體墊300及上層記憶體墊400。下層記憶體墊300具備：複數個下層位元線LBL，其等於X方向上排列且於Y方向上延伸；複數個字元線WL，其等於Y方向上排列且於X方向上延伸；及複數個記憶胞MC，其等與下層位元線LBL及字元線WL對應地排列於X方向及Y方向上。上層記憶體墊400具備：複數個上層位元線UBL，其等於X方向上排列且於Y方向上延伸；複數個字元線WL，其等於Y方向上排列且於X方向上延伸；及複數個記憶胞MC，其等與上層位元線UBL及字元線WL對應地排列於X方向及Y方向上。於圖示之示例中，下層記憶體墊300及上層記憶體墊400共有字元線WL。於圖1之示例中，記憶胞MC之陰極EC 連接於下層位元線LBL或上層位元線UBL。又，記憶胞MC之陽極EA 連接於字元線WL。記憶胞MC具備電阻變化元件VR及非線性元件NO。
周邊電路PC例如如圖2所示設置於電路層200，上述電路層200設置於基板100與下層記憶體墊300之間。周邊電路PC具備：複數個未圖示之場效電晶體，其等形成於基板100之上表面；及複數個未圖示之配線，其等連接於該等場效電晶體。於圖1之示例中，周邊電路PC經由位元線觸點BLC連接於下層位元線LBL及上層位元線UBL。又，周邊電路PC經由字元線觸點WLC連接於字元線WL。
周邊電路PC例如具備：資料暫存器，其保持自記憶胞MC讀出之使用者資料及寫入至記憶胞MC之使用者資料；位址暫存器，其保持讀出動作或寫入動作之對象即選擇記憶胞MC之位址資料；以及指令暫存器，其保持指令資料。又，周邊電路PC例如具備：降壓電路，其將供給至焊墊電極等之電源電壓等進行降壓並輸出至電壓供給線路；電壓傳輸電路，其使對應於位址資料之下層位元線LBL、上層位元線UBL及字元線WL與對應之電壓供給線路導通；以及感測放大器電路，其對應於下層位元線LBL及上層位元線UBL之電壓或電流而輸出0或1之資料，並輸出至位址暫存器。又，周邊電路PC例如具備控制該等之定序器等。
接下來，參照圖3對本實施形態之半導體記憶裝置之構成更詳細地進行說明。
圖3(a)係自Y方向觀察到之圖2所示之構造之一部分之模式性剖視圖。圖3(b)係自X方向觀察到之圖2所示之構造之一部分之模式性剖視圖。
電路層200具備絕緣層201。絕緣層201例如包含氧化矽(SiO2 )等。
下層記憶體墊300包含導電層301、阻擋導電層302、電極層303、硫屬元素層304、電極層305、阻擋導電層306_1、硫屬元素層307、阻擋導電層308_1、電極層309、阻擋導電層310及導電層311。
導電層301設置於絕緣層201之上表面。導電層301於Y方向上延伸，作為下層位元線LBL之一部分發揮功能。導電層301例如包含鎢(W)等。
阻擋導電層302設置於導電層301之上表面。阻擋導電層302於Y方向上延伸，作為下層位元線LBL之一部分發揮功能。阻擋導電層302例如包含氮化鎢(WN)等。
電極層303設置於阻擋導電層302之上表面。電極層303作為記憶胞MC之陰極EC 發揮功能。電極層303例如包含氮化碳(CN)等。
硫屬元素層304設置於電極層303之上表面。硫屬元素層304作為非線性元件NO發揮功能。例如於對硫屬元素層304施加低於規定閾值之電壓之情形時，硫屬元素層304為高電阻狀態。當施加至硫屬元素層304之電壓達到規定閾值時，硫屬元素層304成為低電阻狀態，硫屬元素層304中流動之電流增大多位。當施加至硫屬元素層304之電壓於一定時間內低於規定電壓時，硫屬元素層304再次成為高電阻狀態。
硫屬元素層304例如包含至少1種以上之硫屬元素。硫屬元素層304例如亦可包含含有硫屬元素之化合物即硫屬化物。又，硫屬元素層304亦可包含選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種元素。
再者，此處所謂硫屬元素係指屬於週期表第16族之元素中除氧(O)以外之元素。硫屬元素例如包含硫(S)、硒(Se)、碲(Te)等。
電極層305設置於硫屬元素層304之上表面。電極層305作為連接於電阻變化元件VR及非線性元件NO之電極發揮功能。電極層305例如包含碳(C)等。
阻擋導電層306_1設置於電極層305之上表面。阻擋導電層306_1作為使硫屬元素層307中產生之熱不易逸散之隔熱材發揮功能。阻擋導電層306_1例如包含氮化鎢(WN)等。
硫屬元素層307設置於阻擋導電層306_1之上表面。硫屬元素層307作為電阻變化元件VR發揮功能。
硫屬元素層307例如包含至少1種以上之硫屬元素。硫屬元素層307例如亦可包含含有硫屬元素之化合物即硫屬化物。硫屬元素層307例如亦可為GeSbTe、GeCuTe、GeTe、SbTe、SiTe等。又，硫屬元素層307亦可包含選自鍺(Ge)、銻(Sb)及碲(Te)中之至少1種元素。
硫屬元素層307包含相變區域307_a。相變區域307_a設置於硫屬元素層307之內部之陰極EC 側之區域(下層位元線LBL側之區域)，與阻擋導電層306_1相接。相變區域307_a作為利用熱而變化為非晶狀態之相或結晶狀態之相之記憶保持部發揮功能。
阻擋導電層308_1設置於硫屬元素層307之上表面。阻擋導電層308_1作為使硫屬元素層307中產生之熱容易逸散之導熱體發揮功能。阻擋導電層308_1例如包含鎢(W)等之導熱率高於阻擋導電層306_1中所含之材料的材料。
電極層309設置於阻擋導電層308之上表面。電極層309作為記憶胞MC之陽極EA 發揮功能。電極層309例如包含碳(C)等。
阻擋導電層310設置於電極層309之上表面。阻擋導電層310於X方向延伸，作為字元線WL之一部分發揮功能。阻擋導電層310例如包含氮化鎢(WN)等。
導電層311設置於阻擋導電層310之上表面。導電層311於X方向上延伸，作為字元線WL之一部分發揮功能。導電層311例如包含鎢(W)等。
上層記憶體墊400包含導電層401、阻擋導電層402、電極層403、硫屬元素層404、電極層405、阻擋導電層406_1、硫屬元素層407、阻擋導電層408_1、電極層409、阻擋導電層410、及導電層411。
導電層401設置於導電層311之上表面。導電層401於X方向延伸，作為字元線WL之一部分發揮功能。導電層401例如包含鎢(W)等。
阻擋導電層402設置於導電層401之上表面。阻擋導電層402於X方向上延伸，作為字元線WL之一部分發揮功能。阻擋導電層402例如包含氮化鎢(WN)等。
電極層403設置於阻擋導電層402之上表面。電極層403作為記憶胞MC之陽極EA 發揮功能。電極層403例如包含氮化碳(CN)等。
硫屬元素層404設置於電極層403之上表面。硫屬元素層404與硫屬元素層304同樣地作為非線性元件NO發揮功能。硫屬元素層404例如包含與硫屬元素層304相同之材料。
電極層405設置於硫屬元素層404之上表面。電極層405作為連接於電阻變化元件VR及非線性元件NO之電極發揮功能。電極層405例如包含碳(C)等。
阻擋導電層406_1設置於電極層405之上表面。阻擋導電層406_1作為使硫屬元素層407中產生之熱容易逸散之導熱體發揮功能。阻擋導電層408_1例如包含鎢(W)等。
硫屬元素層407設置於阻擋導電層406_1之上表面。硫屬元素層407與硫屬元素層307同樣地作為電阻變化元件VR發揮功能。硫屬元素層407例如包含與硫屬元素層307相同之材料。
硫屬元素層407包含相變區域407_a。相變區域407_a設置於硫屬元素層407內部之陰極EC 側之區域(上層位元線UBL側之區域)，與阻擋導電層408_1相接。相變區域407_a作為利用熱而變化為非晶狀態之相或結晶狀態之相之記憶保持部發揮功能。
阻擋導電層408_1設置於硫屬元素層407之上表面。阻擋導電層408_1作為使硫屬元素層407中產生之熱不易逸散之隔熱材發揮功能。阻擋導電層408_1例如包含氮化鎢(WN)等材料，該材料之導熱率低於阻擋導電層406_1中所含之材料。
電極層409設置於阻擋導電層408之上表面。電極層409作為記憶胞MC之陰極EC 發揮功能。電極層409例如包含碳(C)等。
阻擋導電層410設置於電極層409之上表面。阻擋導電層410於Y方向上延伸，作為上層位元線UBL之一部分發揮功能。阻擋導電層410例如包含氮化鎢(WN)等。
導電層411設置於阻擋導電層410之上表面。導電層411於Y方向上延伸，作為上層位元線UBL之一部分發揮功能。導電層411例如包含鎢(W)等。
[寫入動作] 接下來，對本實施形態之記憶胞MC之寫入動作進行說明。本實施形態之記憶胞MC之寫入動作包含重設動作及設定動作。重設動作係使記憶胞MC自低電阻狀態轉變為高電阻狀態之動作。設定動作係使記憶胞MC自高電阻狀態轉變為低電阻狀態之動作。
當對圖3所示之下層記憶體墊300中所含之記憶胞MC執行重設動作時，硫屬元素層307中所包含之相變區域307_a自結晶狀態轉變為非晶狀態。
於進行重設動作時，例如將記憶胞MC之相對於陰極EC 之電壓之陽極EA 之電壓(以下稱為「胞電壓」)調整為重設電壓。藉此，於記憶胞MC中流動電流(以下稱為「重設電流」)，對硫屬元素層307供給焦耳熱。此時之焦耳熱具有使相變區域307_a熔融之程度之大小。繼而，將上述胞電壓調整為0 V。藉此，不再對硫屬元素層307供給焦耳熱，相變區域307_a之熔融部分急速冷卻而固相化。其間，未給予相變區域307_a結晶化所需之時間。因此，相變區域307_a轉變為非晶狀態(重設狀態：高電阻狀態)。
又，當對該記憶胞MC執行設定動作時，硫屬元素層307中所包含之相變區域307_a自非晶狀態轉變為結晶狀態。
於進行設定動作時，例如將上述胞電壓調整為小於上述重設電壓之設定電壓，並保持一定時間。藉此，於記憶胞MC中流動電流(以下稱為「設定電流」)，對硫屬元素層307供給焦耳熱。此時之焦耳熱係足以使相變區域307_a結晶化，但無法使之熔融之程度之大小。繼而，將上述胞電壓設為0 V。藉此，相變區域307_a轉變為結晶狀態(設定狀態：低電阻狀態)。
關於上層記憶體墊400中所包含之記憶胞MC，亦能夠利用相同之方法進行控制。
[效果] 以下，對本實施形態之半導體記憶裝置之效果進行說明。再者，於以下說明中，例示對下層記憶體墊300執行寫入動作之情況。
為了實現半導體記憶裝置之低耗電化，考慮減小上述重設電流及上述設定電流。為了以更小之電流使相變區域307_a熔融或結晶化，例如考慮使硫屬元素層307之陰極EC 側之面所連接之電極層305於X方向及Y方向上之寬度小於硫屬元素層307於X方向及Y方向上之寬度。
當對具有此種構成之半導體記憶裝置進行寫入動作時，硫屬元素層307及電極層305之接觸面之電流密度變大，能夠於硫屬元素層307之陰極EC 側之面有效率地產生焦耳熱。藉此，能夠以更少之電流量使相變區域307_a熔融、或結晶化。
又，根據此種方法，硫屬元素層307與電極層309之接觸面中之電流密度變小，能夠抑制硫屬元素層307之陽極EA 側之面中之焦耳熱。藉此，能夠抑制硫屬元素層307中相變區域307_a以外之部分之熔融而實現穩定之切換。
然而，於如參照圖2所說明之記憶胞陣列MCA中，高積體化不斷發展，記憶胞MC之X方向及Y方向之寬度不斷變小。於此種記憶胞MC中，進而減小電極層305之X方向及Y方向之寬度存在就方便加工等而言並不容易之情況。
因此，於本實施形態中，以阻擋導電層306_1之導熱率大於阻擋導電層308_1之導熱率之方式調整導熱率，該阻擋導電層306_1設置於硫屬元素層307之陰極EC 側之面，該阻擋導電層308_1設置於硫屬元素層307之陽極EA 側之面。
於此種構成中，熱不易自阻擋導電層306_1側逸散，熱容易自阻擋導電層308_1側逸散。因此，能夠在硫屬元素層307內有效率地產生如硫屬元素層307之阻擋導電層306_1側之面成為高溫之溫度梯度。因此，能夠以更小之電流進行寫入動作而無需調整電極層305於X方向及Y方向上之寬度。又，由於相變區域307_a以外之部分之相變得到抑制，故而能夠實現穩定之切換動作。
[阻擋導電層之構成] 阻擋導電層306_1、308_1、406_1、及408_1之導熱率之調整例如亦可藉由材料之選定來進行。作為構成阻擋導電層306_1、308_1、406_1、及408_1之材料，例如可列舉：鎢(W)(170 W/mK)、多晶矽(Si)(150 W/mK)、鎳(Ni)(91 W/mK)、鈀(Pd)(72 W/mK)、鉑(Pt)(70 W/mK)、釩(V)(31 W/mK)、鈦(Ti)(22 W/mK)、或於該等材料中加入其他元素所得之氮化鈦(TiN)(19 W/mK)、氮化鎢(WN)等材料(括號內為各材料之導熱率)。
如上所述，阻擋導電層308_1及406_1之導熱率高於阻擋導電層306_1及408_1之導熱率。尤其，阻擋導電層308_1及406_1之導熱率較佳為阻擋導電層306_1及408_1之導熱率之1.7倍以上。例如於阻擋導電層308_1及406_1之材料包含氮化鈦(TiN)(19 W/mK)之情形時，阻擋導電層306_1及408_1之材料較佳為鎢(W)(170 W/mK)、多晶矽(Si)(150 W/mK)、鎳(Ni)(91 W/mK)、鈀(Pd)(72 W/mK)、鉑(Pt)(70 W/mK)等。
又，例如亦可將阻擋導電層308_1及406_1之材料設為鎢(W)、鈦(Ti)等上述材料，將阻擋導電層306_1及408_1之材料設為氮化鎢(WN)、氮化鈦(TiN)等於上述材料中加入其他元素所得之材料。於此種情形時，阻擋導電層306_1、308_1、406_1、及408_1之導熱率之調整亦可藉由調整其他元素之濃度來進行。
又，阻擋導電層308_1及406_1亦可為包含交替地積層於Z方向上之複數個第1膜及複數個第2膜之積層膜。又，該等複數個第1膜及複數個第2膜亦可包含互不相同之材料，而具有互不相同之導熱率。又，該等複數個第1膜及複數個第2膜可包含上述材料之任一者。此處，包含複數個膜之積層膜之導熱率會因界面熱阻而降低。因此，相較將阻擋導電層308_1及406_1設為單層膜之情況，能夠降低導熱率。
又，亦可將阻擋導電層308_1、406_1、306_1及408_1均設為積層膜。於此種情形時，阻擋導電層306_1、308_1、406_1、及408_1之導熱率之調整可藉由調整上述第1膜及第2膜之層數來進行。根據此種方法，能夠使阻擋導電層306_1及阻擋導電層408_1之蝕刻速率與阻擋導電層308_1及阻擋導電層406_1之蝕刻速率相對容易地保持一致。
再者，阻擋導電層306_1、308_1、406_1及408_1中之各材料之組成例如能夠藉由EDS(Energy Dispersive X-ray Spectrometry，能量色散X射線光譜法)等方法進行觀察。
[第2實施形態] 接下來，參照圖4對第2實施形態之半導體記憶裝置之構成進行說明。
圖4(a)係表示與圖3(a)對應之剖面之模式性剖視圖。圖4(b)係表示與圖3(b)對應之剖面之模式性剖視圖。
如圖4所示，本實施形態之記憶胞MC基本上與第1實施形態(圖3)之記憶胞MC同樣地構成。
然而，本實施形態中，藉由調整膜厚來調整設置於硫屬元素層307、407之上表面及下表面之阻擋導電層之導熱率。即，本實施形態之記憶胞MC不具備第1實施形態之阻擋導電層306_1、308_1、406_1、及408_1，取而代之，具備阻擋導電層306_2、308_2、406_2及408_2。阻擋導電層306_2及408_2具備膜厚t1，阻擋導電層308_2及406_2具備膜厚t2。膜厚t1大於膜厚t2。
此處，硫屬元素層307中產生之熱不易自膜厚t1之阻擋導電層306_2側逸散，而容易自膜厚t2之阻擋導電層308_2側逸散。同樣地，硫屬元素層407中產生之熱不易自膜厚t1之阻擋導電層408_2側逸散，而容易自膜厚t2之阻擋導電層306_2側逸散。因此，能夠於硫屬元素層307及407內有效率地產生如硫屬元素層307之阻擋導電層306_2側之面、及硫屬元素層407之阻擋導電層408_2側之面成為高溫之溫度梯度。
本實施形態中，亦與第1實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
[阻擋導電層之構成] 阻擋導電層306_2、308_2、406_2、及408_2例如亦可包含能夠應用於第1實施形態之阻擋導電層306_1、308_1、406_1、及408_1之材料。又，阻擋導電層306_2及408_2之材料與阻擋導電層308_2及406_2之材料可相同亦可不同。
於阻擋導電層306_2、308_2、406_2、及408_2均具有相同導熱率之情形時，較佳為膜厚t1比膜厚t2厚1.7倍以上。
又，於阻擋導電層306_2及408_2、阻擋導電層308_2及406_2具有不同導熱率之情形時，例如當將阻擋導電層306_2及408_2之導熱率設為λ1，將阻擋導電層308_2及406_2之導熱率設為λ2時，較佳為((1/λ1)×t1)/((1/λ2)×t2)大於1.7。
[第3實施形態] 接下來，參照圖5，對第3實施形態之半導體記憶裝置之構成進行說明。
圖5(a)係表示與圖3(a)對應之剖面之模式性剖視圖。圖5(b)係表示與圖3(b)對應之剖面之剖視圖。
如圖5所示，本實施形態之記憶胞MC基本上與第1實施形態(圖3)之記憶胞MC同樣地構成。
然而，本實施形態中，將字元線WL之極性與下層位元線LBL及上層位元線UBL之極性調換。即，記憶胞MC之陰極EC 連接於字元線WL，而非下層位元線LBL或上層位元線UBL。又，記憶胞MC之陽極EA 連接於下層位元線LBL或上層位元線UBL，而非字元線WL。
因此，本實施形態中，電極層303及409作為記憶胞MC之陽極EA 發揮功能，電極層309及403作為記憶胞MC之陰極EC 發揮功能。又，硫屬元素層307之相變區域307_a設置於硫屬元素層307內部之字元線WL側之區域，硫屬元素層407之相變區域407_a設置於硫屬元素層407內部之字元線WL側之區域。
又，本實施形態之記憶胞MC不具備第1實施形態之阻擋導電層306_1、308_1、406_1、及408_1，取而代之，具備阻擋導電層306_3、308_3、406_3、及408_3。阻擋導電層308_3及406_3與阻擋導電層306_1及408_1同樣地構成。阻擋導電層306_3及408_3與阻擋導電層308_1及406_1同樣地構成。
本實施形態中，亦與第1實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
[第4實施形態] 接下來，參照圖6，對第4實施形態之半導體記憶裝置之構成進行說明。
圖6(a)係表示與圖5(a)對應之剖面之模式性剖視圖。圖6(b)係表示與圖5(a)對應之剖面之模式性剖視圖。
如圖6所示，本實施形態之記憶胞MC基本上與第3實施形態(圖5)之記憶胞MC同樣地構成。
然而，本實施形態中，與第2實施形態同樣地，藉由調整膜厚來調整設置於硫屬元素層307、407之上表面及下表面之阻擋導電層之導熱率。即，本實施形態之記憶胞MC不具備第3實施形態之阻擋導電層306_3、308_3、406_3、及408_3，取而代之，具備阻擋導電層306_4、308_4、406_4、及408_4。阻擋導電層308_4及406_4與阻擋導電層306_2及408_2同樣地構成，具備膜厚t1。阻擋導電層306_4及408_4與阻擋導電層308_2及406_2同樣地構成，具備膜厚t2。如上所述，膜厚t1大於膜厚t2。
本實施形態中，亦與第3實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
[第5實施形態] 接下來，參照圖7，對第5實施形態之半導體記憶裝置之構成進行說明。
圖7(a)係表示與圖3(a)對應之剖面之模式性剖視圖。圖7(b)係表示與圖3(b)對應之剖面之模式性剖視圖。
如圖7所示，本實施形態之記憶胞MC基本上與第1實施形態(圖3)之記憶胞MC同樣地構成。
然而，本實施形態之記憶胞陣列MCA不具備第1實施形態之上層記憶體墊400，取而代之，具備上層記憶體墊500。
上層記憶體墊500包含導電層501、阻擋導電層502、電極層503、阻擋導電層504_5、硫屬元素層505、阻擋導電層506_5、電極層507、硫屬元素層508、電極層509、阻擋導電層510及導電層511。
導電層501設置於導電層311之上表面。導電層501於X方向上延伸，作為字元線WL之一部分發揮功能。導電層501例如包含鎢(W)等。
阻擋導電層502設置於導電層501之上表面。阻擋導電層502於X方向上延伸，作為字元線WL之一部分發揮功能。阻擋導電層502例如包含氮化鎢(WN)等。
電極層503設置於阻擋導電層502之上表面。電極層503作為記憶胞MC之陽極EA 發揮功能。電極層503例如包含碳(C)等。
阻擋導電層504_5設置於電極層503之上表面。阻擋導電層504_5作為使硫屬元素層505中產生之熱容易逸散之導熱體發揮功能。阻擋導電層504_5例如包含鎢(W)等。
硫屬元素層505設置於阻擋導電層504_5之上表面。硫屬元素層505與硫屬元素層307同樣地作為電阻變化元件VR發揮功能。硫屬元素層505例如包含與硫屬元素層307相同之材料。
硫屬元素層505包含相變區域505_a。相變區域505_a設置於硫屬元素層505內部之陰極EC 側之區域(上層位元線UBL側之區域)，與阻擋導電層506_5相接。相變區域505_a作為利用熱而變化為非晶狀態之相或結晶狀態之相之記憶保持部發揮功能。
阻擋導電層506_5設置於硫屬元素層505之上表面。阻擋導電層506_5作為使硫屬元素層505中產生之熱不易逸散之隔熱材發揮功能。阻擋導電層506_5例如包含氮化鎢(WN)等材料，該材料之導熱率低於阻擋導電層504_5中所含之材料。
電極層507設置於阻擋導電層506_5之上表面。電極層507作為連接於電阻變化元件VR及非線性元件NO之電極發揮功能。電極層507例如包含碳(C)等。
硫屬元素層508設置於電極層507之上表面。硫屬元素層508與硫屬元素層304同樣地作為非線性元件NO發揮功能。硫屬元素層508例如包含與硫屬元素層304相同之材料。
電極層509設置於硫屬元素層508之上表面。電極層509作為記憶胞MC之陰極EC 發揮功能。電極層509例如包含氮化碳(CN)等。
阻擋導電層510設置於電極層509之上表面。阻擋導電層510於Y方向上延伸，作為上層位元線UBL之一部分發揮功能。阻擋導電層510例如包含氮化鎢(WN)等。
導電層511設置於阻擋導電層510之上表面。導電層511於Y方向上延伸，作為上層位元線UBL之一部分發揮功能。導電層511例如包含鎢(W)等。
本實施形態中，亦與第1實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
又，本實施形態中，於下層記憶體墊300中，作為非線性元件NO發揮功能之硫屬元素層304設置於較作為電阻變化元件VR發揮功能之硫屬元素層307靠陰極EC 側。又，設置於硫屬元素層307之陰極EC 側之面之阻擋導電層306_5之導熱率小於設置於硫屬元素層307之陽極EA 側之面之阻擋導電層308_5之導熱率。同樣地，於上層記憶體墊500中，作為非線性元件NO發揮功能之硫屬元素層508設置於較作為電阻變化元件VR發揮功能之硫屬元素層505靠陰極EC 側。又，設置於硫屬元素層505之陰極EC 側之面之阻擋導電層506_5之導熱率小於設置於硫屬元素層505之陽極EA 側之面之阻擋導電層504_5之導熱率。
根據此種構成，能夠抑制作為電阻變化元件VR發揮功能之硫屬元素層307及硫屬元素層505中產生之熱向作為非線性元件NO發揮功能之硫屬元素層304及硫屬元素層508傳遞。此處，若作為非線性元件NO發揮功能之硫屬元素層304及硫屬元素層508之溫度超過規定溫度，則有非線性元件NO於非預期之時點成為低電阻狀態之情況。根據本實施形態，能夠抑制此種非線性元件NO之誤動作而實現能夠適宜地控制之半導體記憶裝置。
[第6實施形態] 接下來，參照圖8對第6實施形態之半導體記憶裝置之構成進行說明。
圖8(a)係表示與圖7(a)對應之剖面之模式性剖視圖。圖8(b)係表示與圖7(b)對應之剖面之模式性剖視圖。
如圖8所示，本實施形態之記憶胞MC基本上與第5實施形態(圖7)之記憶胞MC同樣地構成。
然而，本實施形態中，與第2實施形態同樣地，藉由調整膜厚來調整設置於硫屬元素層307、505之上表面及下表面之阻擋導電層之導熱率。即，本實施形態之記憶胞MC不具備第5實施形態之阻擋導電層306_5、308_5、504_5、及506_5，取而代之，具備阻擋導電層306_6、308_6、504_6、及506_6。阻擋導電層306_6及506_6與阻擋導電層306_2及408_2同樣地構成，具備膜厚t1。阻擋導電層308_6及504_6與阻擋導電層308_2及406_2同樣地構成，具備膜厚t2。如上所述，膜厚t1大於膜厚t2。
本實施形態中，亦與第5實施形態同樣地能夠實現低耗電化及切換動作之穩定化。又，本實施形態中，亦與第5實施形態同樣地能夠適宜地控制非線性元件NO。
[第7實施形態] 接下來，參照圖9對第7實施形態之半導體記憶裝置之構成進行說明。
圖9(a)係表示與圖7(a)對應之剖面之模式性剖視圖。圖9(b)係表示與圖7(b)對應之剖面之剖視圖。
如圖9所示，本實施形態之記憶胞MC基本上與第5實施形態(圖7)之記憶胞MC同樣地構成。
然而，本實施形態中，與第3實施形態同樣地調換字元線WL之極性與下層位元線LBL及上層位元線UBL之極性。
因此，本實施形態中，電極層303及509作為記憶胞MC之陽極EA 發揮功能，電極層309及503作為記憶胞MC之陰極EC 發揮功能。又，硫屬元素層307之相變區域307_a設置於硫屬元素層307內部之字元線WL側之區域，硫屬元素層505之相變區域505_a設置於硫屬元素層505內部之字元線WL側之區域。
又，本實施形態之記憶胞MC不具備第5實施形態之阻擋導電層306_5、308_5、504_5、及506_5，取而代之，具備阻擋導電層306_7、308_7、504_7、及506_7。阻擋導電層308_7及504_7與阻擋導電層306_5及506_5同樣地構成。阻擋導電層306_7及506_7與阻擋導電層308_5及504_5同樣地構成。
本實施形態中，亦與第5實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
[第8實施形態] 接下來，參照圖10，對第8實施形態之半導體記憶裝置之構成進行說明。
圖10(a)係表示與圖9(a)對應之剖面之模式性剖視圖。圖10(b)係表示與圖9(b)對應之剖面之模式性剖視圖。
如圖10所示，本實施形態之記憶胞MC基本上與第7實施形態(圖9)之記憶胞MC同樣地構成。
然而，本實施形態中，與第6實施形態同樣地，藉由調整膜厚來調整設置於硫屬元素層307、505之上表面及下表面之阻擋導電層之導熱率。即，本實施形態之記憶胞MC不具備第7實施形態之阻擋導電層306_7、308_7、504_7、及506_7，取而代之，具備阻擋導電層306_8、308_8、504_8、及506_8。阻擋導電層308_8及504_8與阻擋導電層306_2及408_2同樣地構成，具備膜厚t1。阻擋導電層306_8及506_8與阻擋導電層308_2及406_2同樣地構成，具備膜厚t2。如上所述，膜厚t1大於膜厚t2。
本實施形態中，亦與第7實施形態同樣地能夠實現低耗電化及切換動作之穩定化。
[其他] 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並非意欲限定發明之範圍。該等新穎之實施形態能夠藉由其他各種形態來實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等範圍。
[相關申請案]  本申請案享有以日本專利申請案2019-161102號(申請日：2019年9月4日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
100:基板 200:電路層 201:絕緣層 300:下層記憶體墊 301:導電層 302:阻擋導電層 303:電極層 304:硫屬元素層 305:電極層 306:阻擋導電層 306_1:阻擋導電層 306_2:阻擋導電層 306_3:阻擋導電層 306_4:阻擋導電層 306_5:阻擋導電層 306_6:阻擋導電層 306_7:阻擋導電層 306_8:阻擋導電層 307:硫屬元素層 307_a:相變區域 308:阻擋導電層 308_1:阻擋導電層 308_2:阻擋導電層 308_3:阻擋導電層 308_4:阻擋導電層 308_5:阻擋導電層 308_6:阻擋導電層 308_7:阻擋導電層 308_8:阻擋導電層 309:電極層 310:阻擋導電層 311:導電層 400:上層記憶體墊 401:導電層 402:阻擋導電層 403:電極層 404:硫屬元素層 405:電極層 406:阻擋導電層 406_1:阻擋導電層 406_2:阻擋導電層 406_3:阻擋導電層 406_4:阻擋導電層 407:硫屬元素層 407_a:相變區域 408:阻擋導電層 408_1:阻擋導電層 408_2:阻擋導電層 408_3:阻擋導電層 408_4:阻擋導電層 409:電極層 410:阻擋導電層 411:導電層 500:上層記憶體墊 501:導電層 502:阻擋導電層 503:電極層 504:阻擋導電層 504_5:阻擋導電層 504_6:阻擋導電層 504_7:阻擋導電層 504_8:阻擋導電層 505:硫屬元素層 505_a:相變區域 506_5:阻擋導電層 506_6:阻擋導電層 506_7:阻擋導電層 506_8:阻擋導電層 507:電極層 508:硫屬元素層 509:電極層 510:阻擋導電層 511:導電層 BLC:位元線觸點 EA :陽極 EC :陰極 LBL:下層位元線 MC:記憶胞 MCA:記憶胞陣列 NO:非線性元件 PC:周邊電路 UBL:上層位元線 VR:電阻變化元件 WLC:字元線觸點 WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。 圖2係表示第1實施形態之半導體記憶裝置之一部分構成之模式性立體圖。 圖3(a)、(b)係表示第1實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖4(a)、(b)係表示第2實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖5(a)、(b)係表示第3實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖6(a)、(b)係表示第4實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖7(a)、(b)係表示第5實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖8(a)、(b)係表示第6實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖9(a)、(b)係表示第7實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖10(a)、(b)係表示第8實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。
200:電路層
201:絕緣層
300:下層記憶體墊
301:導電層
302:阻擋導電層
303:電極層
304:硫屬元素層
305:電極層
306_1:阻擋導電層
307:硫屬元素層
307_a:相變區域
308_1:阻擋導電層
309:電極層
310:阻擋導電層
311:導電層
400:上層記憶體墊
401:導電層
402:阻擋導電層
403:電極層
404:硫屬元素層
405:電極層
406_1:阻擋導電層
407:硫屬元素層
407_a:相變區域
408_1:阻擋導電層
409:電極層
410:阻擋導電層
411:導電層
EA :陽極
EC :陰極
LBL:下層位元線
MC:記憶胞
NO:非線性元件
UBL:上層位元線
VR:電阻變化元件
WL:字元線

Claims (19)

  1. 一種半導體記憶裝置，其具備：第1配線及第2配線，其等於第1方向排列，且於與上述第1方向交叉之第2方向延伸；第3配線，其設置於上述第1配線及上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向延伸；第1相變層，其設置於上述第1配線與上述第3配線之間；第1導電層，其設置於上述第1相變層之上述第1配線側之面；第2導電層，其設置於上述第1相變層之上述第3配線側之面；第2相變層，其設置於上述第3配線與上述第2配線之間；第3導電層，其設置於上述第2相變層之上述第3配線側之面；及第4導電層，其設置於上述第2相變層之上述第2配線側之面；且上述第1導電層及上述第4導電層之導熱率大於上述第2導電層及上述第3導電層之導熱率、或小於上述第2導電層及上述第3導電層之導熱率；上述第1導電層及上述第4導電層、或上述第2導電層及上述第3導電層具備於上述第1方向交替地排列且導熱率不同之複數個第1膜及複數個第2膜。
  2. 如請求項1之半導體記憶裝置，其具備：第1非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第2非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  3. 如請求項1之半導體記憶裝置，其具備：第3非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第4非線性元件層，其設置於上述第2配線及上述第4導電層之間。
  4. 如請求項1之半導體記憶裝置，其具備：第5非線性元件層，其設置於上述第3配線及上述第2導電層之間；以及第6非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  5. 如請求項1之半導體記憶裝置，其中上述第1導電層及上述第4導電層之導熱率小於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度大於上述第2導電層及上述第3導電層於上述第1方向上之厚度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓小於上述第3配線之電壓。
  6. 如請求項1之半導體記憶裝置，其中上述第1導電層及上述第4導電層之導熱率大於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度小於上述第2導電層及上述第3導電層於上述第1方向上之厚 度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓大於上述第3配線之電壓。
  7. 一種半導體記憶裝置，其具備：第1配線及第2配線，其等於第1方向排列，且於與上述第1方向交叉之第2方向延伸；第3配線，其設置於上述第1配線及上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向延伸；第1相變層，其設置於上述第1配線與上述第3配線之間；第1導電層，其設置於上述第1相變層之上述第1配線側之面；第2導電層，其設置於上述第1相變層之上述第3配線側之面；第2相變層，其設置於上述第3配線與上述第2配線之間；第3導電層，其設置於上述第2相變層之上述第3配線側之面；及第4導電層，其設置於上述第2相變層之上述第2配線側之面；且於上述第1方向上，上述第1導電層及上述第4導電層之厚度大於上述第2導電層及上述第3導電層之厚度、或小於上述第2導電層及上述第3導電層之厚度；上述第1導電層及上述第4導電層、或上述第2導電層及上述第3導電層具備於上述第1方向交替地排列且導熱率不同之複數個第1膜及複數個第2膜。
  8. 如請求項7之半導體記憶裝置，其具備： 第1非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第2非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  9. 如請求項7之半導體記憶裝置，其具備：第3非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第4非線性元件層，其設置於上述第2配線及上述第4導電層之間。
  10. 如請求項7之半導體記憶裝置，其具備：第5非線性元件層，其設置於上述第3配線及上述第2導電層之間；以及第6非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  11. 如請求項7之半導體記憶裝置，其中上述第1導電層及上述第4導電層之導熱率小於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度大於上述第2導電層及上述第3導電層於上述第1方向上之厚度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓小於上述第3配線之電壓。
  12. 如請求項7之半導體記憶裝置，其中 上述第1導電層及上述第4導電層之導熱率大於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度小於上述第2導電層及上述第3導電層於上述第1方向上之厚度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓大於上述第3配線之電壓。
  13. 一種半導體記憶裝置，其具備：第1配線及第2配線，其等於第1方向排列，且於與上述第1方向交叉之第2方向延伸；第3配線，其設置於上述第1配線及上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向延伸；第1相變層，其設置於上述第1配線與上述第3配線之間；第1導電層，其設置於上述第1相變層之上述第1配線側之面；第2導電層，其設置於上述第1相變層之上述第3配線側之面；第2相變層，其設置於上述第3配線與上述第2配線之間；第3導電層，其設置於上述第2相變層之上述第3配線側之面；及第4導電層，其設置於上述第2相變層之上述第2配線側之面；且當將上述第1導電層及上述第4導電層於上述第1方向上之厚度設為t1，將上述第2導電層及上述第3導電層於上述第1方向上之厚度設為t2，將上述第1導電層及上述第4導電層之導熱率設為λ1，將上述第2導電層及上述第3導電層之導熱率設為λ2時， ((1/λ1)×t1)/((1/λ2)×t2)大於1.7或小於1/1.7。
  14. 如請求項13之半導體記憶裝置，其具備：第1非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第2非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  15. 如請求項13之半導體記憶裝置，其具備：第3非線性元件層，其設置於上述第1配線及上述第1導電層之間；以及第4非線性元件層，其設置於上述第2配線及上述第4導電層之間。
  16. 如請求項13之半導體記憶裝置，其具備：第5非線性元件層，其設置於上述第3配線及上述第2導電層之間；以及第6非線性元件層，其設置於上述第3配線及上述第3導電層之間。
  17. 如請求項13之半導體記憶裝置，其中上述第1導電層及上述第4導電層之導熱率小於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度大於上述第2導電層及上述第3導電層於上述第1方向上之厚度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓小於 上述第3配線之電壓。
  18. 如請求項13之半導體記憶裝置，其中上述第1導電層及上述第4導電層之導熱率大於上述第2導電層及上述第3導電層之導熱率，或者，上述第1導電層及上述第4導電層於上述第1方向上之厚度小於上述第2導電層及上述第3導電層於上述第1方向上之厚度，且於寫入動作中，上述第1配線及上述第2配線之至少一者之電壓大於上述第3配線之電壓。
  19. 如請求項13至18之任一半導體記憶裝置，其中上述第1導電層及上述第4導電層、或上述第2導電層及上述第3導電層具備於上述第1方向交替地排列且導熱率不同之複數個第1膜及複數個第2膜。
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