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JP2021040067A - 半導体記憶装置 - Google Patents

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JP2021040067A JP2019161102A JP2019161102A JP2021040067A JP 2021040067 A JP2021040067 A JP 2021040067A JP 2019161102 A JP2019161102 A JP 2019161102A JP 2019161102 A JP2019161102 A JP 2019161102A JP 2021040067 A JP2021040067 A JP 2021040067A
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裕之 大出
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Abstract

【課題】微細化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に並び第１方向と交差する第２方向に延伸する第１配線及び第２配線と、第１配線及び第２配線の間に設けられ第１方向及び第２方向と交差する第３方向に延伸する第３配線と、第１配線と第３配線との間に設けられた第１相変化層と、第１相変化層の第１配線側の面に設けられた第１導電層と、第１相変化層の第３配線側の面に設けられた第２導電層と、第３配線と第２配線との間に設けられた第２相変化層と、第２相変化層の第３配線側の面に設けられた第３導電層と、第２相変化層の第２配線側の面に設けられた第４導電層と、を備える。第１導電層及び第４導電層の熱伝導率は、第２導電層及び第３導電層の熱伝導率よりも大きく、又は、第２導電層及び第３導電層の熱伝導率よりも小さい。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
第１方向に並び、第１方向と交差する第２方向に延伸する第１配線及び第２配線と、第１配線及び第２配線の間に設けられ、第１方向及び第２方向と交差する第３方向に延伸する第３配線と、第１配線と第３配線との間に設けられた第１相変化層と、第３配線と第２配線との間に設けられた第２相変化層と、を備える半導体記憶装置が知られている。第１相変化層及び第２相変化層は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）等を含む。
特開２０１１−１８８３８号公報
消費電力の低い半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並び第１方向と交差する第２方向に延伸する第１配線及び第２配線と、第１配線及び第２配線の間に設けられ第１方向及び第２方向と交差する第３方向に延伸する第３配線と、第１配線と第３配線との間に設けられた第１相変化層と、第１相変化層の第１配線側の面に設けられた第１導電層と、第１相変化層の第３配線側の面に設けられた第２導電層と、第３配線と第２配線との間に設けられた第２相変化層と、第２相変化層の第３配線側の面に設けられた第３導電層と、第２相変化層の第２配線側の面に設けられた第４導電層と、を備える。第１導電層及び第４導電層の熱伝導率は、第２導電層及び第３導電層の熱伝導率よりも大きく、又は、第２導電層及び第３導電層の熱伝導率よりも小さい。
一の実施形態に係る半導体記憶装置は、第１方向に並び、第１方向と交差する第２方向に延伸する第１配線及び第２配線と、第１配線及び第２配線の間に設けられ、第１方向及び第２方向と交差する第３方向に延伸する第３配線と、第１配線と第３配線との間に設けられた第１相変化層と、第１相変化層の第１配線側の面に設けられた第１導電層と、第１相変化層の第３配線側の面に設けられた第２導電層と、第３配線と第２配線との間に設けられた第２相変化層と、第２相変化層の第３配線側の面に設けられた第３導電層と、第２相変化層の第２配線側の面に設けられた第４導電層と、を備える。第１方向において、第１導電層及び第４導電層の厚みは、第２導電層及び第３導電層の厚みよりも大きく、又は、第２導電層及び第３導電層の厚みよりも小さい。
一の実施形態に係る半導体記憶装置は、第１方向に並び、第１方向と交差する第２方向に延伸する第１配線及び第２配線と、第１配線及び第２配線の間に設けられ、第１方向及び第２方向と交差する第３方向に延伸する第３配線と、第１配線と第３配線との間に設けられた第１相変化層と、第１相変化層の第１配線側の面に設けられた第１導電層と、第１相変化層の第３配線側の面に設けられた第２導電層と、第３配線と第２配線との間に設けられた第２相変化層と、第２相変化層の第３配線側の面に設けられた第３導電層と、第２相変化層の第２配線側の面に設けられた第４導電層と、を備える。第１導電層及び第４導電層の第１方向における厚みをｔ１とし、第２導電層及び第３導電層の第１方向における厚みをｔ２とし、第１導電層及び第４導電層の熱伝導率をλ１とし、第２導電層及び第３導電層の熱伝導率をλ２とすると、（（１／λ１）×ｔ１）／（（１／λ２）×ｔ２）は、１．７よりも大きく、又は、１／１．７よりも小さい。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応しても良いし、対応しなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。また、複数の実施形態について共通の部分には共通の符号を付し、説明を省略することがある。
［第１実施形態］
［概略構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、例えば、図２に示す通り、基板１００の上方に設けられる。メモリセルアレイＭＣＡは、Ｚ方向に並ぶ下層メモリマット３００及び上層メモリマット４００を備える。下層メモリマット３００は、Ｘ方向に並びＹ方向に延伸する複数の下層ビット線ＬＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、下層ビット線ＬＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。上層メモリマット４００は、Ｘ方向に並びＹ方向に延伸する複数の上層ビット線ＵＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、上層ビット線ＵＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。図示の例において、下層メモリマット３００及び上層メモリマット４００は、ワード線ＷＬを共有する。図１の例において、メモリセルＭＣの陰極ＥＣは下層ビット線ＬＢＬ又は上層ビット線ＵＢＬに接続される。また、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。
周辺回路ＰＣは、例えば、図２に示す通り、基板１００と下層メモリマット３００との間に設けられた回路層２００に設けられる。周辺回路ＰＣは、基板１００の上面に形成された複数の図示しない電界効果トランジスタと、これらに接続された複数の図示しない配線と、を備える。図１の例において、周辺回路ＰＣは、ビット線コンタクトＢＬＣを介して下層ビット線ＬＢＬ及び上層ビット線ＵＢＬに接続される。また、周辺回路ＰＣは、ワード線コンタクトＷＬＣを介してワード線ＷＬに接続される。
周辺回路ＰＣは、例えば、メモリセルＭＣから読み出されたユーザデータ及びメモリセルＭＣに書き込むユーザデータを保持するデータレジスタと、読出動作又は書込動作の対象である選択メモリセルＭＣのアドレスデータを保持するアドレスレジスタと、コマンドデータを保持するコマンドレジスタと、を備える。また、周辺回路ＰＣは、例えば、パッド電極等に供給された電源電圧等を降圧して電圧供給線に出力する降圧回路と、アドレスデータに対応する下層ビット線ＬＢＬ、上層ビット線ＵＢＬ及びワード線ＷＬを対応する電圧供給線と導通させる電圧転送回路と、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬの電圧又は電流に応じて０又は１のデータを出力し、アドレスレジスタに出力するセンスアンプ回路と、を備える。また、周辺回路ＰＣは、例えば、これらを制御するシーケンサ等を備える。
次に、図３を参照して、本実施形態に係る半導体記憶装置の構成について、より詳しく説明する。
図３（ａ）は、図２に示す構造の一部をＹ方向から見た模式的な断面図である。図３（ｂ）は、図２に示す構造の一部をＸ方向から見た模式的な断面図である。
回路層２００は、絶縁層２０１を備える。絶縁層２０１は例えば、酸化シリコン（ＳｉＯ２）等を含む。
下層メモリマット３００は、導電層３０１と、バリア導電層３０２と、電極層３０３と、カルコゲン層３０４と、電極層３０５と、バリア導電層３０６＿１と、カルコゲン層３０７と、バリア導電層３０８＿１と、電極層３０９と、バリア導電層３１０と、導電層３１１と、を含む。
導電層３０１は、絶縁層２０１の上面に設けられる。導電層３０１は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。導電層３０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層３０２は、導電層３０１の上面に設けられる。バリア導電層３０２は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。バリア導電層３０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０３は、バリア導電層３０２の上面に設けられる。電極層３０３は、メモリセルＭＣの陰極ＥＣとして機能する。電極層３０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層３０４は、電極層３０３の上面に設けられる。カルコゲン層３０４は、非線形素子ＮＯとして機能する。例えば、カルコゲン層３０４に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３０４は高抵抗状態である。カルコゲン層３０４に印加される電圧が所定のしきい値に達すると、カルコゲン層３０４は低抵抗状態となり、カルコゲン層３０４に流れる電流は複数桁増大する。カルコゲン層３０４に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層３０４は再度高抵抗状態となる。
カルコゲン層３０４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３０４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
電極層３０５は、カルコゲン層３０４の上面に設けられる。電極層３０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層３０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層３０６＿１は、電極層３０５の上面に設けられる。バリア導電層３０６＿１は、カルコゲン層３０７で発生する熱を逃がしにくくする熱遮蔽材として機能する。バリア導電層３０６＿１は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層３０７は、バリア導電層３０６＿１の上面に設けられる。カルコゲン層３０７は、抵抗変化素子ＶＲとして機能する。
カルコゲン層３０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３０７は、例えば、ＧｅＳｂＴｅ、ＧｅＣｕＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
カルコゲン層３０７は、相変化領域３０７＿ａを含む。相変化領域３０７＿ａは、カルコゲン層３０７の内部の陰極ＥＣ側の領域（下層ビット線ＬＢＬ側の領域）に設けられ、バリア導電層３０６＿１と接する。相変化領域３０７＿ａは、熱によりアモルファス状態又は結晶状態へと相変化する記憶保持部として機能する。
バリア導電層３０８＿１は、カルコゲン層３０７の上面に設けられる。バリア導電層３０８＿１は、カルコゲン層３０７で発生する熱を逃がしやすくする熱伝導体として機能する。バリア導電層３０８＿１は、例えばタングステン（Ｗ）等、バリア導電層３０６＿１に含まれる材料よりも熱伝導率が高い材料を含む。
電極層３０９は、バリア導電層３０８の上面に設けられる。電極層３０９は、メモリセルＭＣの陽極ＥＡとして機能する。電極層３０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層３１０は、電極層３０９の上面に設けられる。バリア導電層３１０は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層３１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層３１１は、バリア導電層３１０の上面に設けられる。導電層３１１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層３１１は、例えば、タングステン（Ｗ）等を含む。
上層メモリマット４００は、導電層４０１と、バリア導電層４０２と、電極層４０３と、カルコゲン層４０４と、電極層４０５と、バリア導電層４０６＿１と、カルコゲン層４０７と、バリア導電層４０８＿１と、電極層４０９と、バリア導電層４１０と、導電層４１１と、を含む。
導電層４０１は、導電層３１１の上面に設けられる。導電層４０１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層４０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層４０２は、導電層４０１の上面に設けられる。バリア導電層４０２は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層４０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０３は、バリア導電層４０２の上面に設けられる。電極層４０３は、メモリセルＭＣの陽極ＥＡとして機能する。電極層４０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層４０４は、電極層４０３の上面に設けられる。カルコゲン層４０４は、カルコゲン層３０４と同様に、非線形素子ＮＯとして機能する。カルコゲン層４０４は、例えば、カルコゲン層３０４と同様の材料を含む。
電極層４０５は、カルコゲン層４０４の上面に設けられる。電極層４０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層４０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層４０６＿１は、電極層４０５の上面に設けられる。バリア導電層４０６＿１は、カルコゲン層４０７で発生する熱を逃がしやすくする熱伝導体として機能する。バリア導電層４０８＿１は、例えば、タングステン（Ｗ）等を含む。
カルコゲン層４０７は、バリア導電層４０６＿１の上面に設けられる。カルコゲン層４０７は、カルコゲン層３０７と同様に、抵抗変化素子ＶＲとして機能する。カルコゲン層４０７は、例えば、カルコゲン層３０７と同様の材料を含む。
カルコゲン層４０７は、相変化領域４０７＿ａを含む。相変化領域４０７＿ａは、カルコゲン層４０７の内部の陰極ＥＣ側の領域（上層ビット線ＵＢＬ側の領域）に設けられ、バリア導電層４０８＿１と接する。相変化領域４０７＿ａは、熱によりアモルファス状態又は結晶状態へと相変化する記憶保持部として機能する。
バリア導電層４０８＿１は、カルコゲン層４０７の上面に設けられる。バリア導電層４０８＿１は、カルコゲン層４０７で発生する熱を逃がしにくくする熱遮蔽材として機能する。バリア導電層４０８＿１は、例えば窒化タングステン（ＷＮ）等、バリア導電層４０６＿１に含まれる材料よりも熱伝導率が低い材料を含む。
電極層４０９は、バリア導電層４０８の上面に設けられる。電極層４０９は、メモリセルＭＣの陰極ＥＣとして機能する。電極層４０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層４１０は、電極層４０９の上面に設けられる。バリア導電層４１０は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。バリア導電層４１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層４１１は、バリア導電層４１０の上面に設けられる。導電層４１１は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。導電層４１１は、例えば、タングステン（Ｗ）等を含む。
［書込動作］
次に、本実施形態に係るメモリセルＭＣの書込動作について説明する。本実施形態に係るメモリセルＭＣの書込動作には、リセット動作及びセット動作が含まれる。リセット動作は、メモリセルＭＣを低抵抗状態から高抵抗状態に遷移させる動作である。セット動作は、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる動作である。
図３に示す下層メモリマット３００に含まれるメモリセルＭＣに対してリセット動作を実行すると、カルコゲン層３０７に含まれる相変化領域３０７＿ａが結晶状態からアモルファス状態へと遷移する。
リセット動作に際しては、例えば、メモリセルＭＣの陰極ＥＣの電圧に対する陽極ＥＡの電圧（以下、「セル電圧」と呼ぶ。）を、リセット電圧に調整する。これにより、メモリセルＭＣに電流（以下、「リセット電流」と呼ぶ。）が流れ、カルコゲン層３０７にジュール熱が供給される。この時のジュール熱は、相変化領域３０７＿ａが溶融する程度の大きさを有する。続いて、上記セル電圧を０Ｖに調整する。これにより、カルコゲン層３０７にジュール熱が供給されなくなり、相変化領域３０７＿ａの溶融部分が急速に冷却され、固相化する。この間、相変化領域３０７＿ａには結晶化に必要な時間が与えられない。そのため、相変化領域３０７＿ａは、アモルファス状態（リセット状態：高抵抗状態）へと遷移する。
また、同メモリセルＭＣに対してセット動作を実行すると、カルコゲン層３０７に含まれる相変化領域３０７＿ａがアモルファス状態から結晶状態へと遷移する。
セット動作に際しては、例えば、上記セル電圧を、上記リセット電圧より小さいセット電圧に調整して、一定時間保持する。これにより、メモリセルＭＣに電流（以下、「セット電流」と呼ぶ。）が流れ、カルコゲン層３０７にジュール熱が供給される。この時のジュール熱は、相変化領域３０７＿ａが結晶化するのには十分であるが、溶融は起こらない程度の大きさである。続いて、上記セル電圧を０Ｖにする。これにより、相変化領域３０７＿ａは、結晶状態（セット状態：低抵抗状態）へと遷移する。
上層メモリマット４００に含まれるメモリセルＭＣについても、同様の方法で制御可能である。
［効果］
以下、本実施形態に係る半導体記憶装置の効果を説明する。尚、以下の説明では、下層メモリマット３００に対して書込動作を実行する場合について例示する。
半導体記憶装置の低消費電力化のためには、上記リセット電流及び上記セット電流を小さくすることが考えられる。より小さな電流で相変化領域３０７＿ａを溶融させ、又は結晶化させるためには、例えば、カルコゲン層３０７の陰極ＥＣ側の面に接続された電極層３０５のＸ方向及びＹ方向における幅を、カルコゲン層３０７のＸ方向及びＹ方向における幅よりも小さくすることが考えられる。
この様な構成を有する半導体記憶装置に書込動作を行うと、カルコゲン層３０７及び電極層３０５の接触面における電流密度が大きくなり、カルコゲン層３０７の陰極ＥＣ側の面で効率的にジュール熱を発生させることが可能である。これにより、より少ない電流量で相変化領域３０７＿ａを溶融させ、又は結晶化させることが可能である。
また、この様な方法によれば、カルコゲン層３０７と電極層３０９との接触面における電流密度が小さくなり、カルコゲン層３０７の陽極ＥＡ側の面でのジュール熱を抑制することが可能である。これにより、カルコゲン層３０７中の相変化領域３０７＿ａ以外での溶融を抑制して、安定したスイッチングを実現可能である。
しかしながら、図２を参照して説明した様なメモリセルアレイＭＣＡにおいては高集積化が進展しつつあり、メモリセルＭＣのＸ方向及びＹ方向の幅は小さくなりつつある。この様なメモリセルＭＣにおいて、更に電極層３０５のＸ方向及びＹ方向の幅を小さくすることは、加工等の都合上、容易でない場合がある。
そこで、本実施形態においては、カルコゲン層３０７の陰極ＥＣ側の面に設けられたバリア導電層３０６＿１の熱伝導率がカルコゲン層３０７の陽極ＥＡ側の面に設けられたバリア導電層３０８＿１の熱伝導率よりも大きくなる様に、熱伝導率を調整している。
この様な構成では、バリア導電層３０６＿１側から熱が逃げにくく、バリア導電層３０８＿１側から熱が逃げやすい。従って、カルコゲン層３０７のバリア導電層３０６＿１側の面が高温となるような温度勾配を、カルコゲン層３０７内で効率的に生成することが出来る。従って、電極層３０５のＸ方向及びＹ方向における幅を調整することなく、より小さな電流で書込動作を行うことが可能となる。また、相変化領域３０７＿ａ以外の部分における相変化が抑制されるため、安定したスイッチング動作が可能となる。
［バリア導電層の構成］
バリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１の熱伝導率の調整は、例えば、材料の選定によって行っても良い。バリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１を構成する材料としては、例えば、タングステン（Ｗ）（１７０Ｗ／ｍＫ）、多結晶シリコン（Ｓｉ）（１５０Ｗ／ｍＫ）、ニッケル（Ｎｉ）（９１Ｗ／ｍＫ）、パラジウジム（Ｐｄ）（７２Ｗ／ｍＫ）、白金（Ｐｔ）（７０Ｗ／ｍＫ）、バナジウム（Ｖ）（３１Ｗ／ｍＫ）、チタン（Ｔｉ）（２２Ｗ／ｍＫ）、又は、これらの材料に他の元素を加えた窒化チタン（ＴｉＮ）（１９Ｗ／ｍＫ）、窒化タングステン（ＷＮ）、等の材料が挙げられる（かっこ内は各材料の熱伝導率）。
上述の通り、バリア導電層３０８＿１及び４０６＿１の熱伝導率は、バリア導電層３０６＿１及び４０８＿１の熱伝導率よりも高い。特に、バリア導電層３０８＿１及び４０６＿１の熱伝導率は、バリア導電層３０６＿１及び４０８＿１の熱伝導率の、１．７倍以上であることが好ましい。例えば、バリア導電層３０８＿１及び４０６＿１の材料が窒化チタン（ＴｉＮ）（１９Ｗ／ｍＫ）を含む場合、バリア導電層３０６＿１及び４０８＿１の材料は、タングステン（Ｗ）（１７０Ｗ／ｍＫ）、多結晶シリコン（Ｓｉ）（１５０Ｗ／ｍＫ）、ニッケル（Ｎｉ）（９１Ｗ／ｍＫ）、パラジウジム（Ｐｄ）（７２Ｗ／ｍＫ）、白金（Ｐｔ）（７０Ｗ／ｍＫ）等が好ましい。
また、例えば、バリア導電層３０８＿１及び４０６＿１の材料をタングステン（Ｗ）、チタン（Ｔｉ）等、上述の材料とし、バリア導電層３０６＿１及び４０８＿１の材料を窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）等、これらの材料に他の元素を加えた材料としても良い。この様な場合、バリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１の熱伝導率の調整は、他の元素の濃度の調整によって行っても良い。
また、バリア導電層３０８＿１及び４０６＿１は、Ｚ方向に交互に積層された複数の第１の膜及び複数の第２の膜を含む積層膜であっても良い。また、これら複数の第１の膜及び複数の第２の膜は、お互いに異なる材料を含み、お互いに異なる熱伝導率を有していても良い。また、これら複数の第１の膜及び複数の第２の膜は、上述した材料のいずれかを含んでいても良い。ここで、複数の膜からなる積層膜は、界面熱抵抗により熱伝導率が低下する。従って、バリア導電層３０８＿１及び４０６＿１を単層膜とする場合よりも、熱伝導率を低くすることが可能である。
また、バリア導電層３０８＿１、４０６＿１、３０６＿１及び４０８＿１を全て積層膜としても良い。この様な場合、バリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１の熱伝導率の調整は、上記第１の膜及び第２の膜の層数の調整によって行っても良い。この様な方法によれば、バリア導電層３０６＿１及びバリア導電層４０８＿１のエッチングレートと、バリア導電層３０８＿１及びバリア導電層４０６＿１のエッチングレートと、を比較的容易に揃えることが可能である。
尚、バリア導電層３０６＿１、３０８＿１、４０６＿１及び４０８＿１における各材料の組成は、例えば、ＥＤＳ（Energy Dispersive X-ray Spectrometry）等の方法によって観察可能である。
［第２実施形態］
次に、図４を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。
図４（ａ）は、図３（ａ）に対応する断面を示す模式的な断面図である。図４（ｂ）は、図３（ｂ）に対応する断面を示す模式的な断面図である。
図４に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第１実施形態（図３）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、カルコゲン層３０７、４０７の上面及び下面に設けられるバリア導電層の熱伝導率の調整を、膜厚の調整によって行っている。即ち、本実施形態に係るメモリセルＭＣは、第１実施形態に係るバリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１を備えておらず、そのかわりにバリア導電層３０６＿２、３０８＿２、４０６＿２、及び４０８＿２を備える。バリア導電層３０６＿２及び４０８＿２は膜厚ｔ１を備え、バリア導電層３０８＿２及び４０６＿２は膜厚ｔ２を備える。膜厚ｔ１は、膜厚ｔ２よりも大きい。
ここで、カルコゲン層３０７で発生した熱は、膜厚ｔ１のバリア導電層３０６＿２側からは逃げにくく、膜厚ｔ２のバリア導電層３０８＿２側からは逃げやすい。同様に、カルコゲン層４０７で発生した熱は、膜厚ｔ１のバリア導電層４０８＿２側からは逃げにくく、膜厚ｔ２のバリア導電層３０６＿２側からは逃げやすい。従って、カルコゲン層３０７のバリア導電層３０６＿２側の面、及び、カルコゲン層４０７のバリア導電層４０８＿２側の面が高温となるような温度勾配を、カルコゲン層３０７及び４０７内で効率的に生成することが出来る。
本実施形態においても第１実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
［バリア導電層の構成］
バリア導電層３０６＿２、３０８＿２、４０６＿２、及び４０８＿２は、例えば、第１実施形態に係るバリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１に適用可能な材料を含んでも良い。また、バリア導電層３０６＿２及び４０８＿２の材料と、バリア導電層３０８＿２及び４０６＿２の材料とは、同じであっても良いし、異なっていても良い。
バリア導電層３０６＿２、３０８＿２、４０６＿２、及び４０８＿２が全て同じ熱伝導率を有する場合、膜厚ｔ１は、膜厚ｔ２よりも、１．７倍以上厚いことが好ましい。
また、バリア導電層３０６＿２及び４０８＿２、バリア導電層３０８＿２及び４０６＿２と、が異なる熱伝導率を有する場合、例えば、バリア導電層３０６＿２及び４０８＿２の熱伝導率をλ１とし、バリア導電層３０８＿２及び４０６＿２の熱伝導率をλ２とすると、（（１／λ１）×ｔ１）／（（１／λ２）×ｔ２）が１．７より大きいことが好ましい。
［第３実施形態］
次に、図５を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。
図５（ａ）は、図３（ａ）に対応する断面を示す模式的な断面図である。図５（ｂ）は、図３（ｂ）に対応する断面を示す断面図である。
図５に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第１実施形態（図３）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、ワード線ＷＬの極性と、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬの極性と、が入れ替わっている。即ち、メモリセルＭＣの陰極ＥＣが、下層ビット線ＬＢＬ又は上層ビット線ＵＢＬではなく、ワード線ＷＬに接続される。また、メモリセルＭＣの陽極ＥＡが、ワード線ＷＬではなく、下層ビット線ＬＢＬ又は上層ビット線ＵＢＬに接続される。
従って、本実施形態においては、電極層３０３及び４０９がメモリセルＭＣの陽極ＥＡとして機能し、電極層３０９及び４０３がメモリセルＭＣの陰極ＥＣとして機能する。また、カルコゲン層３０７の相変化領域３０７＿ａはカルコゲン層３０７の内部のワード線ＷＬ側の領域に設けられ、カルコゲン層４０７の相変化領域４０７＿ａはカルコゲン層４０７の内部のワード線ＷＬ側の領域に設けられる。
また、本実施形態に係るメモリセルＭＣは、第１実施形態に係るバリア導電層３０６＿１、３０８＿１、４０６＿１、及び４０８＿１を備えておらず、そのかわりにバリア導電層３０６＿３、３０８＿３、４０６＿３、及び４０８＿３を備える。バリア導電層３０８＿３及び４０６＿３は、バリア導電層３０６＿１及び４０８＿１と同様に構成される。バリア導電層３０６＿３及び４０８＿３はバリア導電層３０８＿１及び４０６＿１と同様に構成される。
本実施形態においても第１実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
［第４実施形態］
次に、図６を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。
図６（ａ）は、図５（ａ）に対応する断面を示す模式的な断面図である。図６（ｂ）は、図５（ａ）に対応する断面を示す模式的な断面図である。
図６に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第３実施形態（図５）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、第２実施形態と同様に、カルコゲン層３０７、４０７の上面及び下面に設けられるバリア導電層の熱伝導率の調整を、膜厚の調整によって行っている。即ち、本実施形態に係るメモリセルＭＣは、第３実施形態に係るバリア導電層３０６＿３、３０８＿３、４０６＿３、及び４０８＿３を備えておらず、そのかわりにバリア導電層３０６＿４、３０８＿４、４０６＿４、及び４０８＿４を備える。バリア導電層３０８＿４及び４０６＿４はバリア導電層３０６＿２及び４０８＿２と同様に構成され、膜厚ｔ１を備える。バリア導電層３０６＿４及び４０８＿４はバリア導電層３０８＿２及び４０６＿２と同様に構成され、膜厚ｔ２を備える。上述の通り、膜厚ｔ１は膜厚ｔ２よりも大きい。
本実施形態においても第３実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
［第５実施形態］
次に、図７を参照して、第５実施形態に係る半導体記憶装置の構成について説明する。
図７（ａ）は、図３（ａ）に対応する断面を示す模式的な断面図である。図７（ｂ）は、図３（ｂ）に対応する断面を示す模式的な断面図である。
図７に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第１実施形態（図３）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態に係るメモリセルアレイＭＣＡは第１実施形態に係る上層メモリマット４００を備えておらず、そのかわりに上層メモリマット５００を備える。
上層メモリマット５００は、導電層５０１と、バリア導電層５０２と、電極層５０３と、バリア導電層５０４＿５と、カルコゲン層５０５と、バリア導電層５０６＿５と、電極層５０７と、カルコゲン層５０８と、電極層５０９と、バリア導電層５１０と、導電層５１１と、を含む。
導電層５０１は、導電層３１１の上面に設けられる。導電層５０１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層５０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層５０２は、導電層５０１の上面に設けられる。バリア導電層５０２は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層５０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層５０３は、バリア導電層５０２の上面に設けられる。電極層５０３は、メモリセルＭＣの陽極ＥＡとして機能する。電極層５０３は、例えば、炭素（Ｃ）等を含む。
バリア導電層５０４＿５は、電極層５０３の上面に設けられる。バリア導電層５０４＿５は、カルコゲン層５０５で発生する熱を逃がしやすくする熱伝導体として機能する。バリア導電層５０４＿５は、例えば、タングステン（Ｗ）等を含む。
カルコゲン層５０５は、バリア導電層５０４＿５の上面に設けられる。カルコゲン層５０５は、カルコゲン層３０７と同様に、抵抗変化素子ＶＲとして機能する。カルコゲン層５０５は、例えば、カルコゲン層３０７と同様の材料を含む。
カルコゲン層５０５は、相変化領域５０５＿ａを含む。相変化領域５０５＿ａは、カルコゲン層５０５の内部の陰極ＥＣ側の領域（上層ビット線ＵＢＬ側の領域）に設けられ、バリア導電層５０６＿５と接する。相変化領域５０５＿ａは、熱によりアモルファス状態又は結晶状態へと相変化する記憶保持部として機能する。
バリア導電層５０６＿５は、カルコゲン層５０５の上面に設けられる。バリア導電層５０６＿５は、カルコゲン層５０５で発生する熱を逃がしにくくする熱遮蔽材として機能する。バリア導電層５０６＿５は、例えば窒化タングステン（ＷＮ）等、バリア導電層５０４＿５に含まれる材料よりも熱伝導率が低い材料を含む。
電極層５０７は、バリア導電層５０６＿５の上面に設けられる。電極層５０７は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層５０７は、例えば、炭素（Ｃ）等を含む。
カルコゲン層５０８は、電極層５０７の上面に設けられる。カルコゲン層５０８は、カルコゲン層３０４と同様に、非線形素子ＮＯとして機能する。カルコゲン層５０８は、例えば、カルコゲン層３０４と同様の材料を含む。
電極層５０９は、カルコゲン層５０８の上面に設けられる。電極層５０９は、メモリセルＭＣの陰極ＥＣとして機能する。電極層５０９は、例えば、窒化炭素（ＣＮ）等を含む。
バリア導電層５１０は、電極層５０９の上面に設けられる。バリア導電層５１０は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。バリア導電層５１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層５１１は、バリア導電層５１０の上面に設けられる。導電層５１１は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。導電層５１１は、例えば、タングステン（Ｗ）等を含む。
本実施形態においても第１実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
また本実施形態においては、下層メモリマット３００において、非線形素子ＮＯとして機能するカルコゲン層３０４が抵抗変化素子ＶＲとして機能するカルコゲン層３０７よりも陰極ＥＣ側に設けられる。また、カルコゲン層３０７の陰極ＥＣ側の面に設けられたバリア導電層３０６＿５の熱伝導率が、カルコゲン層３０７の陽極ＥＡ側の面に設けられたバリア導電層３０８＿５の熱伝導率よりも小さい。同様に、上層メモリマット５００において、非線形素子ＮＯとして機能するカルコゲン層５０８が抵抗変化素子ＶＲとして機能するカルコゲン層５０５よりも陰極ＥＣ側に設けられる。また、カルコゲン層５０５の陰極ＥＣ側の面に設けられたバリア導電層５０６＿５の熱伝導率が、カルコゲン層５０５の陽極ＥＡ側の面に設けられたバリア導電層５０４＿５の熱伝導率よりも小さい。
この様な構成によれば、抵抗変化素子ＶＲとして機能するカルコゲン層３０７及びカルコゲン層５０５で発生した熱が、非線形素子ＮＯとして機能するカルコゲン層３０４及びカルコゲン層５０８へ伝わることを抑制可能である。ここで、非線形素子ＮＯとして機能するカルコゲン層３０４及びカルコゲン層５０８の温度が所定の温度を超えると、非線形素子ＮＯが意図しないタイミングで低抵抗状態となってしまうことがある。本実施形態によれば、この様な非線形素子ＮＯの誤動作を抑制して、好適に制御可能な半導体記憶装置を実現可能である。
［第６実施形態］
次に、図８を参照して、第６実施形態に係る半導体記憶装置の構成について説明する。
図８（ａ）は、図７（ａ）に対応する断面を示す模式的な断面図である。図８（ｂ）は、図７（ｂ）に対応する断面を示す模式的な断面図である。
図８に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第５実施形態（図７）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、第２実施形態と同様に、カルコゲン層３０７、５０５の上面及び下面に設けられるバリア導電層の熱伝導率の調整を、膜厚の調整によって行っている。即ち、本実施形態に係るメモリセルＭＣは、第５実施形態に係るバリア導電層３０６＿５、３０８＿５、５０４＿５、及び５０６＿５を備えておらず、そのかわりにバリア導電層３０６＿６、３０８＿６、５０４＿６、及び、５０６＿６を備える。バリア導電層３０６＿６及び５０６＿６はバリア導電層３０６＿２及び４０８＿２と同様に構成され、膜厚ｔ１を備える。バリア導電層３０８＿６及び５０４＿６はバリア導電層３０８＿２及び４０６＿２と同様に構成され、膜厚ｔ２を備える。上述の通り、膜厚ｔ１は膜厚ｔ２よりも大きい。
本実施形態においても第５実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。また、本実施形態においても第５実施形態と同様に、非線形素子ＮＯを好適に制御可能である。
［第７実施形態］
次に、図９を参照して、第７実施形態に係る半導体記憶装置の構成について説明する。
図９（ａ）は、図７（ａ）に対応する断面を示す模式的な断面図である。図９（ｂ）は、図７（ｂ）に対応する断面を示す断面図である。
図９に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第５実施形態（図７）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、第３実施形態と同様に、ワード線ＷＬの極性と、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬの極性と、が入れ替わっている。
従って、本実施形態においては、電極層３０３及び５０９がメモリセルＭＣの陽極ＥＡとして機能し、電極層３０９及び５０３がメモリセルＭＣの陰極ＥＣとして機能する。また、カルコゲン層３０７の相変化領域３０７＿ａはカルコゲン層３０７の内部のワード線ＷＬ側の領域に設けられ、カルコゲン層５０５の相変化領域５０５＿ａはカルコゲン層５０５の内部のワード線ＷＬ側の領域に設けられる。
また、本実施形態に係るメモリセルＭＣは、第５実施形態に係るバリア導電層３０６＿５、３０８＿５、５０４＿５、及び５０６＿５を備えておらず、そのかわりにバリア導電層３０６＿７、３０８＿７、５０４＿７、及び５０６＿７を備える。バリア導電層３０８＿７及び５０４＿７は、バリア導電層３０６＿５及び５０６＿５と同様に構成される。バリア導電層３０６＿７及び５０６＿７は、バリア導電層３０８＿５及び５０４＿５と同様に構成される。
本実施形態においても、第５実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
［第８実施形態］
次に、図１０を参照して、第８実施形態に係る半導体記憶装置の構成について説明する。
図１０（ａ）は、図９（ａ）に対応する断面を示す模式的な断面図である。図１０（ｂ）は、図９（ｂ）に対応する断面を示す模式的な断面図である。
図１０に示す通り、本実施形態に係るメモリセルＭＣは、基本的には第７実施形態（図９）に係るメモリセルＭＣと同様に構成されている。
しかしながら、本実施形態においては、第６実施形態と同様に、カルコゲン層３０７、５０５の上面及び下面に設けられるバリア導電層の熱伝導率の調整を、膜厚の調整によって行っている。即ち、本実施形態に係るメモリセルＭＣは、第７実施形態に係るバリア導電層３０６＿７、３０８＿７、５０４＿７、及び５０６＿７を備えておらず、そのかわりにバリア導電層３０６＿８、３０８＿８、５０４＿８、及び５０６＿８を備える。バリア導電層３０８＿８及び５０４＿８はバリア導電層３０６＿２及び４０８＿２と同様に構成され、膜厚ｔ１を備える。バリア導電層３０６＿８及び５０６＿８はバリア導電層３０８＿２及び４０６＿２と同様に構成され、膜厚ｔ２を備える。上述の通り、膜厚ｔ１は膜厚ｔ２よりも大きい。
本実施形態においても第７実施形態と同様に、低消費電力化及びスイッチング動作の安定化を実現可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…基板、３００…下層メモリマット、３０１…導電層、３０２…バリア導電層、３０３…電極層、３０４…カルコゲン層、３０５…電極層、３０６…バリア導電層、３０７…カルコゲン層、３０８…バリア導電層、３０９…電極層、３１０…バリア導電層、３１１…導電層、４００…上層メモリマット、４０１…導電層、４０２…バリア導電層、４０３…電極層、４０４…カルコゲン層、４０５…電極層、４０６…バリア導電層、４０７…カルコゲン層、４０８…バリア導電層、４０９…電極層、４１０…バリア導電層、４１１…導電層。

Claims (9)

  1. 第１方向に並び、前記第１方向と交差する第２方向に延伸する第１配線及び第２配線と、
    前記第１配線及び前記第２配線の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する第３配線と、
    前記第１配線と前記第３配線との間に設けられた第１相変化層と、
    前記第１相変化層の前記第１配線側の面に設けられた第１導電層と、
    前記第１相変化層の前記第３配線側の面に設けられた第２導電層と、
    前記第３配線と前記第２配線との間に設けられた第２相変化層と、
    前記第２相変化層の前記第３配線側の面に設けられた第３導電層と、
    前記第２相変化層の前記第２配線側の面に設けられた第４導電層と
    を備え、
    前記第１導電層及び前記第４導電層の熱伝導率は、前記第２導電層及び前記第３導電層の熱伝導率よりも大きく、又は、前記第２導電層及び前記第３導電層の熱伝導率よりも小さい
    半導体記憶装置。
  2. 前記第１導電層及び前記第４導電層、又は、前記第２導電層及び前記第３導電層は、前記第１方向に交互に並びかつ熱伝導率が異なる複数の第１の膜及び複数の第２の膜を備える
    請求項１記載の半導体記憶装置。
  3. 第１方向に並び、前記第１方向と交差する第２方向に延伸する第１配線及び第２配線と、
    前記第１配線及び前記第２配線の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する第３配線と、
    前記第１配線と前記第３配線との間に設けられた第１相変化層と、
    前記第１相変化層の前記第１配線側の面に設けられた第１導電層と、
    前記第１相変化層の前記第３配線側の面に設けられた第２導電層と、
    前記第３配線と前記第２配線との間に設けられた第２相変化層と、
    前記第２相変化層の前記第３配線側の面に設けられた第３導電層と、
    前記第２相変化層の前記第２配線側の面に設けられた第４導電層と
    を備え、
    前記第１方向において、前記第１導電層及び前記第４導電層の厚みは、前記第２導電層及び前記第３導電層の厚みよりも大きく、又は、前記第２導電層及び前記第３導電層の厚みよりも小さい
    半導体記憶装置。
  4. 第１方向に並び、前記第１方向と交差する第２方向に延伸する第１配線及び第２配線と、
    前記第１配線及び前記第２配線の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する第３配線と、
    前記第１配線と前記第３配線との間に設けられた第１相変化層と、
    前記第１相変化層の前記第１配線側の面に設けられた第１導電層と、
    前記第１相変化層の前記第３配線側の面に設けられた第２導電層と、
    前記第３配線と前記第２配線との間に設けられた第２相変化層と、
    前記第２相変化層の前記第３配線側の面に設けられた第３導電層と、
    前記第２相変化層の前記第２配線側の面に設けられた第４導電層と
    を備え、
    前記第１導電層及び前記第４導電層の前記第１方向における厚みをｔ１とし、
    前記第２導電層及び前記第３導電層の前記第１方向における厚みをｔ２とし、
    前記第１導電層及び前記第４導電層の熱伝導率をλ１とし、
    前記第２導電層及び前記第３導電層の熱伝導率をλ２とすると、
    （（１／λ１）×ｔ１）／（（１／λ２）×ｔ２）は、１．７よりも大きく、又は、１／１．７よりも小さい
    半導体記憶装置。
  5. 前記第１配線及び前記第１導電層の間に設けられた第１非線形素子層と、
    前記第３配線及び前記第３導電層の間に設けられた第２非線形素子層と
    を備える請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１配線及び前記第１導電層の間に設けられた第３非線形素子層と、
    前記第２配線及び前記第４導電層の間に設けられた第４非線形素子層と
    を備える請求項１〜４のいずれか１項記載の半導体記憶装置。
  7. 前記第３配線及び前記第２導電層の間に設けられた第５非線形素子層と、
    前記第３配線及び前記第３導電層の間に設けられた第６非線形素子層と
    を備える請求項１〜４のいずれか１項記載の半導体記憶装置。
  8. 前記第１導電層及び前記第４導電層の熱伝導率は前記第２導電層及び前記第３導電層の熱伝導率よりも小さく、又は、前記第１導電層及び前記第４導電層の前記第１方向における厚みは前記第２導電層及び前記第３導電層の前記第１方向における厚みよりも大きく、
    書込動作において、前記第１配線及び前記第２配線の少なくとも一方の電圧が、前記第３配線の電圧より小さくなる
    請求項１〜７のいずれか１項記載の半導体記憶装置。
  9. 前記第１導電層及び前記第４導電層の熱伝導率は前記第２導電層及び前記第３導電層の熱伝導率よりも大きく、又は、前記第１導電層及び前記第４導電層の前記第１方向における厚みは前記第２導電層及び前記第３導電層の前記第１方向における厚みよりも小さく、
    書込動作において、前記第１配線及び前記第２配線の少なくとも一方の電圧が、前記第３配線の電圧より大きくなる
    請求項１〜７のいずれか１項記載の半導体記憶装置。

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