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TWI824569B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

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TWI824569B
TWI824569B TW111122630A TW111122630A TWI824569B TW I824569 B TWI824569 B TW I824569B TW 111122630 A TW111122630 A TW 111122630A TW 111122630 A TW111122630 A TW 111122630A TW I824569 B TWI824569 B TW I824569B
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voltage
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大出裕之
大西佑輝
渡邉伊吹
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種容量大的半導體記憶裝置。實施方式的半導體記憶裝置包括：第一電極及第二電極，於第一方向上排列；以及相變層，設置於第一電極與第二電極之間且包含鍺（Ge）、銻（Sb）、及碲（Te）中的至少一個。相變層構成為能夠於非晶相相對於結晶相的體積比率為第一比率的第一狀態、非晶相相對於結晶相的體積比率為較第一比率大的第二比率的第二狀態、以及非晶相相對於結晶相的體積比率為較第二比率大的第三比率的第三狀態之間遷移。

Description

半導體記憶裝置
本實施方式是有關於一種半導體記憶裝置。 [相關申請案的參照] 本申請案享有以日本專利申請案2022-030690號（申請日：2022年3月1日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
已知一種半導體記憶裝置，其包括第一電極及第二電極、以及設置於第一電極與第二電極之間的相變層。相變層例如包括鍺（Ge）、銻（Sb）及碲（Te）等。
本發明所欲解決之課題在於提供一種容量大的半導體記憶裝置。
一實施方式的半導體記憶裝置包括：第一電極及第二電極，沿第一方向排列；以及相變層，設置於第一電極與第二電極之間，包括鍺（Ge）、銻（Sb）、及碲（Te）中的至少一個。相變層構成為能夠於非晶相相對於結晶相的體積比率為第一比率的第一狀態、非晶相相對於結晶相的體積比率為較第一比率大的第二比率的第二狀態、以及非晶相相對於結晶相的體積比率為較第二比率大的第三比率的第三狀態之間遷移。
接著，參照圖式對實施方式的半導體記憶裝置及其製造方法詳細地進行說明。再者，以下的實施方式只是一例，並非意圖限定本發明而表示。另外，以下的圖式為示意性圖式，有時為了便於說明，而省略一部分結構等。另外，有時對多個實施方式中共用的部分標註相同符號而省略說明。
另外，於本說明書中，於言及「半導體記憶裝置」的情況下，有時指記憶體晶粒（memory die），有時指記憶體晶片（memory chip）、記憶卡（memory card）、固態硬碟（Solid State Drive，SSD）等包括控制器晶粒（controller die）的記憶系統（memory system）。進而，有時亦指智慧型手機（smart phone）、平板終端機、個人電腦（personal computer）等包括主電腦（host computer）的結構。
另外，於本說明書中，於言及第一結構「連接於第二結構與第三結構之間」的情況下，有時指將第一結構、第二結構及第三結構串聯連接，且第二結構經由第一結構而連接於第三結構。
另外，於本說明書中，將平行於基板的上表面的規定方向稱為X方向，將平行於基板的上表面且與X方向垂直的方向稱為Y方向，將垂直於基板的上表面的方向稱為Z方向。
另外，於本說明書中，有時將沿著規定面的方向稱為第一方向，將沿著該規定面且與第一方向交叉的方向稱為第二方向，將與該規定面交叉的方向稱為第三方向。該些第一方向、第二方向及第三方向可與X方向、Y方向及Z方向中的任一者對應，亦可不對應。
另外，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著所述Z方向與基板相離的方向稱為上，將沿著Z方向接近基板的方向稱為下。另外，關於某個結構，於言及下表面或下端的情況下，是指該結構的基板側的面或端部，於言及上表面或上端的情況下，是指該結構的與基板相反之側的面或端部。另外，將與X方向或Y方向交叉的面稱為側面等。
另外，於本說明書中，關於結構、構件等，於言及規定方向的「寬度」、「長度」或「厚度」等的情況下，有時是指藉由掃描電子顯微術（Scanning electron microscopy，SEM）或穿透式電子顯微術（Transmission electron microscopy，TEM）等觀察到的剖面等的寬度、長度或厚度等。
[第一實施方式] [半導體記憶裝置的結構] 圖1是表示第一實施方式的半導體記憶裝置的一部分的結構的示意性電路圖。圖2是表示所述半導體記憶裝置的一部分的結構的示意性立體圖。
本實施方式的半導體記憶裝置包括記憶體胞元陣列MCA以及對記憶體胞元陣列MCA進行控制的周邊電路PC。
例如，如圖2所示，記憶體胞元陣列MCA包括於Z方向上排列的多個記憶體墊MM。記憶體墊MM包括位元線BL、字元線WL以及記憶體胞元MC。位元線BL於X方向上排列有多條，並沿Y方向延伸。字元線WL於Y方向上排列有多條，並沿X方向延伸。記憶體胞元MC與位元線BL及字元線WL對應，於X方向及Y方向上排列有多個。如圖示般，對於在Z方向上排列的兩個記憶體墊MM，亦可以共用方式設置有位元線BL或字元線WL。於圖1的例子中，記憶體胞元MC的陰極E C連接於位元線BL。另外，記憶體胞元MC的陽極E A連接於字元線WL。於記憶體胞元MC中，以陰極E C側為基準，向陽極E A側供給正的電壓。記憶體胞元MC包括電阻變化元件VR及非線性元件NO。
周邊電路PC連接於位元線BL及字元線WL。周邊電路PC例如包括降壓電路、選擇電路、感測放大器電路、及對該些進行控制的定序器等。降壓電路將電源電壓等降壓後輸出至電壓供給線。選擇電路使對應於選擇位址的位元線BL及字元線WL與所對應的電壓供給線導通。感測放大器電路根據位元線BL的電壓或電流輸出資料。
[記憶體胞元MC的結構] 圖3的（a）、（b）是本實施方式的記憶體胞元MC的示意性剖面圖。圖3的（a）與於下方設置位元線BL、於上方設置字元線WL的情況對應。圖3的（b）與於下方設置字元線WL、於上方設置位元線BL的情況對應。
圖3的（a）所示的記憶體胞元MC包括依次積層於位元線BL上表面的障壁導電層101的導電層102、選擇器層103、導電層104、障壁導電層105、相變層106、障壁導電層107、及導電層108。於導電層108設置有字元線WL下表面的障壁導電層109。
障壁導電層101作為位元線BL的一部分發揮功能。障壁導電層101例如可為氮化鎢（WN）、氮化鈦（TiN）等，亦可為碳氮化鎢（WCN）或碳氮化鎢矽化物（WCNSi）等其他導電層。
導電層102與設置於記憶體胞元MC的正下方的位元線BL連接，作為記憶體胞元MC的陰極E C發揮功能。導電層102例如可為碳（C）、氮化碳（CN）等，亦可為鎢（W）、氮化鎢（WN）、鈦（Ti）、氮化鈦（TiN）、釩（V）、氮化釩（VN）、鋯（Zr）、氮化鋯（ZrN）、鉿（Hf）、氮化鉿（HfN）、釔（Y）、氮化釔（YN）、鈧（Sc）、氮化鈧（ScN）、鉭（Ta）、氮化鉭（TaN）、鉬（Mo）、錸（Re）、鈮（Nb）、鋁（Al）等。另外，導電層102例如可為注入了磷（P）等N型的雜質的多晶矽等，亦可為碳化鎢（WC）、碳氮化鎢（WCN）或碳氮化鎢矽化物（WCNSi）等其他導電層。
選擇器層103作為非線性元件NO發揮功能，例如，亦可為兩個端子間開關元件。開關元件在施加至兩個端子間的電壓為臨限值電壓V TH_SEL以下的情況下為高電阻狀態、例如為電性非導通狀態。開關元件在施加至兩個端子間的電壓為臨限值電壓V TH_SEL以上的情況下變為低電阻狀態、例如電性導通狀態。無論電壓為何種極性，開關元件均可具有該功能。
導電層104作為將非線性元件NO及電阻變化元件VR連接的電極發揮功能。導電層104例如亦可包含與導電層102相同的材料。
障壁導電層105例如亦可包含與障壁導電層101相同的材料。
相變層106作為電阻變化元件VR發揮功能。電阻變化元件VR例如能夠於包括低電阻狀態、高電阻狀態、以及作為低電阻狀態與高電阻狀態之間的電阻值的中電阻狀態的三個電阻狀態之間可逆地變化。再者，關於相變層106的詳細情況，將於後面敘述。
障壁導電層107例如亦可包含與障壁導電層101相同的材料。
導電層108與設置於記憶體胞元MC的正上方的字元線WL連接，作為記憶體胞元MC的陽極E A發揮功能。導電層108例如亦可包含與導電層102相同的材料。
障壁導電層109作為字元線WL的一部分發揮功能。障壁導電層109例如亦可包含與障壁導電層101相同的材料。
圖3的（b）所示的記憶體胞元MC基本上與圖3的（a）所示的記憶體胞元MC同樣地構成。然而，於圖3的（b）所示的記憶體胞元MC中，位元線BL位於上方，字元線WL位於下方，自障壁導電層101至導電層108的積層結構以與圖3的（a）所示的記憶體胞元MC相反的積層順序設置。
[電阻變化元件VR] [相變層106] 作為電阻變化元件VR發揮功能的相變層106例如由可改變結晶相與非晶相的體積含有比率的材料構成。結晶相與非晶相的體積含有比率例如可藉由向相變層106的加熱及散熱來改變。該加熱及散熱例如利用伴隨設定電流的焦耳熱。
相變層106例如藉由利用較熔融溫度低且較結晶化溫度高的溫度進行的一定時間的加熱，進行結晶化，而成為結晶相（低電阻狀態）。另外，相變層106例如藉由熔融溫度以上的加熱與急速的冷卻，於一次熔化後不結晶化而凝固，成為非晶相（高電阻狀態）。另外，相變層106例如藉由在相變層106內產生後述的溫度梯度以及組成梯度，而成為包含非晶相與結晶相兩者的中間狀態（中電阻狀態）。於中間狀態下，例如，如圖3的（a）、圖3的（b）所示，為陰極E C側的區域R11包含大量非晶相，較區域R11更靠近陽極E A的區域R12包含大量結晶相的狀態。
為了於相變層106內形成溫度梯度，例如將記憶體胞元MC設為熱容易向相變層106的陽極E A側逃逸的結構。在此種情況下，產生相變層106的陽極E A側的溫度變低、陰極E C側的溫度變高般的溫度梯度，區域R11的溫度容易變得較區域R12的溫度高。因此，能夠於將區域R11加熱至熔融溫度以上的同時將區域R12加熱至較熔融溫度低且較結晶化溫度高的溫度。再者，關於適合於溫度梯度的形成的記憶體胞元MC的結構例，將於後面敘述。
為了於相變層106內形成組成梯度，例如利用構成相變層106的材料的元素於電壓供給時根據其離子價數向陽極E A或陰極E C側移動的情況。再者，於以下的說明中，對相變層106的主要成分為Ge-Sb-Te系硫屬化合物（GST）的情況下的例子進行說明。
於構成GST的元素中，特別是具有負的價數的碲（Te）容易移動。因此，若向相變層106供給電壓，則引起一部分碲（Te）向陽極E A側的移動，陽極E A側的區域R12成為碲（Te）多的組成，陰極EC側的區域R11成為碲(Te)少的組成。
另外，已知GST是碲(Te)的組成越多，熔點越高。例如，碲(Te)與銻(Sb)之比為60比40時的熔點為800K左右，而Te與Sb之比為75比25時的熔點為870K左右。
因此，可提高成為碲(Te)多的組成的陽極EA側的區域R12的熔點，降低成為碲(Te)少的組成的陰極EC側的區域R11的熔點。
藉由利用此種溫度梯度及組成梯度，可形成於陰極EC側併存非晶相(高電阻狀態)、於陽極EA側併存結晶相(低電阻狀態)的中間狀態。相變層106於中間狀態下，藉由非晶相與結晶相併存，表示非晶相與結晶相的電阻值之間的電阻值。
再者，以上對Ge-Sb-Te系硫屬化合物(GST)進行了說明，但相變層106例如亦可包含至少一種以上的硫屬元素。相變層106例如亦可包含硫屬化合物，所述硫屬化合物是包含硫屬元素的化合物。相變層106例如亦可包含GeCuTe、GeTe、SbTe、SiTe等。另外，相變層106亦可包含選自鍺(Ge)、銻(Sb)及碲(Te)中的至少一種元素。另外，相變層106亦可包括氮(N)、碳(C)、硼(B)等。
再者，相變層106的各區域中的組成等例如能夠藉由能量色散X射線光譜(Energy Dispersive X-ray Spectrometry，EDS)等方法來觀察。
再者，相變層106的各區域中的熔點例如能夠藉由利用對記憶體胞元MC進行了升溫的狀態下的剖面穿透式電子顯微鏡（Transmission Electron Microscope，TEM）觀察等對不維持結晶結構的溫度進行測定等方法來解析。另外，各材料的熔點亦能夠根據其組成等且由所參照的文獻值等推定。
[電阻變化元件VR的三個電阻狀態] 接著，參照圖4及圖5的（a）～（d）對電阻變化元件VR的三個電阻狀態進行說明。圖4是用於對本實施方式的電阻變化元件VR的三個電阻狀態及設定動作進行說明的示意性關係圖。於圖4中示出了處於低電阻狀態的電阻變化元件VR_LRS、處於中電阻狀態的電阻變化元件VR_MRS以及處於高電阻狀態的電阻變化元件VR_HRS作為電阻變化元件VR的三個電阻狀態。圖5的（a）～（d）是用於對處於中電阻狀態的電阻變化元件VR_MRS進行說明的示意性剖面圖。
[低電阻狀態的電阻變化元件VR_LRS] 電阻變化元件VR_LRS例如為相變層106遷移至處於低電阻狀態的第一相106_L的狀態。
第一相106_L為結晶相於相變層106的總體積中所佔的體積比率大於90%的狀態。另外，第一相106_L為非晶相於相變層106的總體積中所佔的體積比率小於10%的狀態。藉由存在大量電阻值低的結晶相，第一相106_L表示比較低的電阻值。
[中電阻狀態的電阻變化元件VR_MRS] 電阻變化元件VR_MRS例如為相變層106遷移至處於中電阻狀態的第二相106_M的狀態。
第二相106_M為結晶相於相變層106的總體積中所佔的體積比率為10%至90%的狀態。另外，第二相106_M為非晶相於相變層106的總體積中所佔的體積比率為90%至10%的狀態。第二相106_M表示與非晶相及結晶相的體積比率相應的電阻值。
另外，關於第二相106_M中的結晶狀態，於圖5的（a）～（d）中示出四個例子。於圖5的（a）～（d）中，將包含非晶相的區域表示為非晶區域Ra，將包含結晶相的區域表示為結晶區域Rc。另外，將紙面上側設為陽極E A側以「+」表示，將下側設為陰極E C側以「-」表示。
圖5的（a）示出了陰極E C側的區域R11的大致100%為非晶區域Ra、陽極E A側的區域R12的大致100%為結晶區域Rc的情況作為第二相106_M的例子。
圖5的（b）示出了陰極E C側的區域R11的大致100%為非晶區域Ra、陽極E A側的區域R12的80%左右為結晶區域Rc、陽極E A側的區域R12的20%左右為非晶區域Ra的情況作為第二相106_M的例子。於圖5的（b）所示的例子中，區域R12中的結晶區域Rc及非晶區域Ra均與陽極E A側的結構（例如，圖3的（a）的障壁導電層107）相接而形成。另外，於距區域R12的X方向及Y方向的兩側面規定距離的範圍內形成有結晶區域Rc，於該規定距離的範圍外形成有非晶區域Ra。在容易向X方向或Y方向散熱的結構等的情況下，X方向或Y方向之間的位置處的溫度容易變得比較高，形成如圖5的（b）所示般的第二相106_M。
圖5的（c）示出了陰極E C側的區域R11的大致100%為非晶區域Ra、陽極E A側的區域R12的40%左右為結晶區域Rc、陽極E A側的區域R12的60%左右為非晶區域Ra的情況作為第二相106_M的例子。區域R12中的結晶區域Rc及非晶區域Ra均與陽極E A側的結構（例如，圖3的（a）的障壁導電層107）相接地形成。另外，於距區域R12的X方向或Y方向的規定側面規定距離的範圍內形成有結晶區域Rc，於該規定距離的範圍外形成有非晶區域Ra。在更容易向X方向或Y方向的其中一側散熱的結構的情況下，形成如圖5的（c）所示般的第二相106_M。
圖5的（d）示出了陰極E C側的區域R11的大致100%為非晶區域Ra、陽極E A側的區域R12的90%左右為結晶區域Rc、陽極E A側的區域R12的10%左右為非晶區域Ra的情況作為第二相106_M的例子。區域R12中的結晶區域Rc與陽極E A側的結構（例如，圖3的（a）的障壁導電層107）相接地形成，但區域R12中的非晶區域Ra形成於不與陽極E A側的結構（例如，圖3的（a）的障壁導電層107）相接，而是與區域R11相接的位置。在X方向或Y方向上的寬度比較寬、X方向或Y方向上的中央部難以散熱的結構等的情況下，形成如圖5的（d）所示般的第二相106_M。
再者，第二相106_M中的結晶區域Rc及非晶區域Ra的分佈亦可為圖5的（a）～圖5的（d）所例示的分佈以外的分佈。如上所述，第二相106_M的結晶區域Rc及非晶區域Ra的分佈只要滿足結晶區域Rc於相變層106的總體積中所佔的體積比率為10%至90%的狀態這一條件即可。
[高電阻狀態的電阻變化元件VR_HRS] 電阻變化元件VR_HRS（圖4）例如為相變層106遷移至處於高電阻狀態的第三相106_H的狀態。
第三相106_H為結晶相於相變層106的總體積中所佔的體積比率小於10%的狀態。另外，第三相106_H為非晶相於相變層106的總體積中所佔的體積比率大於90%的狀態。藉由存在大量電阻值高的非晶相，第三相106_H表示比較高的電阻值。
[電阻變化元件VR的設定動作] 接著，參照圖4及圖6的（a）～圖8的（b）對分別對電阻變化元件VR_LRS、電阻變化元件VR_MRS、電阻變化元件VR_HRS的設定動作進行說明。於圖4中，例示了LM設定動作、LH設定動作、ML設定動作、MH設定動作、HL設定動作、HM設定動作作為六個設定動作。另外，圖6的（a）～圖8的（b）是用於對該些設定動作進行說明的示意性波形圖。於圖6的（a）～圖8的（b）中示出了於各設定動作中向記憶體胞元MC供給的以陰極E C的電壓為基準時的陽極E A的電壓（以下，稱為「胞元電壓Vcell」）。
[LM設定動作] 如圖4所示，LM設定動作是將電阻變化元件VR_LRS設定為電阻變化元件VR_MRS的動作。藉由LM設定動作，相變層106自第一相106_L變化為第二相106_M。
於LM設定動作中，如圖6的（a）所示，於時間點（timing）t101，向記憶體胞元MC供給電壓V M。電壓V M較選擇器層103的臨限值電壓V TH_SEL大。另外，電壓V M是藉由所述溫度梯度及組成梯度，將陰極E C側的區域R11加熱至熔融溫度以上，但將陽極E A側的區域R12保持於熔融溫度以下的程度的電壓。
接著，於時間點t102，向記憶體胞元MC供給電壓V S。電壓V S是於記憶體胞元MC中未流動電流，無焦耳熱的供給的程度的電壓。電壓V S例如亦可為接地電壓（0 V）。藉由供給電壓V S，於區域R11中藉由急遽的冷卻而形成非晶區域Ra，區域R12保持於熔融溫度以下，因此維持結晶區域Rc。如此，藉由LM設定動作，相變層106變化為中電阻狀態的第二相106_M。
[LH設定動作] 如圖4所示，LH設定動作是將電阻變化元件VR_LRS設定為電阻變化元件VR_HRS的動作。藉由LH設定動作，相變層106自第一相106_L變化為第三相106_H。
於LH設定動作中，如圖6的（b）所示，於時間點t111，向記憶體胞元MC供給電壓V H。電壓V H較電壓V M大。另外，電壓V H是將區域R11及區域R12兩者加熱至熔融溫度以上的程度的電壓。
接著，於時間點t112，向記憶體胞元MC供給電壓V S。藉由供給電壓V S，於區域R11及區域R12中藉由急遽的冷卻而形成非晶區域Ra。如此，藉由LM設定動作，相變層106變化為高電阻狀態的第三相106_H。
[ML設定動作] 如圖4所示，ML設定動作是將電阻變化元件VR_MRS設定為電阻變化元件VR_LRS的動作。藉由ML設定動作，相變層106自第二相106_M變化為第一相106_L。
於ML設定動作中，如圖7的（a）所示，於時間點t201，向記憶體胞元MC供給自電壓V M至選擇器層103的臨限值電壓V TH_SEL之間的大小的電壓。
接著，於時間點t202，向記憶體胞元MC供給電壓V L，於自時間點t202至時間點t203的期間，於供給電壓V L之後，於時間點t203供給電壓V S。電壓V L較選擇器層103的臨限值電壓V TH_SEL小。另外，電壓V L是將區域R11及區域R12兩者加熱至較熔融溫度低且較結晶化溫度高的溫度，於區域R11及區域R12形成結晶區域Rc的程度的電壓。如此，藉由ML設定動作，相變層106變化為低電阻狀態的第一相106_L。
[MH設定動作] 如圖4所示，MH設定動作是將電阻變化元件VR_MRS設定為電阻變化元件VR_HRS的動作。藉由MH設定動作，相變層106自第二相106_M變化為第三相106_H。
於MH設定動作中，如圖7的（b）所示，於時間點t211，向記憶體胞元MC供給電壓V H。藉由電壓V H，與LH設定動作同樣地，將區域R11及區域R12加熱至熔融溫度以上。
接著，於時間點t212，向記憶體胞元MC供給電壓V S。藉由供給電壓V S，與LH設定動作同樣地，於區域R11及區域R12中形成非晶區域Ra。因此，藉由MH設定動作，相變層106變化為高電阻狀態的第三相106_H。
[HL設定動作] 如圖4所示，HL設定動作是將電阻變化元件VR_HRS設定為電阻變化元件VR_LRS的動作。藉由HL設定動作，相變層106自第三相106_H變化為第一相106_L。
於HL設定動作中，如圖8的（a）所示，於時間點t301，向記憶體胞元MC供給自電壓V M至選擇器層103的臨限值電壓V TH_SEL之間的大小的電壓。
接著，於時間點t302，向記憶體胞元MC供給電壓V L，於自時間點t302至時間點t303的期間，於供給電壓V L之後，於時間點t303供給電壓V S。
藉此，與ML設定動作同樣地，於區域R11及區域R12兩者中形成結晶區域Rc。因此，藉由HL設定動作，相變層106變化為低電阻狀態的第一相106_L。
[HM設定動作] 如圖4所示，HM設定動作是將電阻變化元件VR_HRS設定為電阻變化元件VR_MRS的動作。藉由HM設定動作，相變層106自第三相106_H變化為第二相106_M。
於HM設定動作中，如圖8的（b）所示，自時間點t311至時間點t312，於使電壓自電壓V S增加至電壓V M的同時向記憶體胞元MC供給電壓。
接著，於自時間點t312至時間點t313的期間，於供給了電壓V M之後，於時間點t313供給電壓V S。
藉由自時間點t311至時間點t312比較長時間地逐漸加熱，區域R12以較熔融溫度低且較結晶化溫度高的溫度加熱一定時間，而形成結晶區域Rc。另一方面，區域R11藉由在期間中持續加熱而達到熔融溫度，其後，藉由供給電壓V S而被急遽地冷卻，再次形成非晶區域Ra。因此，藉由HM設定動作，相變層106變化為中電阻狀態的第二相106_M。
再者，該些六個設定動作即LM設定動作、LH設定動作、ML設定動作、MH設定動作、HL設定動作、HM設定動作中的電壓的上升及下降所需的時間例如亦可為較50 nsec小的時間。但是，HM設定動作中的電壓的上升所需的時間（自時間點t311至時間點t312的時間）例如亦可為較100 nsec長的時間。
[設定動作中的供給電壓裕度] 接著，參照圖9對在電阻變化元件VR的各設定動作中向記憶體胞元MC供給的電壓V L、電壓V M、電壓V H的允許範圍進行說明。橫軸表示胞元電壓Vcell。縱軸表示電阻變化元件VR的電阻值Rcell。
如圖9所示，例如可使用自電壓V T0至電壓V T1的範圍內的電壓作為電壓V L。無論將該範圍內的哪一電壓值用作V L，均可設定為表示處於低電阻狀態的電阻值R L的電阻變化元件VR_LRS。
如圖9所示，例如可使用自電壓V T1至電壓V T2的範圍內的電壓作為電壓V M。無論將該範圍內的哪一電壓值用作V M，均可設定為表示處於中電阻狀態的電阻值R M的電阻變化元件VR_MRS。
如圖9所示，例如可使用自電壓V T2至電壓V T3的範圍內的電壓作為電壓V H。無論將該範圍內的哪一電壓值用作V H，均可設定為表示處於高電阻狀態下的電阻值R H的電阻變化元件VR_HRS。
再者，自電壓V T0至電壓V T1的電壓範圍、自電壓V T1至電壓V T2的電壓範圍、自電壓V T2至電壓V T3的電壓範圍例如均可為2 V左右的電壓範圍，亦均可為較2 V小的電壓範圍，亦均可為較2 V大的電壓範圍。
[記憶體胞元MC的電氣特性] 接著，參照圖10對記憶體胞元MC的電氣特性進行說明。圖10是表示本實施方式的記憶體胞元MC的電流-電壓特性的示意性圖表。橫軸表示胞元電壓Vcell。縱軸以對數軸表示於記憶體胞元MC中流動的電流（以下，稱為「胞元電流Icell」）。
於胞元電流Icell的值較規定的電流值I 1的值小的範圍內，胞元電壓Vcell隨著胞元電流Icell的增大而單調增大。於胞元電流Icell達到了電流值I 1的時間點，具有電阻變化元件VR_LRS時的胞元電壓Vcell達到電壓V 1。另外，具有電阻變化元件VR_MRS時的胞元電壓Vcell達到電壓V 2。電壓V 2較電壓V 1大。另外，具有電阻變化元件VR_HRS時的胞元電壓Vcell達到電壓V 3。電壓V 3較電壓V 2大。
於胞元電流Icell的值較電流值I 1的值大且較電流值I 2小的範圍內，胞元電壓Vcell隨著胞元電流Icell的增大而單調減少。於該範圍內，具有電阻變化元件VR_HRS時的胞元電壓Vcell較具有電阻變化元件VR_MRS時的胞元電壓Vcell大，具有電阻變化元件VR_MRS時的胞元電壓Vcell較具有電阻變化元件VR_LRS時的胞元電壓Vcell大。
於胞元電流Icell較電流值I 2大且較電流值I 3小的範圍內，胞元電壓Vcell隨著胞元電流Icell的增大而暫時減少，其後增大。於該範圍內，具有電阻變化元件VR_HRS、電阻變化元件VR_MRS時的胞元電壓Vcell隨著胞元電流Icell的增大而急遽地減少，與具有電阻變化元件VR_LRS時的胞元電壓Vcell為相同程度。
於胞元電流Icell較電流值I 3大的範圍內，胞元電壓Vcell隨著胞元電流Icell的增大而暫時減少，其後增大。
在自該狀態使胞元電流Icell急速減少至較電流值I 1小的大小的情況下，於相變層106形成高電阻狀態的非晶區域Ra。另外，在使胞元電流Icell減少至規定的大小，並於維持該狀態一定時間之後減少胞元電流Icell的情況下，於相變層106形成低電阻狀態的結晶區域Rc。
[比較例] 接著，參照圖11對在比較例的電阻變化元件VRx的各設定動作中向記憶體胞元MC供給的電壓的允許範圍進行說明。橫軸表示胞元電壓Vcell。縱軸表示電阻變化元件VRx的電阻值Rcell。
於比較例的電阻變化元件VRx中，於加熱及散熱時不形成溫度梯度或組成梯度，且不穩定地形成如第二相106_M般的中間狀態。
於圖11中示出了處於低電阻狀態的電阻變化元件VR_LRSx、處於中電阻狀態的電阻變化元件VR_MRSx、及處於高電阻狀態的電阻變化元件VR_HRSx作為比較例的電阻變化元件VRx的三個電阻狀態。另外，於圖11中示出了該些的電阻值R Lx、電阻值R Mx、及電阻值R Hx。
為了將比較例的電阻變化元件VRx設定為電阻變化元件VR_LRSx，而供給電壓V Lx。如圖11所示，作為電壓V Lx，例如使用自電壓V T0x至電壓V T1x的範圍內的電壓。
為了將比較例的電阻變化元件VRx設定為電阻變化元件VR_HRSx，而供給電壓V Hx。如圖11所示，作為電壓V Hx，例如使用自電壓V T4x至電壓V T5x的範圍內的電壓。
為了將比較例的電阻變化元件VRx設定為處於中電阻狀態的電阻變化元件VR_MRSx，而供給電壓V Mx。作為電壓V Mx，如圖11所示，例如使用自較電壓V T1x大的電壓V T2x至較電壓V T4x小的電壓V T3x的範圍內的電壓。此處，由於在比較例的電阻變化元件VRx中未穩定地形成第二相106_M，因此用於對電阻值R Mx設定的電壓範圍（自電壓V T2x至電壓V T3x）比較窄。因此，於在設定動作時供給的電壓V Mx產生偏差的情況下，有時電阻值R Mx亦會有大的偏差。
[效果] 為了向三個電阻狀態穩定地進行設定動作，特別是於向處於中電阻狀態的電阻變化元件VR_MRS的設定動作中，較佳為向記憶體胞元MC供給的電壓V M的允許電壓範圍更寬。
因此，於本實施方式中，藉由在相變層106內產生溫度梯度及組成梯度，例如，如參照圖5的（a）～（d）等所說明般，可於區域R11中穩定地區分製作非晶區域Ra，於區域R12中穩定地區分製作結晶區域Rc。藉此，可於更寬的電壓範圍（例如，圖9的自電壓V T1至電壓V T2）中形成中電阻狀態。
另外，於本實施方式中，可穩定地形成三個電阻狀態，因此可於一個電阻變化元件VR中穩定地記憶3值（1.5位元）的資訊。因此，與於一個電阻變化元件VR中僅記憶2值（1位元）的資訊的元件相比，能夠提高記錄密度，並提供一種大容量的記憶元件。
[適合於溫度梯度的形成的記憶體胞元MC的結構例] 接著，參照圖12及圖13對適合於元件內的溫度梯度形成的記憶體胞元MC的例子進行說明。圖12及圖13是本實施方式的記憶體胞元MC的示意性剖面圖。
[陽極E A側的熱傳導性高的結構] 記憶體胞元MC中，例如，如圖12所示，陽極E A側的導電層108亦可以比較薄的寬度D11設置。藉由導電層108的膜厚比較薄，經由導電層108進一步促進向作為金屬配線的字元線WL側散熱。寬度D11例如亦可為10 nm以下。
另外，藉由構成導電層108的材料的熱傳導率比較高，亦可促進向字元線WL側散熱。構成導電層108的材料的熱傳導率例如亦可為2×10 -2W/K/cm以上。
再者，導電層108中所包含的材料的熱傳導率能夠基於構成該些的材料的組成、結晶結構等的測定值，根據文獻值等推定其熱傳導率。
[相變層106的縱橫比高的結構] 例如，如圖13所示，記憶體胞元MC亦可設置為相變層106的縱橫比比較高的結構。縱橫比是指Z方向上的寬度D13相對於X方向上的寬度D12、或者Z方向上的寬度D13相對於未圖示的Y方向上的寬度之比。由於散熱自陽極E A側進行，因此藉由縱橫比比較高，容易形成區域R11與區域R12的溫度差。作為相變層106的縱橫比，例如寬度D13/寬度D12亦可為1.5以上。
[第二實施方式] 接著，參照圖14的（a）～圖16的（b）對第二實施方式的半導體記憶裝置進行說明。圖14的（a）～圖16的（b）是用於對第二實施方式的半導體記憶裝置的設定動作進行說明的示意性波形圖，且示出了與圖6的（a）～圖8的（b）相當的動作。再者，於以下的說明中，關於與第一實施方式相同的結構及動作，有時省略說明。
本實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成，且進行相同的動作。但是，第二實施方式的半導體記憶裝置進行LM設定動作2來代替LM設定動作，進行LH設定動作2來代替LH設定動作，進行ML設定動作2來代替ML設定動作，進行MH設定動作2來代替MH設定動作，進行HL設定動作2來代替HL設定動作，進行HM設定動作2來代替HM設定動作。另外，第二實施方式的半導體記憶裝置中，選擇器層103具有較臨限值電壓V TH_SEL小的臨限值電壓V TH_SEL2。
[LM設定動作2] LM設定動作2是與LM設定動作大致相同的動作。於LM設定動作2中，如圖14的（a）所示，於時間點t401向記憶體胞元MC供給電壓V M，於時間點t402供給電壓V S。藉由LM設定動作2，相變層106變化為中電阻狀態的第二相106_M。
[LH設定動作2] LH設定動作2是與LH設定動作大致相同的動作。於LH設定動作2中，如圖14的（b）所示，於時間點t411向記憶體胞元MC供給電壓V H，於時間點t412供給電壓V S。藉由LM設定動作2，相變層106變化為高電阻狀態的第三相106_H。
[ML設定動作2] 於ML設定動作2中，如圖15的（a）所示，於時間點t501向記憶體胞元MC供給電壓V L2，於自時間點t501至時間點t502的期間，於供給電壓V L2之後，供給電壓V S。電壓V L2較選擇器層103的臨限值電壓V TH_SEL2大且較電壓V M小。另外，電壓V L2是如下程度的電壓：藉由自時間點t501至時間點t502供給，而將區域R11及區域R12兩者加熱至較熔融溫度低且較結晶化溫度高的溫度，從而形成結晶區域Rc。藉由ML設定動作2，相變層106變化為低電阻狀態的第一相106_L。
[MH設定動作2] MH設定動作2是與MH設定動作大致相同的動作。於MH設定動作2中，如圖15的（b）所示，於時間點t511向記憶體胞元MC供給電壓V H，於時間點t512供給電壓V S。藉由MH設定動作2，相變層106變化為高電阻狀態的第三相106_H。
[HL設定動作2] 於HL設定動作2中，如圖16的（a）所示，於時間點t601向記憶體胞元MC供給電壓V L2，於自時間點t601至時間點t602的期間供給電壓V L2之後，於時間點t602供給電壓V S。藉由HL設定動作2，相變層106變化為低電阻狀態的第一相106_L。
[HM設定動作2] HM設定動作2是與HM設定動作大致相同的動作。於HM設定動作2中，如圖16的（b）所示，自時間點t611至時間點t612，於使電壓自電壓V S增加至電壓V M的同時向記憶體胞元MC供給電壓。接著，於自時間點t612至時間點t613的期間，向記憶體胞元MC供給電壓V M之後，於時間點t613供給電壓V S。藉由HM設定動作2，相變層106變化為中電阻狀態的第二相106_M。
[其他實施方式] 以上，對第一實施方式及第二實施方式的半導體記憶裝置進行了說明。然而，以上所述的半導體記憶裝置只不過是例示，具體的結構等能夠適宜調整。
例如，於圖1及圖2的例子中，兩個記憶體墊MM於Z方向上排列，下方的記憶體墊MM包括位於下方的位元線BL及位於上方的字元線WL，上方的記憶體墊MM包括位於下方的字元線WL及位於上方的位元線BL。另外，字元線WL對於位於下方的記憶體墊MM及位於上方的記憶體墊MM以共用方式設置。然而，此種結構只不過是一例，例如亦可將圖2所示的位元線BL置換為字元線WL，將圖2所示的字元線WL置換為位元線BL。
[其他] 對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態來實施，可於不脫離發明的主旨的範圍內進行各種省略、取代、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。
101、105、107、109:障壁導電層 102、104、108:導電層 103:選擇器層 106:相變層 106_H:第三相 106_L:第一相 106_M:第二相 BL:位元線 D11、D12、D13:寬度 E A:陽極 E C:陰極 I 1、I 2、I 3:電流值 Icell:胞元電流 MC:記憶體胞元 MCA:記憶體胞元陣列 MM:記憶體墊 NO:非線性元件 PC:周邊電路 R11、R12:區域 Ra:非晶區域 Rc:結晶區域 Rcell、R H、R Hx、R L、R Lx、R M、R Mx:電阻值 t101、t102、t111、t112、t201、t202、t203、t211、t212、t301、t302、t303、t311、t312、t313、t401、t402、t411、t412、t501、t502、t511、t512、、t601、t602、t611、t612、t613:時間點 V 1、V 2、V 3、V H、V Hx、V L、V L2、V Lx、V M、V Mx、V S、V T0、V T0x、V T1、V T1x、V T2、V T2x、V T3、V T3x、V T4x、V T5x:電壓 Vcell:胞元電壓 VR、VR_HRS、VR_HRSx、VR_LRS、VR_LRSx、VR_MRS、VR_MRSx:電阻變化元件 V TH_SEL、V TH_SEL2:臨限值電壓 WL:字元線 X、Y、Z:方向
圖1是表示第一實施方式的半導體記憶裝置的一部分的結構的示意性電路圖。 圖2是表示所述半導體記憶裝置的一部分的結構的示意性立體圖。 圖3的（a）、（b）是表示所述半導體記憶裝置的一部分的結構的示意性剖面圖。 圖4是用於對所述半導體記憶裝置的設定動作進行說明的示意性關係圖。 圖5的（a）～（d）是用於對所述半導體記憶裝置的電阻變化元件VR_MRS進行說明的示意性剖面圖。 圖6的（a）、（b）是用於對所述半導體記憶裝置的設定動作進行說明的示意性波形圖。 圖7的（a）、（b）是用於對所述半導體記憶裝置的設定動作進行說明的示意性波形圖。 圖8的（a）、（b）是用於對所述半導體記憶裝置的設定動作進行說明的示意性波形圖。 圖9是用於對所述半導體記憶裝置的設定動作進行說明的示意性圖表。 圖10是表示所述半導體記憶裝置的電流-電壓特性的示意性圖表。 圖11是用於對比較例的半導體記憶裝置的設定動作進行說明的示意性圖表。 圖12是表示第一實施方式的半導體記憶裝置的一部分的結構的示意性剖面圖。 圖13是表示所述半導體記憶裝置的一部分的結構的示意性剖面圖。 圖14的（a）、（b）是用於對第二實施方式的半導體記憶裝置的設定動作進行說明的示意性波形圖。 圖15的（a）、（b）是用於對所述半導體記憶裝置的設定動作進行說明的示意性波形圖。 圖16的（a）、（b）是用於對所述半導體記憶裝置的設定動作進行說明的示意性波形圖。
101、105、107、109:障壁導電層 102、104、108:導電層 103:選擇器層 106:相變層 BL:位元線 E A:陽極 E C:陰極 MC:記憶體胞元 NO:非線性元件 R11、R12:區域 VR:電阻變化元件 WL:字元線 X、Y、Z:方向

Claims (9)

  1. 一種半導體記憶裝置，包括：第一電極及第二電極，於第一方向上排列；以及相變層，設置於所述第一電極與所述第二電極之間，包含鍺(Ge)、銻(Sb)、及碲(Te)中的至少一個，所述相變層構成為能夠於下述狀態之間遷移：非晶相相對於結晶相的體積比率為第一比率的第一狀態、非晶相相對於結晶相的體積比率為較所述第一比率大的第二比率的第二狀態、以及非晶相相對於結晶相的體積比率為較所述第二比率大的第三比率的第三狀態，所述相變層於所述第一電極與所述第二電極之間，藉由供給第一電壓，自所述第一狀態遷移為所述第二狀態，藉由供給較所述第一電壓大的第二電壓，自所述第一狀態遷移為所述第三狀態。
  2. 如請求項1所述的半導體記憶裝置，其中，所述相變層包括第一區域、以及較所述第一區域更靠近所述第一電極的第二區域，在所述相變層為所述第二狀態的情況下，所述第二區域的非晶相相對於結晶相的體積比率較所述第一區域的非晶相相對於結晶相的體積比率小。
  3. 如請求項1或請求項2所述的半導體記憶裝置，其 中，所述第一電極的所述第一方向上的寬度小於10nm。
  4. 如請求項1或請求項2所述的半導體記憶裝置，其中，所述相變層於所述第二狀態下相對於所述相變層的總體積包含10%至90%的所述結晶相。
  5. 如請求項1或請求項2所述的半導體記憶裝置，其中，將所述相變層的所述第一方向上的寬度設為第一寬度，將所述相變層的與所述第一方向交叉的第二方向上的寬度設為第二寬度，所述第一寬度為所述第二寬度的1.5倍以上。
  6. 如請求項1或請求項2所述的半導體記憶裝置，其中，所述相變層於所述第一電極與所述第二電極之間，於第一時間點供給第三電壓，於所述第一時間點之後的第二時間點供給較所述第三電壓小的第四電壓，藉此自所述第二狀態遷移為所述第一狀態，藉由供給較所述第三電壓大的第五電壓，自所述第二狀態遷移為所述第三狀態。
  7. 如請求項1或請求項2所述的半導體記憶裝置，其中， 所述相變層於所述第一電極與所述第二電極之間，於第三時間點供給第六電壓，於所述第三時間點之後的第四時間點，供給較所述第六電壓小的第七電壓，藉此自所述第三狀態遷移為所述第一狀態，自第五時間點至所述第五時間點之後的第六時間點，供給自第八電壓單調增加至較所述第八電壓大的第九電壓的電壓，自所述第六時間點至所述第六時間點之後的第七時間點，供給所述第九電壓，藉此自所述第三狀態遷移為所述第二狀態。
  8. 如請求項1或請求項2所述的半導體記憶裝置，其中，於以向所述第二電極供給的電壓為基準時，於讀出動作及寫入動作中，向所述第一電極供給正的電壓。
  9. 如請求項1或請求項2所述的半導體記憶裝置，包括：第一配線，沿與所述第一方向交叉的第三方向延伸；第二配線，沿與所述第一方向及所述第三方向交叉的第四方向延伸，所述第一電極及所述第二電極設置於所述第一配線與所述第二配線之間。
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